特表-14097519IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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(19)【発行国】日本国特許庁(JP)
【公報種別】再公表特許(A1)
(11)【国際公開番号】WO/0
(43)【国際公開日】2014年6月26日
【発行日】2017年1月12日
(54)【発明の名称】半導体光検出器
(51)【国際特許分類】
   H01L 27/146 20060101AFI20161216BHJP
   H01L 31/107 20060101ALI20161216BHJP
   H04N 5/357 20110101ALI20161216BHJP
   H04N 5/369 20110101ALI20161216BHJP
   H04N 5/374 20110101ALI20161216BHJP
   G01J 1/42 20060101ALI20161216BHJP
   G01J 1/02 20060101ALI20161216BHJP
   G01J 1/44 20060101ALI20161216BHJP
   G01J 1/46 20060101ALI20161216BHJP
【FI】
   H01L27/14 F
   H01L31/10 B
   H04N5/335 570
   H04N5/335 690
   H04N5/335 740
   G01J1/42 H
   G01J1/02 Q
   G01J1/44 E
   G01J1/46
【審査請求】有
【予備審査請求】未請求
【全頁数】29
【出願番号】特願2014-552887(P2014-552887)
(21)【国際出願番号】PCT/0/0
(22)【国際出願日】2013年10月1日
(31)【優先権主張番号】特願2012-275383(P2012-275383)
(32)【優先日】2012年12月18日
(33)【優先権主張国】JP
(31)【優先権主張番号】特願2013-51330(P2013-51330)
(32)【優先日】2013年3月14日
(33)【優先権主張国】JP
(81)【指定国】 AP(BW,GH,GM,KE,LR,LS,MW,MZ,NA,RW,SD,SL,SZ,TZ,UG,ZM,ZW),EA(AM,AZ,BY,KG,KZ,RU,TJ,TM),EP(AL,AT,BE,BG,CH,CY,CZ,DE,DK,EE,ES,FI,FR,GB,GR,HR,HU,IE,IS,IT,LT,LU,LV,MC,MK,MT,NL,NO,PL,PT,RO,RS,SE,SI,SK,SM,TR),OA(BF,BJ,CF,CG,CI,CM,GA,GN,GQ,GW,KM,ML,MR,NE,SN,TD,TG),AE,AG,AL,AM,AO,AT,AU,AZ,BA,BB,BG,BH,BN,BR,BW,BY,BZ,CA,CH,CL,CN,CO,CR,CU,CZ,DE,DK,DM,DO,DZ,EC,EE,EG,ES,FI,GB,GD,GE,GH,GM,GT,HN,HR,HU,ID,IL,IN,IS,JP,KE,KG,KN,KP,KR,KZ,LA,LC,LK,LR,LS,LT,LU,LY,MA,MD,ME,MG,MK,MN,MW,MX,MY,MZ,NA,NG,NI,NO,NZ,OM,PA,PE,PG,PH,PL,PT,QA,RO,RS,RU,RW,SA,SC,SD,SE,SG,SK,SL,SM,ST,SV,SY,TH,TJ,TM,TN,TR,TT,TZ,UA,UG,US,UZ
(71)【出願人】
【識別番号】314012076
【氏名又は名称】パナソニックIPマネジメント株式会社
【住所又は居所】大阪府大阪市中央区城見2丁目1番61号
(74)【代理人】
【識別番号】100106116
【弁理士】
【氏名又は名称】鎌田 健司
(74)【代理人】
【識別番号】100170494
【弁理士】
【氏名又は名称】前田 浩夫
(72)【発明者】
【氏名】薄田 学
【住所又は居所】大阪府門真市大字門真1006番地 パナソニック株式会社内
(72)【発明者】
【氏名】廣瀬 裕
【住所又は居所】大阪府門真市大字門真1006番地 パナソニック株式会社内
(72)【発明者】
【氏名】加藤 剛久
【住所又は居所】大阪府門真市大字門真1006番地 パナソニック株式会社内
(72)【発明者】
【氏名】寺西 信一
【住所又は居所】大阪府門真市大字門真1006番地 パナソニック株式会社内
【テーマコード(参考)】
2G065
4M118
5C024
5F849
【Fターム(参考)】
2G065AA04
2G065AB19
2G065BA09
2G065BA34
2G065BC03
2G065BC14
2G065BC17
2G065BC22
2G065BE08
2G065CA12
4M118AA05
4M118AB01
4M118BA19
4M118CA03
4M118CA14
4M118CB05
4M118CB14
4M118FA06
4M118FA26
4M118FA28
4M118HA31
5C024CX03
5C024CX41
5C024CY47
5C024GX02
5C024GX16
5C024GX18
5C024GY39
5C024HX29
5C024HX32
5F849AA07
5F849BA04
5F849BB03
5F849KA20
(57)【要約】
暗時ノイズと増倍ノイズを従来に比べて大幅に低減することにより、ランダム光を含む微弱光を検出できる半導体光検出器を提供する。半導体光検出器は、光電変換部と、電荷蓄積部と、検出回路とを有する単位画素を少なくとも1つ有する。電荷蓄積部は、入射光を光電変換し、アバランシェ増倍によって電荷が増倍される電荷増倍領域を有する。電荷蓄積部は、光電変換部に接続され、光電変換部からの信号電荷を蓄積する。検出回路は、電荷蓄積部に接続され、電荷蓄積部に蓄積された信号電荷を電圧に変換し、増幅部を通して増幅して出力する。
【特許請求の範囲】
【請求項1】
入射光を光電変換し、アバランシェ増倍によって電荷が増倍される電荷増倍領域を有する光電変換部と、
前記光電変換部に接続され、前記光電変換部からの信号電荷を蓄積する電荷蓄積部と、
前記電荷蓄積部に接続され、前記電荷蓄積部に蓄積された前記信号電荷を電圧に変換し、増幅部を通して増幅して出力する検出回路とを有する単位画素を、少なくとも1つ備える
半導体光検出器。
【請求項2】
前記単位画素を複数備え、前記単位画素は行列状に配列されている
請求項1に記載の半導体光検出器。
【請求項3】
前記アバランシェ増倍を起こす電荷は電子、あるいは、正孔のいずれか一方である
請求項1または2に記載の半導体光検出器。
【請求項4】
前記光電変換部で発生する前記アバランシェ増倍は線形モードである
請求項1から3のいずれかに記載の半導体光検出器。
【請求項5】
前記光電変換部は、前記検出回路とは異なる層に設けられている
請求項1から4のいずれかに記載の半導体光検出器。
【請求項6】
前記光電変換部は、
入射光の入射側の第1の表面と、前記第1の表面と対向する第2の表面とを有する半導体層と、
前記半導体層の前記第1の表面側に形成された第1の半導体部と、
前記半導体層の前記第2の表面側の一部に形成された第2の半導体部と、
前記半導体層の内部であって、平面視において、前記第2の半導体部と重なる位置に形成された第3の半導体部と、
前記半導体層の前記第2の表面側であって、且つ、前記第3の半導体部が形成されていない領域に形成され、前記第2の半導体部と不純物濃度差を有する第4の半導体部とを備え、
前記半導体層の前記第1の表面上には、前記第1の半導体部と電気的に接続された第1の電極が配置され、
前記半導体層の前記第2の表面上には、前記第3の半導体部と電気的に接続された第2の電極が配置されている
請求項1から5のいずれかに記載の半導体光検出器。
【請求項7】
前記半導体層、前記第1の半導体部、前記第3の半導体部及び前記第4の半導体部は第1導電型であり、
前記第2の半導体部は前記第1導電型と異なる第2導電型である
請求項6に記載の半導体光検出器。
【請求項8】
前記半導体層、前記第1の半導体部及び前記第3の半導体部は第1導電型であり、
前記第2の半導体部及び前記第4の半導体部は、前記第1導電型とは異なる第2導電型であり、
前記第2の半導体部の不純物濃度は、前記第4の半導体部の不純物濃度よりも高い
請求項6に記載の半導体光検出器。
【請求項9】
前記第2の半導体部の不純物濃度は、前記第4の半導体部の不純物濃度の10倍以上、且つ、10倍以下である
請求項8に記載の半導体光検出器。
【請求項10】
前記第3の半導体部は、平面視において、前記第4の半導体部とは重ならないように配置されている
請求項6に記載の半導体光検出器。
【請求項11】
前記光電変換部は、
入射光の入射側の第1の表面と、前記第1の表面と対向する第2の表面とを有する半導体層と、
前記半導体層の前記第1の表面側に形成された第1の半導体部と、
前記半導体層の前記第2の表面側の一部に形成された第2の半導体部と、
前記半導体層の内部であって、平面視において、前記第2の半導体部と重なる位置に形成された第3の半導体部と、
前記半導体層の前記第2の表面側であって、且つ、前記第2の半導体部が形成されていない領域に形成された絶縁部とを備え、
前記半導体層の前記第1の表面上に、前記第1の半導体部と電気的に接続された第1の電極が配置され、
前記半導体層の前記第2の表面上に、前記第2の半導体部と電気的に接続された第2の電極が配置されている
請求項1から5のいずれかに記載の半導体光検出器。
【請求項12】
前記第3の半導体部は、平面視において、前記第2の電極と重なるように配置されている
請求項6から11のいずれかに記載の半導体光検出器。
【請求項13】
前記第3の半導体部の不純物濃度は、前記半導体層の不純物濃度より高い
請求項6から12のいずれかに記載の半導体光検出器。
【請求項14】
前記半導体層は、シリコンからなるエピタキシャル成長層により構成される
請求項6から13のいずれかに記載の半導体光検出器。
【請求項15】
前記光電変換部は光伝導材料で構成され、
前記光電変換部の入射光の入射側の表面には第1の電極が配置されている
請求項1から5のいずれかに記載の半導体光検出器。
【請求項16】
前記光伝導材料はSeを含む半導体である
請求項15に記載の半導体光検出器。
【請求項17】
前記光伝導材料はCuInGa1−xSe1−y(0≦x≦1,0≦y≦1)である
請求項15に記載の半導体光検出器。
【請求項18】
前記光伝導材料はIII−V族の化合物半導体である
請求項15に記載の半導体光検出器。
【請求項19】
前記第1の電極は、
前記光電変換部の、入射光の入射側の表面に格子状に配置されている
請求項6から18のいずれかに記載の半導体光検出器。
【請求項20】
前記第1の電極の線幅に対する、平面視における前記単位画素の一辺の長さの比が1/30以上、1/5以下である
請求項19に記載の半導体光検出器。
【請求項21】
前記第1の電極は、
前記光電変換部の、入射光の入射側の表面の全面に配置されている
請求項6から18のいずれかに記載の半導体光検出器。
【請求項22】
前記第1の電極は透明導電膜で構成される
請求項21に記載の半導体光検出器。
【請求項23】
前記電荷蓄積部に接続され、前記電荷蓄積部において発生するノイズを抑圧するノイズ抑圧回路を備えている
請求項1から22のいずれかに記載の半導体光検出器。
【請求項24】
前記ノイズ抑圧回路は、
前記増幅部に接続され、前記電荷蓄積部をリセットするリセットトランジスタと、
前記リセットトランジスタにリセットパルス信号を出力するリセット回路部とを備える
請求項23に記載の半導体光検出器。
【請求項25】
前記増幅部の後段に比較器とカウンタを備える
請求項24に記載の半導体光検出器。
【請求項26】
前記リセット回路部は、前記比較器の出力信号でリセット動作を行う
請求項25に記載の半導体光検出器。
【請求項27】
前記増幅部からの出力信号の読み出しを第1の期間に行い、
前記第1の期間の終了と同時に前記電荷蓄積部をリセットする第1のリセット動作と、
前記第1の期間よりも短い間隔で前記電荷蓄積部を繰り返しリセットし、フォトンの入射後、一定の期間、前記繰り返しリセットを停止する、第2のリセット動作とを行う
請求項24から26のいずれかに記載の半導体光検出器。
【請求項28】
前記リセット回路部は、
前記比較器からの信号を受信していない期間中は、前記リセットトランジスタへのリセットパルス信号を繰り返し出力する
請求項24から27のいずれかに記載の半導体光検出器。
【請求項29】
前記リセット回路部は、
前記比較器からの信号を受信している期間中は、前記リセットトランジスタへのリセットパルス信号の出力を停止する
請求項24から28のいずれかに記載の半導体光検出器。
【請求項30】
前記リセット回路部は、
前記カウンタから信号を受信すると同時に、前記リセットトランジスタへのリセットパルス信号の出力を開始する
請求項24から27のいずれかに記載の半導体光検出器。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体光検出器に関し、特に微弱な光を検出する半導体光検出器に関する。
【背景技術】
【0002】
近年、医療、バイオ、放射線計測などのさまざまな分野で、1フォトンに至る微弱光を正確に計測する光検出器が必要とされている。現在、微弱光を検出する光検出器として光電子増倍管(Photomultiplier Tube;PMT)が広く利用されている。しかし、真空管デバイスであるPMTは、1つの大きさが、小さくても10mm×10mmほどであるため多画素化が難しい。また、PMTを用いて2次元のイメージングを行うには、被写体をXY面内で走査し、被写体の各点の情報を集めてから画像化する必要がある。そのため、被写体をリアルタイムで撮影することが難しい。このような中、微弱光を検出する光検出器の多画素化と高速化とを同時に実現するために、光検出器を固体素子にすることが要望されている。
【0003】
微弱光を検出する光検出器のひとつとして、アバランシェフォトダイオード(Avalanche Photodiode;APD)を利用したフォトン・カウント型の光検出器が提案されている。この光検出器は、APDに入射したフォトンをカウントし、デジタル値の信号としてカウント結果を画素の外に伝送する。
【0004】
例えば、特許文献1に記載されているように、フォトン・カウント型の光検出器の構造は、負荷抵抗が接続され、降伏電圧より少し低い、または、降伏電圧以上の高電圧が印加された複数のAPDがアレイ状に配列されている。当該光検出器では、以下に示す動作原理により、APDに1個のフォトンが入射するとパルス信号が発生し、当該パルス信号によってカウンタのカウント値を1だけ増加する。これにより、APDに入射したフォトンがカウントされる。
【0005】
以下、APDの動作原理について簡単に説明する。
【0006】
APDにフォトンが入射すると電子−正孔対が発生する。発生した電子と正孔の一方、または両方は、APD両端にかかる電圧に応じてAPD内部に発生する電界によって加速され、結晶格子と衝突して新たな電子−正孔対を発生させる。この現象を衝突イオン化という。この衝突イオン化を繰り返して起こすことで電荷が増倍される。
【0007】
APDには線形モードとガイガーモードという2つの動作モードがある。
【0008】
線形モードは、APDに印加する電圧をAPDの降伏電圧よりやや低くして、電子と正孔の一方のみが衝突イオン化を起こすようにした動作モードである。線形モードでは、衝突イオン化は有限の回数だけ起こるため、出力される電流は入射フォトン数に比例する。
【0009】
ガイガーモードは、APDに印加する電圧をAPDの降伏電圧以上にして、電子と正孔の両方が衝突イオン化を起こすようにした動作モードである。ガイガーモードでは、電子と正孔の両方が衝突イオン化をなだれ的に繰り返して起こり、出力される電流が急激に増加する。そのため、通常は、デバイスが破壊されないように負荷抵抗をAPDに直列に接続して使用される。この場合、大きな電流が負荷抵抗に流れると負荷抵抗の両端に電圧が生じ、生じた電圧分だけ、APDの両端にかかる電圧が降下する。APDの両端の電圧が降伏電圧を大きく下回ったところで衝突イオン化は停止し、出力される電流も瞬時に減衰する。このため、ガイガーモードでは、出力される電流はパルス信号となり、APDから出力される電流値は入射フォトン数に比例しない。
【0010】
特許文献1に記載されている光検出器は、ガイガーモードのAPDが用いられる。
【先行技術文献】
【特許文献】
【0011】
【特許文献1】米国特許第7262402号明細書
【発明の概要】
【0012】
APDはフォトンの入射で生成される電荷だけでなく、熱的な励起といった、フォトンの入射以外で生成される電荷も増倍し、暗時ノイズの原因となる。従来のフォトン・カウント型の光検出器は高い増倍率のガイガーモードAPDを用いているため、暗時ノイズが極めて大きい。そのため、1回の検出だけではフォトンの入射で生成された電荷による信号と暗時ノイズとの区別がつかなくなり、信号(S)及びノイズ(N)の比で与えられるS/N比が著しく低いという課題がある。
【0013】
また、APDの増倍による電流は、電荷が結晶格子と衝突する過程で発生するというランダムな現象によるものであるため、ショットノイズに起因する増倍ノイズが発生する。ガイガーモードAPDは高い増倍率(通常、10倍以上)で動作するため、増倍率の分だけ、増倍ノイズが大きくなる。
【0014】
ガイガーモードAPDでは、光源と同期した検出回路によるサンプリング回数分だけデータを積算することで、1回分のデータによる検出に比べて、S/N比を改善することができる。しかし、この方法は、光源の発光タイミングと信号検出のタイミングとを同期させる必要があるため、ランダム光の検出(例えば、放射線計測など)には利用できない。ランダム光の検出を可能にするためには、ランダムノイズであるデバイスの暗電流発生を極限まで抑えることが必要である。
【0015】
本発明は、上記課題に鑑み、暗時ノイズと増倍ノイズを従来に比べて大幅に低減することにより、ランダム光を含む微弱光を検出できる半導体光検出器を提供する。
【0016】
上記課題を解決するため、本発明の一形態に係る半導体光検出器は、光電変換部と、電荷蓄積部と、検出回路とを有する単位画素を少なくとも1つ有する。電荷蓄積部は、入射光を光電変換し、アバランシェ増倍によって電荷が増倍される電荷増倍領域を有する。電荷蓄積部は、光電変換部に接続され、光電変換部からの信号電荷を蓄積する。検出回路は、電荷蓄積部に接続され、電荷蓄積部に蓄積された信号電荷を電圧に変換し、増幅部を通して増幅して出力する。
【0017】
本発明によれば、増倍ノイズと暗電流ノイズを極限まで抑えることにより、ランダム光を含む微弱光が検出できる半導体光検出器を実現できる。
【図面の簡単な説明】
【0018】
図1図1は、本発明の第1の実施形態に係る半導体光検出器の単位画素の断面図である。
図2図2は、第1の実施形態に係る半導体光検出器の単位画素の断面図と平面図(一部透視図)の関係を示す図である。
図3図3は、第1の実施形態に係る半導体光検出器の等価回路を示す図である。
図4図4は、第1の実施形態に係る光検出器の集積化の概念図である。
図5図5は、第1の実施形態に係る画素分離のポテンシャル形状を示す図である。
図6図6は、第1の実施形態に係る第1の検出回路の構成例を示す回路図である。
図7図7は、第1の実施形態に係る第1の検出回路におけるタイミングチャートである。
図8図8は、第1の実施形態に係る第2の検出回路の構成例を示す回路図である。
図9図9は、第1の実施形態に係る第2の検出回路におけるタイミングチャートである。
図10図10は、第1の実施形態に係るリセット回路部の構成図である。
図11図11は、第1の実施形態に係る演算回路部の論理回路図である。
図12A図12Aは、第1の実施形態に係る半導体光検出器の製造方法を示した工程断面図である。
図12B図12Bは、第1の実施形態に係る半導体光検出器の製造方法を示した工程断面図である。
図12C図12Cは、第1の実施形態に係る半導体光検出器の製造方法を示した工程断面図である。
図12D図12Dは、第1の実施形態に係る半導体光検出器の製造方法を示した工程断面図である。
図12E図12Eは、第1の実施形態に係る半導体光検出器の製造方法を示した工程断面図である。
図12F図12Fは、第1の実施形態に係る半導体光検出器の製造方法を示した工程断面図である。
図12G図12Gは、第1の実施形態に係る半導体光検出器の製造方法を示した工程断面図である。
図12H図12Hは、第1の実施形態に係る半導体光検出器の製造方法を示した工程断面図である。
図12I図12Iは、第1の実施形態に係る半導体光検出器の製造方法を示した工程断面図である。
図13図13は、本発明の第2の実施形態に係る半導体光検出器の単位画素の断面図である。
図14図14は、第2の実施形態に係る半導体光検出器の等価回路を示す図である。
【発明を実施するための形態】
【0019】
以下、本発明に係る実施形態について、図面を参照しながら、具体的に説明する。実質的に同一の構成に対して同一の符号を付し、説明を省略する場合がある。なお、本発明は以下の実施形態に限定されない。なお、技術的な矛盾が無ければ、異なる実施形態に係る構成同士を組み合せても良い。
【0020】
(第1の実施形態)
まず、図1図2を参照しながら、本発明の第1の実施形態に係る半導体光検出器の単位画素の構造を説明する。なお、図2は平面視における本実施形態に係る半導体光検出器の配置を明確に示すため、一部透視図としている。なお、本明細書において、「平面視」とは、光電変換部101の受光面の法線方向から見ることを指す。
【0021】
本実施形態に係る半導体光検出器100は、複数の単位画素が半導体基板21上に行列状に配置されている。複数の単位画素はそれぞれ、光電変換部101と、検出回路部201とを有し、光電変換部101と検出回路部201とは接合部301によって電気的に接続されている。
【0022】
まず、光電変換部101について説明する。
【0023】
光電変換部101は、入射光が入射する側の第1の表面S1と、第1の表面S1と対向する第2の表面S2とを有するp型の半導体層11を有する。さらに光電変換部101は、半導体層11内に、p型の第1の半導体部12とn型の第2の半導体部13とp型の第3の半導体部14とn型の第4の半導体部15とを有する。p型を第1導電型、n型を第2導電型とする。
【0024】
第1の半導体部12は、半導体層11における第1の表面S1側に配置されてアノードを構成する。第1の半導体部12は、第1の表面S1全面に形成され、複数の単位画素に亘って形成されている。
【0025】
第2の半導体部13は、半導体層11における第2の表面S2側の一部に配置されてカソードを構成する。第2の半導体部13は、単位画素ごとに形成され、隣接する単位画素の第2の半導体部13同士は、互いに分離されている。
【0026】
第3の半導体部14は、半導体層11の内部であって、平面視において、第2の半導体部13と重なるように配置される。第3の半導体部14は、単位画素ごとに形成され、隣接する単位画素の第3の半導体部14同士は、互いに分離されている。本実施の形態においては、平面視において、第2の半導体部13は第3の半導体部14よりも大きく形成されている。これにより、隣接する単位画素に信号が漏れることを低減できる。
【0027】
第4の半導体部15は、第2の表面S2側、且つ、第2の半導体部13が配置されていない領域に配置される。第4の半導体部15は、隣接する単位画素の第2の半導体部13同士を分離するものである。
【0028】
さらに、光電変換部101は、保護酸化膜16と電極17(第1の電極とする)と層間絶縁膜18と第1のコンタクトプラグ19と第1の画素電極20とを有する。
【0029】
保護酸化膜16は、第1の半導体部12の入射光が入射する側の表面上に配置される。すなわち、保護酸化膜16は、半導体層11の第1の表面S1上に配置される。
【0030】
電極17は、保護酸化膜16が配置されていない領域であって、第1の表面S1上に配置される。電極17は、第1の半導体部12と電気的に接続され、保護酸化膜16を画素ごとに分離するように、格子状に配置されている。
【0031】
層間絶縁膜18は、第2の半導体部13及び第3の半導体部14に接するように配置される。すなわち、層間絶縁膜18は、半導体層11の第2の表面S2上に配置される。第1の画素電極20(第2の電極とする)は、層間絶縁膜18の上に配置され、層間絶縁膜18内に配置された第1のコンタクトプラグ19によって、第2の半導体部13に電気的に接続される。第1の画素電極20および第1のコンタクトプラグ19は、単位画素ごとに形成されている。
【0032】
第4の半導体部15は、隣接する単位画素を分離する画素分離領域として機能する。すなわち、第4の半導体部15は、隣接する第2の半導体部13を分離する。本実施形態の変形例として、第4の半導体部15の代わりに絶縁部を設けた構造としてもよい。この場合、絶縁部は、例えば、CMOS LSIで用いられるシャロートレンチ分離(Shallow Trench Isolation;STI)などを用いることができる。
【0033】
本実施形態の変形例として、第4の半導体部15の導電型を、第2の半導体部13と異なる導電型にして画素分離を実現しても良い。具体的には、第4の半導体部15の導電型をp型あるいはp型とすれば良い。
【0034】
電極17は、例えば、アルミニウム(Al)、銅(Cu)、チタン(Ti)のいずれかを主に含む金属で構成される。第1のコンタクトプラグ19は、例えば、タングステン(W)を含む金属で構成される。
【0035】
第1の半導体部12の不純物濃度は第3の半導体部14の不純物濃度より高い。また、第3の半導体部14の不純物濃度は半導体層11の不純物濃度より高い。この構成によれば、単位画素内の有効領域にのみ選択的にアバランシェ増倍領域(電荷増倍領域)AMを形成できるため、必要な電荷のみ増倍することができる。具体的には、第3の半導体部14と第2の半導体部13との間に電荷増倍領域AMを形成できる。
【0036】
次に、検出回路部201について説明する。
【0037】
検出回路部201は、p型の半導体基板21とn型の電荷蓄積部22と第2の画素電極23と第2のコンタクトプラグ24と配線層間膜25とを有する。電荷蓄積部22は、p型の半導体基板21内に配置され、光電変換部101からの信号電荷を蓄積する。配線層間膜25は、光電変換部101側の半導体基板21の表面上に配置される。第2の画素電極23は、配線層間膜25の光電変換部101側の表面上に配置される。第2のコンタクトプラグ24は、配線層間膜25内に配置され、電荷蓄積部22と第2の画素電極23とを電気的に接続する。配線層間膜25は、絶縁膜で構成される。検出回路部201は、後述するリセット回路部60や増幅部50で構成される検出回路を有する(図1図2では省略)。
【0038】
第2の画素電極23は、例えば、Al、Cu、Tiのいずれかを主に含む金属で構成され、第2のコンタクトプラグ24は、例えば、主にWを含む金属で構成される。図1において、電荷蓄積部22の光電変換部101側の表面は、半導体基板21の光電変換部101側の表面と同一平面である。これに対して、電荷蓄積部22を半導体基板21内部に埋め込んで配線層間膜25と接触しないように配置してもよい。この場合、配線層間膜25と電荷蓄積部22との界面で生じる暗電流の発生を抑えられる。電荷蓄積部22を半導体基板21の内部に埋め込む方法としては、電荷蓄積部22が第2のコンタクトプラグ24と接触する領域以外の半導体基板21の表面に、電荷蓄積部22に注入される不純物とは逆の導電型の不純物(本実施形態ではP型の不純物)を注入する方法がある。また、光電変換部101の第2の半導体部13は、平面視において、第2の画素電極23と重なるように配置されている。
【0039】
次に、接合部301について説明する。
【0040】
接合部301は、光電変換部101と検出回路部201とを電気的に接続する。接合部301は、接合バンプ金属31と、光電変換部101側の第1の接合下地金属32と、検出回路部201側の第2の接合下地金属33とを有する。接合バンプ金属31は、例えば、スズ(Sn)と銀(Ag)との合金で構成される。当該合金は融点が220℃以下と低いため、光電変換部101と検出回路部201とを低温で接合できる。そのため、接合の際に、光電変換部101と検出回路部201とが温度による悪影響を受けにくい。また、接合バンプ金属31は、Auを含む合金で構成してもよい。当該合金はめっき法や蒸着法などにより容易に狭ピッチのバンプを形成できるため、狭ピッチの画素アレイを有する光電変換部101と検出回路部201との接合に適している。
【0041】
また、光電変換部101と、検出回路部201と、接合部301とで囲まれる空間は樹脂34で満たされている。当該空間が樹脂34により満たされている場合は、当該空間が満たされていない場合に比べて、半導体光検出器100の強度が増す。なお、当該空間は樹脂34等により満たされていなくても良い。
【0042】
次に、半導体光検出器100による入射光の読み出しについて説明する。
【0043】
第2の半導体部13と第3の半導体部14とで挟まれた領域の電界強度が所定の値以上になると、電荷増倍領域AMが発生する。この所定の値は、材料と、第2の半導体部13と第3の半導体部14との距離とAPDに印加する電圧に応じて変化する。例えば、半導体層11の材料がシリコンであり、当該距離が約0.5μmの場合、電極17に20Vの電圧を印加すると電荷増倍領域AMの電界強度は約4×10V/cmとなる。この所定の値は、降伏電圧よりやや低く、APDは線形モードで動作し、この電界強度では、電子のみがアバランシェ増倍を起こす。
【0044】
光電変換部101の上方から入射した光子hνは、保護酸化膜16と第1の半導体部12を透過して半導体層11に到達し、そこで吸収されて電荷(電子−正孔対)を発生させる。発生した電荷のうちの電子は電荷増倍領域AMへと移動し、アバランシェ増倍を起こす。発生した増倍電子は第2の半導体部13を介して検出回路部201側へ出力される。一方、発生した電荷のうちの正孔は、増倍されることなく電極17を介して排出される。
【0045】
このように、本実施形態では、電荷増倍領域AM内で増倍される電荷は電子のみであり、信号電荷となる電子と逆向きに移動する正孔は増倍されない。そのため、電荷が結晶格子と衝突することで発生する新たな電子−正孔対の空間的、且つ、時間的なばらつきが抑えられ、増倍ノイズを低減できる。導電型を入れ替え、増倍される電荷が正孔のみである場合も同様に増倍ノイズを低減できる。
【0046】
第3の半導体部14は、平面視において、第4の半導体部15と重ならないように配置されている。この構成により、電荷増倍領域AMが画素分離領域で発生することを防止でき、第4の半導体部15と層間絶縁膜18との界面で発生する暗電流の増倍を抑えられる。
【0047】
第2の半導体部13と層間絶縁膜18との界面、及び第4の半導体部15と層間絶縁膜18との界面で発生し、暗電流の原因となる電子は、電荷増倍領域AMによって増倍されることなく、電荷蓄積部22に移動した後、後述するリセット回路部60から出力されるリセットパルス信号によって、定期的に排出される。
【0048】
第2の半導体部13と層間絶縁膜18との界面で発生し、暗電流の原因となる正孔は、第2の半導体部13の多数キャリアである電子と再結合して消滅する。さらに、第4の半導体部15と層間絶縁膜18との界面で発生し、暗電流の原因となる正孔は増倍されることなく電極17を介して排出される。従って、暗電流の原因となる電子、及び、正孔も増倍されることなく消滅するか排出されるため、ノイズが抑制される。
【0049】
なお、本実施形態では光電変換部101で発生した電子−正孔対のうちの電子を信号電荷として読み出す、いわゆる電子読出し方式を採用している。しかし、本実施形態において、p型をn型に置き換えるとともにn型をp型に置き換え、電圧条件を変えることで、正孔を信号電荷として読み出す、いわゆる正孔読出し方式を採用することも可能である。
【0050】
図2に示すように、電極17は第1の半導体部12の入射光の入射側の表面上に格子状に配置されている。そのため、電極17が光の入射を妨げることなく、外部電源電圧を画素領域全体に供給できる。電極17の線幅をWL、平面視における単位画素の一辺をWGとすると、例えば、1/30≦WL/WG≦1/5であれば、十分な受光量を確保しつつ、十分な外部電源電圧を画素領域全体に供給できる。例えば、WL/WG=1/10のとき、単位画素あたりの開口率は81%となるため、十分な受光量を得られる。電極17の材料を遮光性のある材料とすると、電極17が遮光機能を有し、隣接する単位画素との混色を低減できる。
【0051】
なお、電極17を光電変換部101の入射光側の表面の全面に配置しても良い。その場合、電極17には光を透過する透明導電膜を用い、保護酸化膜16は不要である。透明導電膜は、例えば、ITO(Indium Tin Oxide)で構成される。
【0052】
これらの構成によれば、光の入射を妨げることなく外部電源電圧を画素領域全体に供給することができる。
【0053】
次に、図3を用いて、本実施形態に係る半導体光検出器100の信号検出の方式について説明する。図3は本実施形態に係る半導体光検出器100の等価回路図である。図3のAPD、及び、電荷蓄積部Cはそれぞれ、図1における光電変換部101、及び、電荷蓄積部22に相当する。
【0054】
APDに光が入射するとAPD内部で信号電荷が発生し、それに応じて増倍電流iが流れる。電荷蓄積部22にはQ=∫idtの電荷が蓄積される。増加した信号電荷Qは電荷蓄積部22の容量Cで表される電圧変化量V=Q/Cとして検出される。微細加工技術で容量Cの小さい電荷蓄積部22を作成すれば、電圧変化量Vを大きくできる。
【0055】
例えば、半導体光検出器100の単位画素サイズを25μm×25μmとし、電荷蓄積部22のサイズを10μm×10μm、厚み(光電変換部101の受光面に垂直な方向の一辺の長さ)を1μmとすると、キャパシタ容量Cはおよそ10fFとなる。降伏電圧VBDより小さい電圧で駆動する線形モード動作において、APDの増倍率を100倍とすると、フォトン1個が入射して信号電荷が生成されて増倍された後の電荷量はQ=1.6×10−17[C]となる。従って、電荷蓄積部22における電圧変化量はV=Q/C=1.6[mV]と検出可能な値として出力される。このように、APDからの信号電荷Qを容量負荷型の検出回路を用いて検出することによって、特許文献1に示すようなガイガーモード動作を行うAPDよりも低い電圧駆動であっても微弱光を検出でき、暗時ノイズと増倍ノイズを大幅に低減できる。
【0056】
次に、図4を用いて、本実施形態に係る半導体光検出器100の集積化について説明する。図4に示すように、本実施形態に係る半導体光検出器100は、光電変換部101と検出回路部201とが異なる層に配置されている。つまり、光電変換部101が検出回路部201上に積層された構造を有する単位画素が、行列状に配列されている。この構成では、検出回路部201に含まれる電荷蓄積部や出力回路を画素領域の外に配置しなくてよいため、画素領域の面積を大きくできる。言い換えると、検出回路部201が光電変換部101に積層されているため、検出回路部201と光電変換部101が同一平面にある場合よりも、半導体光検出器100の面積を小さくできる。
【0057】
また、隣接する複数の単位画素の光検出データを積算することで、信号(S)及びノイズ(N)レベルをそれぞれ平均化して相対的にS/N比を補うこともできる。そのため、1つの光検出器を走査する従来技術で行っていた、光源との同期を取ってS/N比を補うということは不要である。つまり、本実施形態に係る半導体光検出器100は、ランダム光の検出も実現できる。
【0058】
次に、図5を用いて、本実施形態に係る半導体光検出器100の画素分離のポテンシャル形状について説明する。図5に示すように、本実施形態では、第2の半導体部13と第4の半導体部15のポテンシャル差を利用して画素分離を実現する。第2の半導体部13の不純物濃度は、第4の半導体部15の不純物濃度の10倍以上、10倍以下であることが好ましい。より好ましくは、第2の半導体部13の不純物濃度は、第4の半導体部15の不純物濃度の10倍以上、10倍以下である。
【0059】
例えば、第2の半導体部13のn型の不純物濃度を1019[/cm]、第4の半導体部15のn型の不純物濃度を1017[/cm]とすると、ポテンシャル差は室温下でΔV=kTln(n/n)=120[mV]となる。ここで、kはボルツマン定数、Tは温度である。他方、単位画素に入射するフォトン数が1フォトン/フレームであるとし、APDの増倍率を100倍とすると、増倍後の信号電荷Qは、Q=1.6×10−17[C]となる。APDの接合容量Cを10[fF]とすると、信号電荷Qによる電圧変化はV=Q/C=1.6[mV]となるため、信号電荷Qによる電圧変化Vはポテンシャル障壁より十分小さい値になる。それゆえ、信号電荷Qがポテンシャル障壁を乗り越えて隣接する単位画素へ漏れ出ることはなくなるため、混色の発生を抑えられる。
【0060】
第2の半導体部13と第4の半導体部15とが異なる導電型である場合は、例えば、第2の半導体部13は上記実施形態と同様に不純物濃度が1019[/cm]のn型とし、第4の半導体部15の不純物濃度を1017[/cm]のp型とすれば良い。
【0061】
次に、図6図11を用いて、本実施形態に係る半導体光検出器100の検出回路について説明する。
【0062】
図6は、本実施形態に係る第1の検出回路の構成例を示す回路図である。図6において、各単位画素は、光電変換部APDと電荷蓄積部Cに加え、リセットトランジスタRTと、選択トランジスタSLと、増幅トランジスタSFと、電流負荷トランジスタLGとを有する。増幅トランジスタSFと電流負荷トランジスタLGとは、信号電荷を電圧に変換して検出するソースフォロア型の増幅部50を構成する。
【0063】
図6に示す回路では、APDに光が入射すると、APD内部で電荷が発生し、それに応じて電荷蓄積部Cに信号電荷が蓄積される。信号電荷はソースフォロア型の増幅部50によって増幅されて出力される。
【0064】
なお、図6では電流負荷トランジスタLGを画素内に配置したが、画素の外の列信号線64の一端に接続する構成としてもよい。
【0065】
次に、図6の回路図の動作を、図6の回路図、および、図7のタイミングチャートを用いて説明する。
【0066】
まず時刻tにおいて、制御信号VRT1がハイレベルになることによって、リセットトランジスタRTをオン状態にする。これにより、電荷蓄積部Cの電荷がVddに排出され、リセットされる。このとき、選択トランジスタSLはオフ状態にする。この時刻tを1フレームの開始時間とする。
【0067】
時刻tから時刻tまでの露光期間中、フォトンの入射以外で電荷が発生すると、電荷蓄積部Cにノイズ成分の電荷が蓄積され、電圧変化量Vは少しずつ増加する。時刻tから時刻tまでの露光期間中、時刻tにおいてフォトンが入射して信号SIG1が発生すると、電荷蓄積部Cの蓄積電荷は瞬時に増加するため電圧変化量Vも増加する。図7のタイミングチャートでは、1フレームの間にさらに2回のフォトンが入射して信号SIG2及び信号SIG3が発生した例を示している。
【0068】
次に時刻t2に選択トランジスタSLをオン状態にすることで、増幅トランジスタSFと負荷トランジスタLGとで構成される増幅部50によって、電荷蓄積部Cに蓄積された信号電荷による電圧変化量Vを出力信号として読み出す。
【0069】
そして、時刻t3で選択トランジスタSLをオフ状態にし、リセットトランジスタRTをオン状態にすることによって、電圧変化量Vをリセットする。以上で1フレーム期間が完了する。
【0070】
本実施形態では蓄積容量Cの小さい電荷蓄積部を用いることで高い電荷−電圧変換効率の検出回路が形成できるので、APDに印加する電圧を極端に高くして増倍率を上げる必要はない。本実施形態では、APDに印加する電圧をAPDの降伏電圧よりやや低い電圧にして線形モードで動作させる。この場合、APDの暗時ノイズと増倍ノイズを、ガイガーモードで動作させる場合に比べて大幅に低減でき、S/N比が向上する。
【0071】
次に、図8図11を用いて、本実施形態に係る第2の検出回路の構成例について説明する。図8は、第2の検出回路の構成例を示す回路図である。図8において、各単位画素は、光電変換部APDと、電荷蓄積部Cと、リセットトランジスタRTと、選択トランジスタSLと、増幅トランジスタSFと、電流負荷トランジスタLGと、リセット回路部60と、比較器61と、カウンタ63とを有する。
【0072】
増幅トランジスタSFと電流負荷トランジスタLGとは、信号電荷を電圧に変換して検出するソースフォロア型の増幅部50を構成する。リセットトランジスタRTと、電荷蓄積部Cに蓄積された電荷を排出するためのリセット信号を生成するリセット回路部60とは、ノイズ抑圧回路を構成する。
【0073】
比較器61は、電荷蓄積部Cからの出力値に閾値を設ける。カウンタ63は、比較器61の後段に設けられ、比較器61からの出力値をカウントする。
【0074】
上記の構成により、熱的な励起等、フォトンの入射以外で生成されるノイズ電荷をノイズ抑圧回路で取り除くことができ、それによりS/N比の改善が可能となる。また、増幅部50の後段に比較器61とカウンタ63を備えることで、比較器61からの出力値を、カウンタ63によりデジタル値としてカウントすることができる。
【0075】
リセットトランジスタRTのゲートには、OR回路が接続されている。OR回路は、リセット回路部60からの制御信号VRT2とリセット制御線68からの制御信号VRT1のいずれかが入力されると、リセットトランジスタRTを駆動する。リセット回路部60は比較器61からの信号Vsigを検出すると、制御信号VRT2の出力を停止し、リセットトランジスタRTのリセット動作を停止する。あるいは、リセット回路部60の制御を比較器61からの信号ではなく、カウンタ63の信号を用いることも可能である。カウンタ63からのNビットの出力信号は、選択トランジスタSLを介して、列信号線64に出力される。列信号線64は、同じ列に配置された単位画素に共通に接続される。
【0076】
なお、各画素のカウンタ63のNビットの出力信号を、シフトレジスタを用いて順次出力部に転送する方法もある。
【0077】
図8ではカウンタ63を画素内に配置したが、これを画素の外の列信号線64の一端に接続する構成としてもよい。
【0078】
次に、図8の回路図の動作を、図8の回路図、および、図9のタイミングチャートを用いて説明する。
【0079】
リセット回路部60は、検出対象のフォトンの典型的な入射間隔ΔtP1、ΔtP2よりも短くなるように適宜設定された時間間隔Δtでパルス信号を出力する。時間間隔Δtは、電荷蓄積部Cに蓄積されるノイズ電荷による出力値が、比較器61で設けた閾値を超えない間隔に設定する。この場合、リセット回路部60は、比較器61からの信号を受信していない期間中は、リセットトランジスタRTにリセットパルス信号を時間間隔Δtで繰り返し出力する。これにより、電荷蓄積部Cに蓄積されたフォトン入射以外で発生する電荷を定期的に排出する。
【0080】
まず時刻tにおいて、制御信号VRT1がハイレベルになることによって、リセットトランジスタRTをオン状態にする(第1のリセット動作)。このとき、選択トランジスタSLはオフ状態にする。この時刻tを1フレームの開始時間とする。フォトンの入射がない間は、リセット回路部60からの制御信号VRT2が定期的にハイレベルになることによって、電荷蓄積部Cは定期的に蓄積された電荷を排出する(第2のリセット動作)。つまり、比較器61からの信号Vsigを受信していない期間に、第2のリセット動作により、電荷蓄積部Cが繰り返しリセットされるため、暗電流等によって蓄積されるノイズ電荷を定期的に排出でき、S/N比を向上できる。その結果、1つの光検出器を走査する従来技術で行っていた、光源との同期を取ってS/N比を補うということは不要であり、ランダム光の検出も精度良く実現できる。
【0081】
次に時刻tにおいて、フォトンが入射して信号SIG1が発生すると、電荷蓄積部Cの蓄積電荷は瞬時に増加するため、電圧変化量Vも増加する。Vの値が閾値Vrefを越えると、比較器61は所定の電圧信号Vsigを出力する。
【0082】
リセット回路部60は、比較器61からの信号Vsigを受信している期間は、定期的に出力していた制御信号VRT2を停止し、電荷蓄積部Cに蓄積された電荷の排出を期間T1だけ停止する。この期間T1中に、比較器61からの信号Vsigをカウンタ63がカウントする。当該カウントとともに、リセット回路部60はカウンタ63からの信号Vcntを受信する。リセット回路部60が、信号Vsigを受信している期間が終了すると同時に、制御信号VRT2の出力を再開することにより、リセットトランジスタRTは電荷蓄積部Cに蓄積された電荷の排出を再開する。
【0083】
以上の動作は1フレーム内の露光期間中、繰り返される。本実施形態に係る図9のタイミングチャートでは、1フレームの間にさらに2回フォトンが入射して、信号SIG2及び信号SIG3が発生した例を示している。
【0084】
次に、時刻tに選択トランジスタSLをオン状態にすることによって、カウンタ63から出力されるデジタル信号を列信号線64に転送する。この時、図9のように制御信号VRT1がハイレベルになることによって、リセットトランジスタRTをオンしても良いし、制御信号VRT1はローレベルのままであっても良い。
【0085】
時刻tに選択トランジスタSLをオフ状態にすることによって、カウント値をリセットする。以上で1フレーム期間が完了する。この時、制御信号VRT1がハイレベルになることによって、リセットトランジスタRTもオンする。そして、次の1フレーム期間がスタートする。
【0086】
このように、本実施形態に係る第2の検出回路の構成例では第1のリセット動作と、第2のリセット動作を行う。第1のリセット動作は、増幅部50からの出力信号の読み出しを行う第1の期間(転送期間:t〜t)の終了と同時に電荷蓄積部Cをリセットする。第2のリセット動作は、該第1の期間よりも短い間隔で電荷蓄積部Cを繰り返しリセットし、フォトンの入射後の一定の期間は、該繰り返しリセットを停止する。
【0087】
この構成により、信号電荷が発生しない期間中は、電荷蓄積部Cが繰り返しリセットされるため、フォトンの入射以外で発生する電荷の蓄積を防止できる。
【0088】
なお、半導体光検出器100において、リセット回路部60は、比較器61からの信号を受信している期間中は、リセットトランジスタRTへのパルス信号の出力を停止してもよい。この構成によれば、比較器61からの出力値がカウンタ63によってカウントされる前に信号電荷がリセットされることを防止できる。
【0089】
なお、半導体光検出器100において、リセット回路部60は、カウンタ63から信号Vcntを受信すると同時に、リセットトランジスタRTへの制御信号VRT2の出力を開始してもよい。この構成により、第2のリセット動作の再開を早めることができる。
【0090】
図10は、本実施形態に係るリセット回路部60の構成図である。リセット回路部60は、パルス発生回路部81と、演算回路部82と、制御トランジスタSW1とを有する。パルス発生回路部81は、パルス信号を生成する。演算回路部82は、パルス発生回路部81からパルス信号が出力される期間を演算する。制御トランジスタSW1は、演算回路部82からの出力値Voutを入力電圧とする。演算回路部82は、比較器61からの出力信号Vsigとカウンタ63からの出力信号Vcntを入力とし、その演算結果を出力値Voutとして制御トランジスタSW1に出力する。
【0091】
図11は演算回路部82の論理回路図である。VsigとVcntの2つを入力値とし、INV回路とOR回路を図11のように接続する。
【0092】
この構成によれば、比較器61からの信号Vsigとカウンタ63からの信号Vcntの両方の受信がない期間、即ち、光入射がない期間では、制御トランジスタSW1はオン状態になり、パルス発生回路部81で生成される制御信号VRT2がパルス状にリセットトランジスタRTに繰り返し出力される。
【0093】
次に、カウンタ63からの信号Vcntがない状態のまま、比較器61からの信号Vsigを受信すると、制御トランジスタSW1はオフ状態に変わり、リセット回路部60からの制御信号VRT2の出力が停止する。
【0094】
続いて、比較器61からの信号Vsigを受信した状態で、カウンタ63からの信号Vcntを受信すると、制御トランジスタSW1は再びオン状態に変わり、リセット回路部60からの制御信号VRT2の出力が再開される。
【0095】
なお、図8では、検出回路としてソースフォロア型の増幅部50を配置しているのに対して、インバータ型の検出回路に置き換えることで、後段の比較器61の機能も兼ね備えた検出回路を構成することも可能である。
【0096】
次に、図12A図12Iを用いて、本実施形態に係る光検出器の製造方法の一例について説明する。図12A図12Iに示す製造方法ではSOI(Silicon on Insulator)基板を用いて本実施形態に係る半導体光検出器を製造する。
【0097】
まず図12Aは、シリコンベース基板30と、保護酸化膜16と、第1の半導体部12と、シリコンエピタキシャル成長層である半導体層11とを有するSOI基板を準備する。
【0098】
次に図12Bに示すように、イオン注入プロセスで半導体層11に第2の半導体部13と、第3の半導体部14と、第4の半導体部15とを形成する。画素分離領域としてSTIを形成する場合は、第4の半導体部15が形成される箇所に通常のSTI形成プロセスを適用すれば良い。
【0099】
次に図12Cに示すように、半導体層11のシリコンベース基板30とは反対側の表面に、酸化膜からなる層間絶縁膜18を形成し、層間絶縁膜18の一部を開口してコンタクトホールを形成する。
【0100】
次に図12Dに示すように、コンタクトホールを埋めるようにコンタクトプラグ19を形成する。
【0101】
次に図12Eに示すように、層間絶縁膜18の表面上に、コンタクトプラグ19を覆う第1の画素電極20を形成する。
【0102】
次に図12Fに示すように、画素電極20の上に接合下地金属32と接合バンプ金属31を形成する。
【0103】
次に図12Gに示すように、光電変換部101を含む基板102と、検出回路部201とを接合する。
【0104】
次に図12Hのように、シリコンベース基板30を除去して保護酸化膜16を露出させる。このとき、保護酸化膜16がエッチングストップ層となるため、シリコンベース基板30を容易に除去できる。
【0105】
最後に、図12Iのように、保護酸化膜16の一部を開口して第1の半導体部12を露出した領域に電極17を形成する。
【0106】
本実施形態に係る半導体光検出器100の製造方法では、エッチングストップ層である保護酸化膜16があるため、複雑なエッチングプロセスを用いる必要がない。そのため、光電変換部と検出回路部とを積層した積層型の光検出器を容易に製造できる。また、ドライエッチングプロセスを用いることなく、ウェットエッチングだけで製造できるため、半導体光検出器100へのダメージが低減できる。
【0107】
(第2の実施形態)
次に、図13図14を参照しながら、本発明の第2の実施形態に係る半導体光検出器500の単位画素の構造を説明する。
【0108】
本実施形態に係る半導体光検出器500は、複数の単位画素が半導体基板516上に行列状に配置されている。複数の単位画素はそれぞれ、光電変換部502と、検出回路部504とを有し、光電変換部502と検出回路部504とは画素電極506及びコンタクトプラグ514を介して電気的に接続されている。
【0109】
光電変換部502は光伝導材料からなる半導体部508で構成される。半導体部508の入射側の表面には電極510が形成される。
【0110】
光伝導材料として、Seを含む半導体、化合物半導体CuInGa1−xSe1−y(0≦x≦1,0≦y≦1)、あるいは、光伝導材料はIII−V族の化合物半導体等が挙げられる。これらの光伝導材料では、その組成と膜厚とで決まる所定の電圧を印加することでアバランシェ増倍が発生する。例えば、光伝導材料508がアモルファス型のSeで、その厚みが2μmであった場合、光伝導材料508に約300Vの電圧を印加すると光伝導材料508内部でアバランシェ増倍が発生する。
【0111】
電極510は半導体部508の光入射側の表面に格子状に配置されていても良いし、表面の全面に配置されていても良い。全面に配置される場合は、電極510は入射光を透過する透明導電膜で構成することが望ましい。電極510の材料は、第1の実施形態と同様の材料を用いればよい。
【0112】
検出回路部504は、半導体基板516と、半導体基板516に形成された電荷蓄積部512を有する。光電変換部502と検出回路部504との間には層間絶縁膜518が配置されている。
【0113】
図14は本実施形態に係る半導体光検出器500の等価回路図である。図14のPCD、及び、電荷蓄積部Cはそれぞれ、図13における、光伝導材料からなる光電変換部502、及び、電荷蓄積部512に相当する。
【0114】
図14のPCDに光が入射するとPCD内部で信号電荷が発生し、それに応じて増倍電流iが流れる。キャパシタにはQ=∫idtの電荷が蓄積される。その蓄積電荷はキャパシタ容量Cで表される電圧変化量V=Q/Cとして検出される。微細加工技術で容量Cの小さい電荷蓄積部を作成すれば、電圧変化量Vを大きくできる。
【0115】
また、図13の半導体光検出器500の製造方法は、半導体基板516から順次、電荷蓄積部512、層間絶縁膜518、画素電極506、半導体部508、電極510を形成すれば良い。
【0116】
本実施形態によれば、pn接合を用いずに光電変換部を形成できるので、pn接合界面の表面露出に起因した暗電流の発生が抑えられる。
【産業上の利用可能性】
【0117】
本開示に係る光検出器は、放射線検出などランダムな発光事象の微弱光を検出する光検出装置に有効である。
【符号の説明】
【0118】
11 半導体層
12 第1の半導体部
13 第2の半導体部
14 第3の半導体部
15 第4の半導体部
16 保護酸化膜
17 電極
18 層間絶縁膜
19,24 コンタクトプラグ
20,23 画素電極
21 半導体基板
22 電荷蓄積部
25 配線層間膜
50 増幅部
60 リセット回路部
61 比較器
63 カウンタ
64 列信号線
68 リセット制御線
81 パルス発生回路部
82 演算回路部
100 半導体光検出器
101 光電変換部
201 検出回路部
301 接合部
500 半導体光検出器
502 光電変換部
504 検出回路部
506 画素電極
510 電極
512 電荷蓄積部
514 コンタクトプラグ
516 半導体基板
518 層間絶縁膜
AM 電荷増倍領域
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10
図11
図12A
図12B
図12C
図12D
図12E
図12F
図12G
図12H
図12I
図13
図14

【手続補正書】
【提出日】2015年5月28日
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
行列状に配置された複数の単位画素を備え、
前記複数の単位画素は、それぞれ、
入射光を光電変換し、アバランシェ増倍によって電荷が増倍される電荷増倍領域を有する光電変換部と、
前記光電変換部に接続され、前記光電変換部からの信号電荷を蓄積する電荷蓄積部と、
前記電荷蓄積部に接続され、前記電荷蓄積部に蓄積された前記信号電荷を電圧に変換し、増幅部を通して増幅して出力する検出回路とを有し、
前記光電変換部は、
入射光の入射側の第1の表面と、前記第1の表面と対向する第2の表面とを有する半導体層と、
前記半導体層の前記第1の表面側に形成された第1の半導体部と、
前記半導体層の前記第2の表面側の一部に形成された第2の半導体部と、
前記半導体層の内部であって、平面視において、前記第2の半導体部と重なる位置に形成された第3の半導体部と、
前記半導体層の前記第2の表面側であって、且つ、前記第2の半導体部が形成されていない領域に形成され、前記第2の半導体部と不純物濃度および導電型のうち少なくとも一方が異なる第4の半導体部とを備え、
前記半導体層の前記第1の表面上には、前記第1の半導体部と電気的に接続された第1の電極が配置され、
前記半導体層の前記第2の表面上には、前記第2の半導体部と電気的に接続された第2の電極が配置され、
前記第4の半導体部は、隣接する単位画素間を分離する画素分離領域である
半導体光検出器。
【請求項2】
前記第2の半導体部と前記第4の半導体部とは、接している
請求項1に記載の半導体検出器。
【請求項3】
前記半導体層、前記第1の半導体部、前記第3の半導体部及び前記第4の半導体部は第1導電型であり、
前記第2の半導体部は前記第1導電型と異なる第2導電型である
請求項1又は2に記載の半導体光検出器。
【請求項4】
前記半導体層、前記第1の半導体部及び前記第3の半導体部は第1導電型であり、
前記第2の半導体部及び前記第4の半導体部は、前記第1導電型とは異なる第2導電型であり、
前記第2の半導体部の不純物濃度は、前記第4の半導体部の不純物濃度よりも高い
請求項1又は2に記載の半導体光検出器。
【請求項5】
前記第2の半導体部の不純物濃度は、前記第4の半導体部の不純物濃度の10倍以上、且つ、10倍以下である
請求項に記載の半導体光検出器。
【請求項6】
前記電荷蓄積部に接続され、前記電荷蓄積部において発生するノイズを抑圧するノイズ抑圧回路を備えている
請求項1からのいずれかに記載の半導体光検出器。
【請求項7】
前記ノイズ抑圧回路は、
前記増幅部に接続され、前記電荷蓄積部をリセットするリセットトランジスタと、
前記リセットトランジスタにリセットパルス信号を出力するリセット回路部とを備える
請求項に記載の半導体光検出器。
【請求項8】
前記増幅部の後段に比較器とカウンタを備える
請求項に記載の半導体光検出器。
【請求項9】
前記リセット回路部は、前記比較器の出力信号でリセット動作を行う
請求項に記載の半導体光検出器。
【請求項10】
前記増幅部からの出力信号の読み出しを第1の期間に行い、
前記第1の期間の終了と同時に前記電荷蓄積部をリセットする第1のリセット動作と、
前記第1の期間よりも短い間隔で前記電荷蓄積部を繰り返しリセットし、フォトンの入射後、一定の期間、前記繰り返しリセットを停止する、第2のリセット動作とを行う
請求項からのいずれかに記載の半導体光検出器。
【請求項11】
前記リセット回路部は、
前記比較器からの信号を受信していない期間中は、前記リセットトランジスタへのリセットパルス信号を繰り返し出力する
請求項から10のいずれかに記載の半導体光検出器。
【請求項12】
前記リセット回路部は、
前記比較器からの信号を受信している期間中は、前記リセットトランジスタへのリセットパルス信号の出力を停止する
請求項から11のいずれかに記載の半導体光検出器。
【請求項13】
前記リセット回路部は、
前記カウンタから信号を受信すると同時に、前記リセットトランジスタへのリセットパルス信号の出力を開始する
請求項から10のいずれかに記載の半導体光検出器。
【請求項14】
前記アバランシェ増倍を起こす電荷は電子、あるいは、正孔のいずれか一方である
請求項1から13のいずれかに記載の半導体光検出器。
【請求項15】
前記光電変換部で発生する前記アバランシェ増倍は線形モードである
請求項1から14のいずれかに記載の半導体光検出器。
【国際調査報告】