特表-14097524IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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(19)【発行国】日本国特許庁(JP)
【公報種別】再公表特許(A1)
(11)【国際公開番号】WO/0
(43)【国際公開日】2014年6月26日
【発行日】2017年1月12日
(54)【発明の名称】半導体装置
(51)【国際特許分類】
   H01L 21/3205 20060101AFI20161216BHJP
   H01L 21/768 20060101ALI20161216BHJP
   H01L 23/522 20060101ALI20161216BHJP
   H01L 21/28 20060101ALI20161216BHJP
   H01L 29/417 20060101ALI20161216BHJP
   H01L 21/338 20060101ALI20161216BHJP
   H01L 29/812 20060101ALI20161216BHJP
   H01L 29/778 20060101ALI20161216BHJP
   H01L 21/337 20060101ALI20161216BHJP
   H01L 27/098 20060101ALI20161216BHJP
   H01L 29/808 20060101ALI20161216BHJP
【FI】
   H01L21/88 T
   H01L21/28 301R
   H01L29/50 J
   H01L21/28 301B
   H01L29/80 F
   H01L29/80 H
   H01L29/80 C
【審査請求】有
【予備審査請求】未請求
【全頁数】28
【出願番号】特願2014-552890(P2014-552890)
(21)【国際出願番号】PCT/0/0
(22)【国際出願日】2013年10月29日
(11)【特許番号】特許第6043970号(P6043970)
(45)【特許公報発行日】2016年12月14日
(31)【優先権主張番号】特願2012-280096(P2012-280096)
(32)【優先日】2012年12月21日
(33)【優先権主張国】JP
(81)【指定国】 AP(BW,GH,GM,KE,LR,LS,MW,MZ,NA,RW,SD,SL,SZ,TZ,UG,ZM,ZW),EA(AM,AZ,BY,KG,KZ,RU,TJ,TM),EP(AL,AT,BE,BG,CH,CY,CZ,DE,DK,EE,ES,FI,FR,GB,GR,HR,HU,IE,IS,IT,LT,LU,LV,MC,MK,MT,NL,NO,PL,PT,RO,RS,SE,SI,SK,SM,TR),OA(BF,BJ,CF,CG,CI,CM,GA,GN,GQ,GW,KM,ML,MR,NE,SN,TD,TG),AE,AG,AL,AM,AO,AT,AU,AZ,BA,BB,BG,BH,BN,BR,BW,BY,BZ,CA,CH,CL,CN,CO,CR,CU,CZ,DE,DK,DM,DO,DZ,EC,EE,EG,ES,FI,GB,GD,GE,GH,GM,GT,HN,HR,HU,ID,IL,IN,IR,IS,JP,KE,KG,KN,KP,KR,KZ,LA,LC,LK,LR,LS,LT,LU,LY,MA,MD,ME,MG,MK,MN,MW,MX,MY,MZ,NA,NG,NI,NO,NZ,OM,PA,PE,PG,PH,PL,PT,QA,RO,RS,RU,RW,SA,SC,SD,SE,SG,SK,SL,SM,ST,SV,SY,TH,TJ,TM,TN,TR,TT,TZ,UA,UG,US
(71)【出願人】
【識別番号】314012076
【氏名又は名称】パナソニックIPマネジメント株式会社
【住所又は居所】大阪府大阪市中央区城見2丁目1番61号
(74)【代理人】
【識別番号】100106116
【弁理士】
【氏名又は名称】鎌田 健司
(74)【代理人】
【識別番号】100170494
【弁理士】
【氏名又は名称】前田 浩夫
(72)【発明者】
【氏名】海原 一裕
【住所又は居所】大阪府門真市大字門真1006番地 パナソニック株式会社内
(72)【発明者】
【氏名】平野 博茂
【住所又は居所】富山県魚津市東山800番地 パナソニック・タワージャズセミコンダクター株式会社内
【テーマコード(参考)】
4M104
5F033
5F102
【Fターム(参考)】
4M104AA04
4M104BB02
4M104BB04
4M104BB05
4M104BB06
4M104BB07
4M104BB08
4M104BB09
4M104BB13
4M104BB14
4M104CC01
4M104DD08
4M104DD34
4M104DD37
4M104DD51
4M104FF02
4M104GG11
4M104GG13
4M104GG18
4M104HH20
5F033GG02
5F033HH07
5F033HH08
5F033HH11
5F033HH13
5F033HH17
5F033HH18
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5F033HH33
5F033KK08
5F033KK18
5F033MM08
5F033MM13
5F033MM30
5F033PP15
5F033PP19
5F033PP26
5F033QQ08
5F033QQ28
5F033QQ41
5F033QQ74
5F033RR04
5F033RR06
5F033RR21
5F033RR22
5F033SS15
5F033UU04
5F033VV06
5F033VV07
5F033XX19
5F102GB01
5F102GC01
5F102GD04
5F102GJ03
5F102GL04
5F102GM04
5F102GM08
5F102GQ01
5F102GR03
5F102GR12
5F102GS09
5F102GV06
5F102GV07
5F102GV08
(57)【要約】
半導体装置は、Si基板上の素子電極の上方に積層された第1配線層と、第1配線層上方に積層された第2配線層とを備え、第1配線層は第1ソース電極配線及び第1ドレイン電極配線を含み、第2配線層は第2ソース電極配線及び第2ドレイン電極配線を含み、第1配線層は、第1ソース電極配線及び第1ドレイン電極配線が連続して配置されている第1領域と不連続に配置されている第2領域とを含み、第2ソース電極配線及び第2ドレイン電極配線のそれぞれは、第1領域と第2領域とを交互に覆うように配置され、第2領域の上方では外部接続端子が接続されず、第1領域の上方において第2ソース電極配線及び第2ドレイン電極配線と外部接続端子とが接合される。
【特許請求の範囲】
【請求項1】
半導体基板上の活性領域に形成された電極層と、
前記電極層の上方に積層された第1配線層と、
前記第1配線層の上方に積層された第2配線層とを備え、
前記第1配線層は、前記電極層に含まれる素子電極と電気的に接続された複数の第1電極配線を含み、
前記第2配線層は、前記複数の第1電極配線のいくつかと電気的に接続され、互いに並列配置された複数の第2電極配線を含み、
前記第1配線層は、前記半導体基板を平面視した場合、前記複数の第1電極配線の一部が連続して配置されている第1領域と、前記複数の第1電極配線の一部が不連続に配置されている第2領域とを含み、
前記複数の第2電極配線のそれぞれは、前記第1領域と前記第2領域とを、配線長手方向に沿って規則的に交互に覆うように配置され、
前記第2領域の上方では外部接続端子が接合されず、前記第1領域の上方における前記第2電極配線の上方において前記外部接続端子が接合される
半導体装置。
【請求項2】
前記第2領域は、前記複数の第1電極配線の、配線長手方向の配線端部が配置されており、
前記第1領域は、前記複数の第1電極配線のうち、配線長手方向の配線連続部のみが配置されている
請求項1に記載の半導体装置。
【請求項3】
前記電極層は、ゲート電極、ソース電極及びドレイン電極を含み、
前記複数の第1電極配線は、前記ゲート電極と電気的に接続された第1ゲート電極配線と、前記ソース電極と電気的に接続された第1ソース電極配線と、前記ドレイン電極と電気的に接続された第1ドレイン電極配線とで構成され、
前記第1ゲート電極配線は、前記第2領域内であって、前記第1ソース電極配線及び前記第1ドレイン電極配線の長手方向の前記配線端部に挟まれた範囲に配置されている
請求項2に記載の半導体装置。
【請求項4】
さらに、
前記第2配線層の上方に積層された電極パッド層を備え、
前記外部接続端子は、前記電極パッド層のうち、前記電極パッド層と前記第2配線層とが上下方向において同電位となる領域のみで接合される
請求項1〜3のいずれか1項に記載の半導体装置。
【請求項5】
前記複数の第2電極配線のそれぞれは、配線幅が異なる領域を有する
請求項1〜4のいずれか1項に記載の半導体装置。
【請求項6】
前記複数の第2電極配線のそれぞれでは、前記第1領域の上方における線幅の方が前記第2領域の上方における線幅よりも大きい
請求項5に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置に関し、特に、活性領域の上に形成された配線と電極パッドとを有する横型の半導体装置に関する。
【背景技術】
【0002】
半導体装置の中でも、特に、III−V族窒化物半導体、すなわち窒化ガリウム(GaN)、窒化アルミニウム(AlN)及び窒化インジウム等の、一般式がAlGa1−x−yInN(但し、0≦x≦1、0≦y≦1)で表わされる混晶物は、その物理的特徴である広いバンドギャップと直接遷移型のバンド構造とを利用して短波長光学素子へ応用される。さらに、上記混晶物は、これらへの応用のみならず、高い破壊電界と飽和電子速度という特長から、電子デバイスへ応用することも検討されている。
【0003】
特に、半絶縁性基板の上に順次エピタキシャル成長したAlGa1−xN層(但し、0<x≦1)とGaN層との界面に現われる二次元電子ガス(2 Dimensional Electron Gas:以下、2DEGと呼ぶ)を利用するヘテロ接合電界効果トランジスタ(Hetero−junction Field Effect Transistor:以下、HFETと呼ぶ)は、高出力デバイスや高周波デバイスとして開発が進められている。このHFETでは、キャリア供給層(N型AlGaNショットキー層)からの電子の供給に加え、自発分極及びピエゾ分極からなる分極効果による電荷の供給がある。その電子密度は1013cm−2を超え、AlGaAs/GaAs系HFETと比べて1桁程度も大きい。このように、III−V族窒化物半導体を用いたHFETでは、GaAs系HFETと比べて高いドレイン電流密度が期待でき、最大ドレイン電流が1A/mmを超える素子が報告されている(非特許文献1参照)。さらに、III−V族窒化物半導体は広いバンドギャップ(例えばGaNのバンドギャップは3.4eV)を有するため高い耐圧特性をも示し、III−V族窒化物半導体を用いたHFETではゲート・ドレイン電極間の耐圧を100V以上とすることが可能である(非特許文献1参照)。このように、高耐圧且つ高電流密度を示す電気的特性を期待できることから、III−V族窒化物半導体を用いたHFETを中心とする電子デバイスは、高周波素子として、また従来よりも小さい設計寸法で大電力を扱える素子として応用が検討されている。
【0004】
このように、III−V族窒化物半導体装置は、活性領域のサイズをSi半導体装置の3分の1〜10分の1程度に縮小可能である。しかしながら、従来のIII−V族窒化物半導体装置は、配線を接続するための電極パッドが占める面積が大きく、十分に小型化することができないという問題がある。特に大電流を流すパワーデバイスの用途では、電極パッドに接続するワイヤ径やリボンサイズは大きい方が望ましいため、電極パッドを小さくすることには限界がある。そこで、活性領域上に電極パッドを形成する、いわゆるパッドオンエレメント構造が検討されている(特許文献1参照)。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2008−177527号公報
【非特許文献】
【0006】
【非特許文献1】安藤祐二、岡本康宏、宮本広信、中山達峰、井上隆、葛原正明著「高耐圧AlGaN/GaNヘテロ接合FETの評価」信学技報、ED2002−214,CPM2002−105(2002−10),pp.29−34
【発明の概要】
【0007】
特許文献1に開示されたパッドオンエレメント構造では、パッドにワイヤやリボンなどの外部接続端子を接続する場合、下層の層間膜へのダメージ抑制が重要となる。特に、パワーデバイスでは大電流を印加するため、ワイヤやリボンのサイズが大きくなり、下層へのダメージが大きくなる。
【0008】
図7は、ワイヤ接続領域に配線端を含む従来の半導体装置の配線レイアウト図である。同図に表されたレイアウト図では、半導体基板上の素子領域に電極層(図示せず)が配置され、当該電極層の上に第1配線層が配置され、第1配線層の上に第2配線層が配置され、第2配線層の上方にボンディングワイヤが配置されている。第1配線層には第1配線701が形成され、第2配線層には第2配線702が形成されている。上記電極層に形成された電極及び第1配線、第1配線及び第2配線、及び、第2配線及びボンディングワイヤは、それぞれ、電気的に接続されている。
【0009】
ボンディングワイヤ接合領域の下方に第1配線の配線端を含む領域751が配置されている場合、第2配線702へのボンディングワイヤの接続に起因する応力ダメージは、第1配線の端近傍に集中し易い傾向にある。この傾向から、ボンディングワイヤ接合領域の下方には、第1配線の配線端を含まない領域752が配置されることが望ましい。これを実現する配線レイアウトとして、図8に示されたレイアウトが挙げられる。
【0010】
図8は、ワイヤ接続領域に配線端を含まない従来の半導体装置の配線レイアウト図である。同図に表されたレイアウト図では、図7のレイアウトと同様に、電極層の上に第1配線層が配置され、第1配線層の上に第2配線層が配置され、第2配線層の上方にボンディングワイヤが配置されている。第1配線層には第1配線801が形成され、第2配線層には第2配線802が形成されている。
【0011】
図8の配線レイアウトでは、第1配線801を非常に長く設定し、第1配線801の配線端を含まない領域852の上方でボンディングワイヤと接続される。しかし、この場合、第1配線の配線長はボンディングワイヤ接合領域の幅の2倍以上となっている。GaNなどの横型デバイスにおいて、第1配線801の配線長が長くなると、デバイス全体のオン抵抗が大きくなるだけでなく、配線端ではソース電位の浮きや、ゲートリークによるゲート電位の低下が発生する。ゲート電位の低下により、ΔVGSが低下することで、十分な最大電流が得られないという課題が発生する。
【0012】
つまり、外部接続パッド下の配線が非連続に形成されている場合、非連続な部位に外部接続端子の接着時の荷重や超音波などの応力が集中し、ダメージを受け易い。
【0013】
本発明は、上記課題に鑑みてなされたものであり、ハイパワー特性を確保しつつ外部接続パッド下の配線がダメージを受けないパッドオンエレメント構造を有する半導体装置を提供することを目的とする。
【0014】
上記課題を解決するために、本発明の一態様に係る半導体装置は、半導体基板上の活性領域に形成された電極層と、電極層の上方に積層された第1配線層と、第1配線層の上方に積層された第2配線層とを備え、第1配線層は、電極層に含まれる素子電極と電気的に接続された複数の第1電極配線を含み、第2配線層は、複数の第1電極配線のいくつかと電気的に接続され、互いに並列配置された複数の第2電極配線を含み、第1配線層は、半導体基板を平面視した場合、複数の第1電極配線の一部が連続して配置されている第1領域と、複数の第1電極配線の一部が不連続に配置されている第2領域とを含み、複数の第2電極配線のそれぞれは、第1領域と第2領域とを、配線長手方向に沿って規則的に交互に覆うように配置され、第2領域の上方では外部接続端子が接合されず、第1領域の上方における第2電極配線の上方において外部接続端子が接合されることを特徴とする。
【0015】
外部接続端子が第2配線層の上方にて接合される場合、第1配線層における当該接合部の下方では、当該接合による応力が発生する。この応力による第1配線層へのダメージは、第1電極配線が不連続に配置されている第2領域で集中し易く、当該接合部下方の第1電極配線が連続して配置される第1領域では低減される。上記構造により、外部接続端子のダメージを抑制することが可能となる。
【0016】
さらに、第2電極配線は、第1領域と第2領域とを交互に覆う配置とし、第1領域の上方に選択的に外部接続端子のパッドを設けることで、隣接する2本の第2電極配線にわたって第1電極配線を延伸させることを回避できる。よって、第1電極配線の配線長を短縮することができ、オン抵抗の増大及びゲート電位の低下による最大電流の低下を防止できる。
【0017】
また、第2領域は、複数の第1電極配線の、配線長手方向の配線端部が配置されており、第1領域は、複数の第1電極配線のうち、配線長手方向の配線連続部のみが配置されてもよい。
【0018】
これにより、外部接続端子のダメージを抑制し、かつ、第1電極配線の配線長を最小限とする構造を実現することが可能となる。
【0019】
また、電極層は、ゲート電極、ソース電極及びドレイン電極を含み、複数の第1電極配線は、ゲート電極と電気的に接続された第1ゲート電極配線と、ソース電極と電気的に接続された第1ソース電極配線と、ドレイン電極と電気的に接続された第1ドレイン電極配線とで構成され、第1ゲート電極配線は、第2領域内であって、第1ソース電極配線及び第1ドレイン電極配線の長手方向の配線端部に挟まれた範囲に配置されてもよい。
【0020】
これにより、第1ソース電極配線及び第1ドレイン電極配線は、第1ゲート電極配線でチップサイズよりも小さく区切られる。よって、第1ソース電極配線及び第1ドレイン電極配線の長さが抑制され、オン抵抗の増大及びゲート電位の低下による最大電流の低下を防止できる。
【0021】
また、さらに、第2配線層の上方に積層された電極パッド層を備え、外部接続端子は、電極パッド層のうち、電極パッド層と第2配線層とが上下方向において同電位となる領域のみで接合されてもよい。
【0022】
第2配線層に直接外部接続端子を接合する場合、全ての第2電極配線に対して、外部接続端子の接合が必要となる。これに対して、上記構成によれば、同電位の第2電極配線同士を電極パッド層で接続することで、外部接続端子の本数を減少させることができる。さらに、第2配線層と電極パッド層とが上下方向において同電位となる電極パッド層の領域に外部接続端子と接合させる。これにより、接合領域の下方において第2配線層と電極パッド層との間に層間絶縁膜がない場合は、上記接合により第2配線層と電極パッド層とをコンタクトさせることが可能となる。また上記コンタクトによるダメージは考慮する必要がなくなる。また、第2配線層と電極パッド層との間に層間絶縁膜がある場合には、上記接合領域下方の第2配線層及び電極パッド層は同電位であるので、ダメージが特性に直接影響を及ぼすことはない。
【0023】
また、複数の第2電極配線のそれぞれは、配線幅が異なる領域を有してもよい。
【0024】
また、複数の第2電極配線のそれぞれでは、第1領域の上方における線幅の方が第2領域の上方における線幅よりも大きくてもよい。
【0025】
第2電極配線のうち外部接続端子と接続しない領域では、接合に必要な配線幅を確保する必要はない。すなわち、第1電極配線における第2領域では、第2電極配線の配線幅を細くしてもよい。これにより、第1電極配線の配線長を短縮でき、オン抵抗の増大及びゲート電位の低下による最大電流の低下を防止できる。
【0026】
本発明に係る半導体装置によれば、外部接続端子の接合部下方の配線がダメージを受けないので、オン抵抗の増大及びゲート電位の低下による最大電流の低下を防止できる。
【図面の簡単な説明】
【0027】
図1図1は、本発明の実施の形態1に係る半導体装置の配線レイアウト図である。
図2図2は、本発明の実施の形態1に係る半導体装置の断面図である。
図3A図3Aは、本発明の実施の形態1に係る半導体装置の製造工程を説明する工程上面図である。
図3B図3Bは、本発明の実施の形態1に係る半導体装置の製造工程を説明する工程上面図である。
図3C図3Cは、本発明の実施の形態1に係る半導体装置の製造工程を説明する工程上面図である。
図3D図3Dは、本発明の実施の形態1に係る半導体装置の製造工程を説明する工程上面図である。
図3E図3Eは、本発明の実施の形態1に係る半導体装置の製造工程を説明する工程上面図である。
図3F図3Fは、本発明の実施の形態1に係る半導体装置の製造工程を説明する工程上面図である。
図3G図3Gは、本発明の実施の形態1に係る半導体装置の製造工程を説明する工程上面図である。
図4A図4Aは、実施の形態1の第1の変形例に係る半導体装置の製造工程を説明する工程上面図である。
図4B図4Bは、実施の形態1の第1の変形例に係る半導体装置の製造工程を説明する工程上面図である。
図5A図5Aは、実施の形態1の第2の変形例に係る半導体装置の製造工程を説明する工程上面図である。
図5B図5Bは、実施の形態1の第2の変形例に係る半導体装置の製造工程を説明する工程上面図である。
図6A図6Aは、本発明の実施の形態2に係る半導体装置の製造工程を説明する工程上面図である。
図6B図6Bは、本発明の実施の形態2に係る半導体装置の製造工程を説明する工程上面図である。
図6C図6Cは、本発明の実施の形態2に係る半導体装置の製造工程を説明する工程上面図である。
図6D図6Dは、本発明の実施の形態2に係る半導体装置の製造工程を説明する工程上面図である。
図6E図6Eは、本発明の実施の形態2に係る半導体装置の製造工程を説明する工程上面図である。
図6F図6Fは、本発明の実施の形態2に係る半導体装置の製造工程を説明する工程上面図である。
図6G図6Gは、本発明の実施の形態2に係る半導体装置の製造工程を説明する工程上面図である。
図7図7は、ワイヤ接続領域に配線端を含む従来の半導体装置の配線レイアウト図である。
図8図8は、ワイヤ接続領域に配線端を含まない従来の半導体装置の配線レイアウト図である。
【発明を実施するための形態】
【0028】
(実施の形態1)
以下、本発明の第1の実施の形態について、図1図3Gを参照して説明する。
【0029】
[半導体装置の構成]
図1は、本発明の実施の形態1に係る半導体装置の配線レイアウト図である。具体的には、電界効果トランジスタである窒化物半導体装置の第1配線層及び第2配線層のレイアウトの一例を示している。同図に示されるように、本実施の形態に係る半導体装置1には、第1ソース電極配線101、第1ドレイン電極配線102及び第1ゲート電極配線103が、後述する活性領域の上方であって第1配線層に形成されている。第1配線層は、トランジスタを構成ずるソース電極、ドレイン電極、及びゲート電極の上に形成されている。
【0030】
また、第1配線層の上に第2配線層が積層されている。第2ソース電極配線104及び第2ドレイン電極配線105は、第2配線層に形成されている。
【0031】
図2は、本発明の実施の形態1に係る半導体装置の断面図である。具体的には、図1のA−A’における断面図を表している。図2に示されるように、本実施の形態に係る半導体装置1は、Si基板201の上に、バッファ層202を介して、窒化物半導体層203が形成されている。窒化物半導体層203は、厚さが2.5μmのアンドープGaN層204と、厚さが50nmのアンドープAlGaN層205とが基板側から順に形成されている。アンドープGaN層204におけるアンドープAlGaN層205との界面領域には、2次元電子ガス(2DEG)が発生し、チャネル領域が形成されている。
【0032】
窒化物半導体層203の上には、ソース電極207及びドレイン電極208が、互いに間隔をおいて形成されている。本実施の形態においては、コンタクト抵抗を低減するために、アンドープAlGaN層205及びアンドープGaN層204の一部が除去され、ソース電極207及びドレイン電極208がアンドープAlGaN層205とアンドープGaN層204との界面よりも下側に達するように形成されている。ソース電極207及びドレイン電極208は、チタン(Ti)、アルミニウム(Al)などの金属からなる。
【0033】
ソース電極207とドレイン電極208の間の一部では、アンドープAlGaN層205が幅1μmにわたり膜厚が薄くなっており、その上に厚さが200nmのマグネシウム(Mg)がドープされたp型GaN層210が形成されている。p型GaN層210の上には、パラジウム(Pd)、金(Au)、白金(Pt)、などからなるゲート電極209が形成されている。
【0034】
p型GaN層210とアンドープAlGaN層205とによりPN接合が形成される。これにより、ゲート電極209に印加する電圧が0Vの場合においても、アンドープAlGaN層205及びアンドープGaN層204中にp型GaN層210から基板側とドレイン電極側に空乏層が広がる。従って、チャネル領域を流れる電流が遮断されるため、ノーマリオフ動作を行わせることが可能となる。
【0035】
本実施形態の窒化物半導体装置は、図1に示すように、マルチフィンガの電界効果トランジスタ(FET)であり、ソース電極207、ゲート電極209及びドレイン電極208をユニットとすると、複数のユニットがドレイン電極208を中心に交互に反転して配置されているとみなすことができる。各ユニットのソース電極207同士、ゲート電極209同士及びドレイン電極208同士は、後で詳細に説明するように互いに電気的に接続されている。これにより、窒化物半導体装置のゲート幅をトータルとして大きくすることができ、大電流動作が可能なパワーデバイスを実現することができる。本実施の形態においては、窒化物半導体層203における一群のソース電極207及びドレイン電極208が形成された領域及びチャネル領域であって絶縁分離されていない領域を活性領域とする。ソース電極207、ドレイン電極208及びゲート電極209は、Si基板201上の活性領域に配置された電極層に形成された素子電極である。
【0036】
窒化物半導体層203および、p型GaN層210、ゲート電極209の上には、ソース電極207及びドレイン電極208上の開口部を除いて膜厚300nmの窒化シリコン(SiN)からなる絶縁膜206が形成されている。この絶縁膜206は、窒化物半導体層203の表面を安定化すると共に、後述する絶縁膜213から窒化物半導体層203へ水分が侵入することを防ぐために設けられている。
【0037】
絶縁膜206の開口部を介して、ソース電極207及びドレイン電極208の上に、それぞれ、Tiを密着バリア層としたAl及びTiが積層された第1ソース電極配線101及び第1ドレイン電極配線102が形成されている。なお、前述したように、図2には図示されていない第1ゲート電極配線103を含め、第1ソース電極配線101及び第1ドレイン電極配線102は、第1配線層に形成された第1電極配線である。これらの電極の膜厚は2μmであり、幅は下層のソース電極207またはドレイン電極208と同等かそれ以上である。ここで、第1ソース電極配線101は、隣接する2つのユニットのゲート電極209を覆うように形成され、その幅はドレイン電極側に広がるように形成されており、ゲート電極209に対する外部端子からのダメージを抑制するとともに、ソースフィールドプレートとしても機能する。
【0038】
絶縁膜206と第1配線層の上には、絶縁膜211として、膜厚800nmのSiNが形成されている。これは絶縁膜206と同様に、窒化物半導体層203への耐湿膜であると同時に、第1配線層と、さらに上層に形成する絶縁膜213との密着層として機能する。
【0039】
絶縁膜211の上に膜厚5〜10μmのポリベンズオキサゾール(PBO)が絶縁膜213として形成されている。この第1配線層上に形成された絶縁膜211及び絶縁膜213を、ここでは、第1層間絶縁膜214と称する。
【0040】
第1層間絶縁膜214上に、その開口を介して第1ソース電極配線101の少なくとも一部と選択的に接続された第2ソース電極配線104が形成されている。図2では、ソース電極207と電気的に接続された第1ソース電極配線101上に第1層間絶縁膜214の開口が形成されている。これにより、第2ソース電極配線104は、この開口を介してソース電極207と電気的に接続されたソース電極と同電位の配線層となっている。第2ソース電極配線104及び第2ドレイン電極配線105は、チタン(Ti)からなる層と、銅(Cu)からなる層、ニッケル(Ni)からなる層で構成されている。Tiの膜厚は100nm〜500nm、Cuの膜厚は5um、Niの膜厚は1umである。第2ソース電極配線104及び第2ドレイン電極配線105は、複数の第1電極配線のいくつかと電気的に接続され、互いに並列配置された第2電極配線である。
【0041】
第2ソース電極配線104の上には、膜厚10um〜20nmのPBOが第2層間絶縁膜216として形成されている。第2層間絶縁膜216の上に、その開口を介して、第2ソース電極配線104の少なくとも一部と選択的に接続された電極パッド層219が形成されている。図2では、ソース電極207と、第1ソース電極配線101を介して電気的に接続された第2ソース電極配線104の基板鉛直上に第2層間絶縁膜216の開口が形成されている。電極パッド層219は、この開口を介して第2ソース電極配線104と接続されている。これにより、電極パッド層219はソース電極と同電位のパッドとなっている。電極パッド層219は、Ti層と、Cu層217と、Ni層218とで構成されている。例えば、Ti層の膜厚は100nm〜500nm、Cu層217の膜厚は5μm、Ni層218の膜厚は1μmである。このとき、Cu層217はビアフィリングメッキによって形成される。ビアフィリングメッキとは、抑制と促進との要素を添加剤などの形でメッキ液に含むことで、ビアを優先的にメッキするものであり、仕上がり形状は平坦化される。電極パッド層219の上には、PBOからなる保護膜220が形成されている。保護膜220の膜厚は5μm〜10μmである。
【0042】
図1に示された配線レイアウトのように、第1ソース電極配線101及び第1ドレイン電極配線102を、第1ゲート電極配線103でチップサイズよりも小さく区切ることにより、第1ソース電極配線101及び第1ドレイン電極配線102の長さが抑制される。第1ソース電極配線101及び第1ドレイン電極配線102が長いほど、Electric Migration(EM)などの配線信頼性が悪化すると同時に、第1ソース電極配線101及び第1ドレイン電極配線102の抵抗が高くなり、デバイス全体のオン抵抗が増大してしまう。さらに、第1ソース電極配線101では、第2配線層に形成された配線との接続から離れた配線端では、ソース電位の浮きが発生する。また、第1ソース電極配線101の下に存在するゲート電極209でも、ゲートリークによるゲート電位の低下が発生するため、各ユニット単位で考えた場合のゲート電極209とソース電極207との電位差ΔVGSが、理想状態よりも小さくなり、十分な最大電流が得られないという課題が発生する。このため、第1ソース電極配線101及び第1ドレイン電極配線102の配線長を短く区切り、かつ、ゲート電極を太い集約配線(第1ゲート電極配線103)で束ねることは、デバイス本来の特性を得る上で非常に重要となる。
【0043】
また、第1ゲート電極配線103は、複数の第1ソース電極配線101及び複数の第1ドレイン電極配線102の長手方向の配線端部に挟まれた第2領域151に形成される。なお、第1ソース電極配線101と第1ドレイン電極配線102の配線端の位置は必ずしも揃っている必要はないが、規則的に形成されることが望ましい。これにより、配線毎の特性を一定とすることができる。
【0044】
また、図1に表されたように、第1ゲート電極配線103は、チップ内の上下で位置をずらして配置されている。図1に表されたレイアウトが1チップに相当する場合、チップ横方向について、第1ソース電極配線101及び第1ドレイン電極配線102を第1ゲート電極配線103で2.5分割した構成としている。ここで、チップ上下に渡りこの分割量は一定であるが、第1ゲート電極配線103の位置は上下で異なる。つまり、左右方向に隣接する第1ゲート電極配線103の中間領域の上下方向に、当該隣接する第1ゲート電極配線103の上下の第1ゲート電極配線103が配置される。
【0045】
図8に示された従来のレイアウトでは、第1配線801の長手方向中央部において2本の第2配線802が分割されている。このような構造の場合、第2配線802に影響する第1配線801の抵抗成分は、第2配線802と第1配線801とが接続される箇所から配線端までの距離に相当する抵抗成分である。これより、第1配線801の長さの約半分が上記抵抗成分に寄与することとなる。
【0046】
これに対して、図1に示された本実施の形態のレイアウトでは、第1ソース電極配線101及び第1ドレイン電極配線102の長手方向の中央上方に、第2ソース電極配線104または第2ドレイン電極配線105が位置する。このような構造の場合、第2ソース電極配線104及び第2ドレイン電極配線105に影響する第1ソース電極配線101及び第1ドレイン電極配線102の抵抗成分は、当該電極配線の約4分の1の長さに相当する抵抗成分である。即ち、図8に示された従来の半導体装置に比べて、本実施の形態に係る半導体装置1では、第1配線層に属する配線が第2配線層に属する配線に影響する配線抵抗を約半分に抑制することができる。
【0047】
但し、図1に示された本実施の形態のレイアウトでは、第2ソース電極配線104及び第2ドレイン電極配線105の直下に、第1配線層に属する配線が連続的に形成された第1領域152と、第1配線層に属する配線が不連続的に形成された第2領域151とを含むこととなる。言い換えれば、第2領域151は、第1ソース電極配線101及び第1ドレイン電極配線102の、配線長手方向の配線端部が配置されており、第1領域152は、第1ソース電極配線101及び第1ドレイン電極配線102のうち、配線長手方向の配線連続部のみが配置されている。第2領域151上に形成された第2配線層の配線であっても、当該配線の電位はどこでも同じであるため、当該配線に外部端子を接合する場合、第2領域151の下層へダメージを与えてしまう。そこで、本実施の形態では、第1ゲート電極配線103を、チップの上下でずらした配置としている。つまり、第2ソース電極配線104及び第2ドレイン電極配線105は、それぞれ、チップ上下方向に第2領域151と第1領域152と含む。そして、第1領域152のみにおいて、外部接続端子と第2ソース電極配線104及び第2ドレイン電極配線105とを接合することで、第1配線層の配線抵抗を抑えつつ、外部端子との接合ダメージを抑えることが可能となる。つまり、第2ソース電極配線104及び第2ドレイン電極配線105は、それぞれ、第1領域152と第2領域151とを、配線長手方向に向かって規則的に交互に覆うように配置されている。また、第2領域151の上方では外部接続端子が接合されず、第1領域152の上方における第2ソース電極配線104及び第2ドレイン電極配線105の上方において外部接続端子が接合される。
【0048】
ここで、上記接合ダメージを検証した結果を説明する。外部端子の径が大きいほど接合領域の下層へ及ぼすダメージも大きくなる。600VのHASTにおいて、第2領域151へワイヤボンディングしたチップでは、接合ダメージのために、5個中5個のチップが数十時間で不良となった。これに対し、第1領域152へワイヤボンディングしたチップでは、5個のチップ全てが、100時間以上経過しても不良とならなかった。上記不良原因は、いずれも第1配線層の配線が不連続となっている端面近傍の破壊であり、特に、第1配線層と第2配線層とを接続するコンタクト端部での破壊が顕著であった。これは、ボンディング時の荷重の集中、および超音波の振動を吸収できないために破壊されたものと推察される。一方、第1領域152へのボンディングの場合には、第1配線層の配線全体で荷重及び超音波を吸収するため、ボンディング時の破壊は発生し難い。以上から、ボンディングワイヤなどの外部接続端子の接合領域下方において、配線層の配線及び接続部は連続的な構造となっていることが重要である。
【0049】
本実施形態では、第1ソース電極配線101及び第1ドレイン電極配線102を、それぞれ2.5分割した場合を例示したが、これに限られず、1.5分割以上で0.5ステップ刻みであればよい。この時、分割量が大きくなるほど、第1ソース電極配線101及び第1ドレイン電極配線102がチップ全体に及ぼすオン抵抗は小さくなる。但し、第1ゲート電極配線103が占有する領域だけ、チップ内の活性領域が小さくなるため、却ってチップ全体におけるゲート電極幅が低下し、オン抵抗の減少や最大電流の低下を生じる副作用が発生する。上記観点から、チップ全体として最も効率的な分割量を選ぶことが望ましい。
【0050】
また、例えば、Alからなるボンディングワイヤである外部端子と、第2ソース電極配線104及び第2ドレイン電極配線105を接続する際、第1ソース電極配線101及び第1ドレイン電極配線102の配線端の不連続な第2領域151の上方で接続すると、それぞれの配線端に応力が集中することで、第1層間絶縁膜214にダメージを生じ易い。このため、第1ソース電極配線101や第1ドレイン電極配線102上で、配線端のない連続な第1領域152の上方で外部端子が接続される。
【0051】
なお、本実施の形態では、ソース電極207、ドレイン電極208及びゲート電極209を、それぞれ、第1ソース電極配線101、第1ドレイン電極配線102及び第1ゲート電極配線103に接続する、いわゆる裏打ち配線構造を例示したが、それぞれ裏打ち配線(第1ソース電極配線101、第1ドレイン電極配線102及び第1ゲート電極配線103)なしで構成してもよく、また、いずれか1つもしくは2つの裏打ち配線を有する構造としてもよい。
【0052】
なお、図2において、Si基板201における窒化物半導体層203と反対側の面(裏面)には、例えば、Ti、Cr、Ni、または、Agなどからなる裏面電極221が形成されており、外部から基板に電位を与えることもできる。
【0053】
[半導体装置の製造工程]
次に、本実施の形態に係る半導体装置の製造工程について説明する。
【0054】
図3A図3Gは、実施の形態1に係る半導体装置の製造工程を説明する工程上面図である。
【0055】
まず、図3Aは、図2のソース電極207に対応したソース電極301、ドレイン電極208に対応したドレイン電極302、及びゲート電極209に対応したゲート電極303の配線構造を表している。
【0056】
次に、図3Bでは、ソース電極301、ドレイン電極302、及びゲート電極303の上に、第1配線層が積層される。第1配線層は、集約化されたゲート電極303に接続された第1ゲート電極配線313と、ソース電極301に接続された第1ソース電極配線311と、ドレイン電極302に接続された第1ドレイン電極配線312を含む。1ユニットとしてのトランジスタは、隣接するユニットと鏡面となるように規則的に設置され、そのソース電極、及びドレイン電極を共有することで、小さいチップ面積で大ゲート幅を実現している。ゲート電極303は、各ユニット単位では、図2にも示されるように、第1ソース電極配線311の下方に形成される。ゲート電極303は、第1ソース電極配線311及び第1ドレイン電極配線312の配線端部で集約され、第1ゲート電極配線313を形成する。
【0057】
具体的には、例えば、第1配線層に形成された電極配線の幅が10〜16umで形成され、電極配線の高さが2〜5um程度のAlやAuで構成されている場合、当該電極配線と第2配線層の電極配線とが接続している箇所から配線端までの第1の距離が少なくとも1mm以内、もしくは、当該箇所から、第1配線層の当該電極配線と第2配線層の電極配線とが接続しているもう一方の箇所までの第2の距離が2mm以内であることが望ましい。さらに、上記第1の距離及び上記第2の距離が、それぞれ、0.5mm以内、及び1mm以内であれば、最大電流の低下を大幅に抑制することが可能となる。
【0058】
また、図1でも示したように、第1ゲート電極配線313は、チップ内の左右で位置をずらして形成される。図3Bにおいても、チップ縦方向について、第1ソース電極配線311及び第1ドレイン電極配線312を、第1ゲート電極配線313で2.5分割した構成としている。
【0059】
次に、図3Cでは、第1ゲート電極配線313、第1ソース電極配線311及び第1ドレイン電極配線312の上に、第1層間絶縁膜214が形成される。図3Cでは第1層間絶縁膜214は図示しておらず、開口部321が明示されている。なお、後続する工程で、外部端子を、第1ソース電極配線311及び第1ドレイン電極配線312上であって配線端のない連続な領域の上方に接続する必要があるため、第1ソース電極配線311及び第1ドレイン電極配線312の中央部に、開口部321を形成する必要がある。開口部321の長さは、外部端子接続に要する幅以上である。また、第1ソース電極配線311及び第1ドレイン電極配線312の配線長は、外部接続端子に要する接合領域幅の2倍以上である。
【0060】
本実施の形態に係る半導体装置がGaNなどのパワーデバイスである場合には、当該デバイスには高電圧が印加され大電流が流れるため、外部端子の接合領域の幅は数百μm以上に設定される。ボンディングワイヤの直径は、例えば、150μm〜350μmを必要とする。典型的に、250μm径のAlボンディングワイヤが用いられる場合、接合領域の幅は400μm〜500μmに広がる。これより、Alボンディングワイヤの接合部の下方において第1配線層が配線端をもたない構造とするためには、第1ソース電極配線311及び第1ドレイン電極配線312の配線長は、少なくとも400μm〜500μm以上である。さらに、この区切られた領域を有する第1ソース電極配線311及び第1ドレイン電極配線312は、少なくとも、例えばソース及びドレインといった異なる電位をもつ2本以上の第2の配線層(第2ソース電極配線及び第2ドレイン電極配線)と、上方から接続する必要がある。よって、第1ソース電極配線311及び第1ドレイン電極配線312の1本当りの配線長は、その接合領域を含めて所定の長さを確保する必要がある。よって、この所定の長さは、上記接合領域幅の2倍以上となるので、図3Cにおけるチップサイズの縦方向の幅が2.5〜3mmであるとすると、最大の分割量は2.5分割程度となる。
【0061】
次に、図3Dでは、第2配線層が第1層間絶縁膜214上に形成される。第2配線層は、その長手方向が第1ソース電極配線311及び第1ドレイン電極配線312と垂直な方向である第2ソース電極配線331及び第2ドレイン電極配線332を含む。第2ソース電極配線331は、ソース電極301と電気的に接続された第1ソース電極配線311と電気的に接続され、第2ドレイン電極配線332は、ドレイン電極302と電気的に接続された第1ドレイン電極配線312と電気的に接続される。第2ソース電極配線331及び第2ドレイン電極配線332は、これらが交互に並ぶように形成される。また、第2配線層には、ゲート電極303及び第1ゲート電極配線313と電気的に接続された第2ゲート電極配線333も形成される。
【0062】
本実施の形態ではソース電極301及びドレイン電極302と電気的に接続された第2ソース電極配線331及び第2ドレイン電極配線332は、それぞれ、チップ内に少なくとも1つ配置される。また、左右のチップ間で、上記電極配線の配線幅は一定である。
【0063】
次に、図3Eでは、第2層間絶縁膜216が形成される。図3Eでは第2層間絶縁膜216は図示しておらず、開口部341が明示されている。ソース電極301及びドレイン電極302と電気的に接続された第2ソース電極配線331及び第2ドレイン電極配線332の上の開口部341は、それぞれ、チップ内に少なくとも1つは配置され、開口部341の幅は、外部接続端子との接合に要する接合領域の幅以上である。
【0064】
次に、図3Fでは、電極パッド層が第2層間絶縁膜216の上に形成される。ソース電極パッド351、ドレイン電極パッド352、及びゲート電極パッド353が、それぞれ、ソース電極301、ドレイン電極302、及びゲート電極303と電気的に接続されるように配置される。これらの電極パッドのサイズは、外部接続端子との接合に必要なサイズ以上である。上記電極パッドの表面は、Niで構成され、この上にボンディングワイヤ、リボンまたはクリップ等が接合され、他基板と接続される。ここで、Niは、Alボンディングワイヤ及びAlリボンとの密着性、バリア性及び信頼性に優れる。
【0065】
最後に、図3Gでは、保護膜220が形成される。図3Gでは、保護膜220は図示しておらず、開口部361、362及び363が明示されている。外部接続端子と接合される領域のみに上記開口部が形成され、それ以外の領域は保護膜220で覆われる方がチップの信頼性及び封止樹脂との密着性の観点から望ましい。なお、十分な信頼性及び封止樹脂との密着性を確保することが可能な状況であれば、保護膜220は必ずしも必要ではない。また、保護膜220を用いる場合であっても、上記電極パッド層より小さい範囲であれば、開口部はより大きくても構わない。
【0066】
なお、本実施の形態では、絶縁膜213、第2層間絶縁膜216及び保護膜220としてPBOを用いた例を示したが、ポリイミド、ベンゾシクロブテン(BCB)、SU−8及びAL−X2などの有機膜を用いてもよい。また、絶縁膜213と第2層間絶縁膜216及び保護膜220は、必ずしも同一材料である必要はなく、これらの組み合わせであってもよい。これにより、各材料の特性を活かした膜形成を行うこともできる。また、これらの有機膜はスピン塗布により形成できるため、凹部の埋め込みが容易であり、層間絶縁膜の上面を容易に平坦化できる。また、上記層間絶縁膜の開口部は、リソ工程によって形成されることが好ましいが、SiO等をハードマスクとして利用したドライエッチング法で形成してもよい。有機材料は材料種によって、透水性、耐湿性が大きく異なる。例えば、ポリイミドは吸湿性を有するために、絶縁膜が膨張し、亀裂の発生及び水分による半導体装置の信頼性低下が懸念される。このような場合は、ポリイミド上にSiN等の耐水性の膜を形成することが好ましく、開口部はドライエッチング法によって形成することが好ましい。
【0067】
また、絶縁膜211はSiN単層で形成しているが、信頼性の観点から、例えば、SiN上にSiO、その上にさらにSiNを形成するような複数層による無機膜の構成としてもよい。この時、SiNは水分による半導体装置の劣化を抑える効果を有し、SiOは電界緩和とともに、凹型の反りを抑制する効果を有する。また、逆に絶縁膜211をなくし、第1層間絶縁膜214は有機膜による絶縁膜213のみとしてもよい。
【0068】
また、絶縁膜206及び211は、SiNであるが、SiOなどの絶縁膜であってもよい。ただし、いずれかは、耐湿性に優れたSiNであることが望ましい。SiN及びSiO等の膜はプラズマCVD法によって形成すればよい。
【0069】
また、第1層間絶縁膜214の開口部は、前述のようにリソ工程によって形成することが望ましいが、PBOやBCBはハードベークにより現像後よりも開口部が広がる傾向にある。この時、開口部と、当該開口部に隣接する開口部との距離が、隣接する第1ソース電極配線101の距離よりも短くなることがある。この隣接する開口部間の距離のうち、最も短い距離をS(m)、第1層間絶縁膜の絶縁破壊電圧をA(V/m)とすると、耐圧V(V)以上を満たすには、少なくともS≧V/Aを満たさなければならない。パワーデバイスの耐圧の1つの指標として、600Vを満たすためには、S≧600/Aである。本実施の形態では、耐圧1000Vを目標としている。ここで、PBOの絶縁破壊耐圧が250V/μmであり、Sを5μm以上となるようにするため、絶縁膜213の膜厚を10μmとしている。ただし実際には、絶縁膜211の絶縁破壊耐圧も考慮に入れて、絶縁膜213の膜厚をさらに薄膜化してもよい。
【0070】
また、同様に、第2層間絶縁膜216の膜厚も規定することができる。本実施の形態の場合、絶縁膜213の膜厚を10μmとしたが、具体的には、第2配線層とその上層の電極パッド層との間の近接距離が、規定した絶縁破壊電圧を満たす膜厚となっていればよい。
【0071】
また、ソース電極207及びドレイン電極208として、Ti及びAlを使用した例を示したが、代替材料もしくは追加材料として、Ni、Au、バナジウム(V)及びハフニウム(Hf)を使用してもよい。これらはリフトオフ法やドライエッチング法によって形成するとよい。
【0072】
また、ソース電極207及びドレイン電極208は、アンドープAlGaN層205とアンドープGaN層204との界面よりも下側に達するように形成する例を示したが、アンドープAlGaN層205上にオーミック接続する構成としてもよい。
【0073】
また、ゲート電極209は、Pd及びAuで構成されているが、代替材料もしくは追加材料として、Ni、Ti、Al及びHfなどを用いてもよい。これらはリフトオフ法やドライエッチング法によって形成するとよい。
【0074】
また、第1配線層の導電層をAlで構成する例を示したが、当該導電層は、純Alだけでなく、Si及びCuなどを含んだAl合金でもよい。
【0075】
また、第1配線層は、T1からなる密着バリア層、Alからなる導電層、及びTiからなる上層のバリア層で構成される例を示したが、上層のバリア層はなくてもよい。さらに、Tiの代わりに、タンタル(Ta)、Ni、TiN及びTaNなどを用いる構成としてもよく、Alの代わりに、Cu及びAuを用いる構成としても良い。Alの方がコスト及び加工性において有利であるが、Au及びCuと比べて、EMの観点で不利となる。これらのメタルはメッキ法やスパッタ法によって形成するとよい。
【0076】
また、図2に示されるように、外部接続端子は、電極パッド層219のうち、電極パッド層219と第2配線層とが上下方向において同電位となる領域のみで接続されることが望ましい。第2配線層に直接外部接続端子を接合する場合、全ての第2ソース電極配線104及び第2ドレイン電極配線105に対して外部接続端子の接合が必要となる。これに対して、第2ソース電極配線104同士または第2ドレイン電極配線105同士を電極パッド層219で接続することで、外部接続端子の本数を減少させることができる。さらに、第2配線層と電極パッド層219とが上下方向において同電位となる電極パッド層219の領域に外部接続端子と接合させる。これにより、接合領域の下方において第2配線層と電極パッド層219との間に層間絶縁膜がない場合は、上記接合により第2配線層と電極パッド層219とをコンタクトさせることが可能となる。また上記コンタクトによるダメージは考慮する必要がなくなる。また、第2配線層と電極パッド層219との間に層間絶縁膜がある場合には、上記接合領域下方の第2配線層及び電極パッド層219は同電位であるので、ダメージが特性に直接影響を及ぼすことはない。
【0077】
また、第2配線層及び電極パッド層は、それぞれ、下層との密着性を確保するため、Tiを利用した例を示したが、代替材料もしくは追加材料、組み合わせ材料として、Ta、TaN、TiN及びNiなどを使用しても良い。密着性を確保するための層は、下層絶縁膜との密着性向上目的だけでなく、導電膜の拡散防止膜であることが望ましい。
【0078】
また、第2配線層は、Cuを利用した例を示したが、代替材料もしくは追加材料として、Au及びAlなどを使用しても良い。
【0079】
電極パッド層は、外部接続端子、特に、ワイヤボンディングやリボンボンディング時の端子密着性向上の観点から電極パッド層の上面は平坦であることが望ましい。よって、メッキ時に添加剤の追加によってビアを優先的に埋めることができるビアフィリングメッキが可能なCuを、少なくとも構成に含むことが望ましい。本実施の形態では、Cu層217に、Ti+Cuビアフィリングメッキを施した例を示した。また、第2配線層にもCuビアフィリングメッキを施してもよい。
【0080】
また、第2配線層は、第2層間絶縁膜216との密着性確保及びCu拡散バリア層としてNiを利用してもよい。このNiの形成法は、電極パッド層の下層をメッキで形成するのと連続でメッキ法により形成することが望ましい。また、Niは導電率としては高くないため、Ni膜厚が大きくなるとコンタクト抵抗増加要因となる。そのため、Niの膜厚は薄い方が望ましく、フラッシュメッキと呼ばれるような少なくとも1μm以下の膜厚で数十nm〜500nmの膜厚であることが望ましい。また、このNiの光沢度は1以上とすることが望ましい。具体的には、Niメッキの建浴液に光沢剤を追加することが望ましく、Sulfamate酸浴よりもWatt浴とすることが望ましい。上層の第2層間絶縁膜216が感光性材料の場合、厚膜材料の現像となるため、下層材料の光沢度が低いと、現像残り不良が多発するため、第2配線層の最表面の光沢性を上げることが望ましい。
【0081】
また、電極パッド層219は、最表面にNi層218を利用する構成としたが、この形成法は、下層のCu層217をメッキで形成するのと連続でメッキ法により形成することが望ましい。これは、外部接続端子の接続種がワイヤ、リボン及びクリップの構成材料であるAlである場合、電極パッド層219の最表面には、NiまたはAgが形成されることが望ましい。ワイヤ、リボン及びクリップの構成材料がAu及びCuである場合、電極パッド層219の最表面には、Auが形成されることが望ましい。
【0082】
また、第1配線層の膜厚は、2μmと比較的大きな膜厚としたが、これは各電極配線で生じる抵抗成分との関係により薄膜とすることが可能である。また、薄膜化により、デバイス全体として生じる段差を低減することができるため、ワイヤボンディングの密着性を向上できる。各電極配線の抵抗成分は、第2配線層に形成される各電極配線の線幅、すなわち第1配線層に形成される各電極配線の抵抗成分長で決定される。第2配線層に形成される各電極配線の線幅が小さく、第1配線層に形成される各電極配線の抵抗成分長が短く、また同時に見かけ上の電極配線本数が増加するほど、第1配線層に形成される電極配線の抵抗は小さくなる。このため、第1配線層の膜厚を低減することができる。
【0083】
また、同様に、第2配線層に形成される各電極配線の抵抗は、自身の配線幅及び膜厚以外に、電極パッド層219の形状に依存する。このため、第2配線層の膜厚は、デバイス全体のオン抵抗値との兼ね合いで決定される。
【0084】
また、電極パッド層219の膜厚は、フリップチップのように外部基板への接合面積が大きい場合は膜厚を大きくする必要性は少ないが、パッドの一部にワイヤボンディングする等の場合、接合部からのシート抵抗がオン抵抗に直接影響するため、膜厚は大きくする必要がある。
【0085】
また、本実施の形態では、電極パッド層219が外部接続端子と接合される例を記載したが、第2配線層と外部接続端子とを直接接続してもよい。この場合、第2配線層の全ての電極配線が外部接続端子と接続されるか、もしくは、外部接続端子と接続されたパッドと電気的に接続される必要があり、例えば、チップ外周部で接続されるなどが望ましい。
【0086】
また、本実施の形態では、裏面電極221は、Au及びSnで構成されているが、代替材料もしくは追加材料として、Ti、Cr、Ni及びAgなどを用いてもよい。これらはスパッタ法、蒸着法などによって形成するとよい。
【0087】
また、ソース電極207と裏面電極221とがSi基板201を介して電気的に接続される構成でもよい。また、Si基板201を導電性として、バッファ層202を貫通してソース電極207と裏面電極221とが接続される構成としてもよい。
【0088】
なお、本実施の形態では、図3A及び図3Bに示されるように、チップ中央部の非活性領域部であって、ソース電極301及びドレイン電極302の長手方向と平行な方向に、ゲート電極303及び第1ゲート電極配線313の集約配線を設けることで、チップ左右にあるゲート電極303を集約しているが、当該集約配線のレイアウトはこれに限られない。
【0089】
図4Aおよび図4Bは、実施の形態1の第1の変形例に係る半導体装置の製造工程を説明する工程上面図である。図4Aおよび図4Bに表されたように、ゲート電極403及び第1ゲート電極配線413の集約配線を、チップ外周部に配置してもよい。
【0090】
また、本実施の形態では、図3A及び図3Bに示されるように、チップ左下部及び右上部には、ゲート電極303及び第1ゲート電極配線313の集約配線が配置されていない。これは、配線長が長い第1ソース電極配線311の下に形成されたゲート電極303の配線抵抗は、配線の中央部で最大となるのに対し、配線長が短い第1ソース電極配線311の場合にはゲート電極303の配線端を開放することで、ゲート電極303の配線抵抗を一致させるためである。これにより、チップ全体の信号の伝達速度を一定化させることができるという観点から、高周波素子として望ましい。しかし、集約配線のレイアウトはこれに限られない。
【0091】
図5Aおよび図5Bは、実施の形態1の第2の変形例に係る半導体装置の製造工程を説明する工程上面図である。図5Aおよび図5Bに表されたように、上述した配線抵抗の一定化を必要としない場合には、全配線端をゲート電極503及び第1ゲート電極配線513で囲む構造としてもよい。
【0092】
外部接続端子が第2配線層の上方にて接合される場合、第1配線層における当該接合部の下方では、当該接合による応力が発生する。この応力による第1配線層へのダメージは、第1電極配線が不連続に配置されている第2領域151で集中し易く、当該接合部下方の第1電極配線が連続して配置される第1領域152では低減される。
【0093】
本実施の形態に係る半導体装置1の構成によれば、外部接続端子のダメージを抑制することが可能となる。さらに、第2電極配線は、第1領域152と第2領域151とを交互に覆う配置とし、第1領域152の上方に選択的に外部接続端子のパッドを設けることで、隣接する2本の第2電極配線にわたって第1電極配線を延伸させることを回避できる。よって、第1電極配線の配線長を短縮することができ、オン抵抗の増大及びゲート電位の低下による最大電流の低下を防止できる。
【0094】
(実施の形態2)
以下、本発明の実施の形態2について、実施の形態1との差異を中心に説明する。
【0095】
図6A図6Gは、本発明の実施の形態2に係る半導体装置の製造工程を説明する工程上面図である。なお、本実施の形態に係る半導体装置の断面の構成は、実施の形態1と同様である。
【0096】
まず、図6Aは、図2のソース電極207に対応したソース電極601、ドレイン電極208に対応したドレイン電極602、及びゲート電極209に対応したゲート電極603の配線構造を表している。
【0097】
次に、図6Bでは、集約化されたゲート電極603に対する裏打ちとして、第1配線層に第1ゲート電極配線613が形成される。また、ソース電極601に対する裏打ちとして、第1配線層に第1ソース電極配線611が形成される。また、ドレイン電極602に対する裏打ちとして、第1配線層に第1ドレイン電極配線612が形成される。ゲート電極603は、各ユニット単位では、第1ソース電極配線611の下方に形成される。第1ゲート電極配線613は、第1ソース電極配線611及び第1ドレイン電極配線612の配線端部で集約される。
【0098】
また、第1ゲート電極配線613は、チップの左右で位置をずらして形成される。
【0099】
なお、本実施の形態では、ゲート電極603、ソース電極601及びドレイン電極602を、それぞれ、第1配線層で裏打ちする構造で構成したが、それぞれ裏打ち配線なしで構成してもよく、あるいは、いずれかの1つ、もしくは2つが裏打ち配線を有する構造としてもよい。
【0100】
次に、図6Cでは、第1ゲート電極配線613、第1ソース電極配線611及び第1ドレイン電極配線612の上に、第1層間絶縁膜214が形成される。図6Cでは、第1層間絶縁膜214は図示しておらず、開口部621が明示されている。なお、後続する工程で、外部端子を、第1ソース電極配線611及び第1ドレイン電極配線612上であって配線端のない連続な領域の上方に接続する必要があるため、第1ソース電極配線611及び第1ドレイン電極配線612の中央部に、開口部621を形成する必要がある。開口部621の長さは、外部端子接続に要する幅以上である。また、第1ソース電極配線611及び第1ドレイン電極配線612の配線長は、外部接続端子に要する接合領域幅以上である。
【0101】
次に、図6Dでは、第2配線層が第1層間絶縁膜214の上に形成される。第2配線層は、その長手方向が第1ソース電極配線611及び第1ドレイン電極配線612と垂直な方向である第2ソース電極配線631及び第2ドレイン電極配線632を含む。第2ソース電極配線631は、ソース電極601と電気的に接続された第1ソース電極配線611と電気的に接続され、第2ドレイン電極配線632は、ドレイン電極602と電気的に接続された第1ドレイン電極配線612と電気的に接続される。第2ソース電極配線631及び第2ドレイン電極配線632は、これらが交互に並ぶように形成される。また、第2配線層には、ゲート電極603及び第1ゲート電極配線613と電気的に接続された第2ゲート電極配線633も形成される。
【0102】
本実施の形態では、ソース電極601及びドレイン電極602と電気的に接続された第2ソース電極配線631及び第2ドレイン電極配線632は、それぞれ、チップ内に少なくとも1つは、外部接続端子に要する幅以上で配置される。また、第2ソース電極配線631及び第2ドレイン電極配線632は、それぞれ、チップの左右で配線幅が異なる。具体的には、下層において配線端部を含む不連続な第2領域151を有する部分では、配線幅は細く、下層において配線の連続した第1領域152で構成された部分では、配線幅は太くなる。
【0103】
次に、図6Eでは、第2層間絶縁膜216が形成される。図6Eでは第2層間絶縁膜216は図示しておらず、開口部641が明示されている。ソース電極601及びドレイン電極602と電気的に接続された第2ソース電極配線631及び第2ドレイン電極配線632の上の開口部641は、それぞれ、チップ内に少なくとも1つは配置され、開口部641の幅は、外部接続端子との接合に要する接合領域の幅以上である。
【0104】
次に、図6Fでは、電極パッド層が第2層間絶縁膜216の上に形成される。ソース電極パッド651、ドレイン電極パッド652、及びゲート電極パッド653が、それぞれ、ソース電極601、ドレイン電極602、及びゲート電極603と電気的に接続されるように配置される。これらの電極パッドのサイズは、外部接続端子との接合に必要なサイズ以上である。上記電極パッドの表面は、Niで構成され、この上にボンディングワイヤ、リボンまたはクリップ等が接合され、他基板と接続される。ここで、Niは、Alボンディングワイヤ及びAlリボンとの密着性、バリア性及び信頼性に優れる。
【0105】
次に、図6Gでは、保護膜220が形成される。図6Gでは、保護膜220は図示しておらず、開口部661、662及び663が明示されている。外部接続端子と接合される領域のみに上記開口部が形成され、それ以外の領域は保護膜220で覆われる方がチップの信頼性及び封止樹脂との密着性の観点から望ましい。なお、十分な信頼性及び封止樹脂との密着性を確保することが可能な状況であれば、保護膜220は必ずしも必要ではない。また、保護膜220を用いる場合であっても、上記電極パッド層より小さい範囲であれば、開口部はより大きくても構わない。
【0106】
以上、本実施の形態によれば、第2ソース電極配線631及び第2ドレイン電極配線632のそれぞれでは、第1領域152の上方における線幅の方が第2領域151の上方における線幅よりも大きい。よって、第2ソース電極配線631及び第2ドレイン電極配線632のうち外部接続端子と接続しない領域では、接合に必要な配線幅を確保する必要はない。すなわち、第2領域151の上方の第2ソース電極配線631及び第2ドレイン電極配線632の配線幅を細くしてもよい。これにより、第1ソース電極配線611及び第1ドレイン電極配線612の配線長を短縮でき、オン抵抗の増大及びゲート電位の低下による最大電流の低下を防止できる。
【0107】
以上、本発明の半導体装置について、実施の形態に基づいて説明してきたが、本発明に係る半導体装置は、上記実施の形態に限定されるものではない。上記実施の形態における任意の構成要素を組み合わせて実現される別の実施の形態や、上記実施の形態に対して本発明の主旨を逸脱しない範囲で当業者が思いつく各種変形を施して得られる変形例や、本発明に係る半導体装置を内蔵した各種機器も本発明に含まれる。
【0108】
なお、本発明の半導体装置は、窒化物半導体で構成されるトランジスタを備えるものに限定されず、窒化物半導体を含まない電界効果トランジスタを備える形態、または、ダイオード型の形態であってもよい。
【産業上の利用可能性】
【0109】
本発明に係る半導体装置は、特に、民生機器の電源回路等においてパワーデバイスとして用いられる窒化物半導体装置等として有用である。
【符号の説明】
【0110】
1 半導体装置
101,311,411,511,611 第1ソース電極配線
102,312,412,512,612 第1ドレイン電極配線
103,313,413,513,613 第1ゲート電極配線
104,331,631 第2ソース電極配線
105,332,632 第2ドレイン電極配線
151 第2領域
152 第1領域
201 Si基板
202 バッファ層
203 窒化物半導体層
204 アンドープGaN層
205 アンドープAlGaN層
206,211,213 絶縁膜
207,301,401,501,601 ソース電極
208,302,402,502,602 ドレイン電極
209,303,403,503,603 ゲート電極
210 p型GaN層
214 第1層間絶縁膜
216 第2層間絶縁膜
217 Cu層
218 Ni層
219 電極パッド層
220 保護膜
221 裏面電極
321,341,361,362,363,621,641,661,662,663 開口部
333,633 第2ゲート電極配線
351,651 ソース電極パッド
352,652 ドレイン電極パッド
353,653 ゲート電極パッド
701,801 第1配線
702,802 第2配線
751,752,851,852 領域
図1
図2
図3A
図3B
図3C
図3D
図3E
図3F
図3G
図4A
図4B
図5A
図5B
図6A
図6B
図6C
図6D
図6E
図6F
図6G
図7
図8
【国際調査報告】