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再表2014-97526電界効果トランジスタおよびその製造方法
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(19)【発行国】日本国特許庁(JP)
【公報種別】再公表特許(A1)
(11)【国際公開番号】WO/0
(43)【国際公開日】2014年6月26日
【発行日】2017年1月12日
(54)【発明の名称】電界効果トランジスタおよびその製造方法
(51)【国際特許分類】
   H01L 21/338 20060101AFI20161216BHJP
   H01L 29/778 20060101ALI20161216BHJP
   H01L 29/812 20060101ALI20161216BHJP
   H01L 21/337 20060101ALI20161216BHJP
   H01L 27/098 20060101ALI20161216BHJP
   H01L 29/808 20060101ALI20161216BHJP
   H01L 21/336 20060101ALI20161216BHJP
   H01L 29/78 20060101ALI20161216BHJP
   H01L 21/28 20060101ALI20161216BHJP
   H01L 29/47 20060101ALI20161216BHJP
   H01L 29/872 20060101ALI20161216BHJP
   H01L 29/417 20060101ALI20161216BHJP
【FI】
   H01L29/80 H
   H01L29/80 C
   H01L29/78 301B
   H01L21/28 301B
   H01L29/48 F
   H01L29/50 M
   H01L29/50 J
【審査請求】有
【予備審査請求】未請求
【全頁数】27
【出願番号】特願2014-552892(P2014-552892)
(21)【国際出願番号】PCT/0/0
(22)【国際出願日】2013年10月31日
(31)【優先権主張番号】特願2012-278603(P2012-278603)
(32)【優先日】2012年12月20日
(33)【優先権主張国】JP
(81)【指定国】 AP(BW,GH,GM,KE,LR,LS,MW,MZ,NA,RW,SD,SL,SZ,TZ,UG,ZM,ZW),EA(AM,AZ,BY,KG,KZ,RU,TJ,TM),EP(AL,AT,BE,BG,CH,CY,CZ,DE,DK,EE,ES,FI,FR,GB,GR,HR,HU,IE,IS,IT,LT,LU,LV,MC,MK,MT,NL,NO,PL,PT,RO,RS,SE,SI,SK,SM,TR),OA(BF,BJ,CF,CG,CI,CM,GA,GN,GQ,GW,KM,ML,MR,NE,SN,TD,TG),AE,AG,AL,AM,AO,AT,AU,AZ,BA,BB,BG,BH,BN,BR,BW,BY,BZ,CA,CH,CL,CN,CO,CR,CU,CZ,DE,DK,DM,DO,DZ,EC,EE,EG,ES,FI,GB,GD,GE,GH,GM,GT,HN,HR,HU,ID,IL,IN,IR,IS,JP,KE,KG,KN,KP,KR,KZ,LA,LC,LK,LR,LS,LT,LU,LY,MA,MD,ME,MG,MK,MN,MW,MX,MY,MZ,NA,NG,NI,NO,NZ,OM,PA,PE,PG,PH,PL,PT,QA,RO,RS,RU,RW,SA,SC,SD,SE,SG,SK,SL,SM,ST,SV,SY,TH,TJ,TM,TN,TR,TT,TZ,UA,UG,US
(71)【出願人】
【識別番号】314012076
【氏名又は名称】パナソニックIPマネジメント株式会社
【住所又は居所】大阪府大阪市中央区城見2丁目1番61号
(74)【代理人】
【識別番号】100106116
【弁理士】
【氏名又は名称】鎌田 健司
(74)【代理人】
【識別番号】100170494
【弁理士】
【氏名又は名称】前田 浩夫
(72)【発明者】
【氏名】中澤 敏志
【住所又は居所】大阪府門真市大字門真1006番地 パナソニック株式会社内
(72)【発明者】
【氏名】上田 哲三
【住所又は居所】大阪府門真市大字門真1006番地 パナソニック株式会社内
【テーマコード(参考)】
4M104
5F102
5F140
【Fターム(参考)】
4M104AA04
4M104AA07
4M104BB05
4M104BB14
4M104CC01
4M104CC05
4M104DD08
4M104DD34
4M104DD68
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4M104FF07
4M104FF13
4M104FF27
4M104FF31
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4M104GG08
4M104GG12
4M104HH15
5F102GB01
5F102GC01
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5F102GD10
5F102GJ03
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5F102GL04
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5F102GS01
5F102GS04
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5F140BJ17
5F140BJ26
5F140BK29
5F140BK38
5F140CE02
(57)【要約】
高い電流密度と低いコンタクト抵抗を両立し、良好な特性を有する電界効果トランジスタおよびその製造方法を提供する。基板上に形成されたチャネル層と、チャネル層上に形成されたInAlN層と、InAlN層上に形成されたInAlGa1−(x+y)N層(0<x<1、0<y<1、x+y<1)と、InAlGa1−(x+y)N層上に形成されたソース電極、ドレイン電極とを備える。
【特許請求の範囲】
【請求項1】
基板上に形成されたGaN膜と、
前記GaN膜上に形成されたInAlN膜と、
前記InAlN膜上に形成されたInAlGa1−(x+y)N膜(0<x<1、0<y<1、x+y<1)と、
前記InAlGa1−(x+y)N膜上に形成されたオーミック電極とを備える
電界効果トランジスタ。
【請求項2】
前記InAlGa1−(x+y)N膜上に、ゲート電極を有し、
前記ゲート電極下の領域において、前記GaN膜は、前記InAlGa1−(x+y)N膜に直接接している
請求項1に記載の電界効果トランジスタ。
【請求項3】
前記InAlN膜と前記GaN膜との間に、AlN膜を有する
請求項1または2に記載の電界効果トランジスタ。
【請求項4】
前記InAlGa1−(x+y)N膜のIn組成は、前記InAlN膜から離間していくにしたがって増大している
請求項1〜3のいずれか1項に記載の電界効果トランジスタ。
【請求項5】
基板上に形成されたGaN膜と、
前記GaN膜上に形成されたInAlGa1−(x+y)N膜(0<x<1、0<y<1、x+y<1)と、
前記InAlGa1−(x+y)N膜上に形成されたInAlN膜と、
前記InAlGa1−(x+y)N膜上に形成されたオーミック電極とを備える
電界効果トランジスタ。
【請求項6】
前記InAlN膜に開口部を備え、
前記開口部を通して露出した前記InAlGa1−(x+y)N膜上に、ゲート電極を有する
請求項5に記載の電界効果トランジスタ。
【請求項7】
前記GaN膜と前記InAlGa1−(x+y)N膜との間に、AlN膜を有する請求項5または6に記載の電界効果トランジスタ。
【請求項8】
前記InAlN膜および前記InAlGa1−(x+y)N膜に開口部を備え、
前記開口部を通して露出した前記GaN膜上に、前記InAlGa1−(x+y)N膜よりも分極が小さい材料で構成される第一の半導体層を有し、
前記第一の半導体層上に、ゲート電極を有する
請求項1〜7のいずれか1項に記載の電界効果トランジスタ。
【請求項9】
前記第一の半導体層と前記ゲート電極との間に、p型の導電型を有する第二の半導体層を有する
請求項8に記載の電界効果トランジスタ。
【請求項10】
前記第一の半導体層は、AlGaNで構成されている
請求項8または9に記載の電界効果トランジスタ。
【請求項11】
前記第二の半導体層は、GaNで構成されている
請求項9に記載の電界効果トランジスタ。
【請求項12】
前記第一の半導体層と前記ゲート電極との間に、絶縁膜を有する
請求項8に記載の電界効果トランジスタ。
【請求項13】
前記第二の半導体層と前記ゲート電極との間に絶縁膜を有する
請求項9に記載の電界効果トランジスタ。
【請求項14】
前記InAlN膜および前記InAlGa1−(x+y)N膜に開口部を備え、
前記開口部を通して露出した前記GaN膜上に、絶縁膜を介してゲート電極を有する
請求項1〜13のいずれか1項に記載の電界効果トランジスタ。
【請求項15】
前記InAlN膜は、前記GaN膜と格子整合している
請求項1〜14のいずれか1項に記載の電界効果トランジスタ。
【請求項16】
前記InAlGa1−(x+y)N膜の組成は、y>4.6xを満たす
請求項1〜15のいずれか1項に記載の電界効果トランジスタ。
【請求項17】
基板上にGaN膜を形成する工程と、
前記GaN膜上にInAlN膜を形成する工程と、
前記InAlN膜上にInAlGa1−(x+y)N膜(0<x<1、0<y<1、x+y<1)を形成する工程と、
GaN膜、前記InAlN膜および前記InAlGa1−(x+y)N膜の一部を除去してゲートリセス部を形成する工程と、
オーミックリセス部を形成する工程と、
前記オーミックリセス部にオーミック電極を形成する工程と、
前記ゲートリセス部にゲート電極を形成する工程とを含む
電界効果トランジスタの製造方法。
【請求項18】
前記ゲート電極を形成する工程において、
前記GaN膜は、前記InAlGa1−(x+y)N膜に直接接して形成される
請求項17に記載の電界効果トランジスタの製造方法。
【請求項19】
前記GaN膜を形成する工程と、前記InAlN膜を形成する工程との間に、AlN膜を形成する工程をさらに含む
請求項17または18に記載の電界効果トランジスタの製造方法。
【請求項20】
基板上にGaN膜を形成する工程と、
前記GaN膜上に、InAlGa1−(x+y)N膜(0<x<1、0<y<1、x+y<1)を形成する工程と、
前記InAlGa1−(x+y)N膜上に、InAlN膜を形成する工程と、
GaN膜、前記InAlGa1−(x+y)N膜および前記InAlN膜の一部を除去してゲートリセス部を形成する工程と、
オーミックリセス部を形成する工程と、
前記オーミックリセス部にオーミック電極を形成する工程と、
前記ゲートリセス部にゲート電極を形成する工程とを含む
電界効果トランジスタの製造方法。
【請求項21】
前記GaN膜を形成する工程と、前記InAlGa1−(x+y)N膜を形成する工程との間に、AlN膜を形成する工程をさらに含む
請求項20に記載の電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明はIII族窒化物半導体を用いた電界効果トランジスタおよびその製造方法に関するものである。
【背景技術】
【0002】
窒化ガリウム(GaN)に代表されるIII族窒化物半導体(InAlGa1−(x+y)N(0≦x≦1、0≦y≦1)、以下、InAlGaNと表記する。)は、広いバンドギャップ(例えば、GaNは室温で3.4eV)を有し、絶縁破壊電界および飽和電子速度が非常に大きい。そのため、III族窒化物半導体は、高周波デバイスあるいは高出力スイッチングデバイス用材料として注目されている。例えば、GaN膜上にAlGaN膜を積層したヘテロ接合構造(以下、AlGaN/GaNヘテロ構造と称する)においては、GaN膜の(0001)面上で強い分極電界が生じることにより、GaN膜中に不純物を添加しなくてもGaN膜中のヘテロ接合界面近傍に電子が高濃度に蓄積し、いわゆる二次元電子ガスが形成される。
【0003】
GaN系材料は、いわゆる飽和ドリフト速度が大きく、例えば、1×10V/cm程度の高電界領域において、高周波トランジスタの材料として現在普及しているGaAs系材料と比較して2倍以上の電子速度を有する。このため、AlGaN/GaNへテロ構造を用いた電界効果トランジスタでは、高い電流密度を実現することが可能である。
【0004】
また、さらに高い電流密度を実現するため、AlGaN/GaNヘテロ構造におけるAlGaN膜の代わりにInAlN膜を積層したInAlN/GaNヘテロ構造も提案されている。InAlNは、In組成0.17、すなわち、InとAlとの組成比が0.17:0.83である場合においてGaNと格子整合し、このときのバンドギャップは、4.7eV程度と一般的に用いられているAlGaN(Al組成0.1〜0.4で3.6〜4.3eV)よりも大きい。このため、AlGaN膜の代わりにInAlN膜を積層したInAlN/GaNヘテロ構造を用いた電界効果トランジスタでは、GaNとのヘテロ界面における伝導帯障壁(ΔE)が大きくなり電子の閉じ込め効果が高い。さらに、InAlNは、AlGaNよりも自発分極が大きい。これらの特徴から、InAlN/GaNヘテロ構造を用いた電界効果トランジスタでは、非常に高濃度の二次元電子ガスを形成することが可能となり、非常に高い電流密度を実現することが可能となる。
【0005】
一方、GaN系材料を用いたトランジスタの抱える問題として、高いコンタクト抵抗が挙げられる。特に、InAlN表面においては、上述した通りInAlNのバンドギャップが大きいためコンタクト抵抗が高くなる傾向がある。そのため、コンタクト抵抗を低減するための技術が開示されている(例えば、特許文献1参照)。
【0006】
特許文献1に記載の電界効果トランジスタ1000では、図9に示すように、基板1111上に形成した電子走行層1112上にInAlNで構成されるバリア層1113が形成され、さらにInAlNで構成されるバリア層1113上にInGaN、InN、GaNの少なくとも1つで構成されるキャップ層1114が形成され、キャップ層1114上にオーミック電極であるソース電極1115及びドレイン電極1116が形成されている。また、キャップ層1114上に、ゲート電極1117が形成されている。この構成により、電界効果トランジスタ1000は、良好なオーミックコンタクトを得てコンタクト抵抗を低減している。
【先行技術文献】
【特許文献】
【0007】
【特許文献1】特開2007−165431号公報
【発明の概要】
【0008】
しかしながら、特許文献1に示される電界効果トランジスタ1000の構成では、バリア層1113とキャップ層1114との間における障壁が大きくなってしまうため、十分にコンタクト抵抗を低減することができない。さらに、InAlNで構成されるバリア層1113と比べてキャップ層1114の分極が小さいため、その界面において空乏化が生じバリア層1113とキャップ層1114の間における障壁がさらに高くなってしまうため、コンタクト抵抗の低減が困難である。
【0009】
本発明は、この技術的な課題に鑑み、高い電流密度と低いコンタクト抵抗を両立し、良好な特性を有する電界効果トランジスタを提供することを目的とする。
【0010】
上記課題を解決するために、本発明の一態様に係る電界効果トランジスタは、基板上に形成されたGaN膜と、GaN膜上に形成されたInAlN膜と、InAlN膜上に形成されたInAlGa1−(x+y)N膜(0<x<1、0<y<1、x+y<1)と、InAlGa1−(x+y)N膜上に形成されたオーミック電極とを備える。
【0011】
このような構成とすることにより、InAlNの分極による大きな電流密度が得られるとともに、InAlNと比較してバンドギャップが小さく電子親和力が大きいInAlGaNにより良好なオーミック接触がとられるとともに、InAlNとInAlGaNの分極差が小さくできるのでInAlN/InAlGaN界面における寄生抵抗の増大が抑制されるためコンタクト抵抗の低減も可能となる。
【0012】
さらに、InAlGa1−(x+y)N膜上に、ゲート電極を有し、ゲート電極下の領域において、GaN膜は、InAlGa1−(x+y)N膜に直接接していてもよい。
【0013】
このような構成とすることにより、大きな電流密度と低いコンタクト抵抗を両立できるとともに、分極が大きいInAlN膜上にゲート電極を形成するのに比べて、電界効果トランジスタのしきい値の制御を容易にすることができる。
【0014】
さらに、InAlN膜とGaN膜との間に、AlN膜を有してもよい。
【0015】
このような構成とすることにより、電界効果トランジスタにおいてキャリアの移動度が向上し大きな電流密度を得ることができる。
【0016】
さらに、InAlGa1−(x+y)N膜のIn組成は、InAlN膜から離間していくにしたがって増大していてもよい。
【0017】
このような構成とすることにより、InAlN/InAlGaN界面における寄生抵抗の増大を抑制しつつ、オーミック電極との界面においてInAlGaN層のバンドギャップを小さく、かつ電子親和力を大きくできる。したがって、電界効果トランジスタにおいてコンタクト抵抗を低減することができる。
【0018】
さらに、本発明の一態様に係る電界効果トランジスタは、基板上に形成されたGaN膜と、GaN膜上に形成されたInAlGa1−(x+y)N膜(0<x<1、0<y<1、x+y<1)と、InAlGa1−(x+y)N膜上に形成されたInAlN膜と、InAlGa1−(x+y)N膜上に形成されたオーミック電極とを備える。
【0019】
このような構成とすることにより、InAlNと比較してバンドギャップが小さく電子親和力が大きいInAlGaNにより良好なオーミック接触がとられるとともに、InAlNの分極による大きな電流密度が得ることができる。
【0020】
さらに、InAlN膜に開口部を備え、開口部を通して露出したInAlGa1−(x+y)N膜上に、ゲート電極を有してもよい。
【0021】
このような構成とすることにより、電界効果トランジスタにおいて、InAlNの分極による大きな電流密度が得られるとともに、InAlGaN膜の組成により容易にしきい値が制御できる。これにより、良好な特性を有する電界効果トランジスタを実現することができる。
【0022】
さらに、GaN膜とInAlGa1−(x+y)N膜との間に、AlN膜を有してもよい。
【0023】
このような構成とすることにより、電界効果トランジスタにおいてキャリアの移動度が向上し大きな電流密度を得ることができる。
【0024】
さらに、InAlN膜およびInAlGa1−(x+y)N膜に開口部を備え、開口部を通して露出したGaN膜上に、InAlGa1−(x+y)N膜よりも分極が小さい材料で構成される第一の半導体層を有し、第一の半導体層上に、ゲート電極を有してもよい。
【0025】
このような構成とすることにより、電界効果トランジスタにおいて高い電流密度と低いコンタクト抵抗を両立できるとともに、分極が大きいInAlN膜上にゲート電極を形成するのに比べてしきい値の制御を容易に行うことができる。
【0026】
さらに、第一の半導体層とゲート電極との間に、p型の導電型を有する第二の半導体層を有してもよい。
【0027】
このような構成とすることにより、パワーデバイスで求められるエンハンスメント型の電界効果トランジスタを実現することができる。
【0028】
さらに、第一の半導体層は、AlGaNで構成されていてもよい。
【0029】
さらに、第二の半導体層は、GaNで構成されていてもよい。
【0030】
さらに、第一の半導体層とゲート電極との間に、絶縁膜を有していてもよい。
【0031】
このような構成とすることにより、ゲート電極におけるリーク電流を減少させることができ、良好な特性を有する電界効果トランジスタを実現することができる。
【0032】
さらに、第二の半導体層とゲート電極との間に絶縁膜を有していてもよい。
【0033】
このような構成とすることにより、ゲート電極におけるリーク電流を減少させることができ、良好な特性を有する電界効果トランジスタを実現することができる。
【0034】
さらに、InAlN膜およびInAlGa1−(x+y)N膜に開口部を備え、開口部を通して露出したGaN膜上に、絶縁膜を介してゲート電極を有してもよい。
【0035】
このような構成とすることにより、電界効果トランジスタにおいて高い電流密度と低いコンタクト抵抗を実現しつつ、ゲート電極における漏れ電流の小さいエンハンスメント型の電界効果トランジスタを実現することができる。
【0036】
さらに、InAlN膜は、GaN膜と格子整合していてもよい。
【0037】
このような構成とすることにより、結晶性を向上させることができるため、良好な特性を有する電界効果トランジスタを実現することができる。
【0038】
さらに、InAlGa1−(x+y)N膜の組成は、y>4.6xを満たしてもよい。
【0039】
このような構成とすることにより、InAlGa1−(x+y)N膜で発生する分極を大きくすることができるため、InAlN膜との分極差が小さくなりInAlN/InAlGaN界面における障壁を低くすることができる。これにより、電界効果トランジスタのコンタクト抵抗を低減することができる。
【0040】
上記課題を解決するために、本発明の一態様に係る電界効果トランジスタの製造方法は、基板上にGaN膜を形成する工程と、GaN膜上にInAlN膜を形成する工程と、InAlN膜上にInAlGa1−(x+y)N膜(0<x<1、0<y<1、x+y<1)を形成する工程と、GaN膜、InAlN膜およびInAlGa1−(x+y)N膜の一部を除去してゲートリセス部を形成する工程と、オーミックリセス部を形成する工程と、オーミックリセス部にオーミック電極を形成する工程と、ゲートリセス部にゲート電極を形成する工程とを含む。
【0041】
このような構成とすることにより、InAlNの分極による大きな電流密度が得られるとともに、InAlNと比較してバンドギャップが小さく電子親和力が大きいInAlGaNにより良好なオーミック接触がとられるとともに、InAlNとInAlGaNの分極差が小さくできるのでInAlN/InAlGaN界面における寄生抵抗の増大が抑制されるためコンタクト抵抗の低減も可能となる。
【0042】
さらに、ゲート電極を形成する工程において、GaN膜は、InAlGa1−(x+y)N膜に直接接して形成されてもよい。
【0043】
このような構成とすることにより、大きな電流密度と低いコンタクト抵抗を両立できるとともに、分極が大きいInAlN膜上にゲート電極を形成するのに比べて、電界効果トランジスタのしきい値の制御を容易にすることができる。
【0044】
さらに、GaN膜を形成する工程と、InAlN膜を形成する工程との間に、AlN膜を形成する工程をさらに含んでもよい。
【0045】
このような構成とすることにより、電界効果トランジスタにおいてキャリアの移動度が向上し大きな電流密度を得ることができる。
【0046】
さらに、本発明の一態様に係る電界効果トランジスタの製造方法は、基板上にGaN膜を形成する工程と、GaN膜上に、InAlGa1−(x+y)N膜(0<x<1、0<y<1、x+y<1)を形成する工程と、InAlGa1−(x+y)N膜上に、InAlN膜を形成する工程と、GaN膜、InAlGa1−(x+y)N膜およびInAlN膜の一部を除去してゲートリセス部を形成する工程と、オーミックリセス部を形成する工程と、オーミックリセス部にオーミック電極を形成する工程と、ゲートリセス部にゲート電極を形成する工程とを含む。
【0047】
このような構成とすることにより、InAlNと比較してバンドギャップが小さく電子親和力が大きいInAlGaNにより良好なオーミック接触がとられるとともに、InAlNの分極による大きな電流密度が得ることができる。
【0048】
さらに、GaN膜を形成する工程と、InAlyGa1−(x+y)N膜を形成する工程との間に、AlN膜を形成する工程をさらに含んでもよい。
【0049】
このような構成とすることにより、電界効果トランジスタにおいてキャリアの移動度が向上し大きな電流密度を得ることができる。
【0050】
本発明の電界効果トランジスタによると、高い電流密度と低いコンタクト抵抗を両立し、良好な特性を有する電界効果トランジスタを提供することが可能である。
【図面の簡単な説明】
【0051】
図1図1は、第1の実施の形態に係る電界効果トランジスタの構成を示す断面図である。
図2図2の(a)〜(e)は、第1の実施の形態に係る電界効果トランジスタの製造方法を示す図である。
図3図3は、第2の実施の形態に係る電界効果トランジスタの構成を示す断面図である。
図4図4の(a)〜(e)は、第2の実施の形態に係る電界効果トランジスタの製造方法を示す図である。
図5図5は、第3の実施の形態に係る電界効果トランジスタの構成を示す断面図である。
図6図6の(a)〜(d)は、第3の実施の形態に係る電界効果トランジスタの製造方法を示す図である。
図7図7は、第4の実施の形態に係る電界効果トランジスタの構成を示す断面図である。
図8図8の(a)〜(e)は、第4の実施の形態に係る電界効果トランジスタの製造方法を示す図である。
図9図9は、従来技術に係る電界効果トランジスタの構成を示す断面図である。
【発明を実施するための形態】
【0052】
(第1の実施の形態)
以下、本発明の第1の実施の形態について図面に基づきながら説明する。
【0053】
図1は、本実施の形態に係る電界効果トランジスタ100の断面構造を示す図である。電界効果トランジスタ100は、シリコン(Si)などの基板101上に形成される。
【0054】
図1に示すように、電界効果トランジスタ100は、基板101上に、半導体層で構成されるバッファ層102と、アンドープGaNで構成されるチャネル層103と、アンドープAlNで構成されるAlN層104と、アンドープInAl1−xN(0≦x<1)で構成されるInAlN層105とが、この順に積層された構成をしている。
【0055】
AlN層104およびInAlN層105には、チャネル層103が露出するようにAlN層104およびInAlN層105が部分的に除去された開口部が形成されている。また、開口部において露出したチャネル層103およびInAlN層105の表面を覆うようにアンドープInAlGa1−(y+z)N(0<y<1、0<z<1、0<y+z<1)で構成されるInAlGaN層106が積層されている。
【0056】
InAlGaN層106上には、チャネル層103とオーミック接触するソース電極107およびドレイン電極108が形成されている。さらに、InAlGaN層106上において、ソース電極107およびドレイン電極108の間の領域にはチャネル層103とショットキー接触するゲート電極109が形成されている。
【0057】
分極が大きい材料をバリア層に用いた電界効果トランジスタでは、高いキャリア密度を実現することが可能である。一方で、分極が大きい材料をバリア層に用いた電界効果トランジスタでは、バリア層の膜厚が変化した時のキャリア密度の変化が大きくなるため、しきい値電圧(Vth)の制御が難しくなる。これは、以下の式1に示される通り、Vthがキャリア密度nの関数となっているからである。
【0058】
th=e・φ−e・n・d/ε−ΔE (式1)
ここで、eは素電荷、φはショットキー高さ、dはバリア層の膜厚、εはバリア層の誘電率、ΔEはバリア層とチャネル層との界面における導電帯のポテンシャル障壁の高さである。
【0059】
本実施の形態に係る電界効果トランジスタ100においては、ゲート電極109の下の領域のみ分極の大きなInAlN層を除去しているので、ゲート電極109の下以外の領域ではInAlNによる高いキャリア密度が得られる。また、InAlGaN層の組成により分極の大きさを変化させることができるために、電界効果トランジスタ100のしきい値電圧を容易に制御することが可能となる。
【0060】
図1に示す電界効果トランジスタ100は、以下の方法により製造される。当該電界効果トランジスタ100の製造方法を図2の(a)〜(e)に示す。
【0061】
図2の(a)に示すように、例えば、Siで構成される基板101上に、有機金属化学的気相堆積法(Metal Organic Chemical Vapor Deposition:MOCVD)により、アンドープのAlNおよびアンドープのAlGaNで構成されるバッファ層102(膜厚400nm)と、アンドープのGaNで構成されるチャネル層103(膜厚1μm)と、アンドープのAlNで構成されるAlN層104(膜厚1nm)およびアンドープのIn0.18Al0.82Nで構成されるInAlN層105(膜厚15nm)とを順に積層する(図2の(a))。ここで、InAlN膜105は、GaN膜103と格子整合している。
【0062】
次に、チャネル層103の一部を露出させたゲートリセス(凹部)を形成する。はじめに、InAlN層105上に、所定の位置にゲートリセスを形成するためのマスクとなるフォトレジストを形成する。そして、このフォトレジストをマスクとして、例えば、塩素(Cl)ガスを用いた誘導結合プラズマ(Induced Coupled Plasma:ICP)エッチングにより、InAlN層105およびAlN層104を選択的に除去してチャネル層103の一部を露出させたゲートリセス(凹部)を形成する(図2の(b))。
【0063】
続いて、ゲートリセスにおいて露出したチャネル層103、AlN層104およびInAlN層105を覆うように、例えば、MOCVDによりアンドープのIn0.10Al0.47Ga0.43Nで構成されるInAlGaN層106(膜厚10nm)を形成する(図2の(c))。ここでInAlGa1−(x+y)N膜の組成は、y>4.6xを満たす。このとき、GaN膜103は、図2の(c)に示すように、InAlGaN層106に直接接している。
【0064】
なお、InAlGaN層106のIn組成は、InAlGaN層106全体にわたって一定であってもよいし、InAlN膜105から離間していくにしたがって増大してもよい。このような構成とすることにより、InAlN/InAlGaN界面における寄生抵抗の増大を抑制しつつ、オーミック電極との界面においてInAlGaN層のバンドギャップを小さく、かつ電子親和力を大きくできる。したがって、電界効果トランジスタにおいてコンタクト抵抗を低減することができる。
【0065】
続いて、ソース電極107およびドレイン電極108を形成するために、チャネル層103の一部を露出させてオーミックリセスを形成する。はじめに、InAlGaN層106上に、チャネル層103にオーミックリセスを形成するためのマスクとなるフォトレジストを形成する。そして、このフォトレジストをマスクとして、例えば、Clガスを用いたICPエッチングによりInAlGaN層106、InAlN層105およびAlN層104を選択的に除去して、チャネル層103の一部を露出させたオーミックリセスを形成する(図2の(d))。
【0066】
その後、同一の基板101に形成された複数の素子(電界効果トランジスタ100)を分離するための素子分離を行った後、オーミックリセス部分においてチャネル層103、AlN層104およびInAlGaN層106に接するように、ソース電極107およびドレイン電極108を形成する。ソース電極107およびドレイン電極108は、例えば、チタン(Ti)とアルミニウム(Al)で構成される。ソース電極107およびドレイン電極108は、例えば、電子ビーム蒸着とリフトオフとにより形成される。ここで、さらにコンタクト抵抗を低減するために、ソース電極107およびドレイン電極108の形成後に、例えば、600℃、N雰囲気中で熱処理を行ってもよい。
【0067】
続いて、InAlGaN層106上でソース電極107およびドレイン電極108の間の領域にゲート電極109を形成する。ゲート電極109は、例えば、ニッケル(Ni)と金(Au)とで構成され、例えば、電子ビーム蒸着とリフトオフとにより形成される(図2の(e))。これにより、図1に示す電界効果トランジスタ100を作製することができる。
【0068】
以上、本実施の形態にかかる電界効果トランジスタによれば、InAlN層105の分極による大きな電流密度が得られるとともに、InAlN層105と比較してバンドギャップが小さく電子親和力が大きいInAlGaN層106により良好なオーミック接触がとられる。さらに、InAlN層105とInAlGaN層106の分極差を小さくすることができるので、InAlN/InAlGaN界面における寄生抵抗の増大が抑制される。これにより、電界効果トランジスタ100のコンタクト抵抗を低減することができる。
【0069】
また、大きな電流密度と低いコンタクト抵抗を両立できるとともに、分極が大きいInAlN層105上にゲート電極109を形成するのに比べて、電界効果トランジスタ100のしきい値の制御を容易にすることができる。
【0070】
(第2の実施の形態)
次に、本発明の第2の実施の形態に係る電界効果トランジスタについて説明する。本実施の形態に係る電界効果トランジスタが第1の実施の形態に係る電界効果トランジスタ100と異なる点は、ゲート電極下にAlGaN層、p型半導体層が形成されている点である。
【0071】
図3は、本実施の形態に係る電界効果トランジスタ200の断面構造を示す図である。電界効果トランジスタ200はシリコン(Si)などの基板201上に形成される。
【0072】
図3に示すように、電界効果トランジスタ200は、基板201上に、半導体層で構成されるバッファ層202と、アンドープGaNで構成されるチャネル層203と、アンドープAlNで構成されるAlN層204と、アンドープInAl1−xN(0≦x<1)で構成されるInAlN層205と、アンドープInAlGa1−(y+z)N(0<y<1、0<z<1、0<y+z<1)とが、この順に積層された構成をしている。
【0073】
AlN層204、InAlN層205およびInAlGaN層206には、チャネル層203が露出するようにInAlN層205およびInAlGaN層206が部分的に除去された開口部が形成されている。また、開口部において、露出したチャネル層203およびInAlGaN層206の一部を覆うようにアンドープAlGa1−sN(0<s≦1)で構成されるAlGaN層210とp型の導電型を有するGaNで構成されるp型半導体層211とが順に積層されている。
【0074】
なお、AlGaN層210は本発明における第一の半導体層、p型半導体層211は本発明における第二の半導体層に相当する。
【0075】
InAlGaN層206上には、チャネル層203とオーミック接触するソース電極207およびドレイン電極208が形成されている。さらに、p型半導体層211上においてp型半導体層211とオーミック接触するゲート電極209が形成されている。
【0076】
AlGaNは、先に述べたようにInAlNやInAlGaNと比較して分極が小さい材料で構成されている。このため、電界効果トランジスタ200は、AlGaN層210を備えることによりしきい値電圧の制御が容易となる。さらに、電界効果トランジスタ200は、AlGaN層210上にp型半導体層211を備えることにより、ゲート電極209下のポテンシャルが持ち上げられる。この場合、ゲートに正の電圧を印加しない状態ではキャリアが枯渇するため、電界効果トランジスタ200として、エンハンスメント型の電界効果トランジスタを実現することができる。
【0077】
図3に示す電界効果トランジスタ200は、以下の方法により製造される。当該電界効果トランジスタ200の製造方法を図4の(a)〜(e)に示す。
【0078】
図4の(a)に示すように、例えば、Siで構成される基板201上に、MOCVDによりアンドープのAlNおよびアンドープのAlGaNで構成されるバッファ層202(膜厚400nm)と、アンドープのGaNで構成されるチャネル層203(膜厚1μm)と、アンドープのAlNで構成されるAlN層204(膜厚1nm)と、アンドープのIn0.18Al0.82Nで構成されるInAlN層205(膜厚15nm)およびアンドープのIn0.10Al0.60Ga0.30Nで構成されるInAlGaN層206(膜厚30nm)を順に積層する(図4の(a))。
【0079】
次に、チャネル層203の一部を露出させたゲートリセス(凹部)を形成する。はじめに、InAlGaN層206上に、所定の位置にゲートリセスを形成するためのマスクとなるフォトレジストを形成する。そして、このフォトレジストをマスクとして、例えば、Clガスを用いたICPエッチングにより、InAlGaN層206、InAlN層205およびAlN層204を選択的に除去してチャネル層203の一部を露出させたゲートリセス(凹部)を形成する(図4の(b))。
【0080】
続いて、ゲートリセスにおいて露出したチャネル層203、AlN層204、InAlN層205およびInAlGaN層206を覆うように、例えば、MOCVDによりアンドープのAl0.15Ga0.85Nで構成されるAlGaN層210(膜厚20nm)およびマグネシウム(Mg)を添加したGaNで構成されるp型半導体層211(膜厚200nm)を順に形成する(図4の(c))。このとき、GaN膜203は、図4の(c)に示すように、AlGaN層210に直接接している。
【0081】
なお、InAlGaN層206のIn組成は、InAlGaN層206全体にわたって一定であってもよいし、InAlN膜205から離間していくにしたがって増大してもよい。
【0082】
続いて、ソース電極207およびドレイン電極208を形成するために、チャネル層203の一部を露出させてオーミックリセスを形成する。はじめに、InAlGaN層206上に、チャネル層203にオーミックリセスを形成するためのマスクとなるフォトレジストを形成する。そして、このフォトレジストをマスクとして、例えば、Clガスを用いたICPエッチングによりp型半導体層211およびAlGaN層210を選択的に除去する。その後、再度フォトレジストによるパターニングを行いInAlGaN層206、InAlN層205およびAlN層204を選択的に除去して、チャネル層203の一部を露出させたオーミックリセスを形成する(図4の(d))。
【0083】
その後、同一の基板201に形成された複数の素子(電界効果トランジスタ200)を分離するための素子分離を行った後、オーミックリセス部分においてチャネル層203、AlN層204およびInAlGaN層206に接するように、ソース電極207およびドレイン電極208を形成する。ソース電極207およびドレイン電極208は、例えば、チタン(Ti)とアルミニウム(Al)で構成される。ソース電極207およびドレイン電極208は、例えば、電子ビーム蒸着とリフトオフとにより形成される。ここで、さらにコンタクト抵抗を低減するために、ソース電極207およびドレイン電極208の形成後に、例えば600℃、N雰囲気中で熱処理を行ってもよい。
【0084】
続いて、p型半導体層211に接するように、ゲート電極209を形成する。ゲート電極209は、ニッケル(Ni)と金(Au)とで構成され、例えば、電子ビーム蒸着とリフトオフとにより形成される(図4の(e))。これにより、図3に示す電界効果トランジスタ200を作製することができる。なお、p型半導体層211とゲート電極209との間に、さらに絶縁膜を配置してもよい。
【0085】
本実施の形態において、p型半導体層にはMgを添加したGaNを用いたが、AlGaNやInGaNあるいはInNといった他の材料を用いてもよい。
【0086】
以上、本実施の形態に係る電界効果トランジスタ200によれば、高い電流密度と低いコンタクト抵抗を両立できるとともに、分極が大きいInAlN膜205上にゲート電極209を形成するのに比べてしきい値の制御を容易に行うことができる。
【0087】
また、第一の半導体層であるAlGaN層210とゲート電極209の間に、p型の導電型を有する第二の半導体層211が形成されていることにより、パワーデバイスで求められるエンハンスメント型の電界効果トランジスタ200を実現することができる。
【0088】
(第3の実施の形態)
次に、本発明の第3の実施の形態に係る電界効果トランジスタについて説明する。本実施の形態に係る電界効果トランジスタが第1の実施の形態に係る電界効果トランジスタ100と異なる点は、ゲート電極下のInAlGaN層がチャネル層に直接接触していない点である。
【0089】
図5は、本実施の形態に係る電界効果トランジスタ300の断面構造を示す図である。電界効果トランジスタ300は、シリコン(Si)などの基板301上に形成される。
【0090】
図5に示すように、電界効果トランジスタ300は、基板301上に、半導体層で構成されるバッファ層302と、アンドープGaNで構成されるチャネル層303と、アンドープAlNで構成されるAlN層304と、アンドープInAlGa1−(y+z)N(0<y<1、0<z<1、0<y+z<1)で構成されるInAlGaN層306と、アンドープInAl1−xN(0≦x<1)で構成されるInAlN層305とが、この順に積層された構成をしている。
【0091】
InAlN層305には、InAlGaN層306が露出するようにInAlN層305が部分的に除去された開口部が形成されている。さらに、開口部の内側の領域においては、チャネル層303が露出するように、InAlGaN層306が選択的に除去されたオーミックリセス部が形成されている。また、InAlN層305は、開口部とは異なる領域においてInAlGaN層306が露出するように、InAlN層305が選択的に除去されたゲートリセス部が形成されている。
【0092】
オーミックリセス部には、チャネル層およびInAlGaN層306に接するようにチャネル層303とオーミック接触するソース電極307およびドレイン電極308が形成されている。さらに、ゲートリセス部には、InAlGaN層306とショットキー接触するゲート電極309が形成されている。
【0093】
図5に示す電界効果トランジスタ300は、以下の方法により製造される。当該電界効果トランジスタ300の製造方法を図6の(a)〜(d)に示す。
【0094】
図6の(a)に示すように、例えば、Siで構成される基板301上に、MOCVDによりアンドープのAlNおよびアンドープのAlGaNで構成されるバッファ層302(膜厚400nm)と、アンドープのGaNで構成されるチャネル層303(膜厚1μm)と、アンドープのAlNで構成されるAlN層304(膜厚1nm)と、アンドープのIn0.08Al0.37Ga0.55Nで構成されるInAlGaN層306(膜厚5nm)と、アンドープのIn0.18Al0.82Nで構成されるInAlN層305(膜厚15nm)とを、この順に積層する(図6の(a))。
【0095】
次に、チャネル層303の一部を露出させたゲートリセス(凹部)を形成する。はじめに、InAlN層305上に、所定の位置にゲートリセスを形成するためのマスクとなるフォトレジストを形成する。そして、このフォトレジストをマスクとして、例えば、Clガスを用いたICPエッチングによりInAlN層305を選択的に除去してInAlGaN層306の一部を露出させたゲートリセス(凹部)を形成する(図6の(b))。
【0096】
続いて、ゲートリセスとは異なる部分に、チャネル層303の一部を露出させたオーミックリセス(凹部)を形成する。はじめに、InAlN層305上に、所定の位置にオーミックリセスを形成するためのマスクとなるフォトレジストを形成する。そして、このフォトレジストをマスクとして、ゲートリセスとは異なる部分においてInAlGaN層306が露出するようにInAlN層305に開口部を形成する。さらに、開口部の内側の領域において、InAlGaN層306およびAlN層304を選択的に除去し、チャネル層303の一部を露出させたオーミックリセスを形成する(図6の(c))。
【0097】
その後、同一の基板301に形成された複数の素子(電界効果トランジスタ300)を分離するための素子分離を行った後、オーミックリセス部分においてチャネル層303およびInAlGaN層306に接するように、ソース電極307およびドレイン電極308を形成する。ソース電極307およびドレイン電極308は、例えば、チタン(Ti)とアルミニウム(Al)で構成される。ソース電極307およびドレイン電極308は、例えば、電子ビーム蒸着とリフトオフとにより形成される。ここで、さらにコンタクト抵抗を低減するために、ソース電極307およびドレイン電極308の形成後に、例えば、600℃、N雰囲気中で熱処理を行ってもよい。
【0098】
続いて、InAlGaN層306上のゲートリセスにニッケル(Ni)と金(Au)で構成されるゲート電極309を、例えば、電子ビーム蒸着とリフトオフにより形成する(図6の(d))。ソース電極307およびドレイン電極308の形成後に、これにより、図5に示す電界効果トランジスタ300を作製することができる。
【0099】
以上、本実施の形態に係る電界効果トランジスタ300によれば、InAlN層305と比較してバンドギャップが小さく電子親和力が大きいInAlGaN層306により良好なオーミック接触がとられるとともに、InAlN層305の分極による大きな電流密度が得ることができる。
【0100】
また、電界効果トランジスタ300において、InAlN層305の分極による大きな電流密度が得られるとともに、InAlGaN層306の組成により容易にしきい値が制御できる。また、電界効果トランジスタ300において、キャリアの移動度が向上し大きな電流密度を得ることができる。
【0101】
(第4の実施の形態)
次に、本発明の第4の実施の形態に係る電界効果トランジスタについて説明する。本実施の形態に係る電界効果トランジスタが第1の実施の形態に係る電界効果トランジスタ100と異なる点は、ゲート電極下にAlGaN層および絶縁膜が形成されている点である。
【0102】
図7は、本実施の形態に係る電界効果トランジスタ400の断面構造を示す図である。電界効果トランジスタ400は、シリコン(Si)などの基板401上に形成される。
【0103】
図7に示すように、電界効果トランジスタ400は、基板401上に、半導体層で構成されるバッファ層402と、アンドープGaNで構成されるチャネル層403と、アンドープAlNで構成されるAlN層404と、アンドープInAlGa1−(y+z)N(0<y<1、0<z<1、0<y+z<1)で構成されるInAlGaN層406と、アンドープInAl1−xN(0≦x<1)で構成されるInAlN層405とが、順に積層された構成をしている。
【0104】
InAlN層405には、InAlGaN層406が露出するようにInAlN層405が部分的に除去された開口部が形成されている。さらに、開口部の内側の領域において、チャネル層403が露出するようにInAlGaN層406が選択的に除去されたオーミックリセス部が形成されている。
【0105】
また、AlN層404、InAlN層405およびInAlGaN層406には、チャネル層403が露出するように選択的に除去されたゲートリセスが形成されている。
【0106】
また、ゲートリセスおよびInAlN層405の一部を覆うようにアンドープAlGa1−sN(0<s≦1)で構成されるAlGaN層410が積層されている。
【0107】
オーミックリセス部では、チャネル層403およびInAlGaN層406に接するようにチャネル層403とオーミック接触するソース電極407およびドレイン電極408が形成されている。さらに、AlGaN層410上には、Alで構成される絶縁膜412が積層されている。さらに、絶縁膜412上には、ゲート電極409が形成されている。ゲート電極409下に絶縁膜412があるため、リーク電流を大幅に低減することができる。
【0108】
図7に示す電界効果トランジスタ400は、以下の方法により製造される。当該電界効果トランジスタ400の製造方法を図8の(a)〜(e)に示す。ここでは、例えば、Siで構成される基板401上にMOCVDにより、アンドープのAlNおよびアンドープのAlGaNで構成されるバッファ層402(膜厚400nm)と、アンドープのGaNで構成されるチャネル層403(膜厚1μm)と、アンドープのAlNで構成されるAlN層404(膜厚1nm)と、アンドープのIn0.08Al0.50Ga0.42Nで構成されるInAlGaN層406(膜厚5nm)と、アンドープのIn0.18Al0.82Nで構成されるInAlN層405(膜厚15nm)とを、順に積層する(図8の(a))。
【0109】
次に、チャネル層403の一部を露出させたゲートリセス(凹部)を形成する。はじめに、InAlN層405上に、所定の位置にゲートリセスを形成するためのマスクとなるフォトレジストを形成する。そして、このフォトレジストをマスクとして、例えば、Clガスを用いたICPエッチングによりInAlN層405、InAlGaN層406およびAlN層404を選択的に除去してチャネル層403の一部を露出させたゲートリセス(凹部)を形成する(図8の(b))。
【0110】
続いて、ゲートリセスにおいて露出したチャネル層403、AlN層404、およびInAlN層405を覆うように、例えば、MOCVDによりアンドープのAl0.15Ga0.85Nで構成されるAlGaN層410(膜厚20nm)を形成する(図8の(c))。
【0111】
次に、チャネル層403の一部を露出させたゲートリセス(凹部)を形成する。はじめに、InAlN層405上に、所定の位置にゲートリセスを形成するためのマスクとなるフォトレジストを形成する。そして、このフォトレジストをマスクとして、例えば、Clガスを用いたICPエッチングによりAlGaN層410を選択的に除去した後、InAlN層405およびAlGaN層410上において、例えば、原子層堆積(Atomic Layer Deposition:ALD)によりアルミナ(Al)で構成される絶縁膜412(膜厚10nm)を形成する。
【0112】
続いて、フォトレジストをマスクとして、例えば、フッ化水素酸(HF)水溶液を用いて絶縁膜412を選択的にエッチングして、InAlN層405の一部を露出させる。次に、フォトレジストをマスクとして、例えば、Clガスを用いたICPエッチングにより、露出したInAlN層405の一部をさらに除去してInAlGaN層406が露出するように開口部を形成する。続いて、フォトレジストをマスクとして、開口部の内側の領域においてInAlGaN層406を選択的に除去し、チャネル層403の一部を露出させたオーミックリセスを形成する(図8の(d))。
【0113】
その後、同一の基板401に形成された複数の素子(電界効果トランジスタ400)を分離するための素子分離を行った後、オーミックリセス部分においてチャネル層403およびInAlGaN層406に接するように、ソース電極407およびドレイン電極408を形成する。ソース電極407およびドレイン電極408は、例えば、チタン(Ti)とアルミニウム(Al)とで構成される。ソース電極407およびドレイン電極408は、例えば、電子ビーム蒸着とリフトオフとにより形成される。ここで、さらにコンタクト抵抗を低減するため、例えば600℃、N雰囲気中で熱処理を行ってもよい。
【0114】
続いて、InAlGaN層406上のゲートリセスに、ニッケル(Ni)と金(Au)とで構成されるゲート電極409を、例えば、電子ビーム蒸着とリフトオフとにより形成する(図8の(e))。これにより、図7に示す電界効果トランジスタ400を作製することができる。
【0115】
以上、本実施の形態に係る電界効果トランジスタ400によれば、ゲート電極409におけるリーク電流を減少させることができ、良好な特性を有する電界効果トランジスタ400を実現することができる。
【0116】
以上、本発明の電界効果トランジスタについて、実施の形態に基づいて説明したが、本発明は、これらの実施の形態に限定されるものではない。本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。また、発明の趣旨を逸脱しない範囲で、複数の実施の形態における各構成要素を任意に組み合わせてもよい。
【0117】
例えば、上記した実施の形態においては、基板101、201、301、401としてSiを用いているが、基板101、201、301、401は、SiC、サファイア、酸化亜鉛(ZnO)、ホウ化ジルコニウム(ZrB)等の異種基板、あるいはGaNやAlN等のIII−V族窒化物半導体基板を用いてもよい。
【0118】
また、AlN層404の形成は省略してもよい。
【0119】
また、絶縁膜412にALDにより堆積したAlを用いた例を説明したが、窒化ケイ素(Si)、酸化ケイ素(SiO)、窒化アルミニウム(AlN)等を用いてもよく、また、堆積方法もMOCVDやプラズマ援用化学気相堆積法(Plasma−assisted Chemcal Vapor Deposition:PCVD)を用いてもよい。
【0120】
ここで、示した電界効果トランジスタ構造エピタキシャル成長層は、所望のデバイス特性が実現できる限りはいかなる組成比、あるいはいかなる多層構造を含んでも良く、その結晶成長方法はMOCVDでなく、例えば、分子線エピタキシー(Molecular Beam Epitaxy:MBE)あるいはハイドライド気相成長法(Hydride Vapor Phase Epitaxy:HVPE)による層を含む形でも良い。
【0121】
また、本発明は、ショットキー電極とオーミック電極の二端子で構成されるダイオードにも適用することが可能である。
【0122】
本実施の形態における電界効果トランジスタおよびその製造方法により、寄生抵抗が大幅に低減された電界効果トランジスタを実現することが可能となる。
【産業上の利用可能性】
【0123】
本発明の電界効果トランジスタは、ミリ波通信用途等に用いられる高周波デバイス、スイッチング電源、インバータ回路又はモータドライバ等のテレビ他の民生機器の電源回路等で用いられるパワーデバイスとして有用である。
【符号の説明】
【0124】
100,200,300,400,1000 電界効果トランジスタ
101,201,301,401,1111 基板
102,202,302,402 バッファ層
103,203,303,403 チャネル層(GaN膜)
104,204,304,404 AlN層(AlN膜)
105,205,305,405 InAlN層(InAlN膜)
106,206,306,406 InAlGaN層(InAlGaN膜)
107,207,307,407,1115 ソース電極(オーミック電極)
108,208,308,408,1116 ドレイン電極(オーミック電極)
109,209,309,409,1117 ゲート電極
210,410 AlGaN層(第一の半導体層)
211 p型半導体層(第二の半導体層)
412 絶縁膜
1112 電子走行層
1113 バリア層
1114 キャップ層
図1
図2
図3
図4
図5
図6
図7
図8
図9
【国際調査報告】