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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】特開2018-195368(P2018-195368A)
(43)【公開日】2018年12月6日
(54)【発明の名称】半導体装置
(51)【国際特許分類】
   G11C 5/14 20060101AFI20181109BHJP
   H01L 21/822 20060101ALI20181109BHJP
   H01L 27/04 20060101ALI20181109BHJP
   G11C 11/4074 20060101ALI20181109BHJP
【FI】
   G11C5/14 400
   H01L27/04 D
   G11C11/4074
【審査請求】未請求
【請求項の数】6
【出願形態】OL
【全頁数】15
(21)【出願番号】特願2017-100852(P2017-100852)
(22)【出願日】2017年5月22日
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】100103894
【弁理士】
【氏名又は名称】家入 健
(72)【発明者】
【氏名】藤谷 健児
【テーマコード(参考)】
5F038
5M024
【Fターム(参考)】
5F038BE09
5F038BG05
5F038BH19
5F038CD02
5F038CD06
5F038CD09
5F038DF01
5F038DF05
5F038DT12
5F038DT18
5F038EZ20
5M024AA24
5M024BB29
5M024FF13
5M024FF25
5M024PP01
5M024PP02
5M024PP07
(57)【要約】
【課題】従来の半導体装置では、電源ノイズを抑制すると動作速度を上昇させることができない問題があった。
【解決手段】一実施の形態によれば、半導体装置は、第1の電源配線と、第1の電源配線上の分岐点から分岐して設けられる第2の電源配線と、第2の電源配線から電源供給を受ける内部回路と、内部回路に動作クロックを供給するクロック生成回路と、を有し、第1の電源配線うち分岐点よりも電源供給源に近い位置から取得される判定閾値電圧VCC0と、第2の電源配線から取得されるモニタ電圧VCC1と、の電圧差が一定の電圧を超えた場合に、モニタ電圧VCC1と判定閾値電圧VCC0との電圧差が予め定めた復帰可能電圧に復帰するまで動作クロックのエッジ発生タイミングを変化させる。
【選択図】図5
【特許請求の範囲】
【請求項1】
第1の電源配線と、
前記第1の電源配線上の分岐点から分岐して設けられる第2の電源配線と、
前記第1の電源配線うち前記分岐点よりも電源供給源に近い位置から取得される判定閾値電圧と、前記第2の電源配線から取得されるモニタ電圧と、の電圧差が予め設定した第1の電圧閾値以上となった場合にイネーブル状態となり、前記判定閾値電圧と前記モニタ電圧との電圧差が前記第1の電圧閾値よりも小さな第2の閾値電圧以下となったことに応じてディスイネーブル状態となる電源変動検出信号を出力する電源変動検出回路と、
前記第2の電源配線から電源供給を受ける内部回路と、
前記内部回路に動作クロックを供給するクロック生成回路と、を有し、
前記クロック生成回路は、前記電源変動検出信号がイネーブル状態となっている期間は前記動作クロックの立ち上がりエッジ又は立ち下がりエッジの発生タイミングを前記電源変動検出信号がディスイネーブル状態となっている期間とは異なるものとする半導体装置。
【請求項2】
前記電源変動検出回路は、前記第2の電源配線のうち前記内部回路が接続される接続点の近傍から前記モニタ電圧を取得する請求項1に記載の半導体装置。
【請求項3】
前記クロック生成回路は、ループ状に直列接続された奇数個のインバータを含み、複数の前記インバータのいずれか1つの出力を前記動作クロックとして出力する発振回路を有し、
前記電源変動検出信号がイネーブル状態である場合は、前記発振回路を構成するインバータの個数を前記電源変動検出信号がディスイネーブル状態である場合よりも多くなるように回路構成を切り替える請求項1に記載の半導体装置。
【請求項4】
前記電源変動検出回路は、
前記第1の電源配線のうち前記分岐点から第1の距離となる第1の計測点から取得される第1の判定閾値電圧と、前記モニタ電圧と、の電圧差が予め設定した第3の電圧閾値以上となった場合にイネーブル状態となり、前記第1の判定閾値電圧と前記モニタ電圧との電圧差が前記第3の電圧閾値よりも小さな第4の閾値電圧以下となったことに応じてディスイネーブル状態となる第1の電源変動検出信号を出力する第1の比較器と、
前記第1の電源配線のうち前記分岐点からの距離が前記第1の距離よりも小さな第2の距離となる第2の計測点から取得される第2の判定閾値電圧と、前記モニタ電圧と、の電圧差が予め設定した第5の電圧閾値以上となった場合にイネーブル状態となり、前記第2の判定閾値電圧と前記モニタ電圧との電圧差が前記第5の電圧閾値よりも小さな第6の閾値電圧以下となったことに応じてディスイネーブル状態となる第2の電源変動検出信号を出力する第2の比較器と、を有し、
前記クロック生成回路は、
入力信号の論理レベルとは逆の論理レベルとなるように第1の出力信号の論理レベルを切り替える位相反転回路と、
前記第1の出力信号の論理レベルに合うように第2の出力信号の論理レベルを切り替える第1のバッファ回路と、
前記第2の出力信号の論理レベルに合うように第3の出力信号の論理レベルを切り替える第2のバッファ回路と、
前記第3の出力信号の論理レベルに合うように第4の出力信号の論理レベルを切り替える第3のバッファ回路と、
前記第1の電源変動検出信号及び前記第2の電源変動検出信号に応じて前記第2から第4の出力信号のいずれか1つを選択して前記位相反転回路への入力信号とする選択回路と、を有する請求項1に記載の半導体装置。
【請求項5】
前記クロック生成回路は、前記電源変動検出信号がイネーブル状態となっている期間は前記動作クロックの周波数を前記電源変動検出信号がディスイネーブル状態となっている期間よりも低くする請求項1に記載の半導体装置。
【請求項6】
前記内部回路は、異なる動作クロックで動作する第1の内部回路と第2の内部回路とを含み、
前記クロック生成回路は、前記第1の内部回路に与える第1の動作クロックと、前記第2の内部回路に与える第2の動作クロックと、を出力し、
前記電源変動検出信号がイネーブル状態となっている期間は前記第1の動作クロックと前記第2の動作クロックとに位相差を付けて前記第1の動作クロック及び前記第2の動作クロックを出力し、前記電源変動検出信号がディスイネーブル状態となっている期間は前記第1の動作クロックと前記第2の動作クロックとの位相を揃えて前記第1の動作クロック及び前記第2の動作クロックを出力する請求項1に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体装置に関し、例えば動作クロックに同期して動作する内部回路を有する半導体装置に関する。
【背景技術】
【0002】
近年、半導体装置では、動作クロックの速度の向上が求められる一方で、装置の小型化に伴い、消費電力低減対策が必要となっている。この要求を満たすため、半導体装置に供給する電源電圧を低下させることで、動作速度の向上に伴う消費電力の上昇を抑制することが行われている。ここで、回路素子に供給する電源電圧が低下すると、回路動作を維持するために実際に回路素子に与えられる電源電圧と半導体装置に供給される電源電圧との差(電源ノイズマージン)が小さくなる問題が生じる。この電源ノイズマージンの減少の一例と、電源ノイズマージン減少への対策の一例が特許文献1に開示されている。
【0003】
特許文献1では、半導体記憶装置と半導体記憶装置のリフレッシュ制御方法が開示されている。この半導体記憶装置は例えば、DRAM(Dynamic Random Access Memory)である。DRAMでは、複数のメモリ部を備え、複数のメモリ部に設けられた多数のメモリ素子に記憶されたデータの破損を防ぐために一定の周期で、メモリ素子に記憶されたデータをセンスアンプで増幅するリフレッシュ動作を行う。このリフレッシュ動作では、同じタイミングで通常の読み出し動作よりも多くの回路が動作するため、リフレッシュ動作に合わせた消費電流の増加と消費電流の増加に伴う電源電圧の低下が顕著になる。
【0004】
そこで、特許文献1に開示されたリフレッシュ制御方法は、この電源電圧の低下を緩和する一つの方法が例示されている。特許文献1の半導体記憶装置は、複数のメモリ部を備える半導体記憶装置であって、前記複数のメモリ部には、共通のクロックが入力され、各前記メモリ部は、メモリセルアレイと、前記クロックに基づいて前記メモリセルアレイの動作を制御する制御回路と、入力された前記クロックを遅延させて前記制御回路に入力する遅延回路とを有し、前記複数のメモリ部のリフレッシュ動作において、各前記メモリ部の前記遅延回路は、入力された前記クロックを、前記メモリ部毎に遅延量を異ならせて、前記制御回路に入力する。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2011−28790号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかし、消費電流の増加に伴う電源電圧の低下の度合いは、例えば、リフレッシュ動作の対象となっているメモリ部に記憶されているデータの状態等の半導体装置内に設けられる複数の内部回路の状態の違いによって異なり、必ずしもメモリ部毎に動作を遅延させる必要がない場合もある。そのため、特許文献1に記載された半導体記憶装置のように、リフレッシュ動作に合わせて一様にメモリ部毎に供給するクロックの遅延量を異ならせる場合、回路の動作速度を向上させることが困難になるという問題があった。
【0007】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0008】
一実施の形態によれば、半導体装置は、第1の電源配線と、第1の電源配線上の分岐点から分岐して設けられる第2の電源配線と、第2の電源配線から電源供給を受ける内部回路と、内部回路に動作クロックを供給するクロック生成回路と、を有し、第1の電源配線うち前記分岐点よりも電源供給源に近い位置から取得される判定閾値電圧と、第2の電源配線から取得されるモニタ電圧と、の電圧差が一定の電圧を超えた場合に、モニタ電圧と判定閾値電圧との電圧差が予め定めた復帰可能電圧に復帰するまで動作クロックのエッジ発生タイミングを変化させる。
【発明の効果】
【0009】
前記一実施の形態によれば、半導体装置は、内部回路に供給される電源電圧の低下度合いに応じて内部回路の動作状態を変化させて電源電圧の低下度合いを一時的に調整できる。
【図面の簡単な説明】
【0010】
図1】実施の形態1にかかる半導体装置のブロック図である。
図2】実施の形態1にかかる内部回路のブロック図である。
図3】実施の形態1にかかる電圧差検出回路11の一例と電圧差検出回路11に入力される電圧を説明する図である。
図4】実施の形態1にかかるクロック生成回路のブロック図である。
図5】実施の形態1にかかる半導体装置の動作を説明するタイミングチャートである。
図6】実施の形態2にかかる半導体装置のブロック図である。
図7】実施の形態2にかかる電圧差検出回路のブロック図である。
図8】実施の形態2にかかるクロック生成回路のブロック図である。
図9】実施の形態3にかかる半導体装置のブロック図である。
図10】実施の形態3にかかるクロック生成回路のブロック図である。
図11】実施の形態3にかかる半導体装置の動作を説明するタイミングチャートである。
【発明を実施するための形態】
【0011】
説明の明確化のため、以下の記載及び図面は、適宜、省略、及び簡略化がなされている。また、各図面において、同一の要素には同一の符号が付されており、必要に応じて重複説明は省略されている。
【0012】
まず、実施の形態1にかかる半導体装置1のブロック図を図1に示す。半導体装置1は、それぞれが動作クロックに基づき動作する複数の内部回路を有するものであり、内部回路としては、以下で示すチャージポンプ回路の他に特許文献1に記載のメモリ部等も考えることができる。また、内部回路では、動作クロックの立ち上がりエッジ又は立ち下がりエッジの入力に応じてトランジスタのオンとオフが切り替えられ、消費電流が増加する特徴を有する。
【0013】
図1に示すように、実施の形態1にかかる半導体装置1は、内部回路10、電圧差検出回路11、クロック生成回路12を有する。また、半導体装置1では、パッドP1に与えられる電源電圧を、主電源配線W0を用いてチップ全体に分配し、分配された電源電圧を更に主電源配線W0から分岐させた分岐電源配線W2を用いて内部回路に分配する。なお、図1に示した分岐電源配線W1は、主電源配線W0の電圧をモニタするために用いられる配線であり、分岐電源配線W1に流れる電流は極めてわずかであるものとする。なお、電圧差検出回路11及びクロック生成回路12についても主電源配線W0から分岐した分岐電源配線を介して供給される電源電圧に基づき動作するが、これらの回路に関する分岐電源配線はこれら回路で消費される電力が内部回路ほど変動するものではなく、この分岐電源配線の電圧変動が小さいため、図示を省略している。
【0014】
なお、以下の説明では、図1において、パッドP1に直接接続されている第1の電源配線W0を主電源配線W0と称す。また、主電源配線W0上の分岐点から分岐して設けられる第2の電源配線W2を分岐電源配線W2と称す。そして、主電源配線W0上において分岐電源配線W2が分岐する分岐点よりも電源供給源(例えばパッドP1)に近い位置から取得される電圧値を判定閾値電圧VCC0と称し、分岐電源配線W2から取得される電圧をモニタ電圧VCC1と称す。また、判定閾値電圧VCC0は、主電源配線W0上の電圧取得点から分岐される分岐電源配線W1を介して電圧差検出回路11に与えられる。
【0015】
内部回路10は、動作クロックCLKに基づきオン・オフが切り替えられるトランジスタを含み、この動作クロックCLKに基づき動作する。以下の説明では、内部回路10の一例として、チャージポンプ回路を説明する。そこで、図2に実施の形態1にかかる内部回路10のブロック図を示す。
【0016】
図2に示すように、内部回路10は、チャージポンプ回路21、22を有する。チャージポンプ回路21、22は、分岐電源配線W2から供給される電源電圧VCC1を昇圧して昇圧電圧VP1、VP2を出力する。このチャージポンプ回路21、22は、動作クロックCLKに基づき回路を構成するトランジスタのオン・オフを切り替えることで、分岐電源配線W2から供給される電荷をポンプコンデンサに蓄積する動作と、ポンプコンデンサに蓄積された電荷を出力コンデンサに供給する動作と、を繰り返し行う。従って、チャージポンプ回路21、22では、動作クロックCLKの周波数が高い時には分岐電源配線W2を介して消費する電流が多くなり、動作クロックCLKの周波数が低い時には分岐電源配線W2を介して消費する電流が少なくなる。
【0017】
電圧差検出回路11は、主電源配線W0の電圧VCC0と分岐電源配線W2の電圧VCC1との電圧差を検出して、この電圧差に応じて電源変動検出信号DETの論理レベルを切り替える。電源変動検出信号DETは、ハイレベル状態(例えば、電源電圧レベル)がイネーブル状態であり、ロウレベル状態(例えば、接地電圧レベル)がディスイネーブル状態である。
【0018】
具体的には、電圧差検出回路11は、主電源配線W0において分岐電源配線W1が分岐する分岐点よりも電源供給源(例えば、パッドP1)に近い位置から取得される判定閾値電圧VCC0と、分岐電源配線W1から取得されるモニタ電圧VCC1と、の電圧差に基づき電源変動検出信号DETの論理レベルを切り替える。実施の形態1で説明する例では、電圧差検出回路11は、判定閾値電圧VCC0とモニタ電圧VCC1との電圧差が予め設定した第1の電圧閾値VT1以上となった場合に電源変動検出信号DETをイネーブル状態とする。また、電圧差検出回路11は、判定閾値電圧VCC0とモニタ電圧VCC1との電圧差が第1の電圧閾値VT1よりも小さな第2の閾値電圧VT2以下となったことに応じて電源変動検出信号DETをディスイネーブル状態とする。
【0019】
ここで、図3に実施の形態1にかかる電圧差検出回路11の一例と電圧差検出回路11に入力される電圧を説明する図を示す。図3に示すように、主電源配線W0には配線抵抗R01、R02が存在する。そして、電圧差検出回路11は、主電源配線W0から分岐電源配線W2が分岐する分岐点よりもパッドP1に近い位置から分岐した分岐電源配線W11により判定閾値電圧VCC0を取得する。ここで、図3で示す例では、パッドP1と主電源配線W0から分岐電源配線W1が分岐する分岐点と、の間の配線抵抗をR01とし、主電源配線W0から分岐電源配線W1が分岐する分岐点と、主電源配線W0から分岐電源配線W2が分岐する分岐点と、の間の配線抵抗をR02とした。分岐電源配線W2には、主電源配線W0から分岐電源配線W2が分岐する分岐点と分岐電源配線W2において内部回路10が接続される接続点との間に配線抵抗R2が存在する。そして、電圧差検出回路11は、分岐電源配線W2上において内部回路10が接続される接続点の近傍からモニタ電圧VCC1を取得する。別の観点では、電圧差検出回路11は、内部回路10の消費電流の影響により分岐電源配線W2の配線抵抗R2に起因する電圧降下が現れる点からモニタ電圧を取得する。
【0020】
また、図3に示すように、判定閾値電圧VCC0は、寄生抵抗R01に電流I1が流れることにより生じる電圧分だけ電源電圧VCCよりも小さな電圧となる。モニタ電圧VCC1は、寄生抵抗R02に電流I2が流れることにより生じる電圧と寄生抵抗R2に電流I2が流れることにより生じる電圧とを合計した電圧分だけ電源電圧VCC0よりも小さな電圧となる。
【0021】
電圧差検出回路11は、比較器23を有する。この比較器23は、例えば、ヒステリシスコンバータである。比較器23は、判定閾値電圧VCC0とモニタ電圧VCC1との電圧差が第1の閾値電圧VT1よりも大きくなったことに応じて電源変動検出信号DETをイネーブル状態とする。また、比較器23は、電源変動検出信号DETをイネーブル状態とした後は、判定閾値電圧VCC0とモニタ電圧VCC1との電圧差が第1の閾値電圧VT1よりも小さい第2の閾値電圧VT2よりも小さくなるまで電源変動検出信号DETをイネーブル状態に維持する。そして、比較器23は、判定閾値電圧VCC0とモニタ電圧VCC1との電圧差が第2の閾値電圧VT1以下となったことに応じて電源変動検出信号DETをディスイネーブル状態に切り替える。比較器23は、電源変動検出信号DETをディスイネーブル状態とした後は、判定閾値電圧VCC0とモニタ電圧VCC1との電圧差が第1の閾値電圧VT1以上となるまで電源変動検出信号DETをディスイネーブル状態で維持する。
【0022】
クロック生成回路12は、内部回路10に動作クロックCLKを供給する。また、クロック生成回路12は、電源変動検出信号DETがイネーブル状態となっている期間は動作クロックCLKの立ち上がりエッジ又は立ち下がりエッジの発生タイミングを電源変動検出信号DETがディスイネーブル状態となっている期間とは異なるものとする。実施の形態1では、クロック生成回路12は、電源変動検出信号DETがイネーブル状態となっている期間における動作クロックCLKの周波数を電源変動検出信号DETがディスイネーブル状態となっている期間の周波数よりも低くする。
【0023】
ここで、クロック生成回路12の回路構成の一例を説明する。図4に実施の形態1にかかるクロック生成回路12のブロック図を示す。図4に示すように、クロック生成回路12は、遅延時間切替回路13、遅延回路14、位相反転回路15を有する。遅延時間切替回路13は、電源変動検出信号DETを受けて遅延回路14に遅延量制御信号Dcontを出力する。遅延時間切替回路13は、直列に接続されるインバータ24、25を有する。つまり。遅延時間切替回路13は、電源変動検出信号DETを遅延量制御信号Dcontとして遅延時間切替回路13に与えるバッファ回路である。
【0024】
遅延回路14と位相反転回路15は、ループ状に直列接続された奇数個のインバータによりリングオシレータを構成する。遅延回路14は、遅延量制御信号Dcontに応じて、リングオシレータに含まれるインバータの個数を増減させる。ここで、遅延回路14は、2つのインバータをインバータ増減の単位とする。また、クロック生成回路12は、遅延回路14が出力するクロック信号を動作クロックCLKとする。
【0025】
遅延回路14は、第1のバッファ回路(例えば、バッファ回路BUF11)、第2のバッファ回路(例えば、バッファ回路BUF12)、選択回路SEL10を有する。バッファ回路BUF11は、直列に接続されたインバータ31、32により位相反転回路15が出力する反転動作クロックCLKinvを後段の回路に伝達する。バッファ回路BUF12は、直列に接続されたインバータ33、34によりバッファ回路BUF11が出力した信号を後段の回路に伝達する。選択回路SEL10は、遅延量制御信号Dcontがイネーブル状態のときは、バッファ回路BUF12が出力する信号を選択して動作クロックCLKを出力する。また、選択回路SEL10は、遅延量制御信号Dcontがディスイネーブル状態のときは、バッファ回路BUF11が出力する信号を選択して動作クロックCLKを出力する。
【0026】
ここで、選択回路SEL10は、インバータ35、AND回路36、37、OR回路38を有する。インバータ35は、遅延量制御信号Dcontの反転信号をAND回路36に出力する。AND回路36は、インバータ35で反転された遅延量制御信号Dcontがハイレベルであるとき、つまり、遅延量制御信号Dcontがディスイネーブル状態であるときにバッファ回路BUF11の出力信号をOR回路38に伝達する。AND回路37は、遅延量制御信号Dcontがハイレベルであるとき、つまり、遅延量制御信号Dcontがイネーブル状態であるときにバッファ回路BUF12の出力信号をOR回路38に伝達する。OR回路38は、AND回路36が出力した信号とAND回路37が出力した信号との論理和となる信号を動作クロックCLKとして出力する。
【0027】
位相反転回路15は、インバータ39を有する。そして、インバータ39は、動作クロックCLKを反転した信号を反転動作クロックCLKinvとして出力する。
【0028】
ここで、遅延回路14と位相反転回路15により構成されたリングオシレータは、ループ状に直列接続されるインバータが奇数個である時にクロック信号を生成する。一般的に、リングオシレータは、ループ状に直列接続されるインバータの個数が多ければ生成するクロック信号の周波数を低くし、ループ状に直列接続されるインバータの個数が少なければ生成するクロック信号の周波数を高くすることができる。図4で示したクロック生成回路12では、遅延量制御信号Dcontがイネーブル状態のときは、ループ状に直列接続されるインバータの個数が5段(バッファ回路BUF11、BUF12及びインバータ39に含まれるインバータ数)である。また、クロック生成回路12は、遅延量制御信号Dcontがディスイネーブル状態のときは、ループ状に直列接続されるインバータの個数が3段(バッファ回路BUF11及びインバータ39に含まれるインバータ数)となる。そのため、クロック生成回路12は、遅延量制御信号Dcontがイネーブル状態となったときには、遅延量制御信号Dcontがディスイネーブル状態となったときよりもクロック信号の周波数を低くすることができる。
【0029】
続いて、実施の形態1にかかる半導体装置1の動作について説明する。図5に実施の形態1にかかる半導体装置1の動作を説明するタイミングチャートを示す。図5に示すように、実施の形態1にかかる半導体装置1では、タイミングT1からチャージポンプ回路21、22の動作を開始させる。そして、チャージポンプ回路21、22がポンプ動作を開始すると、これら回路における消費電流が増加するため、モニタ電圧VCC1が時間と共に低下する。実施の形態1にかかる半導体装置1では、タイミングT1でチャージポンプ回路21、22の動作開始からモニタ電圧VCC1と判定閾値電圧VCC0との差が第1の閾値電圧VT1未満である期間は、電源変動検出信号DET及び遅延量制御信号Dcontをロウレベル(ディスイネーブル状態)とする。そのため、この期間中は、クロック生成回路12がバッファ回路BUF11及びインバータ39に含まれる3つのインバータによりリングオシレータを構成し、当該リングオシレータにより動作クロックCLKを生成する。
【0030】
そして、タイミングT2においてモニタ電圧VCC1と判定閾値電圧VCC0との差が第1の閾値電圧VT1以上となったことに応じて、電圧差検出回路11が電源変動検出信号DETをロウレベル(ディスイネーブル状態)からハイレベル(イネーブル状態)に切り替える。また、この電源変動検出信号DETの切り替わりに応じて、遅延時間切替回路13が遅延量制御信号Dcontをロウレベル(ディスイネーブル状態)からハイレベル(イネーブル状態)に切り替える。実施の形態1にかかる半導体装置1では、タイミングT2からモニタ電圧VCC1と判定閾値電圧VCC0との差が第2の閾値電圧VT2以下となるまで期間は、電源変動検出信号DET及び遅延量制御信号Dcontをハイレベル(イネーブル状態)に維持する。そのため、この期間中は、クロック生成回路12がバッファ回路BUF11、BUF12及びインバータ39に含まれる5つのインバータによりリングオシレータを構成し、当該リングオシレータにより動作クロックCLKを生成する。つまり、この期間は、タイミングT2以前よりも動作クロックCLKの周波数が低くなる。
【0031】
そして、実施の形態1にかかる半導体装置1では、動作クロックCLKの周波数を低くしている期間は、単位時間当たりのチャージポンプ回路21、22の消費電流が低下するため、モニタ電圧VCC1が判定閾値電圧VCC0に近づくように上昇する。その後、タイミングT3でモニタ電圧VCC1と判定閾値電圧VCC0との差が第2の閾値電圧VT2以下となったことに応じて、電圧差検出回路11が電源変動検出信号DETをハイレベル(イネーブル状態)からロウレベル(ディスイネーブル状態)に切り替える。また、この電源変動検出信号DETの切り替わりに応じて、遅延時間切替回路13が遅延量制御信号Dcontをハイレベル(イネーブル状態)からロウレベル(ディスイネーブル状態)に切り替える。実施の形態1にかかる半導体装置1では、タイミングT3からモニタ電圧VCC1と判定閾値電圧VCC0との差が第1の閾値電圧VT1以上となるまで期間は、電源変動検出信号DET及び遅延量制御信号Dcontをロウレベル(ディスイネーブル状態)に維持する。そのため、タイミングT3以降は、クロック生成回路12がバッファ回路BUF11及びインバータ39に含まれる3つのインバータによりリングオシレータを構成し、当該リングオシレータにより動作クロックCLKを生成する。つまり、この期間は、タイミングT3以前よりも動作クロックCLKの周波数が高くなる。
【0032】
上記説明より、実施の形態1にかかる半導体装置1は、内部回路10が接続される主電源配線W0の電圧であるモニタ電圧VCC1と主電源配線W0の電圧である判定閾値電圧VCC0との差が、第1の閾値電圧以上となってから第2の閾値電圧以下となるまでの間の一時的な期間に内部回路10を動作させる動作クロックCLKの周波数を低下させる。つまり、実施の形態1にかかる半導体装置1は、動作の大部分を本来の周波数を有する動作クロックCLKに基づき内部回路10を動作させながら、モニタ電圧VCC1が低下したときのみ動作クロックCLKの周波数を低下させて分岐電源配線W2に流れる電流を削減することで、モニタ電圧VCC1を本来の電圧に復帰させることができる。これにより、実施の形態1にかかる半導体装置1は、内部回路10に供給される電源電圧の低下を防止しながら、内部回路10を出来るだけ早い周波数の動作クロックCLKで動作させることができる。
【0033】
実施の形態2
実施の形態2では、実施の形態1で説明した半導体装置1の変形例となる半導体装置2について説明する。なお、実施の形態2の説明では、実施の形態1で説明した構成要素と同じ構成要素については実施の形態1と同じ符号を付して説明を省略する。
【0034】
図6に実施の形態2にかかる半導体装置2のブロック図を示す。図6に示すように、実施の形態2にかかる半導体装置2は、実施の形態1にかかる半導体装置1の電圧差検出回路11を電圧差検出回路41に置き換え、クロック生成回路12をクロック生成回路42に置き換えたものである。また、クロック生成回路42は、クロック生成回路12から遅延時間切替回路13を削除すると共に、遅延回路14を遅延回路44に置き換えたものでる。
【0035】
電圧差検出回路41は、モニタ電圧VCC1の電圧レベルに応じて第1の電源変動検出信号DET1と第2の電源変動検出信号DET2とをそれぞれ制御する。
【0036】
そこで、図7に実施の形態2にかかる電圧差検出回路41のブロック図を示す。図7に示すように、電圧差検出回路41は、第1の比較器(比較器231)、第2の比較器(比較器232)を有する。そして、比較器231は、主電源配線W0のうち分岐電源配線W2が分岐する分岐点から第1の距離となる第1の計測点から取得される第1の判定閾値電圧VCC01と、モニタ電圧VCC1と、が入力される。そして、比較器231は、第1の判定閾値電圧VCC01とモニタ電圧VCC1との電圧差が予め設定した第3の電圧閾値VT3以上となった場合に第1の電源変動検出信号DET1をイネーブル状態とする。また、比較器231は、第1の判定閾値電圧VCC01とモニタ電圧VCC1との電圧差が第3の電圧閾値VT3よりも小さな第4の閾値電圧VT4以下となったことに応じて第1の電源変動検出信号DET1をディスイネーブル状態とする。
【0037】
比較器232は、主電源配線W0のうち分岐電源配線W2が分岐する分岐点からの距離が第1の距離よりも小さな第2の距離となる第2の計測点から取得される第2の判定閾値電圧VCC02と、モニタ電圧VCC1と、が入力される。そして、比較器232は、第1の判定閾値電圧VCC02とモニタ電圧VCC1との電圧差が予め設定した第5の電圧閾値VT5以上となった場合に第2の電源変動検出信号DET2をイネーブル状態とする。また、比較器232は、第2の判定閾値電圧VCC02とモニタ電圧VCC1との電圧差が第5の電圧閾値VT5よりも小さな第6の閾値電圧VT6以下となったことに応じて第2の電源変動検出信号DET2をディスイネーブル状態とする。
【0038】
ここで、第1の判定閾値電圧VCC01と第2の判定閾値電圧VCC02とを比較すると、主電源配線W0に形成される電流経路を見たときに第2の判定閾値電圧VCC02の計測点が第1の判定閾値電圧VCC01の計測点よりも下流側に位置するため、第2の判定閾値電圧VCC02の方が低い電圧となる。
【0039】
このようなことから、電圧差検出回路41は、モニタ電圧VCC1が低下していくと、まず、第1の電源変動検出信号DET1をディスイネーブル状態からイネーブル状態に切り替え、さらにモニタ電圧VCC1が低下した場合に第2の電源変動検出信号DET2をディスイネーブル状態からイネーブル状態に切り替える。一方、モニタ電圧VCC1が上昇する局面では、電圧差検出回路41は、まず、第2の電源変動検出信号DET1をイネーブル状態からディスイネーブル状態に切り替え、さらにモニタ電圧VCC1が上昇した場合に第1の電源変動検出信号DET1をイネーブル状態からディスイネーブル状態に切り替える。
【0040】
続いて、クロック生成回路42について説明する。図8に実施の形態2にかかるクロック生成回路42のブロック図を示す。図8に示すように、クロック生成回路42は、遅延回路44、位相反転回路15を有する。また、クロック生成回路42は、バッファ回路BUF21、BUF22、BUF23、選択回路SEL20を有する。
【0041】
バッファ回路BUF21は、インバータ51、52が直列に接続される。バッファ回路BUF22は、インバータ53、54が直列に接続される。バッファ回路BUF23は、インバータ55、56が直列に接続される。そして、バッファ回路BUF21〜BUF23は、直列に接続される。また、バッファ回路BUF21には位相反転回路15が出力する反転動作クロックCLKinvが入力される。バッファ回路BUF21〜BUF23の出力信号は、それぞれ選択回路SEL20に入力される。選択回路SEL20は、第1の電源変動検出信号DET1及び第2の電源変動検出信号DET2に応じてバッファ回路BUF21〜BUF23の出力信号のいずれか1つを選択して位相反転回路15に出力する。また、選択回路SEL20の出力信号は、動作クロックCLKとなる。
【0042】
つまり、実施の形態2にかかるクロック生成回路42では、第1の電源変動検出信号DET1及び第2の電源変動検出信号DET2に基づきバッファ回路BUF21〜BUF23の出力信号のいずれか1つを選択することで、リングオシレータを構成するインバータの個数を増減させる。これにより、実施の形態2にかかる半導体装置2は、モニタ電圧VCC1の電圧レベルに応じて内部回路10に与える動作クロックCLKの周波数を変化させる。
【0043】
上記説明より、実施の形態2にかかる半導体装置2では、モニタ電圧VCC1の電圧レベルに応じて動作クロックCLKの周波数を2段階で切り替えることができる。これにより、実施の形態2にかかる半導体装置2では、実施の形態1にかかる半導体装置1よりもよりきめ細かく、動作クロックCLKの周波数制御を行うことができる。
【0044】
実施の形態3
実施の形態3では、実施の形態1で説明した半導体装置1の変形例となる半導体装置3について説明する。なお、実施の形態3の説明では、実施の形態1で説明した構成要素と同じ構成要素については実施の形態1と同じ符号を付して説明を省略する。
【0045】
図9に実施の形態3にかかる半導体装置3のブロック図を示す。図9に示すように、実施の形態3にかかる半導体装置3は、実施の形態1の半導体装置1のクロック生成回路12をクロック生成回路62に置き換えたものである。また、実施の形態3にかかる半導体装置3は、内部回路として第1の内部回路内部回路10aと第2の内部回路内部回路10bとを有する。第1の内部回路10aは、クロック生成回路62が出力する第2の動作クロックCLKcに基づき動作し、第2の内部回路10bは、クロック生成回路62が出力する第1の動作クロックCLKaに基づき動作する。なお、実施の形態3の説明では、第1の内部回路10a、第2の内部回路10bは共に図2で説明したチャージポンプ回路を含むものとする。
【0046】
クロック生成回路62は、電源変動検出信号DETがイネーブル状態となっている期間は第1の動作クロックCLKaと第2の動作クロックCLKcとに位相差を付けて第1の動作クロックCLKa及び第2の動作クロックCLKcを出力し、電源変動検出信号DETがディスイネーブル状態となっている期間は第1の動作クロックCLKaと第2の動作クロックCLKcとの位相を揃えて第1の動作クロックCLKa及び第2の動作クロックCLKcを出力する。
【0047】
ここで、クロック生成回路62について詳細に説明する。そこで、図10に実施の形態3にかかるクロック生成回路62のブロック図を示す。図10に示すように、クロック生成回路62は、位相差切替回路61、遅延回路64a、64b、位相反転回路15を有する。
【0048】
クロック生成回路62は、遅延回路64a、64bがそれぞれ2つの直列に接続されたバッファ回路(例えば、バッファ回路BUF31、BUF32の組、及び、バッファ回路BUF33、BUF34の組)を有する。また各バッファ回路は2つの直列接続されたインバータを有する。そして、クロック生成回路62は、遅延回路64a、64b及び位相反転回路15を直列接続するとこでリングオシレータを構成する。クロック生成回路62は、遅延回路64aから動作クロックCLKaを出力し、遅延回路64bから動作クロックCLKbを出力する。動作クロックCLKaと動作クロックCLKbはリングオシレータの異なる段から出力されるものであるため、位相が異なる。また、クロック生成回路62は、動作クロックCLKaを第1の動作クロックCLKaとして出力するが、動作クロックCLKbは、位相差切替回路61を介してのみ出力する。
【0049】
位相差切替回路61は、動作クロックCLKaとのいずれか一方を電源変動検出信号DETに基づき選択し、選択した動作クロックを第2の動作クロックCLKcとして出力する。位相差切替回路61は、インバータ81、AND回路82、83、OR回路84を有する。インバータ81は、電源変動検出信号DETの反転信号をAND回路82に出力する。AND回路82は、インバータ81で反転された電源変動検出信号DETがハイレベルであるとき、つまり、電源変動検出信号DETがディスイネーブル状態であるときに動作クロックCLKaをOR回路84に伝達する。AND回路83は、電源変動検出信号DETがハイレベルであるとき、つまり、電源変動検出信号DETがイネーブル状態であるときに動作クロックCLKbをOR回路84に伝達する。OR回路84は、AND回路82が出力した信号とAND回路83が出力した信号との論理和となる信号を第2の動作クロックCLKcとして出力する。
【0050】
続いて、実施の形態3にかかる半導体装置3の動作について説明する。そこで、図11に実施の形態3にかかる半導体装置の動作を説明するタイミングチャートを示す。図11に示すように、実施の形態3にかかる半導体装置3では、タイミングT1から第1の内部回路10a及び第2の内部回路10bの動作を開始させる。そして、第1の内部回路10a及び第2の内部回路10bがそれぞれポンプ動作を開始すると、これら回路における消費電流が増加するため、モニタ電圧VCC1が時間と共に低下する。実施の形態3にかかる半導体装置3では、タイミングT1で第1の内部回路10a及び第2の内部回路10bの動作開始からモニタ電圧VCC1と判定閾値電圧VCC0との差が第1の閾値電圧VT1未満である期間は、電源変動検出信号DETをロウレベル(ディスイネーブル状態)とする。そのため、この期間中は、クロック生成回路62は、第2の動作クロックCLKcとして動作クロックCLKaを選択し、第1の動作クロックCLKaと第2の動作クロックCLKcとが同位相の信号となる。
【0051】
そして、タイミングT2においてモニタ電圧VCC1と判定閾値電圧VCC0との差が第1の閾値電圧VT1以上となったことに応じて、電圧差検出回路11が電源変動検出信号DETをロウレベル(ディスイネーブル状態)からハイレベル(イネーブル状態)に切り替える。実施の形態3にかかる半導体装置3では、タイミングT2からモニタ電圧VCC1と判定閾値電圧VCC0との差が第2の閾値電圧VT2以下となるまで期間は、電源変動検出信号DETをハイレベル(イネーブル状態)に維持する。そのため、この期間中は、クロック生成回路62が第2の動作クロックCLKcとして動作クロックCLKaとは位相が異なる動作クロックCLKbを選択する。つまり、この期間は、第1の動作クロックCLKaと第2の動作クロックCLKbとの位相が異なる。別の観点では、この期間は、タイミングT2以前とは、動作クロックのエッジの発生タイミングが異なる。
【0052】
そして、実施の形態3にかかる半導体装置3では、第1の動作クロックCLKaの位相と第2の動作クロックCLKcの位相とが異なる状態としている期間は、動作クロックのエッジに起因して生じる消費電流のピークが低くなり、かつ、時間的に平滑化されるため、モニタ電圧VCC1が判定閾値電圧VCC0に近づくように上昇する。その後、タイミングT3でモニタ電圧VCC1と判定閾値電圧VCC0との差が第2の閾値電圧VT2以下となったことに応じて、電圧差検出回路11が電源変動検出信号DETをハイレベル(イネーブル状態)からロウレベル(ディスイネーブル状態)に切り替える。実施の形態3にかかる半導体装置3では、タイミングT3からモニタ電圧VCC1と判定閾値電圧VCC0との差が第1の閾値電圧VT1以上となるまで期間は、電源変動検出信号DETをロウレベル(ディスイネーブル状態)に維持する。そのため、タイミングT3以降は、クロック生成回路62が第2の動作クロックCLKcとして動作クロックCLKaを出力する。
【0053】
上記説明より、実施の形態3にかかる半導体装置3では、モニタ電圧VCC1の電圧が低下した際には、分岐電源配線W2に接続される複数の内部回路に与える動作クロックの位相をずらす。これにより、分岐電源配線W2を流れる電流のピーク発生タイミングを時間軸方向に分散させ、電流ピークの大きさを小さくする。これにより、実施の形態3にかかる半導体装置3では、実施の形態1にかかる半導体装置1と同様に分岐電源配線W2の電圧低下を抑制する。
【0054】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は既に述べた実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々の変更が可能であることはいうまでもない。
【符号の説明】
【0055】
1〜3 半導体装置
10、10a、10b 内部回路
11、41 電圧差検出回路
12、42、62 クロック生成回路
13 遅延時間切替回路
14、44、64a、64b 遅延回路
15 位相反転回路
21、22 チャージポンプ回路
23、231、232 比較器
24、25、31〜35、39、51〜56、71〜78、81 インバータ
36、37、82、83 AND回路
38、84 OR回路
61 位相差切替回路
W0 主電源配線
W1、W11、W12 分岐電源配線
W2 分岐電源配線
P1 パッド
BUF11、BUF12、BUF21〜BUF23 バッファ回路
BUF31〜BUF34 バッファ回路
SEL10、SEL20 選択回路
DET 電源変動検出信号
Dcont 遅延量制御信号
CLK、CLKa、CLKb 動作クロック
CLKinv 反転動作クロック
VCC0 判定閾値電圧
VCC1 モニタ電圧
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10
図11