特開2018-195767(P2018-195767A)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】特開2018-195767(P2018-195767A)
(43)【公開日】2018年12月6日
(54)【発明の名称】半導体装置の製造方法
(51)【国際特許分類】
   H01L 27/11507 20170101AFI20181109BHJP
   H01L 27/1159 20170101ALI20181109BHJP
   H01L 21/336 20060101ALI20181109BHJP
   H01L 29/78 20060101ALI20181109BHJP
   H01L 21/8234 20060101ALI20181109BHJP
   H01L 27/06 20060101ALI20181109BHJP
   H01L 27/088 20060101ALI20181109BHJP
   H01L 21/283 20060101ALI20181109BHJP
   H01L 21/316 20060101ALI20181109BHJP
【FI】
   H01L27/11507
   H01L27/1159
   H01L29/78 301F
   H01L29/78 301M
   H01L27/06 102A
   H01L27/088 C
   H01L27/088 H
   H01L21/283 C
   H01L21/283 B
   H01L21/316 X
【審査請求】未請求
【請求項の数】17
【出願形態】OL
【全頁数】22
(21)【出願番号】特願2017-100274(P2017-100274)
(22)【出願日】2017年5月19日
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】特許業務法人筒井国際特許事務所
(72)【発明者】
【氏名】山口 直
【テーマコード(参考)】
4M104
5F048
5F058
5F083
5F140
【Fターム(参考)】
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4M104CC05
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4M104EE15
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4M104GG16
4M104HH14
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(57)【要約】
【課題】HfおよびZrの少なくとも一方とOとを主成分とする金属酸化膜の強誘電性を発現させる。
【解決手段】半導体基板1S上に絶縁膜2を介して酸化ハフニウム膜3を堆積した後、半導体基板1Sに対してマイクロ波MWを照射して酸化ハフニウム膜3を選択的に加熱する。これにより、酸化ハフニウム膜3の結晶中に斜方晶をより多く形成することができるので、酸化ハフニウム膜3にSi等のような不純物を添加しなくても、酸化ハフニウム膜3の強誘電性を発現させることができる。すなわち、逆サイズ効果を有する酸化ハフニウム膜3を強誘電体メモリセルの強誘電体膜として使用できるので、強誘電体メモリセルの微細化を実現することができる。
【選択図】図2
【特許請求の範囲】
【請求項1】
(a)半導体基板上に、HfおよびZrの少なくとも一方とOとを主成分とする金属酸化膜を堆積する工程、
(b)前記金属酸化膜上に導体膜を堆積する工程、
(c)前記金属酸化膜にマイクロ波加熱処理を施す工程、
を有する半導体装置の製造方法。
【請求項2】
請求項1記載の半導体装置の製造方法において、
前記(c)工程を、前記(a)工程後、前記(b)工程前に実施する、半導体装置の製造方法。
【請求項3】
請求項1記載の半導体装置の製造方法において、
前記(c)工程を、前記(b)工程後に実施する、半導体装置の製造方法。
【請求項4】
請求項1記載の半導体装置の製造方法において、
前記(a)工程は、
(a1)前記半導体基板上に第1絶縁膜を形成する工程、
(a2)前記第1絶縁膜を覆うように前記金属酸化膜を堆積する工程、
を有する、半導体装置の製造方法。
【請求項5】
請求項1記載の半導体装置の製造方法において、
前記(a)工程は、
(a1)前記半導体基板の一部で構成され、前記半導体基板の主面から突出する突出部を形成する工程、
(a2)前記突出部を覆うように前記半導体基板の主面上に前記金属酸化膜を堆積する工程、
を有する、半導体装置の製造方法。
【請求項6】
請求項5記載の半導体装置の製造方法において、
前記(a1)工程後、前記(a2)工程前に、前記突出部の表面に第2絶縁膜を形成する工程を有する、半導体装置の製造方法。
【請求項7】
請求項1記載の半導体装置の製造方法において、
前記(b)工程の前記導体膜はTiNを主成分とする、半導体装置の製造方法。
【請求項8】
請求項7記載の半導体装置の製造方法において、
前記導体膜を高周波スパッタリング法で堆積する、半導体装置の製造方法。
【請求項9】
請求項1記載の半導体装置の製造方法において、
前記金属酸化膜に、Si、N、CまたはFのいずれかの元素を1つ以上添加する、半導体装置の製造方法。
【請求項10】
請求項1記載の半導体装置の製造方法において、
前記(c)工程のマイクロ波の周波数が1GHz〜10GHzである、半導体装置の製造方法。
【請求項11】
(a)半導体基板上に第1導体膜を堆積する工程、
(b)前記第1導体膜上に、HfおよびZrの少なくとも一方とOとを主成分とする金属酸化膜を堆積する工程、
(c)前記金属酸化膜上に第2導体膜を堆積する工程、
(d)前記金属酸化膜にマイクロ波加熱処理を施す工程、
を有する半導体装置の製造方法。
【請求項12】
請求項11記載の半導体装置の製造方法において、
前記(d)工程を、前記(b)工程後、前記(c)工程前に実施する、半導体装置の製造方法。
【請求項13】
請求項11記載の半導体装置の製造方法において、
前記(d)工程を、前記(c)工程後に実施する、半導体装置の製造方法。
【請求項14】
請求項11記載の半導体装置の製造方法において、
前記(c)工程の前記第2導体膜はTiNを主成分とする、半導体装置の製造方法。
【請求項15】
請求項14記載の半導体装置の製造方法において、
前記第2導体膜を高周波スパッタリング法で堆積する、半導体装置の製造方法。
【請求項16】
請求項11記載の半導体装置の製造方法において、
前記金属酸化膜に、Si、N、CまたはFのいずれかの元素を1つ以上添加する、半導体装置の製造方法。
【請求項17】
請求項11記載の半導体装置の製造方法において、
前記(d)工程のマイクロ波の周波数が1GHz〜10GHzである、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置の製造方法に関し、例えば、ハフニウム(Hf)およびジルコニウム(Zr)の少なくとも一方と酸素(O)とを主成分とする金属酸化膜を強誘電体膜として用いる半導体装置の製造技術に関する。
【背景技術】
【0002】
例えば、特許文献1には、強誘電体メモリセルを有する集積回路の製法が記載され、酸化ハフニウム、酸化ジルコニウムまたはHfとZrとの混合酸化物を含むアモルファス層を堆積し、その上に、誘電体、導体の酸化物または金属を含む被覆層を堆積した後、アモルファス層を加熱して結晶化する技術が開示されている。また、この特許文献1には、アモルファス層にシリコン等を添加することで、強誘電性を有する状態に結晶化できることが記載されている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開2009/0261395号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
ところで、HfおよびZrの少なくとも一方とOとを主成分とする金属酸化膜は、薄くしても強誘電性を示すことから、この金属酸化膜を強誘電体メモリ等の強誘電体膜として用いることで強誘電体メモリを微細化できる。このため、HfおよびZrの少なくとも一方とOとを主成分とする金属酸化膜の強誘電性を発現させることが望まれている。
【0005】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0006】
一実施の形態における半導体装置の製造方法では、HfおよびZrの少なくとも一方とOとを主成分とする金属酸化膜を半導体基板上に堆積した後、前記金属酸化膜をマイクロ波で選択的に加熱する工程を有する。
【0007】
また、一実施の形態における半導体装置の製造方法では、HfおよびZrの少なくとも一方とOとを主成分とする金属酸化膜を半導体基板上に堆積し、前記金属酸化膜上に導体膜を堆積した後、前記金属酸化膜をマイクロ波で選択的に加熱する工程を有する。
【0008】
また、一実施の形態における半導体装置の製造方法では、HfおよびZrの少なくとも一方とOとを主成分とする金属酸化膜を第1導体膜上に堆積した後、前記金属酸化膜をマイクロ波で選択的に加熱する工程を有する。
【0009】
また、一実施の形態における半導体装置の製造方法では、HfおよびZrの少なくとも一方とOとを主成分とする金属酸化膜を第1導体膜上に堆積し、前記金属酸化膜上に第2導体膜を堆積した後、前記金属酸化膜をマイクロ波で選択的に加熱する工程を有する。
【発明の効果】
【0010】
一実施の形態によれば、HfおよびZrの少なくとも一方とOとを主成分とする金属酸化膜の強誘電性を発現させることができる。
【図面の簡単な説明】
【0011】
図1】酸化ハフニウム膜の成膜工程中の半導体基板の要部断面図である。
図2】酸化ハフニウム膜に対するマイクロ波加熱処理中の半導体基板の要部断面図である。
図3】マイクロ波による加熱処理後における酸化ハフニウム膜の結晶の解析結果を示すグラフ図である。
図4】酸化ハフニウム膜上にキャップ導体膜を堆積した後の半導体基板の要部断面図である。
図5図4のキャップ導体膜の堆積工程後に酸化ハフニウム膜に対してマイクロ波加熱を施している最中の半導体基板の要部断面図である。
図6】キャップ導体膜が有る場合と無い場合とでマイクロ波加熱後における酸化ハフニウム膜の結晶の解析結果を比較して示すグラフ図である。
図7】マイクロ波加熱後における酸化ハフニウム膜の結晶中の斜方晶のX線強度を加熱条件(温度および時間)毎に示すグラフ図である。
図8】マイクロ波加熱後における酸化ハフニウム膜の結晶のX線ピーク強度と加熱温度との関係を示すグラフ図である。
図9】キャップ導体膜をPVD法で堆積した場合の酸化ハフニウム膜の結晶のX線ピーク強度を示すグラフ図である。
図10】キャップ導体膜をCVD法で堆積した場合の酸化ハフニウム膜の結晶のX線ピーク強度を示すグラフ図である。
図11】マイクロ波加熱後における酸化ハフニウム膜の結晶中の斜方晶のX線強度を条件(加熱温度、加熱時間およびキャップ導体膜の堆積方法)毎に示すグラフ図である。
図12】実施の形態1の半導体装置の製造工程中の半導体基板の要部断面図である。
図13図12の後の半導体装置の製造工程のマイクロ波加熱処理中の半導体基板の要部断面図である。
図14図13の後の半導体装置の製造工程中の半導体基板の要部断面図である。
図15図14の後の半導体装置の製造工程中の半導体基板の要部断面図である。
図16】実施の形態1の半導体装置の製造工程のマイクロ波加熱工程で使用したマイクロ波加熱装置の一例の構成図である。
図17】実施の形態2の半導体装置の製造工程中の半導体基板の要部断面図である。
図18図17の後の半導体装置の製造工程であるマイクロ波加熱処理中の半導体基板の要部断面図である。
図19図18の後の半導体装置の製造工程中の半導体基板の要部断面図である。
図20図19の後の半導体装置の製造工程中の半導体基板の要部断面図である。
図21】実施の形態3の半導体装置の製造工程中の半導体基板の要部断面図である。
図22図21の後の半導体装置の製造工程中の半導体基板の要部断面図である。
図23図22の後の半導体装置の製造工程中の半導体基板の要部断面図である。
図24図23の後の半導体装置の製造工程中の半導体基板の要部断面図である。
図25図24の後の半導体装置の製造工程中の半導体基板の要部断面図である。
図26図25の後の半導体装置の製造工程であるマイクロ波加熱処理中の半導体基板の要部断面図である。
図27図26の後の半導体装置の製造工程中の半導体基板の要部断面図である。
図28図27の後の半導体装置の製造工程中の半導体基板の要部断面図である。
図29図28の後の半導体装置の製造工程中の半導体基板の要部断面図である。
図30図29の後の半導体装置の製造工程中の半導体基板の要部断面図である。
【発明を実施するための形態】
【0012】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【0013】
また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【0014】
さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【0015】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0016】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【0017】
<発明者の研究結果>
酸化ハフニウム(HfOx)膜は、薄くしても強誘電性を示す逆サイズ効果を有するので、この酸化膜を強誘電体メモリ等の強誘電体膜として使用することで強誘電体メモリ等の微細化を実現できる。このため、酸化ハフニウム膜の強誘電性を発現させることが望まれている。
【0018】
酸化ハフニウム膜が強誘電性を発現するためには斜方晶(直方晶)と呼ばれる結晶相を形成する必要がある。しかし、斜方晶(Orthorhombic)は準安定相であり、不安定である。このため、成膜後のアモルファス相状態の酸化ハフニウム膜に、例えば、RTA(Rapid Thermal Annealing)またはFA(Furnace)等で熱処理(〜800℃)を施すと、単斜晶(Monoclinic)が形成されてしまう。そこで、酸化ハフニウム膜にシリコン(Si)等のような不純物を微量に添加して上記熱処理を施すと、斜方晶が形成され易くなることが報告されている。しかし、実際には、RTAやFA等では斜方晶を形成することが難しく、高温で熱処理すると単斜晶が形成されてしまう。
【0019】
そこで、本発明者は、成膜後のアモルファス相状態の酸化ハフニウム膜を電磁波(RF:Radio Frequency)で加熱することについて検討した。その結果、成膜後のアモルファス相状態の酸化ハフニウム膜を、例えば、2.45GHzのマイクロ波で選択的に加熱することで、酸化ハフニウム膜にシリコン等のような不純物を添加しないでも、酸化ハフニウム膜の結晶中に斜方晶が形成されることを初めて見出した。この研究結果について図を参照して説明する。
【0020】
図1は酸化ハフニウム膜の成膜工程中の半導体基板の要部断面図、図2は酸化ハフニウム膜に対するマイクロ波加熱処理中の半導体基板の要部断面図である。まず、図1に示すように、例えば、単結晶シリコン(Si)からなる半導体基板(以下、単に基板という)1Sに熱酸化処理を施して、基板1Sの主面上に、例えば、酸化シリコン膜からなる絶縁膜(第1絶縁膜)2を形成する。絶得膜2の厚さは、例えば、1〜3nm程度である。
【0021】
続いて、絶縁膜2上に、例えば、ハフニウム(Hf)と酸素(O)とを主成分とする酸化ハフニウム膜(金属酸化膜)3をALD(Atomic Layer Deposition)法等により堆積する。この成膜後の酸化ハフニウム膜3はアモルファス相状態であり、その厚さは、例えば、10nm程度である。ただし、ここでは、酸化ハフニウム膜3にシリコン等のような不純物を添加していない。
【0022】
その後、図2に示すように、例えば、2.45GHzのマイクロ波MWを基板1Sに照射することで、アモルファス相状態の酸化ハフニウム膜3をマイクロ波で選択的に加熱する。すなわち、酸化ハフニウム膜3中の分極をマイクロ波で振動させて酸化ハフニウム膜3を選択的に加熱する。これにより、酸化ハフニウム膜3を結晶化させる。
【0023】
図3はマイクロ波による加熱処理後における酸化ハフニウム膜の結晶の解析結果を示している。図3の符号Lasは、成膜直後(asデポ)の酸化ハフニウム膜3の結晶構造の解析結果を示し、符号Lw0はマイクロ波加熱後の酸化ハフニウム膜3の結晶構造の解析結果を示している。回折角度30.4°付近のピークは斜方晶となっている。回折角度28.4°付近および31.8°付近のピークは単斜晶となっている。なお、ピークが高いほど、その結晶が多く存在することを示している。
【0024】
本発明者の研究結果によれば、シリコン等のような不純物を添加していない酸化ハフニウム膜に対してRTAやFA等のような通常の加熱処理を施しても酸化ハフニウム膜中に斜方晶は形成されなかった。すなわち、この場合の酸化ハフニウム膜は強誘電性を示さない。
【0025】
これに対して、図3に示すように、酸化ハフニウム膜にマイクロ波加熱を施した場合(Lw0)は、酸化ハフニウム膜3にシリコン等のような不純物を添加していなくても、酸化ハフニウム膜3の結晶中に斜方晶が多く形成される(すなわち、酸化ハフニウム膜3は強誘電性を示す)ことを本発明者が初めて見出した。
【0026】
次に、本発明者は酸化ハフニウム膜上に窒化チタン(TiN)等を主性分とするキャップ導体膜を堆積した場合の酸化ハフニウム膜の結晶構造について検討した。図4は酸化ハフニウム膜上にキャップ導体膜を堆積した後の基板の要部断面図、図5図4のキャップ導体膜の堆積工程後に酸化ハフニウム膜に対してマイクロ波加熱処理を施している最中の基板の要部断面図である。
【0027】
まず、図4に示すように、上記と同様にして、基板1Sの主面に絶縁膜2を形成した後、その上に、アモルファス相状態の酸化ハフニウム膜3を堆積する。この場合も酸化ハフニウム膜3には、シリコン等のような不純物を添加していない。なお、絶縁膜2および酸化ハフニウム膜3の厚さは、図1で説明したのと同じである。
【0028】
続いて、アモルファス相状態の酸化ハフニウム膜3上に、例えば、TiNを主成分とするキャップ導体膜4を堆積する。キャップ導体膜4の厚さは、例えば、10nm程度である。
【0029】
その後、図5に示すように、アモルファス相状態の酸化ハフニウム膜3を、例えば、2.45GHzのマイクロ波MWで選択的に加熱することにより、酸化ハフニウム膜3を結晶化させる。
【0030】
ここで、図6はキャップ導体膜4が有る場合と無い場合とでマイクロ波加熱後における酸化ハフニウム膜3の結晶の解析結果を比較して示している。符号Lw0は図3と同じくキャップ導体膜4が無い場合でマイクロ波加熱処理後の酸化ハフニウム膜3の結晶構造の解析結果を示し,一方、破線で示す符号Lw1はキャップ導体膜4が有る場合でマイクロ波加熱処理後の酸化ハフニウム膜3の結晶構造の解析結果を示している。回折角度30.4°付近のピークは斜方晶となっており、回折角度28.4°付近および31.8°付近のピークは単斜晶となっている。この図6から、キャップ導体膜4が有る場合(Lw1)は、キャップ導体膜4が無い場合(Lw0)に比べて、酸化ハフニウム膜3の結晶中の単斜晶が減少する上、斜方晶が増加する(すなわち、酸化ハフニウム膜3は強誘電性を示す)ことが判明した。
【0031】
また、図7はマイクロ波加熱後における酸化ハフニウム膜3の結晶中の斜方晶のX線強度を加熱条件(温度および時間)毎に示している。この図7から、例えば、400℃で5分の加熱条件と、300℃で30分の加熱条件で、酸化ハフニウム膜3の結晶中の斜方晶が最大になることが判明した。
【0032】
また、図8はマイクロ波加熱後における酸化ハフニウム膜3の結晶のX線ピーク強度と加熱温度との関係を示している。符号Loは斜方晶、折れ線Lm1,Lm2は単斜晶を示している。この図8から、加熱温度が600℃以上になると、酸化ハフニウム膜3の結晶中の斜方晶が低下する一方で、単斜晶が再結晶化して増加することが判明した。
【0033】
したがって、図7および図8から、マイクロ波加熱時の最適温度は、例えば、300℃以上、600℃未満、好ましくは、300℃以上、500℃以下、最も好ましくは、300℃以上、400℃以下であることが分かる。なお、この温度は、例えば、マイクロ波加熱処理時に基板1Sの裏面に設置された熱電対等のような温度センサによって測定された温度である。
【0034】
また、本発明者は、キャップ導体膜4の成膜方法の違い応じて酸化ハフニウム膜中の結晶に変化が生じるかについて検討した。図9はキャップ導体膜4をPVD(Physical Vapor Deposition)法で堆積した場合の酸化ハフニウム膜3の結晶のX線ピーク強度を示し、図10はキャップ導体膜4をCVD(Chemical Vapor Deposition)法で堆積した場合の酸化ハフニウム膜3の結晶のX線ピーク強度を示している。また、図11はマイクロ波加熱後における酸化ハフニウム膜3の斜方晶のX線強度を条件(加熱温度、加熱時間およびキャップ導体膜4の堆積方法)毎に示している。
【0035】
この図9および図10から、CVD法よりもPVD法でキャップ導体膜4を堆積した方が、酸化ハフニウム膜3に多くの斜方晶が形成されることが判明した。そして、図11から、キャップ導体膜4をPVD法で形成し、マイクロ波加熱時の条件を、例えば、300℃、30分程度とすることで、酸化ハフニウム膜3中に斜方晶が最も多く形成されることが判明した。すなわち、アモルファス相状態の酸化ハフニウム膜3上に、低温かつ低ダメージのPVD法でキャップ導体膜4を堆積した後、酸化ハフニウム膜3をマイクロ波加熱することで、酸化ハフニウム膜3中に斜方晶が最も多く形成されることが判明した。
【0036】
さらに、本発明者の研究結果によれば、上記方法を採用することで、マイクロ波加熱による酸化ハフニウム膜3の結晶化の後に、より高い温度で熱処理を施しても酸化ハフニウム膜3の斜方晶を維持できる(すなわち、酸化ハフニウム膜3の強誘電性を維持できる)ことが判明した。
【0037】
以上のことは、酸化ハフニウム膜に代えて、ジルコニウム(Zr)とOとを主成分とする酸化ジルコニウム(ZrOx)、または、HfおよびZrとOとを主成分とする金属酸化物でも同じことが言える。なお、上記の例では、酸化ハフニウム膜3の成膜前に、基板1Sの主面に絶縁膜2を形成しているが、絶縁膜2を形成しないでも良い。この場合も強誘電性に関しては同じ結果が得られる。
【0038】
(実施の形態1)
本実施の形態1では、例えば、1トランジスタ(1T)型の強誘電体メモリセルの製造方法について図12図15を参照して説明する。なお、図12図15は本実施の形態の半導体装置の製造工程中の基板1Sの要部断面図である。
【0039】
まず、図12に示すように、基板1Sの主面に、例えば、溝型の分離部STIを形成した後、基板1Sに熱酸化処理等を施し、分離部STIで囲まれる活性領域に絶縁膜2を形成する。絶縁膜2は、例えば、酸化シリコン膜からなり、その厚さは、例えば、1〜2nm程度である。この絶縁膜2は、この後に成膜される酸化ハフニウム膜と基板1Sとの界面に電荷がトラップされないようにする機能を有している。これにより、酸化ハフニウム膜の誘電分極特性を向上させることができる。また、絶縁膜2を、例えば、酸窒化(SiON)膜で形成しても良い。なお、以下において、基板1Sは、例えば、平面視で略円形状の半導体ウエハである。
【0040】
続いて、基板1Sの主面(分離部STIおよび絶縁膜2)上に、例えば、上記の酸化ハフニウム膜3をALD法、CVD法またはPVD法等により堆積する。この成膜後の酸化ハフニウム膜3は、アモルファス相状態であり、その厚さは、例えば、10nm程度である。なお、ここでは、酸化ハフニウム膜3にシリコン等のような不純物を添加していない。
【0041】
その後、酸化ハフニウム膜3上にキャップ導体膜4を堆積する。キャップ導体膜4は、例えば、TiNを主成分としてなり、その厚さは、例えば、10〜20nm程度である。すなわち、キャップ導体膜4の厚さは、酸化ハフニウム膜3の厚さと同じか、またはそれ以上である。
【0042】
次いで、図13に示すように、例えば、2.45GHzのマイクロ波MWを基板1Sに照射して、酸化ハフニウム膜3を選択的に加熱し、酸化ハフニウム膜3を結晶化する。マイクロ波MWの照射条件は、例えば、1〜10kW、1〜30分である。また、加熱処理時の温度は、基板1Sの裏面の温度で、例えば、300〜400℃である。
【0043】
このように酸化ハフニウム膜3をマイクロ波MWで加熱することにより、酸化ハフニウム膜3のみを急速に、かつ、均一に加熱できる。特に、マイクロ波エネルギーは、分極結晶に吸収されるため、分極を持つ結晶核を選択的に加熱できる。このため、酸化ハフニウム膜3の結晶中に斜方晶を効率的に安定して形成できる。すなわち、酸化ハフニウム膜3の結晶中に、より多くの斜方晶を形成できる。したがって、酸化ハフニウム膜3の強誘電性を発現できる。
【0044】
また、上記のように酸化ハフニウム膜3上にキャップ導体膜4を形成したことで、酸化ハフニウム膜3に、さらにより多くの斜方晶を形成することができる。特に、キャップ導体膜4の成膜方法として、例えば、室温において高周波スパッタリング法等のようなPVD法を採用することで、キャップ導体膜4を低温、かつ、低ダメージで成膜できるので、酸化ハフニウム膜3にさらに効率的に安定して斜方晶を形成できる。すなわち、酸化ハフニウム膜3にさらにより多くの斜方晶を形成できる。したがって、酸化ハフニウム膜3の強誘電性を発現できる。
【0045】
さらに、キャップ導体膜4は、酸化ハフニウム膜3に対して応力を付与し、酸化ハフニウム膜3の斜方晶の状態を維持する機能を備えている。このため、酸化ハフニウム膜3上にキャップ導体膜4を設けることにより、酸化ハフニウム膜3の結晶化後に他の熱処理を経ても、酸化ハフニウム膜3の結晶中の斜方晶の状態を維持できる。したがって、酸化ハフニウム膜3の強誘電性を維持できる。
【0046】
続いて、キャップ導体膜4上に、例えば、厚さが50nm〜100nm程度の多結晶シリコン膜(図示せず)をCVD法等により堆積した後、その多結晶シリコン膜にイオン注入法等により不純物を導入する。その後、その多結晶シリコン膜をリソグラフィ技術およびエッチング技術によりパターニングし、さらに、下層のキャップ導体膜4および酸化ハフニウム膜3をパターニングすることで、図14に示すように、ゲート電極Gmおよび強誘電体膜Fを形成する。ゲート電極Gmは、キャップ導体膜4と低抵抗な多結晶シリコン膜LPとの積層膜で形成され、強誘電体膜Fは、酸化ハフニウム膜3で形成されている。その後、ゲート電極Gmをマスクとして基板1Sの主面に所定の不純物をイオン注入することで、基板1Sの主面に、ゲート電極Gmに対して自己整合的に低不純物濃度の半導体領域5a,5aを形成する。
【0047】
次いで、図15に示すように、ゲート電極Gmの側面に、例えば、酸化シリコン膜からなるサイドウォールスペーサSWを形成した後、ゲート電極GmおよびサイドウォールスペーサSWをマスクとして基板1Sの主面に所定の不純物をイオン注入する。これにより、基板1Sの主面にゲート電極GmおよびサイドウォールスペーサSWに対して自己整合的に高不純物濃度の半導体領域5b,5bを形成する。この低不純物濃度の半導体領域5aと高不純物濃度の半導体領域5bとでソース領域SRおよびドレイン領域DRが形成される。このようにして1T型の強誘電体メモリセルを構成する強誘電体ゲート電界効果トランジスタ(Ferroelectrics Field Effect Transistor:以下、FeFETと略す)Qfを形成する。
【0048】
続いて、基板1Sの主面上に、例えば、酸化シリコン膜からなる層間絶縁膜IF1をCVD法等により堆積した後、その層間絶縁膜IF1にソース領域SRおよびドレイン領域DRに達するコンタクトホールCT1を形成する。その後、コンタクトホールCT1を埋め込むように層間絶縁膜IF1上に、例えば、タングステン等のような導体膜をスパッタリング法等により堆積した後、その導体膜に対してCMP(Chemical Mechanical Polishing)処理を施すことで、コンタクトホールCT1内にプラグPG1を形成する。その後、層間絶縁膜IF1上に、例えば、アルミニウム等のような金属膜を堆積した後、これをリソグラフィ技術およびエッチング技術によりパターニングすることで配線MLを形成する。
【0049】
本実施の形態1によれば、FeFETQfの強誘電体膜Fを構成する酸化ハフニウム膜3の結晶中に斜方晶を効率的に安定して形成でき、酸化ハフニウム膜3の結晶中に斜方晶をより多く形成できるので、酸化ハフニウム膜3の強誘電性を発現できる。したがって、1T型のFeFETQfを形成できる。
【0050】
また、FeFETQfの強誘電体膜として、逆サイズ効果を有する酸化ハフニウム膜を使用できるので、FeFETQfの微細化を実現できる。したがって、FeFETQfの集積度を向上させることができる。
【0051】
また、FeFETQfの強誘電体膜Fを構成するための酸化ハフニウム膜3にマイクロ波で熱処理を施すことで、酸化ハフニウム膜3の強誘電性を維持できるので、FeFETQfの寿命を向上させることができる。
【0052】
次に、図16は本実施の形態の半導体装置の製造工程のマイクロ波加熱工程で使用したマイクロ波加熱装置の一例の構成図である。
【0053】
マイクロ波加熱装置MWAは、例えば、複数の基板1Sに対して一括してマイクロ波加熱処理を施すためのバッチ式のマイクロ波アニール装置である。このマイクロ波加熱装置MWAを構成する容器QCは、例えば、石英を含むクオーツチャンバからなり、その内部には、ラックRKが設置されている。このラックRKには、複数の載置板FPが、ラックRKの高さ方向に沿って設置されている。各載置板FPには、基板1Sがその主面を上に向けた状態で載置される。また、各載置板FPには、基板1Sの温度を検出する温度センサとして、例えば、熱電対が設置されている。この熱電対は、基板1Sの裏面に接触した状態で設置される。
【0054】
一方、容器QCの外部には、容器QCの外周を取り囲むように、マグネトロンMGが設置されている。マグネトロンMGは、例えば、2.45GHzのマイクロ波を発生して、容器QC内の複数の基板1Sに照射し、各基板1S上の酸化ハフニウム膜3を選択的に加熱する機器である。ここで使用するマイクロ波の周波数は、酸化ハフニウム膜3がマイクロ波エネルギーを効率良く吸収する周波数(分極振動が生じる周波数)とされており、その観点からは、例えば、1GHz〜10GHzの範囲で種々変更可能である。ただし、この周波数の範囲の中で、電波法上で自由な使用が許可されているのは、例えば、2.45GHzまたは5.8GHzであり、このいずれかであれば、特別な電磁波シールド設備等を設けないでも使用できるので、このいずれかの周波数を使用することが好ましい。
【0055】
また、ここではバッチ式のマイクロ波加熱装置を使用した場合について説明したが、これに限定されるものではなく、例えば、基板1Sを1枚毎に処理する枚葉式(連続式)のマイクロ波加熱装置を使用しても良い。また、マイクロ波の発生機器としてマグネトロンを使用したが、これに限定されるものではなく種々変更可能であり、例えば、クライストロンのような他のマイクロ波の発生機器を使用しても良い。
【0056】
(実施の形態2)
本実施の形態2では、例えば、1トランジスタ1キャパシタ(1T1C)型の強誘電体メモリセルの製造方法について図17図20を参照して説明する。なお、図17図20は本実施の形態2の半導体装置の製造工程中の基板1Sの要部断面図である。
【0057】
まず、図17に示すように、基板1Sの主面において分離部STIで囲まれた活性領域に通常の選択電界効果トランジスタ(以下、選択MOSFETという)Qsを形成する。選択MOSFETQsのゲート電極Gsは、例えば、低抵抗な多結晶シリコン膜からなり、その下面と基板1Sとの間には、ゲート絶縁膜Giが形成されている。ゲート絶縁膜Giは、例えば、酸化シリコン膜からなり、基板1Sを熱酸化することで形成されている。また、ゲート電極Gsの上面には、例えば、酸化シリコン膜または窒化シリコン膜からなるキャップ絶縁膜Ciが形成されている。
【0058】
次いで、上記と同様に、基板1S上に層間絶縁膜IF1を堆積し、コンタクトホールCT1を形成し、さらにプラグPG1を形成した後、層間絶縁膜IF1上に、例えば、TiNを主性分とする下部電極用の導体膜(第1導体膜)10をスパッタリング法等により堆積する。
【0059】
続いて、下部電極用の導体膜10上に、前記実施の形態1と同様に、例えば、酸化ハフニウム膜3を堆積する。成膜後の酸化ハフニウム膜3は、アモルファス相状態であり、その厚さは、例えば、10nm程度である。なお、酸化ハフニウム膜3に、シリコン等のような不純物を添加していない。
【0060】
その後、前記実施の形態1のキャップ導体膜4と同様に、酸化ハフニウム膜3上に、例えば、TiNを主成分とする上部電極用の導体膜(第2導体膜)11を堆積する。この導体膜11は、上記キャップ導体膜4と同様の機能を備えており、その厚さは、酸化ハフニウム膜3と同じか、それ以上であり、例えば、10〜20nm程度である。
【0061】
次いで、図18に示すように、例えば、2.45GHzのマイクロ波MWを基板1Sに照射して、導体膜10,11の間の酸化ハフニウム膜3を選択的に加熱し、酸化ハフニウム膜3を結晶化する。マイクロ波MWの照射条件および加熱処理温度は、前記実施の形態1と同じである。また、マイクロ波加熱処理で使用するマイクロ波加熱装置も、前記実施の形態1で図16を用いて説明したものと同じである。
【0062】
本実施の形態2の場合も前記実施の形態1と同様に、酸化ハフニウム膜3の結晶中に斜方晶を効率的に安定して形成でき、酸化ハフニウム膜3の結晶中に斜方晶をより多く形成できるので、酸化ハフニウム膜3の強誘電性を発現できる。
【0063】
また、上記のように酸化ハフニウム膜3上に上部電極用の導体膜11を形成したことで、酸化ハフニウム膜3に、さらにより多くの斜方晶を形成することができる。特に、上部電極用の導体膜11を、例えば、室温において高周波スパッタリング法等のようなPVD法で成膜することで、導体膜11を低温、かつ、低ダメージで成膜できる。このため、酸化ハフニウム膜3にさらに効率的に安定して斜方晶を形成でき、酸化ハフニウム膜3にさらにより多くの斜方晶を形成できる。したがって、酸化ハフニウム膜3の強誘電性を発現できる。
【0064】
さらに、上部電極用の導体膜11は、キャップ導体膜4と同様に酸化ハフニウム膜3の斜方晶の状態を維持する機能を有している。このため、酸化ハフニウム膜3上に導体膜11を設けることにより、酸化ハフニウム膜3の結晶化後に他の熱処理を経ても、酸化ハフニウム膜3の結晶中の斜方晶の状態を維持できる。したがって、酸化ハフニウム膜3の強誘電性を維持できる。
【0065】
また、キャパシタを有する強誘電体メモリセルでは、キャパシタの形成前に基板1Sに選択MOSFETQsが形成されている。このため、キャパシタの形成時に高温の熱処理をすると、例えば、選択MOSFETQsのソース領域SRやドレイン領域DRの不純物が拡散してしまい、選択MOSFETQsの電気的特性や信頼性が低下する場合がある。一方、選択MOSFETQsの電気的特性や信頼性を確保するために選択MOSFETQsの寸法を大きくすると微細化に反する。これに対して、本実施の形態では、キャパシタの酸化ハフニウム膜3をマイクロ波により比較的低温(例えば、300〜400℃)で、しかも選択的に加熱できるので、上記のような選択MOSFETQsへの熱による影響を軽減できる。すなわち、選択MOSFETQsの電気的特性や信頼性を向上させることができる。また、選択MOSFETQsを微細化できるので、強誘電体メモリセルの集積度を向上させることができる。
【0066】
続いて、図19に示すように、導体膜10、酸化ハフニウム膜3および導体膜11をリソグラフィ技術およびエッチング技術によりパターニングして、強誘電体メモリセルのキャパシタCDを形成する。キャパシタCDは、下部電極CE1と、強誘電体膜Fと、上部電極CE2との積層体で構成されている。下部電極CE1は導体膜10で形成され、上部電極CE2は導体膜11で形成されている。また、強誘電体膜Fは、強誘電体性を有する酸化ハフニウム膜3で形成されている。
【0067】
その後、図20に示すように、基板1Sの主面上に、例えば、酸化シリコン膜からなる層間絶縁膜IF2を形成した後、その層間絶縁膜IF2にキャパシタCDの上部電極CE2およびプラグPG1に達するコンタクトホールCT2を形成する。その後、そのコンタクトホールCT2内に、上記プラグPG1と同様にして、例えば、タングステン等のような導体膜からなるプラグPG2を形成した後、前記実施の形態1と同様に、層間絶縁膜IF2上に配線MLを形成する。
【0068】
本実施の形態2によれば、1T1C型の強誘電体メモリセルのキャパシタCDにおいて強誘電体膜Fを構成する酸化ハフニウム膜3の結晶中に斜方晶を効率的に安定して形成でき、酸化ハフニウム膜3の結晶中に斜方晶をより多く形成できるので、酸化ハフニウム膜3の強誘電性を発現できる。したがって、1T1C型の強誘電体メモリセルを形成できる。
【0069】
また、1T1C型の強誘電体メモリセルのキャパシタCDの強誘電体膜として、逆サイズ効果を有する酸化ハフニウム膜を使用できるので、キャパシタCDの微細化を実現できる。したがって、1T1C型の強誘電体メモリセルの集積度を向上させることができる。
【0070】
また、1T1C型の強誘電体メモリセルのキャパシタCDにおいて強誘電体膜Fを構成するための酸化ハフニウム膜3にマイクロ波で熱処理を施すことで、酸化ハフニウム膜3の強誘電性を維持できるので、1T1C型の強誘電体メモリセルの寿命を向上させることができる。
【0071】
さらに、キャパシタCDの強誘電体膜Fを構成する酸化ハフニウム膜3をマイクロ波で比較的低温で、しかも選択的に加熱できるので、強誘電体メモリセルを構成する選択MOSFETQsの電気的特性や信頼性を向上させることができる。また、強誘電体メモリセルを構成する選択MOSFETQsを微細化できるので、1T1C型の強誘電体メモリセルの集積度を向上させることができる。
【0072】
(実施の形態3)
本実施の形態3では、例えば、フィン型のトランジスタで1T型の強誘電体メモリセルを構成する場合の半導体装置の製造方法を図21図30を参照して説明する。なお、図21図30は本実施の形態3の半導体装置の製造工程中の基板1Sの要部断面図である。また、図21図30の右の断面図は、左の断面図の中央位置において左の断面図に交差(直交)する断面図である。
【0073】
まず、図21に示すように、基板1Sに熱酸化処理等を施して、基板1Sの主面に絶縁膜15を形成する。絶縁膜15は、例えば、酸化シリコン膜からなり、その厚さは、例えば、2〜10nm程度である。続いて、絶縁膜15上に絶縁膜16をCVD法等により堆積する。絶縁膜16は、例えば、窒化シリコン膜からなり、その厚さは、例えば、20〜100nm程度である。その後、絶縁膜16上にアモルファスシリコン膜をCVD法等により堆積した後、そのアモルファスシリコン膜をリソグラフィ技術およびエッチング技術により所望の形状にパターニングしてダミーパターン17を形成する。このダミーパターン17の厚さは、例えば、20〜200nm程度である。
【0074】
次いで、基板1Sの主面上に、ダミーパターン17の上面および側面を覆うように、例えば、10〜40nm程度の厚さの酸化シリコン膜をCVD法等により堆積した後、この酸化シリコン膜に異方性ドライエッチングを施して、ダミーパターン17の側壁にハードマスク膜18を形成する。このハードマスク膜18の幅(図21の左の図の短方向寸法)は、例えば、10〜40nmとなる。このハードマスク膜18の幅が後述のフィンの幅になる。続いて、ダミーパターン17を除去した後、図22に示すように、残されたハードマスク膜18をエッチングマスクとして、絶縁膜16,15および基板1Sに異方性ドライエッチングを施し、ハードマスク膜18から露出する絶縁膜16,15および基板1S一部をエッチング除去する。これにより、平面視において、ハードマスク膜18と等しい形状の絶縁膜16,15およびフィン(突出部)FAを形成する。フィンFAは、基板1Sの一部で形成され、基板1Sの主面から突出した状態で形成されている。なお、ハードマスク膜18から露出した領域の基板1Sを、例えば、100〜250nm掘り下げることで、例えば、基板1Sの主面からの高さ100〜250nmを有するフィンFAを形成できる。フィンFAを形成した後、ハードマスク膜18を除去する。
【0075】
次いで、図23に示すように、基板1Sの主面上に、例えば、酸化シリコン膜からなる絶縁膜19を堆積した後、この絶縁膜19に対してCMP処理を施し、絶縁膜16の上面が露出したところでCMP処理を終了する。これにより、フィンFAの隣接間を埋め込むように基板1Sの主面上に絶縁膜19を形成する。その後、絶縁膜16,15を順に除去する。
【0076】
続いて、絶縁膜19にエッチング処理を施すことにより、図24に示すように、絶縁膜19の上部をエッチング除去して絶縁膜19の主面高さを下降(後退)させる。これにより、フィンFAの表面(主面およびこれに交差する側面)の一部を絶縁膜19から露出させるとともに、フィンFAの脚部周囲に絶縁膜19で構成される溝型の分離膜STIを形成する。
【0077】
次いで、基板1Sに熱酸化処理を施して、図25に示すように、露出しているフィンFAの表面(主面および側面)に絶縁膜(第2絶縁膜)20を形成する。絶縁膜20は、例えば、酸化シリコン膜からなり、その厚さは、例えば、1〜2nm程度である。また、絶縁膜20を、例えば、酸窒化(SiON)膜で形成しても良い。
【0078】
続いて、図26に示すように、前記実施の形態1と同様に、基板1Sの主面上に、例えば、厚さ10nm程度の酸化ハフニウム膜3を堆積する。この場合も酸化ハフニウム膜3にはシリコン等のような不純物を添加していない。その後、前記実施の形態1と同様に、酸化ハフニウム膜3上に、例えば、厚さ10〜20nm程度の窒化チタン膜からなるキャップ導体膜4を堆積する。
【0079】
次いで、例えば、2.45GHzのマイクロ波MWを基板1Sに照射して、酸化ハフニウム膜3を選択的に加熱し、酸化ハフニウム膜3を結晶化する。マイクロ波MWの照射条件および加熱処理温度は、前記実施の形態1と同じである。また、マイクロ波加熱処理で使用するマイクロ波加熱装置は、前記実施の形態1で図16を用いて説明したものと同じである。
【0080】
本実施の形態3の場合も前記実施の形態1と同様に、酸化ハフニウム膜3の結晶中に斜方晶を効率的に安定して形成でき、酸化ハフニウム膜3の結晶中に斜方晶をより多く形成できるので、酸化ハフニウム膜3の強誘電性を発現できる。
【0081】
また、前記実施の形態1と同様に、酸化ハフニウム膜3上にキャップ導体膜4を設けたことで、酸化ハフニウム膜3に、さらにより多くの斜方晶を形成することができる。特に、キャップ導体膜4を、例えば、室温において高周波スパッタリング法等のようなPVD法で成膜することで、キャップ導体膜4を低温、かつ、低ダメージで成膜できる。このため、酸化ハフニウム膜3にさらに効率的に安定して斜方晶を形成でき、酸化ハフニウム膜3にさらにより多くの斜方晶を形成できる。したがって、酸化ハフニウム膜3の強誘電性を発現できる。
【0082】
さらに、前記実施の形態1と同様にキャップ導体膜4を設けることで、酸化ハフニウム膜3の結晶化後に他の熱処理を経ても、酸化ハフニウム膜3の結晶中の斜方晶の状態を維持できるので、酸化ハフニウム膜3の強誘電性を維持できる。
【0083】
続いて、図27に示すように、キャップ導体膜4上に、例えば、厚さが50nm〜100nm程度の多結晶シリコン膜LPをCVD法等により堆積した後、その多結晶シリコン膜LPにイオン注入法等により不純物を導入する。その後、多結晶シリコン膜LP上に、例えば、酸化シリコン膜からなるキャップ絶縁膜CiをCVD法等により堆積した後、キャップ絶縁膜Ci上に、レジストパターンPR1をリソグラフィ技術により形成する。
【0084】
その後、レジストパターンPR1をエッチングマスクとして、図28に示すように、キャップ絶縁膜Ci、多結晶シリコン膜LP、キャップ導体膜4、酸化ハフニウム膜3および絶縁膜20をパターニングして、ゲート電極Gmおよび強誘電体膜Fを形成する。ゲート電極Gmは、キャップ導体膜4と低抵抗な多結晶シリコン膜LPとの積層膜で形成され、強誘電体膜Fは、酸化ハフニウム膜3で形成されている。
【0085】
その後、ゲート電極Gmをマスクとして基板1Sの主面に所定の不純物をイオン注入することで、基板1SのフィンFAに、ゲート電極Gmに対して自己整合的に低不純物濃度の半導体領域5a,5aを形成する。
【0086】
次いで、図29に示すように、ゲート電極Gmの側面にサイドウォールスペーサSWを形成した後、ゲート電極GmおよびサイドウォールスペーサSWをマスクとして基板1Sの主面に所定の不純物をイオン注入する。これにより、ゲート電極GmおよびサイドウォールスペーサSWに対して自己整合的に高不純物濃度の半導体領域5b,5bをフィンFAに形成する。この低不純物濃度の半導体領域5aと高不純物濃度の半導体領域5bとでソース領域SRおよびドレイン領域DRが形成される。このようにして1T型の強誘電体メモリセルを構成するフィン型のFeFETQfを形成する。
【0087】
その後、図30に示すように、前記実施の形態1と同様に、基板1Sの主面上に層間絶縁膜IF1を堆積した後、その層間絶縁膜IF1にコンタクトホールCT1を形成し、そのコンタクトホールCT1内にプラグPG1を形成し、さらに、層間絶縁膜IF1上に配線MLを形成する。
【0088】
本実施の形態3によれば、前記実施の形態1と同様に、フィン型のFeFETQfの強誘電体膜Fを構成する酸化ハフニウム膜3の強誘電性を発現できる。したがって、フィン型のFeFETQfを形成できる。
【0089】
また、フィン型のFeFETQfの強誘電体膜Fとして、逆サイズ効果を有する酸化ハフニウム膜を使用できるので、フィン型のFeFETQfの微細化を実現できる。したがって、フィン型のFeFETQfの集積度を向上させることができる。
【0090】
また、フィン型のFeFETQfの強誘電体膜Fを構成するための酸化ハフニウム膜3にマイクロ波で熱処理を施すことで、酸化ハフニウム膜3の強誘電性を維持できるので、フィン型のFeFETQfの寿命を向上させることができる。
【0091】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【0092】
例えば、前記実施の形態1〜3では、キャップ導体膜4または導体膜11の堆積後に、酸化ハフニウム膜3をマイクロ波で加熱する場合について説明したが、上記したように、酸化ハフニウム膜3を成膜後、キャップ導体膜4または導体膜11を堆積する前に、酸化ハフニウム膜3をマイクロ波で選択的に加熱しても良い。この場合も、上記と同様に、酸化ハフニウム膜3の結晶中に斜方晶をより多く形成できるので、酸化ハフニウム膜3の強誘電性を発現できる。
【0093】
また、前記実施の形態1〜3において、酸化ハフニウム膜3のマイクロ波加熱前に、例えば、斜方晶の結晶核を持つ、Si、Zr、窒素(N)、炭素(C)またはフッ素(F)のいずれか1つ以上の不純物元素をイオン注入法等により酸化ハフニウム膜3に添加しても良い。これにより、マイクロ波加熱のみの場合よりも、酸化ハフニウム膜3の結晶中に斜方晶を効率的に安定して形成できる。すなわち、酸化ハフニウム膜3の結晶中に斜方晶をより多く形成できるので、酸化ハフニウム膜3の強誘電性を発現できる。
【0094】
また、前記実施の形態1〜3においては、酸化ハフニウム膜を用いて強誘電体膜を形成する場合について説明したが、これに限定されるものではなく、例えば、酸化ジルコニウム膜(金属酸化膜)、または、HfおよびZrの混合物とOとを主成分とする金属酸化膜を用いて強誘電体膜を形成しても良い。
【0095】
ここで、酸化ジルコニウム膜を用いる場合は、酸化ジルコニウム膜のマイクロ波加熱前に、酸化ジルコニウム膜に、例えば、斜方晶の結晶核を持つ、Si、Hf、N、CまたはFのいずれか1つ以上の不純物元素をイオン注入法等により添加しても良い。
【0096】
また、HfおよびZrの混合物とOとを主成分とする金属酸化膜を用いる場合は、その金属酸化膜のマイクロ波加熱前に、その金属酸化膜に、例えば、斜方晶の結晶核を持つ、Si、N、CまたはFのいずれか1つ以上の不純物元素をイオン注入法等により添加しても良い。
【符号の説明】
【0097】
1S 半導体基板
2 絶縁膜
3 酸化ハフニウム膜
4 キャップ導体膜
5a 半導体領域
5b 半導体領域
10 導体膜
11 導体膜
20 絶縁膜
F 強誘電体膜
LP 多結晶シリコン膜
Qf FeFET
Qs 選択MOSFET
Gm ゲート電極
Gs ゲート電極
Gi ゲート絶縁膜
SR ソース領域
DR ドレイン領域
CD キャパシタ
CE1 下部電極
CE2 上部電極
FA フィン
ML 配線
MWA マイクロ波加熱装置
MG マグネトロン
MW マイクロ波
図1
図2
図3
図4
図5
図6
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図30