特開2018-198243(P2018-198243A)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

知財求人 - 知財ポータルサイト「IP Force」

▶ ルネサスエレクトロニクス株式会社の特許一覧
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】特開2018-198243(P2018-198243A)
(43)【公開日】2018年12月13日
(54)【発明の名称】半導体装置およびその製造方法
(51)【国際特許分類】
   H01L 21/336 20060101AFI20181116BHJP
   H01L 29/78 20060101ALI20181116BHJP
   H01L 21/8234 20060101ALI20181116BHJP
   H01L 27/088 20060101ALI20181116BHJP
   H01L 21/8238 20060101ALI20181116BHJP
   H01L 27/092 20060101ALI20181116BHJP
【FI】
   H01L29/78 301S
   H01L29/78 301D
   H01L27/088 A
   H01L27/092 C
【審査請求】未請求
【請求項の数】10
【出願形態】OL
【全頁数】19
(21)【出願番号】特願2017-101603(P2017-101603)
(22)【出願日】2017年5月23日
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110001195
【氏名又は名称】特許業務法人深見特許事務所
(72)【発明者】
【氏名】藤井 宏基
(72)【発明者】
【氏名】森 隆弘
【テーマコード(参考)】
5F048
5F140
【Fターム(参考)】
5F048AA04
5F048AA05
5F048AC01
5F048AC03
5F048AC06
5F048BA01
5F048BB05
5F048BC03
5F048BC07
5F048BE03
5F048BF16
5F048BF18
5F048BG13
5F140AB01
5F140AB03
5F140AC21
5F140BD18
5F140BF04
5F140BH03
5F140BH13
5F140BH17
5F140BH30
5F140BH43
5F140BH45
5F140BJ27
5F140BJ28
5F140CE07
(57)【要約】
【課題】簡易な製造工程で、ゲート絶縁層へのホットキャリアの注入を抑制でき、かつオフ耐圧を向上可能な半導体装置およびその製造方法を提供する。
【解決手段】平面視において、n型ウエル領域NWLの第1櫛部とp-ドリフト領域DFTの第2櫛部とは互いに噛み合っている。これにより平面視において、n型ウエル領域NWLとp-ドリフト領域DFTとのpn接合はジグザグ形状を有している。n型ウエル領域NWLとp-ドリフト領域DFTとにより構成されるpn接合は、分離溝TNCのソース側壁面SWSに沿って主表面MSから分離溝TNCの底面BWSに向かって延びている。
【選択図】図6
【特許請求の範囲】
【請求項1】
主表面を有し、前記主表面に分離溝を有する半導体基板と、
前記半導体基板の前記主表面に配置された第1導電型のソース領域と、
前記主表面に配置され、前記ソース領域との間で前記分離溝を挟む第1導電型のドレイン領域と、
前記分離溝の下側に配置され、かつ前記ドレイン領域よりも低い不純物濃度を有する第1導電型のドリフト領域と、
前記ソース領域と前記分離溝との間の前記主表面に配置され、かつ前記ドリフト領域とpn接合を構成する第2導電型のウエル領域とを備え、
前記ウエル領域と前記ドリフト領域とにより構成されるpn接合は、前記分離溝の前記ソース領域側の側面に沿って前記主表面から前記分離溝の底面に向かって延びている、半導体装置。
【請求項2】
前記ウエル領域は、第1櫛部を構成する複数のウエル歯部を有し、
前記ドリフト領域は、第2櫛部を構成する複数のドリフト歯部を有し、
前記複数のウエル歯部に含まれる2つの前記ウエル歯部は、前記複数のドリフト歯部に含まれる1つの前記ドリフト歯部を挟み込み、
前記ウエル歯部と前記ドリフト歯部とのpn接合が、前記分離溝の前記ソース領域側の側面に沿って前記主表面から前記分離溝の底面に向かって延びている、請求項1に記載の半導体装置。
【請求項3】
前記複数のウエル歯部と前記複数のドリフト歯部とは、前記分離溝の前記ソース領域側の前記側面において交互に配置されている、請求項2に記載の半導体装置。
【請求項4】
前記分離溝の前記ソース領域側の前記側面において、前記複数のウエル歯部の各々の前記主表面に沿う方向の寸法は、前記複数のドリフト歯部の各々の前記主表面に沿う方向の寸法よりも大きい、請求項2に記載の半導体装置。
【請求項5】
前記ウエル領域の下面には前記ドリフト領域が接している、請求項2に記載の半導体装置。
【請求項6】
前記ウエル領域および前記ドリフト領域に対して前記主表面とは反対側に配置された第2導電型の不純物領域をさらに備え、
前記ウエル領域の下面には前記ドリフト領域が接しておらず、前記不純物領域が接している、請求項2に記載の半導体装置。
【請求項7】
前記主表面からの前記ドリフト領域の深さは、前記分離溝の深さよりも深い、請求項1に記載の半導体装置。
【請求項8】
平面視において前記ウエル領域は前記ドリフト領域の周囲を取り囲んでいる、請求項1に記載の半導体装置。
【請求項9】
前記分離溝に埋め込まれた分離絶縁層と、
前記ウエル領域と絶縁しながら対向するように、かつ前記分離絶縁層の上に延在するように前記主表面の上に形成されたゲート電極とをさらに備えた、請求項1に記載の半導体装置。
【請求項10】
半導体基板の主表面に、互いにpn接合を構成する第1導電型のドリフト領域と第2導電型のウエル領域とを形成する工程と、
前記半導体基板の前記主表面に分離溝を形成する工程と、
前記分離溝との間で前記ウエル領域を挟みかつ前記ウエル領域とpn接合を構成する第1導電型のソース領域と、前記ソース領域との間で前記分離溝を挟みかつ前記ドリフト領域よりも高い不純物濃度を有する第1導電型のドレイン領域と、を前記主表面に形成する工程と、を備え、
前記ウエル領域と前記ドリフト領域とにより構成されるpn接合が、前記分離溝の前記ソース領域側の側面に沿って前記主表面から前記分離溝の底面に向かって延びるように前記分離溝が形成される、半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関するものである。
【背景技術】
【0002】
LDMOS(Laterally Diffused Metal Oxide Semiconductor)トランジスタのホットキャリア変動低減の手法が、たとえば特開2015−162581号公報(特許文献1)に開示されている。この特許文献1では、ゲートとドレインとの間のSTI(Shallow Trench Isolation)にリセスが設けられ、そのリセスがゲート電極で埋め込まれている。特許文献1には、この構造によりホットキャリア変動の指標となるゲート電流(Ig)が約3桁低減できる効果が示されている。
【0003】
また、LDMOSのオン抵抗低減の手法として、幅が狭く、濃度が比較的濃いn層とp層を交互に配置したスーパージャンクション構造をドリフトドレインに形成する方法が用いられることがある。たとえば特表2004−508697号公報(特許文献2)では、n層とp層とがチャネル長方向に交互に配置されている。またSameh, G. assif-Khalil and C. AndreT.Salama, “SJ/RESURF LDMOST”, IEEE Trans. Electron Devices, Vol. 51, pp. 1185-1191, 2004(非特許文献1)では、n層とp層とがチャネル幅方向に交互に配置されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2015−162581号公報
【特許文献2】特表2004−508697号公報
【非特許文献】
【0005】
【非特許文献1】Sameh, G. assif-Khalil and C. AndreT.Salama, “SJ/RESURF LDMOST”, IEEE Trans. Electron Devices, Vol. 51, pp. 1185-1191, 2004
【発明の概要】
【発明が解決しようとする課題】
【0006】
しかしながら、特許文献1では、リセスを設けるために、1枚のマスク工程の追加が必要になる。
【0007】
また特許文献2および非特許文献1に記載のスーパージャンクション構造では、通常の構造に比べてn層とp層との双方の濃度が濃くなる。このため、耐圧を維持したままオン抵抗の低減が可能となる一方、STI端の電界緩和効果は弱まる。また、スーパージャンクション構造を有しないLDMOSトランジスタを同時に作成する場合、マスク工程の追加が必要になる。
【0008】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0009】
一実施の形態の半導体装置によれば、ウエル領域とドリフト領域とにより構成されるpn接合は、分離溝のソース領域側の側面に沿って主表面から分離溝の底部に向かって延びている。
【発明の効果】
【0010】
前記一実施の形態によれば、簡易な製造工程で、ゲート絶縁層へのホットキャリアの注入を抑制でき、かつオフ耐圧を向上可能な半導体装置およびその製造方法を実現することができる。
【図面の簡単な説明】
【0011】
図1】実施の形態1におけるチップ状態の半導体装置の構成を概略的に示す平面図である。
図2図1に示す半導体装置の構成を示す断面図である。
図3】実施の形態1における半導体装置の構成を示す平面図である。
図4図3のIV−IV線に沿う概略断面図である。
図5図3のV−V線に沿う概略断面図である。
図6図3に示す半導体装置の分離溝付近におけるn型ウエル領域NWLとp-ドリフト領域DFTとの分布を示す概略斜視図である。
図7図3のVII−VII線に沿う概略断面図である。
図8】実施の形態1における半導体装置の製造方法の第1工程を示す概略断面図である。
図9】実施の形態1における半導体装置の製造方法の第2工程を示す概略断面図である。
図10】実施の形態1における半導体装置の製造方法の第3工程を示す概略断面図である。
図11】実施の形態1における半導体装置の製造方法の第4工程を示す概略断面図である。
図12】実施の形態1における半導体装置の製造方法の第5工程を示す概略断面図である。
図13】実施の形態1における半導体装置の製造方法の第6工程を示す概略断面図である。
図14図10に示す工程における半導体装置の状態を示す斜視図である。
図15】比較例におけるインパクトイオン化率分布を示す図である。
図16】実施の形態1におけるインパクトイオン化率分布を示す図である。
図17】実施の形態1と比較例とのゲート電流のゲート電圧依存性を示す図である。
図18図7の一点鎖線D1−D2に沿う電位分布を示す図である。
図19】実施の形態2における半導体装置の構成を示す断面図であって、図3のV−V線に沿う断面に対応した図である。
図20図19に示す半導体装置の分離溝付近におけるn型ウエル領域NWLとp-ドリフト領域DFTとの分布を示す概略斜視図である。
図21図5の二点鎖線CS1および図19の二点鎖線CS2の各々に沿う部分のn型不純物濃度分布を示す図である。
図22図5の二点鎖線CD1および図19の二点鎖線CD2の各々に沿う部分のn型不純物濃度分布を示す図である。
図23】nLDMOSトランジスタに本開示の構成を適用した構成を示す断面図であって、図3のIV−IV線に沿う断面に対応した図である。
図24】nLDMOSトランジスタに本開示の構成を適用した構成を示す断面図であって、図3のV−V線に沿う断面に対応した図である。
図25】n型ウエル領域NWLがp-ドリフト領域DFTの周囲を取り囲む構成を示す平面図である。
【発明を実施するための形態】
【0012】
以下、実施の形態について図に基づいて説明する。
(実施の形態1)
図1に示されるように、本実施の形態の半導体装置CHは、たとえばチップ状態であり、半導体基板を有している。半導体基板の表面には、ドライバ回路DRI、プリドライバ回路PDR、アナログ回路ANA、電源回路PC、ロジック回路LC、入出力回路IOCなどの各形成領域が配置されている。
【0013】
なお本実施の形態の半導体装置は、半導体チップに限定されず、ウエハ状態であってもよく、また封止樹脂で封止されたパッケージ状態であってもよい。
【0014】
図2に示されるように、本実施の形態の半導体装置は、高耐圧CMOS(Complementary Metal Oxide Semiconductor)トランジスタと、ロジックCMOSトランジスタと、バイポーラトランジスタBTRとを含んでいる。
【0015】
高耐圧CMOSトランジスタは、nチャネル型LD(Laterally Diffused)MOSトランジスタLNTと、pチャネル型LDMOSトランジスタLPTとを有している。またロジックCMOSトランジスタは、nチャネル型MOSトランジスタNTRと、pチャネル型MOSトランジスタPTRとを有している。
【0016】
以下において、nチャネル型LDMOSトランジスタをnLDMOSトランジスタと記載し、pチャネル型LDMOSトランジスタをpLDMOSトランジスタと記載する。またnチャネル型MOSトランジスタをnMOSトランジスタと記載し、pチャネル型MOSトランジスタをpMOSトランジスタと記載する。
【0017】
各トランジスタは、半導体基板SUBの主表面MSに形成されている。各トランジスタの形成領域は、DTI(Deep Trench Isolation)により電気的に分離されている。DTIは、半導体基板SUBの主表面MSに形成された溝DTRと、その溝DTR内を埋め込む絶縁膜BILとを有している。
【0018】
ロジックCMOSトランジスタの形成領域には、半導体基板SUBのp-基板領域SBの主表面MS側に、p型ウエル領域PWLと、n型ウエル領域NWLとが並んで配置されている。p型ウエル領域PWLにはnMOSトランジスタNTRが配置されている。n型ウエル領域NWLにはpMOSトランジスタPTRが配置されている。
【0019】
nMOSトランジスタNTRの形成領域とpMOSトランジスタPTRの形成領域とは、STI(Shallow Trench Isolation)により電気的に分離されている。STIは、半導体基板SUBの主表面MSに形成された分離溝TNCと、その分離溝TNC内を埋め込む分離絶縁層SISとを有している。
【0020】
STIの分離溝TNCは、DTIの溝DTRよりも主表面MSから浅く配置されている。STIの分離溝TNCは、p型ウエル領域PWLおよびn型ウエル領域NWLよりも浅く配置されている。
【0021】
上記nMOSトランジスタNTRは、n+ソース領域SCと、n+ドレイン領域DCと、ゲート絶縁層GIと、ゲート電極GEとを有している。n+ソース領域SCとn+ドレイン領域DCとは、互いに間隔をあけて半導体基板SUBの主表面MSに配置されている。ゲート電極GEは、n+ソース領域SCとn+ドレイン領域DCとに挟まれる半導体基板SUBの主表面MS上にゲート絶縁層GIを介在して配置されている。
【0022】
上記pMOSトランジスタPTRは、p+ソース領域SCと、p+ドレイン領域DCと、ゲート絶縁層GIと、ゲート電極GEとを有している。p+ソース領域SCとp+ドレイン領域DCとは、互いに間隔をあけて半導体基板SUBの主表面MSに配置されている。ゲート電極GEは、p+ソース領域SCとp+ドレイン領域DCとに挟まれる半導体基板SUBの主表面MS上にゲート絶縁層GIを介在して配置されている。
【0023】
バイポーラトランジスタBTRの配置領域には、p-基板領域SBの主表面MS側にn+埋め込み領域BLが配置されている。そのn+埋め込み領域BLの主表面MS側に、n-ウエル領域HWLが配置されている。そのn-ウエル領域HWLの主表面MS側に、p型ウエル領域PWLとn型ウエル領域NWLとが配置されている。p型ウエル領域PWLとn型ウエル領域NWLとは、n-ウエル領域HWLの一部を間に挟んで互いに隣り合っている。
【0024】
p型ウエル領域PWLにはp+ベース領域BCとn+エミッタ領域ECとが配置されている。n型ウエル領域NWLにはn+コレクタ領域CCが配置されている。p+ベース領域BC、n+エミッタ領域ECおよびn+コレクタ領域CCを含むようにバイポーラトランジスタBTRが構成されている。
【0025】
+ベース領域BCとn+エミッタ領域ECとの間、n+エミッタ領域ECとn+コレクタ領域CCとの間にはSTIが配置されている。これにより、p+ベース領域BC、n+エミッタ領域ECおよびn+コレクタ領域CCの各々は、互いに電気的に分離されている。
【0026】
各不純物領域(n+ソース領域SC、n+ドレイン領域DC、p+ソース領域SC、p+ドレイン領域DC、p+ベース領域BC、n+エミッタ領域EC、n+コレクタ領域CC)には、配線層INCが電気的に接続されている。
【0027】
具体的には、半導体基板SUBの主表面MS上を覆うように層間絶縁層(図示せず)が配置されている。この層間絶縁層には、各不純物領域に達するコンタクトホールCNが配置されている。このコンタクトホールCN内には、プラグ導電層PLが埋め込まれている。層間絶縁層上には、プラグ導電層PLに接するように配線層INCが配置されている。これにより配線層INCは、プラグ導電層PLを介在して各不純物領域に電気的に接続されている。
【0028】
図2に示す高耐圧CMOSトランジスタのpLDMOSトランジスタについては、図3図7を用いて以下に説明する。なお以下において平面視とは、半導体基板SUBの主表面MSに対して直交する方向から見た視点を意味する。
【0029】
図3に示されるように、平面視において、半導体基板SUBの主表面MSには、分離溝TNCが形成されている。主表面MSのうち分離溝TNCによって取り囲まれた一の表面領域にはpLDMOSトランジスタLPTのp+ドレイン領域DCが配置されている。ま主表面MSのうち分離溝TNCによって取り囲まれた他の表面領域にはpLDMOSトランジスタLPTのp-ドリフト領域DFT、n型ウエル領域NWL、p+ソース領域SCおよびn+コンタクト領域WCが配置されている。
【0030】
平面視において、n型ウエル領域NWLは第1櫛部を有し、p-ドリフト領域DFTは第2櫛部を有している。平面視において、n型ウエル領域NWLの第1櫛部とp-ドリフト領域DFTの第2櫛部とは互いに噛み合っている。これにより平面視において、n型ウエル領域NWLとp-ドリフト領域DFTとのpn接合はジグザグ形状を有している。
【0031】
図4に示されるように、pLDMOSトランジスタLPTの配置領域には、半導体基板SUBのp-基板領域SBの主表面MS側に、n+埋め込み領域BLが配置されている。n+埋め込み領域BLは、p-基板領域SBとpn接合を構成している。n+埋め込み領域BLの主表面MS側には、n-ウエル領域HWL(不純物領域)が配置されている。n-ウエル領域HWLは、n+埋め込み領域BLと接合されている。n-ウエル領域HWLは、n+埋め込み領域BLのn型不純物濃度よりも低いn型不純物濃度を有している。
【0032】
-ウエル領域HWLの主表面MS側には、p-ドリフト領域DFTとn型ウエル領域NWLとが配置されている。言い換えれば、p-ドリフト領域DFTおよびn型ウエル領域NWLに対して主表面MSとは反対側にn-ウエル領域HWLは配置されている。p-ドリフト領域DFTは、n-ウエル領域HWLとpn接合を構成している。n型ウエル領域NWLは、n-ウエル領域HWLと接合されている。n-ウエル領域HWLは、n型ウエル領域NWLのn型不純物濃度よりも低いn型不純物濃度を有している。
【0033】
-ドリフト領域DFTとn型ウエル領域NWLとは、pn接合を構成するように互いに隣り合っている。図4に示す断面においては、p-ドリフト領域DFTとn型ウエル領域NWLとにより構成されるpn接合は半導体基板SUBの主表面MSから深さ方向に沿って延びている。
【0034】
半導体基板SUBの主表面MSにはSTIが配置されている。このSTIは、分離溝TNCと、分離絶縁層SISとを有している。分離溝TNCの内部には分離絶縁層SISが埋め込まれている。
【0035】
n型ウエル領域NWL内の主表面MSには、p+ソース領域SCと、n+コンタクト領域WCとが配置されている。p+ソース領域SCとn+コンタクト領域WCとは、互いに隣接している。p+ソース領域SCは、n型ウエル領域NWLおよびn+コンタクト領域WCの各々とpn接合を構成している。n+コンタクト領域WCは、n型ウエル領域NWLのn型不純物濃度よりも高いn型不純物濃度を有している。p+ソース領域SCと分離溝TRCとの間の主表面MSには、n型ウエル領域NWLが配置されている。
【0036】
-ドリフト領域DFTは、分離溝TNCの下側に配置された部分を有している。p-ドリフト領域DFTは、分離溝TNCのソース側壁面SWS(ソース領域SC側の側面)および底面BWSの双方に接している。主表面MSからのp-ドリフト領域DFTの深さは、分離溝TNCの深さよりも深い。p-ドリフト領域DFTの主表面MS側にp型ウエル領域PWが配置されている。p型ウエル領域PWはp-ドリフト領域DFTと接合されている。
【0037】
半導体基板SUBの主表面MSには、p+ドレイン領域DCが配置されている。p+ドレイン領域DCは、分離溝TNCに隣接している。p+ドレイン領域DCは、p+ソース領域SCとの間で、分離溝TNCを挟んでいる。
【0038】
+ドレイン領域DCは、p型ウエル領域PWの主表面MS側に位置し、かつp型ウエル領域PWと接合されている。p+ドレイン領域DCは、p-ドリフト領域DFTのp型不純物濃度よりも高いp型不純物濃度を有している。またp型ウエル領域PWは、p-ドリフト領域DFTのp型不純物濃度よりも高いp型不純物濃度を有し、かつp+ドレイン領域DCのp型不純物濃度よりも低いp型不純物濃度を有している。
【0039】
+ソース領域SCとp-ドリフト領域DFTとに挟まれる主表面MSの上にゲート絶縁層GIを介在してゲート電極GEが配置されている。ゲート電極GEは、p+ソース領域SCとp-ドリフト領域DFTとに挟まれる主表面MSと絶縁されながら対向している。
【0040】
ゲート電極GEは、STIの分離絶縁層SIS上に乗り上げている。ゲート電極GEは、STIの分離絶縁層SISを介在してp-ドリフト領域DFTおよびn型ウエル領域NWL(図5)の各々と対向している。
【0041】
図5に示されるように、この断面においては、n型ウエル領域NWLは分離溝TNCのソース側壁面SWS(ソース領域SC側の側面)および底面BWSの双方に接している。p-ドリフト領域DFTは、分離溝TNCの底面BWSに接するとともに、n型ウエル領域NWLの下面に接している。p-ドリフト領域DFTの上面とn型ウエル領域NWLの下面とのpn接合は、主表面MSに沿う方向に延びている。
【0042】
図6に示されるように、n型ウエル領域NWLは、複数のウエル歯部WLCを有している。複数のウエル歯部WLCの各々は、n型ウエル領域NWLの上記第1櫛部における複数の歯を構成している。またp-ドリフト領域DFTは、複数のドリフト歯部DFCを有している。複数のドリフト歯部DFCの各々は、p-ドリフト領域DFTの上記第2櫛部における複数の歯を構成している。
【0043】
平面視において、n型ウエル領域NWLの第1櫛部とp-ドリフト領域DFTの第2櫛部とは互いに噛み合っている。具体的には、第1櫛部を構成する複数のウエル歯部WLCと第2櫛部を構成する複数のドリフト歯部DFCとが交互に配置されている。
【0044】
これにより図6および図7に示されるように主表面MSにおいて、複数のウエル歯部WLCと複数のドリフト歯部DFCとがpLDMOSトランジスタLPTのチャネル幅方向Wに沿って交互に配置されている。
【0045】
図6に示されるように、分離溝TNCのソース側壁面SWSおよび底面BWSの各々においても、複数のウエル歯部WLCと複数のドリフト歯部DFCとがpLDMOSトランジスタLPTのチャネル幅方向Wに沿って交互に配置されている。
【0046】
ウエル歯部WLCとドリフト歯部DFCとのpn接合は、平面視においてpLDMOSトランジスタLPTのチャネル長方向Lに沿って延在している。ウエル歯部WLCとドリフト歯部DFCとのpn接合は、上記チャネル方向に沿って、主表面MSから分離溝TNCのソース側壁面SWSを経て分離溝TNCの底面BWSにまで達している。これによりn型ウエル領域NWLとp-ドリフト領域DFTとにより構成されるpn接合は、分離溝TNCのソース側壁面SWSに沿って主表面MSから分離溝TNCの底面BWSに向かって延びている。
【0047】
複数のウエル歯部WLCに含まれる2つのウエル歯部WLCは、複数のドリフト歯部DFCに含まれる1つのドリフト歯部DFCを挟み込んでいる。複数のウエル歯部WLCと複数のドリフト歯部DFCとは、分離溝TNCのソース側壁面SWSにおいてpLDMOSトランジスタLPTのチャネル幅方向Wに沿って交互に配置されている。
【0048】
分離溝TNCのソース側壁面SWSにおいて、複数のウエル歯部WLCの各々の主表面MSに沿う方向の寸法(幅)WWは、複数のドリフト歯部DFCの各々の主表面MSに沿う方向の寸法(幅)WDよりも大きい。
【0049】
図4および図5に示されるように、pLDMOSトランジスタLPTを覆うように半導体基板SUBの主表面MS上に層間絶縁層ISが配置されている。この層間絶縁層ISには、n+コンタクト領域WC、p+ソース領域SCおよびp+ドレイン領域DCの各々に達するコンタクトホールCN1、CN2、CN3が設けられている。このコンタクトホールCN1〜CN2の各々の内部には、プラグ導電層PLが埋め込まれている。層間絶縁層IS上には、プラグ導電層PLに接するように配線層INCが配置されている。これにより配線層INCは、プラグ導電層PLを介在して各不純物領に電気的に接続されている。
【0050】
次に、本実施の形態の半導体装置の製造方法について図4図6および図8図14を用いて説明する。図8図13において(A)は図3のIV−IV線に沿う断面に対応し、(B)は図3のV−V線に沿う断面に対応する。図8図13においては図4に示されるp型ウエル領域PWは省略されているが、p型ウエル領域PWが設けられてもよい。図14図10の工程におけるpLDMOSトランジスタ形成領域の状態を示す斜視図である。
【0051】
図8(A)、(B)に示されるように、pLDMOSトランジスタLPTの形成領域において、p-基板領域SB上にn+埋め込み領域BLが形成される。このn+埋め込み領域BL上にn-ウエル領域HWLが形成される。
【0052】
図9(A)、(B)に示されるように、半導体基板SUBの主表面MS上に、通常の写真製版技術により第1フォトレジスタパターン(図示せず)が形成される。この第1フォトレジストパターンをマスクとしてp型不純物が半導体基板SUBの主表面MSにイオン注入される。これによりn-ウエル領域HWL上にp-ドリフト領域DFTが形成される。この後、第1フォトレジストパターンは、たとえばアッシングなどにより除去される。
【0053】
図10(A)、(B)に示されるように、半導体基板SUBの主表面MS上に、通常の写真製版技術により第2フォトレジスタパターン(図示せず)が形成される。この第2フォトレジストパターンをマスクとしてn型不純物が半導体基板SUBの主表面MSにイオン注入される。これによりn型ウエル領域NWLがp-ドリフト領域DFTとpn接合を構成するように主表面MSに形成される。この後、第2フォトレジストパターンは、たとえばアッシングなどにより除去される。
【0054】
この状態においては、図14に示されるように、主表面MSにおいて、n型ウエル領域NWLが第1櫛部を有するように、かつp-ドリフト領域DFTが第2櫛部を有するようにそれぞれ形成される。n型ウエル領域NWLは、その第1櫛部の歯となる複数のウエル歯部WLCを有するように形成される。p-ドリフト領域DFTは、その第2櫛部の歯となる複数のドリフト歯部DFCを有するように形成される。
【0055】
n型ウエル領域NWLの第1櫛部とp-ドリフト領域DFTの第2櫛部とが互いに噛み合うように形成される。具体的には、主表面MSにおいて、複数のウエル歯部WLCと複数のドリフト歯部DFCとがpLDMOSトランジスタLPTのチャネル幅方向Wに沿って交互に並ぶように形成される。ウエル歯部WLCとドリフト歯部DFCとのpn接合は、pLDMOSトランジスタLPTのチャネル長方向Lに沿って延びるように形成される。n型ウエル領域NWLの第1櫛部はp-ドリフト領域DFTよりも浅く形成される。
【0056】
図11(A)、(B)に示されるように、半導体基板SUBの主表面MS上に、たとえばシリコン酸化膜よりなるゲート絶縁層GIが形成される。ゲート絶縁層GIは、たとえば数μm〜数十μmの膜厚で形成される。このゲート絶縁層GI上に、たとえば不純物が導入された多結晶シリコン(ドープドポリシリコン)よりなる導電膜GE1が形成される。この導電膜GE1上に、たとえばシリコン窒化膜よりなるハードマスク層HMが形成される。導電膜GE1およびハードマスク層HMの各々は、たとえば数十nmの膜厚で形成される。
【0057】
この後、通常の写真製版技術およびエッチング技術によりハードマスク層HMがパターニングされる。このパターニングされたハードマスク層HMをマスクとして、導電膜GE1、ゲート絶縁層GIおよび半導体基板SUBがエッチングされる。このエッチングにより、半導体基板SUBの主表面MSに分離溝TNCが形成される。
【0058】
図6に示されるように、分離溝TNCは、n型ウエル領域NWLおよびp-ドリフト領域DFTよりも浅く形成される。また分離溝TNCのソース側壁面SWSに、複数のウエル歯部WLCおよび複数のドリフト歯部DFCが交互に並ぶように分離溝TNCは形成される。また分離溝TNCの底面BWSに、複数のウエル歯部WLCおよび複数のドリフト歯部DFCが交互に並ぶように分離溝TNCは形成される。
【0059】
図12(A)、(B)に示されるように、分離溝TNC内を埋め込むように、たとえばシリコン酸化膜よりなる分離絶縁層SISが形成される。この分離絶縁層SISの形成においては、たとえば分離溝TNC内を埋め込むように半導体基板SUBの主表面全体上に絶縁層が形成される。この後、たとえばCMP(Chemical Mechanical Polishing)でハードマスク層HMの表面が露出するまで上記絶縁層が研磨される。これにより、分離絶縁層SISが分離溝TNC内のみに残存される。
【0060】
図13(A)、(B)に示されるように、半導体基板SUBの主表面MS上の全面に、たとえばドープドポリシリコンよりなる導電膜GE2が形成される。導電膜GE2は、たとえば数十nmの膜厚で形成される。この後、通常の写真製版技術およびエッチング技術により導電膜GE2、GE1がパターニングされる。これにより、導電膜GE1、GE2よりなるゲート電極GEが形成される。
【0061】
ゲート電極GEの側壁にサイドウォール形状の側壁絶縁層が形成される。この後、イオン注入などにより半導体基板SUBの主表面MSにn型不純物およびp型不純物が注入される。これにより半導体基板SUBの主表面MSにp+ソース領域SC、p+ドレイン領域DCおよびn+コンタクト領域WCが形成される。
【0062】
図4および図5に示されるように、層間絶縁層IS、プラグ導電層PL、配線層INCなどが形成されることにより、本実施の形態の半導体装置が製造される。
【0063】
次に、本実施の形態の作用効果について説明する。
BiC−DMOS(Bipolar Complementary Metal Oxide Semiconductor)分野においては、図2に示されるように、LDMOSトランジスタ、ロジックCMOSトランジスタおよびバイポーラトランジスタが混載される。このような分野においても、デザインスケーリングが進んできている。これにより従来のLOCOS(LoCal Oxidation of Silicon)に代えてSTIが用いられるようになってきている。
【0064】
この場合、LDMOSトランジスタのドリフト領域にもSTIが用いられることになる。STIにおいては、分離溝のコーナー部の形状がシャープである。このため、ドレインに高電圧が印加された場合に電界が分離溝のコーナー部に集中しやすい。この電界集中により、STIの端部でインパクトイオン化が発生しやすい。インパクトイオン化により発生した電子・ホール対は、界面準位を生成したり、散乱により酸化膜に注入される。これによりホットキャリア変動が大きくなるという問題が顕著になる。特にpLDMOSトランジスタにおいては、ゲート絶縁層に電子が注入されることによりゲート絶縁層が絶縁破壊を生じる。
【0065】
このような信頼性に関わる問題を解決することが、特に車載用途においては、オン抵抗の低減よりも重要となってくる。
【0066】
そこで本発明者は、図3図5における本実施の形態の構成と、比較例の構成とについて、デバイス・シミュレーションによってインパクトイオン化の抑制効果について調べた。比較例の構成は、図3においてn型ウエル領域NWLおよびp-ドリフト領域DFTの各々が櫛状に形成されておらず、チャネル幅方向の全体において図4に示す断面を有する構成とした。上記シミュレーションの結果を図15および図16に示す。
【0067】
図15は比較例における半導体装置のインパクトイオン化率分布を示しており、図16は本実施の形態における半導体装置のインパクトイオン化率分布を示している。この結果から、比較例においては、図15に示すようにSTIのソース領域側の下端においてインパクトイオン化率が高くなっていることがわかる。これに対して本実施の形態においては、図16に示すようにSTIのソース領域側の下端においてインパクトイオン化率が比較例よりも低くなっていることがわかる。
【0068】
この結果は以下の理由によるものと考えられる。
本実施の形態では、分離溝TNCのソース側壁面SWSにn型ウエル領域NWLおよびp-ドリフト領域DFTが交互に分布しているためインパクトイオン化が抑制できたと考えられる。つまりpLDMOSトランジスタLPTのON時には、p-ドリフト領域DFTには電流が流れる。しかしn型ウエル領域NWLには、チャネルに反転した部分を除いて電流は流れない。インパクトイオン化は、電流が流れている領域において発生する。このため、p-ドリフト領域DFTにおいてはインパクトイオン化が発生するが、n型ウエル領域NWLではインパクトイオン化は発生しない。よってn型ウエル領域NWLが配置されたソース側壁面SWSではインパクトイオン化が発生しないためインパクトイオン化を抑制できたと考えられる。
【0069】
また上記のように考えた場合、図6に示される分離溝TNCのソース側壁面SWSにおけるドリフト歯部DFCの幅WDがウエル歯部WLCの幅WWよりも小さければ、インパクトイオン化をより抑制することが可能となる。
【0070】
また本発明者は、ゲート電流のゲート電圧依存性について調べた。その結果を図17に示す。図17は、本実施の形態の構成と上記比較例の構成との各々において、ドレインと半導体基板とに−80Vの電位を印加した状態でゲート電位を変化させたときのゲート電流の変化を示している。図17の結果から、本実施の形態においては比較例と比較してゲート電流が約6桁ほど低減できることが分かる。
【0071】
ここでゲート電流とは、半導体基板SUBとゲート電極GEとの間にゲート絶縁層GIなどを介在して流れる電流のことである。このため、ゲート電流が小さいとは、ゲート電極GEに半導体基板SUBから注入されるキャリアの量が少ないことを意味する。よって、ゲート電流が低減されるとの上記結果から、本実施の形態では比較例よりもゲート電極GE内へのホットキャリアの注入が抑制できていることがわかる。
【0072】
また本発明者は、図7の一点鎖線D1−D2に沿う電位分布を調べた。その結果を図18に示す。この電位分布の測定においては、図7においてn型ウエル領域NWLを接地電位、ゲート電極を0Vとして、p-ドリフト領域DFTに−5Vを印加した。
【0073】
図18図7の一点鎖線D1−D2に沿う電位分布を示している。図18の結果から、本実施の形態においては比較例よりも電位の絶対値が低くなっており、電界が緩和されていることがわかる。
【0074】
図7において上記電位が印加された場合に、n型ウエル領域NWLに挟まれるp-ドリフト領域DFTには、両側のn型ウエル領域NWLとのpn接合から空乏層が広がる。この結果、逆バイアス印加時にp-ドリフト領域DFTの空乏化が容易となり、比較例よりも電界が緩和されたと考えられる。
【0075】
以上の検討により本実施の形態においては、n型ウエル領域NWLとp-ドリフト領域DFTとにより構成されるpn接合が分離溝TCNのソース側壁面SWSに沿って主表面MSから分離溝TNCの底面BWSに向かって延びている。これにより、分離溝TNCのソース側壁面SWSにはp-ドリフト領域DFTだけでなくn型ウエル領域NWLも存在する。pLDMOSトランジスタLPTのON時には、このn型ウエル領域NWLには電流が流れないため、n型ウエル領域NWL内ではインパクトイオン化も生じない。よって、分離溝TNCのソース側壁面SWSにn型ウエル領域NWLおよびp-ドリフト領域DFTの双方が分布していることによって、インパクトイオン化が抑制される。
【0076】
また本実施の形態においては、n型ウエル領域NWLとp-ドリフト領域DFTとにより構成されるpn接合が分離溝TCNのソース側壁面SWSに沿って主表面MSから分離溝TNCの底面BWSに向かって延びている。このようにpn接合が深さ方向に延びているため、スーパージャンクションのように、図6の矢印で示すように主表面MSに沿う方向(横方向)に空乏層が広がる。これによりp-ドリフト領域DFTの空乏化が容易となり、オフ時の耐圧を向上させることができる。
【0077】
また上記の構造を得るためには図10に示す工程で、n型ウエル領域NWLを形成するためのフォトマスクを変更するだけでよい。このため比較例の構成を製造する場合と比較して製造工程が追加になることはない。また特許文献1のように分離溝内の分離絶縁層にリセスを設ける必要もないためリセス形成工程が追加になることはない。
【0078】
以上より本実施の形態によれば、簡易な製造工程で、ゲート絶縁層へのホットキャリアの注入を抑制することができ、かつオフ時の耐圧を向上することができる。
【0079】
(実施の形態2)
図19および図20に示されるように、本実施の形態の構成は、実施の形態1の構成と比較して、p-ドリフト領域DFTおよびn型ウエル領域NWLの構成において実施の形態1と異なっている。
【0080】
本実施の形態においては、p-ドリフト領域DFTは、n型ウエル領域NWLの下面に接していない。n型ウエル領域NWLの下面にはn-ウエル領域HWLが接している。
【0081】
具体的には、実施の形態1においては図5に示すようにp-ドリフト領域DFTが分離溝TNCのソース側壁面SWSよりp+ソース領域SC側へ延びている。これに対して、本実施の形態においてはp-ドリフト領域DFTがソース側壁面SWSよりp+ソース領域SC側へ延びていない。
【0082】
このため図21および図22に示されるように、本実施の形態においては、分離溝TNCのソース側壁面SWSからp+ソース領域SC側において実施の形態1よりもn型不純物のネットドーピング濃度が高くなっている。
【0083】
なお上記以外の本実施の形態の構成は、実施の形態1の構成とほぼ同じであるため、実施の形態1の要素と同一の要素については本実施の形態においても同一の符号を付し、その説明を繰り返さない。
【0084】
本実施の形態においては、分離溝TNCのソース側壁面SWSからp+ソース領域SC側において実施の形態1よりもn型不純物のネットドーピング濃度が高くなっている。このため、空乏化がより促進される。つまりRESURF(REduced SURface Field)効果がより高まる。
【0085】
なお上記の実施の形態1および2の各々においては、pLDMOSトランジスタLPTについて説明したが、nLDMOSトランジスタLNTについても図23および図24に示されるように本開示内容を適用することができる。この構成においては、p型ウエル領域PWLとn-ドリフト領域DFTとの各々が平面視において櫛状に形成されており、p型ウエル領域PWLの第1櫛部とn-ドリフト領域DFTの第2櫛部とは互いに噛み合っている。
【0086】
また上記の実施の形態においては図3に示されるようにn型ウエル領域NWLが平面視においてp-ドリフト領域DFTと並走する構成について説明したが、図25に示されるようにn型ウエル領域NWLが平面視においてp-ドリフト領域DFTの周囲を取り囲んでいてもよい。
【0087】
この構成においては、平面視においてn型ウエル領域NWLがp-ドリフト領域DFTの周囲を取り囲んでいるため、オン時の電流駆動能力を向上することができる。
【0088】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【符号の説明】
【0089】
ANA アナログ回路、BC ベース領域、BIL 絶縁膜、BL n+埋め込み領域領域、BTR バイポーラトランジスタ、BWS 底面、CH 半導体装置、CN,CN1,CN2 コンタクトホール、DC ドレイン領域、DFC ドリフト歯部、DFT p-ドリフト領域、DRI ドライバ回路、DTR 溝、EC n+エミッタ領域、GE ゲート電極、GE1,GE2 導電膜、GI ゲート絶縁層、HM ハードマスク層、HWL n-ウエル領域、INC 配線層、IOC 入出力回路、IS 層間絶縁層、LC ロジック回路、MS 主表面、NWL n型ウエル領域、PC 電源回路、PDR プリドライバ回路、PL プラグ導電層、PW,PWL p型ウエル領域、SB p-基板領域、SC ソース領域、SIS 分離絶縁層、SUB 半導体基板、SWS ソース側壁面、TCN,TNC,TRC 分離溝、WC n+コンタクト領域、WLC ウエル歯部。
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10
図11
図12
図13
図14
図15
図16
図17
図18
図19
図20
図21
図22
図23
図24
図25