特開2018-22156(P2018-22156A)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】特開2018-22156(P2018-22156A)
(43)【公開日】2018年2月8日
(54)【発明の名称】表示装置
(51)【国際特許分類】
   G09F 9/30 20060101AFI20180112BHJP
   G02F 1/1345 20060101ALI20180112BHJP
【FI】
   G09F9/30 330
   G02F1/1345
【審査請求】未請求
【請求項の数】13
【出願形態】OL
【全頁数】16
(21)【出願番号】特願2017-147880(P2017-147880)
(22)【出願日】2017年7月31日
(31)【優先権主張番号】10-2016-0098174
(32)【優先日】2016年8月1日
(33)【優先権主張国】KR
(71)【出願人】
【識別番号】512187343
【氏名又は名称】三星ディスプレイ株式會社
【氏名又は名称原語表記】Samsung Display Co.,Ltd.
【住所又は居所】大韓民国京畿道龍仁市器興区三星路1
(74)【代理人】
【識別番号】110000408
【氏名又は名称】特許業務法人高橋・林アンドパートナーズ
(72)【発明者】
【氏名】李 承 珪
【住所又は居所】大韓民国 忠▲清▼南道 牙山市 湯井面 湯井面路 37,304棟 2805号
(72)【発明者】
【氏名】權 泰 勳
【住所又は居所】大韓民国 京畿道 龍仁市 器興区 興▲徳▼2路 118番ギル 26,905棟 201号
(72)【発明者】
【氏名】賈 智 鉉
【住所又は居所】大韓民国 忠▲清▼南道 牙山市 湯井面 湯井面路 37,103棟 2805号
(72)【発明者】
【氏名】郭 源 奎
【住所又は居所】大韓民国 京畿道 城南市 盆唐区 美金路 177,312棟 1602号
(72)【発明者】
【氏名】金 東 秀
【住所又は居所】大韓民国 ソウル市 城東区 ▲蘭▼溪路 114−31,107棟 1301号
(72)【発明者】
【氏名】▲悲▼ 漢 成
【住所又は居所】大韓民国 京畿道 城南市 盆唐区 金谷路 263,506棟 204号
(72)【発明者】
【氏名】辛 惠 眞
【住所又は居所】大韓民国 忠▲清▼南道 天安市 西北区 市庁路 39,103棟 1201号
(72)【発明者】
【氏名】車 承 智
【住所又は居所】大韓民国 ソウル市 松坡区 オリンピック路 525,102棟 903号
【テーマコード(参考)】
2H092
5C094
【Fターム(参考)】
2H092GA31
2H092GA61
2H092JB77
2H092NA30
5C094AA32
5C094DA13
5C094DB01
5C094EA03
5C094FA04
(57)【要約】
【課題】本発明は、表示装置を提供する。
【解決手段】本発明の一実施形態による表示装置は、表示領域と表示領域周辺の周辺領域を含む基板と、基板の表示領域に位置する複数の画素と、基板に位置し、複数の画素に接続されている複数の信号線とを含み、複数の信号線は、複数の画素に接続される複数のデータ線と、第1トランジスタを通して複数のデータ線のうちの第1データ線に接続され、周辺領域に配置されるクラック感知線と、第1トランジスタのゲートに接続される制御線とを含む。
【選択図】図1
【特許請求の範囲】
【請求項1】
表示領域と前記表示領域周辺の周辺領域を含む基板と、
前記基板の前記表示領域に位置する複数の画素と、
前記基板に位置し、前記複数の画素に接続されている複数の信号線と、
を含み、
前記複数の信号線は、
前記複数の画素に接続される複数のデータ線と、
第1トランジスタを通して前記複数のデータ線のうちの第1データ線に接続され、前記周辺領域に位置するクラック感知線と、
前記第1トランジスタのゲートに接続される制御線と、
を含むことを特徴とする表示装置。
【請求項2】
前記第1トランジスタは、前記周辺領域に位置することを特徴とする請求項1に記載の表示装置。
【請求項3】
前記周辺領域に位置し、前記複数のデータ線に接続され、前記複数の画素に印加されるデータ電圧を伝達する複数のデータパッドをさらに含み、
前記第1トランジスタは、前記複数のデータパッドと前記複数のデータ線との間の領域に位置することを特徴とする請求項2に記載の表示装置。
【請求項4】
前記クラック感知線は、前記表示領域の周縁に沿って一周する形態の配線であることを特徴とする請求項1に記載の表示装置。
【請求項5】
前記クラック感知線は、前記表示領域の一辺に沿ってジグザグ状に往復する配線であることを特徴とする請求項1に記載の表示装置。
【請求項6】
前記クラック感知線は、ブラック階調電圧を印加する第1電圧パッドに接続されることを特徴とする請求項1に記載の表示装置。
【請求項7】
前記クラック感知線および前記複数のデータ線は、互いに異なる層に位置することを特徴とする請求項1に記載の表示装置。
【請求項8】
前記複数の信号線は、
前記複数のデータ線のうちの前記第1データ線を除いた第2データ線に第2トランジスタを通して接続されるテスト電圧線をさらに含むことを特徴とする請求項1に記載の表示装置。
【請求項9】
前記テスト電圧線は、前記クラック感知線の配線抵抗に対応する抵抗値を有する抵抗を含むことを特徴とする請求項8に記載の表示装置。
【請求項10】
前記テスト電圧線の前記抵抗は、前記配線抵抗の大きさおよび前記第1データ線の個数に比例し、前記第2データ線の個数に反比例することを特徴とする請求項9に記載の表示装置。
【請求項11】
前記クラック感知線および前記テスト電圧線は、同一層に位置することを特徴とする請求項8に記載の表示装置。
【請求項12】
前記テスト電圧線は、ブラック階調電圧を印加する第1電圧パッドに接続されることを特徴とする請求項8に記載の表示装置。
【請求項13】
前記制御線は、前記第2トランジスタのゲートに接続されることを特徴とする請求項8に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、表示装置に関するものである。
【背景技術】
【0002】
表示装置の軽量化および薄型化に伴い、外部衝撃などによって発生するクラック(crack)、スクラッチ(scratch)または破れ現象に対する表示装置の耐久性増加が要求される。
【0003】
表示装置にクラックが発生する場合、表示装置の表示領域に水分などの異物が侵入することがある。クラックによる異物の浸透は、表示装置不良の原因となる。
【0004】
したがって、表示装置にクラックが発生しているか否かを正確に検出することは重要である。
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明は、クラックによる表示装置の不良を容易に検出できる表示装置を提供する。
【0006】
本発明は、表示装置に発生した微細なクラックを検出できる表示装置を提供する。
【課題を解決するための手段】
【0007】
本発明に係る表示装置は、表示領域および表示領域周辺の周辺領域を含む基板と、基板の表示領域に位置する複数の画素と、基板に位置し、複数の画素に接続されている複数の信号線とを含み、複数の信号線は、複数の画素に接続される複数のデータ線と、第1トランジスタを通して複数のデータ線のうちの第1データ線に接続され、周辺領域に位置するクラック感知線と、第1トランジスタのゲートに接続される制御線とを含む。
【0008】
第1トランジスタは、周辺領域に位置することができる。
【0009】
周辺領域に位置し、複数のデータ線に接続され、複数の画素に印加されるデータ電圧を伝達する複数のデータパッドをさらに含み、第1トランジスタは複数のデータパッドと複数のデータ線との間の領域に位置することができる。
【0010】
クラック感知線は、表示領域の周縁に沿って一周する形態の配線であってもよい。
【0011】
クラック感知線は、表示領域の一辺に沿ってジグザグ状に往復する配線であってもよい。
【0012】
クラック感知線は、ブラック階調電圧を印加する第1電圧パッドに接続されることができる。
【0013】
クラック感知線および複数のデータ線は、互いに異なる層に位置することができる。
【0014】
複数の信号線は、複数のデータ線のうちの第1データ線を除いた第2データ線に第2トランジスタを通して接続されるテスト電圧線をさらに含むことができる。
【0015】
テスト電圧線は、クラック感知線の配線抵抗に対応する抵抗値を有する抵抗を含むことができる。
【0016】
テスト電圧線の抵抗は、配線抵抗の大きさおよび第1データ線の個数に比例し、第2データ線の個数に反比例することができる。
【0017】
クラック感知線およびテスト電圧線は、同一層に位置することができる。
【0018】
テスト電圧線は、ブラック階調電圧を印加する第1電圧パッドに接続されることができる。
【0019】
制御線は、第2トランジスタのゲートに接続されることができる。
【発明の効果】
【0020】
本発明の一実施形態による表示装置は、表示装置の不良を容易に検出することができる。
【0021】
本発明の一実施形態による表示装置は、表示装置に発生した微細なクラックを検出することができる。
【図面の簡単な説明】
【0022】
図1a】本発明の一実施形態による表示装置を示す平面図である。
図1b】本発明の一実施形態による表示装置の概略的な配置図である。
図2】本発明の一実施形態による表示装置の配置図である。
図3】本発明の一実施形態による表示装置の信号の波形図である。
図4図3の波形図を具体的に示す図である。
図5】テスト信号が印加された一実施形態による表示装置の表示領域を示す図である。
図6】テストトランジスタとデータ線、クラック感知線およびテスト電圧線との間の接続構造の一部を示す平面図である。
図7図6のI−I’線に沿って切断した断面図である。
図8図6のII−II’線に沿って切断した断面図である。
図9】本発明の他の実施形態による表示装置の配置図である。
図10】テスト信号が印加された他の実施形態による表示装置の表示領域を示す図である。
【発明を実施するための形態】
【0023】
以下、添付した図面を参照して本発明の一実施形態について、本発明の属する技術分野における通常の知識を有する者が容易に実施できるように詳しく説明する。しかし、本発明は様々な異なる形態に実現でき、ここで説明する一実施形態に限定されない。
【0024】
図面では様々な層および領域を明確に表現するために厚さを拡大して示した。明細書全体にわたって類似の部分については同一の参照符号を付与する。層、膜、領域、板などの部分が他の部分の“上に”あるというとき、これは他の部分の“直上に”ある場合だけでなく、その中間に他の部分がある場合も含む。逆に、ある部分が他の部分の“直上”にあるというときは、その中間に他の部分がないことを意味する。
【0025】
まず、図1aおよび図1bを参照して、一実施形態による表示装置について説明する。図1aは一実施形態による表示装置を示す平面図であり、図1bは一実施形態による表示装置の概略的な配置図である。
【0026】
図1aを参照すれば、一実施形態による表示装置は、基板SUBと、映像(image)を表す表示領域DAおよび表示領域DAの周縁に位置する周辺領域NDAとを含む。
【0027】
基板SUBはガラス、ポリマーまたはステンレス鋼などを含む絶縁性基板である。基板SUBは、フレキシブル(flexible)、ストレッチャブル(stretchable)、フォールダブル(foldable)、ベンダブル(bendable)、ローラブル(rollable)に構成することができる。基板SUBが、フレキシブル、ストレッチャブル、フォールダブル、ベンダブル、ローラブルに構成されることによって、表示装置全体を、折り曲げたり、伸ばしたり、折りたたんだり、折り曲げたり、巻きとったりすることができる。一例として、基板SUBは、ポリイミドなどの樹脂を含むフレキシブルフィルム(film)の形態を有してもよい。
【0028】
上述した一実施形態では、周辺領域NDAは表示領域DAを囲むように位置するものと説明したが、周辺領域NDAは表示領域DAの両側または一側に位置することもできる。
【0029】
図1bに示されているように、基板SUBの表示領域DAは、複数の画素Pと複数の画素Pに接続された複数のデータ線D1〜Dmとを含む。画素Pは、映像を表す最小単位であり、行列状に表示領域内に位置することができる。
【0030】
基板SUBの周辺領域NDAには、データパッド部DP、テスト電圧パッドVP1、VP2、テスト制御パッドTP、そしてテストトランジスタT1〜Toが位置する。
【0031】
データパッド部DPは、複数のデータ線D1〜Dmに接続されて、画素Pに対応するデータ信号を供給する。
【0032】
テスト電圧パッドVP1、VP2は、テストトランジスタT1〜Toの一端に接続される。テスト電圧パッドVP1、VP2には、同じテスト電圧が供給される。
【0033】
テスト制御パッドTPは、テストトランジスタT1〜Toのそれぞれのゲートに接続される。テスト制御パッドTPには、テスト制御信号が供給される。
【0034】
テストトランジスタT1〜Toは、周辺領域NDA内で表示領域DAとデータパッド部DPとの間に位置することができる。テストトランジスタT1〜Toは、データ線D1〜Dmとテスト電圧パッドVP1、VP2との間に接続される。
【0035】
テストトランジスタT1〜Toのうち、一部のテストトランジスタT2、To−1のそれぞれの一端と対応するテスト電圧パッドVP1、VP2との間には、対応するクラック感知線CD1、CD2が接続される。
【0036】
第1クラック感知線CD1および第2クラック感知線CD2に接続しないテストトランジスタT1、T3〜To−2、Toの一端とテスト電圧パッドVP1、VP2との間には、対応するテスト電圧線ML1、ML2が接続される。
【0037】
第1クラック感知線CD1および第2クラック感知線CD2のそれぞれは、表示領域DAの外側を一周する形態の配線であることができる。例えば、第1クラック感知線CD1は、表示領域DAの左外側に位置することができ、第2クラック感知線CD2は表示領域DAの右外側に位置することができる。
【0038】
次に、図2を参照して、一実施形態による表示装置の配置について詳細に説明する。図2は、一実施形態による表示装置の配置図である。
【0039】
図2に示されているように、表示装置は、複数の画素Pが位置する表示領域DAと表示領域周辺の周辺領域NDAとを含む。
【0040】
複数の信号線は、基板SUBの表示領域DAに位置するゲート線S1〜Snおよびデータ線D1〜Dm、基板SUBの周辺領域NDAに位置する第1クラック感知線CD1、第2クラック感知線CD2、第1テスト電圧線ML1および第2テスト電圧線ML2を含む。また、複数の信号線は、複数のDC電圧線DC_R、DC_G、DC_BおよびDC制御線DC_GATE_R、DC_GATE_G、DC_GATE_Bをさらに含むことができる。
【0041】
第1クラック感知線CD1、および第2クラック感知線CD2が位置する周辺領域NDAは、折り曲げることができる。
【0042】
基板SUBの周辺領域NDAには、データパッドDP1〜DPo(oはmより大きいかまたは正の整数)、スイッチング素子Q1、Q2、Q3、テスト電圧パッドVP1、VP2、テスト制御パッドTP、そしてテストトランジスタT1〜Toが位置することができる。
【0043】
データパッドDP1〜DPoは、データ線D1〜Dmに接続される。図示していないが、表示装置はソースドライブICをさらに含むことができ、この場合、データパッドDP1〜DPoはソースドライブICに接続される。つまり、ソースドライブICが、データパッドDP1〜DPoにデータ電圧を供給することによって、表示装置のデータ線D1〜Dmにデータ電圧が供給される。
【0044】
テスト制御パッドTPは、テストトランジスタT1〜Toのそれぞれのゲートに接続される。テスト制御パッドTPには、テスト制御信号が供給される。
【0045】
テスト電圧パッドVP1、VP2は、テストトランジスタT1〜Toの一端に接続される。テスト電圧パッドVP1、VP2には、同じテスト電圧が供給される。
【0046】
テストトランジスタT1〜Toは、周辺領域NDAに位置する。テストトランジスタT1〜Toは、周辺領域NDA内で、表示領域DAとデータパッドDP1〜DPoとの間に位置することができる。
【0047】
テストトランジスタT1〜Toは、データ線D1〜Dmとテスト電圧パッドVP1、VP2との間に接続される。テストトランジスタT1〜ToのゲートTGは、テスト制御パッドTPに接続される。
【0048】
テストトランジスタT1〜ToのそれぞれのゲートTGはテスト制御パッドTPに接続され、一端はテスト電圧パッドVP1、VP2のうちのいずれか一つに接続され、他端はデータ線D1〜Dmのうちのいずれか一つに接続される。
【0049】
テストトランジスタT1〜Toのうち、一部のテストトランジスタT2、To−1のそれぞれの一端と対応するテスト電圧パッドVP1、VP2との間には、対応するクラック感知線CD1、CD2が位置することができる。
【0050】
第1クラック感知線CD1は、データ線D2に接続されているテストトランジスタT2の一端とテスト電圧パッドVP1との間に位置することができる。第2クラック感知線CD2は、データ線Dm−1に接続されているテストトランジスタTo−1の一端とテスト電圧パッドVP2との間に位置することができる。
【0051】
第1クラック感知線CD1および第2クラック感知線CD2のそれぞれは、表示領域DAの外側の周辺領域NDAに位置することができる。
【0052】
また、ゲート駆動部20が表示領域DAの一方の外側の周辺領域NDAに形成される場合、第1クラック感知線CD1および第2クラック感知線CD2は、ゲート駆動部20より外側に位置することができる。
【0053】
第1クラック感知線CD1は表示領域DAの左外側を一周するように位置することができ、第2クラック感知線CD2は表示領域DAの右外側を一周するように位置することができる。
【0054】
第1クラック感知線CD1は、表示領域DAの一辺に沿ってジグザグ(zigzag)状に往復する配線であってもよい。第2クラック感知線CD2は、表示領域DAの他の一辺に沿ってジグザグ状に往復する配線であってもよい。クラック感知線は単一の配線であることもあり、表示領域DAの周りに沿って一周するように位置することもあるが、これらに限られない。
【0055】
また、基板SUBの周辺領域NDAには、抵抗R1、R2がさらに位置することができる。抵抗R1、R2は、第1テスト電圧線ML1または第2テスト電圧線ML2によって形成されることができる。
【0056】
そして、抵抗R1、R2は、第1クラック感知線CD1および第2クラック感知線CD2の配線抵抗によって、データ線D2、Dm−1に印加されるテスト電圧値とデータ線D1、D3〜Dm−2、Dmに印加されるテスト電圧値との差を補償するために形成されることができる。
【0057】
つまり、第1クラック感知線CD1および第2クラック感知線CD2に接続しないテストトランジスタT1、T3〜To−2、Toの一端とテスト電圧パッドVP1、VP2を接続する第1テスト電圧線ML1および第2テスト電圧線ML2とにそれぞれ抵抗R1、R2が接続される。
【0058】
このとき、抵抗R1の抵抗値をクラック感知線CD1の配線抵抗値を利用して設計することによって、クラック感知線CD1の配線抵抗によるテスト電圧の偏差を最小化することができる。例えば、抵抗R1の抵抗値は、下記の数式1により設計される。
【0059】
【数1】
【0060】
数式1で、Rは抵抗R1の抵抗値、RCDはクラック感知線CD1の配線抵抗、kは第1テスト電圧線ML1に接続されたデータ線の個数、Tはクラック感知線CD1に接続されるデータ線の個数である。このとき、1.25は0より大きい正の整数に変更可能な定数である。
【0061】
抵抗R1は、第1テスト電圧線ML1が位置する領域内で、第1テスト電圧線ML1の形態を変更して設計される。例えば、第1テスト電圧線ML1の厚さ、長さまたは幅を調整して、数式1で算出された抵抗値を満足させる抵抗R1を形成することができる。
【0062】
第1テスト電圧線ML1は、テスト電圧パッドVP1が位置した領域とテストトランジスタT1の一端が位置した領域との間の領域に位置することができるので、抵抗R1の配線配置のための領域の確保が容易である。
【0063】
抵抗R1の抵抗値の設計について上述したが、抵抗R2の抵抗値もこれと同様な方法で設計される。
【0064】
複数の第1スイッチング素子Q1のそれぞれの一端には対応するDC電圧線DC_Rが接続され、他端には対応するデータ線が接続され、ゲートにはDC制御線DC_GATE_Rが接続される。
【0065】
複数の第2スイッチング素子Q2のそれぞれの一端には対応するDC電圧線DC_Gが接続され、他端には対応するデータ線が接続され、ゲートにはDC制御線DC_GATE_Gが接続される。
【0066】
複数の第3スイッチング素子Q3のそれぞれの一端には対応するDC電圧線DC_Bが接続され、他端には対応するデータ線が接続され、ゲートにはDC制御線DC_GATE_Bが接続される。
【0067】
上述した一実施形態では、周辺領域NDAの上部に複数のスイッチング素子Q1、Q2、Q3、複数のDC電圧線DC_R、DC_G、DC_BおよびDC制御線DC_GATE_R、DC_GATE_G、DC_GATE_Bが位置し、周辺領域NDAの下部にデータパッドDP1〜DPo、テスト制御パッドTP、テスト電圧パッドVP1、VP2、テストトランジスタT1〜To、抵抗R1、R2が位置するものと説明したが、周辺領域NDAの信号線およびパッド部、トランジスタ、抵抗の配置はこれらに限られない。
【0068】
次に、図3を参照して、表示装置に印加される信号について説明する。図3は、一実施形態による表示装置の信号の波形図である。
【0069】
図3には、DC制御線DC_GATE_R、DC_GATE_G、DC_GATE_Bに印加される制御信号DC_GATE_R、DC_GATE_G、DC_GATE_B、テスト制御パッドTPに印加されるテスト制御信号TS、および走査信号S[1]〜S[n]が示されている。
【0070】
図3を参照すれば、制御信号DC_GATE_R、DC_GATE_G、DC_GATE_Bは、テスト制御信号TSがイネーブルレベルL(enable level L)である期間T1〜tnの間、ディセーブルレベルH(disable level H)に維持される。
【0071】
テスト制御信号TSがイネーブルレベルLであれば、テストトランジスタT1〜Toがターンオンされることができる。テスト電圧は、ブラック階調に対応する電圧レベルを有することができる。以下、テスト電圧は、ディセーブルレベルHであると仮定する。そうすると、ターンオンされたテストトランジスタT1〜Toを通じてデータ線D1〜Dmにテスト電圧が供給される。
【0072】
走査信号S[1]〜S[n]は、テスト制御信号TSがイネーブルレベルLである期間T1〜tnの間に、順次にイネーブルレベルLに変更可能である。例えば、走査信号S[1]がt1時点でイネーブルレベルに変更され、t2時点でディセーブルレベルに変更される。そうすると、走査信号S[2]がt2時点でイネーブルレベルに変更される。
【0073】
走査信号S[1]〜S[n]が画素に供給されることによって、テスト電圧が画素に記入されることができる。画素に記入されたテスト電圧によって、画素はブラック階調を表現するようになる。
【0074】
以下、図3図4および図5を参照して、一実施形態による表示装置のクラック検査方法について詳しく説明する。
【0075】
図4図3の波形図を具体的に示す図であり、図5はテスト信号が印加された一実施形態による表示装置の表示領域を示す図である。
【0076】
図4に示されているように、tn−1時点とtn時点との間で走査信号S[n]がイネーブルレベルに変更されると、データ線D1にはディセーブルレベルHのテスト電圧を印加することができる。したがって、データ線D1に接続された画素は、ブラック階調を表現することができる。
【0077】
しかし、表示装置にクラックが発生する場合、データ線D1〜Dmまたは第1および第2クラック感知線CD1、CD2が断線したり、データ線D1〜Dmまたは第1および第2クラック感知線CD1、CD2の配線抵抗が増加したりする。
【0078】
一例として、表示装置にクラックが発生してデータ線D2または第1クラック感知線CD1が断線した場合、テスト電圧がデータ線D2に供給されない。
【0079】
他の例として、表示装置にクラックが発生してデータ線D2または第1クラック感知線CD1の配線抵抗が増加した場合、配線抵抗増加による電圧降下によってデータ線D2に印加されるテスト電圧は、ディセーブルレベルより低い所定のレベルL1を有する。
【0080】
したがって、tn−1時点とtn時点との間、データ線D2に接続されて走査信号S[n]が印加された画素に供給される電圧は、ディセーブルレベルHより低いレベルL1を有する。
【0081】
その結果、データ線D2に接続された画素には、低いレベルL1の電圧が印加される。データ線D2に接続された画素は、低いレベルL1の電圧によってホワイト階調またはグレー階調を表現するようになる。つまり、データ線D2に接続された画素によって明線を現すことができる。
【0082】
図5に示されているように、第1クラック感知線CD1によってテスト電圧が印加されるデータ線D2に接続された画素が、ホワイト階調またはグレー階調を表現するので、明線(点線で示す)を現すことができる。これは、周辺領域NDA内の第1クラック感知線CD1が位置した領域にクラックが発生したと判断される。
【0083】
一方、第1および第2クラック感知線CD1、CD2に接続しないテストトランジスタTiに接続されたデータ線Diにおいても明線(点線で示す)を現すことができる。これは、表示装置のクラックではない他の原因によるものと判断される。
【0084】
そして、第2クラック感知線CD2によってテスト電圧が印加されるデータ線Dm−1に接続された画素はブラック階調を表現するので、暗線(実線で示す)を現すことができる。これは、周辺領域NDA内の第2クラック感知線CD2が位置した領域にクラックが発生しなかったと判断される。
【0085】
以上述べたように、一実施形態によると、データ線D1〜Dmの断線または配線抵抗変化と表示領域DAの外側に形成されるクラック感知線の断線または配線抵抗の変化を利用して表示装置のクラックの発生有無を判断できる。つまり、クラック感知線からテスト電圧が印加されるデータ線で明線が現れる場合、表示装置にクラックが発生したと判断できる。
【0086】
以下、図6から図8を参照して、一実施形態による表示装置のテストトランジスタとデータ線との間の接続構造、テストトランジスタとクラック感知線との間の接続構造、およびテストトランジスタとテスト電圧線との間の接続構造について説明する。
【0087】
図6はテストトランジスタとデータ線、クラック感知線およびテスト電圧線との間の接続構造の一部を示す平面図であり、図7図6のI−I’線に沿って切断した断面図であり、図8図6のII−II’線に沿って切断した断面図である。
【0088】
図6では説明の便宜のために4つのデータ線D1、D2、D3、D4、および4つのデータ線D1、D2、D3、D4に接続された4つのテストトランジスタT1、T2、T3、T4だけを示した。そして、テストトランジスタT3、T4はテストトランジスタT1とその構造が同一であるので、以下、テストトランジスタT1、T2についてのみ説明する。
【0089】
図6および図7を参照すれば、トランジスタT1のゲートTGは、トランジスタT1のアクティブ層T1_ACTと所定の領域で重なる。トランジスタT1のアクティブ層T1_ACTの一端は、第1コンタクトホールCNT1を通じてデータ線D1に接続される。アクティブ層T1_ACTの他端は、第2コンタクトホールCNT2を通じて連結電極BE1と接続される。連結電極は、第3コンタクトホールCNT3を通じて第1テスト電圧線ML1の一端に接続される。第1テスト電圧線ML1は、抵抗R1を通じてテスト電圧パッドVP1に接続される。
【0090】
トランジスタT1のゲートTGおよび第1テスト電圧線ML1は第1金属パターンで形成されることができ、トランジスタT1のアクティブ層T1_ACTは半導体パターンで形成されることができ、データ線D1および連結電極BE1は第2金属パターンで形成されることができる。
【0091】
図6および図8を参照すれば、トランジスタT2のゲートTGは、トランジスタT2のアクティブ層T2_ACTと所定の領域で重なる。トランジスタT2のアクティブ層T2_ACTの一端は、第4コンタクトホールCNT4を通じてデータ線D2に接続される。アクティブ層T2_ACTの他端は、第5コンタクトホールCNT5を通じて連結電極BE2と接続される。連結電極は、第6コンタクトホールCNT6を通じてクラック感知線CD1の一端に接続される。クラック感知線CD1は、図2のように表示領域DAの外側を一周するように位置することができる。クラック感知線CD1の他端は、テスト電圧パッドVP1に接続されることができる。
【0092】
トランジスタT2のゲートTGおよびクラック感知線CD1は第1金属パターンで形成されることができ、トランジスタT2のアクティブ層T2_ACTは半導体パターンで形成されることができ、データ線D2および連結電極BE2は第2金属パターンで形成されることができる。
【0093】
第1金属パターンはゲート金属パターンであってもよく、第2金属パターンはソース/ドレイン金属パターンであってもよい。半導体パターンは、多結晶シリコン(poly silicon)で形成してもよいが、これに限定されず、単結晶シリコン、非晶質シリコン(amorphous silicon)または酸化物(oxide)半導体で形成してもよい。第1金属パターンと半導体パターンを絶縁するために、第1金属パターンと半導体パターンとの間にゲート絶縁膜(gate insulator:GI)を形成してもよい。また、半導体パターンと第2金属パターンを絶縁するために、半導体パターンと第2金属パターンとの間に絶縁膜(insulating layer:IL)を形成してもよい。
【0094】
上述した一実施形態である表示装置によると、第1クラック感知線CD1、第2クラック感知線CD2、第1テスト電圧線ML1および第2テスト電圧線ML2がゲート金属パターンで形成されるものと説明したが、第1クラック感知線CD1、第2クラック感知線CD2、第1テスト電圧線ML1および第2テスト電圧線ML2は、ソース/ドレイン金属パターンで形成されることができる。
【0095】
また、第1クラック感知線CD1、第2クラック感知線CD2、第1テスト電圧線ML1および第2テスト電圧線ML2が一つの層の金属パターンで形成されるものと説明したが、第1クラック感知線CD1、第2クラック感知線CD2、第1テスト電圧線ML1および第2テスト電圧線ML2は、ゲート金属パターンの第1層とソース/ドレイン金属パターンの第2層とを含む複数の層からなることもできる。
【0096】
次に、図9を参照して、他の実施形態による表示装置の配置について説明する。
【0097】
図9は、他の実施形態による表示装置の配置図である。図9のテストトランジスタT1〜Toとクラック感知線CD1、CD2、第1テスト電圧線ML1および第2テスト電圧線ML2との接続構造を除いた表示装置の構成は、図2の一実施形態による表示装置と同様であるので、説明を省略する。
【0098】
テストトランジスタT1〜Toのうち、一部のテストトランジスタT2、T5、To−4、To−1の一端と対応するテスト電圧パッドVP1、VP2との間には、クラック感知線CD1、CD2が位置することができる。
【0099】
テストトランジスタT2、T5は第1クラック感知線CD1に一端が接続され、テストトランジスタTo−4、To−1は第2クラック感知線CD2に一端が接続されてもよい。
【0100】
つまり、図2の一実施形態と比較して、一つのクラック感知線は、対応する複数のテストトランジスタの一端に接続されてもよい。
【0101】
この場合、前記の数式1のように、T値は増加し、m値は減少して、抵抗R1または抵抗R2の抵抗値は、図2の一実施形態に比べて増加することができる。抵抗R1の抵抗値が増加すれば、第1テスト電圧線ML1が位置する領域内で抵抗R1の形態を変更して設計することができる。第1テスト電圧線ML1は、テスト電圧パッドVP1が位置した領域とテストトランジスタT1の一端が位置した領域との間の領域に位置することができるので、抵抗R1の配線配置のための領域の確保が容易である。
【0102】
抵抗R1の抵抗値の設計について上述したが、抵抗R2の抵抗値もこれと同様な方法で設計することができる。
【0103】
図9の表示装置は、図3および図4で説明した信号によって駆動されることができる。表示装置にクラックが発生する場合、データ線D1〜Dmまたは第1および第2クラック感知線CD1、CD2が断線したり、データ線D1〜Dmまたは第1および第2クラック感知線CD1、CD2の配線抵抗が増加したりすることができる。
【0104】
一例として、表示装置にクラックが発生してデータ線D2、D5または第1クラック感知線CD1が断線した場合、テスト電圧がデータ線D2、D5に供給されない。
【0105】
他の例として、表示装置にクラックが発生してデータ線D2、D5または第1クラック感知線CD1の配線抵抗が増加した場合、配線抵抗増加による電圧降下によってデータ線D2、D5に印加されるテスト電圧はディセーブルレベルより低い所定のレベルを有する。
【0106】
その結果、図9に示されているように、第1クラック感知線CD1によってテスト電圧が印加されるデータ線D2、D5に接続された画素すべてがホワイト階調またはグレー階調を表現するので、データ線D2、D5はいずれも明線(点線で示す)を現すことができる。これは、周辺領域NDA内の第1クラック感知線CD1が位置した領域にクラックが発生したと判断される。
【0107】
一方、第1および第2クラック感知線CD1、CD2に接続しないテストトランジスタTiに接続されたデータ線Diにおいても明線(点線で示す)を現すことができる。これは、表示装置のクラックでない他の原因によるものと判断される。
【0108】
第2クラック感知線CD2によってテスト電圧が印加されるデータ線Dm−1に接続された画素はブラック階調を表現し、第2クラック感知線CD2によってテスト電圧が印加されるデータ線Dm−4に接続された画素はホワイト階調またはグレー階調を表現するので、これは、周辺領域NDA内の第2クラック感知線CD2が位置した領域にクラックが発生しなかったと判断される。
【0109】
つまり、同一のクラック感知線CD1によってテスト電圧が印加されるデータ線D2、D5はいずれもホワイト階調またはグレー階調を表現する場合にのみ、当該クラック感知線CD1に対応する表示装置の一領域にクラックが発生したと判断される。
【0110】
以上述べたように、一実施形態はデータ線D1〜Dmの断線または配線抵抗変化と表示領域DAの外側に形成されるクラック感知線の断線または配線抵抗の変化を利用して表示装置のクラックの発生の有無を判断できる。つまり、クラック感知線からテスト電圧が印加されるデータ線で明線が現れる場合、表示装置にクラックが発生したと判断できる。
【符号の説明】
【0111】
CD1、CD2:クラック感知線
S1〜Sn :ゲート線
D1〜Dm :データ線
DP1〜DPo:データパッド
TP :テスト制御パッド
VP1、VP2:テスト電圧パッド
T1〜To :テストトランジスタ
R1、R2 :抵抗
図1a
図1b
図2
図3
図4
図5
図6
図7
図8
図9
図10