特開2018-78254(P2018-78254A)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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特開2018-78254ダイヤモンド半導体装置、それを用いたロジック装置、及びダイヤモンド半導体装置の製造方法
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】特開2018-78254(P2018-78254A)
(43)【公開日】2018年5月17日
(54)【発明の名称】ダイヤモンド半導体装置、それを用いたロジック装置、及びダイヤモンド半導体装置の製造方法
(51)【国際特許分類】
   H01L 21/8236 20060101AFI20180417BHJP
   H01L 27/088 20060101ALI20180417BHJP
   H01L 21/336 20060101ALI20180417BHJP
   H01L 29/78 20060101ALI20180417BHJP
   H01L 21/8234 20060101ALI20180417BHJP
   H01L 21/316 20060101ALI20180417BHJP
【FI】
   H01L27/08 311A
   H01L29/78 301B
   H01L29/78 301C
   H01L27/08 102C
   H01L21/316 X
【審査請求】未請求
【請求項の数】9
【出願形態】OL
【全頁数】20
(21)【出願番号】特願2016-220840(P2016-220840)
(22)【出願日】2016年11月11日
(71)【出願人】
【識別番号】301023238
【氏名又は名称】国立研究開発法人物質・材料研究機構
(72)【発明者】
【氏名】劉 江偉
(72)【発明者】
【氏名】小出 康夫
(72)【発明者】
【氏名】大里 啓孝
(72)【発明者】
【氏名】リャオ メイヨン
(72)【発明者】
【氏名】井村 将隆
【テーマコード(参考)】
5F048
5F058
5F140
【Fターム(参考)】
5F048AA05
5F048AB03
5F048AB04
5F048AC02
5F048BA02
5F048BA10
5F048BA14
5F048BB03
5F048BB09
5F048BB11
5F048BB15
5F048BB16
5F048BB17
5F048BD02
5F048BD10
5F048BF07
5F058BB10
5F058BC03
5F058BC09
5F058BD01
5F058BF02
5F058BF12
5F058BF14
5F058BF27
5F058BF29
5F058BF37
5F058BH01
5F058BJ04
5F140AB02
5F140BA04
5F140BA16
5F140BD01
5F140BD04
5F140BD11
5F140BD12
5F140BD13
5F140BE09
5F140BE10
5F140BF07
5F140BF11
5F140BF15
5F140BJ07
5F140BJ11
5F140BJ15
5F140CE02
(57)【要約】
【課題】E−modeMOSとD−modeMOSが混在して動作するダイヤモンド半導体を提供する。
【解決手段】水素終端ダイヤモンド半導体層上に、第1のゲート絶縁膜層及びゲートメタル層が形成された第1のMOSトランジスタと第2のゲート絶縁膜層及びゲートメタル層が形成された第2のMOSトランジスタであって、第1の絶縁膜は下層を原子層成長法によって形成された絶縁膜、上層をスパッタリング法によって形成された絶縁膜又は原子層成長法によって形成されたTiO膜とする2層の絶縁膜であり、第2の絶縁膜は、原子層成長法によって形成された単層の絶縁膜とする。
【選択図】図6
【特許請求の範囲】
【請求項1】
ダイヤモンド基板上に水素終端ダイヤモンド半導体層、第1のゲート絶縁膜層及びゲートメタル層がこの順に積層された構造を有する第1のMOSトランジスタと、該水素終端ダイヤモンド半導体層上に第2のゲート絶縁膜層及びゲートメタル層を有する第2のMOSトランジスタを有するダイヤモンド半導体装置において、
前記第1の絶縁膜は、下層を原子層成長法によって形成された絶縁膜、上層をスパッタリング法によって形成された絶縁膜又は原子層成長法によって形成されたTiO膜とする2層の絶縁膜であり、
前記第2の絶縁膜は、原子層成長法によって形成された単層の絶縁膜、
とすることを特徴としたダイヤモンド半導体装置。
【請求項2】
前記第1の絶縁膜の下層は、AlとHfOからなるいずれか1の膜であり、
前記第1の絶縁膜の上層は、スパッタリング法によって形成されたLaAlO、Al、ZrO、AlN、Ta、TiO、HfO、又は原子層成長法によって形成されたTiOからなるいずれか1の膜であり、
前記第2の絶縁膜は、AlとHfOからなるいずれか1の膜であることを特徴とした請求項1記載のダイヤモンド半導体装置。
【請求項3】
前記第1の絶縁膜の上層は、スパッタリング法によって形成されたLaAlO膜であることを特徴とした請求項1又は2記載のダイヤモンド半導体装置。
【請求項4】
前記第1のMOSトランジスタはエンハンスメントモードのMOSトランジスタであり、前記第2のMOSトランジスタはデプリーションモードのMOSトランジスタであることを特徴とした請求項1及至3のいずれか1に記載のダイヤモンド半導体装置。
【請求項5】
請求項1及至4のいずれか1に記載のダイヤモンド半導体装置を用いたことを特徴とするNOT動作をするロジック装置。
【請求項6】
請求項1及至4のいずれか1に記載のダイヤモンド半導体装置を用いたことを特徴とするNOR動作をするロジック装置。
【請求項7】
ダイヤモンド半導体基板上に水素終端ダイヤモンド半導体層を形成する半導体層形成工程と、
前記半導体層上に第1のゲートパターンを開口部として有する第1のレジストパターン形成工程と、
前記第1のレジストパターンの開口部に前記半導体層上に接して第1の絶縁膜からなる第1の絶縁膜パターンを形成する第1の絶縁膜パターン形成工程と、
前記第1の絶縁膜パターン上に金属からなる第1のゲートメタルパターンを形成する第1のゲートメタルパターン形成工程と、
前記第1のレジストパターンをリフトオフにより除去する第1のレジストパターン除去工程と、
前記半導体層上に第2のゲートパターンを開口部として有する第2のレジストパターン形成工程と、
前記第2のレジストパターンの開口部に前記半導体層上に接して第2の絶縁膜からなる第2の絶縁膜パターンを形成する第2の絶縁膜パターン形成工程と、
前記第2の絶縁膜パターン上に金属からなる第2のゲートメタルパターンを形成する第1のゲートメタルパターン形成工程と、
前記第2のレジストパターンをリフトオフにより除去する第2のレジストパターン除去工程と、
金属からなる配線層を形成する配線層形成工程と、
前記第1及び第2の絶縁膜に対して熱処理を行う熱処理工程を有し、
前記第1の絶縁膜は、原子層成長法によって絶縁膜Aを形成する下層膜形成工程と、スパッタリング法による絶縁膜B又は原子層成長法によるTiOからなる絶縁膜Bを形成する上層膜形成工程によって形成される2層膜からなり、
前記第2の絶縁膜は、原子層成長法によって形成される単層の絶縁膜Cからなり、
前記第1の絶縁膜パターン及び前記第1のメタルゲートパターンを有するエンハンスメントモード動作の第1のMOSトランジスタ、及び、前記第2の絶縁膜パターン及び前記第2のメタルゲートパターンを有するデプリーションモード動作の第2のMOSトランジスタを形成することを特徴としたダイヤモンド半導体装置の製造方法。
【請求項8】
前記絶縁膜AはAlとHfOからなるいずれか1の膜であり、前記絶縁膜Bはスパッタリング法によって形成されたLaAlO、Al、ZrO、AlN、Ta、TiO、HfO、又は原子層成長法によって形成されたTiOからなるいずれか1の膜であり、前記絶縁膜CはAlとHfOからなるいずれか1の膜であることを特徴とした請求項7記載のダイヤモンド半導体装置の製造方法。
【請求項9】
前記熱処理の温度は、150℃以上350℃以下であることを特徴とする請求項7又は8記載のダイヤモンド半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明はダイヤモンド半導体装置、それを用いたロジック装置、及びダイヤモンド半導体装置の製造方法に関する。
【背景技術】
【0002】
半導体ダイヤモンドは広いバンドギャップエネルギー(5.45eV)、低い比誘電率(5.7)、高い絶縁破壊電界強度(10MV/cm)、高いキャリア飽和速度(電子及び正孔についてそれぞれ1.5〜2.7×10cm/s及び0.85〜1.2×10cm/s)(非特許文献1、2参照)、高い熱伝導率(22W/cm・K)及び高いキャリア移動度(電子及び正孔についてそれぞれ4500cm/V・s及び3800cm/V・s)(非特許文献3参照)といったいくつかの際立った物理的特性を有している。このため、ダイヤモンドに基づいた電子デバイスは大きな電力、高周波、高い熱限界、及び高周波における小さな電力損失を示す。
【0003】
最近、水素終端ダイヤモンドを使ったMOSトランジスタ(MOSFET、MISFETとも呼ばれる)が大いに開発されるようになってきた。そして、400℃の高温環境で約1000Vの高い耐圧を得た水素終端ダイヤモンドによるMOSトランジスタの報告もなされるようになってきた(非特許文献4参照)。
【0004】
また、水素終端ダイヤモンドを使ってデプリーションモード(D−modeとも称す)のMOSFETが作製され、その動作が確認されるとともに、負荷抵抗をそのMOSFETのドレイン側に繋げた回路が組まれ、その回路がNOTロジック動作をすることが確認されている(非特許文献5,6参照)。さらに、エンハンスメントモード(E−modeとも称す)のMOSFETが作製され、その動作も確認されている(非特許文献7参照)。
【先行技術文献】
【非特許文献】
【0005】
【非特許文献1】Phys.Rev.B,vol.23,pp.3050−3057(1981)
【非特許文献2】Mater.Today,vol.11,pp.22−28(2008)
【非特許文献3】Science,vol.297,pp.1670−1672(2002)
【非特許文献4】IEEE IEDM,2014,11.2.1(2014)
【非特許文献5】Appl.Phys.Lett.,vol.103,p.092905(2013)
【非特許文献6】Appl.Phys.Lett.,vol.105,p.0982110(2014)
【非特許文献7】J.Appl.Phys.,vol.118,p.115704(2015)
【発明の概要】
【発明が解決しようとする課題】
【0006】
本発明の課題は、E−modeMOSトランジスタとD−modeMOSトランジスタが混在して動作をするダイヤモンド半導体装置及びその製造方法を提供することである。また、ダイヤモンド半導体によるNOTやNORのロジック動作をするロジック装置を提供することである。
【課題を解決するための手段】
【0007】
本発明の構成を下記に示す。
(構成1)
ダイヤモンド基板上に水素終端ダイヤモンド半導体層、第1のゲート絶縁膜層及びゲートメタル層がこの順に積層された構造を有する第1のMOSトランジスタと、該水素終端ダイヤモンド半導体層上に第2のゲート絶縁膜層及びゲートメタル層を有する第2のMOSトランジスタを有するダイヤモンド半導体装置において、
前記第1の絶縁膜は、下層を原子層成長法によって形成された絶縁膜、上層をスパッタリング法によって形成された絶縁膜又は原子層成長法によって形成されたTiO膜とする2層の絶縁膜であり、
前記第2の絶縁膜は、原子層成長法によって形成された単層の絶縁膜、
とすることを特徴としたダイヤモンド半導体装置。
【0008】
(構成2)
前記第1の絶縁膜の下層は、AlとHfOからなるいずれか1の膜であり、
前記第1の絶縁膜の上層は、スパッタリング法によって形成されたLaAlO、Al、ZrO、AlN、Ta、TiO、HfO、又は原子層成長法によって形成されたTiOからなるいずれか1の膜であり、
前記第2の絶縁膜は、AlとHfOからなるいずれか1の膜であることを特徴とした構成1記載のダイヤモンド半導体装置。
【0009】
(構成3)
前記第1の絶縁膜の上層は、スパッタリング法によって形成されたLaAlO膜であることを特徴とした構成1又は2記載のダイヤモンド半導体装置。
【0010】
(構成4)
前記第1のMOSトランジスタはエンハンスメントモードのMOSトランジスタであり、前記第2のMOSトランジスタはデプリーションモードのMOSトランジスタであることを特徴とした構成1及至3のいずれか1に記載のダイヤモンド半導体装置。
【0011】
(構成5)
構成1及至4のいずれか1に記載のダイヤモンド半導体装置を用いたことを特徴とするNOT動作をするロジック装置。
【0012】
(構成6)
構成1及至4のいずれか1に記載のダイヤモンド半導体装置を用いたことを特徴とするNOR動作をするロジック装置。
【0013】
(構成7)
ダイヤモンド半導体基板上に水素終端ダイヤモンド半導体層を形成する半導体層形成工程と、
前記半導体層上に第1のゲートパターンを開口部として有する第1のレジストパターン形成工程と、
前記第1のレジストパターンの開口部に前記半導体層上に接して第1の絶縁膜からなる第1の絶縁膜パターンを形成する第1の絶縁膜パターン形成工程と、
前記第1の絶縁膜パターン上に金属からなる第1のゲートメタルパターンを形成する第1のゲートメタルパターン形成工程と、
前記第1のレジストパターンをリフトオフにより除去する第1のレジストパターン除去工程と、
前記半導体層上に第2のゲートパターンを開口部として有する第2のレジストパターン形成工程と、
前記第2のレジストパターンの開口部に前記半導体層上に接して第2の絶縁膜からなる第2の絶縁膜パターンを形成する第2の絶縁膜パターン形成工程と、
前記第2の絶縁膜パターン上に金属からなる第2のゲートメタルパターンを形成する第1のゲートメタルパターン形成工程と、
前記第2のレジストパターンをリフトオフにより除去する第2のレジストパターン除去工程と、
金属からなる配線層を形成する配線層形成工程と、
前記第1及び第2の絶縁膜に対して熱処理を行う熱処理工程を有し、
前記第1の絶縁膜は、原子層成長法によって絶縁膜Aを形成する下層膜形成工程と、スパッタリング法による絶縁膜B又は原子層成長法によるTiOからなる絶縁膜Bを形成する上層膜形成工程によって形成される2層膜からなり、
前記第2の絶縁膜は、原子層成長法によって形成される単層の絶縁膜Cからなり、
前記第1の絶縁膜パターン及び前記第1のメタルゲートパターンを有するエンハンスメントモード動作の第1のMOSトランジスタ、及び、前記第2の絶縁膜パターン及び前記第2のメタルゲートパターンを有するデプリーションモード動作の第2のMOSトランジスタを形成することを特徴としたダイヤモンド半導体装置の製造方法。
【0014】
(構成8)
前記絶縁膜AはAlとHfOからなるいずれか1の膜であり、前記絶縁膜Bはスパッタリング法によって形成されたLaAlO、Al、ZrO、AlN、Ta、TiO、HfO、又は原子層成長法によって形成されたTiOからなるいずれか1の膜であり、前記絶縁膜CはAlとHfOからなるいずれか1の膜であることを特徴とした構成7記載のダイヤモンド半導体装置の製造方法。
【0015】
(構成9)
前記熱処理の温度は、150℃以上350℃以下であることを特徴とする構成7又は8記載のダイヤモンド半導体装置の製造方法。
【発明の効果】
【0016】
本発明によれば、1つのダイヤモンド半導体装置の中で、E−mode動作とD−mode動作をするMOSトランジスタ及びその製造方法を提供することが可能になる。また、ダイヤモンド半導体によるNOTやNORのロジック動作をするロジック装置を提供することが可能になる。
【図面の簡単な説明】
【0017】
図1】本発明のE−modeMOSトランジスタの構成を示す要部断面図。
図2】本発明のD−modeMOSトランジスタの構成を示す要部断面図。
図3】本発明のMOSトランジスタの製造工程を断面図を用いて示した製造工程図。
図4】本発明のMOSトランジスタの製造工程を断面図を用いて示した製造工程図。
図5】本発明のMOSトランジスタの製造工程を断面図を用いて示した製造工程図。
図6】本発明のMOSトランジスタの製造工程を断面図を用いて示した製造工程図。
図7】本発明のNOT回路の製造工程を平面図で示した製造工程図。
図8】本発明のNOR回路の製造工程を平面図で示した製造工程図。
図9】実施例1で作製したMOSトランジスタの平面SEM像。
図10】実施例1で作製したMOSFETの電気特性を示す特性図。
図11】実施例1で作製したE−modeとD−modeMOSトランジスタの電気特性を比較して示した特性図。
図12】実施例2で作製したNOT回路の平面写真とその回路図。(a)が光学顕微鏡による平面写真で、(b)が回路図である。
図13】実施例2で作製したNOT回路の電気特性を示す特性図。
図14】実施例2で作製したNOT回路の電気特性を示す特性図。
図15】実施例3で作製したNOR回路の平面写真とその回路図。(a)が光学顕微鏡による平面写真で、(b)が回路図である。
図16】実施例3で作製したNOR回路の電気特性を示す特性図。
【発明を実施するための形態】
【0018】
シリコン半導体では、E−modeとD−modeのMOSトランジスタの混載において、その混載は主にシリコン半導体へのドーパントの調整によって行われる。一方、本発明の水素終端ダイヤモンド半導体においては、その混載は、ゲート絶縁膜の構成の差によって行われる。
以下本発明を実施するための形態について図面を参照しながら説明する。
【0019】
<混載MOSトランジスタの構造と特徴>
最初に、本発明の第1のMOSトランジスタであるE−modeMOSトランジスタと第2のMOSトランジスタであるD−modeMOSトランジスタ及びその混載トランジスタについて説明する。
第1のE−modeMOSトランジスタ100は、図1に示すように、半導体層である水素終端ダイヤモンド層1上に形成された絶縁膜とメタル層5からなるゲート8、ソース6及びドレイン7からなる。そして、その絶縁膜は、原子層成長(ALD)法によって形成された下層絶縁膜層2と、スパッタリング法又は原子層成長法によって形成されたTiO膜からなる上層絶縁層3からなる2層膜である。
下層絶縁膜層2の材料は、原子層成長法によって形成された絶縁膜であれば特に制約はないが、成長温度は80℃以上150℃以下にするのが好ましい。さらにトランジスタとして良好な電気特性を得るためには、AlとHfOからなるいずれか1の膜であることが好ましい。また、その厚さも特に制約はないが、1nm以上10nm以下が好ましく、2nm以上5nm以下がより好ましい。
スパッタリング法によって形成される上層絶縁膜層3の材料は、絶縁膜であれば特に制約はないが、トランジスタとして良好な電気特性を得るためには、LaAlO、Al、ZrO、AlN、Ta、TiO、HfOからなるいずれか1の膜であることが好ましい。特にLaAlOはリーク電流が少なくなるので特に好ましい。上層絶縁膜層3の厚さは特に制約はないが、10nm以上50nm以下が好ましく、20nm以上40nm以下がより好ましい。
【0020】
水素終端ダイヤモンド層1は、半導体層となるもので、例えばIb型のダイヤモンド結晶基板上にエピタキシャル成長させて形成されるものである。
メタル層5、ソース6及びドレイン7はメタルからなる。メタルの材料は特に制約を受けないが、チタン(Ti)、金(Au)、タングステン(W)、白金(Pt)などを好んで用いることができる。特にTiをバリヤ層として下層に、上層に電気抵抗が低く腐食性も少ないAuを用いることが好ましい。
【0021】
第2のD−modeMOSトランジスタ101は、図2に示すように、水素終端ダイヤモンド層1上に絶縁層4とメタル層5からなるゲート9、ソース6及びドレイン7からなり、その絶縁層4は、原子層成長法によって形成された単層膜である。
絶縁層4の材料は、原子層成長法によって形成された絶縁膜であれば特に制約はないが、成長温度は80℃以上150℃以下にするのが好ましい。さらにトランジスタとして良好な電気特性を得るためには、AlとHfOからなるいずれか1の膜であることが好ましい。また、その厚さも特に制約はないが、10nm以上50nm以下が好ましく、20nm以上40nm以下がより好ましい。
水素終端ダイヤモンド層1、メタル層5、ソース6及びドレイン7は第1のMOSトランジスタと同じである。
【0022】
第1のE−modeMOSトランジスタ100及び第2のD−modeMOSトランジスタ101は、個々には、非特許文献7に開示がある。しかしながら、1つの水素終端ダイヤモンド層1上にE−modeMOSトランジスタとD−modeMOSトランジスタを作り分ける方法は未知で、またその作り分けをしたトランジスタがNOTやNORのロジック動作をする性能を有することを予想することは難しかった。これは、水素終端ダイヤモンドからなる半導体層にダメージを与えることなく、E−modeMOSトランジスタの絶縁層とD−modeMOSトランジスタの絶縁層を所望の形状で作り分けることは難しいからである。
【0023】
本発明では、詳細な検討の結果、物理的ダメージの少ないリフトオフ法の適用と、水素終端ダイヤモンドからなる半導体層に接して形成する絶縁層を原子層成長法によって形成することにより、E−modeとD−modeのMOSトランジスタがともに所望の動作をする混載トランジスタとなることを見出した。
【0024】
<混載MOSトランジスタの製造方法>
次に、このE−modeとD−modeの混載MOSトランジスタ102の製造方法を図3から6を用いて説明する。
まず、図3(a)に示すように、ダイヤモンド基板10を準備する。ダイヤモンド基板としては、例えば、結晶面が100のIbタイプが好んで用いられる。
【0025】
その後、図3(b)に示すように、ダイヤモンド基板上10上に水素終端のダイヤモンド層11をエピタキシャル成長させる。この水素終端ダイヤモンド層11は、例えばCHガスとHガスを用いたマイクロ波プラズマCVD(Chemical Vapor Deposition)により成膜することができる。この成膜時に、例えば900℃から940℃の熱処理が加わるが、この900℃以上の熱処理により、水素終端ダイヤモンド層11は十分な半導体特性を有する膜となる。したがって、この熱処理以外に特段のアニール処理を行わなくてもよい。
【0026】
その後、図3(c)に示すように、水素終端ダイヤモンド層11上にレジストパターン12をリソグラフィにより形成し、そのレジストパターン12をマスクにして水素終端ダイヤモンド層11をエッチングしてメサ加工された水素終端ダイヤモンド半導体層1を形成する(図3(d)参照)。ここで、このエッチングにはRIE(Reactive Ion Etching)などのドライエッチングを好んで用いることができる。
【0027】
しかる後、図4(a)に示すように、レジストパターン12をNMP(n−methyl−2−pyrrolidone)などのレジストストリッパー(溶剤)を用いて除去する。有機溶剤によるウェット除去であるため、水素終端ダイヤモンド半導体層1はほとんどダメージを受けない。一方、アッシングでは水素終端ダイヤモンド半導体層1の表面層がダメージを受けるので、レジストアッシング除去は好ましくない。
【0028】
その後、図4(b)に示すように、第1のMOSトランジスタのゲート8(図1参照)を形成するためのレジストパターン13を形成する。このゲート8はリフトオフ法により形成するため、レジストパターン13は下層レジスト膜131と上層レジスト膜132からなり、上層レジスト膜132にリソグラフィにより第1のMOSトランジスタのゲート形成用パターンを形成し、下層レジスト膜131を上層レジスト膜132の現像と同時にそのアルカリ現像液によりエッチングして、リフトオフに好適なオーバーハング形状を得る。このときのレジスト膜厚は、例えば、下層レジスト131は1.5〜2.0μm、上層レジスト132は0.3〜0.7μmである。現像は、上層レジスト132と下層レジスト131を一貫で行い、その現像時間は、例えば、1.5〜3.0分である。
この工程で素終端ダイヤモンド半導体層1が触れるのは下層レジスト膜131とアルカリ現像液だけであり、素終端ダイヤモンド半導体層1はほとんどダメージを受けない。
【0029】
その後、図4(c)に示すように、絶縁膜14をデポジション(成膜)する。この絶縁膜14のデポジションは、水素終端ダイヤモンド半導体層1側から原子層成長法による絶縁膜Aとスパッタリング法による絶縁膜Bの2層膜からなるデポジションとする。ここで、絶縁膜Bは原子層成長法によるTiO膜に代えることもできる。
【0030】
絶縁膜Aは、前駆体ガス投入、パージ、水蒸気の投入、パージという4つのステップを1サイクルとして、このサイクルを所望の膜厚になるまで繰り返すことによりデポジションされる。物理的衝撃が少なく温度も比較的低いデポジションであるため、機械的衝撃や高温処理によりレジストパターン13からレジスト成分が飛散し、露出している水素終端ダイヤモンド半導体層1にダメージを与え、汚染を引き起こすことは、このデポジションでは極めて起こりにくい。
【0031】
絶縁膜Bのスパッタリング法としてはRFスパッタリングを好んで用いることができるが、DCスパッタリングを用いることもできる。RFスパッタリングは成膜レートが高いので特に好ましい。
DCスパッタリングの場合は、例えば絶縁膜BとしてAlをデポジションする場合は、Alターゲットを用い、反応性ガスとしてOガス、バッファーガスとしてArガスなどを用いればよい。
RFスパッタリングは物理衝撃を伴うデポジションであるが、水素終端ダイヤモンド半導体層1の半導体面としてダメージとか汚染とかが問題となる界面は絶縁膜Aや下層レジスト膜131で覆われているため、この種の問題は起こりにくい構成となっている。
【0032】
その後、図4(d)に示すように、メタルをデポジションする。メタルの材料は特に制約を受けないが、Ti、Au、W、Ptなどを好んで用いることができる。特にTiをバリヤ層として下層に、上層に電気抵抗が低く腐食性も少ないAuを用いることが好ましい。デポジションの方法としては、蒸着法が好ましいが、スパッタリング法でも構わない。 このメタルのデポジションはある程度物理衝撃を伴うデポジションであるが、水素終端ダイヤモンド半導体層1の半導体面としてダメージとか汚染とかが問題となる界面は絶縁膜Aや下層レジスト膜131で覆われているため、この種の問題は起こりにくい構成となっている。
さらに、絶縁膜14の形成と同じレジストパターン13を使用しているので、セルフアラインでゲート絶縁膜パターンの上にメタル層が形成された第1のMOSトランジスタのゲート(図1参照)を形成することができる。加えて、絶縁膜14のデポジションによってレジストパターン13の開口部の間口が狭まるので、メタルがゲート絶縁膜パターンからはみ出して水素終端ダイヤモンド半導体層1に接触することを防ぐことができる。
【0033】
しかる後、図5(a)に示すように、レジストパターン13をNMPなどのレジストストリッパー(有機溶剤)を用いて除去する。有機溶剤によるウェット除去であるため、水素終端ダイヤモンド半導体層1はほとんどダメージを受けない。この際、不要な絶縁膜やメタルはリフトオフ除去される。
【0034】
その後、図5(b)に示すように、第2のMOSトランジスタのゲート9(図2参照)を形成するためのレジストパターン16を形成する。このゲート9はリフトオフ法により形成するため、レジストパターン16は下層レジスト膜161と上層レジスト膜162からなり、上層レジスト膜162にリソグラフィにより第2のMOSトランジスタのゲート形成用パターンを形成し、下層レジスト膜161をアルカリ現像液によりエッチングして、リフトオフに好適なオーバーハング形状を得る。この工程で素終端ダイヤモンド半導体層1が触れるのは下層レジスト膜161とアルカリ現像液だけであり、素終端ダイヤモンド半導体層1はほとんどダメージを受けない。
【0035】
リフトオフ用のレジストパターン16を形成するに際して、180℃5分程度のホットプレートによる熱処理行う。この熱処理の第1の目的は、リフトオフレジストパターンの作製であるが、絶縁膜14の熱処理も兼ねている。この熱処理により、下層を原子層成長法によって形成された絶縁膜、上層をスパッタリング法によって形成された絶縁膜又は原子層成長法によって形成されたTiO膜とした絶縁膜14を用いたMOSトランジスタはE−mode動作をするようになる。
【0036】
その後、図5(c)に示すように、絶縁膜17をデポジションする。この絶縁膜17のデポジションは原子層成長法による単層膜のデポジションとする。
【0037】
絶縁膜17は、前駆体ガス投入、パージ、水蒸気の投入、パージという4つのステップを1サイクルとして、このサイクルを所望の膜厚になるまで繰り返すことによりデポジションされる。物理的衝撃が少なく温度も比較的低いデポジションであるため、機械的衝撃や高温処理によりレジストパターン16からレジスト成分が飛散し、露出している水素終端ダイヤモンド半導体層1にダメージを与え、汚染を引き起こすことは、このデポジションでは極めて起こりにくい。
【0038】
その後、図5(d)に示すように、メタルをデポジションする。メタルの材料は特に制約を受けないが、このメタル18はメタル15と同じあるものが好ましく、Ti、Au、W、Ptなどを好んで用いることができる。特にTiをバリヤ層として下層に、上層に電気抵抗が低く腐食性も少ないAuを用いることが好ましい。デポジションの方法としては、蒸着法が好ましいが、スパッタリング法でも構わない。
このメタルのデポジションはある程度物理衝撃を伴うデポジションであるが、水素終端ダイヤモンド半導体層1の半導体面としてダメージとか汚染とかが問題となる界面は絶縁膜14,17や下層レジスト膜161で覆われているため、この種の問題は起こりにくい構成となっている。
さらに、絶縁膜17の形成と同じレジストパターン16を使用しているので、セルフアラインでゲート絶縁膜パターンの上にメタル層が形成された第2のMOSトランジスタのゲート(図2参照)を形成することができる。加えて、絶縁膜17のデポジションによってレジストパターン16の開口部の間口が狭まるので、メタルがゲート絶縁膜パターンからはみ出して水素終端ダイヤモンド半導体層1に接触することを防ぐことができる。
【0039】
しかる後、図6(a)に示すように、レジストパターン16をNMPなどのレジストストリッパー(有機溶剤)を用いて除去する。
その後、図6(b)に示すように、電極を形成するためのレジストパターン19を形成する。電極はリフトオフ法により形成するため、レジストパターン19は下層レジスト膜191と上層レジスト膜192からなり、上層レジスト膜192にリソグラフィにより電極形成用パターンを形成し、下層レジスト膜191をアルカリ現像液によりエッチングして、リフトオフに好適なオーバーハング形状を得る。
【0040】
リフトオフ用のレジストパターン19を形成するに際して、180℃5分程度のホットプレートによる熱処理行う。この熱処理の第1の目的は、リフトオフレジストパターンの作製であるが、絶縁膜14の熱処理も兼ねている。レジストパターン16を形成する際にも同様の熱処理を施しており、そのときの熱処理だけでも十分であるが、この電極形成用の熱処理も加わることにより、下層を原子層成長法によって形成された絶縁膜、上層をスパッタリング法によって形成された絶縁膜又は原子層成長法によって形成されたTiO膜とした絶縁膜14を用いたMOSトランジスタは安定してE−mode動作をするようになる。
【0041】
その後、図6(c)に示すように、メタル20をデポジションする。メタルの材料は特に制約を受けないが、オーミックコンタクトがとれ、所定の電気抵抗以下が得られる材料から選ばれる。例えば、下側からPd、Ti、Auからなる複合膜を好んで用いることができる。デポジションの方法としては、蒸着法が好ましいが、スパッタリング法でも構わない。
しかる後、図6(d)に示すように、レジストパターン19をNMPなどのレジストストリッパー(有機溶剤)を用いて除去し、不要なメタルをリフトオフ除去して、E−mode,D−modeが混在しているMOSトランジスタ102を製造する。
【0042】
なお、上記の方法では、第1のMOSトランジスタとしてE−modeMOSトランジスタを第2のMOSトランジスタであるD−modeMOSトランジスタに先行して形成した。この順番を変更して第2のD−modeMOSトランジスタを形成後にE−modeMOSトランジスタを形成することも可能であるが、後者の場合はE−modeMOSトランジスタの熱処理が減る。本発明の方法によるE−modeMOSトランジスタは熱処理が重要なので、E−modeMOSトランジスタをD−modeMOSトランジスタに先行して形成して形成することが好ましい。
【0043】
本発明のE−modeMOSトランジスタの熱処理としては、上記の工程では最高温度180℃でレジストパターン13を形成する際に5分、レジストパターン19を形成する際に5分の計10分の熱処理とした。種々検討した結果、熱処理温度としては、150℃以上350℃以下とすればよいことが分かった。一方、400℃とするとE−mode動作が不安定になる。
E−modeMOSトランジスタ単体を製造した場合は、400℃でも十分安定したE−modeMOSトランジスタが得られたので、この事実はE−modeMOSトランジスタとD−modeMOSトランジスタを混載して製造した場合は、E−modeMOSトランジスタ単体を製造した場合とは異なるということを示している。
【0044】
<NOT回路の製造方法>
次に、NOT回路の製造方法を図7を用いて説明する。なお、個々の詳細プロセスとその条件は前述の「混載MOSトランジスタの製造方法」を参照されたい。
まず、図7(a)に示すように、ダイヤモンド基板10を準備する。
その後、図7(b)に示すように、ダイヤモンド基板上10上に水素終端のダイヤモンド層11をエピタキシャル成長させる。
その後、水素終端ダイヤモンド層11上にレジストパターンをリソグラフィにより形成し、そのレジストパターンをマスクにして水素終端ダイヤモンド層11をエッチングしてメサ加工された水素終端ダイヤモンド半導体層1を形成する(図7(c)参照)。
その後、図7(d)に示すように、第1のMOSトランジスタ(E−modeMOSトランジスタ)のゲート120(断面構造は図1の8を参照)を形成する。
次に、図7(e)に示すように、第2のMOSトランジスタ(D−modeMOSトランジスタ)のゲート121(断面構造は図2の9を参照)を形成する。
その後、図7(f)に示すように、電極122を形成する。ここで、電極のパターンは、第1のMOSトランジスタのドレインと第2のMOSトランジスタのソースとゲートが電気的に接触するレイアウトとする。本方法によって、本発明のE−modeMOSトランジスタとD−modeMOSトランジスタからなるNOT回路の103が製造される。その特性については実施例2のところで述べる。
【0045】
<NOR回路の製造方法>
次に、NOR回路の製造方法を図8を用いて説明する。なお、個々の詳細プロセスとその条件は前述の「混載MOSトランジスタの製造方法」を参照されたい。
まず、図8(a)に示すように、ダイヤモンド基板10を準備する。
その後、図8(b)に示すように、ダイヤモンド基板上10上に水素終端のダイヤモンド層11をエピタキシャル成長させる。
その後、水素終端ダイヤモンド層11上にレジストパターンをリソグラフィにより形成し、そのレジストパターンをマスクにして水素終端ダイヤモンド層11をエッチングしてメサ加工された水素終端ダイヤモンド半導体層1を形成する(図8(c)参照)。
その後、図8(d)に示すように、第1のMOSトランジスタ(E−modeMOSトランジスタ)のゲート120を形成する。
次に、図8(e)に示すように、第2のMOSトランジスタ(D−modeMOSトランジスタ)のゲート121を形成する。
その後、図8(f)に示すように、電極122を形成する。本方法によって、本発明のE−modeMOSトランジスタとD−modeMOSトランジスタからなるNOR回路の104が製造される。その特性については実施例3のところで述べる。
【実施例】
【0046】
以下では実施例により本発明をさらに詳細に説明するが、この実施例はあくまで本発明の理解を助けるためここに挙げたものであり、本発明をこれに限定するものではない。
【0047】
(実施例1)
実施例1では、本発明による半導体装置の製造方法とその電気特性について述べる。
<半導体装置の製造方法>
まず、Element Six CompanyのIbタイプのダイヤモンド基板10を準備した(図3(a)参照)。その結晶面は100である。
その後、図3(b)に示すように、ダイヤモンド基板上10上に水素終端のダイヤモンド層11を約150nmの厚さでエピタキシャル成長させた。その成膜には、CHガスとHガスを使用したマイクロ波プラズマCVDを用いた。CH及びHのガス流量はそれぞれ0.5sccm、500sccmとした。圧力は80Paである。成膜中の温度は900℃から940℃まで変化した。
【0048】
その後、図3(c)に示すように、水素終端ダイヤモンド層11上にレジストパターン12をリソグラフィにより形成し、そのレジストパターン12をマスクにして水素終端ダイヤモンド層11をエッチングしてメサ加工された水素終端ダイヤモンド半導体層1を形成した(図3(d)参照)。
レジストとしてはAZ5214E(Clariant(株))を用い、その膜厚は0.3〜0.7μmとし、レジスト塗布後110℃2分のベークを行った。描画にはレーザーライターを用い、TMAH(Tetramethylammonium hydroxide)が2.38重量%の現像液を用いて1.0〜2.0分の現像を行った。
水素終端ダイヤモンド層11のエッチングは容量結合プラズマRIEで行った。Oガスを用い、その流量は100sccmとした。圧力は10Paである。50Wで1.5分エッチングした。
しかる後、図4(a)に示すように、レジストパターン12をNMP(n−methyl−2−pyrrolidone)で除去した。除去時間は30分であり、室温下で除去した。
【0049】
その後、図4(b)に示すように、第1のMOSトランジスタのゲート8を形成するためのレジストパターン13を形成した。レジストパターン13は下層レジスト膜131と上層レジスト膜132からなる。下層レジスト膜131としては、LOA 5A(日本化薬(株))を用い、その膜厚は1.5〜2.0μmとした。塗布後のベーク温度は180℃であり、ベーク時間は5分とした。また、上層レジスト膜132としては、AZ5214Eを用い、その膜厚は0.3〜0.7μmとし、レジスト塗布後110℃2分のベークを行った。描画にはレーザーライターを用い、TMAHが2.38重量%の現像液を用いて1.5〜3.0分の現像を行った。
【0050】
その後、図4(c)に示すように、絶縁膜14をデポジションした。この絶縁膜14のデポジションは、水素終端ダイヤモンド半導体層1側から原子層成長法による絶縁膜Aとスパッタリング法による絶縁膜Bの2層膜からなるデポジションとした。
【0051】
絶縁膜Aは、前駆体をTMA(Tetra Methyl Alminium)、パージを150sccmのNガスとし、TMA投入、Nガスパージ、水蒸気投入、パージの4ステップを1サイクルにして膜厚が4.0nmになるまでそのサイクルを繰り返した。TMA及び水蒸気の投入時間は0.1秒、パージの時間は4.0秒とした。
【0052】
絶縁膜BはRFスパッタリングにより成膜した。ターゲットとしてLaAlOを用い、30W、室温(23℃から30℃)の条件で成膜した。スパッタガスはArで、その流量は2sccm、圧力は1Paとした。成膜された絶縁膜BであるLaAlO膜の膜厚は29.7nmである。
【0053】
その後、図4(d)に示すように、メタルをデポジションした。メタルとしては、下層に膜厚が10nmのTiを、上層に膜厚が100nmのAuを用い、それらを蒸着法により成膜した。Ti及びAuの蒸着速度はそれぞれ0.05nm/s、0.2nm/sであった。蒸着時のチャンバー内の圧力は1.0×10−5Paから2.5×10−5Paであった。絶縁膜14の形成と同じレジストパターン13を使用しているので、セルフアラインでゲート絶縁膜パターンの上にメタル層が形成された第1のMOSトランジスタのゲートを形成することができた。
【0054】
しかる後、図5(a)に示すように、レジストパターン13をNMPを用いて除去した。この除去は室温下で3時間かけて行った。この際、不要な絶縁膜やメタルはリフトオフ除去された。
【0055】
その後、図5(b)に示すように、第2のMOSトランジスタのゲート9(図2参照)を形成するためのレジストパターン16を形成した。レジストパターン16は下層レジスト膜161と上層レジスト膜162からなる。下層レジスト膜161としては、LOA 5Aを用い、その膜厚は1.5〜2.0μmとした。塗布後のベーク温度は180℃であり、ベーク時間は5分とした。また、上層レジスト膜162としては、AZ5214Eを用い、その膜厚は0.3〜0.7μmとし、レジスト塗布後110℃2分のベークを行った。描画にはレーザーライターを用い、TMAHが2.38重量%の現像液を用いて1.5〜3.0分の現像を行った。
【0056】
その後、図5(c)に示すように、絶縁膜17をデポジションした。この絶縁膜17のデポジションは原子層成長法による単層膜とし、Al膜をデポジションした。そこでは、前駆体をTMA、パージを150sccmのNガスとし、TMA投入、Nガスパージ、水蒸気投入、パージの4ステップを1サイクルにして膜厚が30.4nmになるまでそのサイクルを繰り返した。TMA及び水蒸気の投入時間は0.1秒、パージの時間は4.0秒とした。
【0057】
その後、図5(d)に示すように、メタル18をデポジションした。メタル18としては、下層に膜厚が10nmのTiを、上層に膜厚が100nmのAuを用い、それらを蒸着法により成膜した。Ti及びAuの蒸着速度はそれぞれ0.05nm/s、0.2nm/sであった。蒸着時のチャンバー内の圧力は1.0×10−5Paから2.5×10−5Paであった。絶縁膜17の形成と同じレジストパターン16を使用しているので、セルフアラインでゲート絶縁膜パターンの上にメタル層が形成された第2のMOSトランジスタのゲートを形成することができた。
【0058】
しかる後、図6(a)に示すように、レジストパターン16をNMPを用いて除去した。この除去は室温下で3時間かけて行った。この際、不要な絶縁膜やメタルはリフトオフ除去された。
その後、図6(b)に示すように、電極を形成するためのレジストパターン19を形成した。レジストパターン19は下層レジスト膜191と上層レジスト膜192からなる。下層レジスト膜191としては、LOA 5Aを用い、その膜厚は1.5〜2.0μmとした。塗布後のベーク温度は180℃であり、ベーク時間は5分とした。また、上層レジスト膜192としては、AZ5214Eを用い、その膜厚は0.3〜0.7μmとし、レジスト塗布後110℃2分のベークを行った。描画にはレーザーライターを用い、TMAHが2.38重量%の現像液を用いて1.5〜3.0分の現像を行った。
【0059】
その後、図6(c)に示すように、メタル20をデポジションした。メタル20としては、下層に膜厚が10nmのパラジウム(Pd)、中間層に膜厚が20nmのTi、そして上層に膜厚が100nmのAuを用い、それらを蒸着法により成膜した。Pd、Ti及びAuの蒸着速度はそれぞれ0.05nm/s、0.05nm/s、0.2nm/sであった。蒸着時のチャンバー内の圧力は1.0×10−5Paから2.5×10−5Paであった。
しかる後、図6(d)に示すように、レジストパターン19をNMPを用いて除去した。この除去は室温下で3時間かけて行った。この際、不要なメタルはリフトオフ除去された。
以上の工程により、E−mode,D−modeが混在しているMOSトランジスタ102を製造した。
【0060】
<半導体装置の電気特性>
前述の「半導体装置の製造法」によって作製した第1のトランジスタ(E−modeMOSトランジスタ)と第2のトランジスタ(D−modeMOSトランジスタ)の上面SEM(Scanning Electron Microscope)像を、それぞれ図9(a)及び図9(b)に示す。第1のMOSトランジスタのゲート長(Lg)は2.0μm、第2のMOSトランジスタのゲート長(Lg)は3.0μmであった。
また、各々のゲートは各々に対するソースおよびドレインに対してオフセット形成されており、第1のトランジスタの場合は、ゲートとソースの間隔が1.2μm、ゲートとドレインの間隔が1.3μmであった。第2のトランジスタの場合は、ゲートとソースの間隔が1.5μm、ゲートとドレインの間隔が2.0μmであった。
【0061】
作製したMOSトランジスタのVDS−IDS特性(ドレインとソース間の電圧―電流特性)を図10に示す。ここで、同図の(a)は第1のトランジスタの場合で、(b)は第2のトランジスタの場合である。VGS(ゲートとソース間の電圧)を‐1.0Vから+6.0Vまで+1.0V刻みで振ったデータを載せており、最上端のデータはVGSが6.0Vの場合を示す。なお、第1のトランジスタ(図10(a))の場合は、‐9.0Vから0.0Vのデータが図上重なっていてその判別が難しくなっている。図10から明らかなように、第1と第2のどちらのトランジスタもピンチオフ特性とpチャンネル特性を示している。
【0062】
DSの最大値は、第1のトランジスタが‐69.3mA/mm、第2のトランジスタが‐112.4mA/mmであった。VGSが‐10.0Vのときのゲート幅(W)で規格化したオン抵抗は、第1のトランジスタが63.5Ω・mm、第2のトランジスタが56.0でΩ・mmあった。図11(a)のVGS−IDS特性から示されるように、ゲートの閾値電圧(VTH)は、第1のトランジスタが‐5.0±0.1V、第2のトランジスタが5.3±0.1Vであった。なお、第1のトランジスタと第2のトランジスタでIDSの最大値及びVTHの値は異なっているが、図11(b)に示さるように、伝達コンダクタンスgの最大値は、第1のトランジスタが16.8mS/mm、第2のトランジスタが17.0mS/mmとほぼ同等であった。
以上のことから、想定通りに、第1のトランジスタはE−modeMOSトランジスタとしての動作を行い、第2のトランジスタはD−modeMOSトランジスタとしての動作をすることを確認した。
【0063】
(実施例2)
実施例2では、本発明によるNOTロジック回路について述べる。
実施例1で述べた製造プロセスを用いて図12に示すNOTロジック回路を作製し、その電気特性を調べた。
図12の(a)は作製したNOTロジック回路の上面光学顕微鏡写真であり、(b)はその電気回路図を示す。作製したロジック回路は、第1のトランジスタ(E−modeMOSトランジスタ)のソースをグラウンドとし、第1のトランジスタのドレインと第2のトランジスタ(D−modeMOSトランジスタ)のソース及びゲートを電気的に接合して出力端子とした回路となっている。入力端子は第1のトランジスタのゲートであり、電源を第2のトランジスタのドレインから供給する。
【0064】
このNOT回路の入力電圧(Vin)と出力電圧(Vout)の関係を図13に示す。同図では、パラメータとして電源電圧(VDD)を‐5.0Vから‐25.0Vまで5.0V刻みで振っている。図13に示されるように、入力電圧Vinとして0Vを与えた場合には、出力電圧Voutは電源電圧VDDとほぼ同じ値となり、入力電圧Vinとして−10Vを与えた場合には、出力電圧Voutはグラウンドレベルに近い値となって、この回路はロジック的にNOT動作をしていることが確認された。
【0065】
このNOT回路の利得特性を図14に示す。ここで、利得(Gain)は‐dVout/dVinで定義し、入力電圧Vinに対する値として図示した。その結果、電源電圧VDDを‐5.0Vから‐25.0Vに負電位を上げるにしたがい利得が1.1から26.1に大幅に向上することが確認された。
【0066】
(実施例3)
実施例3では、本発明によるNORロジック回路について述べる。
図15の(a)は作製したNORロジック回路の上面光学顕微鏡写真であり、(b)はその電気回路図を示す。作製したロジック回路は、2個のE−modeMOSトランジスタと1個のD−modeMOSトランジスタからなり、2個のE−modeMOSトランジスタはソース同士が電気的に繋がれて、グラウンドに落とされている。また、2個のE−modeMOSトランジスタのドレインとD−modeMOSトランジスタのソース及びゲートを電気的に接合して出力端子とした回路になっている。電源はD−modeMOSトランジスタのドレイン側から供給し、2個のE−modeMOSトランジスタのゲートからそれぞれ入力信号1及び2を供給する構成となっている。
【0067】
この回路のロジック動作を評価した例を図16に示す。図16は、60秒ごとに入力電圧(Vin1,Vin2)を変化させて、その時の出力電圧Voutを測定した例である。入力電圧‐10Vをロジック的に入力信号1、入力電圧0Vを入力信号0とすると、入力信号(1,1)の場合には出力電圧Voutは‐0.85±0.05V、入力信号(1,0)の場合には出力電圧Voutは‐1.86±0.10V、入力信号(0,1)の場合には出力電圧Voutは‐1.92±0.10V、そして入力信号(0,0)の場合には出力電圧Voutは‐10.0Vとなった。この結果から、このロジック回路はNOR動作をしていることが確認できた。
【産業上の利用可能性】
【0068】
以上、本発明により、E−mode動作をするMOSトランジスタとD−mode動作をするトランジスタが混載されたダイヤモンド半導体装置、及びNOT動作やNOR動作を行うロジック回路が組み込まれたダイヤモンド半導体装置を提供することが可能になる。このため、本発明は、ロジック回路が組み込まれた大電力、高周波、高温対応の半導体装置の道を切り開くものとなっており、産業上大いに利用されることが期待される。
【符号の説明】
【0069】
1:水素終端ダイヤモンド半導体層
2:下層絶縁層
3:上層絶縁層
4:絶縁層
5:メタル層
6:ソース
7:ドレイン
8:ゲート
9:ゲート
10:ダイヤモンド基板
11:水素終端ダイヤモンド半導体層
12:レジストパターン
13:レジストパターン
14:第1の絶縁膜
15:メタル
16:レジストパターン
17:第2の絶縁膜
18:メタル
19:レジストパターン
20:メタル
100:E−modeMOSトランジスタ
101:D−modeMOSトランジスタ
102:D−mode,E−mode混載MOSトランジスタ
103:NOT回路
104:NOR回路
16:レジストパターン
17:第2の絶縁膜
131:下層レジスト膜
132:上層レジスト膜
161:下層レジスト膜
162:上層レジスト膜
191:下層レジスト膜
192:上層レジスト膜
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10
図11
図12
図13
図14
図15
図16