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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】特開2019-106519(P2019-106519A)
(43)【公開日】2019年6月27日
(54)【発明の名称】半導体装置及び固体撮像装置
(51)【国際特許分類】
   H01L 27/146 20060101AFI20190607BHJP
   H04N 5/374 20110101ALI20190607BHJP
   H04N 5/369 20110101ALI20190607BHJP
   H01L 29/786 20060101ALI20190607BHJP
   H01L 31/10 20060101ALI20190607BHJP
   G01S 17/10 20060101ALN20190607BHJP
【FI】
   H01L27/146 A
   H04N5/374
   H04N5/369
   H01L29/78 613Z
   H01L31/10 A
   G01S17/10
【審査請求】未請求
【請求項の数】13
【出願形態】OL
【全頁数】17
(21)【出願番号】特願2018-53429(P2018-53429)
(22)【出願日】2018年3月20日
(31)【優先権主張番号】特願2017-237194(P2017-237194)
(32)【優先日】2017年12月11日
(33)【優先権主張国】JP
【新規性喪失の例外の表示】特許法第30条第2項適用申請有り 平成29年10月10日 研究会 SOI量子イメージ検出器の新展開に向けて にて公開
(71)【出願人】
【識別番号】304023318
【氏名又は名称】国立大学法人静岡大学
(71)【出願人】
【識別番号】308033711
【氏名又は名称】ラピスセミコンダクタ株式会社
(74)【代理人】
【識別番号】100079049
【弁理士】
【氏名又は名称】中島 淳
(74)【代理人】
【識別番号】100084995
【弁理士】
【氏名又は名称】加藤 和詳
(74)【代理人】
【識別番号】100099025
【弁理士】
【氏名又は名称】福田 浩志
(72)【発明者】
【氏名】川人 祥二
(72)【発明者】
【氏名】安富 啓太
(72)【発明者】
【氏名】三浦 規之
(72)【発明者】
【氏名】葛西 大樹
(72)【発明者】
【氏名】沖原 将生
【テーマコード(参考)】
4M118
5C024
5F110
5F849
5J084
【Fターム(参考)】
4M118AA02
4M118AA05
4M118AB03
4M118BA14
4M118CA03
4M118CA20
4M118CB01
4M118FA06
4M118FA33
4M118FA38
5C024CX32
5C024CX41
5C024GX03
5C024GX16
5C024GY31
5F110AA06
5F110BB10
5F110BB13
5F110CC01
5F110DD01
5F110DD05
5F110DD13
5F110EE08
5F110FF02
5F110GG02
5F110GG03
5F110GG04
5F110GG12
5F110HM12
5F110NN71
5F110NN72
5F110NN74
5F110NN78
5F849AA02
5F849AB03
5F849BA01
5F849BA05
5F849BB03
5F849EA12
5F849EA13
5F849GA05
5F849XB15
5F849XB36
5J084AD01
5J084AD03
5J084BA01
5J084BA34
5J084BA36
5J084BA40
5J084CA03
5J084CA49
5J084CA67
(57)【要約】
【課題】高感度で、リーク電流が抑制された半導体装置及び固体撮像装置を提供する。
【解決手段】半導体装置11は、SOI基板22に接するBOX層20の第1の面と対向する第2の面に接した支持基板14に形成された、素子領域に対応する第1領域と異なる第2領域に設けられたp型の電極24と、BOX層20の第2の面に接した支持基板14に形成された一部の領域であり、第1領域、及び電極24を覆う領域を少なくとも含む領域に設けられた、電位が中性化されたp型のホール集積層18と、BOX層20の第2の面に接した支持基板14に形成された、n型の検出電極30と、BOX層20の第2の面に接した支持基板14に形成された電極24、ホール集積層18、及び検出電極30が設けられた部分のBOX層20の第2の面と、支持基板14との間に設けられ、電位障壁を形成するn型の電位障壁層16と、を備える。
【選択図】図3
【特許請求の範囲】
【請求項1】
素子領域に回路素子が形成されたSOI基板と、前記SOI基板に接する第1の面を有する絶縁層と、第1導電型の支持基板とが積層された半導体装置であって、
前記SOI基板に接する前記絶縁層の第1の面と対向する第2の面に接した支持基板に形成された、前記素子領域に対応する第1領域と異なる第2領域に設けられた前記第1導電型の第1半導体層と、
前記絶縁層の前記第2の面に接した支持基板に形成された一部の領域であり、前記第1領域、及び前記第1半導体層を覆う領域を少なくとも含む領域に設けられた、電位が中性化された前記第1導電型の第2半導体層と、
前記絶縁層の前記第2の面に接した支持基板に形成された、第2導電型の第3半導体層と、
前記絶縁層の前記第2の面に接した支持基板に形成された前記第1半導体層、前記第2半導体層、及び前記第3半導体層が設けられた部分の前記絶縁層の前記第2の面と、前記支持基板との間に設けられ、電位障壁を形成する前記第2導電型の第4半導体層と、
前記支持基板の前記第3半導体層に接する面と対向する面に設けられ、前記支持基板を全空乏化する電位を与えるための前記第1導電型の電極層と、
を備えた半導体装置。
【請求項2】
前記第4半導体層は、画素同士の境界の少なくとも一部に、所定の幅のギャップを有する、
請求項1に記載の半導体装置。
【請求項3】
前記回路素子は、リセットトランジスタを含み、
前記リセットトランジスタのドレイン領域は、前記絶縁層の前記第2の面に接した支持基板に形成された、前記第2領域の前記第1半導体層が設けられていない領域に設けられた第2導電型の第5半導体層である、
請求項1または請求項2に記載の半導体装置。
【請求項4】
前記回路素子、前記第3半導体層、及び前記第5半導体層を各々有する、複数の電荷検出部を備えた、
請求項3に記載の半導体装置。
【請求項5】
前記第2半導体層及び前記第4半導体層に接し、画素同士の境界の少なくとも一部を含む所定の領域、及び前記第5半導体層を覆う領域に設けられた、前記第1導電型の第6半導体層をさらに設けた、
請求項3または請求項4に記載の半導体装置。
【請求項6】
前記絶縁層の前記第5半導体層と前記第3半導体層との間の領域に対応する、前記SOI基板の領域には、前記第1半導体層を覆う領域、前記第3半導体層によりチャージされた電荷をリセットするリセット電極が、さらに形成されている、
請求項3から請求項5のいずれか1項に記載の半導体装置。
【請求項7】
前記SOI基板には、前記素子領域と異なる領域に、前記第3半導体層に電荷を転送するための転送電極がさらに形成されている、
請求項6に記載の半導体装置。
【請求項8】
前記回路素子は、容量素子と、前記リセット電極に印加される電圧によりリセット動作が行われるチャージアンプと、を含む、
請求項6または請求項7に記載の半導体装置。
【請求項9】
前記絶縁層の前記第2の面に接した支持基板に形成された前記転送電極及び前記リセット電極に対向する領域、及び前記第2半導体層の一部を覆う領域に設けられた、前記第2導電型の第7半導体層をさらに設けた、
請求項7に記載の半導体装置。
【請求項10】
前記絶縁層の前記第2の面に接した支持基板に設けられ、前記第2の面と接する面と対向する面が前記第4半導体層と接するダイオードをさらに備えた、
請求項7に記載の半導体装置。
【請求項11】
前記ダイオードは、前記転送電極の端部を用いたセルフアライメントによって不純物が導入された、
請求項10に記載の半導体装置。
【請求項12】
複数の画素が2次元状に配置された請求項1から請求項11のいずれか1項に記載の半導体装置と、
前記半導体装置の前記第3半導体層により前記複数の画素の各々から電荷を読み出す制御を行う制御部と、
を備えた固体撮像装置。
【請求項13】
前記制御部は、複数の画素が2次元状に配置された領域の支持基板の全空乏化のため、前記支持基板の周辺部に、前記支持基板の表面と裏面の電位制御を行うための第1導電型の第1電位供給層及び第1コンタクト層と、第2導電型の第2導電型層及び第2コンタクト層を備えた電位制御部をさらに備えた、
請求項12に記載の固体撮像装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及び固体撮像装置に関する。
【背景技術】
【0002】
一般に、対象物との距離の測定に用いるセンサの一種として、光の飛行時間を用いて距離画像を取得する光飛行時間(TOF:Time Of Flight)型のセンサが知られている。TOF型のセンサでは、距離画像の取得に、測距用の光の検出用のフォトダイオードを備えた画素を有する半導体装置を備えた固体撮像装置が用いられる。
【0003】
ところで、一般に、固体撮像装置に用いられる半導体装置として、同一の半導体基板に、光の検出用のフォトダイオードとトランジスタとが形成されている半導体装置が知られている。この種の半導体装置として、例えば、特許文献1〜3には、いわゆるBOX(Buried OXide)と呼ばれる、酸化膜(絶縁層)を埋め込んだSOI(Silicon On Insulator)基板を用いた半導体装置が開示されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2014−130920号公報
【特許文献2】特開2006−173351号公報
【特許文献3】特開2012−080045号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
TOF型のセンサ用の固体撮像装置に用いられる半導体装置では、感度を向上させるために、検出用のフォトダイオードを全空乏化して用いることが望まれている。そのため、特許文献1〜3に記載されている半導体装置を、TOF型のセンサ用の半導体装置に適用した場合、改善の余地があった。
【0006】
例えば、特許文献2に記載の半導体装置では、画素を構成するトランジスタのうち、少なくともリセットトランジスタがSOI基板に形成されることにより暗電流が大きく、また、BOX下のp層、特にp層にコンタクトをとるp+層が高抵抗基板部に直接接触していることから、いわゆるパンチスルーによるリーク電流が流れてしまうため、検出用のフォトダイオードを全空乏化させることが困難な場合がある。また、特許文献2に記載の半導体装置では、高電圧を印加することが困難な場合がある。
【0007】
また例えば、特許文献1及び2に記載の半導体装置では、検出用のフォトダイオードにより発生した電子(電荷)を検出する検出電極を大きくすると、寄生容量が大きくなる場合がある。
【0008】
本開示は、上記した点に鑑みてなされたものであり、高感度で、リーク電流が抑制された半導体装置及び固体撮像装置を提供することを目的とする。
【課題を解決するための手段】
【0009】
本開示の半導体装置は、素子領域に回路素子が形成されたSOI基板と、前記SOI基板に接する第1の面を有する絶縁層と、第1導電型の支持基板とが積層された半導体装置であって、前記SOI基板に接する前記絶縁層の第1の面と対向する第2の面に接した支持基板に形成された、前記素子領域に対応する第1領域と異なる第2領域に設けられた前記第1導電型の第1半導体層と、前記絶縁層の前記第2の面に接した支持基板に形成された一部の領域であり、前記第1領域、及び前記第1半導体層を覆う領域を少なくとも含む領域に設けられた、電位が中性化された前記第1導電型の第2半導体層と、前記絶縁層の前記第2の面に接した支持基板に形成された、第2導電型の第3半導体層と、前記絶縁層の前記第2の面に接した支持基板に形成された前記第1半導体層、前記第2半導体層、及び前記第3半導体層が設けられた部分の前記絶縁層の前記第2の面と、前記支持基板との間に設けられ、電位障壁を形成する前記第2導電型の第4半導体層と、前記支持基板の前記第3半導体層に接する面と対向する面に設けられ、前記支持基板を全空乏化する電位を与えるための前記第1導電型の電極層と、を備える。
【0010】
また、本開示の固体撮像装置は、複数の画素が2次元状に配置された本開示の半導体装置と、前記半導体装置の前記第3半導体層により前記複数の画素の各々から電荷を読み出す制御を行う制御部と、を備える。
【発明の効果】
【0011】
本開示によれば、高感度で、リーク電流を抑制された半導体装置及び固体撮像装置を提供することが可能となる。
【図面の簡単な説明】
【0012】
図1】第1実施形態の固体撮像装置の構成の一例を示す断面図である。
図2】第1実施形態の半導体装置(画素)の構成の一例を示す断面図である。
図3】第1実施形態の半導体装置(画素)の構成の他の例を示す断面図である。
図4】第2実施形態の半導体装置(画素)の構成の一例を示す断面図である。
図5】第3実施形態の半導体装置(画素)の構成の一例を示す断面図である。
図6】第4実施形態の半導体装置(画素)の構成の一例を示す断面図である。
図7】第5実施形態の半導体装置(画素)の構成の一例を示す断面図である。
図8】第6実施形態の半導体装置(画素)の構成の一例を示す断面図である。
図9】第6実施形態の半導体装置(画素)の構成の一例を示す断面図及び電位図である。
図10】第7実施形態の半導体装置(画素)の構成の一例を示す断面図である。
図11】実施例1の半導体装置(画素)の構成の一例を示す断面図である。
図12】実施例2の半導体装置(画素)の構成の一例を示す断面図である。
図13】実施例3の半導体装置(画素)の構成の一例を示す断面図である。
図14】実施例4の半導体装置(画素)の構成の一例を示す断面図である。
図15】実施例5の半導体装置(画素)の構成の一例を示す断面図である。
図16】電位制御部の構成の一例を示す断面図である。
【発明を実施するための形態】
【0013】
以下、開示の技術の実施形態の一例を図面を参照しつつ説明する。なお、各図面において同一または等価な構成要素及び部分には同一の参照符号を付与し、重複する説明は適宜省略する。
【0014】
[第1実施形態]
まず、本実施形態の固体撮像装置の構成について説明する。図1は、本実施形態の固体撮像装置100の構成の一例を示す構成図である。
本実施形態の固体撮像装置100は、イメージセンサとして用いられる固体撮像装置である。図1に示すように、本実施形態の固体撮像装置100は、半導体装置11、制御部110、垂直シフトレジスタ112、水平シフトレジスタ114、及び信号処理回路116(116〜116)を備えており、いわゆる2次元イメージセンサである。
【0015】
半導体装置11は、x行、かつy列の2次元状に配置された複数(x×y個)の画素1011〜画素10xyを備えている。なお、以下では、固体撮像装置100の各部について、総称する場合は、個々を示す「x」、「y」の符号の記載を省略し、例えば、「画素10」のように称する。本実施形態の半導体装置11の構成は後述するが、本実施形態の画素10は、画素内で発生した電子(電荷)の検出を時間領域変調する機能を有するセンサ素子である、いわゆるロックインピクセルと呼ばれる画素である。
【0016】
半導体装置11の画素10が形成された領域が固体撮像装置100における撮像領域に対応する。なお、図1に示した固体撮像装置100は、撮像領域が矩形状である形態を示したが、撮像領域の形状は特に限定されるものではなく、例えば円形状であってもよい。また、図1に示した半導体装置11は、複数の画素10がマトリクス状に配置された形態を示したが、画素10の配置の仕方は特に限定されるものではなく、例えば、千鳥状に配置されていてもよい。
【0017】
画素10の行(以下、「画素行」という)毎に、各画素10で発生した電荷を読み出す画素行を選択するための選択信号SLが流れる信号線122、各画素10にゲート電圧(詳細後述)VTGを印加するための信号線124、及び検出電極30によりチャージされた電荷をリセットするためのリセット電圧VRTを印加するための信号線126が設けられている。すなわち、固体撮像装置100は、信号線122、信号線124、及び信号線126を各々x本ずつ、備えている。
【0018】
垂直シフトレジスタ112は、半導体装置11の一方の辺に沿って設けられており、信号線122、信号線124、及び信号線126を介して各画素10に接続されている。また、垂直シフトレジスタ112は、制御部110に接続されており、制御部110の制御に応じて、信号線122に選択信号を印加し、信号線124にゲート電圧VTGを印加し、また信号線126にリセット電圧VRTを印加する。
【0019】
一方、図1に示すように、画素10の列(以下、「画素列」という)毎に、垂直信号線120が設けられており、各垂直信号線120は、信号処理回路116に接続されている。すなわち、固体撮像装置100は、y本の垂直信号線120と、y個の信号処理回路116を備えている。各画素10から読み出された電荷は、垂直信号線120により、信号処理回路116に読み出される。信号処理回路116は、図示を省略した、相関2重サンプリング(CDS:Correlated DoubleSampling)等を行うノイズキャンセル回路や、A/D(Analog/Digital)変換回路等を含んでいる。
【0020】
水平シフトレジスタ114は、半導体装置11の垂直シフトレジスタ112が設けられた辺と交差する辺に沿って設けられており、制御部110に接続されている。水平シフトレジスタ114は、制御部110の制御に応じて、信号処理回路116を順次選択して、読み出された電荷を外部に出力させる。
【0021】
上記構成により、本実施形態の固体撮像装置100では、垂直シフトレジスタ112によって選択された1画素行分の信号に対して、各信号処理回路116によってノイズキャンセル処理が行われ、ノイズキャンセル処理後のアナログ信号がA/D変換回路によってデジタル信号に変換される。デジタル信号となった1画素行分の画像データは、水平シフトレジスタ114により水平走査されて、固体撮像装置100の外部に出力される。
【0022】
次に、本実施形態の半導体装置11の構成について説明する。
【0023】
図2には、本実施形態の半導体装置11の一例の断面図を示す。なお、図2は、1画素(画素10)に対応する領域の断面図の概略を示している。
【0024】
図2に示すように、本実施形態の半導体装置11は、p型(p−)の支持基板14と、BOX(Buried OXide)層20と、画素回路50が形成されたSOI(Silicon On Insulator)基板22と、が積層されている。本実施形態のp型が本開示の第1導電型の一例であり、本実施形態のn型が本開示の第2導電型の一例である。さらに、図2に示すように、本実施形態の半導体装置11は、裏面電極12、電位障壁層16、ホール集積層18、電極24、電極26、及び検出電極30を備える。本実施形態の半導体装置11では、p型の支持基板14とn型の電位障壁層16とのpn接合を用いたフォトダイオードが形成される。
【0025】
支持基板14の裏面には、支持基板14よりも高濃度のp型(p+)の裏面電極12が設けられている。本実施形態の裏面電極12が、本開示の電極層の一例である。
【0026】
n型のwell層である電位障壁層16は、支持基板14の裏面電極12が設けられている面と対向する面に設けられている。本実施形態の電位障壁層16が、本開示の第4半導体層の一例である。
【0027】
本実施形態の支持基板14は、シリコン(Si)の、不純物の濃度が、6×1011cm−3程度の半導体基板である。なお、支持基板14の厚み(図2における矢印Z方向の厚さ)は、検出対象の光に応じて定めればよい。また、材質等も、検出対象の光に応じて定めればよく、例えば、シリコンに限定されず、ゲルマニウム(Ge)、テルル化カドミウム(CdTe)、及びテルル化亜鉛カドミウム(ZnCdTe)等を用いてもよいし、さらに、不純物の濃度も、本実施形態に限定されない。
【0028】
SOI基板22は、BOX層20の第1の面に接しており、N型のMOSトランジスタである増幅トランジスタとして機能するトランジスタ52及び選択トランジスタとして機能するトランジスタ54等を含む画素回路50が形成されている。本実施形態のBOX層20が、本開示の絶縁層の一例である。
【0029】
トランジスタ52は、制御端子が検出電極30に接続されており、一方の主端子が電圧VDDを印加する電源線に接続されており、また他方の主端子がトランジスタ54に接続されている。トランジスタ54は、制御端子が信号線122に接続されており、一方の主端子がトランジスタ52に接続されており、また他方の主端子が信号線120に接続されている。
【0030】
また、本実施形態の画素回路50は、N型のMOSトランジスタであるリセットトランジスタとして機能するトランジスタ51を含む。トランジスタ51は、一方の主端子がドレイン電圧Vdrainとを印加する電源線に接続されており、他方の主端子が、トランジスタ52の制御端子に接続されている。図2に示した半導体装置11では、フォトダイオードに蓄積された電子を排出する際に、リセット電圧VRTがトランジスタ51の制御端子に印加される。
【0031】
なお、トランジスタ51、トランジスタ52、及びトランジスタ54の各々が設けられていている位置は、限定されず、例えば、SOI基板22の素子領域に形成されていてもよいし、また例えば、SOI基板22と、放射線検出器20と、支持基板14に渡って形成されていてもよい。
【0032】
p型のwell層であるホール集積層18は、BOX層20の第1の面と対向する第2の面に接しており、電位が中性化されている。本実施形態のホール集積層18が、本開示の第2半導体層の一例である。本実施形態のホール集積層18は、画素回路50の下部に対応する領域に設けられており、BOX層20下に形成されるフォトダイオードや半導体回路を、BOX層20上のSOI基板22が有する回路(画素回路50等)から静電的にシールドする機能を有する。また、ホール集積層18は、光が照射されたことによりフォトダイオードによって発生したホール(正孔)を誘引かつ集積する機能を有する。
【0033】
p型(p+)の半導体層である電極24及び電極26は、BOX層20の第2の面に接した支持基板に形成された、画素回路50が設けられている素子領域と異なる領域に設けられている。本実施形態の電極24及び電極26が、本開示の第1半導体層の一例である。電極24及び電極26と、裏面電極12とは電気的に接続されており、支持基板14及び電位障壁層16を空乏化する際に、電源131により電圧VBBが印加され、電源132により電圧VBB2が印加される。電圧VBB2は、例えば、0V〜4V程度である。一方、電圧VBBは、支持基板14の空乏化の程度や支持基板14の厚みに応じて定められる(詳細後述)。
【0034】
n型(n+)の半導体層である検出電極30は、BOX層20の第2の面に接した支持基板14のホール集積層18が接していない領域に設けられている。検出電極30は、フォトダイオードにより発生した電子を検出する機能を有する。本実施形態の検出電極30が、本開示の第3半導体層の一例である。
【0035】
n型(n−)のwell層である電位障壁層16は、支持基板14の裏面電極12が設けられている面と対向する面に設けられている。本実施形態の電位障壁層16が、本開示の第4半導体層の一例である。電位障壁層16は、支持基板14及び電位障壁層16を空乏化する際に、ホール集積層18から支持基板14に対してホールが注入されるのを抑制するための電位障壁層としても機能する。
【0036】
また、本実施形態の電位障壁層16は、電子を検出電極30に向けてBOX層20の第2の面に沿った方向(以下、「水平方向」という)にドリフトさせる機能も有する。そのため、
【0037】
本実施形態の電位障壁層16は、少なくともホール集積層18の下面に設けられていることが好ましく、ホール集積層18や電極24等のp型の半導体層と支持基板14との間全体に設けられていることがより好ましい。
なお、本実施形態の半導体装置11において、支持基板14及び電位障壁層16の空乏化は、空乏層の厚さ(Z方向の厚さ)をdと、εをSiの誘電率、qを素電荷、Naを 不純物濃度とした場合、以下の(1)式で定義される条件に従う。
d=√(2ε×VBB/qNa) ・・・(1)
【0038】
ここで、厚さdが支持基板14の厚さよりも大きい場合、全空乏化された状態となる。例えば、電圧VBBが80V、不純物濃度Naが3E12cm−3の場合、支持基板14の厚さが150μm以下であれば全空乏化される。
【0039】
図3には、本実施形態の半導体装置11の他の例の断面図を示す。なお、図3は、1画素(画素10)に対応する領域の断面図の概略を示している。図3に示した半導体装置11は、画素回路50aを有し、また、トランジスタ51のドレイン電極28が支持基板14に設けられている点で異なっている。本実施形態のドレイン電極28及び検出電極30が本開示の電荷検出部の一例である。
【0040】
n型(n+)の半導体層であるドレイン電極28は、BOX層20の第2の面に接した支持基板に設けられたドレイン領域(図示省略)に設けられている。本実施形態のドレイン電極28が、本開示の第5半導体層の一例である。本実施形態の半導体装置11では、フォトダイオードに蓄積された電子を排出する際に、リセット電圧VRTを、図3に示したドレイン電圧Vdrainとして、ドレイン電極28に印加する。リセット電圧VRTは、例えば10V程度である。
【0041】
このように本実施形態の半導体装置11は、素子領域に画素回路50または画素回路50aが形成されたSOI基板22と、BOX層20と、支持基板14と、裏面電極12とが積層されている。
【0042】
さらに、本実施形態の半導体装置11は、上述用にホール集積層18及び電位障壁層16を備えるため、検出電極30を小さくでき、その静電容量を抑制できるため、高感度なセンサを実現できる。
【0043】
また、本実施形態の半導体装置11は、上述のように、電位障壁層16が、ホール集積層18から支持基板14へホールが注入されるのを抑制する電位障壁として機能するため、支持基板14を全空乏化することができる。
【0044】
また、図3に示した本実施形態の半導体装置11は、上述のように、ドレイン電極28がBOX層20の第2の面に接した支持基板14に設けられており、SOI基板22とは分離されているため、リーク電流を抑制することができる。
【0045】
[第2実施形態]
本実施形態では、第1実施形態と異なる構成の半導体装置11について説明する。図4は、本実施形態の半導体装置11の一例の断面図である。なお、図4は、図3と同様に、1画素(画素10)に対応する領域の断面図の概略を示している。
【0046】
図4に示すように、本実施形態の半導体装置11は、電位障壁層16が、所定の幅のギャップ40を有する点で、第1実施形態の半導体装置11(図3参照)と異なっている。ギャップ40は、画素10の境界の少なくとも一部を含む領域に設けられており、画素10の境界全体に亘って設けられていることがより好ましい。
【0047】
ギャップ40を形成する所定の幅は、大きすぎると、ギャップ40部分において、電位障壁層16がホール集積層18から支持基板14へホールが注入されるのを抑制するための電位障壁として機能しなくなる。そのため、所定の幅は、電位障壁層16の電位障壁としての機能を考慮して定められる。このような所定の幅としては、1μm以下が好ましく、0.5μm程度がより好ましい。
【0048】
このように、電位障壁層16の、画素10の境界部分にギャップ40を設けることにより、画素10の境界近傍の空乏化した電位障壁層16の電位が、水平方向のドリフト電界を形成することができる。これにより、本実施形態の半導体装置11によれば、各画素10のフォトダイオードで発生したキャリアを自画素10で検出するか、隣接する画素10で検出するかについてのキャリアの曖昧性を低減することができる。
【0049】
[第3実施形態]
本実施形態では、上記各実施形態と異なる構成の半導体装置11について説明する。図5は、本実施形態の半導体装置11の一例の断面図である。なお、図5は、図3と同様に、1画素(画素10)に対応する領域の断面図の概略を示している。
【0050】
図5に示すように、本実施形態の半導体装置11は、SOI基板22がリセットトランジスタのリセット電極42を備えている。図5に示すように本実施形態のリセット電極42は、ドレイン電極28と検出電極30との間の領域に対応するSOI基板22の領域に、BOX層20と接して設けられている。
【0051】
リセット電極42は、信号線126に接続されている。本実施形態の半導体装置11では、検出電極30によりチャージされた電荷をリセットする場合、信号線126によりリセット電圧VRTがリセット電極42に印加される。換言すると、本実施形態の半導体装置11では、リセット電圧VRTが印加される電極がドレイン電極28ではなくリセット電極42である点で、第1実施形態の半導体装置11と異なっている。本実施形態では、リセット電極42の下部のBOX層20が、ゲート酸化膜として機能する。
【0052】
このように本実施形態の半導体装置11では、検出電極30によりチャージされた電荷をリセットする場合にリセット電圧VRTが印加されるリセット電極42が、ドレイン電極28と検出電極30との間の領域に対応するSOI基板22の領域に設けられている。
【0053】
当該構成により、本実施形態の半導体装置11では、ドレイン電極28にリセット電圧VRTを印加させてリセット動作を行わせる場合に比べて、低い電圧で、リセット動作を行わせることができる。そのため、本実施形態の半導体装置11では、リセット信号(リセット電圧VRT)の生成が容易になる。
【0054】
[第4実施形態]
本実施形態では、上記各実施形態と異なる構成の半導体装置11について説明する。図6は、本実施形態の半導体装置11の一例の断面図である。なお、図6は、図3と同様に、1画素(画素10)に対応する領域の断面図の概略を示している。
【0055】
図6に示すように、本実施形態の半導体装置11は、BOX層20と支持基板14との間のp−well層が、ホール集積層18と、調整層44との二重構造となっている点で、第3実施形態の半導体装置11(図5参照)と異なっている。本実施形態の調整層44が、本開示の第6半導体層の一例である。
【0056】
本実施形態の調整層44は、画素10の境界近傍の所定の領域に設けられている。また、調整層44は、ドレイン電極28のBOX層20と接する面と対向する面を覆うように設けられている。本実施形態のホール集積層18と調整層44とは不純物濃度が異なり、ホール集積層18の方が、調整層44よりも不純物濃度が高い。
【0057】
このように、本実施形態の半導体装置11では、調整層44を設け、本実施形態では、p−well層をホール集積層18と、調整層44との二重構造としている。当該構成により、本実施形態の半導体装置11では、調整層44が画素10内で発生したキャリアを水平方向に加速するドリフト層として機能するため、検出電極30による検出速度を高速化することができる。また、調整層44は、リセット電極42によるリセットトランジスタの閾値電圧(電位バリア)の調整を行う機能を有するため、キャリアがドレイン電極28に直接入るのを抑制し、検出電極30から検出されるのを促進することができる。
【0058】
[第5実施形態]
本実施形態では、上記各実施形態と異なる構成の半導体装置11について説明する。図7は、本実施形態の半導体装置11の一例の断面図である。なお、図7は、図3と同様に、1画素(画素10)に対応する領域の断面図の概略を示している。
【0059】
図7に示すように、本実施形態の半導体装置11は、検出電極30が、画素回路50bのチャージアンプのPMOSトランジスタであるトランジスタ53の制御端子、及び容量素子Csの一端に接続されている点で、第4実施形態の半導体装置11(図6参照)と異なっている。
【0060】
なお、図7に示すように、本実施形態の画素回路50bのチャージアンプは、トランジスタ53の一方の主端子が電圧VDDを印加する電源線に接続されており、また他方の主端子がPMOSトランジスタであるトランジスタ56に接続されている。トランジスタ56は、制御端子がリセット電圧VRTを印加するための信号線126に接続されており、一方の主端子がトランジスタ53に接続されており、また、他方の主端子がトランジスタ54の一方の主端子に接続されている。トランジスタ54は、制御端子が電圧Vを印加するための信号線に接続されており、一方の主端子がトランジスタ56に接続されており、また、他方の主端子がグランド(GND)に接地されている。
【0061】
一方、容量素子Csは、一端が、検出電極30及びトランジスタ53の制御端子に接続され、他端が、トランジスタ54とトランジスタ56との間のノードに接続されている。さらに、トランジスタ56は、制御端子が選択信号SLが流れる信号線122に接続されており、一方の主端子がトランジスタ54とトランジスタ56との間のノードに接続されており、また、他方の主端子が信号線120に接続されている。
【0062】
本実施形態の半導体装置11では、リセット電圧VRTが印加されると、検出電極30のリセット動作と、容量素子Csのリセット動作とが行われる。
【0063】
このように本実施形態の半導体装置11では、検出電極30が画素回路50bのチャージアンプの容量Csに接続されている。このようにチャージアンプを構成することにより、本実施形態の半導体装置11は、検出電極30の信号振幅を小さくしたままで、チャージアンプにより出力される信号の振幅を大きくすることができるため、ダイナミックレンジを向上させることができる。
【0064】
[第6実施形態]
本実施形態では、上記各実施形態と異なる構成の半導体装置11について説明する。図8は、本実施形態の半導体装置11の一例の断面図である。なお、図8は、図3と同様に、1画素(画素10)に対応する領域の断面図の概略を示している。
【0065】
図8に示すように、本実施形態の半導体装置11は、ドリフト層17及び転送電極62を備えている点で、第4実施形態の半導体装置11(図6参照)と異なっている。また、本実施形態の画素回路50cは、トランジスタ52の制御端子に容量素子Csの一端が接続されており、チャージアンプが設けられている点で、第1実施形態の半導体装置11の画素回路50a(図3参照)と異なっている。
【0066】
転送電極62は、BOX層20の第1の面に設けられている。また、転送電極62は、信号線124に接続されており、信号線124によりゲート電圧VTGが印加されることにより、検出電極30に電荷を転送するための機能を有する。転送電極62は、SOI基板22のシリコンに不純物を高濃度に加えたものを用いることができ、その導電型は、n型(n+)、p型(p+)、及びn型とp型の両方とすることができる。
【0067】
一方、ドリフト層17は、電位障壁層16と同様にn−well層であるが、電位障壁層16に比べて、不純物濃度が高くなっている。図8に示すように、ドリフト層17は、BOX層20の、リセット電極42及び転送電極62が設けられた領域に対応する第2の面からホール集積層18に亘って設けられている。本実施形態のドリフト層17は水平方向に電荷を移動させるドリフト層として機能する。
【0068】
このように本実施形態の半導体装置11では、ドリフト層17を備えるため、高速な変調が可能となる。
【0069】
なお、本実施形態の半導体装置11は、図9に示すように、複数(図9では、一例として2つ)のチャージアンプを設けてもよい。なお、図9(A)は、図8に対応する半導体装置11の断面図であり、(B)は、範囲Wにおける最も高い電位をプロットした電位図である。
【0070】
図9に示した、半導体装置11では、転送電極62にはゲート電圧VTG1が印加され、転送電極62にはゲート電圧VTG2が印加される。本実施形態では、撮像を行う際、撮像期間(光が照射されている期間)中にゲート電圧VTG1及びゲート電圧VTG2に印加される電圧を切り替える。例えば、1Vのゲート電圧VTG1を転送電極62に印加し、−2Vのゲート電圧VTG2を転送電極62に印加した場合、範囲Wの電位(電荷)の分布は図9(B)に示したようになる。この場合、発生した電子は、検出電極30に転送される。その後、−2Vのゲート電圧VTG1を転送電極62に印加し、1Vのゲート電圧VTG2を転送電極62に印加するように切り替えると、発生した電子は、検出電極30に転送される。ここで、光が照射されるタイミングがずれると、検出電極30により排出される信号電荷の量と検出電極30によりにより排出される信号電荷の量とが異なる。照射される光が測距用の光パルスの場合、この排出される信号電荷の量の比から、光パルスの遅れ時間を推定することができる。
【0071】
このように、本実施形態の半導体装置11では、複数のチャージアンプを設けることにより、光飛行時間計測等の時間分解撮像を行うことができる。
【0072】
[第7実施形態]
本実施形態では、上記各実施形態と異なる構成の半導体装置11について説明する。図10は、本実施形態の半導体装置11の一例の断面図である。なお、図10は、図3と同様に、1画素(画素10)に対応する領域の断面図の概略を示している。
【0073】
図10に示すように、本実施形態の半導体装置11は、ドリフト層17に替わり、BOX層20の第2の面と接するダイオード70を備えている点で、第6実施形態の半導体装置11(図8参照)と異なっている。
【0074】
図10に示すように、本実施形態のダイオード70は、電位障壁層16と接する側に設けられたn型(n+)の半導体層71と、BOX層20と接する側に設けられたp型(9+)の半導体層72とが積層されている。本実施形態では、転送電極62の端部を用いたセルフアライメントによって不純物を導入することにより、埋込型のダイオード70が形成される。
【0075】
このように、本実施形態の半導体装置11では、ダイオード70を備えることにより、フォトダイオードにより発生した電荷を一端、ダイオード70に蓄積し、電荷の転送を行って読み出しを行う電荷転送型画素(いわゆる、4トランジスタ方式)を実現することができ、検出におけるノイズを低減することができる。また、ダイオード70に電荷が蓄積されるため、いわゆる白飛びを抑制することができる。
【0076】
さらに、上記各実施形態を組み合わせた本開示の半導体装置11の実施例の構成について実施例1〜5を参照して説明する。なお、以下の実施例における半導体装置11の構成図は、全て、上記各実施形態の半導体装置11の断面図(図3〜10)と同様に、1画素(画素10)に対応する領域の断面図の概略を示している。
【0077】
(実施例1)
図11は、本実施例の半導体装置11の一例の断面図である。図11に示した半導体装置11は、裏面電極12、支持基板14、電位障壁層16、ドリフト層17、ホール集積層18、BOX層20、検出電極30、調整層44、転送電極62A、及び転送電極62Bを備えた半導体装置11の一例を示している。なお、転送電極62Aは、n型(n+)の転送電極62nと、p型(p+)の転送電極62pとを含んでいる。転送電極62A及び転送電極62Bは、上記SOI基板22(図示省略)に形成されている。
【0078】
(実施例2)
図12は、本実施例の半導体装置11の一例の断面図である。図12に示した半導体装置11は、裏面電極12、支持基板14、電位障壁層16、ドリフト層17、ホール集積層18、BOX層20、ドレイン電極28、検出電極30、リセット電極42、調整層44、転送電極62A、及び転送電極62Bを備えた半導体装置11の一例を示している。なお、転送電極62Aは、n型(n+)の転送電極62nと、p型(p+)の転送電極62pとを含んでいる。転送電極62A、転送電極62B、及びリセット電極42は、上記SOI基板22(図示省略)に形成されている。
【0079】
(実施例3)
図13は、本実施例の半導体装置11の一例の断面図である。図13に示した半導体装置11は、裏面電極12、支持基板14、電位障壁層16、ドリフト層17、ホール集積層18、BOX層20、ドレイン電極28、検出電極30、調整層44、転送電極62A、及び転送電極62Bを備えた半導体装置11の一例を示している。なお、転送電極62Aは、n型(n+)の転送電極62nと、p型(p+)の転送電極62pとを含んでいる。転送電極62A及び転送電極62Bは、上記SOI基板22(図示省略)に形成されている。
【0080】
(実施例4)
図14は、本実施例の半導体装置11の一例の断面図である。図14に示した半導体装置11は、裏面電極12、支持基板14、電位障壁層16、ドリフト層17、ホール集積層18、BOX層20、ドレイン電極28、検出電極30、調整層44、転送電極62A、及びフォトダイオード70を備えた半導体装置11の一例を示している。なお、転送電極62Aは、n型(n+)の転送電極62nと、p型(p+)の転送電極62pとを含んでいる。フォトダイオード70は、半導体層71及び半導体層72を含んでいる。また、転送電極62Aは、上記SOI基板22(図示省略)に形成されている。
【0081】
(実施例5)
図15は、本実施例の半導体装置11の一例の断面図である。図15に示した半導体装置11は、裏面電極12、支持基板14、電位障壁層16、ドリフト層17、ホール集積層18、BOX層20、ドレイン電極28、検出電極30、リセット電極42、調整層44、転送電極62A、及びフォトダイオード70を備えた半導体装置11の一例を示している。なお、転送電極62Aは、n型(n+)の転送電極62nと、p型(p+)の転送電極62pとを含んでいる。フォトダイオード70は、半導体層71及び半導体層72を含んでいる。また、転送電極62A及びリセット電極42は、上記SOI基板22(図示省略)に形成されている。
【0082】
(電位制御部の実施例)
次に裏面電極12の電位を制御するための電位制御部の実施例について図16を参照して説明する。
【0083】
図16に示すように、本実施例の電位制御部は、電位供給層80と、コンタクト層82と、GND電位供給層84と、コンタクト層86と、を有する。
【0084】
電位供給層80とコンタクト層82とは、2次元の複数の画素が配置される画素領域の周囲を囲むリング状のp型領域で、電極層12にSOI基板22側(図16の上部、以下「表面側」という)から電位を与えるための領域である。電位供給層80は、p型のwell層であり、ホール集積層18と同様の層である。コンタクト層82は、電極24、26と同様の層であり、電位供給層80と表面の配線層がコンタクトをとるためのp型の高濃度領域である。電位供給層80が本開示の第1電位供給層の一例であり、コンタクト層82が本開示の第1コンタクト層の一例である。
【0085】
画素領域の周囲の電位供給層80と裏面電極12の間の支持基板14は中性化されて同電位になる。電圧VBBによって画素領域側の支持基板14は、空乏層の端部を図16に示したように、全空乏化される。
【0086】
GND電位供給層84とコンタクト層86とは、支持基板14の空乏化のため表面側のGND電位を与える領域である。GND電位供給層84は、n型のwell層であり、電位障壁層16と同様の層である。コンタクト層86は、ドレイン電極28、及び検出電極30と同様の層であり、GND電位供給層84と、表面の配線層とがコンタクトをとるためのn型の高濃度領域である。GND電位供給層84が本開示の第2電位供給層の一例であり、コンタクト層86が本開示の第2コンタクト層の一例である。
【0087】
以上説明したように、上記各実施形態の固体撮像装置100の半導体装置11は、素子領域に画素回路50(50a、50b、50c)が形成されたSOI基板22と、SOI基板22に接する第1の面を有するBOX層20と、p型の支持基板14とが積層されている。上記各実施形態の半導体装置11は、SOI基板22に接するBOX層20の第1の面と対向する第2の面に接した支持基板14に形成された、素子領域に対応する第1領域と異なる第2領域に設けられたp型の電極24と、BOX層20の第2の面に接した支持基板14に形成された一部の領域であり、第1領域、及び電極24を覆う領域を少なくとも含む領域に設けられた、電位が中性化されたp型のホール集積層18と、BOX層20の第2の面に接した支持基板14に形成された、n型の検出電極30と、BOX層20の第2の面に接した支持基板14に形成された電極24、ホール集積層18、及び検出電極30が設けられた部分のBOX層20の第2の面と、支持基板14との間に設けられ、電位障壁を形成するn型の電位障壁層16と、支持基板14の検出電極30に接する面と対向する面に設けられ、支持基板14を全空乏化する電位を与えるためのp型の裏面電極12と、を備える。
【0088】
上記構成により、上記各実施形態の半導体装置11は、検出電極30を大きくすることなく、検出電極30による寄生容量を抑制し、ノイズを抑制した高感度のセンサとすることができる。また、上記各実施形態の半導体装置11は、上記のようにBOX層20の下層にドレイン電極28が設けられているため、SOI基板22にドレイン電極28を設ける場合に比べてリーク電流を抑制することができる。
【0089】
従って、上記各実施形態の半導体装置11によれば、高感度、かつリーク電流を抑制することができる。
【0090】
なお、上記各実施形態で説明した固体撮像装置100及び半導体装置11等は一例であり、本発明の主旨を逸脱しない範囲内において状況に応じて変更可能であることは言うまでもない。例えば、上記各実施形態では、第1導電型の一例がp型であり、第2導電型の一例がn型である場合について説明したが、逆の導電型であってもよい。
【符号の説明】
【0091】
10(1011〜10xy) 画素
11 半導体装置
12 裏面電極
14 支持基板
16 電位障壁層
17 ドリフト層
18 ホール集積層
20 BOX層
22 SOI基板
24、26 電極
28 ドレイン電極
30 検出電極
42 リセット電極
44 調整層
50、50a、50b、50c 画素回路
62 転送電極
70 ダイオード
100 固体撮像装置
110 制御部
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10
図11
図12
図13
図14
図15
図16