特開2019-213120(P2019-213120A)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

知財求人 - 知財ポータルサイト「IP Force」

▶ オリンパス株式会社の特許一覧
<>
  • 特開2019213120-映像取得装置および内視鏡 図000004
  • 特開2019213120-映像取得装置および内視鏡 図000005
  • 特開2019213120-映像取得装置および内視鏡 図000006
  • 特開2019213120-映像取得装置および内視鏡 図000007
  • 特開2019213120-映像取得装置および内視鏡 図000008
  • 特開2019213120-映像取得装置および内視鏡 図000009
  • 特開2019213120-映像取得装置および内視鏡 図000010
  • 特開2019213120-映像取得装置および内視鏡 図000011
  • 特開2019213120-映像取得装置および内視鏡 図000012
  • 特開2019213120-映像取得装置および内視鏡 図000013
< >
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】特開2019-213120(P2019-213120A)
(43)【公開日】2019年12月12日
(54)【発明の名称】映像取得装置および内視鏡
(51)【国際特許分類】
   H04N 7/18 20060101AFI20191115BHJP
   A61B 1/045 20060101ALI20191115BHJP
   H04N 5/225 20060101ALI20191115BHJP
   H04N 5/232 20060101ALI20191115BHJP
   G02B 23/24 20060101ALI20191115BHJP
   A61B 1/00 20060101ALI20191115BHJP
【FI】
   H04N7/18 M
   A61B1/045 610
   H04N5/225 500
   H04N5/232 300
   G02B23/24 B
   H04N7/18 A
   A61B1/00 680
【審査請求】未請求
【請求項の数】14
【出願形態】OL
【全頁数】20
(21)【出願番号】特願2018-109615(P2018-109615)
(22)【出願日】2018年6月7日
(71)【出願人】
【識別番号】000000376
【氏名又は名称】オリンパス株式会社
(74)【代理人】
【識別番号】110002147
【氏名又は名称】特許業務法人酒井国際特許事務所
(72)【発明者】
【氏名】大澤 雅人
【テーマコード(参考)】
2H040
4C161
5C054
5C122
【Fターム(参考)】
2H040DA22
2H040GA02
2H040GA06
2H040GA11
4C161CC06
4C161NN01
4C161NN03
4C161SS07
4C161SS12
4C161UU02
4C161UU09
5C054CA04
5C054CC02
5C054ED12
5C054HA12
5C122DA26
5C122EA54
5C122GC52
5C122GC86
5C122HA34
5C122HB02
5C122HB07
5C122HB10
(57)【要約】
【課題】さらなる伝送ケーブルの細径化と高速な信号伝送との両立を図ることができる映像取得装置および内視鏡を提供する。
【解決手段】映像取得装置は、第1のバッファ26と、第1のバッファ26から入力された第2の映像信号の内、所定の周波数よりも高い周波数成分のみを透過しつつ増幅を行った第3の映像信号を出力するプリエンファシスアンプ27と、プリエンファシスアンプ27から入力された第3の映像信号に対して増幅を行った第4の映像信号を伝送ケーブル3の入力端子へ出力する第2のバッファ28と、プリエンファシスアンプ27の出力端子における直流インピーダンスは、第1のインピーダンス素子53の直流インピーダンスよりも高い。
【選択図】図3
【特許請求の範囲】
【請求項1】
映像信号を送信する送信部と、
第1の特性インピーダンスを有し、前記映像信号を伝送する伝送ケーブルと、
前記伝送ケーブルを伝送された前記映像信号を受信する受信部と、
を備え、
前記送信部は、
外部から入力された第1の映像信号に対して増幅を行ったローインピーダンスの第2の映像信号として出力する第1のバッファと、
前記第1のバッファから入力された前記第2の映像信号の内、所定の周波数よりも高い周波数成分のみを透過しつつ増幅を行った第3の映像信号を出力するプリエンファシスアンプと、
前記プリエンファシスアンプから入力された前記第3の映像信号に対して増幅を行った第4の映像信号を前記伝送ケーブルの入力端子へ出力する第2のバッファと、
を有し、
前記受信部は、
前記伝送ケーブルの基端側に接続され、前記伝送ケーブルにおける前記第1の特性インピーダンスとの整合を行う第1のインピーダンス素子と、
を有し、
前記プリエンファシスアンプの出力端子における直流インピーダンスは、前記第1のインピーダンス素子の直流インピーダンスよりも高い
映像取得装置。
【請求項2】
前記送信部は、
一端側が前記伝送ケーブルの先端側に接続され、他端側が前記第2のバッファの出力端に接続され、前記伝送ケーブルにおける前記第1の特性インピーダンスとの整合を行う第2のインピーダンス素子を有する
請求項1に記載の映像取得装置。
【請求項3】
前記プリエンファシスアンプは、
一端側が前記第1のバッファの出力端子に接続され、他端側が前記第2のバッファの入力端子に接続される
請求項1または2に記載の映像取得装置。
【請求項4】
前記プリエンファシスアンプは、ハイパスフィルタである
請求項1〜3のいずれか一つに記載の映像取得装置。
【請求項5】
前記送信部は、
所定の値を有する基準レベル信号と前記第4の映像信号とを交互に前記伝送ケーブルへ出力し、
前記受信部は、
前記基準レベル信号の値と前記第4の映像信号の値の差分をデジタル信号に変換するA/D変換部を有する
請求項1〜4のいずれか一つに記載の映像取得装置。
【請求項6】
前記第2のバッファは、フィードフォード型のアンプである
請求項1〜5のいずれか一つに記載の映像取得装置。
【請求項7】
前記第2のバッファは、
第1導電型のトランジスタを有し、
前記第1導電型のトランジスタは、ゲート端子に前記第3の映像信号が入力され、ドレイン端子が電源電圧に接続され、ソース端子が前記伝送ケーブルに接続される
請求項1〜6のいずれか一つに記載の映像取得装置。
【請求項8】
前記送信部は、
前記プリエンファシスアンプに接続され、前記第1導電型のトランジスタの閾値ばらつきをキャンセルする電圧を供給するバイアス回路をさらに有する
請求項7に記載の映像取得装置。
【請求項9】
前記送信部は、
前記バイアス回路へ電流を供給する定電流源をさらに有する
請求項8に記載の映像取得装置。
【請求項10】
前記プリエンファシスアンプは、カットオフ周波数が前記伝送ケーブルのカットオフ周波数以上である
請求項1〜6のいずれか一つに記載の映像取得装置。
【請求項11】
前記プリエンファシスアンプは、
フィードバックネットワークを有するフィードバックアンプと、
前記フィードバックネットワーク内に設けられ、前記フィードバックアンプの周波数依存性を有するインピーダンス素子群と、
を含む
請求項1〜6のいずれか一つに記載の映像取得装置。
【請求項12】
前記送信部は、
光を受光することによって前記第1の映像信号を生成する撮像素子をさらに有する
請求項1〜11のいずれか一つに記載の映像取得装置。
【請求項13】
前記送信部は、
前記撮像素子および前記第1のバッファが配置されてなる第1チップと、
前記プリエンファシスアンプおよび前記第2のバッファが配置されてなる第2チップと、
をさらに有し、
前記第1チップは、前記第2チップに積層されてなる
請求項12に記載の映像取得装置。
【請求項14】
請求項1〜13のいずれか一つに記載の映像取得装置と、
被検体に挿入可能な挿入部と、
前記映像信号に対して画像処理を行う制御装置に接続されるコネクタ部と、
を備え、
前記送信部は、前記挿入部の先端部に配置されてなり、
前記受信部は、前記コネクタ部に配置されてなる
内視鏡。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、伝送ケーブルを用いて映像信号を送信側から受信側へ送信する映像取得装置および内視鏡に関する。
【背景技術】
【0002】
従来、内視鏡システムでは、伝送ケーブルを用いて被検体の挿入部の先端部に設けられた撮像装置によって生成されたパルス状の映像信号をプロセッサへの伝送を行っている(特許文献1参照)。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特許第5596888号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
ところで、内視鏡システムにおいては、患者負担の軽減のため、伝送ケーブルのさらなる細径化が望まれている。しかしながら、伝送ケーブルの細径化を図った場合、細いケーブルほどパルス状の映像信号の波形がなまってしまい、高速な信号伝送を行うことができないという問題点があった。
【0005】
本開示は、上記に鑑みてなされたものであって、さらなる伝送ケーブルの細径化と高速な信号伝送との両立を図ることができる映像取得装置および内視鏡を提供することを目的とする。
【課題を解決するための手段】
【0006】
上述した課題を解決し、目的を達成するために、本開示に係る映像取得装置は、映像信号を送信する送信部と、第1の特性インピーダンスを有し、前記映像信号を伝送する伝送ケーブルと、前記伝送ケーブルを伝送された前記映像信号を受信する受信部と、を備え、前記送信部は、外部から入力された第1の映像信号に対して増幅を行ったローインピーダンスの第2の映像信号として出力する第1のバッファと、前記第1のバッファから入力された前記第2の映像信号の内、所定の周波数よりも高い周波数成分のみを透過しつつ増幅を行った第3の映像信号を出力するプリエンファシスアンプと、前記プリエンファシスアンプから入力された前記第3の映像信号に対して増幅を行った第4の映像信号を前記伝送ケーブルの入力端子へ出力する第2のバッファと、を有し、前記受信部は、前記伝送ケーブルの基端側に接続され、前記伝送ケーブルにおける前記第1の特性インピーダンスとの整合を行うインピーダンス素子と、を有し、前記プリエンファシスアンプの出力端子における直流インピーダンスは、前記第1のインピーダンス素子の直流インピーダンスよりも高い。
【0007】
また、本開示に係る映像取得装置は、上記開示において、前記送信部は、一端側が前記伝送ケーブルの先端側に接続され、他端側が前記第2のバッファの出力端に接続され、前記伝送ケーブルにおける前記第1の特性インピーダンスとの整合を行う第2のインピーダンス素子を有する。
【0008】
また、本開示に係る映像取得装置は、上記開示において、前記プリエンファシスアンプは、一端側が前記第1のバッファの出力端子に接続され、他端側が前記第2のバッファの入力端子に接続される。
【0009】
また、本開示に係る映像取得装置は、上記開示において、前記プリエンファシスアンプは、ハイパスフィルタである。
【0010】
また、本開示に係る映像取得装置は、上記開示において、前記送信部は、所定の値を有する基準レベル信号と前記第4の映像信号とを交互に前記伝送ケーブルへ出力し、前記受信部は、前記基準レベル信号の値と前記第4の映像信号の値の差分をデジタル信号に変換するA/D変換部を有する。
【0011】
また、本開示に係る映像取得装置は、上記開示において、前記第2のバッファは、フィードフォード型のアンプである。
【0012】
また、本開示に係る映像取得装置は、上記開示において、前記第2のバッファは、第1導電型のトランジスタを有し、前記第1導電型のトランジスタは、ゲート端子に前記第3の映像信号が入力され、ドレイン端子が電源電圧に接続され、ソース端子が前記伝送ケーブルに接続される。
【0013】
また、本開示に係る映像取得装置は、上記開示において、前記送信部は、前記プリエンファシスアンプに接続され、前記第1導電型のトランジスタの閾値ばらつきをキャンセルする電圧を供給するバイアス回路をさらに有する。
【0014】
また、本開示に係る映像取得装置は、上記開示において、前記送信部は、前記バイアス回路へ電流を供給する定電流源をさらに有する。
【0015】
また、本開示に係る映像取得装置は、上記開示において、前記プリエンファシスアンプは、カットオフ周波数が前記伝送ケーブルのカットオフ周波数以上である。
【0016】
また、本開示に係る映像取得装置は、上記開示において、前記プリエンファシスアンプは、フィードバックネットワークを有するフィードバックアンプと、前記フィードバックネットワーク内に設けられ、前記フィードバックアンプの周波数依存性を有するインピーダンス素子群と、を含む。
【0017】
また、本開示に係る映像取得装置は、上記開示において、前記送信部は、光を受光することによって前記第1の映像信号を生成する撮像素子をさらに有する。
【0018】
また、本開示に係る映像取得装置は、上記開示において、前記送信部は、前記撮像素子および前記第1のバッファが配置されてなる第1チップと、前記プリエンファシスアンプおよび前記第2のバッファが配置されてなる第2チップと、をさらに有し、前記第1チップは、前記第2チップに積層されてなる。
【0019】
また、本開示に係る内視鏡は、上記開示の映像取得装置と、被検体に挿入可能な挿入部と、前記映像信号に対して画像処理を行う制御装置に接続されるコネクタ部と、を備え、前記送信部は、前記挿入部の先端部に配置されてなり、前記受信部は、前記コネクタ部に配置されてなる。
【発明の効果】
【0020】
本開示によれば、さらなる伝送ケーブルの細径化と高速な信号伝送との両立を図ることができるという効果を奏する。
【図面の簡単な説明】
【0021】
図1図1は、本開示の実施の形態1に係る内視鏡システムの全体構成を模式的に示す概略図である。
図2図2は、本開示の実施の形態1に係る内視鏡システムの要部の機能構成を示すブロック図である。
図3図3は、本開示の実施の形態1に係るプリエンファシスアンプの構成を示す回路図である。
図4図4は、本開示の実施の形態1に係る撮像部が送信する第4の映像信号を表すタイミングチャートである。
図5図5は、比較例のプリエンファシスアンプを備える回路図を模式的に示す図である。
図6図6は、本開示の実施の形態1に係るプリエンファシスアンプの効果を模式的に示す図である。
図7図7は、本開示の実施の形態1に係る撮像部が送信する映像信号の時間変化を示す図である。
図8図8は、本開示の実施の形態2に係る撮像装置の要部を含む回路図である。
図9図9は、本開示の実施の形態2の変形例に係る撮像装置の要部を含む回路図である。
図10図10は、本開示の実施の形態3に係る撮像装置の要部を含む回路図である。
【発明を実施するための形態】
【0022】
以下、本開示を実施するための形態(以下、「実施の形態」という)として、被検体内に挿入される挿入部の先端部に撮像装置を有する内視鏡を備えた内視鏡システムについて説明する。また、この実施の形態により、本開示が限定されるものではない。さらに、図面の記載において、同一の部分には同一の符号を付して説明する。さらにまた、図面は、模式的なものであり、各部材の厚みと幅との関係、各部材の比率等は、現実と異なることに留意する必要がある。また、図面の相互間において、互いの寸法や比率が異なる部分が含まれている。
【0023】
(実施の形態1)
〔内視鏡システムの構成〕
図1は、本開示の実施の形態1に係る内視鏡システムの全体構成を模式的に示す概略図である。図1に示す内視鏡システム1は、内視鏡2と、伝送ケーブル3と、コネクタ部5と、プロセッサ6と、表示装置7と、光源装置8と、を備える。
【0024】
内視鏡2は、伝送ケーブル3の一部である挿入部100を被検体の体腔内に挿入することによって被検体の体内を撮像して撮像信号をプロセッサ6へ出力する。また、内視鏡2は、伝送ケーブル3の一端側であり、被検体の体腔内に挿入される挿入部100の先端部101側に、被検体の体内を撮像して映像信号を生成する撮像装置20が設けられている。さらに、内視鏡2は、挿入部100の基端部102側に、内視鏡2に対する各種操作を受け付ける操作部4が設けられている。撮像装置20が撮像した体内画像の映像信号は、例えば数mの長さを有する伝送ケーブル3を経由してコネクタ部5に出力される。なお、実施の形態1では、撮像装置20が映像取得装置の送信部として機能する。
【0025】
伝送ケーブル3は、内視鏡2とコネクタ部5とを接続するとともに、内視鏡2とプロセッサ6および光源装置8とを接続する。また、伝送ケーブル3は、撮像装置20が生成した撮像信号をコネクタ部5へ伝送する。伝送ケーブル3は、ケーブルや光ファイバ等を用いて構成される。また、伝送ケーブル3は、第1のインダンスを有する。具体的には、伝送ケーブル3は、例えば50Ωの特性インピーダンスを有する。
【0026】
コネクタ部5は、内視鏡2、プロセッサ6および光源装置8に接続され、接続された内視鏡2が出力する映像信号に所定の信号処理を施してプロセッサ6へ出力する。なお、実施の形態1では、コネクタ部5が映像取得装置の受信部として機能する。
【0027】
プロセッサ6は、コネクタ部5から入力された映像信号に所定の画像処理を施して表示装置7へ出力する。また、プロセッサ6は、内視鏡システム1全体を統括的に制御する。例えば、プロセッサ6は、光源装置8が出射する照明光を切り替えたり、内視鏡2の撮像モードを切り替えたりする制御を行う。
【0028】
表示装置7は、プロセッサ6が画像処理を施した映像信号に対応する画像を表示する。また、表示装置7は、内視鏡システム1に関する各種情報を表示する。表示装置7は、液晶や有機EL(Electro Luminescence)等の表示パネル等を用いて構成される。
【0029】
光源装置8は、コネクタ部5および伝送ケーブル3を経由して内視鏡2の挿入部100の先端部101側から被検体(被写体)に向けて照明光を照射する。光源装置8は、白色光を発する白色LED(Light Emitting Diode)等を用いて構成される。なお、本実施の形態では、光源装置8に同時方式の照明方式が採用されるが、面順次方式の照明方式であってもよい。
〔内視鏡システムの要部〕
次に、内視鏡システム1の要部の機能について説明する。図2は、内視鏡システム1の要部の機能構成を示すブロック図である。
【0030】
〔内視鏡の構成〕
まず、内視鏡2の構成について説明する。
図2に示す内視鏡2は、撮像装置20と、伝送ケーブル3と、コネクタ部5と、を備える。
【0031】
撮像装置20は、第1チップ21と、第2チップ22と、を有する。第1チップ21および第2チップ22は、相対して貼り合わされ、チップ間は、チップの周縁部に配置されるパッド、またはチップ間を貫通するビア等により接続される。なお、第1チップ21および第2チップ22は、双方の主面が平行になるように配置するものに限らず、周囲の構造により、横に並べて配置したり、一方の主面に対して他方の主面が垂直になるように積層して配置したりしてもよい。
【0032】
第1チップ21は、受光部23と、読み出し部24と、第1のバッファ26と、タイミング生成部25と、を有する。
【0033】
受光部23は、図示しない光学系が集光した被写体像を受光することによって光電変換を行い、この光電変換によって第1の映像信号(画像信号)を生成する。受光部23は、受光量に応じた第1の映像信号を生成する複数の画像が行列方向に二次元マトリクス状に配置されてなる。受光部23は、CCD(Charge Coupled Device)やCMOS(Complementary Metal Oxide Semiconductor)等のイメージセンサを用いて構成される。
【0034】
読み出し部24は、タイミング生成部25の制御のもと、受光部23によって光電変換によって生成された第1の映像信号を列毎に順次読み出すことによって第1のバッファ26へ出力する。読み出し部24は、水平走査回路および垂直走査回路等を用いて構成される。
【0035】
タイミング生成部25は、伝送ケーブル3から入力された基準クロック信号および同期信号に基づいて、読み出し部24を駆動するための駆動信号を生成し、この駆動信号を読み出し部24へ出力する。タイミング生成部25は、タイミングジェネレータ等を用いて構成される。
【0036】
第1のバッファ26は、読み出し部24から入力された第1の映像信号を低インピーダンス(Low Impedance)の第2の映像信号として第2チップ22へ出力する。第1のバッファ26は、増幅アンプ、例えばフィードフォード型のアンプ等を用いて構成される。
【0037】
第2チップ22は、プリエンファシスアンプ27と、第2のバッファ28と、第1のインピーダンス素子29と、を有する。
【0038】
プリエンファシスアンプ27は、一端側が第1のバッファ26の出力端子に接続され、他端側が第2のバッファの入力端子に接続される。プリエンファシスアンプ27は、第1のバッファ26から入力された第2の映像信号の内、所定の周波数よりも高い周波数成分のみを透過しつつ増幅を行った第3の映像信号を第2のバッファ28へ出力する。なお、プリエンファシスアンプ27の詳細な構成は、後述する。
【0039】
第2のバッファ28は、プリエンファシスアンプ27から入力された第3の映像信号の増幅を行った第4の映像信号を伝送ケーブル3(信号線34)へ出力する。第2のバッファ28は、出力アンプ等を用いて構成される。
【0040】
第1のインピーダンス素子29は、一端側が第2のバッファ28の出力端と接続され、他端側が伝送ケーブル3の入力端に接続される。第1のインピーダンス素子29は、伝送ケーブル3の信号線34の第1のインピーダンスとの整合を行う抵抗値を有する。例えば、第1のインピーダンス素子29は、抵抗値が50Ωである。
【0041】
〔伝送ケーブルの構成〕
次に、伝送ケーブル3について説明する。
伝送ケーブル3は、複数の信号線および図示しないライトガイドを用いて構成される。具体的には、伝送ケーブル3は、少なくとも電源電圧VDDを伝送する信号線31と、基準クロック信号を伝送する信号線32と、同期信号を伝送する信号線33と、映像信号を伝送する信号線34と、を有する。なお、実施の形態1では、伝送ケーブル3が伝送路として機能する。また、信号線34は、例えば特性インピーダンスが50Ωに設定される。
【0042】
〔コネクタ部の構成〕
次に、コネクタ部5の構成について説明する。
コネクタ部5は、A/D変換部51と、アナログ・フロント・エンド部52(以下、「AFE部52」という)と、第2のインピーダンス素子53と、を有する。
【0043】
A/D変換部51は、伝送ケーブル3から伝送された映像信号に対してA/D変換を行ってAFE部52へ出力する。
【0044】
AFE部52は、A/D変換部51から入力されたデジタルの映像信号に対してノイズ除去等の所定の信号処理を行ってプロセッサ6へ出力する。AFE部52は、例えばFPGA(Field Programmable Gate Array)等を用いて構成される。
【0045】
第2のインピーダンス素子53は、一端側が伝送ケーブル3の信号線34の出力端とA/D変換部51との間に接続され他端側がグランドGNDに接続される。第2のインピーダンス素子53は、伝送ケーブル3の信号線34の特性インピーダンスとインピーダンス整合を行う。また、第2のインピーダンス素子53は、例えば抵抗値が50Ωに設定される。
【0046】
〔プロセッサの構成〕
次に、プロセッサ6の構成について説明する。
プロセッサ6は、電源61と、クロック生成部62と、同期信号生成部63と、画像処理部64と、制御部65と、を備える。
【0047】
電源61は、外部から入力された電力に基づいて、グランドGNDを基準とした電源電圧VDDを生成し、この生成した電源電圧VDDを伝送ケーブル3の信号線31の中心線を経由させて撮像装置20へ出力するとともに、プロセッサ6を構成する各部へ出力する。コネクタ部5およびプロセッサ6側のグランドGNDは、信号線31のシールド線を経由して撮像装置20側のグランドGNDに接続される。
【0048】
クロック生成部62は、内視鏡システム1の各部の動作の基準となるクロック信号CLKを生成し、このクロック信号CLKを伝送ケーブル3の信号線33を経由させて撮像装置20へ出力する。また、クロック生成部62は、クロック信号CLKを同期信号生成部63および制御部65の各々へ出力する。クロック生成部62は、クロック・モジュールを用いて構成される。
【0049】
同期信号生成部63は、クロック生成部62から入力されたクロック信号に基づいて、垂直同期信号、水平同期信号および撮像装置20を制御するための制御信号を含む同期信号SYNCを生成し、この同期信号SYNCを伝送ケーブル3の信号線32を経由して撮像装置20へ出力する。
【0050】
画像処理部64は、コネクタ部5のAFE部52から入力された映像信号に対して、所定の画像処理を行って表示装置7へ出力する。ここで、所定の画像処理としては、例えばホワイトバランス調整処理およびデモザイキング処理等である。画像処理部64は、GPU(Graphics Processing Unit)等を用いて構成される。
【0051】
制御部65は、内視鏡システム1の各部を統括的に制御する。制御部65は、CPU(Central Processing Unit)等を用いて構成される。
【0052】
〔プリエンファシスアンプの構成〕
次に、上述したプリエンファシスアンプ27の構成について説明する。図3は、プリエンファシスアンプ27の構成を示す回路図である。
【0053】
図3に示すように、プリエンファシスアンプ27は、コンデンサ271と、抵抗272と、を有するハイパスフィルタによって構成される。プリエンファシスアンプ27は、第1のバッファ26から入力された第2の映像信号の内、所定の周波数よりも高い周波数成分のみを透過した第3の映像信号を第2のバッファ28へ出力する。
【0054】
コンデンサ271は、一端側が第1のバッファ26の出力端子に接続され、他端側が第2のバッファ28の入力端子に接続される。コンデンサ271は、例えばキャパシタ容量値が0.8pFに設定される。
【0055】
抵抗272は、一端側がコンデンサ271と第2のバッファ28との間に接続され、他端側が外部から入力される基準電圧VREFが伝送される信号線に接続される。抵抗272は、例えば抵抗値が10kΩに設定される。
【0056】
このように構成されたプリエンファシスアンプ27の出力端子における直流インピーダンスは、第2のインピーダンス素子53の直流インピーダンスより高い(抵抗272(10kΩ))>第2のインピーダンス素子53((50Ω))。
【0057】
〔撮像装置20の伝送方法〕
次に、撮像装置20が伝送ケーブル3を経由してコネクタ部5へ映像信号を伝送する伝送方法について説明する。図4は、第4の映像信号を表すタイミングチャートである。図4において、縦軸が電圧を示し、横軸が時間を示す。図4において、折れ線DLが第4の映像信号を示す。
【0058】
図4に示すように、映像取得装置の送信部として機能する撮像装置20は、タイミング生成部25の制御のもと、第4の映像信号を伝送ケーブル3の信号線34へ出力する。第4の映像信号は、所定の値を有する基準レベル信号VREF_Bと映像レベル信号D[i](iは任意の整数)とを周期1/f0で交互に出力する。映像レベル信号D[i]は、受光部23を構成するピクセルの受光量に対応した電圧信号であり、ピクセルの受光量がゼロの場合は基準レベル信号VREF_Bとの差分がゼロになる電圧、ピクセルの受光量が飽和レベルに達した場合には基準レベル信号VREF_Bとの差分がDsatになる電圧を出力する。映像取得装置の受信部として機能するA/D変換部51は、基準レベル信号VREF_Bの値と映像レベルの値D[i]との差分ΔD[i]に対してA/D変換を行うことによってアナログの第4の映像信号をデジタル信号の第4の映像信号に変換することによってAFE部52へ出力する。
【0059】
〔プリエンファシスアンプの面積ついて〕
次に、上述したプリエンファシスアンプ27と、第2のバッファ28の出力端と伝送ケーブル3の入力端との間に別のプリエンファシスアンプを配置した比較例との効果の違いについて説明する。
【0060】
〔比較例〕
まず、比較例の構成について説明する。図5は、比較例のプリエンファシスアンプを備える回路図を模式的に示す図である。図5に示す第2チップ1000に設けられたプリエンファシスアンプ1001は、第2のバッファ28の出力端と伝送ケーブル3の信号線34の入力端との間に配置される。プリエンファシスアンプ1001は、抵抗29およびコンデンサ1002が直列に配置されることによって、RCハイパスフィルタを構成する。伝送ケーブル3は、上述したように特性インピーダンスが50Ωである。このため、所望のハイパスカット周波数を実現するためには、コンデンサ1002に大きな容量が必要である。この結果、比較例のプリエンファシスアンプ1001は、チップ面積が増大する。
【0061】
例えば、比較例のプリエンファシスアンプ1001では、50Ωの抵抗29を用いて20MHzのハイパスフィルタを実現する場合、以下の式(1)により、コンデンサ1002の容量が159pFである。
f=1/(2πr)=1/(2πRC) ・・・(1)
【0062】
1pFの容量をダブルポリキャパシタで実現する場合(CMOS OAアンプ回路実務設定の基礎 pp58を参照)、必要なシリコンの面積は、1160μmである。このため、比較例のプリエンファシスアンプ1001では、容量が159pFのコンデンサ1002をダブルポリキャパシタで実現する場合、√159×1160=429μm×429μmの面積が必要となる。
【0063】
これに対して、上述したプリエンファシスアンプ27のコンデンサ271および抵抗272によって構成されたハイパスフィルは、インピーダンス整合を考慮する必要がない。このため、抵抗272の抵抗値を10kΩおよびコンデンサ271の容量を0.8pFで20MHzのハイパスフィルタを実現することができる。ウェル抵抗は、3500Ω/1μm程度の大きさである(CMOS OAアンプ回路実務設定の基礎 pp62を参照)。このため、10kΩの抵抗値を実現する場合、必要なシリコンの面積が1μm×1.5μm程度(幅0.5μm、長さ1μmの抵抗3本で10.5kΩ)となる。また、0.8pFの容量のコンデンサ271を実現する場合、シリコンの面積は、√0.8×1160=31.6μm×31μmである。
【0064】
このように、プリエンファシスアンプ27の面積と上述した比較例の面積と比べた場合、圧倒的に小さな面積で実現することができる。
【0065】
〔プリエンファシスアンプによる効果〕
次に、上述したプリエンファシスアンプ27による効果について説明する。図6は、プリエンファシスアンプ27の効果を模式的に示す図である。図6において、図6の(a),(b),(c)において、横軸が周波数(Hz)を示し、縦軸がゲイン(db)を示す。また、図6の(a)がケーブルのゲインと周波数特性の関係を示し、図6の(b)がプリエンファシスアンプ27のハイパスフィルタの特性を示し、図6の(c)がプリエンファシスアンプ27と細いケーブルの組み合わせ場合のゲインと周波数特性の関係を示す。また、図6の(a)の折れ線L1が細いケーブルのゲインと周波数特性の関係を示し、折れ線L2が太いケーブルのゲインと周波数特性の関係を示す。また、図6の(b)の折れ線L3がプリエンファシスアンプ27のハイパスフィルタの特性を示し、図6の(c)の折れ線L4がプリエンファシスアンプ27と細いケーブルの組み合わせ場合のゲインと周波数特性の関係を示す。
【0066】
図6の(a)の折れ線L1および折れ線L2に示すように、細いケーブル(例えば上述した信号線34)は、一次カットオフ周波数が周波数f1であり、従来技術で用いた太いケーブルは、一次カットオフ周波数が周波数f2(f1<f2)である。また、図6の(b)の折れ線L3に示すように、プリエンファシスアンプ27のハイパスフィルタの特性は、一次カットオフ周波数が周波数f3となるように設定されている(f1<f2<f3)。
【0067】
図6の(c)の折れ線L4に示すように、伝達特性は、細いケーブル(例えば上述した信号線34)とプリエンファシスアンプ27を組み合わせることによって、細いケーブル単体の伝達特性と比べて高い周波数成分の信号伝達を行うことができる。即ち、撮像装置20は、第1のバッファ26と第2のバッファ28との間にプリエンファシスアンプ27を設けることによって、プリエンファシスアンプ27のハイパスフィルタの特性によって、DCゲインが0倍となる。しかしながら、撮像装置20から送信する映像信号(第4の映像信号)は、上述した図4のように基準レベル信号VREFの値と映像信号の値の差分がその振幅を意味する、周波数f0のパルス波(交流信号)なので、問題とならない。周波数f1と周波数f3は、理論上f1<f0<f3となるように設計されることが望ましい。しかしながら、周波数f1と周波数f3は、設計上の諸制約により、f1<f0<2×f3程度の周波数範囲となるように、設計パラメータが設定されていても構わない。
【0068】
図7は、撮像装置20が送信する映像信号の時間変化を示す図である。図7の(a),(b)において、横軸が時間(s)を示し、縦軸が電圧(V)を示す。また、図7において、図7の(a)が送信側の映像信号の時間変化を示し、図7の(b)が受信側の映像信号の時間変化を示す。図7において、曲線L10が従来の映像信号の時間変化を示し、曲線L11が撮像装置20によって出力される映像信号の時間変化を示す。
【0069】
図7の(a)の曲線L10に示すように、従来技術では、映像信号をパルス状の信号として送信している。これに対して、図7の(a)の曲線L11に示すように、撮像装置20は、プリエンファシスアンプ27によって高周波成分を増幅した状態の映像信号(第4の映像信号)を送信する。
【0070】
図7の(b)の曲線L13に示すように、従来技術では、伝送ケーブル3(信号線34)のローパス特性によって、A/D変換部51(受信側)が受信した際の映像信号の高周波成分が減衰するため、映像信号がなまった波形となる。
【0071】
これに対して、図7の(b)の曲線L12に示すように、撮像装置20は、プリエンファシスアンプ27によって高周波成分を増幅するので、伝送ケーブル3(信号線34)のローパス特性によって、A/D変換部51(受信側)が受信した際の映像信号が理想的な矩形波状となる。即ち、撮像装置20は、第2チップ22のチップ面積の増大を抑えつつ、細いケーブルであっても、高品質のアナログ信号の映像信号をA/D変換部51へ送信することができる。第4の映像信号の周波数f0は、f1<f0<f3の条件で最も高い効果が得られるが、少なくともf1<f0であれば、本開示の効果を得ることは可能である。
【0072】
以上説明した実施の形態1によれば、第1のバッファ26と第2のバッファ28との間にプリエンファシスアンプ27を配置したので、所望の時定数を有するハイパスフィルタを構成するコンデンサ271に対する抵抗272の割合を従来よりも大きくできるため、第1チップ21および第2チップ22のチップ面積の増大を招くことなく、高速な信号伝送を実現することができる。
【0073】
また、実施の形態1によれば、撮像装置20が伝送ケーブル3の信号線34の第1の特性インピーダンスとの整合を行うための第1のインピーダンス素子29を有するので、精度よく映像信号をコネクタ部5へ送信することができる。
【0074】
また、実施の形態1によれば、説明を単純化するために第2のバッファ28の出力インピーダンスが0であり、第1のインピーダンス素子29の抵抗値が50Ωであるものとして説明を行ってきたが、これに限定されることはない。実際の第2のバッファ28の出力インピーダンスは、数Ωから二十数Ω程度であることが普通であり、その場合には、第2のバッファ28の出力インピーダンスと第1のインピーダンス素子29の抵抗値との和が約50Ωであることが重要である。即ち、第1のインピーダンス素子29は、インピーダンス整合という目的のために配置されている限り、必ずしも50Ωに限定されることはなく、伝送ケーブル3の特性インピーダンス以下の任意の値を取りうる可能性がある。実施の形態1において、第1のインピーダンス素子29は、抵抗器として存在するものとして説明してきたが、第2のバッファ28の出力端子から伝送ケーブル3までのチップ内配線に同等の役割を担わせることも可能であるし、必要に応じて適宜省略することもできる。
【0075】
(実施の形態2)
次に、本開示の実施の形態2について説明する。実施の形態2は、上述した実施の形態1に係る撮像装置20と構成が異なり、第2のバッファの閾値ばらつきをキャンセルするバイアス回路と、バイアス回路に電流を供給する定電流源と、さらに備える。以下においては、実施の形態2に係る撮像部の構成について説明する。なお、上述した実施の形態1に係る撮像装置20と同一の構成には同一の符号を付して詳細な説明は省略する。
【0076】
〔撮像装置の構成〕
図8は、実施の形態2に係る撮像装置の要部を含む回路図である。図8に示す撮像装置20aは、第1のバッファ26aと、プリエンファシスアンプ27と、第2のバッファ28aと、バイアス回路30と、定電流源31と、を備える。
【0077】
第1のバッファ26aは、上述した図2の読み出し部24から入力された第1の映像信号を低インピーダンスの第2の映像信号として増幅することによってプリエンファシスアンプ27へ出力する。第1のバッファ26aは、ソースフォロアによって構成される。具体的には、第1のバッファ26aは、PMOS(第2導電型)のトランジスタ261を有し、ゲート端子に第1の映像信号が入力され、ソース端子がプリエンファシスアンプ27に接続され、ドレイン端子がグランドGNDに接続される。
【0078】
第2のバッファ28aは、プリエンファシスアンプ27から入力された第3の映像信号の増幅を行った第4の映像信号を、第1のインピーダンス素子29を経由させて伝送ケーブル3の信号線34へ出力する。第2のバッファ28aは、フィードフォードワード型のアンプを用いて構成される。具体的には、第2のバッファ28aは、NMOSトランジスタ281(第1導電型のトランジスタ)を有する。NMOSトランジスタ281は、ゲート端子にプリエンファシスアンプ27から入力された第3の映像信号が入力され、ソース端子が第1のインピーダンス素子29を経由して伝送ケーブル3の信号線34と接続され、ドレイン端子が電源電圧VDDと接続される。
【0079】
バイアス回路30は、プリエンファシスアンプ27に基準電圧VREFを供給する。具体的には、バイアス回路30は、プリエンファシスアンプ27の直流的な出力電圧である基準電圧VREFを供給する。より具体的には、バイアス回路30は、第2のバッファ28aのNMOSトランジスタ281の閾値のばらつきをキャンセルする基準電圧VREFをプリエンファシスアンプ27へ供給する。バイアス回路30は、カレントミラー回路によって構成される。具体的には、PMOSトランジスタ301と、NMOSトランジスタ302と、NMOSトランジスタ303と、NMOSトランジスタ304と、抵抗305と、NMOSトランジスタ306と、NMOSトランジスタ307と、を有する。
【0080】
PMOSトランジスタ301は、ドレイン端子が電源電圧VDDに接続され、ソース端子がNMOSトランジスタ302のソース端子に接続されており、ゲート端子は所定の電圧Vbに接続されている。電圧Vbは、PMOSトランジスタ301を飽和領域で動作させるための電圧であり、例えば図示しないVDD-GND間に形成された抵抗ラダーにより電源電圧を分圧することにより得られる。
【0081】
NMOSトランジスタ302は、ゲート端子がNMOSトランジスタ302のドレイン端子およびNMOSトランジスタ303のゲート端子に接続され、ドレイン端子がPMOSトランジスタ301のソース端子およびNMOSトランジスタ302のゲート端子に接続され、ソース端子がNMOSトランジスタ304のゲート端子およびドレイン端子に接続される。
【0082】
NMOSトランジスタ303は、ゲート端子がNMOSトランジスタ302のゲート端子およびドレイン端子に接続され、ドレイン端子が電源電圧VDDに接続され、ソース端子がプリエンファシスアンプ27およびNMOSトランジスタ307のドレイン端子に接続される。
【0083】
NMOSトランジスタ304は、ゲート端子がNMOSトランジスタ302のソース端子に接続され、ドレイン端子がNMOSトランジスタ302のソース端子およびNMOSトランジスタ304のゲート端子に接続され、ソース端子が抵抗305に接続される。
【0084】
抵抗305は、一端側がNMOSトランジスタ304のソース端子に接続され、他端側がNMOSトランジスタ306のドレイン端子に接続される。
【0085】
NMOSトランジスタ306は、ゲート端子が定電流源31に接続され、ドレイン端子が抵抗305に接続され、ソース端子がグランドGNDに接続される。
【0086】
NMOSトランジスタ307は、ゲート端子が定電流源31に接続され、ドレイン端子がプリエンファシスアンプ27およびNMOSトランジスタ303のソース端子に接続され、ソース端子がグランドGNDに接続される。
【0087】
定電流源31は、バイアス回路30へ電流を供給する。定電流源31は、NMOSトランジスタ312を有する。NMOSトランジスタ312は、ゲート端子がバイアス回路30のNMOSトランジスタ306およびNMOSトランジスタ307のゲート端子およびNMOSトランジスタ312のドレイン端子に接続される。
【0088】
以上説明した実施の形態2によれば、バイアス回路30がプリエンファシスアンプ27の直流的な出力電圧である基準電圧VREFを供給することによって、第2のバッファ28aのNMOSトランジスタ281の閾値のばらつきをキャンセルする(NMOSトランジスタ281の閾値がプロセスばらつきにより上昇・下降すると、基準電圧VREFもNMOSトランジスタ281の閾値電圧上昇・下降分だけ変動する)ので、上述した実施の形態1と同様の効果を有するとともに、トランジスタの製造ばらつきに対して、消費電力や映像信号のセトリング特性の変動を抑えた映像信号の伝送が可能になる。
【0089】
なお、実施の形態2では、バイアス回路30の内部回路構成は、NMOSトランジスタ281の閾値のばらつきをキャンセルする具体的手段の一例を説明しただけであり、NMOSトランジスタ281の閾値がプロセスばらつきによりΔVだけ変動した際に、基準電圧VREFの電圧がΔVだけ変動するような回路がバイアス回路30の内部に形成されていれば、本実施例における開示内容に限定されるものではない。
【0090】
また、実施の形態2では、第1導電型のトランジスタをPMOS、第2導電型のトランジスタをNMOSとして説明してきたが、第2導電型のトランジスタがPMOS、第1導電型のトランジスタがNMOSであり、電源電圧VDDとグランドGNDとを入れ替えた構成であっても、同等の作用および効果が得ることができる。
【0091】
(実施の形態2の変形例)
次に、本開示の実施の形態2の変形例について説明する。実施の形態2の変形例は、上述した実施の形態2の撮像装置20aと異なる。以下においては、実施の形態2の変形例に係る撮像装置の構成について説明する。なお、上述した実施の形態2に係る撮像装置20aと同一の構成には同一の符号を付して詳細な説明は省略する。
【0092】
〔撮像装置の構成〕
図9は、実施の形態2の変形例に係る撮像装置の要部を含む回路図である。図9に示す撮像装置20bは、上述した第1のバッファ26aおよび定電流源31に換えて、第1のバッファ26bおよび定電流源31bを備える。
【0093】
第1のバッファ26bは、上述した図2の読み出し部24から入力された第1の映像信号を低インピーダンスの第2の映像信号として増幅することによってプリエンファシスアンプ27へ出力する。第1のバッファ26bは、ソースフォロアによって構成される。具体的には、第1のバッファ26bは、NMOSトランジスタ262と、NMOSトランジスタ263と、を有する。
【0094】
NMOSトランジスタ262は、ゲート端子が読み出し部24から入力された第1の映像信号を伝送する信号線に接続され、ドレイン端子が電源電圧VDDに接続され、ソース端子がプリエンファシスアンプ27およびNMOSトランジスタ263のドレイン端子に接続される。
【0095】
NMOSトランジスタ263は、ゲート端子が定電流源31bから供給される電圧が伝送される信号線が接続され、ドレイン端子がNMOSトランジスタ262のソース端子およびプリエンファシスアンプ27に接続され、ソース端子がグランドGNDに接続される。
【0096】
定電流源31bは、バイアス回路30および第1のバッファ26bを構成するNMOSトランジスタ263、306、307のゲート端子に電流を供給する。定電流源31bは、NMOSトランジスタ313を有する。NMOSトランジスタ313は、ドレイン端子が電源電圧VDDに接続され、ソース端子がグランドGNDに接続され、ゲート端子が第1のバッファ26のNMOSトランジスタ263のゲート端子、NMOSトランジスタ306のゲート端子およびNMOSトランジスタ307のゲート端子のそれぞれに接続される。
【0097】
以上説明した実施の形態2の変形例によれば、バイアス回路30がプリエンファシスアンプ27の直流的な出力電圧である基準電圧VREFを供給することによって、第2のバッファ28aのNMOSトランジスタ281の閾値のばらつきをキャンセルするので、上述した実施の形態1と同様の効果を有するとともに、精度よく映像信号を送信することができる。
【0098】
(実施の形態3)
次に、本開示の実施の形態3について説明する。実施の形態3は、上述した実施の形態1に係る撮像装置20の構成が異なる。以下においては、実施の形態3に係る撮像装置の構成について説明する。なお、上述した実施の形態1に係る撮像装置20と同一の構成には同一の符号を付して詳細な説明は省略する。
【0099】
〔撮像装置の構成〕
図10は、実施の形態3に係る撮像装置の要部を含む回路図である。図10に示す撮像装置20cは、上述した実施の形態1に係るプリエンファシスアンプ27に換えて、プリエンファシスアンプ27cを備える。
【0100】
プリエンファシスアンプ27cは、第1のバッファ26から入力された第2の映像信号の内、所定の周波数よりも高い周波数成分のみを透過しつつ増幅を行った第3の映像信号を第2のバッファ28へ出力する。プリエンファシスアンプ27cは、フィードバックネットワークN1を有するフィードバックアンプ273と、フィードバックネットワークN1内に設けられ、フィードバックアンプ273の周波数依存性を有する第3のインピーダンス素子群G1と、を含む。
【0101】
第3のインピーダンス素子群G1は、コンデンサ274(Cin)と、抵抗275(Rin)と、抵抗276(Rf)と、を有する。コンデンサ274は、一端側が第1のバッファ26の出力端(第3のインピーダンス素子群G1の第1入力端子)に接続され、他端側が抵抗275に接続される。抵抗275は、一端側がコンデンサ274に接続され、他端側が抵抗275とフィードバックアンプ273の入力端子(−端子)に接続される。抵抗276は、一端側が抵抗275および入力端子(−端子)に接続され、他端側がフィードバックアンプ273の出力端子に接続される。
【0102】
フィードバックアンプ273は、入力端子(−端子)が第3のインピーダンス素子群G1の第2入力端子に接続され、入力端子(+端子)が第2の基準電圧VREF2に接続され、出力端子が第2のバッファ28の入力端子および第3のインピーダンス素子群G1の第3入力端子に接続される。
【0103】
このように構成されたプリエンファシスアンプ27cは、以下の式(2)を満たす。
【数1】
【0104】
以上説明した実施の形態3によれば、プリエンファシスアンプ27cが第1のバッファ26から入力された第2の映像信号の内、所定の周波数よりも高い周波数成分のみを透過しつつ増幅を行った第3の映像信号を第2のバッファ28へ出力するので、伝送ケーブル3の細径化と高速な信号伝送との両立を図ることができる。
【0105】
(その他の実施の形態)
上述した本開示の実施の形態1〜3に開示されている複数の構成要素を適宜組み合わせることによって、種々の発明を形成することができる。例えば、上述した本開示の実施の形態1〜3に記載した全構成要素からいくつかの構成要素を削除してもよい。さらに、上述した本開示の実施の形態1〜3で説明した構成要素を適宜組み合わせてもよい。
【0106】
また、本開示の実施の形態1〜3では、制御装置と光源装置とが別体であったが、一体的に形成してもよい。
【0107】
また、本開示の実施の形態1〜3では、内視鏡システムであったが、例えば被検体を撮像するビデオマイクロスコープ、撮像機能を有する携帯電話および撮像機能を有するタブレット型端末であっても適用することができる。
【0108】
また、本開示の実施の形態1〜3では、軟性の内視鏡を備えた内視鏡システムであったが、硬性の内視鏡を備えた内視鏡システム、工業用の内視鏡を備えた内視鏡システムであっても適用することができる。
【0109】
また、本開示の実施の形態1〜3では、被検体に挿入される内視鏡を備えた内視鏡システムであったが、例えば硬性の内視鏡を備えた内視鏡システム、副鼻腔内視鏡および電気メスや検査プローブ等の内視鏡システムであっても適用することができる。
【0110】
また、本開示の実施の形態1〜3では、上述してきた「部」は、「手段」や「回路」などに読み替えることができる。例えば、制御部は、制御手段や制御回路に読み替えることができる。
【0111】
以上、本願の実施の形態のいくつかを図面に基づいて詳細に説明したが、これらは例示であり、本発明の開示の欄に記載の態様を始めとして、当業者の知識に基づいて種々の変形、改良を施した他の形態で本発明を実施することが可能である。
【符号の説明】
【0112】
1 内視鏡システム
2 内視鏡
3 伝送ケーブル
4 操作部
5 コネクタ部
6 プロセッサ
7 表示装置
8 光源装置
20,20a,20b,20c 撮像装置
21 第1チップ
22 第2チップ
23 受光部
24 読み出し部
25 タイミング生成部
26,26a,26b 第1のバッファ
27,27c プリエンファシスアンプ
27c プリエンファシスアンプ
28,28a 第2のバッファ
29 第1のインピーダンス素子
30 バイアス回路
31,31b 定電流源
51 A/D変換部
52 AFE部
53 第2のインピーダンス素子
61 電源
62 クロック生成部
63 同期信号生成部
64 画像処理部
65 制御部
100 挿入部
101 先端部
102 基端部
273 フィードバックアンプ
G1 第3のインピーダンス素子群
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10