特開 2020-195059 サブサンプリング位相同期回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2020-195059(P2020-195059A)

(43)【公開日】2020年12月3日

(54)【発明の名称】サブサンプリング位相同期回路

(51)【国際特許分類】

   H03L 7/091 20060101AFI20201106BHJP

   H03L 7/087 20060101ALI20201106BHJP

【ＦＩ】

   H03L7/091

   H03L7/087

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

【全頁数】12

(21)【出願番号】特願2019-99467(P2019-99467)

(22)【出願日】2019年5月28日

【新規性喪失の例外の表示】特許法第３０条第２項適用申請有り 平成３１年３月２８日 ｈｔｔｐｓ：／／ｒｆｉｃ−ｉｅｅｅ．ｏｒｇ／ｔｅｃｈｎｉｃａｌ−ｐｒｏｇｒａｍ／ｔｅｃｈｎｉｃａｌ−ｓｅｓｓｉｏｎｓ＃２０１９−０６−０３ （ＲＦＩＣ２０１９ Ｔｅｃｈｎｉｃａｌ Ｓｅｓｓｉｏｎｓ，ＲＭｏ３Ｃ−５：Ａ−４０−ｄＢｃ Ｉｎｔｅｇｒａｔｅｄ−Ｐｈａｓｅ−Ｎｏｉｓｅ ４５−ＧＨｚ Ｓｕｂ−Ｓａｍｐｌｉｎｇ ＰＬＬ ｗｉｔｈ ３．９−ｄＢｍ Ｏｕｔｐｕｔ ａｎｄ ２．１％ ＤＣ−ｔｏ−ＲＦ Ｅｆｆｉｃｉｅｎｃｙ アブストラクト）

【国等の委託研究の成果に係る記載事項】（出願人による申告）平成３０年度、総務省、「テラヘルツ波デバイス基盤技術の研究開発−３００ＧＨｚ帯シリコン半導体ＣＭＯＳトランシーバ技術−」委託研究、産業技術力強化法第１７条の適用を受ける特許出願

(71)【出願人】

【識別番号】504136568

【氏名又は名称】国立大学法人広島大学

(74)【代理人】

【識別番号】100163186

【弁理士】

【氏名又は名称】松永 裕吉

(72)【発明者】

【氏名】李 尚曄

(72)【発明者】

【氏名】藤島 実

【テーマコード（参考）】

5J106

【Ｆターム（参考）】

5J106AA04

5J106BB01

5J106CC02

5J106CC30

5J106CC41

5J106CC52

5J106DD32

5J106FF09

5J106GG03

5J106GG04

5J106GG07

5J106GG09

5J106GG15

5J106HH02

5J106JJ02

5J106JJ08

5J106KK06

5J106KK24

5J106LL02

5J106QQ06

5J106RR06

5J106RR07

5J106SS01

5J106SS03

(57)【要約】

【課題】より一層の位相ノイズ低減が可能なＳＳＰＬＬを提供する。
【解決手段】ＳＳＰＬＬ１０は、入力された基準クロック信号を１／２分周して差動の分周基準クロック信号を出力する１／２分周器１Ａと、ＶＣＯ５と、差動の分周基準クロック信号の正相信号および差動の帰還発振信号が入力され、正相信号と差動の帰還発振信号との位相差を表す位相差信号および正相信号とオーバーラップしないパルスを出力するＳＳＰＤ７Ａと、差動の分周基準クロック信号の逆相信号および差動の帰還発振信号が入力され、逆相信号と差動の帰還発振信号との位相差を表す位相差信号および逆相信号とオーバーラップしないパルスを出力するＳＳＰＤ７Ｂと、位相差信号およびパルスが入力され、パルスがオンの期間に位相差信号に応じた電流を出力するＳＳＣＰ８Ａ、８Ｂと、ＳＳＣＰ８Ａ、８Ｂから出力される電流をＶＣＯ５の制御電圧に変換するＬＦ４とを備えている。
【選択図】図１

【特許請求の範囲】

【請求項1】

入力された基準クロック信号を１／２分周して差動の分周基準クロック信号を出力する１／２分周器と、
与えられた制御電圧に応じた周波数で発振して差動の発振信号を出力する電圧制御発振器と、
前記差動の分周基準クロック信号の正相信号および前記電圧制御発振器から帰還される差動の帰還発振信号が入力され、前記正相信号と前記差動の帰還発振信号との位相差を表す第１の位相差信号および前記正相信号とオーバーラップしない第１のパルスを出力する第１のサブサンプリング位相比較器と、
前記差動の分周基準クロック信号の逆相信号および前記差動の帰還発振信号が入力され、前記逆相信号と前記差動の帰還発振信号との位相差を表す第２の位相差信号および前記逆相信号とオーバーラップしない第２のパルスを出力する第２のサブサンプリング位相比較器と、
前記第１の位相差信号および前記第１のパルスが入力され、前記第１のパルスがオンの期間に前記第１の位相差信号に応じた電流を出力する第１のサブサンプリングチャージポンプと、
前記第２の位相差信号および前記第２のパルスが入力され、前記第２のパルスがオンの期間に前記第２の位相差信号に応じた電流を出力する第２のサブサンプリングチャージポンプと、
前記第１のチャージポンプおよび前記第２のチャージポンプから出力される電流を前記制御電圧に変換するループフィルタとを備えたサブサンプリング位相同期回路。

【請求項2】

前記差動の分周基準クロック信号のデューティー比が５０％である、請求項１に記載のサブサンプリング位相同期回路。

【請求項3】

前記電圧制御発振器が、ゲートとドレインとがキャパシタを介して互いにクロス接続された一対のトランジスタと、前記一対のトランジスタのドレイン間に接続され、前記制御電圧により静電容量が変化するバラクタとを有するものである、請求項１または請求項２に記載のサブサンプリング位相同期回路。

【請求項4】

前記電圧制御発振器が、前記一対のトランジスタの各ドレインと前記サブサンプリング位相同期回路の出力端子との間に接続され、前記一対のトランジスタの発振周波数の高調波に共振する一対の高調波共振器を有するものである、請求項３に記載のサブサンプリング位相同期回路。

【請求項5】

前記電圧制御発振器が、前記一対のトランジスタの各ドレインから信号を受けて前記差動の帰還発振信号を出力する一対のバッファを有するものである、請求項３または請求項４に記載のサブサンプリング位相同期回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、位相同期回路に関し、特に、サブサンプリング動作をする位相同期回路に関する。

【背景技術】

【0002】

無線送信機や無線受信機の局部発振器として位相同期回路（PLL: Phase Locked Loop）が広く用いられている。一般に、発振器のインバンド位相ノイズは発振周波数の２乗に比例して大きくなるため、特にミリ波帯以上の高周波ＲＦ（Radio Frequency）信号を扱う無線通信機器では局部発振器の位相ノイズが性能に大きな影響を及ぼすこととなる。従来の一般的な位相同期回路は発振器出力を分周器を介して帰還させる構造のため、分周器における位相ノイズが出力に悪影響を及ぼしてしまう。そこで、分周器を介さずに発振器出力を帰還させる構造のサブサンプリング位相同期回路が考案されている（例えば、非特許文献１参照）。

【先行技術文献】

【非特許文献】

【0003】

【非特許文献1】X. Gao et al., “Spur Reduction Techniques for Phase-Locked Loops Exploiting A Sub-Sampling Phase Detector,” IEEE J. Solid-State Circuits,vol. 45, no. 9, pp. 1809-1821, Sep. 2010.

【発明の概要】

【発明が解決しようとする課題】

【0004】

サブサンプリング位相同期回路は従来の一般的な位相同期回路と比べて位相ノイズを低く抑えることができるが、今後、無線通信機器の利用周波数帯域が益々の高くなることが予想されるため、さらなる位相ノイズの低減が必要である。

【0005】

そこで、本発明は、より一層の位相ノイズ低減が可能なサブサンプリング位相同期回路を提供することを目的とする。

【課題を解決するための手段】

【0006】

本発明の一局面に従ったサブサンプリング位相同期回路は、入力された基準クロック信号を１／２分周して差動の分周基準クロック信号を出力する１／２分周器と、与えられた制御電圧に応じた周波数で発振して差動の発振信号を出力する電圧制御発振器と、差動の分周基準クロック信号の正相信号および電圧制御発振器から帰還される差動の帰還発振信号が入力され、正相信号と差動の帰還発振信号との位相差を表す第１の位相差信号および正相信号とオーバーラップしない第１のパルスを出力する第１のサブサンプリング位相比較器と、差動の分周基準クロック信号の逆相信号および差動の帰還発振信号が入力され、逆相信号と差動の帰還発振信号との位相差を表す第２の位相差信号および逆相信号とオーバーラップしない第２のパルスを出力する第２のサブサンプリング位相比較器と、第１の位相差信号および第１のパルスが入力され、第１のパルスがオンの期間に第１の位相差信号に応じた電流を出力する第１のサブサンプリングチャージポンプと、第２の位相差信号および第２のパルスが入力され、第２のパルスがオンの期間に第２の位相差信号に応じた電流を出力する第２のサブサンプリングチャージポンプと、第１のチャージポンプおよび第２のチャージポンプから出力される電流を制御電圧に変換するループフィルタとを備えたものである。

【発明の効果】

【0007】

本発明によると、第１および第２のサブサンプリング位相比較器および第１および第２のサブサンプリングチャージポンプが相補的に動作することで、基準クロック信号を１／２分周した影響を受けずにインバンド位相ノイズを下げるとともにループゲインを向上させることができる。

【図面の簡単な説明】

【0008】

【図1】本発明の一実施形態に係るサブサンプリング位相同期回路のブロック図

【図2】図１のサブサンプリング位相同期回路におけるサブサンプリング位相比較に係る部分の回路図

【図3】図１のサブサンプリング位相同期回路における電圧制御発振器の回路図

【図4】図３の電圧制御発振器における高調波共振器の入力インピーダンスのシミュレーション結果を示すグラフ

【図5A】自走発振時の出力パワーのグラフ

【図5B】自走発振時の消費電力のグラフ

【図5C】自走発振時の１０ｋＨｚオフセット位相ノイズのグラフ

【図5D】自走発振時の１０ＭＨｚオフセット位相ノイズのグラフ

【図6】自走発振時の位相ノイズのグラフ

【図7】各種モードの位相ノイズのグラフ

【発明を実施するための形態】

【0009】

以下、適宜図面を参照しながら、実施の形態を詳細に説明する。ただし、必要以上に詳細な説明は省略する場合がある。例えば、既によく知られた事項の詳細説明や実質的に同一の構成に対する重複説明を省略する場合がある。これは、以下の説明が不必要に冗長になるのを避け、当業者の理解を容易にするためである。なお、発明者は、当業者が本発明を十分に理解するために添付図面および以下の説明を提供するのであって、これらによって特許請求の範囲に記載の主題を限定することを意図するものではない。

【0010】

≪サブサンプリング位相同期回路の実施形態≫
図１は、本発明の一実施形態に係るサブサンプリング位相同期回路（ＳＳＰＬＬ）のブロック図である。本実施形態に係るＳＳＰＬＬ１０は、１／２分周器１Ａと、１／６分周器１Ｂと、位相周波数比較器（ＰＦＤ）２と、チャージポンプ（ＣＰ）３と、ループフィルタ（ＬＦ）４と、電圧制御発振器（ＶＣＯ）５と、注入同期周波数分周器（ＩＬＦＤ）６Ａと、１／３分周器６Ｂと、１／Ｎ分周期６Ｃと、２つのサブサンプリング位相比較器（ＳＳＰＤ）７Ａおよび７Ｂと、２つのサブサンプリングチャージポンプ（ＳＳＣＰ）８Ａおよび８Ｂとを備えている。これら回路要素は半導体チップ上に形成することができる。例えば、ＳＳＰＬＬ１０は、入力された１．４ＧＨｚの基準発振信号ＲＥＦの周波数を逓倍して４５ＧＨｚの差動の発振信号ＯＵＴ／ＯＵＴＢを出力する。

【0011】

１／２分周器１Ａは、入力されたＲＥＦを１／２分周して差動の分周基準クロック信号を出力する回路要素である。１／２分周器１Ａから出力される分周基準クロック信号のデューティー比は５０％であることが好ましい。なお、そのようなディーティー比５０％のクロック信号を出力する１／２分周器１Ａは、フリップフロップ回路を用いた２進カウンタなどで容易に構成することができる。１／６分周器１Ｂは、１／２分周器１Ａから出力される差動の分周基準クロック信号を受けてそれをさらに１／６分周する回路要素である。

【0012】

ＰＦＤ２は、１／６分周器１Ｂから出力される分周基準クロック信号（この信号はＲＥＦを１／１２分周した信号である。）および１／Ｎ分周器６Ｃから出力される分周帰還発振信号（この信号はＯＵＴ／ＯＵＴＢを１／１２Ｎ分周した信号である。）を受け、これら信号の位相差に応じた位相差パルス信号を出力する回路要素である。

【0013】

ＣＰ３は、ＰＦＤ２から出力される位相差パルス信号を受け、その位相差パルス信号に応じた電流を出力する回路要素である。ＬＦ４は、ＣＰ３さらにはＳＳＣＰ８Ａおよび８Ｂから出力される電流を電圧に変換する回路要素である。具体的には、ＬＦ４は、抵抗素子およびキャパシタから構成されるローパスフィルタで構成することができる。

【0014】

ＶＣＯ５は、与えられた制御電圧に応じた周波数で発振して差動の発振信号ＯＵＴ／ＯＵＴＢを出力する回路要素である。ＬＦ４によって変換された電圧がＶＣＯ５の制御電圧としてＶＣＯ５に与えられる。

【0015】

ＩＬＦＤ６Ａは、ＶＣＯ５から帰還された差動の帰還発振信号を受けてそれを分周する回路要素である。すなわち、ＩＬＦＤ６Ａは、ＶＣＯ５が生成する発振信号をＰＦＤ２へフィードバックするためのプリスケーラの役割を果たす。ＩＬＦＤ６Ａの分周比は例えば４である。なお、差動の帰還発振信号はＶＣＯ５から出力される差動の発振信号ＯＵＴ／ＯＵＴＢそのものではなく、ＶＣＯ５の内部から引き出した，発振信号ＯＵＴ／ＯＵＴＢとは別の信号である。

【0016】

１／３分周器６Ｂは、ＩＬＦＤ６Ａから出力される分周帰還発振信号を受けてそれをさらに１／３分周する回路要素である。１／Ｎ分周器６Ｃは、１／３分周器６Ｂから出力される分周帰還発振信号を受けてそれをさらに１／Ｎ分周する回路要素である。１／Ｎ分周器６Ｃの分周比Ｎは、例えば、３２、３３、３４、３５の中から任意の値を適宜選択して切り替えることができるようになっている。

【0017】

ＳＳＰＤ７Ａは、１／２分周器１Ａから出力される差動の分周基準クロック信号の一方（便宜上、この信号を差動の分周基準クロック信号の正相信号と称する。）およびＶＣＯ５から帰還される差動の帰還発振信号（この信号はＩＬＦＤ６Ａに入力される信号と同じである。）が入力され、当該正相信号と差動の帰還発振信号との位相差を表す位相差信号および当該正相信号とオーバーラップしないパルスＰｕｌを出力する回路要素である。ＳＳＰＤ７Ｂは、１／２分周器１Ａから出力される差動の分周基準クロック信号の他方（便宜上、この信号を差動の分周基準クロック信号の逆相信号と称する。）およびＶＣＯ５から帰還される差動の帰還発振信号（この信号はＩＬＦＤ６Ａに入力される信号と同じである。）が入力され、当該逆相信号と差動の帰還発振信号との位相差を表す位相差信号および当該逆相信号とオーバーラップしないパルスＰｕｌを出力する回路要素である。

【0018】

ＳＳＣＰ８Ａは、ＳＳＰＤ７Ａから位相差信号およびパルスＰｕｌが入力され、パルスＰｕｌがオンの期間に当該位相差信号に応じた電流を出力する回路要素である。ＳＳＣＰ８Ｂは、ＳＳＰＤ７Ｂから位相差信号およびパルスＰｕｌが入力され、パルスＰｕｌがオンの期間に当該位相差信号に応じた電流を出力する回路要素である。すなわち、ＳＳＣＰ８Ａは分周基準クロック信号の正相信号と帰還発振信号との位相差に応じた電流を出力し、ＳＳＣＰ８Ｂは分周基準クロック信号の逆相信号と帰還発振信号との位相差に応じた電流を出力する。そして、ＳＳＣＰ８Ａおよび８Ｂから出力された電流はＬＦ４により電圧に変換されてＶＣＯ５の制御電圧となる。

【0019】

図２は、ＳＳＰＬＬ１０におけるサブサンプリング位相比較に係る部分の回路図である。ＳＳＰＤ７Ａおよび７Ｂは、６個のトランジスタＭ１ないしＭ６と、キャパシタ７１Ａおよび７１Ｂと、パルサ発生器７２とを備えている。トランジスタＭ１のソース、トランジスタＭ２のソースおよびトランジスタＭ３のドレインが互いに接続され、トランジスタＭ１のドレインにＶＣＯ５から帰還される差動の帰還発振信号の一方であるＳＳＰＤ_ＩＮが接続され、トランジスタＭ２のトレインにＶＣＯ５から帰還される差動の帰還発振信号の他方であるＳＳＰＤ_ＩＮＢが接続され、トランジスタＭ２のゲートが接地され、ＳＳＰＤ７ＡにおいてはトランジスタＭ１のゲートに１／２分周器１Ａから出力される差動の分周基準クロック信号の逆相信号ＣＫＢが接続され、トランジスタＭ３のゲートに１／２分周器１Ａから出力される差動の分周基準クロック信号の正相信号ＣＫが接続され、ＳＳＰＤ７ＢにおいてはトランジスタＭ１のゲートにＣＫが接続され、トランジスタＭ３のゲートにＣＫＢが接続される。トランジスタＭ４のソース、トランジスタＭ５のソースおよびトランジスタＭ６のドレインが互いに接続され、トランジスタＭ４のドレインにＳＳＰＤ_ＩＮＢが接続され、トランジスタＭ５のトレインにＳＳＰＤ_ＩＮが接続され、トランジスタＭ５のゲートが接地され、ＳＳＰＤ７ＡにおいてはトランジスタＭ４のゲートにＣＫＢが接続され、トランジスタＭ６のゲートにＣＫが接続され、ＳＳＰＤ７ＢにおいてはトランジスタＭ４のゲートにＣＫが接続され、トランジスタＭ６のゲートにＣＫＢが接続される。キャパシタ７１Ａおよび７１Ｂの一端はトランジスタＭ３およびＭ６の各ソースに接続され、他端は接地されている。ＳＳＰＤ７Ａにおいてキャパシタ７１Ａおよび７１Ｂにチャージされた電圧信号Ｖ_ｓａｍＰ／Ｖ_ｓａｍＮがＣＫとＳＳＰＤ_ＩＮ／ＳＳＰＤ_ＩＮＢとの位相差を表す位相信号としてＳＳＣＰ８Ａに与えられ、ＳＳＰＤ７Ｂにおいてキャパシタ７１Ａおよび７１Ｂにチャージされた電圧信号Ｖ_ｓａｍＰ／Ｖ_ｓａｍＮがＣＫＢとＳＳＰＤ_ＩＮ／ＳＳＰＤ_ＩＮＢとの位相差を表す位相信号としてＳＳＣＰ８Ｂに与えられる。パルサ発生器７２は、ＳＳＰＤ７ＡにおいてはＣＫの遅延信号からＰｕｌを生成し、ＳＳＰＤ７ＢにおいてはＣＫＢの遅延信号からＰｕｌを生成する回路要素である。

【0020】

−動作および効果−
上記構成のＳＳＰＬＬ１０の動作は概ね次の通りである。動作開始時や１／Ｎ分周器６Ｃの分周比の切り替え時などにおいてＲＥＦとＯＵＴ／ＯＵＴＢとの位相差が比較的大きい場合には、１／２分周器１Ａ、１／６分周器１Ｂ、ＰＦＤ２、ＣＰ３、ＬＦ４、ＶＣＯ５、ＩＬＦＤ６Ａ、１／３分周器６Ｂおよび１／Ｎ分周器６Ｃからなる部分、すなわち、ＶＣＯ５の出力を分周して帰還させるループが主に機能してＯＵＴ／ＯＵＴＢの位相がＲＥＦの位相と概ね一致するようにＶＣＯ５がフィードバック制御される。これにより、ＳＳＰＬＬ１０は一般的なＰＬＬと同じ位相ロック動作をし、位相同期動作の初期においてループゲインを高くすることができる。

【0021】

ＯＵＴ／ＯＵＴＢの位相がＲＥＦの位相と概ね一致するようになると、今度は１／２分周器１Ａ、ＳＳＰＤ７Ａおよび７Ｂ、ＳＳＣＰ８Ａおよび８Ｂ、ＬＦ４およびＶＣＯ５からなる部分、すなわち、ＶＣＯ５の出力を分周器を介さずにそのまま帰還させるループが主に機能してＯＵＴ／ＯＵＴＢの位相がＲＥＦの位相と一致するようにＶＣＯ５がフィードバック制御される。このとき、ＳＳＰＤ７ＡおよびＳＳＣＰ８ＡからなるＳＳＰＤ＆ＣＰおよびＳＳＰＤ７ＢおよびＳＳＣＰ８ＢからなるＳＳＰＤ＆ＣＰの個々はそれぞれＲＥＦを１／２分周したＣＫおよびＣＫＢに同期してサブサンプリング動作をするが、これら２つのＳＳＰＤ＆ＣＰが相補的に動作することで、ＳＳＰＤ７Ａおよび７ＢおよびＳＳＣＰ８Ａおよび８Ｂは全体として擬似的にＣＫ／ＣＫＢの倍の周波数、すなわち、実質的にＲＥＦに位相同期してサブサンプリング動作をする。一般にＳＳＰＬＬのインバンド位相ノイズは基準クロック信号の周波数およびＰｕｌのパルス幅に反比例し、ループゲインは基準クロック信号の周波数に比例する。ＳＳＰＬＬ１０は初段に１／２分周器１Ａを配置してＲＥＦを１／２分周しているが、上記２つのＳＳＰＤ＆ＣＰが全体としてＣＫ／ＣＫＢの倍の周波数でサンプリング動作するため、ＳＳＰＬＬ１０はＲＥＦを１／２分周した影響を受けずにインバンド位相ノイズを下げるとともにループゲインを向上させることができる。

【0022】

≪電圧制御発振器の実施形態≫
一般に、ＶＣＯの位相ノイズＳは次のＬｅｅｓｏｎ式で表すことができる。

ここで、Ｆは経験的パラメータ、ｋはボルツマン定数、Ｔは絶対温度、Ｐ_Ｓはタンク回路の抵抗成分による平均損失電力、ｆ_０は発振周波数、Δｆはキャリア周波数からのオフセット周波数、Δｆ_１／f３は３次高調波１／f^３領域と２次高調波１／ｆ^２領域との境界であるコーナー周波数、Ｑ_Ｌはタンク回路の負荷Ｑ値である。この式から、ＶＣＯの位相ノイズＳ（Δｆ）を下げるには、Ｐ_Ｓを大きくし、Δｆ_１／f３を下げればよいことがわかる。

【0023】

図３は、一例に係るＶＣＯ５の回路図である。概して、ＶＣＯ５は、一対のトランジスタＭ１およびＭ２と、一対の高調波共振器５１Ａおよび５１Ｂと、一対のバッファ５２Ａおよび５２Ｂとを備えている。トランジスタＭ１およびＭ２のゲートとドレインとがキャパシタ５３Ａおよび５３Ｂを介して互いにクロス接続され、各ゲートにはバイアス電圧Ｖ_ｇが印加されている。トランジスタＭ１およびＭ２のドレイン間にはバラクタ５４が接続されている。バラクタ５４は印加される電圧により静電容量が変化する回路要素である。バラクタ５４にはＬＦ４から出力されるＶＣＯ５の制御電圧Ｖ_ｔｕｎｅが印加される。トランジスタＭ１およびＭ２のゲート間には別のバラクタ５５が接続されている。バラクタ５５には２ビット制御電圧が印加される。トランジスタＭ１およびＭ２、キャパシタ５３Ａおよび５３Ｂおよびバラクタ５４および５５からなる部分はタンク回路として機能して発振動作をする。Ｖ_ｔｕｎｅによりバラクタ５４の静電容量を変化させることでトランジスタＭ１およびＭ２の発振動作が変化し、ＶＣＯ５の発振周波数を制御することができる。また、バラクタ５５のビット制御電圧を適宜設定することでＶＣＯ５の発振を粗調整することができる。なお、トランジスタＭ１およびＭ２には大型のもの（例えば、１３８．２μｍ／４０ｎｍサイズのもの）を採用して、高調波信号が大きなパワーで出力されるようにすることが好ましい。キャパシタ５３Ａおよび５３Ｂの静電容量は、例えば、１５５ｆＦである。

【0024】

高調波共振器５１Ａおよび５１Ｂは、トランジスタＭ１およびＭ２の発振周波数の高調波（ここでは２次高調波）に共振する回路要素である。すなわち、高調波共振器５１Ａおよび５１Ｂは逆Ｆ級動作をする共振器である。高調波共振器５１Ａは、トランジスタＭ１のドレインとＯＵＴの出力端子５６Ａとの間に接続されている。高調波共振器５１Ｂは、トランジスタＭ２のドレインとＯＵＴＢの出力端子５６Ｂとの間に接続されている。具体的には、高調波共振器５１Ａおよび５１Ｂは、キャパシタ５１１と、複数のオンチップ伝送ラインＬ１、Ｌ２、Ｌ３およびＬ４とを備えている。キャパシタ５１１はトランジスタＭ１およびＭ２の各ドレインに接続されている。トランジスタＭ１およびＭ２の各ドレインにはラインＬ１も接続されており、ラインＬ１を通じてトランジスタＭ１およびＭ２の各ドレインにバイアス電圧Ｖ_ｄが印加される。ラインＬ２、Ｌ３およびＬ４は一端が互いに接続されており、ラインＬ２の他端はキャパシタ５１１に接続され、ラインＬ３の他端はオープンにされ、ラインＬ４の他端は各出力端子５６Ａおよび５６Ｂに接続されている。このラインＬ４により、ＶＣＯ５と各出力端子５６Ａおよび５６Ｂに接続された負荷Ｚ_Ｌとのインピーダンスマッチングを最適化することができる。各線路長は、例えば、ラインＬ１が５５１μｍ（λ_０／６相当）、ラインＬ２が２８４μｍ（λ_０／１２相当）、ラインＬ３が４１６μｍ（λ_０／８相当）、ラインＬ４が９５μｍである。なお、ラインＬ４の他端にパッド５９が接続されているがこれは単に信号測定用に設けたに過ぎない。

【0025】

図４は、高調波共振器５１Ａおよび５１Ｂの入力インピーダンス、すなわち、トランジスタＭ１およびＭ２から見た高調波共振器５１Ａおよび５１Ｂのインピーダンスのシミュレーション結果を示すグラフである。高調波共振器５１Ａおよび５１Ｂの入力インピーダンスＺ_ｉｎが基本周波数ｆ_０の倍の周波数２ｆ_０付近で急峻に高くなっており、高調波共振器５１Ａおよび５１Ｂが逆Ｆ級動作をしていることがわかる。

【0026】

図３に戻り、バッファ５２Ａおよび５２Ｂは、トランジスタＭ１およびＭ２の各ドレインから信号を受けて差動の帰還発振信号を出力する回路要素である。バッファ５２ＡはトランジスタＭ１のドレインに接続されており、トランジスタＭ１のドレインから信号を受けてＩＬＦＤ６Ａの差動入力の一方であるＩＬＦＤ_ＩＮおよびＳＳＰＤ７Ａおよび７Ｂの差動入力の一方であるＳＳＰＤ_ＩＮを出力する。バッファ５２ＢはトランジスタＭ２のドレインに接続されており、トランジスタＭ２のドレインから信号を受けてＩＬＦＤ６Ａの差動入力の他方であるＩＬＦＤ_ＩＮＢおよびＳＳＰＤ７Ａおよび７Ｂの差動入力の他方であるＳＳＰＤ_ＩＮＢを出力する。

【0027】

−動作および効果−
上記構成のＶＣＯ５の動作は概ね次の通りである。トレインとゲートとが互いにクロス接続されたトランジスタＭ１およびＭ２がキャパシタ５３Ａおよび５３Ｂおよびバラクタ５４および５５の各静電容量で決まる周波数で発振する。トランジスタＭ１およびＭ２の各ドレインに生じた信号の一部はトランジスタＭ１およびＭ２の各ゲートに戻されてトランジスタＭ１およびＭ２は発振動作を維持するとともに、残りは高調波共振器５１Ａおよび５１Ｂを経てＯＵＴ／ＯＵＴＢとして出力される。これにより、ＶＣＯ５は、出力バッファを設けることなく高出力パワー、低位相ノイズ、高電力効率で高周波の発振信号を出力することができる。

【0028】

さらに、トランジスタＭ１およびＭ２の各ドレインに生じた信号の一部をトランジスタＭ１およびＭ２に戻すことでＰ_Ｓを大きくすることができ、また、高調波共振器５１Ａおよび５１Ｂを設けたことで高調波の位相が変わってΔｆ_１／f３を下げることができる。これにより、低位相ノイズが達成される。

【0029】

≪実証実験結果≫
次に、ＳＳＰＬＬ１０のポストレイアウトシミュレーション結果について説明する。図５Ａないし図５Ｄは、ＳＳＰＬＬ１０においてＶＣＯ５以外の回路要素をオフにし、Ｖ_ｔｕｎｅ＝０Ｖ、Ｖ_{ｄ，ｂｕｆ}＝０Ｖ、Ｖ_{ｇ，ＳＳＰＤ}＝０．５１ＶにしてＶＣＯ５を自走発振させた状態でＶ_ｇおよびＶ_ｄの一方を変化させたときの各種測定値のグラフである。図５Ａは、自走発振時の出力パワーのグラフである。図５Ｂは、自走発振時の消費電力のグラフである。図５Ｃは、自走発振時の１０ｋＨｚオフセット位相ノイズのグラフである。図５Ｄは、自走発振時の１０ＭＨｚオフセット位相ノイズのグラフである。例えば、１０ＭＨｚオフセット位相ノイズは、発振周波数４５．２ＧＨｚにおいてＶ_ｇ＝０．７Ｖ、Ｖ_ｄ＝０.６５のときに最良の−１３７．６ｄＢｃ／Ｈｚをマークする。図６は、ＳＳＰＬＬ１０においてＶＣＯ５以外の回路要素をオフにし、Ｖ_ｔｕｎｅ＝０Ｖ、Ｖ_{ｄ，ｂｕｆ}＝０Ｖ、Ｖ_{ｇ，ＳＳＰＤ}＝０．５１Ｖ、Ｖ_ｇ＝０.７Ｖ、Ｖ_ｄ＝０.６５ＶにしてＶＣＯ５を自走発振させたときの位相ノイズのグラフである。この条件下でコーナー周波数Δｆ_１／f３はおよそ６００ｋＨｚである。

【0030】

図７は、ＳＳＰＬＬ１０の自走モード、ＳＳＰＬＬ１０の位相ロックモード、一般のＰＬＬの位相ロックモードおよび基準クロック信号ＲＦの各位相ノイズのグラフである。例えば、ＳＳＰＬＬ１０（位相ロック状態）の１０ｋＨｚオフセット位相ノイズは−９８．７ｄＢｃ／Ｈｚであり、ＲＥＦよりも３０．６ｄＢ高いが一般のＰＬＬよりも低く抑えられている。また、ＳＳＰＬＬ１０（位相ロック状態）の４０ＭＨｚオフセット位相ノイズは−１３８．８ｄＢｃ／Ｈｚである。

【0031】

≪変形例≫
ＰＦＤ２に不感帯（デッドゾーン）を設けてもよい。すなわち、１／６分周器１Ｂから出力される分周基準クロック信号と１／Ｎ分周器６Ｃから出力される分周帰還発振信号との位相差が１／６分周器１Ｂから出力される分周基準クロック信号の半周期内（デッドゾーン）であれば出力する位相差パルス信号をゼロにするようにＰＦＤ２を構成してもよい。

【0032】

１／６分周器１１Ｂ、ＩＬＦＤ１６Ａ、１／３分周器１６Ｂは適宜別の分周比の分周回路に置換してもよいし省略してもよい。

【0033】

ＳＳＰＤ７Ａおよび７ＢにおいてトランジスタＭ１、Ｍ２、Ｍ４およびＭ５は、トランジスタＭ３およびＭ６がオンのときのＬＯリークをキャンセルしてスプリアスを低減するために設けたものである。これらトランジスタＭ１、Ｍ２、Ｍ４およびＭ５を省略してトランジスタＭ３およびＭ６の各ゲートにＳＳＰＤ_ＩＮ／ＳＳＰＤ_ＩＮＢを直接接続するようにしてもよい。

【0034】

高調波共振器５１Ａおよび５１Ｂは２次高調波ではなく３次高調波あるいはそれ以上の高調波に共振するものであってもよい。例えば、３次高調波に共振する高調波共振器に置換してもコーナー周波数Δｆ_１／f３を低下させるという目的を達成することができる。

【0035】

ＶＣＯ５はＳＳＰＬＬ１０以外の各種電子回路の発振器として使用することができる。その場合、バッファ５２Ａおよび５２Ｂは不要であるため省略すれことができる。

【0036】

以上のように、本発明における技術の例示として、実施の形態を説明した。そのために、添付図面および詳細な説明を提供した。したがって、添付図面および詳細な説明に記載された構成要素の中には、課題解決のために必須な構成要素だけでなく、上記技術を例示するために、課題解決のためには必須でない構成要素も含まれ得る。そのため、それらの必須ではない構成要素が添付図面や詳細な説明に記載されていることをもって、直ちに、それらの必須ではない構成要素が必須であるとの認定をするべきではない。また、上述の実施の形態は、本発明における技術を例示するためのものであるから、特許請求の範囲またはその均等の範囲において種々の変更、置き換え、付加、省略などを行うことができる。

【符号の説明】

【0037】

１０…サブサンプリング位相同期回路、１Ａ…１／２分周器、５…電圧制御発振器、７Ａ、７Ｂ…第１および第２のサブサンプリング位相比較器、８Ａ、８Ｂ…第１および第２のサブサンプリングチャージポンプ、４…ループフィルタ、Ｍ１、Ｍ２…一対のトランジスタ、５３Ａ、５３Ｂ…キャパシタ、５４…バラクタ、５６Ａ、５６Ｂ…出力端子、５１Ａ、５１Ｂ…高調波共振器、５２Ａ、５２Ｂ…一対のバッファ

【図1】

【図2】

【図3】

【図4】

【図5A】

【図5B】

【図5C】

【図5D】

【図6】

【図7】