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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】特開2020-25158(P2020-25158A)
(43)【公開日】2020年2月13日
(54)【発明の名称】高耐圧集積回路
(51)【国際特許分類】
   H03K 17/04 20060101AFI20200121BHJP
   H03K 19/0175 20060101ALI20200121BHJP
   H02M 1/08 20060101ALI20200121BHJP
【FI】
   H03K17/04 Z
   H03K19/0175 210
   H02M1/08 A
【審査請求】未請求
【請求項の数】5
【出願形態】OL
【全頁数】13
(21)【出願番号】特願2018-147535(P2018-147535)
(22)【出願日】2018年8月6日
(71)【出願人】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
(74)【代理人】
【識別番号】110002918
【氏名又は名称】特許業務法人扶桑国際特許事務所
(72)【発明者】
【氏名】山路 将晴
【テーマコード(参考)】
5H740
5J055
5J056
【Fターム(参考)】
5H740BA11
5H740BB05
5H740BC01
5H740BC02
5H740HH05
5H740JA01
5H740JB01
5H740KK01
5J055AX02
5J055BX16
5J055CX19
5J055DX09
5J055DX56
5J055DX59
5J055EX07
5J055EY01
5J055EY03
5J055EY12
5J055EY21
5J055EZ10
5J055EZ16
5J055EZ20
5J055EZ32
5J055EZ62
5J055FX05
5J055FX08
5J055FX19
5J055FX32
5J055GX01
5J055GX04
5J056AA37
5J056BB02
5J056BB28
5J056CC03
5J056CC09
5J056CC12
5J056CC14
5J056CC21
5J056DD13
5J056DD27
5J056DD55
5J056FF09
5J056KK01
(57)【要約】
【課題】高耐圧集積回路に内蔵している高耐圧トランジスタの高周波動作における発熱と伝達遅延特性とのトレードオフを改善する。
【解決手段】入力端子IN1,IN2に入力されたセット信号およびリセット信号をハイサイドのラッチ回路LATへ伝達するレベルシフト回路は、高耐圧トランジスタHVN1,HVN2のソース側に電流負帰還抵抗Rsf1,Rsf2を接続し、その電流負帰還抵抗Rsf1,Rsf2に並列にトランジスタTr1,Tr2を接続する。ハイサイド用電源端子VCC1の電位が高電圧かどうかを検出するハイサイド電位検出回路が備えられ、高電圧を検出したときにトランジスタTr1,Tr2をターンオフして小さなドレイン電流Ids1,Ids2を流すことで高耐圧トランジスタHVN1,HVN2の発熱と伝達遅延特性とのトレードオフを改善できる。
【選択図】図1
【特許請求の範囲】
【請求項1】
ハイサイドパワーデバイスを駆動するハイサイドドライバ回路と、
セット信号を受けて前記ハイサイドドライバ回路に前記ハイサイドパワーデバイスをターンオンする信号を供給し、リセット信号を受けて前記ハイサイドドライバ回路に前記ハイサイドパワーデバイスをターンオフする信号を供給するハイサイドラッチ回路と、
外部から入力された前記セット信号および前記リセット信号を前記ハイサイドラッチ回路に伝達するレベルシフト回路と、
ハイサイド基準電位またはハイサイド用電源の電位とするハイサイド電位を検出するハイサイド電位検出回路と、
を備え、
前記レベルシフト回路は、外部から入力された前記セット信号を前記ハイサイドラッチ回路に伝達する第1の高耐圧トランジスタと、前記第1の高耐圧トランジスタと共通電位との間に配置された第1の抵抗と、外部から入力された前記リセット信号を前記ハイサイドラッチ回路に伝達する第2の高耐圧トランジスタと、前記第2の高耐圧トランジスタと前記共通電位との間に配置された第2の抵抗と、前記第2の抵抗に並列に接続されて前記ハイサイド電位検出回路が高電位の前記ハイサイド電位を検出したときターンオンされるスイッチング素子とを有している、高耐圧集積回路。
【請求項2】
前記レベルシフト回路は、前記第1の抵抗に並列に接続されて前記ハイサイド電位検出回路が高電位の前記ハイサイド電位を検出したときターンオンされる別のスイッチング素子を有している、請求項1記載の高耐圧集積回路。
【請求項3】
前記ハイサイド電位検出回路は、ハイサイド基準電位またはハイサイド用電源と前記共通電位との間に配置された直列接続の第1の分圧抵抗および第2の分圧抵抗と、前記第1の分圧抵抗と前記第2の分圧抵抗との接続点の電位に応じて前記スイッチング素子および前記別のスイッチング素子をターンオンまたはターンオフする信号を出力するさらに別のスイッチング素子とを有している、請求項2記載の高耐圧集積回路。
【請求項4】
前記ハイサイド電位検出回路は、ハイサイド基準電位またはハイサイド用電源と前記共通電位との間に配置された直列接続の第1の分圧抵抗および第2の分圧抵抗と、前記第1の分圧抵抗と前記第2の分圧抵抗との接続点の電位に応じて前記スイッチング素子および前記別のスイッチング素子をターンオンまたはターンオフする信号を出力する比較器とを有している、請求項2記載の高耐圧集積回路。
【請求項5】
前記第1の分圧抵抗および前記第2の分圧抵抗は、前記レベルシフト回路、前記ハイサイドラッチ回路および前記ハイサイドドライバ回路の領域を囲むように形成された抵抗性フィールドプレートであり、前記抵抗性フィールドプレートの一端を前記ハイサイド電位に接続し、他端を前記共通電位に接続し、中間の分岐点を前記ハイサイド電位の検出出力とした、請求項3または4に記載の高耐圧集積回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は高耐圧集積回路に関し、特にスイッチング電源装置のような電力変換装置のパワーデバイスを駆動するゲートドライバに用いられる高耐圧集積回路に関する。
【背景技術】
【0002】
電力変換装置では、たとえば、パワーデバイスを上アーム側および下アーム側に直列に接続したハーフブリッジ回路が用いられている。ここで、上アーム側のパワーデバイスおよび下アーム側のパワーデバイスは、それぞれ基準電位の異なるゲートドライバによって駆動される。特に、上アーム側のゲートドライバには高耐圧集積回路が用いられている。高耐圧集積回路では、上アーム側のパワーデバイスをオンまたはオフさせる信号は、下アーム側のパワーデバイスをオンまたはオフさせる信号のグランド電位とする共通電位を基準に生成されて入力されている。このため、高耐圧集積回路は、レベルシフト回路を備え、上アーム側のパワーデバイスをオンまたはオフさせる共通電位を基準にした信号をレベルシフトして使用している(たとえば、特許文献1参照)。ここで、この特許文献1に記載された高耐圧集積回路について説明する。
【0003】
図4は従来の高耐圧集積回路の一構成例を示す回路図である。なお、以下の説明において、回路図における端子名とその端子における電圧、信号などは、同じ符号を用いることがある。
【0004】
図4において、パワーデバイスQH,QLは、たとえば、スイッチング電源装置における電力変換用のハーフブリッジ回路を構成している。パワーデバイスQH,QLは、図示の例では、IGBT(Insulated Gate Bipolar Transistor)を用いている。パワーデバイスQHのコレクタ端子は、高圧電源の正極端子Vdcに接続され、パワーデバイスQHのエミッタ端子は、ハーフブリッジ回路の出力端子OUTおよびパワーデバイスQLのコレクタ端子に接続されている。パワーデバイスQLのエミッタ端子は、高圧電源の負極端子であるグランド電位の共通電位端子COMに接続されている。
【0005】
高耐圧集積回路100は、パワーデバイスQHをオンする信号が入力される入力端子IN1と、パワーデバイスQHをオフする信号が入力される入力端子IN2と、ハイサイド用電源端子VCC1と、ハイサイド基準電位端子VSとを有している。
【0006】
高耐圧集積回路100は、Nチャネルの高耐圧トランジスタHVN1,HVN2、電流負帰還抵抗Rsf1,Rsf2、レベルシフト抵抗Rls1,Rls2およびインバータ回路INV1,INV2を含むレベルシフト回路を有している。
【0007】
このレベルシフト回路では、入力端子IN1が高耐圧トランジスタHVN1のゲート端子に接続され、入力端子IN2が高耐圧トランジスタHVN2のゲート端子に接続されている。高耐圧トランジスタHVN1のソース端子は、電流負帰還抵抗Rsf1の一方の端子に接続され、電流負帰還抵抗Rsf1の他方の端子は、共通電位端子COMに接続されている。高耐圧トランジスタHVN2のソース端子は、電流負帰還抵抗Rsf2の一方の端子に接続され、電流負帰還抵抗Rsf2の他方の端子は、共通電位端子COMに接続されている。高耐圧トランジスタHVN1のドレイン端子は、レベルシフト抵抗Rls1の一方の端子とインバータ回路INV1の入力端子とに接続され、レベルシフト抵抗Rls1の他方の端子は、ハイサイド用電源端子VCC1に接続されている。高耐圧トランジスタHVN2のドレイン端子は、レベルシフト抵抗Rls2の一方の端子とインバータ回路INV2の入力端子とに接続され、レベルシフト抵抗Rls2の他方の端子は、ハイサイド用電源端子VCC1に接続されている。
【0008】
レベルシフト回路のインバータ回路INV1,INV2の出力端子は、RSフリップフロップによって構成されたラッチ回路LATのセット入力端子Sおよびリセット入力端子Rにそれぞれ接続されている。ラッチ回路LATの出力端子Qは、ドライバ回路DRVの入力端子に接続され、ドライバ回路DRVの出力端子は、パワーデバイスQHのゲート端子に接続されている。ドライバ回路DRVは、ハイサイド用電源端子VCC1およびハイサイド基準電位端子VSに接続されている。ハイサイド用電源端子VCC1は、ハイサイド用のフローティング電源E1の正極端子に接続され、このフローティング電源E1の負極端子は、ハイサイド基準電位端子VSおよびハーフブリッジ回路の出力端子OUTに接続されている。
【0009】
この高耐圧集積回路100では、入力端子IN1にパワーデバイスQHをオンする信号が入力されると、高耐圧トランジスタHVN1がターンオンし、ドレイン電流が流れてレベルシフト抵抗Rls1に電圧降下が発生する。これにより、インバータ回路INV1の入力端子の電位が低下し、インバータ回路INV1は、ラッチ回路LATのセット入力端子Sにセット信号を入力し、ラッチ回路LATをセット状態にする。このとき、ラッチ回路LATは、その出力端子Qに出力端子OUTのハイサイド基準電位に対してハイレベルの信号を出力し、ドライバ回路DRVは、パワーデバイスQHのゲート端子に、ハイサイド基準電位に対してハイレベルのゲート信号を出力する。これにより、パワーデバイスQHは、ターンオンされる。
【0010】
一方、入力端子IN2にパワーデバイスQHをオフする信号が入力されると、高耐圧トランジスタHVN2がターンオンし、ドレイン電流が流れてレベルシフト抵抗Rls2に電圧降下が発生する。これにより、インバータ回路INV2の入力端子の電位が低下し、インバータ回路INV2は、ラッチ回路LATのリセット入力端子Rにリセット信号を入力し、ラッチ回路LATをリセット状態にする。このとき、ラッチ回路LATは、その出力端子Qにハイサイド基準電位に対してローレベルの信号を出力し、ドライバ回路DRVは、パワーデバイスQHのゲート端子に、ハイサイド基準電位に対してローレベルのゲート信号を出力する。これにより、パワーデバイスQHは、ターンオフされる。
【0011】
ここで、レベルシフト回路において、高耐圧トランジスタHVN1,HVN2のソース端子と共通電位端子COMとの間に、それぞれ電流負帰還抵抗Rsf1,Rsf2が挿入されている。この電流負帰還抵抗Rsf1,Rsf2は、高耐圧トランジスタHVN1,HVN2の定電流化、発熱防止(損失改善)、レベルシフト信号の安定化などを目的としたものである。すなわち、高耐圧トランジスタHVN1,HVN2がオンして電流負帰還抵抗Rsf1,Rsf2に電流が流れると、電流負帰還抵抗Rsf1,Rsf2に電圧降下が発生し、この電圧降下は、高耐圧トランジスタHVN1,HVN2のゲート端子に負帰還される。これにより、高耐圧トランジスタHVN1,HVN2を流れる電流は、ドレイン電圧を上げても一定のドレイン電流が流れるようになる。しかも、この定電流化されたドレイン電流は、電流負帰還抵抗Rsf1,Rsf2がない場合に比較して大きく低下しているため、損失が小さく、発熱が抑制されている。また、ドレイン電流が定電流化されているため、レベルシフト抵抗Rls1,Rls2によって生じる電圧降下が安定し、入力端子IN1,IN2に入力された信号を安定してラッチ回路LATに伝達することができる。
【0012】
また、高耐圧トランジスタのソース端子と共通電位端子との間に、定電流回路を挿入したレベルシフト回路も知られている(たとえば、特許文献2参照)。この特許文献2では、高耐圧トランジスタのソース端子にカレントミラー回路を接続し、高耐圧トランジスタのゲート端子とカレントミラー回路の電流入力端子とを接続してウィルソンカレントミラー回路にしている。これにより、高耐圧トランジスタのドレイン電流は、カレントミラー回路に注入する電流によって決定されるので、レベルシフト抵抗の電圧降下を適切に保って安定した信号の伝達を行うことができる。また、高耐圧トランジスタのドレイン電流は、カレントミラー回路に注入する電流を調整して小さな値に設定することができるので、高耐圧トランジスタは、消費電力が抑えられ、発熱量が削減される。
【先行技術文献】
【特許文献】
【0013】
【特許文献1】特開2005−051821号公報(図5
【特許文献2】特開2011−015136号公報(図1
【発明の概要】
【発明が解決しようとする課題】
【0014】
上記の高耐圧集積回路には、電源ボード(プリント回路基板)の小型化の要請を受けてスイッチング周波数の高周波化が強く要求されており、具体的には、数十kHzないし100kHzから数百kHzないし1GHz程度まで高周波化することが求められている。高耐圧集積回路に内蔵されるレベルシフト回路の高耐圧トランジスタでは、特に、上アーム側のパワーデバイスがオン状態でリセット信号を入力する際、ドレイン電位が数百Vに持ち上がった状態でレベルシフト変換することになる。このとき、高耐圧トランジスタは、「ドレイン電流×ドレイン電圧×ゲートオン期間×スイッチング周波数」に比例して自己発熱し、大きな熱損失を伴う。特許文献1,2に記載の技術では、高耐圧トランジスタのソース端子と共通電位端子との間に抵抗またはカレントミラー回路を挿入しているが、これは、高耐圧トランジスタのドレイン電流を安定化させる役割をしているだけである。高耐圧トランジスタを高周波動作させた際の熱損失を抑えようとすると、ドレイン電流自体をさらに絞るか、ゲートオン期間を短くすることしかできない。さらに、ドレイン電流を絞ることは、高耐圧トランジスタの出力容量(Coss=ドレイン・ソース間容量+ゲート・ドレイン間容量)を放電する能力が低下することになるため、高耐圧トランジスタのターンオン・オフにおける入出力伝達遅延時間が増大してしまう。また、ゲートオン期間を短くすることは、レベルシフトされる信号がノイズなどで正しく伝達しなくなるなど伝達マージンを小さくしてしまう。よって、高耐圧集積回路の高周波化には、発熱と伝達遅延特性のトレードオフが存在し、その改善には高耐圧トランジスタの出力容量(Coss)を小さくするか、損失を小さくするなどのデバイス改良が必要である。
【0015】
本発明はこのような点に鑑みてなされたものであり、高耐圧集積回路に内蔵している高耐圧トランジスタの発熱と伝達遅延特性とのトレードオフを改善した高耐圧集積回路を提供することを目的とする。
【課題を解決するための手段】
【0016】
本発明では、上記の課題を解決するために、高耐圧集積回路が提供される。この高耐圧集積回路は、ハイサイドパワーデバイスを駆動するハイサイドドライバ回路と、セット信号を受けてハイサイドドライバ回路にハイサイドパワーデバイスをターンオンする信号を供給し、リセット信号を受けてハイサイドドライバ回路にハイサイドパワーデバイスをターンオフする信号を供給するハイサイドラッチ回路と、外部から入力されたセット信号およびリセット信号をハイサイドラッチ回路に伝達するレベルシフト回路と、ハイサイド基準電位またはハイサイド用電源の電位とするハイサイド電位を検出するハイサイド電位検出回路とを備えている。
【0017】
レベルシフト回路は、外部から入力されたセット信号をハイサイドラッチ回路に伝達する第1の高耐圧トランジスタと、第1の高耐圧トランジスタと共通電位との間に配置された第1の抵抗と、外部から入力されたリセット信号をハイサイドラッチ回路に伝達する第2の高耐圧トランジスタと、第2の高耐圧トランジスタと共通電位との間に配置された第2の抵抗と、第2の抵抗に並列に接続されてハイサイド電位検出回路が高電位のハイサイド電位を検出したときターンオンされるスイッチング素子とを有している。
【発明の効果】
【0018】
上記構成の高耐圧集積回路は、ハイサイド電位が高いとき、スイッチング素子をターンオフし、第2の抵抗の値を高くしてドレイン電流を少なくすることで、発熱と伝達遅延特性とのトレードオフを改善できるという利点がある。
【図面の簡単な説明】
【0019】
図1】第1の実施の形態に係る高耐圧集積回路の一構成例を示す回路図である。
図2】高耐圧集積回路の要部波形を示す図である。
図3】第2の実施の形態に係る高耐圧集積回路の一構成例を示す回路図である。
図4】従来の高耐圧集積回路の一構成例を示す回路図である。
【発明を実施するための形態】
【0020】
以下、添付図面を参照しながら、本発明を実施するための形態を詳細に説明する。なお、以下の説明において、回路図における端子名とその端子における電圧、信号などは、同じ符号を用いることがある。また、各実施の形態は、矛盾のない範囲で複数の実施の形態を部分的に組み合わせて実施することができる。
【0021】
図1は第1の実施の形態に係る高耐圧集積回路の一構成例を示す回路図、図2は高耐圧集積回路の要部波形を示す図である。なお、図1において、図4に示した構成要素と同一の構成要素については、同一の符号で示している。
【0022】
図1において、高耐圧集積回路10は、スイッチング電源装置における電力変換用のハーフブリッジ回路を構成するパワーデバイスQH,QLのうち、上アーム側に配置されるパワーデバイスQHのオン・オフを制御するためのものである。なお、パワーデバイスQH,QLは、図示の例では、IGBTを用いているが、NチャネルのパワーMOSFET(Metal-Oxide-Semiconductor Field-Effect Transistor)でもよい。
【0023】
ハーフブリッジ回路において、パワーデバイスQHのコレクタ端子は、高圧電源の正極端子Vdcに接続され、パワーデバイスQHのエミッタ端子は、ハーフブリッジ回路の出力端子OUTおよびパワーデバイスQLのコレクタ端子に接続されている。パワーデバイスQLのエミッタ端子は、高圧電源の負極端子であるグランド電位の共通電位端子COMに接続されている。
【0024】
高耐圧集積回路10は、パワーデバイスQHをオンする信号が入力される入力端子IN1と、パワーデバイスQHをオフする信号が入力される入力端子IN2と、ハイサイド用電源端子VCC1と、ハイサイド基準電位端子VSと、共通電位端子COMとを有している。高耐圧集積回路10は、また、電源端子VCC2を有しているが、この電源端子VCC2に与えられる電圧VCC2は、高耐圧集積回路10の外部または内部で生成された電圧とすることができる。
【0025】
高耐圧集積回路10は、グランド電位を基準として入力端子IN1,IN2に入力された信号をハイサイド基準電位を基準とした信号に変換するレベルシフト回路と、レベルシフトされた信号を保持するラッチ回路LATと、ドライバ回路DRVとを有している。
【0026】
レベルシフト回路は、NチャネルMOSFETとするセット信号伝達用の高耐圧トランジスタHVN1(SET)と、NチャネルMOSFETとするリセット信号伝達用の高耐圧トランジスタHVN2(RST)とを有している。高耐圧トランジスタHVN1のゲート端子は、入力端子IN1に接続され、高耐圧トランジスタHVN2のゲート端子は、入力端子IN2に接続されている。
【0027】
高耐圧トランジスタHVN1のドレイン端子は、レベルシフト抵抗Rls1の一方の端子とインバータ回路INV1の入力端子とに接続され、レベルシフト抵抗Rls1の他方の端子は、ハイサイド用電源端子VCC1に接続されている。レベルシフト抵抗Rls1の一方の端子は、また、ダイオードD1のアノード端子に接続され、レベルシフト抵抗Rls1の他方の端子は、ダイオードD1のカソード端子に接続されている。高耐圧トランジスタHVN2のドレイン端子は、レベルシフト抵抗Rls2の一方の端子とインバータ回路INV2の入力端子とに接続され、レベルシフト抵抗Rls2の他方の端子は、ハイサイド用電源端子VCC1に接続されている。レベルシフト抵抗Rls2の一方の端子は、また、ダイオードD2のアノード端子に接続され、レベルシフト抵抗Rls2の他方の端子は、ダイオードD2のカソード端子に接続されている。
【0028】
高耐圧トランジスタHVN1のソース端子は、電流負帰還抵抗Rsf1の一方の端子に接続され、電流負帰還抵抗Rsf1の他方の端子は、共通電位端子COMに接続されている。電流負帰還抵抗Rsf1の一方の端子は、また、NチャネルMOSFETのスイッチング素子とするトランジスタTr1のドレイン端子に接続され、電流負帰還抵抗Rsf1の他方の端子は、トランジスタTr1のソース端子に接続されている。高耐圧トランジスタHVN2のソース端子は、電流負帰還抵抗Rsf2の一方の端子に接続され、電流負帰還抵抗Rsf2の他方の端子は、共通電位端子COMに接続されている。電流負帰還抵抗Rsf2の一方の端子は、また、NチャネルMOSFETのスイッチング素子とするトランジスタTr2のドレイン端子に接続され、電流負帰還抵抗Rsf2の他方の端子は、トランジスタTr2のソース端子に接続されている。
【0029】
レベルシフト回路は、また、ハイサイド用電源端子VCC1と共通電位端子COMとの間に設けられて、ハイサイド用電源端子VCC1の電位を検出するハイサイド電位検出回路を備えている。このハイサイド電位検出回路は、直列接続された分圧抵抗R1,R2と、分圧抵抗R1に並列に接続されたダイオードD3と、NチャネルMOSFETのスイッチング素子とするトランジスタTr3と、抵抗R3とを有している。すなわち、分圧抵抗R1の一方の端子およびダイオードD3のアノード端子は、共通電位端子COMに接続され、分圧抵抗R1の他方の端子およびダイオードD3のカソード端子は、分圧抵抗R2の一方の端子およびトランジスタTr3のゲート端子に接続されている。分圧抵抗R2の他方の端子は、ハイサイド用電源端子VCC1に接続されている。トランジスタTr3のソース端子は、共通電位端子COMに接続され、トランジスタTr3のドレイン端子は、抵抗R3の一方の端子に接続され、抵抗R3の他方の端子は、電源端子VCC2に接続されている。トランジスタTr3のドレイン端子および抵抗R3の一方の端子の接続点は、ハイサイド電位検出回路の出力端子を構成し、トランジスタTr1,Tr2のゲート端子に接続されている。
【0030】
なお、分圧抵抗R1,R2は、高耐圧集積回路10においてレベルシフト回路、ラッチ回路LATおよびドライバ回路DRVの領域を囲むように形成された抵抗性フィールドプレート(RFP: Resistive Field Plate)を利用している。この抵抗性フィールドプレートは、ハイサイド回路の高耐圧領域デバイスにおいて、高耐圧接合終端領域(HVJT:High Voltage Junction Termination)の電界を緩和するためのものである(たとえば、国際公開第2013/069408号参照)。
【0031】
レベルシフト回路のインバータ回路INV1,INV2の出力端子は、RSフリップフロップによって構成されたラッチ回路LATのセット入力端子Sおよびリセット入力端子Rにそれぞれ接続されている。ラッチ回路LATの出力端子Qは、ドライバ回路DRVの入力端子に接続され、ドライバ回路DRVの出力端子は、パワーデバイスQHのゲート端子に接続されている。
【0032】
ドライバ回路DRVは、ハイサイド用電源端子VCC1およびハイサイド基準電位端子VSに接続されている。ハイサイド用電源端子VCC1は、ハイサイド用のフローティング電源E1の正極端子に接続され、このフローティング電源E1の負極端子は、ハイサイド基準電位端子VSおよびハーフブリッジ回路の出力端子OUTに接続されている。
【0033】
ハイサイド基準電位端子VSは、また、クランプダイオードD4,D5のアノード端子に接続されている。クランプダイオードD4のカソード端子は、高耐圧トランジスタHVN1のコレクタ端子に接続され、クランプダイオードD5のカソード端子は、高耐圧トランジスタHVN2のコレクタ端子に接続されている。
【0034】
以上の構成によれば、まず、パワーデバイスQH,QLがオフの状態にあるとすると、このとき、図2に示したように、ハイサイド基準電位端子VSに接続された出力端子OUTは、共通電位端子COMの電位の0ボルト(V)にある。したがって、ハイサイド電位検出回路では、分圧抵抗R1,R2の接続点の電位(R1上の電位)は、0VであってトランジスタTr3がオフ状態であるので、トランジスタTr1,Tr2のゲート端子には、電源端子VCC2の電位に等しい電位が印加されている。このため、トランジスタTr1,Tr2は、ともにオン状態にあり、高耐圧トランジスタHVN1,HVN2のソース端子に接続された電流負帰還抵抗Rsf1,Rsf2は、それぞれ実質的に短絡状態にある。正しくは、トランジスタTr1,Tr2のオン抵抗と電流負帰還抵抗Rsf1,Rsf2とを並列に接続した合成抵抗が高耐圧トランジスタHVN1,HVN2のソース抵抗となる。
【0035】
ここで、時刻t0にて、入力端子IN1にパワーデバイスQHをオンする信号が入力されると、高耐圧トランジスタHVN1がターンオンし、高耐圧トランジスタHVN1には、ドレイン電流Ids1が流れる。このとき、高耐圧トランジスタHVN1のソース端子は、実質的に共通電位端子COMに接続されているので、大きなドレイン電流Ids1が流れるが、ドレイン端子の電圧が低いので、高耐圧トランジスタHVN1で消費される熱損失は、小さい。ドレイン電流Ids1が流れることにより、レベルシフト抵抗Rls1に電圧降下が発生し、インバータ回路INV1の入力端子の電位が低下する。インバータ回路INV1は、ラッチ回路LATのセット入力端子Sにハイレベルのセット信号を入力し、ラッチ回路LATをセット状態にする。ラッチ回路LATがセット状態になると、その出力端子Qにハイサイド基準電位に対してハイレベルの信号を出力し、ドライバ回路DRVは、パワーデバイスQHのゲート端子に、ハイサイド基準電位に対してハイレベルのゲート信号を出力する。これにより、パワーデバイスQHは、ターンオンされ、出力端子OUTおよびハイサイド基準電位端子VSは、高圧電源の正極端子Vdcの電圧Vdcになる。このとき、たとえば、電圧Vdcを600V、フローティング電源E1の電圧E1を15Vとすると、共通電位端子COMに対して出力端子OUTおよびハイサイド基準電位端子VSの電圧は、600V、ハイサイド用電源端子VCC1の電圧VCC1は、615Vとなる。
【0036】
ハイサイド用電源端子VCC1の電圧VCC1が高電圧になると、ハイサイド電位検出回路では、分圧抵抗R1,R2の接続点の電位(R1上の電位)は、上昇してトランジスタTr3のゲート端子にハイレベルのゲート電圧が印加される。これにより、トランジスタTr3は、オン状態になり、トランジスタTr1,Tr2は、オフ状態になって、高耐圧トランジスタHVN1,HVN2のソース端子に電流負帰還抵抗Rsf1,Rsf2が接続された状態となる。
【0037】
次に、時刻t1にて、入力端子IN2にパワーデバイスQHをオフする信号が入力されると、高耐圧トランジスタHVN2がターンオンし、高耐圧トランジスタHVN2には、ドレイン電流Ids2が流れる。これにより、レベルシフト抵抗Rls2に電圧降下が発生し、インバータ回路INV2の入力端子の電位が低下する。インバータ回路INV2は、ラッチ回路LATのリセット入力端子Rにハイレベルのリセット信号を入力し、ラッチ回路LATをリセット状態にする。ラッチ回路LATがリセット状態になると、その出力端子Qにハイサイド基準電位に対してローレベルの信号を出力し、ドライバ回路DRVは、パワーデバイスQHのゲート端子に、ハイサイド基準電位に対してローレベルのゲート信号を出力する。これにより、パワーデバイスQHは、ターンオフされ、出力端子OUTおよびハイサイド基準電位端子VSは、共通電位端子COMの電位まで低下する。
【0038】
高耐圧トランジスタHVN2がターンオンしたとき、高耐圧トランジスタHVN2のソース端子には、電流負帰還抵抗Rsf2が接続されていてドレイン電流Ids2が絞られる。このため、高耐圧トランジスタHVN2での発熱量、特に、高耐圧トランジスタHVN2が高周波スイッチングするときの発熱量は、小さいので、スイッチング周波数の高周波化が可能になる。
【0039】
ここで、ドレイン電流Ids2が絞られることで、高耐圧トランジスタHVN2の出力容量Cossに充電されている電荷を放電する時間が長くなり、リセット信号をラッチ回路LATに伝達するのに遅延が発生する懸念がある。しかし、このとき、高耐圧トランジスタHVN2の出力容量Cossを構成する寄生ダイオードの接合容量が大幅に小さくなっている。高耐圧トランジスタHVN2は、そのドレイン端子に高電圧が印加されており、その分、高耐圧トランジスタHVN2の寄生ダイオードのpn接合部の空乏化が進んでいる(空乏層幅が十分広くなっている)ためである。出力容量Cossが大幅に小さくなっているため、出力容量Cossの放電時間を短くすることができる。すなわち、高耐圧トランジスタHVN2のソース端子に接続される抵抗値を高くしてドレイン電流Ids2を減らしても、リセット信号の伝達遅延時間に影響を与えることはない。
【0040】
なお、この高耐圧集積回路10では、リセット信号が入力されたときの高耐圧トランジスタHVN2の発熱量を抑制するが、セット信号が入力されたときの高耐圧トランジスタHVN1の発熱量の抑制には寄与しない。このため、電流負帰還抵抗Rsf1に並列に接続されたトランジスタTr1は、発熱量の抑制という観点からは不要である。しかし、セット側のレベルシフト部およびリセット側のレベルシフト部は、一般に、それぞれの寄生容量成分を等しくしてセットおよびリセット時の動作が同じになるようにすることが行われている。これは、セット側およびリセット側の寄生容量成分に差があると、セット信号およびリセット信号の伝達条件が異なるため、誤動作してしまう場合があるからである。
【0041】
また、ハーフブリッジ回路を構成するパワーデバイスQH,QLが、たとえば、電流共振型スイッチング電源装置のように電流共振回路を駆動するような構成では、セット信号を入力するときの出力端子OUTの電位が必ずしも低電位でない場合がある。したがって、このような用途での高耐圧集積回路10は、セット側のレベルシフト部およびリセット側のレベルシフト部は、同じ構成であることが必要である。
【0042】
図3は第2の実施の形態に係る高耐圧集積回路の一構成例を示す回路図である。なお、この図3において、図1に示した構成要素と同一の構成要素については、同一の符号で示している。
【0043】
この第2の実施の形態に係る高耐圧集積回路20は、第1の実施の形態に係る高耐圧集積回路10と比較して、ハイサイド電位検出回路と、このハイサイド電位検出回路の検出対象とが相違している。すなわち、ハイサイド電位検出回路は、直列接続された分圧抵抗R1,R2と、分圧抵抗R1に並列に接続されたダイオードD3と、比較器COMPと、基準電圧源Vrefとを有している。
【0044】
ハイサイド電位検出回路は、分圧抵抗R2の他方の端子をハイサイド基準電位端子VSに接続して、ハイサイド基準電位端子VSの電位の変化を検出するようにしている。これは、ハイサイド基準電位端子VSの電位がハイサイド用電源端子VCC1の電圧VCC1からフローティング電源E1の電圧E1を差し引いた電位に常に等しいことによる。分圧抵抗R1,R2の共通の接続点は、比較器COMPの反転入力端子に接続され、比較器COMPの非反転入力端子には、基準電圧源Vrefの正極端子が接続され、基準電圧源Vrefの負極端子は、共通電位端子COMに接続されている。比較器COMPの出力端子は、トランジスタTr1,Tr2のゲート端子に接続されている。
【0045】
この高耐圧集積回路20によれば、ハイサイド電位検出回路は、ハイサイド基準電位端子VSの電位を分圧し、分圧した電位を比較器COMPによって基準電圧源Vrefと比較する。ハイサイド基準電位端子VSの電位が低いとき、比較器COMPには、基準電圧源Vrefより低い電位が入力されるので、比較器COMPは、ハイレベルの信号を出力する。これにより、トランジスタTr1,Tr2は、ターンオンされ、電流負帰還抵抗Rsf1,Rsf2は、それぞれ実質的に短絡状態となる。このとき、入力端子IN1にパワーデバイスQHをオンする信号が入力されると、高耐圧トランジスタHVN1がターンオンし、高耐圧トランジスタHVN1には、ドレイン電流Ids1が流れる。このドレイン電流Ids1は、大きいが、ドレイン端子の電圧が低いので、高耐圧トランジスタHVN1で消費される熱損失は、小さい。
【0046】
一方、ハイサイド基準電位端子VSの電位が高くなり、分圧抵抗R1,R2で分圧された電位が基準電圧源Vrefを越えると、比較器COMPは、ローレベルの信号を出力する。これにより、トランジスタTr1,Tr2は、ターンオフされ、高耐圧トランジスタHVN1,HVN2のソース端子に接続された合成抵抗は、電流負帰還抵抗Rsf1,Rsf2だけとなる。このとき、入力端子IN2にパワーデバイスQHをオフする信号が入力されると、高耐圧トランジスタHVN2がターンオンし、高耐圧トランジスタHVN2には、ドレイン電流Ids2が流れる。このドレイン電流Ids2は、電流負帰還抵抗Rsf2によって絞られるため、高耐圧トランジスタHVN2で消費される熱損失は、小さい。このとき、高耐圧トランジスタHVN2は、そのドレイン端子に高い電圧が掛かっていることで高耐圧トランジスタHVN2の出力容量Cossが小さく、出力容量Cossに蓄積された電荷の放電時間が短いため、リセット信号の伝達遅延時間が長くなることはない。このため、この高耐圧集積回路20は、スイッチング周波数の高周波化に対応することができる。
【0047】
以上の第2の実施の形態では、ハイサイド電位は、ハイサイド基準電位端子VSの電位を検出しているが、第1の実施の形態のように、ハイサイド電位は、ハイサイド用電源端子VCC1の電位を検出してもよい。同様に、第1の実施の形態において、第2の実施の形態のように、ハイサイド電位は、ハイサイド基準電位端子VSの電位を検出してもよい。また、高耐圧集積回路10,20は、ハイサイドのパワーデバイスQHの制御に関する回路のみを示したが、ローサイドのパワーデバイスQLを駆動するドライブ回路を備えていてもよい。
【符号の説明】
【0048】
10,20 高耐圧集積回路
COM 共通電位端子
COMP 比較器
D1,D2,D3 ダイオード
D4,D5 クランプダイオード
DRV ドライバ回路
E1 フローティング電源
HVN1,HVN2 高耐圧トランジスタ
IN1,IN2 入力端子
INV1,INV2 インバータ回路
LAT ラッチ回路
OUT 出力端子
QH,QL パワーデバイス
R1,R2 分圧抵抗
R3 抵抗
Rls1,Rls2 レベルシフト抵抗
Rsf1,Rsf2 電流負帰還抵抗
Tr1,Tr2,Tr3 トランジスタ
VCC1 ハイサイド用電源端子
VCC2 電源端子
VS ハイサイド基準電位端子
Vdc 高圧電源の正極端子
Vref 基準電圧源
図1
図2
図3
図4