特開2020-76964(P2020-76964A)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】特開2020-76964(P2020-76964A)
(43)【公開日】2020年5月21日
(54)【発明の名称】半導体装置
(51)【国際特許分類】
   G09G 3/20 20060101AFI20200424BHJP
   G02F 1/133 20060101ALI20200424BHJP
   G02F 1/1368 20060101ALI20200424BHJP
   G09G 3/36 20060101ALI20200424BHJP
   G09G 3/3233 20160101ALI20200424BHJP
   G09G 3/3266 20160101ALI20200424BHJP
   H01L 51/50 20060101ALI20200424BHJP
   H05B 33/14 20060101ALI20200424BHJP
   H01L 27/32 20060101ALI20200424BHJP
【FI】
   G09G3/20 622B
   G02F1/133 550
   G02F1/1368
   G09G3/20 622E
   G09G3/20 611A
   G09G3/20 670K
   G09G3/36
   G09G3/3233
   G09G3/3266
   H05B33/14 A
   H05B33/14 Z
   H01L27/32
【審査請求】有
【請求項の数】3
【出願形態】OL
【全頁数】198
(21)【出願番号】特願2019-175803(P2019-175803)
(22)【出願日】2019年9月26日
(62)【分割の表示】特願2019-129042(P2019-129042)の分割
【原出願日】2006年9月29日
(71)【出願人】
【識別番号】000153878
【氏名又は名称】株式会社半導体エネルギー研究所
(72)【発明者】
【氏名】梅崎 敦司
【テーマコード(参考)】
2H192
2H193
3K107
5C006
5C080
5C380
【Fターム(参考)】
2H192AA24
2H192BB03
2H192BB13
2H192BB53
2H192BB54
2H192BC31
2H192CB02
2H192CB05
2H192CB13
2H192CB35
2H192DA02
2H192DA12
2H192FB03
2H192FB05
2H192GD14
2H192GD61
2H192JA06
2H192JA13
2H192JA33
2H193ZA04
2H193ZA06
2H193ZA07
2H193ZC03
2H193ZC15
2H193ZF23
2H193ZF24
2H193ZF44
2H193ZQ06
2H193ZQ11
2H193ZQ16
3K107AA01
3K107AA05
3K107BB01
3K107CC14
3K107CC45
3K107EE57
3K107HH02
5C006AA16
5C006AA21
5C006AC27
5C006AC28
5C006AF44
5C006AF50
5C006BA19
5C006BB16
5C006BB28
5C006BC13
5C006BC20
5C006BF01
5C006BF03
5C006BF06
5C006BF15
5C006BF24
5C006BF25
5C006BF26
5C006BF27
5C006BF34
5C006EB05
5C006EC11
5C006FA43
5C080AA01
5C080AA05
5C080AA06
5C080AA10
5C080AA11
5C080AA12
5C080AA13
5C080AA14
5C080AA17
5C080BB05
5C080CC03
5C080DD09
5C080DD18
5C080DD19
5C080DD23
5C080DD26
5C080DD28
5C080DD29
5C080EE29
5C080EE30
5C080FF11
5C080FF12
5C080JJ02
5C080JJ03
5C080JJ04
5C080JJ06
5C080KK02
5C080KK07
5C080KK43
5C080KK47
5C080KK50
5C380AA01
5C380AA02
5C380AA03
5C380AB06
5C380AB12
5C380AB13
5C380AB22
5C380AB34
5C380AC07
5C380AC08
5C380AC09
5C380AC11
5C380AC12
5C380AC13
5C380BA01
5C380BA10
5C380BA12
5C380BA13
5C380BA20
5C380BA29
5C380BA39
5C380BD08
5C380BD09
5C380CA08
5C380CA09
5C380CA12
5C380CA14
5C380CB01
5C380CB14
5C380CC02
5C380CC04
5C380CC07
5C380CC26
5C380CC33
5C380CC38
5C380CC62
5C380CC63
5C380CC64
5C380CD012
5C380CD013
5C380CD014
5C380CD024
5C380CF07
5C380CF10
5C380CF22
5C380CF27
5C380CF32
5C380CF33
5C380DA02
5C380DA09
(57)【要約】      (修正有)
【課題】劣化しやすいトランジスタのしきい値電圧のシフト及びオンしたトランジスタのしきい値電圧のシフトを抑制する。
【解決手段】劣化しやすいトランジスタのゲート電極に、オンしたトランジスタを介して信号を入力することで、劣化しやすいトランジスタのしきい値電圧のシフト及びオンしたトランジスタのしきい値電圧のシフトを抑制するものである。すなわち、高電位(VDD)がゲート電極に印加されているトランジスタを介して(若しくは抵抗成分を持つ素子を介して)、交流パルスを劣化しやすいトランジスタのゲート電極に加える構成を含んでいる。
【選択図】図1
【特許請求の範囲】
【請求項1】
第1乃至第6のトランジスタを有し、
前記第1のトランジスタのソース又はドレインの一方は、前記第2のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第1のトランジスタのソース又はドレインの他方は、前記第1のトランジスタのゲートと電気的に接続され、
前記第3のトランジスタのソース又はドレインの一方は、前記第4のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第3のトランジスタのソース又はドレインの他方は、前記第3のトランジスタのゲートと電気的に接続され、
前記第5のトランジスタのソース又はドレインの一方は、前記第6のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第5のトランジスタのソース又はドレインの他方は、前記第5のトランジスタのゲートと電気的に接続され、
前記第1のトランジスタのソース又はドレインの一方は、前記第4のトランジスタのゲートと電気的に接続され、
前記第3のトランジスタのソース又はドレインの一方は、前記第6のトランジスタのゲートと電気的に接続される半導体装置。
【請求項2】
第1乃至12のトランジスタを有し、
前記第1のトランジスタのソース又はドレインの一方は、前記第2のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第1のトランジスタのソース又はドレインの一方は、前記第3のトランジスタのゲートと電気的に接続され、
前記第1のトランジスタのソース又はドレインの他方は、前記第1のトランジスタのゲートと電気的に接続され、
前記第3のトランジスタのソース又はドレインの一方は、前記第4のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第5のトランジスタのソース又はドレインの一方は、前記第6のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第5のトランジスタのソース又はドレインの一方は、前記第7のトランジスタのゲートと電気的に接続され、
前記第5のトランジスタのソース又はドレインの他方は、前記第5のトランジスタのゲートと電気的に接続され、
前記第7のトランジスタのソース又はドレインの一方は、前記第8のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第9のトランジスタのソース又はドレインの一方は、前記第10のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第9のトランジスタのソース又はドレインの一方は、前記第11のトランジスタのゲートと電気的に接続され、
前記第9のトランジスタのソース又はドレインの他方は、前記第9のトランジスタのゲートと電気的に接続され、
前記第11のトランジスタのソース又はドレインの一方は、前記第12のトランジスタのソース又はドレインの一方と電気的に接続され、
前記第3のトランジスタのソース又はドレインの一方は、前記第6のトランジスタのゲートと電気的に接続され、
前記第3のトランジスタのソース又はドレインの一方は、前記第8のトランジスタのゲートと電気的に接続され、
前記第7のトランジスタのソース又はドレインの一方は、前記第10のトランジスタのゲートと電気的に接続され、
前記第7のトランジスタのソース又はドレインの一方は、前記第12のトランジスタのゲートと電気的に接続される半導体装置。
【請求項3】
走査線駆動回路を有し、
前記走査線駆動回路は、請求項1乃至請求項4のいずれか一項に記載のバッファ回路を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明はトランジスタを用いて構成された回路を有する表示装置に関する。特に液晶等の
電気光学素子若しくは発光素子等を表示媒体として用いる表示装置及びその駆動方法に関
する。
【背景技術】
【0002】
近年、表示装置は、液晶テレビなどの大型表示装置の増加から、活発に開発が進められて
いる。特に、絶縁基板上に非結晶半導体(以下、アモルファスシリコンともいう)によっ
て構成されたトランジスタを用いて、画素回路及びシフトレジスタ等を含む駆動回路(以
下、内部回路ともいう)を一体形成する技術は、低消費電力化、低コスト化に大きく貢献
するため、活発に開発が進められている。絶縁体上に形成された内部回路は、FPC等を
介してコントローラIC等(以下、外部回路ともいう)に接続され、その動作が制御され
る。
【0003】
上記示した内部回路の中でも、非結晶半導体によって構成されたトランジスタ(以下、ア
モルファスシリコントランジスタともいう)を用いたシフトレジスタが考案されている。
従来のシフトレジスタが有するフリップフロップの構成を図124(A)に示す(特許文
献1)。図124(A)のフリップフロップは、トランジスタ11、トランジスタ12、
トランジスタ13、トランジスタ14、トランジスタ15及びトランジスタ17を有し、
信号線21、信号線22、配線23、信号線24、電源線25、電源線26に接続されて
いる。信号線21、信号線22、信号線24、電源線25、電源線26には、それぞれス
タート信号、リセット信号、クロック信号、電源電位VDD、電源電位VSSが入力され
る。図124(A)のフリップフロップの動作期間は、図124(B)のタイミングチャ
ートに示すように、セット期間、選択期間、リセット期間、非選択期間に分割され、動作
期間のうちのほとんどが非選択期間となる。
【0004】
ここで、非選択期間においてトランジスタ12及びトランジスタ16がオンしている。よ
って、トランジスタ12及びトランジスタ16の半導体層にアモルファスシリコンを用い
ているので、劣化等によりしきい値電圧(Vth)に変動が生じる。より具体的には、し
きい値電圧が上昇する。つまり、従来のシフトレジスタは、トランジスタ12及びトラン
ジスタ16のしきい値電圧が上昇してオンできなくなるため、ノード41及び配線23に
VSSを供給することができずに誤動作を起こす。
【0005】
この問題を解決すべく、非特許文献1、非特許文献2及び非特許文献3において、トラン
ジスタ12のしきい値電圧のシフトを抑制できるシフトレジスタが考案されている。非特
許文献1、非特許文献2及び非特許文献3では、新たなトランジスタ(第1のトランジス
タとする)をトランジスタ12(第2のトランジスタとする)と並列に配置し、非選択期
間において、第1のトランジスタのゲート電極及び第2のトランジスタのゲート電極にそ
れぞれ反転した信号を入力することで、第1のトランジスタ及び第2のトランジスタのし
きい値電圧のシフトを抑制している。
【0006】
さらに、非特許文献4では、トランジスタ12だけでなく、トランジスタ16のしきい値
電圧のシフトも抑制できるシフトレジスタが考案されている。非特許文献4では、新たな
トランジスタ(第1のトランジスタとする)をトランジスタ12(第2のトランジスタと
する)と並列に配置し、さらに別の新たなトランジスタ(第3のトランジスタとする)を
トランジスタ16(第4のトランジスタとする)と並列に配置する。そして、非選択期間
において、第1のトランジスタのゲート電極及び第2のトランジスタのゲート電極にそれ
ぞれ反転した信号を入力し、第3のトランジスタのゲート電極及び第4のトランジスタの
ゲート電極にそれぞれ反転した信号を入力することで、第1のトランジスタ、第2のトラ
ンジスタ、第3のトランジスタ及び第4のトランジスタのしきい値電圧のシフトを抑制し
ている。
【0007】
さらに、非特許文献5では、トランジスタ12のゲート電極に交流パルスを印加すること
で、トランジスタ12のしきい値電圧のシフトを抑制している。
【0008】
なお、非特許文献6及び非特許文献7の表示装置は、アモルファスシリコントランジスタ
で構成されるシフトレジスタを走査線駆動回路として用いて、さらにR、G、Bのサブ画
素に1つの信号線からビデオ信号を入力することで、信号線の数を1/3に減らしている
。こうして、非特許文献6及び非特許文献7の表示装置は、表示パネルとドライバICと
の接続数を減らしている。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】特開2004−157508号公報
【非特許文献】
【0010】
【非特許文献1】Soo Young Yoon, et al., ”Highly Stable Integrated Gate Driver Circuit using a−Si TFT with Dual Pull−down Structure”, SOCIETY FOR INFORMATION DISPLAY 2005 INTERNATIONAL SYMPOSIUM DIGEST OF TECHNICAL PAPERS, Volume XXXVI, p.348−351
【非特許文献2】Binn Kim, et al., ”a−Si Gate Driver Integration with Time Shared Data Driving”, Proceedings of The 12th International Display Workshops in conjunction with Asia Display 2005, p.1073−1076
【非特許文献3】Mindoo Chun, et al., ”Integrated Gate Driver Using Highly Stable a−Si TFT’s”, Proceedings of The 12th International Display Workshops in conjunction with Asia Display 2005, p.1077−1080
【非特許文献4】Chun−Ching, et al., ”Integrated Gate Driver Circuit Using a−Si TFT”, Proceedings of The 12th International Display Workshops in conjunction with Asia Display 2005, p.1023−1026
【非特許文献5】Yong Ho Jang, et al., ”A−Si TFT lntegrated Gate Driver with AC−Driven Single Pull−down Structure”, SOCIETY FOR INFORMATION DISPLAY 2006 INTERNATIONAL SYMPOSIUM DIGEST OF TECHNICAL PAPERS, Volume XXXVII, p.208−211
【非特許文献6】Jin Young Choi, et al., ”A Compact and Cost−efficient TFT−LCD through the Triple−Gate Pixcel Structure”, SOCIETY FOR INFORMATION DISPLAY 2006 INTERNATIONAL SYMPOSIUM DIGEST OF TECHNICAL PAPERS, Volume XXXVII, p.274−276
【非特許文献7】Yong Soon Lee, et al., ”Advanced TFT−LCD Data Line Reduction Method”, SOCIETY FOR INFORMATION DISPLAY 2006 INTERNATIONAL SYMPOSIUM DIGEST OF TECHNICAL PAPERS, Volume XXXVII, p.1083−1086
【発明の概要】
【発明が解決しようとする課題】
【0011】
従来の技術によれば、劣化しやすいトランジスタのゲートに交流パルスを印加することで
、当該トランジスタのしきい値電圧のシフトを抑制している。しかしながら、トランジス
タの半導体層としてアモルファスシリコンを用いた場合、当然、交流パルスを生成する回
路を構成するトランジスタも、しきい値電圧のシフトを生じてしまうことが問題となる。
また、信号線の数を1/3に減らして表示パネルとドライバICとの接点の数を削減する
ことが提案されているが(非特許文献6及び非特許文献7)、実用的にはドライバICの
接点の数をより削減することが求められている。
【0012】
すなわち従来の技術で解決されないものとして、トランジスタのしきい値電圧の変動を抑
制する回路技術が課題として残されている。表示パネルに実装するドライバICの接点数
を削減する技術が課題として残されている。表示装置の低消費電力化が課題として残され
ている。表示装置の大型化又は高精細化が課題として残されている。
【0013】
本明細書で開示する発明は、このような課題の一又は複数を解決することにより産業上有
益な技術を提供することとを目的としている。
【課題を解決するための手段】
【0014】
本発明に係わる表示装置は、劣化しやすいトランジスタのゲート電極に、オンしたトラン
ジスタを介して信号を入力することで、劣化しやすいトランジスタのしきい値電圧のシフ
ト及びオンしたトランジスタのしきい値電圧のシフトを抑制するものである。すなわち、
本発明は、高電位(VDD)がゲート電極に印加されているトランジスタを介して(若し
くは抵抗成分を持つ素子を介して)、交流パルスを劣化しやすいトランジスタのゲート電
極に加える構成を含んでいる。
【0015】
本明細書に示すスイッチは、様々な形態のものを用いることができる。例としては、電気
的スイッチや機械的なスイッチなどがある。つまり、電流の流れを制御できるものであれ
ばよく、特定のものに限定されない。例えば、スイッチとして、トランジスタ(例えば、
バイポーラトランジスタ、MOSトランジスタなど)、ダイオード(例えば、PNダイオ
ード、PINダイオード、ショットキーダイオード、MIM(MetalInsulat
orMetal)ダイオード、MIS(MetalInsulatorSemicond
uctor)ダイオード、ダイオード接続のトランジスタなど)、サイリスタなどを用い
ることが出来る。または、これらを組み合わせた論理回路をスイッチとして用いることが
出来る。
【0016】
スイッチとしてトランジスタを用いる場合、そのトランジスタは、単なるスイッチとして
動作するため、トランジスタの極性(導電型)は特に限定されない。ただし、オフ電流を
抑えたい場合、オフ電流が少ない方の極性のトランジスタを用いることが望ましい。オフ
電流が少ないトランジスタとしては、LDD領域を有するトランジスタやマルチゲート構
造を有するトランジスタ等がある。または、スイッチとして動作させるトランジスタのソ
ース端子の電位が、低電位側電源(VSS、GND、0Vなど)に近い状態で動作する場
合はNチャネル型トランジスタを用いることが望ましい。反対に、ソース端子の電位が、
高電位側電源(VDDなど)に近い状態で動作する場合はPチャネル型トランジスタを用
いることが望ましい。なぜなら、Nチャネル型トランジスタではソース端子が低電位側電
源に近い状態で動作するとき、Pチャネル型トランジスタではソース端子が高電位側電源
に近い状態で動作するとき、ゲートソース間電圧の絶対値を大きくできるため、スイッチ
ング特性が良好となる。また、ソースフォロワ動作をしてしまうことが少ないため、出力
電圧の大きさが小さくなってしまうことが少ないからである。
【0017】
Nチャネル型トランジスタとPチャネル型トランジスタの両方を用いて、CMOS型のス
イッチをスイッチとして用いてもよい。CMOS型のスイッチにすると、Pチャネル型ト
ランジスタまたはNチャネル型トランジスタのどちらか一方のトランジスタが導通すれば
電流が流れるため、スイッチとして機能しやすくなる。例えば、スイッチへの入力信号の
電圧が高い場合でも、低い場合でも、適切に電圧を出力させることが出来る。さらに、ス
イッチをオン・オフさせるための信号の電圧振幅値を小さくすることが出来るので、消費
電力を小さくすることも出来る。
【0018】
スイッチとしてトランジスタを用いる場合、スイッチは、入力端子(ソース端子またはド
レイン端子の一方)と、出力端子(ソース端子またはドレイン端子の他方)と、導通を制
御する端子(ゲート端子)とを有している。一方、スイッチとしてダイオードを用いる場
合、スイッチは、導通を制御する端子を有していない場合がある。そのため、トランジス
タよりもダイオードをスイッチとして用いた方が、端子を制御するための配線を少なくす
ることが出来る。
【0019】
本明細書において、「AとBとが接続されている」と明示的に記載する場合は、AとBと
が電気的に接続されている場合と、AとBとが機能的に接続されている場合と、AとBと
が直接接続されている場合とを含むものとする。ここで、A、Bは、対象物(例えば、装
置、素子、回路、配線、電極、端子、導電膜、層、など)であるとする。したがって、本
明細書が開示する構成において、所定の接続関係、例えば、図または文章に示された接続
関係に限定されず、図または文章に示された接続関係以外のものも含むものとする。
【0020】
例えば、AとBとが電気的に接続されている場合として、AとBとの電気的な接続を可能
とする素子(例えば、スイッチ、トランジスタ、容量素子、インダクタ、抵抗素子、ダイ
オードなど)が、AとBとの間に1個以上配置されていてもよい。あるいは、AとBとが
機能的に接続されている場合として、AとBとの機能的な接続を可能とする回路(例えば
、論理回路(インバータ、NAND回路、NOR回路など)、信号変換回路(DA変換回
路、AD変換回路、ガンマ補正回路など)、電位レベル変換回路(電源回路(昇圧回路、
降圧回路など)、信号の電位レベルを変えるレベルシフタ回路など)、電圧源、電流源、
切り替え回路、増幅回路(信号振幅または電流量などを大きく出来る回路、オペアンプ、
差動増幅回路、ソースフォロワ回路、バッファ回路など)、信号生成回路、記憶回路、制
御回路など)が、AとBとの間に1個以上配置されていてもよい。あるいは、AとBとが
直接接続されている場合として、AとBとの間に他の素子や他の回路を挟まずに、AとB
とが直接接続されていてもよい。
【0021】
「AとBとが直接接続されている」と明示的に記載する場合は、AとBとが直接接続され
ている場合(つまり、AとBとの間に他の素子や他の回路を間に介さずに接続されている
場合)と、AとBとが電気的に接続されている場合(つまり、AとBとの間に別の素子や
別の回路を挟んで接続されている場合)とを含むものとする。
【0022】
「AとBとが電気的に接続されている」と明示的に記載する場合は、AとBとが電気的に
接続されている場合(つまり、AとBとの間に別の素子や別の回路を挟んで接続されてい
る場合)と、AとBとが機能的に接続されている場合(つまり、AとBとの間に別の回路
を挟んで機能的に接続されている場合)と、AとBとが直接接続されている場合(つまり
、AとBとの間に別の素子や別の回路を挟まずに接続されている場合)とを含むものとす
る。つまり、電気的に接続されている、と明示的に記載する場合は、単に、接続されてい
る、とのみ明示的に記載されている場合と同じであるとする。
【0023】
表示素子、表示素子を有する装置である表示装置、発光素子、発光素子を有する装置であ
る発光装置は、様々な形態を用いたり、様々な素子を有することが出来る。例えば、表示
素子、表示装置、発光素子または発光装置としては、EL素子(有機EL素子、無機EL
素子又は有機物及び無機物を含むEL素子)、電子放出素子、液晶素子、電子インク、電
気泳動素子、グレーティングライトバルブ(GLV)、プラズマディスプレイ(PDP)
、デジタルマイクロミラーデバイス(DMD)、圧電セラミックディスプレイ、カーボン
ナノチューブ、など、電気磁気的作用により、コントラスト、輝度、反射率、透過率など
が変化する表示媒体を用いることができる。なお、EL素子を用いた表示装置としてはE
Lディスプレイ、電子放出素子を用いた表示装置としてはフィールドエミッションディス
プレイ(FED)やSED方式平面型ディスプレイ(SED:Surface−cond
uctionElectron−emitterDisply)など、液晶素子を用いた
表示装置としては液晶ディスプレイ(透過型液晶ディスプレイ、半透過型液晶ディスプレ
イ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ)、電
子インクや電気泳動素子を用いた表示装置としては電子ペーパーがある。
【0024】
本明細書に記載されたトランジスタとして、様々な形態のトランジスタを用いることが出
来る。よって、用いるトランジスタの種類に限定はない。例えば、非晶質シリコン、多結
晶シリコン、微結晶(マイクロクリスタル、セミアモルファスとも言う)シリコンなどに
代表される非単結晶半導体膜を有する薄膜トランジスタ(TFT)などを用いることが出
来る。TFTを用いる場合、様々なメリットがある。例えば、単結晶シリコンの場合より
も低い温度で製造できるため、製造コストが安くなったり、製造装置を大きくすることが
可能になる。製造装置を大きくできるため、大型基板上に製造できる。そのため、同時に
多くの個数の表示装置を製造できるため、低コストで製造できる。さらに、製造温度が低
いため、耐熱性の弱い基板を用いることができる。そのため、透明基板上にトランジスタ
を製造できる。そして、透明な基板上のトランジスタを用いて表示素子での光の透過を制
御することが出来る。あるいは、トランジスタの膜厚が薄いため、トランジスタを構成す
る膜の一部は、光を透過させることが出来る。そのため、開口率が向上させることができ
る。
【0025】
多結晶シリコンを製造するときに、触媒(ニッケルなど)を用いることにより、結晶性を
さらに向上させ、電気特性のよいトランジスタを製造することが可能となる。その結果、
ゲートドライバ回路(走査線駆動回路)やソースドライバ回路(信号線駆動回路)、信号
処理回路(信号生成回路、ガンマ補正回路、DA変換回路など)を基板上に一体形成する
ことが出来る。
【0026】
微結晶シリコンを製造するときに、触媒(ニッケルなど)を用いることにより、結晶性を
さらに向上させ、電気特性のよいトランジスタを製造することが可能となる。このとき、
レーザーを用いず、熱処理を加えるだけで、結晶性を向上させることができる。その結果
、ゲートドライバ回路(走査線駆動回路)やソースドライバ回路の一部(アナログスイッ
チなど)を基板上に一体形成することが出来る。さらに、結晶化のためにレーザーを用い
ない場合は、シリコンの結晶性のムラを抑えることができる。そのため、綺麗な画像を表
示することが出来る。
【0027】
ただし、触媒(ニッケルなど)を用いずに、多結晶シリコンや微結晶シリコンを製造する
ことは可能である。
【0028】
または、半導体基板やSOI基板などを用いてトランジスタを形成することが出来る。そ
の場合、MOS型トランジスタ、接合型トランジスタ、バイポーラトランジスタなどを本
明細書に記載されたトランジスタとして用いることが出来る。これらにより、特性やサイ
ズや形状などのバラツキが少なく、電流供給能力が高く、サイズの小さいトランジスタを
製造することができる。これらのトランジスタを用いると、消費電力の少ない回路を構成
し、又は高集積化を図ることが出来る。
【0029】
または、ZnO、a−InGaZnO、SiGe、GaAs、IZO、ITO、SnOな
どの化合物半導体または酸化物半導体を有するトランジスタや、さらに、これらの化合物
半導体または酸化物半導体を薄膜化した薄膜トランジスタなどを用いることが出来る。こ
れらにより、製造温度を低くでき、例えば、室温でトランジスタを製造することが可能と
なる。その結果、耐熱性の低い基板、例えばプラスチック基板やフィルム基板に直接トラ
ンジスタを形成することが出来る。なお、これらの化合物半導体または酸化物半導体を、
トランジスタのチャネル部分に用いるだけでなく、それ以外の用途で用いることも出来る
。例えば、これらの化合物半導体または酸化物半導体を抵抗素子、画素電極、透明電極と
して用いることができる。さらに、それらをトランジスタと同時に成膜し、又は形成する
ことが出来て、コストを低減できる。
【0030】
または、インクジェットや印刷法を用いて形成したトランジスタなどを用いることが出来
る。これらにより、室温での製造、低真空度での製造、又は大型基板上への製造をするこ
とができる。また、マスク(レチクル)を用いなくても製造することが可能となるため、
トランジスタのレイアウトを容易に変更することが出来る。さらに、レジストを用いる必
要がないので、材料費が安くなり、工程数を削減できる。さらに、必要な部分にのみ膜を
付けるため、全面に成膜した後でエッチングする、という製法よりも、材料が無駄になら
ず、低コストにできる。
【0031】
または、有機半導体やカーボンナノチューブを有するトランジスタ等を用いることができ
る。これらにより、曲げることが可能な基板上にトランジスタを形成することが出来る。
そのため、衝撃に強くできる。
【0032】
その他、様々なトランジスタを用いることができる。
【0033】
トランジスタが形成されている基板の種類は、様々なものを用いることができ、特定のも
のに限定されることはない。トランジスタが形成される基板としては、例えば、単結晶基
板、SOI基板、ガラス基板、石英基板、プラスチック基板、紙基板、セロファン基板、
石材基板、木材基板、布基板(天然繊維(絹、綿、麻)、合成繊維(ナイロン、ポリウレ
タン、ポリエステル)若しくは再生繊維(アセテート、キュプラ、レーヨン、再生ポリエ
ステル)などを含む)、皮革基板、ゴム基板、ステンレス・スチル基板、ステンレス・ス
チル・ホイルを有する基板などを用いることが出来る。あるいは、人などの動物の皮膚(
皮表、真皮)又は皮下組織を基板として用いてもよい。または、ある基板でトランジスタ
を形成し、その後、別の基板にトランジスタを転置し、別の基板上にトランジスタを配置
してもよい。トランジスタが転置される基板としては、単結晶基板、SOI基板、ガラス
基板、石英基板、プラスチック基板、紙基板、セロファン基板、石材基板、、木材基板、
布基板(天然繊維(絹、綿、麻)、合成繊維(ナイロン、ポリウレタン、ポリエステル)
若しくは再生繊維(アセテート、キュプラ、レーヨン、再生ポリエステル)などを含む)
、皮革基板、ゴム基板、ステンレス・スチル基板、ステンレス・スチル・ホイルを有する
基板などを用いることができる。あるいは、人などの動物の皮膚(皮表、真皮)又は皮下
組織を基板として用いてもよい。これらの基板を用いることにより、特性のよいトランジ
スタの形成、消費電力の小さいトランジスタの形成、壊れにくい装置の製造、耐熱性の付
与、又は軽量化を図ることが出来る。
【0034】
トランジスタの構成は、様々な形態をとることができる。特定の構成に限定されない。例
えば、ゲート電極が2個以上のマルチゲート構造を用いてもよい。マルチゲート構造にす
ると、チャネル領域が直列に接続されるため、複数のトランジスタが直列に接続された構
成となる。マルチゲート構造により、オフ電流の低減、トランジスタの耐圧向上による信
頼性の向上を図ることができる。あるいは、飽和領域で動作する時に、ドレイン・ソース
間電圧が変化しても、ドレインとソース間の電流があまり変化せず、電圧・電流特性の傾
きがフラットな特性にすることができる。電圧対電流特性の傾きがフラットである特性を
利用すると、理想的な電流源回路や、非常に高い抵抗値をもつ能動負荷を実現することが
出来る。その結果、特性のよい差動回路やカレントミラー回路を実現することが出来る。
また、チャネルの上下にゲート電極が配置されている構造でもよい。チャネルの上下にゲ
ート電極が配置されている構造にすることにより、チャネル領域が増えるため、電流値を
大きくすることができる。あるいは、空乏層ができやすくなってS値を小さくすることが
できる。チャネルの上下にゲート電極が配置されると、複数のトランジスタが並列に接続
されたような構成となる。
【0035】
あるいは、チャネル領域の上にゲート電極が配置されている構造でもよいし、チャネル領
域の下にゲート電極が配置されている構造でもよい。あるいは、正スタガ構造または逆ス
タガ構造でもよいし、チャネル領域が複数の領域に分かれていてもよいし、チャネル領域
が並列に接続されていてもよいし、チャネル領域が直列に接続されていてもよい。また、
チャネル領域(もしくはその一部)にソース電極やドレイン電極が重なっていてもよい。
チャネル領域(もしくはその一部)にソース電極やドレイン電極が重なる構造にすること
により、チャネル領域の一部に電荷がたまって、動作が不安定になることを防ぐことがで
きる。また、LDD領域を設けても良い。LDD領域を設けることにより、オフ電流の低
減、トランジスタの耐圧向上による信頼性の向上を図ることが出来る。あるいは、飽和領
域で動作する時に、ドレインとソース間の電圧が変化しても、ドレインとソース間の電流
があまり変化せず、電圧対電流特性の傾きがフラットな特性にすることができる。
【0036】
本明細書においては、一画素とは画像の最小単位を示すものとする。よって、R(赤)G
(緑)B(青)の色要素からなるフルカラー表示装置の場合には、一画素とはRの色要素
のドットとGの色要素のドットとBの色要素のドットとから構成されるものとする。なお
、色要素は、三色に限定されず、三色以上を用いても良いし、RGB以外の色を用いても
良い。例えば、白色を加えて、RGBW(Wは白)としてもよい。また、RGBに、例え
ば、イエロー、シアン、マゼンタ、エメラルドグリーン、朱色などを一色以上追加しても
よい。または、例えば、RGBの中の少なくとも一色に類似した色を、RGBに追加して
もよい。例えば、R、G、B1、B2としてもよい。B1とB2とは、どちらも青色であ
るが、少し周波数が異なっている。同様に、R1、R2、G、Bとしてもよい。このよう
な色要素を用いることにより、より実物に近い表示を行うことができたり、消費電力を低
減することが出来る。なお、一画素に、同じ色の色要素のドットが複数個あってもよい。
そのとき、その複数の色要素は、各々、表示に寄与する領域の大きさが異なっていても良
い。また、複数個ある、同じ色の色要素のドットを各々制御することによって、階調を表
現してもよい。これを、面積階調方式と呼ぶ。あるいは、複数個ある、同じ色の色要素の
ドットを用いて、各々のドットに供給する信号を僅かに異ならせるようにして、視野角を
広げるようにしてもよい。つまり、複数個ある、同じ色の色要素が各々有する画素電極の
電位が、各々異なっていてもよい。その結果、液晶分子に加わる電圧が各画素電極によっ
て各々異なる。よって、視野角を広くすることが出来る。
【0037】
本明細書においては、一画素とは、明るさを制御できる要素一つ分を示すものとする。よ
って、一例としては、一画素とは、一つの色要素を示すものとし、その色要素一つで明る
さを表現する。従って、そのときは、R(赤)G(緑)B(青)の色要素からなるカラー
表示装置の場合には、画像の最小単位は、Rの画素とGの画素とBの画素との三画素から
構成されるものとする。なお、色要素は、三色に限定されず、三色以上を用いても良いし
、RGB以外の色を用いても良い。例えば、白色を加えて、RGBW(Wは白)としても
よい。また、RGBに、例えば、イエロー、シアン、マゼンタ、エメラルドグリーン、朱
色などを一色以上追加してもよい。また、例えば、RGBの中の少なくとも一色に類似し
た色を、RGBに追加してもよい。例えば、R、G、B1、B2としてもよい。B1とB
2とは、どちらも青色であるが、少し周波数が異なっている。同様に、R1、R2、G、
Bとしてもよい。このような色要素を用いることにより、より実物に近い表示を行うこと
ができたり、消費電力を低減することが出来る。また、別の例としては、1つの色要素に
ついて、複数の領域を用いて明るさを制御する場合は、その領域一つ分を一画素としても
よい。よって、一例として、面積階調を行う場合または副画素(サブ画素)を有している
場合、一つの色要素につき、明るさを制御する領域が複数あり、その全体で階調を表現す
るわけであるが、明るさを制御する領域の一つ分を一画素としてもよい。よって、その場
合は、一つの色要素は、複数の画素で構成されることとなる。あるいは、明るさを制御す
る領域が1つの色要素の中に複数あっても、それらをまとめて、1つの色要素を1画素と
してもよい。よって、その場合は、一つの色要素は、一つの画素で構成されることとなる
。また、1つの色要素について、複数の領域を用いて明るさを制御する場合、画素によっ
て、表示に寄与する領域の大きさが異なっている場合がある。また、一つの色要素につき
複数ある、明るさを制御する領域において、各々に供給する信号を僅かに異ならせるよう
にして、視野角を広げるようにしてもよい。つまり、1つの色要素について、複数個ある
領域が各々有する画素電極の電位が、各々異なっていてもよい。その結果、液晶分子に加
わる電圧が各画素電極によって各々異なる。よって、視野角を広くすることが出来る。
【0038】
一画素(三色分)と明示的に記載する場合は、RとGとBの三画素分を一画素と考える場
合であるとする。一画素(一色分)と明示的に記載する場合は、一つの色要素につき、複
数の領域がある場合、それらをまとめて一画素と考える場合であるとする。
【0039】
本明細書において、画素は、マトリクス状に配置(配列)されている場合がある。ここで
、画素がマトリクスに配置(配列)されているとは、縦方向もしくは横方向において、画
素が直線上に並んで配置されている場合や、ギザギザな線上に配置されている場合を含む
。例えば三色の色要素(例えばRGB)でフルカラー表示を行う場合に、ストライプ配置
されている場合や、三つの色要素のドットがデルタ配置されている場合も含む。さらに、
ベイヤー配置されている場合も含む。なお、色要素は、三色に限定されず、それ以上でも
よく、例えば、RGBW(Wは白)や、RGBに、イエロー、シアン、マゼンタなどを一
色以上追加したものなどがある。また、色要素のドット毎にその表示領域の大きさが異な
っていてもよい。これにより、消費電力を低下させることができる。あるいは、表示素子
の寿命を延ばすことが出来る。
【0040】
本明細書において、画素に能動素子を有するアクティブマトリクス方式、または、画素に
能動素子を有しないパッシブマトリクス方式を用いることが出来る。
【0041】
アクティブマトリクス方式では、能動素子(アクティブ素子、非線形素子)として、トラ
ンジスタだけでなく、さまざまな能動素子(アクティブ素子、非線形素子)を用いること
が出来る。例えば、MIM(MetalInsulatorMetal)やTFD(Th
inFilmDiode)などを用いることも可能である。これらの素子は、製造工程が
少ないため、低コストで製造することができる。あるいは、歩留まりを高くできたりする
ことが可能である。さらに、素子のサイズが小さいため、開口率を向上させることができ
、低消費電力化や高輝度化をはかることが出来る。
【0042】
アクティブマトリクス方式以外のものとして、能動素子(アクティブ素子、非線形素子)
を用いないパッシブマトリクス型を用いることも可能である。能動素子(アクティブ素子
、非線形素子)を用いないため、製造工程が少なく、低コストで製造することができる。
あるいは、歩留まりを高くできたりすることが可能である。また、能動素子(アクティブ
素子、非線形素子)を用いないため、開口率を向上させることができ、低消費電力化や高
輝度化をはかることが出来る。
【0043】
トランジスタとは、ゲートと、ドレインと、ソースとを含む少なくとも三つの端子を有す
る素子であり、ドレイン領域とソース領域の間にチャネル領域を有しており、ドレイン領
域とチャネル領域とソース領域とを介して電流を流すことが出来る。ここで、ソースとド
レインとは、トランジスタの構造や動作条件等によって変わるため、いずれがソースまた
はドレインであるかを限定することが困難である。そこで、本明細書においては、ソース
及びドレインとして機能する領域を、ソースもしくはドレインと呼ばない場合がある。そ
の場合、一例としては、それぞれを第1の電極、第2の電極と表記する場合がある。
【0044】
トランジスタは、ベースとエミッタとコレクタとを含む少なくとも三つの端子を有する素
子であってもよい。この場合も同様に、エミッタとコレクタとを、第1端子、第2端子と
表記する場合がある。
【0045】
ゲートとは、ゲート電極とゲート配線(ゲート線、ゲート信号線、走査線、走査信号線等
とも言う)とを含んだ全体、もしくは、それらの一部のことを言う。ゲート電極とは、チ
ャネル領域を形成する半導体と、ゲート絶縁膜を介してオーバーラップしている部分の導
電膜のことを言う。なお、ゲート電極の一部は、LDD(LightlyDopedDr
ain)領域またはソース領域及びドレイン領域と、ゲート絶縁膜を介してオーバーラッ
プしている場合もある。ゲート配線とは、各トランジスタのゲート電極の間の接続、又は
ゲート電極と別の配線との接続をするための配線のことを言う。
【0046】
ただし、ゲート電極としても機能し、ゲート配線としても機能するような部分(領域、導
電膜、配線など)も存在する。そのような部分(領域、導電膜、配線など)は、ゲート電
極と呼んでも良いし、ゲート配線と呼んでも良い。つまり、ゲート電極とゲート配線とが
、明確に区別できないような領域も存在する。例えば、延伸して配置されているゲート配
線の一部とチャネル領域がオーバーラップしている場合、その部分(領域、導電膜、配線
など)はゲート配線として機能しているが、ゲート電極としても機能していることになる
。よって、そのような部分(領域、導電膜、配線など)は、ゲート電極と呼んでも良いし
、ゲート配線と呼んでも良い。
【0047】
ゲート電極と同じ材料で形成され、ゲート電極と同じ島(アイランド)を形成してつなが
っている部分(領域、導電膜、配線など)も、ゲート電極と呼んでも良い。同様に、ゲー
ト配線と同じ材料で形成され、ゲート配線と同じ島(アイランド)を形成してつながって
いる部分(領域、導電膜、配線など)も、ゲート配線と呼んでも良い。このような部分(
領域、導電膜、配線など)は、厳密な意味では、チャネル領域とオーバーラップせずに、
別のゲート電極と接続させる機能を有していない場合がある。しかし、ゲート電極または
ゲート配線と同じ材料で形成され、ゲート電極またはゲート配線と同じ島(アイランド)
を形成してつながっている部分(領域、導電膜、配線など)がある。そのような部分(領
域、導電膜、配線など)もゲート電極またはゲート配線と呼んでも良い。
【0048】
例えば、マルチゲートのトランジスタにおいて、1つのゲート電極と、別のゲート電極と
は、ゲート電極と同じ材料で形成された導電膜で接続される場合が多い。そのような部分
(領域、導電膜、配線など)は、ゲート電極とゲート電極とを接続させるための部分(領
域、導電膜、配線など)であるため、ゲート配線と呼んでも良いが、マルチゲートのトラ
ンジスタを1つのトランジスタと見なすことも出来るため、ゲート電極と呼んでも良い。
つまり、ゲート電極またはゲート配線と同じ材料で形成され、ゲート電極またはゲート配
線と同じ島(アイランド)を形成してつながっている部分(領域、導電膜、配線など)は
、ゲート電極やゲート配線と呼んでも良い。さらに、例えば、ゲート電極とゲート配線と
を接続させている部分の導電膜であって、ゲート電極またはゲート配線とは異なる材料で
形成された導電膜も、ゲート電極と呼んでも良いし、ゲート配線と呼んでも良い。
【0049】
ゲート端子とは、ゲート電極の部分(領域、導電膜、配線など)または、ゲート電極と電
気的に接続されている部分(領域、導電膜、配線など)について、その一部分のことを言
う。
【0050】
ゲート配線、ゲート線、ゲート信号線、走査線、走査信号線などと呼ぶ場合、配線にトラ
ンジスタのゲートが接続されていない場合もある。この場合、ゲート配線、ゲート線、ゲ
ート信号線、走査線、走査信号線は、トランジスタのゲートと同じ層で形成された配線、
トランジスタのゲートと同じ材料で形成された配線またはトランジスタのゲートと同時に
成膜された配線を意味している場合がある。例としては、保持容量用配線、電源線、基準
電位供給配線などがある。
【0051】
ソースとは、ソース領域とソース電極とソース配線(ソース線、ソース信号線、データ線
、データ信号線等とも言う)とを含んだ全体、もしくは、それらの一部のことを言う。ソ
ース領域とは、P型不純物(ボロンやガリウムなど)やN型不純物(リンやヒ素など)が
多く含まれる半導体領域のことを言う。従って、少しだけP型不純物やN型不純物が含ま
れる領域、いわゆる、LDD(LightlyDopedDrain)領域は、ソース領
域には含まれない。ソース電極とは、ソース領域とは別の材料で形成され、ソース領域と
電気的に接続されて配置されている部分の導電層のことを言う。ただし、ソース電極は、
ソース領域も含んでソース電極と呼ぶこともある。ソース配線とは、各画素のソース電極
の間の接続、又はソース電極と別の配線との接続をするための配線のことを言う。
【0052】
しかしながら、ソース電極としても機能し、ソース配線としても機能するような部分(領
域、導電膜、配線など)も存在する。そのような部分(領域、導電膜、配線など)は、ソ
ース電極と呼んでも良いし、ソース配線と呼んでも良い。つまり、ソース電極とソース配
線とが、明確に区別できないような領域も存在する。例えば、延伸して配置されているソ
ース配線の一部とソース領域とがオーバーラップしている場合、その部分(領域、導電膜
、配線など)はソース配線として機能しているが、ソース電極としても機能していること
になる。よって、そのような部分(領域、導電膜、配線など)は、ソース電極と呼んでも
良いし、ソース配線と呼んでも良い。
【0053】
ソース電極と同じ材料で形成され、ソース電極と同じ島(アイランド)を形成してつなが
っている部分(領域、導電膜、配線など)や、ソース電極とソース電極とを接続する部分
(領域、導電膜、配線など)も、ソース電極と呼んでも良い。さらに、ソース領域とオー
バーラップしている部分も、ソース電極と呼んでも良い。同様に、ソース配線と同じ材料
で形成され、ソース配線と同じ島(アイランド)を形成してつながっている領域も、ソー
ス配線と呼んでも良い。このような部分(領域、導電膜、配線など)は、厳密な意味では
、別のソース電極と接続させる機能を有していたりすることがない場合がある。しかし、
ソース電極またはソース配線と同じ材料で形成され、ソース電極またはソース配線とつな
がっている部分(領域、導電膜、配線など)がある。よって、そのような部分(領域、導
電膜、配線など)もソース電極またはソース配線と呼んでも良い。
【0054】
例えば、ソース電極とソース配線とを接続させている部分の導電膜であって、ソース電極
またはソース配線とは異なる材料で形成された導電膜も、ソース電極と呼んでも良いし、
ソース配線と呼んでも良い。
【0055】
ソース端子とは、ソース領域の領域や、ソース電極や、ソース電極と電気的に接続されて
いる部分(領域、導電膜、配線など)について、その一部分のことを言う。
【0056】
ソース配線、ソース線、ソース信号線、データ線、データ信号線などと呼ぶ場合、配線に
トランジスタのソース(ドレイン)が接続されていない場合もある。この場合、ソース配
線、ソース線、ソース信号線、データ線、データ信号線は、トランジスタのソース(ドレ
イン)と同じ層で形成された配線、トランジスタのソース(ドレイン)と同じ材料で形成
された配線またはトランジスタのソース(ドレイン)と同時に成膜された配線を意味して
いる場合がある。例としては、保持容量用配線、電源線、基準電位供給配線などがある。
【0057】
ドレインについては、ソースと同様である。
【0058】
半導体装置とは半導体素子(トランジスタ、ダイオード、サイリスタなど)を含む回路を
有する装置のことをいう。さらに、半導体特性を利用することで機能しうる装置全般を半
導体装置と呼んでもよい。
【0059】
表示素子とは、光学変調素子、液晶素子、発光素子、EL素子(有機EL素子、無機EL
素子又は有機物及び無機物を含むEL素子)、電子放出素子、電気泳動素子、放電素子、
光反射素子、光回折素子、デジタルマイクロミラーデバイス(DMD)、などのことを言
う。ただし、これに限定されない。
【0060】
表示装置とは、表示素子を有する装置のことを言う。なお、表示装置とは、表示素子を含
む複数の画素またはそれらの画素を駆動させる周辺駆動回路が同一基板上に形成された表
示パネル本体のことでもよい。なお、表示装置は、ワイヤボンディングやバンプなどによ
って基板上に配置された周辺駆動回路、いわゆる、チップオングラス(COG)で接続さ
れたICチップ、または、TABなどで接続されたICチップを含んでいても良い。なお
、表示装置は、ICチップ、抵抗素子、容量素子、インダクタ、トランジスタなどが取り
付けられたフレキシブル配線基板(FPC)を含んでもよい。なお、表示装置は、フレキ
シブル配線基板(FPC)などを介して接続され、ICチップ、抵抗素子、容量素子、イ
ンダクタ、トランジスタなどが取り付けられたプリント配線基盤(PWB)を含んでいて
も良い。なお、表示装置は、偏光板または位相差板などの光学シートを含んでいても良い
。なお、表示装置は、照明装置、筐体、音声入出力装置、光センサなどを含んでいても良
い。ここで、バックライトユニットのような照明装置は、導光板、プリズムシート、拡散
シート、反射シート、光源(LED、冷陰極管など)、冷却装置(水冷式、空冷式)など
を含んでいても良い。
【0061】
照明装置は、バックライトユニット、導光板、プリズムシート、拡散シート、反射シート
、光源(LED、冷陰極管、熱陰極管など)、冷却装置などを有している装置のことをい
う。
【0062】
なお、発光装置とは、発光素子などを有している装置のことをいう。
【0063】
反射装置とは、光反射素子、光回折素子、光反射電極などを有している装置のことをいう
【0064】
液晶表示装置とは、液晶素子を有している表示装置をいう。液晶表示装置には、直視型、
投写型、透過型、反射型、半透過型などがある。
【0065】
駆動装置とは、半導体素子、電気回路、電子回路を有する装置のことを言う。例えば、ソ
ース信号線から画素内への信号の入力を制御するトランジスタ(選択用トランジスタ、ス
イッチング用トランジスタなどと呼ぶことがある)、画素電極に電圧または電流を供給す
るトランジスタ、発光素子に電圧または電流を供給するトランジスタなどは、駆動装置の
一例である。さらに、ゲート信号線に信号を供給する回路(ゲートドライバ、ゲート線駆
動回路などと呼ぶことがある)、ソース信号線に信号を供給する回路(ソースドライバ、
ソース線駆動回路などと呼ぶことがある)などは、駆動装置の一例である。
【0066】
表示装置、半導体装置、照明装置、冷却装置、発光装置、反射装置、駆動装置などは、互
いに重複して有している場合がある。例えば、表示装置が、半導体装置および発光装置を
有していたり、半導体装置が、表示装置および駆動装置を有している場合がある。
【0067】
本明細書において、Aの上にBが形成されている、あるいは、A上にBが形成されている
、と明示的に記載する場合は、Aの上にBが直接接して形成されていることに限定されな
い。直接接してはいない場合、つまり、AとBと間に別の対象物が介在する場合も含むも
のとする。ここで、A、Bは、対象物(例えば、装置、素子、回路、配線、電極、端子、
導電膜、層、など)であるとする。
【0068】
従って例えば、層Aの上に(もしくは層A上に)、層Bが形成されている、と明示的に記
載されている場合は、層Aの上に直接接して層Bが形成されている場合と、層Aの上に直
接接して別の層(例えば層Cや層Dなど)が形成されていて、その上に直接接して層Bが
形成されている場合とを含むものとする。なお、別の層(例えば層Cや層Dなど)は、単
層でもよいし、複層でもよい。
【0069】
さらに、Aの上方にBが形成されている、と明示的に記載されている場合についても同様
であり、Aの上にBが直接接していることに限定されず、AとBとの間に別の対象物が介
在する場合も含むものとする。従って例えば、層Aの上方に、層Bが形成されている、と
いう場合は、層Aの上に直接接して層Bが形成されている場合と、層Aの上に直接接して
別の層(例えば層Cや層Dなど)が形成されていて、その上に直接接して層Bが形成され
ている場合とを含むものとする。なお、別の層(例えば層Cや層Dなど)は、単層でもよ
いし、複層でもよい。
【0070】
Aの上にBが直接接して形成されている、と明示的に記載する場合は、Aの上に直接接し
てBが形成されている場合を含み、AとBと間に別の対象物が介在する場合は含まないも
のとする。
【0071】
Aの下にBが、あるいは、Aの下方にBが、の場合についても、同様である。
【発明の効果】
【0072】
シフトレジスタが有する全てのトランジスタの特性劣化を抑制することができる。そのた
め、液晶表示装置をはじめとする当該シフトレジスタを適用した半導体装置の誤動作を抑
制することができる。
【図面の簡単な説明】
【0073】
図1】実施の形態1に示すフリップフロップの構成を説明する図。
図2図1で示したフリップフロップの動作を説明するタイミングチャート。
図3図1で示したフリップフロップの動作を説明する図。
図4】実施の形態1に示すフリップフロップの構成を説明する図。
図5】実施の形態1に示すフリップフロップの構成を説明する図。
図6】実施の形態1に示すフリップフロップの動作を説明するタイミングチャート。
図7】実施の形態1に示すフリップフロップの構成を説明する図。
図8】実施の形態1に示す表示装置の構成を説明する図。
図9図8で示した表示装置の書き込み動作を説明するタイミングチャート。
図10】実施の形態1に示すシフトレジスタの構成を説明する図。
図11図10で示したシフトレジスタの動作を説明するタイミングチャート。
図12図10で示したシフトレジスタの動作を説明するタイミングチャート。
図13】実施の形態1に示すシフトレジスタの構成を説明する図。
図14】実施の形態1に示すシフトレジスタの構成を説明する図。
図15】実施の形態1に示すシフトレジスタの構成を説明する図。
図16】実施の形態2に示す表示装置の構成を説明する図。
図17】実施の形態1に示すシフトレジスタの構成を説明する図。
図18】実施の形態1に示す表示装置の構成を説明する図。
図19図18で示した表示装置の書き込み動作を説明するタイミングチャート。
図20】実施の形態1に示す表示装置の構成を説明する図。
図21】実施の形態1に示すフリップフロップの構成を説明する図。
図22】実施の形態2に示すフリップフロップの構成を説明する図。
図23】実施の形態4に示すフリップフロップの構成を説明する図。
図24図23で示したフリップフロップの動作を説明するタイミングチャート。
図25図1で示したフリップフロップの上面図。
図26図13で示したバッファの構成を説明する図。
図27】実施の形態3に示すフリップフロップの構成を説明する図。
図28図27で示したフリップフロップの動作を説明するタイミングチャート。
図29】実施の形態3に示すシフトレジスタの構成を説明する図。
図30図29で示したシフトレジスタの動作を説明するタイミングチャート。
図31】実施の形態2に示すフリップフロップの動作を説明するタイミングチャート。
図32】実施の形態2に示すフリップフロップの動作を説明するタイミングチャート。
図33】実施の形態2に示すシフトレジスタの構成を説明する図。
図34】実施の形態2に示すシフトレジスタの構成を説明する図。
図35図33で示したシフトレジスタの動作を説明するタイミングチャート。
図36図33で示したシフトレジスタの動作を説明するタイミングチャート。
図37】実施の形態5に示す信号線駆動回路の構成を説明する図。
図38図37で示した信号線駆動回路の動作を説明するタイミングチャート。
図39】実施の形態5に示す信号線駆動回路の構成を説明する図。
図40図39で示した信号線駆動回路の動作を説明するタイミングチャート。
図41】実施の形態5に示す信号線駆動回路の構成を説明する図。
図42】実施の形態6に示す保護ダイオードの構成を説明する図。
図43】実施の形態6に示す保護ダイオードの構成を説明する図。
図44】実施の形態6に示す保護ダイオードの構成を説明する図。
図45】実施の形態7に示す表示装置の構成を説明する図。
図46】半導体装置の画素レイアウト例と断面図。
図47】半導体装置の画素レイアウト例と断面図。
図48】半導体装置の画素レイアウト例と断面図。
図49】半導体装置の画素レイアウト例と断面図。
図50】半導体装置の画素レイアウト例と断面図。
図51】半導体装置の表示素子の断面図。
図52】半導体装置の表示素子の断面図。
図53】半導体装置の表示素子の断面図。
図54】半導体装置の表示素子の上面図。
図55】半導体装置の表示素子の上面図。
図56】半導体装置の表示素子の上面図。
図57】半導体装置の周辺回路構成を説明する図。
図58】半導体装置の周辺回路構成を説明する図。
図59】半導体装置のパネル回路構成を説明する図。
図60】半導体装置のパネル回路構成を説明する図。
図61】半導体装置の断面図。
図62】半導体装置の周辺回路構成を説明する図。
図63】半導体装置の断面図。
図64】半導体装置の断面図。
図65】半導体装置の断面図。
図66】半導体装置の断面図。
図67】半導体装置の断面図。
図68】半導体装置の断面図。
図69】半導体装置の断面図。
図70】半導体装置の断面図。
図71】半導体装置の断面図。
図72】半導体装置の断面図。
図73】半導体装置の断面図。
図74】半導体装置の断面図。
図75】半導体装置の断面図。
図76】半導体装置の断面図。
図77】半導体装置の断面図。
図78】半導体装置の断面図。
図79】半導体装置の断面図。
図80】半導体装置の断面図。
図81】半導体装置の断面図。
図82】半導体装置の周辺構成部材を説明する図。
図83】半導体装置の周辺回路構成を説明する図。
図84】半導体装置の周辺構成部材を説明する図。
図85】半導体装置の周辺構成部材を説明する図。
図86】半導体装置の周辺構成部材を説明する図。
図87】半導体装置を説明する図。
図88】半導体装置の駆動方法の一を説明する図。
図89】半導体装置の駆動方法の一を説明する図。
図90】半導体装置の駆動方法の一を説明する図。
図91】半導体装置の駆動方法の一を説明する図。
図92】半導体装置の画素レイアウト例と断面図。
図93】半導体装置の画素レイアウト例と断面図。
図94】半導体装置の画素レイアウト例と断面図。
図95】半導体装置の表示素子の断面図。
図96】半導体装置の表示素子を形成する装置を説明する図。
図97】半導体装置の表示素子を形成する装置を説明する図。
図98】半導体装置の駆動方法の一を説明する図。
図99】半導体装置の駆動方法の一を説明する図。
図100】半導体装置の画素回路の一を説明する図。
図101】半導体装置の画素回路の一を説明する図。
図102】半導体装置を製造するプロセスを説明する図。
図103】半導体装置の表示素子を説明する図。
図104】半導体装置の表示素子を説明する図。
図105】半導体装置の構造を説明する図。
図106】半導体装置の構造を説明する図。
図107】半導体装置の構造を説明する図。
図108】半導体装置の構造を説明する図。
図109】半導体装置の構造を説明する図。
図110】半導体装置の構造を説明する図。
図111】半導体装置の構造を説明する図。
図112】半導体装置の構造を説明する図。
図113】半導体装置の構造を説明する図。
図114】半導体装置の構造を説明する図。
図115】半導体装置の構造を説明する図。
図116】半導体装置を用いた電子機器を説明する図。
図117】半導体装置を用いた電子機器を説明する図。
図118】半導体装置を用いた電子機器を説明する図。
図119】半導体装置を用いた電子機器を説明する図。
図120】半導体装置を用いた電子機器を説明する図。
図121】半導体装置を用いた電子機器を説明する図。
図122】半導体装置を用いた電子機器を説明する図。
図123図13で示したバッファの構成を説明する図。
図124】従来技術のフリップフロップの構成とタイミングチャートを説明する図。
【発明を実施するための形態】
【0074】
以下、本発明の実施の形態について図面を参照しながら説明する。但し、本発明は多くの
異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することな
くその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って
本実施の形態の記載内容に限定して解釈されるものではない。
【0075】
(実施の形態1)
本実施の形態では、フリップフロップ、当該フリップフロップを有する駆動回路、及び当
該駆動回路を有する表示装置の構成並びに駆動方法について説明する。
【0076】
本実施の形態のフリップフロップの基本構成について、図1を参照して説明する。図1
示すフリップフロップは、第1のトランジスタ101、第2のトランジスタ102、第3
のトランジスタ103、第4のトランジスタ104、第5のトランジスタ105、第6の
トランジスタ106及び第7のトランジスタ107を有する。本実施の形態において、第
1のトランジスタ101、第2のトランジスタ102、第3のトランジスタ103、第4
のトランジスタ104、第5のトランジスタ105、第6のトランジスタ106及び第7
のトランジスタ107は、Nチャネル型トランジスタとし、ゲート及びソース間電圧(V
gs)がしきい値電圧(Vth)を上回ったとき導通状態になるものとする。
【0077】
図1のフリップフロップの接続関係について説明する。第1のトランジスタ101の第1
の電極(ソース電極及びドレイン電極の一方)が第5の配線125に接続され、第1のト
ランジスタ101の第2の電極(ソース電極及びドレイン電極の他方)が第3の配線12
3に接続される。第2のトランジスタ102の第1の電極が第4の配線124に接続され
、第2のトランジスタ102第2の電極が第3の配線123に接続される。第3のトラン
ジスタ103の第1の電極が第6の配線126に接続され、第3のトランジスタ103の
第2の電極が第2のトランジスタ102のゲート電極に接続され、第3のトランジスタ1
03のゲート電極が第7の配線127に接続される。第4のトランジスタ104の第1の
電極が第9の配線129に接続され、第4のトランジスタ104の第2の電極が第2のト
ランジスタ102のゲート電極に接続され、第4のトランジスタ104のゲート電極が第
1のトランジスタ101のゲート電極に接続される。第5のトランジスタ105の第1の
電極が第8の配線128に接続され、第5のトランジスタ105の第2の電極が第1のト
ランジスタ101のゲート電極に接続され、第5のトランジスタ105のゲート電極が第
1の配線121に接続される。第6のトランジスタ106の第1の電極が第10の配線1
30に接続され、第6のトランジスタ106の第2の電極が第1のトランジスタ101の
ゲート電極に接続され、第6のトランジスタ106のゲート電極が第2のトランジスタ1
02のゲート電極に接続される。第7のトランジスタ107の第1の電極が第11の配線
131に接続され、第7のトランジスタ107の第2の電極が第1のトランジスタ101
のゲート電極に接続され、第7のトランジスタ107のゲート電極が第2の配線122に
接続される。
【0078】
なお、第1のトランジスタ101のゲート電極、第4のトランジスタ104のゲート電極
、第5のトランジスタ105の第2の電極、第6のトランジスタ106の第2の電極及び
第7のトランジスタ107の第2の電極の接続箇所をノード141とする。さらに、第2
のトランジスタ102のゲート電極、第3のトランジスタ103の第2の電極、第4のト
ランジスタ104の第2の電極及び第6のトランジスタ106のゲート電極の接続箇所を
ノード142とする。
【0079】
なお、第4の配線124、第9の配線129、第10の配線130及び第11の配線13
1は互いに接続されてもよいし、同一の配線としてもよい。さらに、第7の配線127及
び第8の配線128は互いに接続されてもよいし、同一の配線としてもよい。
【0080】
なお、第1の配線121、第2の配線122、第3の配線123、第5の配線125及び
第6の配線126を、それぞれ第1の信号線、第2の信号、第3の信号線、第4の信号線
、第5の信号線と呼んでもよい。さらに、第4の配線124、第7の配線127、第8の
配線128、第9の配線129、第10の配線130及び第11の配線131を、それぞ
れ第1の電源線、第2の電源線、第3の電源線、第4の電源線、第5の電源線、第6の電
源線と呼んでもよい。
【0081】
なお、第7の配線127及び第8の配線128にはそれぞれV1の電位が供給され、第4
の配線124、第9の配線129、第10の配線130及び第11の配線131にはそれ
ぞれV2の電位が供給される。さらに、V1>V2である。
【0082】
なお、第1の配線121、第2の配線122、第5の配線125及び第6の配線126に
は、それぞれ信号が入力される。第1の配線121に入力される信号はスタート信号であ
り、第2の配線122に入力される信号はリセット信号であり、第5の配線125に入力
される信号は第1のクロック信号であり、第6の配線126に入力される信号は第2のク
ロック信号である。さらに、第1の配線121、第2の配線122、第5の配線125及
び第6の配線126にそれぞれ入力される信号は、H信号の電位がV1(以下、Hレベル
ともいう)、L信号の電位がV2(以下、Lレベルともいう)のデジタル信号である。
【0083】
なお、第1の配線121、第2の配線122、第2の配線122〜第11の配線131に
は、それぞれ様々な信号、電位及び電流が入力されてもよい。
【0084】
なお、第3の配線123からは信号が出力される。第3の配線123から出力される信号
は、各ステージのフリップフロップの出力信号であり、次のステージのフリップフロップ
のスタート信号(以下、転送信号ともいう)でもある。さらに、第3の配線123から出
力される信号は、H信号の電位がV1(以下、Hレベルともいう)、L信号の電位がV2
(以下、Lレベルともいう)のデジタル信号である。
【0085】
次に、図1に示したフリップフロップの動作について、図2のタイミングチャート及び図
3を参照して説明する。さらに、図2のタイミングチャートを選択期間及び非選択期間に
分割して説明する。さらに、非選択期間を第1の非選択期間、第2の非選択期間、セット
期間及びリセット期間に分割して説明する。さらに、非選択期間において、セット期間、
選択期間及びリセット期間を除く動作期間は、第1の非選択期間及び第2の非選択期間を
順に繰り返す。
【0086】
なお、図2において、信号221、信号225、信号226、電位241、電位242、
信号222及び信号223は、それぞれ第1の配線121に入力される信号、第5の配線
125に入力される信号、第6の配線126に入力される信号、ノード141の電位、ノ
ード142の電位、第2の配線122に入力される信号、第3の配線123から出力され
る信号を示している。
【0087】
まず、図2(A)及び図3(A)に示すセット期間において、信号221がHレベルなの
で第5のトランジスタ105がオンし、信号222がLレベルなので第7のトランジスタ
107がオフする。このときのノード141の電位は、第5のトランジスタ105の第2
の電極がソース電極となって、第8の配線128の電位から第5のトランジスタ105の
しきい値電圧を引いた値となるためV1−Vth(105)(Vth(105):第5の
トランジスタ105のしきい値電圧)となる。よって、第1のトランジスタ101及び第
4のトランジスタ104がオンし、第5のトランジスタ105がオフする。このときのノ
ード142の電位(電位242)は、第3のトランジスタ103と第4のトランジスタ1
04との抵抗比(L/W及び印加電圧)によって決定され、V2+β(β:任意の正の数
)となる。さらに、β<Vth(102)(Vth(102):第2のトランジスタ10
2のしきい値電圧)及びβ<Vth(106)(第6のトランジスタ106のしきい値電
圧)とする。つまり、第9の配線129の電位(V2)と第6の配線126の電位(V1
)との電位差(V1−V2)が第3のトランジスタ103及び第4のトランジスタ104
によって分圧される。よって、第2のトランジスタ102及び第6のトランジスタ106
がオフする。このように、セット期間では、第3の配線123はL信号が入力されている
第5の配線125と導通するため、第3の配線123の電位がV2となる。したがって、
L信号が第3の配線123から出力される。さらに、ノード141は、電位をV1−Vt
h(105)に維持したまま浮遊状態となる。
【0088】
図2(B)及び図3(B)に示す選択期間では、信号221がLレベルとなって第5のト
ランジスタ105がオフし、信号222がLレベルのままなので第7のトランジスタ10
7がオフのままである。このときのノード141は電位をV1−Vth(105)に維持
している。よって、第1のトランジスタ101及び第4のトランジスタ104はオンのま
まである。このときのノード142の電位は、第6の配線126がLレベルとなるためV
2となる。よって、第2のトランジスタ102及び第6のトランジスタ106はオフのま
まである。ここで、第5の配線125にH信号が入力されるので、第3の配線123の電
位が上昇し始める。このとき、ノード141の電位は、ブートストラップ動作によってV
1−Vth(105)から上昇し、V1+Vth(101)+α(Vth(101):第
1のトランジスタ101のしきい値電圧、α:任意の正の数)となる。したがって、第3
の配線123の電位は、第5の配線125と等しい電位となるのでV1となる。なお、こ
のブートストラップ動作は、第1のトランジスタ101のゲート電極と第2の電極との間
の寄生容量の容量結合によって行われる。このように、選択期間では、第3の配線123
はH信号が入力されている第5の配線125と導通するため、第3の配線123の電位が
V1となる。したがって、H信号が第3の配線123から出力される。
【0089】
図2(C)及び図3(C)に示すリセット期間では、信号221がLレベルのままなので
第5のトランジスタ105がオフのままであり、信号222がHレベルとなって第7のト
ランジスタ107がオンする。このときのノード141の電位は、第11の配線の電位(
V2)が第7のトランジスタ107を介して供給されるためV2となる。よって、第1の
トランジスタ101及び第4のトランジスタ104がオフする。このときのノード142
の電位は、第3のトランジスタ103の第2の電極がソース電極となって、第6の配線1
26の電位(V1)から第3のトランジスタ103のしきい値電圧を引いた値となるため
V1−Vth(103)(Vth(103):第3のトランジスタ103のしきい値電圧
)となる。よって、第2のトランジスタ102及び第6のトランジスタ106がオンする
。このように、リセット期間では、第3の配線123はV2が供給されている第4の配線
124と導通するため、第3の配線123の電位がV2となる。したがって、L信号が第
3の配線123から出力される。
【0090】
図2(D)及び図3(D)に示す第1の非選択期間では、信号221がLレベルのままな
ので第5のトランジスタ105がオフのままであり、信号222がLレベルとなって第7
のトランジスタ107がオフする。このときのノード142の電位は、第6の配線126
にL信号が入力されるためV2となる。よって、第2のトランジスタ102及び第6のト
ランジスタ106がオフする。このときのノード141は、浮遊状態となるため電位をV
2に維持する。よって、第1のトランジスタ101及び第4のトランジスタ104はオフ
のままである。このように、第1の非選択期間では、第3の配線123は浮遊状態となる
ため、第3の配線123の電位はV2を維持する。
【0091】
図2(E)及び図3(E)に示す第2の非選択期間では、信号221がLレベルのままな
ので第5のトランジスタ105がオフのままであり、信号222がLレベルのままなので
第7のトランジスタ107がオフのままである。このときのノード142の電位は、第6
の配線126にH信号が入力され、トランジスタ104がオフしているためV1−Vth
(103)となる。よって、第2のトランジスタ102及び第6のトランジスタ106が
オンする。このときのノード141の電位は、第10の配線130の電位(V2)が第6
のトランジスタ106を介して供給されるためV2のままである。よって、第1のトラン
ジスタ101及び第4のトランジスタ104はオフのままである。このように、第2の非
選択期間では、第3の配線123はV2が供給されている第4の配線124と導通するた
め、第3の配線123の電位がV2のままである。したがって、L信号が第3の配線12
3から出力される。
【0092】
以上のことから、図1のフリップフロップは、選択期間においてブートストラップ動作動
作を用いて、ノード141の電位をV1+Vth(101)よりも高くすることによって
、第3の配線123の電位をV1とすることができる。さらに、図1のフリップフロップ
は、このブートストラップ動作が第1のトランジスタ101の第2の電極とゲート電極と
の間の寄生容量の容量結合を用いて行われることによって、レイアウト面積の縮小及び素
子数の低減などのメリットを得ることができる。
【0093】
さらに、図1のフリップフロップは、第2のトランジスタ102及び第6のトランジスタ
106が第2の非選択期間においてのみオンするため、第2のトランジスタ102及び第
6のトランジスタ106のしきい値電圧のシフトを抑制することができる。
【0094】
なお、図1のフリップフロップは、第3のトランジスタ103のゲート電極にV1を供給
し、第1の電極に第2のクロック信号を入力することで、第3のトランジスタ103のし
きい値電圧のシフトも抑制ですることができる。
【0095】
さらに、図1のフリップフロップは、第1のトランジスタ101、第4のトランジスタ1
04、第5のトランジスタ105及び第7のトランジスタ107が第1の非選択期間及び
第2の非選択期間においてオンしないため、第1のトランジスタ101、第4のトランジ
スタ104、第5のトランジスタ105及び第7のトランジスタ107のしきい値電圧の
シフトを抑制することができる。
【0096】
さらに、図1のフリップフロップは、ノード141の電位及び第3の配線123の電位が
第1の非選択期間において変動しても、次の第2の非選択期間においてノード141及び
第3の配線123にV2を供給することで、ノード141の電位及び第3の配線123の
電位をV2にリセットすることができる。したがって、図1のフリップフロップは、ノー
ド141及び配線123が浮遊状態となって、ノード141及び第3の配線123の電位
が変動することが原因となる誤動作を抑制することができる。
【0097】
さらに、図1のフリップフロップは、トランジスタのしきい値シフトを抑制できるため、
トランジスタのしきい値電圧シフトが原因となる誤動作を抑制することができる。
【0098】
さらに、図1のフリップフロップは、第1のトランジスタ101乃至第7のトランジスタ
107が全てNチャネル型トランジスタで構成されている。したがって、図1のフリップ
フロップは、トランジスタの半導体層として、アモルファスシリコンを用いることができ
るため、製造工程の簡略化を図ることができ、製造コストの削減や歩留まりの向上を図る
ことができる。さらに、大型の表示装置を作製することも可能となる。ただし、トランジ
スタの半導体層として、ポリシリコンや多結晶シリコンを用いても製造工程の簡略化を図
ることができる。
【0099】
なお、図1のフリップフロップは、トランジスタの半導体層として特性劣化(しきい値電
圧のシフト)が顕著に表れるアモファスシリコンを用いても、トランジスタの特性劣化を
抑制することができるため、長寿命な表示装置を作製することができる。
【0100】
ここで、第1のトランジスタ101乃至第8のトランジスタ108が有する機能を説明す
る。第1のトランジスタ101は、第5の配線125の電位を第3の配線123に供給す
るタイミングを選択し、ノード141の電位をブートストラップ動作によって上昇させる
機能を有し、ブートストラップ用トランジスタとして機能する。第2のトランジスタ10
2は、第4の配線124の電位を第3の配線123に供給するタイミングを選択する機能
を有し、スイッチングトランジスタとして機能する。第3のトランジスタ103は、第6
の配線の電位と第9の配線129の電位とを分圧する機能を有し、抵抗素子又は抵抗成分
を有するトランジスタとして機能する。第4のトランジスタ104は、第9の配線129
の電位をノード142に供給するタイミングを選択する機能を有し、スイッチングトラン
ジスタとして機能する。第5のトランジスタは、第8の配線の電位をノード141に供給
するタイミングを選択する機能を有し、入力用トランジスタとして機能する。第6のトラ
ンジスタ106は、第10の配線130の電位をノード141に供給するタイミングを選
択する機能を有し、スイッチングトランジスタとして機能する。第7のトランジスタ10
7は、第11の配線131の電位をノード141に供給するタイミングを選択する機能を
有し、スイッチングトランジスタとして機能する。ただし、第1のトランジスタ101乃
至第7のトランジスタ107は上記説明した機能を有していれば、トランジスタとは限定
されない。例えば、スイッチングトランジスタとして機能する第2のトランジスタ102
、第4のトランジスタ104、第6のトランジスタ106及び第7のトランジスタ107
は、スイッチング機能を有する素子であれば、ダイオード、CMOSアナログスイッチ又
は様々な論理回路などを適用してもよい。さらに、入力用トランジスタとして機能する第
5のトランジスタ105は、ノード141の電位を上昇させてオフするタイミングを選択
する機能有していればよく、PN接合ダイオード又はダイオード接続したトランジスタな
どを適用してもよい。
【0101】
なお、第3のトランジスタ103と第4のトランジスタ104とで交流パルス生成回路を
構成している。交流パルス生成回路は、第3のトランジスタ103の第1の電極から入力
される信号をノード142に出力する。ただし、交流パルス生成回路は、第4のトランジ
スタ104のゲート電極がHレベルの場合は、第3のトランジスタ103の第1の電極か
ら入力される信号に関係なくノード142にL信号を出力する。
【0102】
なお、本実施の形態のフリップフロップにおいて、第1のトランジスタ101〜第7のト
ランジスタ107のそれぞれのW/Lの値の中で、第1のトランジスタ101のW/Lの
値が最大になるようにすると、信号223の立ち下がり時間及び立ち上がり時間を短くす
ることができる。これにより、本実施の形態のフリップフロップは、配線123に大きな
負荷が接続されても、なまりや遅延が少ない信号を出力することができる。
【0103】
さらに、本実施の形態のフリップフロップにおいて、第1のトランジスタ101のW/L
の値は、第5のトランジスタ105のW/Lの値よりも2倍乃至5倍であることが好まし
く、より好ましくは3倍〜4倍である。これにより、実施の形態1のフリップフロップは
、配線123に大きな負荷が接続されても、なまりや遅延が少ない信号を出力することが
できる。
【0104】
さらに、本実施の形態のフリップフロップにおいて、第4のトランジスタ104のW/L
の値を第3のトランジスタ103のW/Lの値よりも大きくすると、セット期間における
ノード142の電位を小さくすることができる。これにより、本実施の形態のフリップフ
ロップは、セット期間に第6のトランジスタ106を確実にオフできるため、誤動作を抑
制することができる。
【0105】
さらに、本実施の形態のフリップフロップにおいて、第3のトランジスタ103のLの値
は、第4のトランジスタ104のLの値よりも大きいことが好ましく、より好ましくは2
倍乃至3倍である。これにより、本実施の形態のフリップフロップは、第3のトランジス
タ103のW/Lの値が小さくなるため、第4のトランジスタ104のWの値を小さくす
ることができ、レイアウト面積を縮小を図ることができる。
【0106】
なお、図1と同様の動作を行うものであれば、各トランジスタの配置及び数などは図1
限定されない。図1のフリップフロップの動作を説明した図3から分かるように、本実施
の形態では、セット期間、選択期間、リセット期間、第1の非選択期間及び第2の非選択
期間は、それぞれ図3(A)乃至(E)に示す実線のように導通がとれていればよい。よ
って、これを満たすようにトランジスタ等を配置し、動作させうる構成であれば、トラン
ジスタ、その他の素子(抵抗素子、容量素子など)、ダイオード、スイッチ、様々な論理
回路などを新たに配置してもよい。
【0107】
例えば、図4(A)に示すフリップフロップは、第1のトランジスタ101のゲート電極
と第2の電極との間に容量素子401を配置することで、選択期間でのブートストラップ
動作をより安定して行うことができる。さらに、図4(A)のフリップフロップは、第1
のトランジスタ101のゲート電極と第2の電極との間の寄生容量を小さくできるため、
各トランジスタが高速にスイッチングできる。あるいは、図4(B)に示すように、容量
素子401としてトランジスタ402を用いてもよい。トランジスタ402は、ゲート電
極がノード141に接続され、第1の電極及び第2の電極が第3の配線123に接続され
ることで、大きな容量成分を持つ容量素子として機能することができる。ただし、トラン
ジスタ402は、第1の電極及び第2の電極のうちどちらか一方を浮遊としても容量素子
として機能できる。なお、図1の構成と共通するところは共通の符号を用いてその説明を
省略する。
【0108】
なお、容量素子401は、絶縁層としてゲート絶縁膜を用いて導電層としてゲート電極層
及び配線層を用いてもよいし、絶縁層としてゲート絶縁膜を用いて導電層としてゲート電
極層及び不純物が添加された半導体層を用いてもよいし、絶縁層として層間膜(絶縁膜)
を用いて導電層として配線層及び透明電極層を用いてもよい。ただし、容量素子401は
、導電膜としてゲート電極層及び配線層を用いる場合、ゲート電極層を第1のトランジス
タ101のゲート電極と接続し、配線層を第1のトランジスタ101の第2の電極と接続
するとよい。より望ましくは、導電膜としてゲート電極層及び配線層を用いる場合、ゲー
ト電極層を第1のトランジスタ101のゲート電極と直接接続し、配線層を第1のトラン
ジスタ101の第2の電極と直接接続するとよい。なぜなら、容量素子401の配置によ
るフリップフロップのレイアウト面積の増加が小さくなるからである。
【0109】
別の例として、図4(C)に示すフリップフロップは、第1のトランジスタ101の第1
の電極を第1の配線121に接続することで(第1のトランジスタ101をダイオード接
続することで)、第8の配線128が不必要になり、配線及び電源(V1)を1つ減らす
ことができる。なお、図1の構成と共通するところは共通の符号を用いてその説明を省略
する。
【0110】
別の例として、図4(D)に示すフリップフロップは、第3のトランジスタ103の代わ
りに抵抗素子403を用いることで、配線及び電源を1つ減らすことができる。さらに、
図4(D)のフリップフロップは、第2の非選択期間においてノード142の電位を第6
の配線126の電位(V1)と等しくできるので、駆動能力の向上を図ることができる。
なお、図1の構成と共通するところは共通の符号を用いてその説明を省略する。
【0111】
別の例として、図7(A)に示すフリップフロップは、第2のトランジスタ102のゲー
ト電極を任意の信号が入力される配線711に接続することで、第2のトランジスタ10
2のゲート電極に逆バイアスを印加できる。さらに、第2のトランジスタ102のVgs
を小さくできる。したがって、第2のトランジスタ102のしきい値シフトをさらに抑制
することができる。なお、図1の構成と共通するところは共通の符号を用いてその説明を
省略する。
【0112】
別の例として、図7(B)に示すフリップフロップは、第2のトランジスタ102のゲー
ト電極が第6の配線126に接続されることで、セット期間においても第2のトランジス
タ102をオンできるため、駆動能力の向上を図ることができる。さらに、第3の配線1
23のノイズの低減を図ることができる。なお、図1の構成と共通するところは共通の符
号を用いてその説明を省略する。
【0113】
別の例として図7(C)に示すフリップフロップは、第3のトランジスタ103の代わり
に、ダイオード接続のトランジスタ701及びダイオード接続のトランジスタ702を用
いることで、配線及び電源を1つ減らすことができる。トランジスタ701の第1の電極
、トランジスタ702の第2の電極及びトランジスタ701のゲート電極が第6の配線1
26に接続され、トランジスタ701の第2の電極、トランジスタ702の第2の電極及
びトランジスタ702のゲート電極がノード141に接続される。つまり、第6の配線1
26とノード141との間に2つの逆向きのダイオードが並列に接続される。なお、図1
の構成と共通するところは共通の符号を用いてその説明を省略する。
【0114】
別の例として、図21(A)に示すように、第6のトランジスタ106は必ずしも必要で
はない。なぜなら、第6のトランジスタ106は、非選択期間においてノード141の電
位をLレベルに維持することができれば、必ずしも必要ではないからである。よって、図
21(A)のフリップフロップは、トランジスタ数を減らすことができるため、レイアウ
ト面積の縮小などのメリットを得ることができる。なお、図1の構成と共通するところは
共通の符号を用いてその説明を省略する。
【0115】
別の例として、図21(B)に示すように、第4のトランジスタ104の代わりに、第8
のトランジスタ2108を用いてもよい。第8のトランジスタ2108の第1の電極が第
12の配線2132に接続され、第8のトランジスタ2108の第2の電極がノード14
2に接続され、第8のトランジスタ2108のゲート電極が第1の配線121に接続され
る。さらに、第12の配線2132にはV2が供給される。こうすることで、図21(B
)のフリップフロップは、スタート信号によって第8のトランジスタ2108のオン・オ
フが制御されるため、セット期間においてノード142の電位の立ち下がり時間を短くす
ることができ、かつ、第2のトランジスタ102及び第6のトランジスタ106がオフす
る時間も早くすることができる。さらに、図21(B)のフリップフロップは、第6のト
ランジスタ106がオフする時間が早くなるため、セット期間においてノード141の電
位の立ち上がり時間を短くすることができる。こうして、図21(B)のフリップフロッ
プは、フリップフロップの駆動能力の向上を図ることができる。なお、図1の構成と共通
するところは共通の符号を用いてその説明を省略する。
【0116】
なお、第8の配線128は、第4の配線124、第9の配線129、第10の配線130
又は第11の配線131に接続されていてもよい。
【0117】
別の例として、図21(C)に示すように、第8のトランジスタ2108を追加してもよ
い。第8のトランジスタ2108は、スタート信号がHレベルの場合にノード142の電
位をLレベルにできればよいので、トランジスタサイズを小さくできる。さらに、図22
(C)のフリップフロップは、スタート信号によって第8のトランジスタ2108のオン
・オフが制御されるので、図22(B)のフリップフロップと同様に、フリップフロップ
の駆動能力の向上を図ることができる。なお、図1図21(B)の構成と共通するとこ
ろは共通の符号を用いてその説明を省略する。
【0118】
なお、図1と同様の動作を行うものであれば、各配線の接続関係は図1に限定されない。
図1のフリップフロップの動作を説明した図3から分かるように、本実施の形態では、セ
ット期間、選択期間、リセット期間、第1の非選択期間及び第2の非選択期間は、それぞ
図3(A)乃至(E)に示す実線のように導通がとれていればよい。よって、これを満
たすように各配線が配置又は接続されていればよい。
【0119】
例えば、図5(A)に示すように、第2のトランジスタ102の第1の電極、第4のトラ
ンジスタ104の第1の電極、第6のトランジスタ106の第1の電極及び第7のトラン
ジスタ107の第1の電極が第6の配線506に接続されていてもよい。さらに、第3の
トランジスタ103の第1の電極及び第5のトランジスタ105の第1の電極が第7の配
線507に接続されていてもよい。こうして、図5(A)のフリップフロップは、図1
フリップフロップに比べて、配線数を11本から7本に減らすことができる。さらに、図
5(A)のフリップフロップは、配線数が減ることによって、シフトレジスタの歩留まり
の向上を図ることができる。さらに、図5(A)のフリップフロップは、配線の引き回し
面積を小さくでき、シフトレジスタのレイアウト面積の縮小を図ることができる。さらに
図5(A)のフリップフロップは、各配線の幅を大きくできるため電圧降下を小さくで
き、シフトレジスタの駆動能力の向上を図ることができる。なお、図1の構成と共通する
ところは共通の符号を用いてその説明を省略する。
【0120】
なお、図5(A)に示す第6の配線506は、図1に示した第4の配線124、第9の配
線129、第10の配線130及び第11の配線131に相当する。さらに、図5(A)
に示す第7の配線127は、図1に示した第7の配線127及び第8の配線128に相当
する。さらに、図5(A)に示す第1の配線501、第2の配線502、第3の配線50
3、第4の配線504及び第5の配線505は、それぞれ図1に示した第1の配線121
、第2の配線122、第3の配線123、第5の配線125、第6の配線126に相当す
る。
【0121】
なお、第6の配線506及び第7の配線507を、それぞれ第1の電源線、第2の電源線
と呼んでもよい。さらに、第1の配線501、第2の配線502、第3の配線503、第
4の配線504及び第5の配線505を、それぞれ第1の信号線、第2の信号線、第3の
信号線、第4の信号線、第5の信号線と呼んでもよい。
【0122】
別の例として、図5(B)に示すように、第4のトランジスタ104の第1の電極が第8
の配線508に接続されてもよい。図5(B)のフリップフロップは、セット期間におい
て第4のトランジスタ104に生じる瞬間電流を第8の配線508に流すことで、第6の
配線506の電圧降下による誤動作を抑制することができる。なお、図1及び図5(A)
の構成と共通するところは共通の符号を用いてその説明を省略する。
【0123】
別の例として、図5(C)に示すように、第2のトランジスタ102の第1の電極が第9
の配線509に接続されてもよい。図5(B)のフリップフロップは、リセット期間にお
いて第2のトランジスタ102に生じる瞬間電流を第9の配線509に流すことで、第6
の配線506の電圧降下による誤動作を抑制することができる。なお、図1及び図5(A
)の構成と共通するところは共通の符号を用いてその説明を省略する。
【0124】
別の例として、図5(D)に示すように、第3のトランジスタ103のゲート電極が第1
0の配線510に接続されてもよい。図5(D)のフリップフロップは、第10の配線5
10にV1よりも低い電位を供給すれば、第2の非選択期間において第2のトランジスタ
102のゲート電極の電位及び第6のトランジスタ106のゲート電極の電位が下がるた
め、第2のトランジスタ102及び第6のトランジスタ106の特性劣化を抑制すること
ができる。なお、図1及び図5(A)の構成と共通するところは共通の符号を用いてその
説明を省略する。
【0125】
なお、図1と同様の動作を行うものであれば、電源電位、信号振幅及び信号タイミングは
図2のタイミングチャートに限定されない。図1のフリップフロップの動作を説明した図
3から分かるように、本実施の形態では、セット期間、選択期間、リセット期間、第1の
非選択期間及び第2の非選択期間は、それぞれ図3(A)乃至(E)に示す実線のように
導通がとれていればよい。よって、これを満たすように電源電位、信号振幅及び信号タイ
ミングを変えてもよい。
【0126】
例えば、図6のタイミングチャートに示すように、第1の配線121、第5の配線125
、第6の配線126にH信号を入力する期間を短くしてもよい。図6は、図2のタイミン
グチャートと比較して、信号がLレベルからHレベルに切り替わるタイミングが期間Ta
1だけ遅延し、信号がHレベルからLレベルに切り替わるタイミングが期間Ta2だけ早
くなっている。つまり、図6は、図2と比較して、信号がHレベルとなる期間(期間Tb
)が期間Ta1+期間Ta2だけ短くなっている。したがって、図6のタイミングチャー
トを適用したフリップフロップは、各配線の瞬間電流が小さくなるため、省電力化、誤動
作の抑制、駆動能力の向上などを図ることができる。さらに、図6のタイミングチャート
を適用したフリップフロップは、リセット期間において、第3の配線123から出力され
る信号の立ち下がり時間を短くできる。。なぜなら、ノード141の電位がLレベルとな
るタイミングが期間Ta1+期間Ta2だけ遅延するので、第5の配線125に入力され
ているL信号が電流能力の大きい(チャネル幅が大きい)第1のトランジスタ101を介
して第3の配線123に供給されるからである。なお、図2のタイミングチャートと共通
するところは共通の符号を用いてその説明を省略する。
【0127】
なお、期間Ta1、期間Ta2及び期間Tbの関係は、((Ta1+Tb)/(Ta1+
Ta2+Tb))×100<10[%]とすることが望ましい。より望ましくは、((T
a1+Tb)/(Ta1+Ta2+Tb))×100<5[%]とすることが望ましい。
さらに、期間Ta1≒期間Ta2とすることが望ましい。
【0128】
別の例として、第7の配線127にVa(V2<Va<V1)を供給すると、リセット期
間及び第2の非選択期間においてノード142の電位がVa−Vth(103)となるた
め、第2のトランジスタ102及び第6のトランジスタ106のしきい値電圧シフトを抑
制することができる。
【0129】
別の例として、第7の配線127にVb(V1+Vth(103)<Vb)を供給すると
、リセット期間及び第2の非選択期間においてノード142の電位がV1となるため、第
2のトランジスタ102及び第6のトランジスタ106をオンしやすくできる。
【0130】
別の例として、第6の配線126に入力されるL信号の電位をVc(Vc<V2)、H信
号の電位をVd(V1>Vd>V2)とすることで、第2のトランジスタ102及び第6
のトランジスタ106のしきい値電圧シフトを抑制することができる。なぜなら、セット
期間及び第1の非選択期間においてノード142の電位がVcとなって、第2のトランジ
スタ102及び第6のトランジスタ106に逆バイアスが印加されるからである。さらに
、リセット期間及び第2の非選択期間においてノード142の電位がVdとなって、第2
のトランジスタ102及び第6のトランジスタ106のVgsが小さくなるからである。
【0131】
図5(A)に示したフリップフロップの上面図の一例を図25に示す。導電層2501は
、第2のトランジスタ102のゲート電極、第6のトランジスタ106のゲート電極とし
て機能する部分を含み、配線2547を介して導電層2502と接続される。導電層25
02は、第3のトランジスタ103の第2の電極、第4のトランジスタ104の第2の電
極として機能する部分を含む。導電層2503は、第2のトランジスタ102の第1の電
極、第6のトランジスタ106の第1の電極、第4のトランジスタ104の第1の電極と
して機能する部分を含み、第6の配線506と接続される。導電層2504は、第2のト
ランジスタ102の第2の電極として機能する部分を含み、配線2548を介して第3の
配線503と接続される。導電層2505は、第5のトランジスタ105の第2の電極、
第7のトランジスタ107の第2の電極として機能する部分を含み、配線2549を介し
て導電層2510と接続される。導電層2506は、第7のトランジスタ107の第1の
電極として機能する部分を含み、第6の配線506と接続される。導電層2507は、第
1のトランジスタ101の第1の電極として機能する部分を含み、配線2541を介して
第4の配線504と接続される。導電層2508は、第1のトランジスタ101の第2の
電極として機能する部分を含み、配線2548を介して第3の配線503と接続される。
導電層2510は、第1のトランジスタ101のゲート電極、第4のトランジスタ104
のゲート電極として機能する部分を含む。導電層2511は、第7のトランジスタ107
のゲート電極として機能する部分を含み、配線2546を介して第2の配線502と接続
される。導電層2512は、第3のトランジスタ103のゲート電極として機能する部分
を含み、配線2544を介して第7の配線507に接続される。導電層2513は、第3
のトランジスタ103の第1の電極として機能する部分を含み、配線2543を介して第
5の配線505と接続される。導電層2514は、第5のトランジスタ105のゲート電
極として機能する部分を含み、配線2545を介して第1の配線501と接続される。導
電層2515は、第6のトランジスタ106の第2の電極として機能する部分を含み、配
線2547を介して導電層2510と接続される。
【0132】
なお、第1のトランジスタ101のゲート電極、第1の電極及び第2の電極として機能す
る部分は、それぞれを含む導電層と半導体層2581とが重なって形成される部分である
。第2のトランジスタ102のゲート電極、第1の電極及び第2の電極として機能する部
分は、それぞれを含む導電層と半導体層2582とが重なって形成される部分である。第
3のトランジスタ103のゲート電極、第1の電極及び第2の電極として機能する部分は
、それぞれを含む導電層と半導体層2583とが重なって形成される部分である。第4の
トランジスタ104のゲート電極、第1の電極及び第2の電極として機能する部分は、そ
れぞれを含む導電層と半導体層2584とが重なって形成される部分である。第5のトラ
ンジスタ105のゲート電極、第1の電極及び第2の電極として機能する部分は、それぞ
れを含む導電層と半導体層2585とが重なって形成される部分である。第6のトランジ
スタ106のゲート電極、第1の電極及び第2の電極として機能する部分は、それぞれを
含む導電層と半導体層2586とが重なって形成される部分である。第7のトランジスタ
107のゲート電極、第1の電極及び第2の電極として機能する部分は、それぞれを含む
導電層と半導体層2587とが重なって形成される部分である。
【0133】
上述した本実施の形態のフリップフロップを有するシフトレジスタの構成及び駆動方法に
ついて説明する。
【0134】
本実施の形態のシフトレジスタの構成について図10を参照して説明する。図10のシフ
トレジスタは、n個のフリップフロップ(フリップフロップ1001_1〜フリップフロ
ップ1001_n)を有する。
【0135】
図10のシフトレジスタの接続関係について説明する。図10のシフトレジスタは、i段
目のフリップフロップ1001_i(フリップフロップ1001_1〜1001_nのう
ちいずれか一)は、第2の配線1012、第3の配線1013、第4の配線1014、第
5の配線1015、第6の配線1016、第8の配線1018_i−1、第8の配線10
18_i及び第8の配線1018_i+1に接続される。ただし、1段目のフリップフロ
ップ1001_1は、第1の配線1011、第2の配線1012、第3の配線1013、
第4の配線1014、第5の配線1015、第6の配線1016、第8の配線1018_
1及び第8の配線1018_2に接続される。さらに、n段目のフリップフロップ100
1_nは、第2の配線1012、第3の配線1013、第4の配線1014、第5の配線
1015、第6の配線1016、第7の配線1017、第8の配線1018_n−1及び
第8の配線1018_nに接続される。
【0136】
第1の配線1011は、フリップフロップ1001_1の図1に示す第1の配線121に
接続される。第2の配線1012は、奇数段目のフリップフロップでは図1に示す第5の
配線125に接続され、偶数段目のフリップフロップでは図1に示す第6の配線126に
接続される。第3の配線1013は、奇数段目のフリップフロップでは図1に示す第6の
配線126に接続され、偶数段目のフリップフロップでは図1に示す第5の配線125に
接続される。第4の配線1014は、全段のフリップフロップで図1に示す第7の配線1
27に接続される。第5の配線1015は、全段のフリップフロップで図1に示す第8の
配線128に接続される。第6の配線1016は、全段のフリップフロップで図1に示す
第4の配線124、第9の配線129、第10の配線130及び第11の配線131に接
続される。第8の配線1018_iは、フリップフロップ1001_i−1の図1に示す
第2の配線122、フリップフロップ1001_iの図1に示す第3の配線123及びフ
リップフロップ1001_i+1の図1に示す第1の配線121に接続される。ただし、
第8の配線1018_1は、フリップフロップ1001_1の図1に示す第3の配線12
3及びフリップフロップ1001_2の図1に示す第1の配線121に接続される。さら
に、第8の配線1018_nは、フリップフロップ1001_n−1の図1に示す第2の
配線122及びフリップフロップ1001_nの図1に示す第3の配線123に接続され
る。
【0137】
なお、第4の配線1014及び第5の配線1015にはそれぞれV1の電位が供給され、
第6の配線1016にはV2の電位が供給される。
【0138】
なお、第1の配線1011、第2の配線1012、第3の配線1013及び第7の配線1
017にはそれぞれ信号が入力される。第1の配線1011に入力される信号はスタート
信号であり、第2の配線1012に入力される信号は第1のクロック信号であり、第3の
配線1013に入力される信号は第2のクロック信号であり、第7の配線1017に入力
される信号はリセット信号である。さらに、第1の配線1011、第2の配線1012、
第3の配線1013及び第7の配線1017にそれぞれ入力される信号は、H信号の電位
がV1、L信号の電位がV2のデジタル信号である。
【0139】
なお、第1の配線1011〜第7の配線1017には、様々な信号、電源電位又は電流が
入力されてもよい。
【0140】
なお、第8の配線1018_1〜第8の配線1018_nからは信号が出力される。例え
ば、第8の配線1018_iから出力される信号は、フリップフロップ1001_iの出
力信号となる。さらに、第8の配線1018_iから出力される信号は、フリップフロッ
プ1001_i+1のスタート信号及びフリップフロップ1001_i−1のリセット信
号でもある。
【0141】
なお、第1の配線1011乃至第7の配線1017に入力される信号又は供給される電圧
が同じ場合には、第1の配線1011乃至第7の配線1017それぞれは接続されてもよ
いし、同一の配線としてもよい。
【0142】
次に、図10に示したシフトレジスタの動作について、図11のタイミングチャート及び
図12のタイミングチャートを参照して説明する。ここで、図11のタイミングチャート
は、走査期間と帰線期間とに分割されている。走査期間は、第8の配線1018_1から
の選択信号の出力が開始して第8の配線1018_nからの選択信号の出力が終了するま
での期間である。帰線期間は、第8の配線1018_nからの選択信号の出力が終了して
第8の配線1018_1からの選択信号の出力が開始されるまでの期間である。
【0143】
なお、図11において、第1の配線1011に入力される信号1111、第2の配線10
12に入力される信号1112、第3の配線1013に入力される信号1113、第7の
配線1017に入力される信号1117、第8の配線1018_1に出力される信号第8
の配線1018_2及び第8の配線1018_nに出力される信号1118_nを示して
いる。さらに、図12において、第1の配線1011に入力される信号1211、第8の
配線1018_1に出力される信号1218_1、第8の配線1018_iに出力される
信号1218_i、第8の配線1018_i+1に出力される信号1218_i+1及び
第8の配線1018_nに出力される信号1218_nを示している。
【0144】
図12に示すように、例えば、フリップフロップ1001_iが選択期間(になると、第
8の配線1018_iからH信号が出力される。このとき、フリップフロップ1001_
i+1はセット期間となる。その後、フリップフロップ1001_iはリセット期間にな
って、第8の配線1018_iからL信号が出力される。このとき、フリップフロップ1
001_i+1は選択期間となる。その後、フリップフロップ1001_iは第1の非選
択期間になって、第8の配線1018_iが浮遊状態になって電位をLレベルに維持する
。このとき、フリップフロップ1001_i+1はリセット期間となる。その後、フリッ
プフロップ1001_iは第2の非選択期間になって、第8の配線1018_iからL信
号が出力される。このとき、フリップフロップ1001_i+1は第1の非選択期間とな
る。こうして、フリップフロップ1001_iは、次のセット期間まで、第1の非選択期
間及び第2の非選択期間を繰り返す。
【0145】
以上のことから、図10のシフトレジスタは、選択信号を第8の配線1018_1から順
に第8の配線1018_nまで出力することができる。つまり、図10のシフトレジスタ
は、第8の配線1018_1〜第8の配線1018_nを走査することができる。したが
って、図10のシフトレジスタは、シフトレジスタとしての機能を十分得ることができる
【0146】
さらに、最終段のフリップフロップ1001_nに入力されるリセット信号は、第7の配
線1017を介して入力されることを特徴とする。こうすることで、図10のシフトレジ
スタは、ダミーのフリップフロップが必要なくなるため、レイアウト面積を縮小すること
ができる。ただし、ダミーのフリップフロップが配置されていてもよい。
【0147】
さらに、図10のシフトレジスタは、第1の配線1011に入力する信号のタイミングに
よって、自由に帰線期間を決定することができる。
【0148】
さらに、図10のシフトレジスタは、本実施の形態に示したフリップフロップを適用する
ことで、トランジスタのしきい値シフトの抑制を図ることができる。さらに、図10のシ
フトレジスタは、長寿命化を図ることができる。さらに、図10のシフトレジスタは、駆
動能力の向上を図ることができる。さらに、誤作動の抑制を図ることができる。さらに、
図10のシフトレジスタは、工程の簡略化などを図ることができる。
【0149】
なお、図10と同様の動作を行うものであれば、図10の構成に限定されない。
【0150】
例えば、図13に示すように、各フリップフロップの出力信号をそれぞれバッファを介し
て出力してもよい。図13のシフトレジスタは、フリップフロップ1001_1〜フリッ
プフロップ1001_nがそれぞれバッファ1301_1〜バッファ1301_nを介し
て第8の配線1018_1〜第8の配線1018_nに接続されるため、広い駆動能力を
得ることができる。なぜなら、第8の配線1018_1〜第8の配線1018_nそれぞ
れに大きな負荷が接続されると、第8の配線1018_1〜第8の配線1018_nそれ
ぞれから出力される信号に遅延及びなまりが生じる。つまり、第8の配線1018_1〜
第8の配線1018_nそれぞれから出力される信号の遅延及びなまりがシフトレジスタ
の動作に影響しないからである。なお、図10の構成と共通するところは共通の符号を用
いてその説明を省略する。
【0151】
なお、バッファ1301_1〜バッファ1301_nそれぞれは、NAND、NORなど
の論理回路や、オペアンプなどや、これらを組み合わせた回路を用いることができる。つ
まり、インバータ又はアナログバッファなどを用いることができる。さらに、バッファ1
301_1〜バッファ1301_nそれぞれは、フリップフロップがNチャネル型トラン
ジスタで構成されている場合、Nチャネル型トランジスタで構成されることが望ましい。
さらに、バッファ1301_1〜バッファ1301_nそれぞれは、ブートストラップ動
作を行えるような構成にすることが望ましい。さらに、バッファ1301_1〜バッファ
1301_nそれぞれの駆動電圧(負電源と正電源との電位差)は、フリップフロップ1
001_1〜フリップフロップ1001_nそれぞれの駆動電圧よりも大きいほうが好ま
しい。
【0152】
ここで、図13に示すシフトレジスタが有するバッファ1301_1〜バッファ1301
_nの一例について図123(A)及び図123(B)を参照して説明する。図123
A)に示すバッファ8000は、配線8011と配線8012と間にインバータ8001
a、インバータ8001b、インバータ8001cが接続されることで、配線8011に
入力される信号の反転信号が配線8012から出力される。ただし、配線8011と配線
8012と間に接続されるインバータの数に限定はなく、例えば配線8011と配線80
12と間に偶数個のインバータが接続される場合は、配線8011に入力される信号と同
じ極性の信号が配線8012から出力される。さらに、図123(B)のバッファ810
0に示すように、直列に接続されたインバータ8002a、インバータ8002b及びイ
ンバータ8002cと、直列に配置されたインバータ8003a、インバータ8003b
及びインバータ8003cとが並列に接続されてもよい。図123(B)のバッファ81
00は、トランジスタの特性のバラツキを平均化できるため、配線8012から出力され
る信号の遅延及びなまりを低減できる。さらに、インバータ8002a及びインバータ8
002aの出力、並びにインバータ8002b及びインバータ8002bの出力は、お互
いに接続されてもよい。
【0153】
なお、図123(A)において、インバータ8001aが有するトランジスタのW<イン
バータ8001bが有するトランジスタのW<インバータ8001cが有するトランジス
タのWとすることが好ましい。なぜなら、インバータ8001aのWが小さいことで、フ
リップフロップの駆動能力(具体的には図1のトランジスタ101のW/Lの値)を小さ
くできるので、本実施の形態のシフトレジスタは、レイアウト面積を小さくできる。同様
に、図123(B)において、インバータ8002aが有するトランジスタのW<インバ
ータ8002bが有するトランジスタのW<インバータ8002cが有するトランジスタ
のWとすることが好ましい。同様に、図123(B)において、インバータ8003aが
有するトランジスタのW<インバータ8003bが有するトランジスタのW<インバータ
8003cが有するトランジスタのWとすることが好ましい。さらに、インバータ800
2aが有するトランジスタのW=インバータ8003aが有するトランジスタのW、イン
バータ8002bが有するトランジスタのW=インバータ8003bが有するトランジス
タのW、インバータ8002cが有するトランジスタのW=インバータ8003cが有す
るトランジスタのWとすることが好ましい。
【0154】
なお、図123(A)及び図123(B)に示すインバータとしては、入力された信号を
反転して出力できるものであれば特に限定されない。例えば、図123(C)に示すよう
に、第1のトランジスタ8201及び第2のトランジスタ8202によってインバータを
構成してもよい。さらに、第1の配線には信号が入力され、第2の配線8212からは信
号が出力され、第3の配線8213にはV1が供給され、第4の配線8214にはV2が
供給される。図123(C)のインバータは、第1の配線8211にH信号を入力すると
、V1−V2を第1のトランジスタ8201と第2のトランジスタ8202で分割した電
位(第1のトランジスタ8201のW/L<第2のトランジスタ8202のW/L)を、
第2の配線8212から出力する。さらに、図123(C)のインバータは、第1の配線
8211にL信号を入力すると、V1−Vth(8201)(Vth(8201):第1
のトランジスタ8201のしきい値電圧)を第2の配線8212から出力する。さらに、
第1のトランジスタ8201は抵抗成分を有する素子であればPN接合ダイオードでもよ
いし、単に抵抗素子としてもよい。
【0155】
さらに、図123(D)に示すように、第1のトランジスタ8301、第2のトランジス
タ8302、第3のトランジスタ8303及び第4のトランジスタ8304によってイン
バータを構成してもよい。さらに、第1の配線8311には信号が入力され、第2の配線
8312からは信号が出力され、第3の配線8313及び第5の配線8315にはV1が
供給され、第4の配線8314及び第6の配線8316にはV2が供給される。図123
(D)のインバータは、第1の配線8311にH信号を入力すると、V2を第2の配線8
312から出力する。このとき、ノード8341は電位をLレベルとするため第1のトラ
ンジスタ8301はオフする。さらに、図123(D)のインバータは、第1の配線83
11にL信号を入力すると、V1を第2の配線8312から出力する。このとき、ノード
8341の電位がV1−Vth(8303)(Vth(8303):第3のトランジスタ
8303のしきい値電圧)となると、ノード8341が浮遊状態となり、ノード8341
の電位がブートストラップ動作によってV1+Vth(8301)(Vth(8301)
:第1のトランジスタ8301のしきい値電圧)よりも高くなるので、第1のトランジス
タ8301はオンする。さらに、第1のトランジスタ8301はブートストラップ用トラ
ンジスタとして機能するため、第2の電極とゲート電極との間に容量素子が配置されても
よい。
【0156】
さらに、図26(A)に示すように、第1のトランジスタ8401、第2のトランジスタ
8402、第3のトランジスタ8403及び第4のトランジスタ8404によってインバ
ータを構成してもよい。図26(A)のインバータは、2入力型のインバータであり、ブ
ートストラップ動作が可能である。さらに、第1の配線8411には信号が入力され、第
2の配線8412には反転信号が入力され、第3の配線8413からは信号が出力され、
第4の配線8414及び第6の配線8416にはV1が供給され、第5の配線8415及
び第7の配線8417にはV2が供給される。図26(A)のインバータは、第1の配線
8411にL信号、第2の配線8412にH信号を入力すると、V2を第3の配線841
3から出力する。このとき、ノード8441の電位はV2となるため、第1のトランジス
タ8401はオフする。さらに、図26(A)のインバータは、第1の配線8411にH
信号、第2の配線8412にL信号を入力すると、V1を第3の配線8413から出力す
る。このとき、ノード8441の電位がV1−Vth(8403)(Vth(8403)
:第3のトランジスタ8403のしきい値電圧)となると、ノード8441が浮遊状態と
なり、ノード8441の電位がブートストラップ動作によってV1+Vth(8401)
(Vth(8401):第1のトランジスタ8401のしきい値電圧)よりも高くなるの
で、第1のトランジスタ8401はオンする。さらに、第1のトランジスタ8401はブ
ートストラップ用トランジスタとして機能するため、第2の電極とゲート電極との間に容
量素子が配置されてもよい。さらに、第1の配線8411及び第2の配線8412のうち
一方には、図1に示す第3の配線123を接続し、他方には図1に示すノード142を接
続するとよい。
【0157】
さらに、図26(B)に示すように、第1のトランジスタ8501、第2のトランジスタ
8502及び第3のトランジスタ8503によって、インバータを構成してもよい。図2
6(B)のインバータは、2入力型のインバータであり、ブートストラップ動作が可能で
ある。さらに、第1の配線8511には信号が入力され、第2の配線8512には反転信
号が入力され、第3の配線8513からは信号が出力され、第4の配線8514及び第6
の配線8516にはV2が供給され、第5の配線8515にはV2が供給される。図26
(B)のインバータは、第1の配線8511にL信号、第2の配線8512にH信号を入
力すると、V2を第3の配線8513から出力する。このとき、ノード8541の電位は
V2となるため、第1のトランジスタ8501はオフする。さらに、図26(B)のイン
バータは、第1の配線8511にH信号、第2の配線8512にL信号を入力すると、V
1を第3の配線8513から出力する。このとき、ノード8541の電位がV1−Vth
(8503)(Vth(8503):第3のトランジスタ8503のしきい値電圧)とな
ると、ノード8541が浮遊状態となり、ノード8541の電位がブートストラップ動作
によってV1+Vth(8501)(Vth(8501):第1のトランジスタ8501
のしきい値電圧)よりも高くなるので、第1のトランジスタ8501はオンする。さらに
、第1のトランジスタ8501はブートストラップ用トランジスタとして機能するため、
第2の電極とゲート電極との間に容量素子が配置されてもよい。さらに、第1の配線85
11及び第2の配線8512のうち一方には、図1に示す第3の配線123を接続し、他
方には図1に示すノード142を接続するとよい。
【0158】
さらに、図26(C)に示すように、第1のトランジスタ8601、第2のトランジスタ
8602、第3のトランジスタ8603及び第4のトランジスタ8604によってインバ
ータを構成してもよい。図26(C)のインバータは、2入力型のインバータであり、ブ
ートストラップ動作が可能である。さらに、第1の配線8611には信号が入力され、第
2の配線8612には反転信号が入力され、第3の配線8613からは信号が出力され、
第4の配線8614にはV1が供給され、第5の配線8615及び第6の配線8616に
はV2が供給される。図26(A)のインバータは、第1の配線8611にL信号、第2
の配線8612にH信号を入力すると、V2を第3の配線8613から出力する。このと
き、ノード8641の電位はV2となるため、第1のトランジスタ8601はオフする。
さらに、図26(C)のインバータは、第1の配線8611にH信号、第2の配線861
2にL信号を入力すると、V1を第3の配線8613から出力する。このとき、ノード8
641の電位がV1−Vth(8603)(Vth(8603):第3のトランジスタ8
603のしきい値電圧)となると、ノード8641が浮遊状態となり、ノード8641の
電位がブートストラップ動作によってV1+Vth(8601)(Vth(8601):
第1のトランジスタ8601のしきい値電圧)よりも高くなるので、第1のトランジスタ
8601はオンする。さらに、第1のトランジスタ8601はブートストラップ用トラン
ジスタとして機能するため、第2の電極とゲート電極との間に容量素子が配置されてもよ
い。さらに、第1の配線8611及び第2の配線8612のうち一方には、図1に示す第
3の配線123を接続し、他方には図1に示すノード142を接続するとよい。
【0159】
別の例として、フリップフロップ1001_nに入力するリセット信号は、シフトレジス
タの他の入力信号又は出力信号を用いることができる。つまり、フリップフロップ100
1_nに入力するリセット信号をシフトレジスタ内部で生成することによって、一つの配
線及び一つの信号を削減できる。例えば、フリップフロップ1001_nが偶数段目の場
合は、図14に示すように、第8の配線1018_1に接続されていてもよい。。別の例
として、フリップフロップ1001_nが偶数段目の場合は、図15に示すように、第1
の配線1011に接続されていてもよい。別の例として、図17に示すようにダミーのフ
リップフロップ1001_dを用いて、フリップフロップ1001_nに入力するリセッ
ト信号を生成してもよい。ダミーのフリップフロップ1001_dは、フリップフロップ
1001_n−1と同様のものを用いることができる。ただし、ダミーのフリップフロッ
プ1001_dの図1に示す第2の配線122は、図17の第6の配線1016に接続さ
れる。なお、図10の構成と共通するところは共通の符号を用いてその説明を省略する。
【0160】
続いて、上述した本実施の形態のシフトレジスタを有する表示装置の構造及び駆動方法に
ついて説明する。ただし、本実施の形態の表示装置は、少なくとも本実施の形態のフリッ
プフロップを有していればよい。
【0161】
本実施の形態の表示装置の構成について図18を参照して説明する。図18の表示装置は
、信号線駆動回路1801、走査線駆動回路1802及び画素部1804を有し、画素部
1804には、信号線駆動回路1801から列方向に伸張して配置された複数の信号線S
1〜Sm、走査線駆動回路1802から行方向に伸張して配置された複数の走査線G1〜
Gn及び信号線S1〜Sm並びに走査線G1〜Gnに対応してマトリクス状に配置された
複数の画素1803を有する。そして、各画素1803は、信号線Sj(信号線S1〜S
mのうちいずれか一)、走査線Gi(走査線G1〜Gnのうちいずれか一)と接続される
。さらに、走査線駆動回路1802を駆動回路と呼んでもよい。
【0162】
なお、走査線駆動回路1802として、本実施の形態のシフトレジスタを適用することが
できる。もちろん、信号線駆動回路1801にも本実施の形態のシフトレジスタを用いて
もよい。
【0163】
なお、走査線G1〜Gnは、図10図12図13図14図15及び図17に示し
た第8の配線1808_1〜第8の配線1808_nに接続される。
【0164】
なお、信号線及び走査線は、単に配線と呼んでもよい。さらに、信号線駆動回路1801
及び走査線駆動回路1802は、それぞれを駆動回路と呼んでもよい。
【0165】
なお、画素1803は、少なくとも1つのスイッチング素子、1つの容量素子及び画素電
極を有している。ただし、画素1803は、複数のスイッチング素子又は複数の容量素子
を有していてもよい。さらに、容量素子は必ずしも必要ではない。さらに、画素1803
は、さらに飽和領域で動作するトランジスタを有していてもよい。さらに、画素1803
は、液晶素子又はEL素子などの表示素子を有していてもよい。ここで、スイッチング素
子として、トランジスタ及びPN接合ダイオードを用いることができる。ただし、スイッ
チング素子としてトランジスタを用いる場合は、トランジスタが線形領域で動作すること
が望ましい。さらに、走査線駆動回路1802がNチャネル型のトランジスタのみで構成
される場合は、スイッチング素子としてNチャネル型トランジスタを用いることが望まし
い。さらに、走査線駆動回路1802がPチャネル型のトランジスタのみで構成される場
合は、スイッチング素子としてPチャネル型トランジスタを用いることが望ましい。
【0166】
なお、走査線駆動回路1802及び画素部1804は絶縁基板1805上に形成され、信
号線駆動回路1801は絶縁基板1805上に形成されない。信号線駆動回路1801は
、単結晶基板上、SOI基板上若しくは絶縁基板1805とは別の絶縁基板上に形成され
ている。そして、信号線駆動回路1801は、FPCなどのプリント基板を介して、信号
線S1〜Smと接続される。ただし、信号線駆動回路1801は絶縁基板1805上に形
成されていてもよいし、信号線駆動回路1801の一部の機能を構成する回路が絶縁基板
1805上に形成されてもよい。
【0167】
なお、配線、電極、導電層、導電膜、端子などは、アルミニウム(Al)、タンタル(T
a)、チタン(Ti)、モリブデン(Mo)、タングステン(W)、ネオジウム(Nd)
、クロム(Cr)、ニッケル(Ni)、白金(Pt)、金(Au)、銀(Ag)、銅(C
u)、マグネシウム(Mg)、スカンジウム(Sc)、コバルト(Co)、亜鉛(Zn)
、ニオブ(Nb)、シリコン(Si)、リン(P)、ボロン(B)、ヒ素(As)、ガリ
ウム(Ga)、インジウム(In)、錫(Sn)、酸素(O)で構成された群から選ばれ
た一つもしくは複数の元素、または、前記群から選ばれた一つもしくは複数の元素を成分
とする化合物、合金材料(例えば、インジウム錫酸化物(ITO)、インジウム亜鉛酸化
物(IZO)、酸化珪素を含むインジウム錫酸化物(ITSO)、酸化亜鉛(ZnO)、
アルミネオジウム(Al−Nd)、マグネシウム銀(Mg−Ag)、モリブデンニオブ(
Mo−Nb)など)で形成されることが望ましい。または、配線、電極、導電層、導電膜
、端子などは、これらの化合物を組み合わせた物質などを有して形成されることが望まし
い。もしくは、前記群から選ばれた一つもしくは複数の元素とシリコンの化合物(シリサ
イド)(例えば、アルミシリコン、モリブデンシリコン、ニッケルシリサイドなど)、前
記群から選ばれた一つもしくは複数の元素と窒素の化合物(例えば、窒化チタン、窒化タ
ンタル、窒化モリブデン等)を有して形成されることが望ましい。
【0168】
なお、シリコン(Si)には、n型不純物(リンなど)またはp型不純物(ボロンなど)
を含んでいてもよい。シリコンが不純物を含むことにより、導電率が向上できるる。ある
いは、通常の導体と同様な振る舞いをすることが可能となる。従って、配線、電極などと
して利用しやすくなる。
【0169】
なお、シリコンは、単結晶、多結晶(ポリシリコン)、微結晶(マイクロクリスタルシリ
コン)など、様々な結晶性を有するシリコンを用いることが出来る。あるいは、非晶質(
アモルファスシリコン)などを用いることも出来る。単結晶シリコンまたは多結晶シリコ
ンを用いることにより、配線、電極、導電層、導電膜、端子などの抵抗を小さくすること
が出来る。非晶質シリコンまたは微結晶シリコンを用いることにより、簡単な工程で配線
などを形成することが出来る。
【0170】
なお、アルミニウムまたは銀は、導電率が高いため、信号遅延を低減することができる。
さらに、エッチングしやすいので、パターニングしやすく、微細加工を行うことが出来る
【0171】
なお、銅は、導電率が高いため、信号遅延を低減することが出来る。銅を用いる場合は、
密着性を向上させるため、積層構造にすることが望ましい。
【0172】
なお、モリブデンまたはチタンは、酸化物半導体(ITO、IZOなど)またはシリコン
と接触しても、不良を起こさない、エッチングしやすい、耐熱性が高いなどの利点を有す
るため、望ましい。
【0173】
なお、タングステンは、耐熱性が高いなどの利点を有するため、望ましい。
【0174】
なお、ネオジウムは、耐熱性が高いなどの利点を有するため、望ましい。特に、ネオジウ
ムとアルミニウムとの合金にすると、耐熱性が向上し、アルミニウムがヒロックをおこし
にくくなる。
【0175】
なお、シリコンは、トランジスタが有する半導体層と同時に形成できる、耐熱性が高いな
どの利点を有するため、望ましい。
【0176】
なお、ITO、IZO、ITSO、酸化亜鉛(ZnO)、シリコン(Si)、酸化錫(S
nO)は、透光性を有しているため、光を透過させる部分に用いることができる。たとえ
ば、画素電極や共通電極として用いることができる。
【0177】
なお、配線、電極、導電層、導電膜、端子などは、単層構造でもよいし、多層構造になっ
ていてもよい。単層構造にすることにより、配線、電極、導電層、導電膜、端子などの製
造工程を簡略化することができ、工程日数を少なくでき、コストを低減することが出来る
。あるいは、多層構造にすることにより、それぞれの材料のメリットを生かしつつ、デメ
リットを低減させ、性能の良い配線、電極などを形成することが出来る。たとえば、低抵
抗材料(アルミニウムなど)を多層構造の中に含むことにより、配線の低抵抗化を図るこ
とができる。また、低耐熱性の材料を、高耐熱性の材料で挟む積層構造にすることにより
、低耐熱性の材料の持つメリットを生かしつつ、配線、電極などの耐熱性を高くすること
が出来る。例えば、アルミニウムを含む層を、モリブデン、チタン、ネオジウムなどを含
む層で挟む積層構造にすると望ましい。
【0178】
また、配線、電極など同士が直接接する場合、お互いに悪影響を及ぼすことがある。例え
ば、一方の配線、電極などが他方の配線、電極など材料の中に入っていって、性質を変え
てしまい、本来の目的を果たせなくなることがある。あるいは、高抵抗な部分を形成する
ことがある。あるいは、製造するときに、問題が生じて、正常に製造できなくなることが
ある。そのような場合、積層構造により反応しやすい材料を、反応しにくい材料で挟んだ
り、覆ったりするとよい。例えば、ITOとアルミニウムとを接続させる場合は、ITO
とアルミニウムとの間に、チタン、モリブデン、ネオジウム合金を挟むことが望ましい。
また、シリコンとアルミニウムとを接続させる場合は、ITOとアルミニウムとの間に、
チタン、モリブデン、ネオジウム合金を挟むことが望ましい。
【0179】
なお、配線とは、導電体が配置されているものを言う。線状に伸びていても良いし、伸び
ずに短く配置されていてもよい。したがって、電極は、配線に含まれている。
【0180】
なお、上記説明した配線や電極は、他の表示装置、シフトレジスタ及び画素にも適用する
ことができる。
【0181】
なお、信号線駆動回路1801は、信号線S1〜Smにビデオ信号として電圧又は電流を
入力する。ただし、ビデオ信号はデジタル信号でもよいし、アナログ信号でもよい。さら
に、ビデオ信号は、1フレームごとに正極・負極が反転してもよいし(フレーム反転駆動
)、1行毎に正極・負極が反転してもよいし(ゲートライン反転駆動)、1列毎に正極・
負極が反転してもよいし(ソースライン反転駆動)、1行及び1列毎に正極・負極が反転
してもよい(ドットライン反転駆動)。さらに、ビデオ信号は、信号線S1〜Smに点順
次駆動で入力されてもよいし、線順次駆動で入力されてもよい。さらに、信号線駆動回路
1801は、ビデオ信号だけでなくプリチャージ電圧などの一定電圧を信号線S1〜Sm
に入力してもよい。プリチャージ電圧などの一定電圧は、1ゲート選択期間毎、1フレー
ム毎に入力することが望ましい。
【0182】
なお、走査線駆動回路1802は、走査線G1〜Gnに信号を入力し、走査線G1〜Gn
を1行目から順に選択(以下、走査するともいう)する。そして、走査線駆動回路180
2は、選択された走査線に接続される複数の画素1803を選択する。ここで、1つの走
査線が選択されている期間を1ゲート選択期間と呼び、当該走査線が選択されていない期
間を非選択期間と呼ぶ。さらに、走査線駆動回路1802が走査線に出力する信号を走査
信号と呼ぶ。さらに、走査信号の最大値はビデオ信号の最大値又は信号線の最大電圧より
も大きく、走査信号の最小値はビデオ信号の最小値又は信号線の最小電圧よりも小さいこ
とを特徴とする。
【0183】
なお、画素1803が選択されている場合には、信号線駆動回路1801から信号線を介
して画素1803にビデオ信号が入力される。さらに、画素1803が選択されいない場
合には、画素1803は選択期間に入力されたビデオ信号(ビデオ信号に対応した電位)
を保持している。
【0184】
なお、図示はしないが、信号線駆動回路1801及び走査線駆動回路1802には、複数
の電位及び複数の信号が供給されている。
【0185】
次に、図18に示した表示装置の動作について、図19のタイミングチャートを参照して
説明する。さらに、図19において、1画面分の画像を表示する期間に相当する1フレー
ム期間を示す。ただし、1フレーム期間は特に限定はしないが、画像を見る人がちらつき
(フリッカー)を感じないように少なくとも1/60秒以下とすることが好ましい。
【0186】
なお、図19のタイミングチャートでは、1行目の走査線G1、i行目の走査線Gi、i
+1行目の走査線Gi+1及びn行目の走査線Gnがそれぞれ選択されるタイミングを示
している。
【0187】
図19において、例えばi行目の走査線Giが選択され、走査線Giに接続される複数の
画素1803が選択される。そして、走査線Giに接続される複数の画素1803は、そ
れぞれビデオ信号を入力し、ビデオ信号に応じた電位を保持する。その後、i行目の走査
線Giが非選択になって、i+1行目の走査線Gi+1が選択され、走査線Gi+1に接
続される複数の画素1803が選択される。そして、走査線Gi+1に接続される複数の
画素1803は、それぞれビデオ信号を入力し、ビデオ信号に応じた電位を保持する。こ
のように、1フレーム期間において、走査線G1から走査線Gnまで順に選択され、各々
の走査線に接続される画素1803も順に選択される。そして、各々の走査線に接続され
る複数の画素1803は、それぞれビデオ信号を入力し、ビデオ信号に応じた電位を保持
する。
【0188】
以上のことから、図18の表示装置は、全画素に独立してビデオ信号を入力することがで
きるため、アクティブマトリクス型表示装置としての機能を十分に得ることができる。
【0189】
さらに、図18の表示装置は、走査線駆動回路1802として本実施の形態のシフトレジ
スタを用いるため、トランジスタのしきい値シフトの抑制を図ることが出来る。図18
表示装置は、長寿命化を図ることができる。図18の表示装置は、駆動能力の向上を図る
ことができる。図18の表示装置は、誤動作を抑制できる。図18の表示装置は、工程の
簡略化を図ることができる。
【0190】
さらに、図18の表示装置は、高速動作が必要な信号線駆動回路1801と、走査線駆動
回路1802及び画素1803とを別々の基板上に形成するため、走査線駆動回路180
2が有するトランジスタの半導体層及び画素1803が有するトランジスタの半導体層と
して、アモルファスシリコンを用いることができる。したがって、製造工程の簡略化を図
ることができ、製造コストの削減を図ることができる。さらに、図18の表示装置は、歩
留まりの向上を図ることができる。さらに、本実施の形態の表示装置は、大型化を図るこ
とができる。あるいは、トランジスタの半導体層として、ポリシリコンや多結晶シリコン
を用いても製造工程の簡略化を図ることができる。
【0191】
なお、信号線駆動回路1801と、走査線駆動回路1802及び画素1803とを同一基
板上に形成する場合は、走査線駆動回路1802が有するトランジスタの半導体層及び画
素1803が有するトランジスタの半導体層としてポリシリコンや多結晶シリコンを用い
るとよい。
【0192】
なお、図18のように、画素を選択し、画素に独立してビデオ信号を書き込むことができ
れば、各駆動回路の数や配置などは図18に限定されない。
【0193】
例えば、図20に示すように、走査線G1〜走査線Gnが第1の走査線駆動回路2002
a及び第2の走査線駆動回路2002bによって走査されてもよい。第1の走査線駆動回
路2002a及び第2の走査線駆動回路2002bは、図18に示した走査線駆動回路1
802と同様の構成であり、同じタイミングで走査線G1〜走査線Gnを走査する。さら
に、第1の走査線駆動回路2002a及び第2の走査線駆動回路2002bを、それぞれ
第1の駆動回路、第2の駆動回路と呼んでもよい。
【0194】
図20の表示装置は、第1の走査線駆動回路2002a及び第2の走査線駆動回路200
2bのうち一方に不良が生じても、走査線駆動回路2002a及び第2の走査線駆動回路
2002bのうち他方が走査線G1〜走査線Gnを走査できるため、冗長性を持つことが
できる。さらに、図20の表示装置は、第1の走査線駆動回路2002aの負荷(走査線
の配線抵抗及び走査線の寄生容量)及び第2の走査線駆動回路2002bの負荷を図18
に比べ半分程度にできるため、走査線G1〜走査線Gnに入力される信号(第1の走査線
駆動回路2002a及び第2の走査線駆動回路2002bの出力信号)の遅延及びなまり
を低減できる。さらに、図20の表示装置は、第1の走査線駆動回路2002aの負荷及
び第2の走査線駆動回路2002bの負荷が低減されるので、走査線G1〜走査線Gnを
高速に走査することができる。さらに、走査線G1〜走査線Gnを高速に走査することが
できるので、パネルの大型化又はパネルの高精細化を可能にできる。さらに、図20の表
示装置が有するメリットは、第1の走査線駆動回路2002a及び第2の走査線駆動回路
2002bが有するトランジスタの半導体層にアモルファスシリコンを用いた場合に、さ
らに効果的である。なお、図18の構成と共通するところは共通の符号を用いてその説明
を省略する。
【0195】
別の例として、図8は、画素にビデオ信号を高速に書き込むことができる表示装置である
図8の表示装置は、奇数行目の画素1803には奇数列目の信号線からビデオ信号を入
力し、偶数行目の画素1803には偶数列目の信号線からビデオ信号を入力する。さらに
図8の表示装置は、走査線G1〜走査線Gnのうち奇数段目の走査線が第1の走査線駆
動回路802aによって走査され、走査線G1〜走査線Gnのうち偶数段目の走査線が第
2の走査線駆動回路802bによって走査される。さらに、第1の走査線駆動回路802
bに入力されるスタート信号は、第1の走査線駆動回路802a入力されるスタート信号
よりもクロック信号の1/4周期分遅延して入力される。
【0196】
なお、図8の表示装置は、1フレーム期間において各信号線に1列毎に正極のビデオ信号
と負極のビデオ信号とを入力するだけで、ドット反転駆動をすることができる。さらに、
図8の表示装置は、1フレーム期間毎に、各信号線に入力するビデオ信号の極性を反転す
ることでフレーム反転駆動をすることができる。
【0197】
図8の表示装置の動作について、図9のタイミングチャートを参照して説明する。図9
タイミングチャートでは、1行目の走査線G1、i−1行目の走査線Gi−1、i行目の
走査線Gi、i+1行目の走査線Gi+1及びn行目の走査線Gnがそれぞれ選択される
タイミングを示している。さらに、図9のタイミングチャートでは、1つの選択期間を選
択期間aと選択期間bとに分割している。さらに、図9のタイミングチャートでは、図8
の表示装置がドット反転駆動及びフレーム反転駆動を行う場合について説明する。
【0198】
図9において、例えばi行目の走査線Giの選択期間aは、i−1行目の走査線Gi−1
の選択期間bと重なっており、i行目の走査線Giの選択期間Tbは、i+1行目の走査
線Gi+1の選択期間aと重なっている。したがって、選択期間aにおいて、i−1行・
j+1列目の画素1803に入力されるビデオ信号と同様なものが、i行j列目の画素1
803に入力される。さらに、選択期間bにおいて、i行j列目の画素1803に入力さ
れるビデオ信号と同様なものが、i+1行・j+1列目の画素1803に入力される。な
お、選択期間bにおいて画素1803に入力されるビデオ信号が本来のビデオ信号であり
、選択期間aにおいて画素1803に入力されるビデオ信号が画素1803のプリチャー
ジ用のビデオ信号である。したがって、画素1803それぞれは、選択期間aにおいてi
−1行・j+1列目の画素1803に入力されるビデオ信号によってプリチャージしたあ
とに、選択期間bにおいて本来(i行・j列目)のビデオ信号を入力する。
【0199】
以上のことから、図8の表示装置は、画素1803に高速にビデオ信号を書き込むことが
できるため、大型化、又は高精細化を容易に実現することができる。さらに、図8の表示
装置は、1フレーム期間において信号線各々は同じ極性のビデオ信号が入力されるため、
各信号線の充放電が少なく、低消費電力化を実現できる。さらに、図8の表示装置は、ビ
デオ信号を供給するためのICの負荷が大幅に低減されるため、ICの発熱及びICの消
費電力などを低減することができる。さらに、図8の表示装置は、第1の走査線駆動回路
802a及び第2の走査線駆動回路802bの駆動周波数を約半分にできる。
【0200】
なお、本実施の形態の表示装置は、画素1803の構成及び駆動方法によって、様々な駆
動方法を行うことができる。例えば、1フレーム期間において、走査線駆動回路は、走査
線を複数回走査してもよい。
【0201】
なお、図8図18及び図20の表示装置は、画素1803の構成によって別の配線など
を追加してもよい。例えば、一定の電位に保たれている電源線、容量線及び新たな走査線
などを追加してもよい。ただし、新たに走査線を追加する場合には、本実施の形態のシフ
トレジスタを適用した走査線駆動回路を新たに追加してもよい。別の例として、ダミーの
走査線、信号線、電源線又は容量線が画素部に配置されていてもよい。
【0202】
なお、本実施の形態において、様々な図を用いて述べてきたが、各々の図で述べた内容ま
たは内容の一部を、別の図で述べた内容または内容の一部にも適用できる。あるいは、組
み合わせることが出来る。さらに、これまでに述べた図において、各々の部分に関して、
別の部分を組み合わせることにより、さらに多くの図を構成させることが出来る。
【0203】
同様に、本実施の形態の各々の図で述べた内容または内容の一部を、別の実施の形態の図
で述べた内容または内容の一部にも適用できる。あるいは、組み合わせることが出来る。
さらに、本実施の形態の図において、各々の部分に関して、別の実施の形態の部分を組み
合わせることにより、さらに多くの図を構成させることが出来る。
【0204】
なお、本実施の形態は、他の実施の形態で述べた内容を、具現化した場合の一例、少し変
形した場合の一例、一部を変更した場合の一例、改良した場合の一例、詳細に述べた場合
の一例、応用した場合の一例、関連がある部分についての一例などを示している。したが
って、他の実施の形態で述べた内容は、本実施の形態にも適用できる。あるいは、組み合
わせることが出来る。
【0205】
(実施の形態2)
本実施の形態では、実施の形態1とは別のフリップフロップ、当該フリップフロップを有
する駆動回路、及び当該駆動回路を有する表示装置の構成並びに駆動方法について説明す
る。なお、実施の形態1と同様なものに関しては共通の符号を用いて示し、同一部分又は
同様な機能を有する部分の詳細な説明は省略する。
【0206】
本実施の形態のフリップフロップの構成は、実施の形態1と同様のフリップフロップの構
成を用いることができる。ただ、フリップフロップを駆動するタイミングが実施の形態1
とは異なる。よって、本実施の形態では、フリップフロップの構成の説明を省略する。
【0207】
なお、本実施の形態の駆動タイミングを図1のフリップフロップに適用した場合について
説明するが、本実施の形態の駆動タイミングを図4(A)、図4(B)、図4(C)、図
4(D)、図5(A)、図5(B)、図5(C)、図5(D)、図7(A)、図7(B)
図7(C)、図21(A)、図21(B)、又は図21(C)のフリップフロップと自由
に組み合わせて実施することもできる。さらに、本実施の形態の駆動タイミングは、実施
の形態1に記載の駆動タイミングと自由に組み合わせて実施することもできる。
【0208】
次に、本実施の形態のフリップフロップの動作について、図1のフリップフロップ及び図
31のタイミングチャートを参照して説明する。さらに、図31タイミングチャートを選
択期間及び非選択期間に分割して説明する。さらに、非選択期間は、第1の非選択期間、
第2の非選択期間、セット期間a、セット期間b及びリセット期間に分割して説明する。
さらに、選択期間は、選択期間a及び選択期間bに分割して説明する。さらに、非選択期
間において、セット期間a、セット期間b、選択期間a、選択期間b及びリセット期間を
除く動作期間は、第1の非選択期間及び第2の非選択期間を繰り返す。
【0209】
なお、図31において、信号3121、信号3125、信号3126、電位3141、電
位3142、信号3122及び信号3123は、それぞれ第1の配線121に入力される
信号、第5の配線125に入力される信号、第6の配線126に入力される信号、ノード
141の電位、ノード142の電位、第2の配線122に入力される信号、第3の配線1
23から出力される信号を示している。
【0210】
なお、信号3121、信号3125、信号3126、電位3141、電位3142、信号
3122及び信号3123は、図2に示した信号221、信号225、信号226、電位
241、電位242、信号222及び信号223に対応しており、同様の特徴を有してい
る。
【0211】
なお、本実施の形態のフリップフロップは、基本的には実施の形態1で説明したフリップ
フロップと同様の動作を行う。ただし、本実施の形態のフリップフロップは、第1の配線
121にH信号が入力されるタイミングがクロック信号の1/4周期分遅延しているとこ
ろが、実施の形態1のフリップフロップと異なる。
【0212】
なお、本実施の形態のフリップフロップは、第1の非選択期間及び第2の非選択期間にお
いて、実施の形態1で説明したフリップフロップの第1の非選択期間及び第2の非選択期
間と同様の動作を行う。さらに、本実施の形態のフリップフロップは、セット期間aにお
いて、第2の非選択期間と同様の動作を行う。さらに、本実施の形態のフリップフロップ
は、リセット期間において、実施の形態1で説明したフリップフロップのリセット期間と
同様の動作を行う。さらに、本実施の形態のフリップフロップは、選択期間a及び選択期
間bにおいて、実施の形態1で説明したフリップフロップの選択期間と同様の動作を行う
。ただし、本実施の形態のフリップフロップは、選択期間aにおいて第1の配線121に
H信号が入力されるとこが、実施の形態1のフリップフロップと異なる。しかし、選択期
間aにおいて第1の配線121にH信号が入力されても、第5のトランジスタ105はオ
フしているので、本実施の形態の動作にはほとんど影響しない。したがって、セット期間
a、セット期間b、選択期間a、選択期間b、リセット期間、第1の非選択期間及び第2
の非選択期間での、本実施の形態のフリップフロップの詳細な説明を省略する。
【0213】
なお、本実施の形態のフリップフロップは、実施の形態1に示したフリップフロップと同
様に、レイアウト面積の縮小を図ることができる。さらに本実施の形態のフリップフロッ
プは、トランジスタのしきい値シフトの抑制を図ることができる。さらに、本実施の形態
のフリップフロップは、工程の簡略化を図ることができる。
【0214】
なお、本実施の形態のフリップフロップに図32に示したタイミングチャートを適用する
ことで、本実施の形態のフリップフロップは出力信号の立ち下がり時間を大幅に短くする
ことができる。なぜなら、信号3122(リセット信号)がHレベルになるタイミングを
ずらすことで、第1のトランジスタ101を介して第3の配線123にL信号を入力でき
るからである。
【0215】
続いて、上述した本実施の形態のフリップフロップを有するシフトレジスタの構成及び駆
動方法について説明する。
【0216】
本実施の形態のシフトレジスタの構成について図33を参照して説明する。図33のシフ
トレジスタは、n個のフリップフロップ(フリップフロップ3301_1〜フリップフロ
ップ3301_n)を有する。
【0217】
図33のシフトレジスタの接続関係について説明する。図33のシフトレジスタは、i段
目のフリップフロップ3301_i(フリップフロップ3301_1〜3301_nのう
ちいずれか一)のうち、4N−3(Nは1以上の自然数)段目のフリップフロップ330
1_4N−3、及び4N−1段目のフリップフロップ3301_4N−1は、第2の配線
3312、第4の配線3314、第6の配線3316、第7の配線3317、第8の配線
3318、第11の配線3321_i−1、第11の配線3321_i、第11の配線3
321_i+2に接続される。さらに、4N−2段目のフリップフロップ3301_4N
−2、及び4N段目のフリップフロップ3301_4Nは、第3の配線3313、第5の
配線3315、第6の配線3316、第7の配線3317、第8の配線3318、第11
の配線3321_i−1、第11の配線3321_i、第11の配線3321_i+2に
接続される。ただし、1段目のフリップフロップ3301_1は、第1の配線3111、
第2の配線3312、第4の配線3314、第6の配線3316、第7の配線3317、
第8の配線3318、第11の配線3321_1、第11の配線3321_3に接続され
る。さらに、n−1段目のフリップフロップ3101_n−1は、第2の配線3312、
第4の配線3314、第6の配線3316、第7の配線3317、第8の配線3318、
第10の配線3320、第11の配線3321_n−2、第11の配線3321_n−1
に接続される。さらに、n段目のフリップフロップ3301_nは、第3の配線3313
、第5の配線3315、第6の配線3316、第7の配線3317、第8の配線3318
、第9の配線3319、第11の配線3321_n−1、第11の配線3321_nに接
続される。
【0218】
第1の配線3311は、フリップフロップ3301_1の図1に示す第1の配線121に
接続される。第2の配線3312は、フリップフロップ3301_4N−3では図1に示
す第5の配線125に接続され、フリップフロップ3301_4N−1では図1に示す第
6の配線126に接続される。第3の配線3313は、フリップフロップ3301_4N
−2では図1に示す第5の配線125に接続され、フリップフロップ3301_4Nでは
図1に示す第6の配線126に接続される。第4の配線3314は、フリップフロップ3
301_4N−3では図1に示す第6の配線126に接続され、フリップフロップ330
1_4N−1では図1に示す第5の配線125に接続される。第5の配線3315は、フ
リップフロップ3301_4N−2では図1に示す第6の配線126に接続され、フリッ
プフロップ3301_4Nでは図1に示す第5の配線125に接続される。第6の配線3
306は、全段のフリップフロップで図1に示す第7の配線127に接続される。第7の
配線3317は、全段のフリップフロップで図1に示す第8の配線128に接続される。
第8の配線3318、全段のフリップフロップで図1に示す第4の配線124、第9の配
線129、第10の配線130及び第11の配線131に接続される。第9の配線331
9は、フリップフロップ3301_nの図1に示す第2の配線122に接続される。第1
0の配線3120は、フリップフロップ3301_n−1の図1に示す第2の配線122
に接続される。第11の配線3321_iは、フリップフロップ3301_i−2の図1
に示す第2の配線122、フリップフロップ3301_iの図1に示す第3の配線123
、及びフリップフロップ3301_i+1の図1に示す第1の配線121に接続される。
ただし、第11の配線3321_1は、フリップフロップ3301_1の図1に示す第3
の配線123、及びフリップフロップ3301_2の図1に示す第1の配線121に接続
される。さらに、第11の配線3321_2は、フリップフロップ3301_2の図1
示す第3の配線123、及びフリップフロップ3301_3の図1に示す第1の配線12
1に接続される。さらに、第11の配線3321_nは、フリップフロップ3301_n
図1に示す第3の配線123に接続される。
【0219】
なお、第6の配線3316及び第7の配線3317にはそれぞれV1の電位が供給され、
第8の配線3318にはV2の電位が供給される。
【0220】
なお、第1の配線3311、第2の配線3312、第3の配線3314、第5の配線33
15、第9の配線3319及び第10の配線3320にはそれぞれ信号が入力される。第
1の配線3311に入力される信号はスタート信号であり、第2の配線3312に入力さ
れる信号は第1のクロック信号であり、第3の配線3313に入力される信号は第2のク
ロック信号であり、第4の配線3314に入力される信号は第3のクロック信号であり、
第5の配線3315に入力される信号は第4のクロック信号であり、第9の配線3319
に入力される信号は第1のリセット信号であり、第10の配線3320に入力される信号
は第2のリセット信号である。さらに、第1の配線3311、第2の配線3312、第3
の配線3314、第5の配線3315、第9の配線3319及び第10の配線3320に
それぞれ入力される信号は、H信号の電位がV1、L信号の電位がV2のデジタル信号で
ある。
【0221】
なお、第1の配線3311〜第10の配線3320には、、それぞれ様々な信号、電流又
は電圧が入力されてもよい。
【0222】
なお、第11の配線3321_1〜第11の配線3321_nからは信号が出力される。
例えば、第11の配線3321_iから出力される信号は、フリップフロップ3301_
iの出力信号となる。さらに、第11の配線3321_iから出力される信号は、フリッ
プフロップ3301_i+1の入力信号及びフリップフロップ3301_i−2のリセッ
ト信号でもある。
【0223】
次に、図33に示したシフトレジスタの動作について、図35のタイミングチャート及び
図36のタイミングチャートを参照して説明する。ここで、図35のタイミングチャート
は、走査期間と帰線期間とに分割されている。走査期間は、第11の配線3311_1か
らの選択信号の出力が開始して第11の配線3311_nからの選択信号の出力が終了す
るまでの期間である。帰線期間は、第11の配線3311_nからの選択信号の出力が終
了して第11の配線3311_1からの選択信号の出力が開始されるまでの期間である。
【0224】
なお、図35において、第1の配線3311に入力される信号3511、第2の配線33
12に入力される信号3512、第3の配線3313に入力される信号3513、第4の
配線3314に入力される信号3514、第5の配線3315に入力される信号3515
、第9の配線3319に入力される信号3519、第10の配線3320に入力される信
号3520、第11の配線3321_1に出力される信号3521_1及び第11の配線
3321_nに出力される信号3521_nを示している。さらに、図36において、第
1の配線3311に入力される信号3611、第11の配線3321_1に出力される信
号3621_1、第11の配線3321_i−1に出力される信号3621_i−1、第
11の配線3321_iに出力される信号3621_i、第11の配線3321_i+1
に出力される信号3621_i+1及び第11の配線3321_nに出力される信号36
21_nを示している。
【0225】
図36に示すように、例えば、フリップフロップ3301_i−1が選択期間aになると
第11の配線3321_i−1からH信号が出力される。このとき、フリップフロップ3
301_iはセット期間aとなる。その後、フリップフロップ3301_i−1が選択期
間bになって第11の配線3321_i−1からH信号が出力されたままである。このと
き、フリップフロップ3301_iは選択期間aとなる。その後、フリップフロップ33
01_i−1がリセット期間になって第11の配線3321_i−1からH信号が出力さ
れる。このとき、フリップフロップ3301_iは選択期間bとなる。つまり、本実施の
形態のシフトレジスタは、フリップフロップ3301_i−1から順にH信号が出力され
るが、フリップフロップ3301_i−1の選択期間bと、フリップフロップ3301_
iが選択期間aとが重なる期間を有する。
【0226】
なお、本明細書のフリップフロップに図32のタイミングチャートを適用した場合は、シ
フトレジスタの構成を図34に示すようにすればよい。図34のシフトレジスタは、例え
ば、i段目のフリップフロップ3301_iの図1に示す配線122が第11の配線33
21_i+3に接続される。さらに、フリップフロップ3301_n−2の図1に示す第
2の配線122が第3のリセット信号が入力される第12の配線3322に接続される。
なお、図33と共通するところは共通の符号を用いてその説明を省略する。
【0227】
なお、本実施の形態のシフトレジスタは、本実施の形態のフリップフロップを適用してい
るため、トランジスタのしきい値シフトの抑制、長寿命化、駆動能力の向上、誤作動の抑
制、工程の簡略化などを図ることができる。
【0228】
なお、本実施の形態のシフトレジスタは、実施の形態1に記載のシフトレジスタと自由に
組み合わせて実施できる。例えば、本実施の形態のシフトレジスタは、図13図14
図15図17のシフトレジスタと自由に組み合わせて実施できる。具体的には、本実施
の形態のシフトレジスタは、第11の配線3321_1〜第11の配線3321_nにバ
ッファを接続してもよいし、リセット信号を内部で生成してもよいし、ダミーのフリップ
フロップを配置してもよい。なお、すでに述べたように、実施の形態1と共通するところ
は共通の符号を用いてその説明を省略する。
【0229】
続いて、上述した本実施の形態のシフトレジスタを有する表示装置の構成及び駆動方法に
ついて説明する。ただし、本実施の形態の表示装置は、少なくとも本実施の形態のフリッ
プフロップを有していればよい。
【0230】
本実施の形態の表示装置の構成について図16を参照して説明する。図16の表示装置は
、走査線G1〜走査線Gnが走査線駆動回路1602によって走査される。さらに、図1
6の表示装置は、奇数行目の画素1803には奇数行目の信号線からビデオ信号を入力し
、偶数行目の画素1803には偶数行目の信号線からビデオ信号を入力する。なお、図1
8の構成と共通するところは共通の符号を用いてその説明を省略する。
【0231】
なお、図16の表示装置は、走査線駆動回路1602に本実施の形態のシフトレジスタを
適用することによって、図8の表示装置と同様の動作を1つの走査線駆動回路によって行
うことができる。したがって、図16の表示装置は、画素にビデオ信号を高速に書き込む
ことができる。さらに、図16の表示装置は、大型化、又は高精細化を図ることができる
。さらに、図16の表示装置は、さらに、図16の表示装置は、低消費電力化を図ること
ができる。さらに、図16の表示装置は、ICの発熱を抑制できる。さらに、図16の表
示装置は、、ICの省電力化を図ることができる。
【0232】
なお、図22に示すように、走査線G1〜走査線Gnが第1の走査線駆動回路2202a
及び第2の走査線駆動回路2202bによって走査されてもよい。第1の走査線駆動回路
2002a及び第2の走査線駆動回路2002bは、図16に示した走査線駆動回路16
02と同様の構成であり、同じタイミングで走査線G1〜走査線Gnを走査する。さらに
、第1の走査線駆動回路2202a及び第2の走査線駆動回路2202bを、それぞれ第
1の駆動回路、第2の駆動回路と呼んでもよい。
【0233】
図22の表示装置は、第1の走査線駆動回路2202a及び第2の走査線駆動回路220
2bのうち一方に不良が生じても、走査線駆動回路2202a及び第2の走査線駆動回路
2202bのうち他方が走査線G1〜走査線Gnを走査できるため、冗長性を持つことが
できる。さらに、図22の表示装置は、第1の走査線駆動回路2202a及び第2の走査
線駆動回路2202bが走査線G1〜走査線Gnを走査するため、第1の走査線駆動回路
2202aの負荷(走査線の配線抵抗及び走査線の寄生容量)及び第2の走査線駆動回路
2202bの負荷を図18に比べ半分にすることができる。したがって、図22の表示装
置は、第1の走査線駆動回路2202aの負荷及び第2の走査線駆動回路2202bの負
荷が低減されるので、走査線G1〜走査線Gnに入力される信号(第1の走査線駆動回路
2202a及び第2の走査線駆動回路2202bの出力信号)の遅延及びなまりを低減す
ることができる。さらに、図22の表示装置は、第1の走査線駆動回路2202aの負荷
及び第2の走査線駆動回路2202bの負荷が低減されるので、走査線G1〜走査線Gn
を高速に走査することができる。さらに、走査線G1〜走査線Gnを高速に走査すること
ができるので、パネルの大型化又はパネルの高精細化を可能にできる。さらに、図22
表示装置が有するメリットは、第1の走査線駆動回路2202a及び第2の走査線駆動回
路2202bが有するトランジスタの半導体層にアモルファスシリコンを用いた場合に、
さらに効果的である。なお、図16の構成と共通するところは共通の符号を用いてその説
明を省略する。
【0234】
なお、本実施の形態において、様々な図を用いて述べてきたが、各々の図で述べた内容ま
たは内容の一部を、別の図で述べた内容または内容の一部にも適用できる。あるいは、組
み合わせることが出来る。さらに、これまでに述べた図において、各々の部分に関して、
別の部分を組み合わせることにより、さらに多くの図を構成させることが出来る。
【0235】
同様に、本実施の形態の各々の図で述べた内容または内容の一部を、別の実施の形態の図
で述べた内容または内容の一部にも適用できる。あるいは、組み合わせることが出来る。
さらに、本実施の形態の図において、各々の部分に関して、別の実施の形態の部分を組み
合わせることにより、さらに多くの図を構成させることが出来る。
【0236】
なお、本実施の形態は、他の実施の形態で述べた内容を、具現化した場合の一例、少し変
形した場合の一例、一部を変更した場合の一例、改良した場合の一例、詳細に述べた場合
の一例、応用した場合の一例、関連がある部分についての一例などを示している。したが
って、他の実施の形態で述べた内容は、本実施の形態にも適用できる。あるいは、組み合
わせることが出来る。
【0237】
(実施の形態3)
本実施の形態では、実施の形態1及び実施の形態2とは別のフリップフロップ、当該フリ
ップフロップを有する駆動回路、及び当該駆動回路を有する表示装置の構成並びに駆動方
法について説明する。本実施の形態のフリップフロップは、フリップフロップの出力信号
と、フリップフロップの転送信号とを、別々のトランジスタによって別々の配線から出力
することを特徴とする。なお、実施の形態1及び実施の形態2と同様なものに関しては共
通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。
【0238】
本実施の形態のフリップフロップの基本構成について、図27を参照して説明する。図2
7に示すフリップフロップは、第1のトランジスタ101、第2のトランジスタ102、
第3のトランジスタ103、第4のトランジスタ104、第5のトランジスタ105、第
6のトランジスタ106、第7のトランジスタ107、第8のトランジスタ108及び第
9のトランジスタ109を有する。本実施の形態において、第8のトランジスタ108及
び第9のトランジスタ109は、Nチャネル型トランジスタとし、ゲート及びソース間電
圧(Vgs)がしきい値電圧(Vth)を上回ったとき導通状態になるものとする。
【0239】
なお、図27のフリップフロップは、図1のフリップフロップに第8のトランジスタ10
8及び第9のトランジスタ109を追加したものと同様である。したがって、第1のトラ
ンジスタ101、第2のトランジスタ102、第3のトランジスタ103、第4のトラン
ジスタ104、第5のトランジスタ105、第6のトランジスタ106及び第7のトラン
ジスタ107は、図1と同様のものを用いることができる。
【0240】
図27のフリップフロップの接続関係について説明する。第1のトランジスタ101の第
1の電極(ソース電極及びドレイン電極の一方)が第5の配線125に接続され、第1の
トランジスタ101の第2の電極(ソース電極及びドレイン電極の他方)が第3の配線1
23に接続される。第2のトランジスタ102の第1の電極が第4の配線124に接続さ
れ、第2のトランジスタ102第2の電極が第3の配線123に接続される。第3のトラ
ンジスタ103の第1の電極が第6の配線126に接続され、第3のトランジスタ103
の第2の電極が第2のトランジスタ102のゲート電極に接続され、第3のトランジスタ
103のゲート電極が第7の配線127に接続される。第4のトランジスタ104の第1
の電極が第9の配線129に接続され、第4のトランジスタ104の第2の電極が第2の
トランジスタ102のゲート電極に接続され、第4のトランジスタ104のゲート電極が
第1のトランジスタ101のゲート電極に接続される。第5のトランジスタ105の第1
の電極が第8の配線128に接続され、第5のトランジスタ105の第2の電極が第1の
トランジスタ101のゲート電極に接続され、第5のトランジスタ105のゲート電極が
第1の配線121に接続される。第6のトランジスタ106の第1の電極が第10の配線
130に接続され、第6のトランジスタ106の第2の電極が第1のトランジスタ101
のゲート電極に接続され、第6のトランジスタ106のゲート電極が第2のトランジスタ
102のゲート電極に接続される。第7のトランジスタ107の第1の電極が第11の配
線131に接続され、第7のトランジスタ107の第2の電極が第1のトランジスタ10
1のゲート電極に接続され、第7のトランジスタ107のゲート電極が第2の配線122
に接続される。第8のトランジスタ108の第1の電極が第13の配線133に接続され
、第8のトランジスタ108の第2の電極が第12の配線に接続され、第8のトランジス
タ108のゲート電極が第1のトランジスタ101のゲート電極に接続される。第9のト
ランジスタ109の第1の電極が第14の配線134に接続され、第9のトランジスタ1
09の第2の電極が第12の配線132に接続され、第9のトランジスタ109のゲート
電極が第2のトランジスタ102のゲート電極に接続される。
【0241】
なお、第12の配線132、第3の配線133を、それぞれ第6の信号線、第7の信号線
と呼んでもよい。さらに、第14の配線を第7の電源線と呼んでもよい。
【0242】
なお、第14の配線134には、V2が供給される。
【0243】
なお、第13の配線133には信号が入力される。第3の配線に入力される信号は、第5
の配線125に入力される信号と同様なものを用いることができる。
【0244】
なお、第12の配線132からは信号が出力される。さらに、実施の形態1で説明したよ
うに、第3の配線123からも信号が出力される。
【0245】
なお、第1の配線121、第2の配線122、第4の配線124、第5の配線125、第
6の配線126、第7の配線127、第8の配線128、第9の配線129、第10の配
線130及び第11の配線131それぞれに、入力される信号又は供給される電位は図1
と同様である。
【0246】
なお、図27のフリップフロップは、図1のフリップフロップに第8のトランジスタ10
8及び第9のトランジスタ109を追加した場合について示したが、図4(A)、図4
B)、図4(C)、図4(D)、図5(A)、図5(B)、図5(C)、図5(D)、図
7(A)、図7(B)、図7(C)、図21(A)、図21(B)及び図21(C)に示
したフリップフロップに第8のトランジスタ108及び第9のトランジスタ109を追加
してもよい。
【0247】
次に、図1に示したフリップフロップの動作について、図28のタイミングチャートを参
照して説明する。さらに、図2のタイミングチャートと共通するところは共通の符号を用
いてその説明を省略する。
【0248】
なお、信号232は、第12の配線132から出力される信号を示している。さらに、信
号221、信号225、信号226、電位241、電位242、信号222及び信号22
3は、図2と同様である。ただし、信号221、信号225、信号226、電位241、
電位242、信号222及び信号223として、図6図31又は図32と同様なものを
用いることもできる。
【0249】
本実施の形態では、すでに述べたように、フリップフロップの出力信号と、フリップフロ
ップの転送信号とを、別々のトランジスタによって別々の配線から出力することを特徴と
する。つまり、図27のフリップフロップは、第1のトランジスタ101及び第2のトラ
ンジスタ102によって第3の配線123から信号を出力し、第8のトランジスタ108
及び第9のトランジスタによって第12の配線132から信号を出力する。さらに、第8
のトランジスタ108及び第9のトランジスタは第1のトランジスタ101及び第2のト
ランジスタ102と同じように接続されるため、図28に示すように第12の配線132
から出力される信号(信号232)は第3の配線123から出力される信号(信号223
)とおおむね同じ波形である。ここでは、信号232をフリップフロップの出力信号とし
、信号223をフリップフロップの転送信号とする。ただし、信号223をフリップフロ
ップの出力信号、信号232をフリップフロップの転送信号としてもよい。
【0250】
なお、第8のトランジスタ108及び第9のトランジスタ109は、それぞれ第1のトラ
ンジスタ101、第2のトランジスタ102と同様の機能を有する。さらに、第8のトラ
ンジスタ108及び第9のトランジスタ109をバッファ部と呼んでもよい。
【0251】
以上のことから、図27のフリップフロップは、第3の配線132に大きな負荷が接続さ
れ、信号232に遅延、なまりなどが生じても、誤動作を防止することができる。なぜな
ら、図27のフリップフロップは、フリップフロップの出力信号と、フリップフロップの
転送信号とを、別々のトランジスタによって別々の配線から出力することによって、出力
信号の遅延、なまりなどがフリップフロップの動作に影響しないからである。
【0252】
さらに、図27のフリップフロップは、実施の形態1及び実施の形態2に示したフリップ
フロップと同様に、レイアウト面積の縮小、トランジスタのしきい値シフトの抑制、工程
の簡略化、大型表示装置などの半導体装置の作製、長寿命な表示パネルなどの半導体装置
の作製などのメリットを得ることができる。
【0253】
なお、本実施の形態のフリップフロップに、実施の形態2に記載の動作タイミングを適用
することもできる。
【0254】
上述した本実施の形態のフリップフロップを有するシフトレジスタの構成及び駆動方法に
ついて説明する。
【0255】
本実施の形態のシフトレジスタの構成について図29を参照して説明する。図29のシフ
トレジスタは、n個のフリップフロップ(フリップフロップ2901_1〜フリップフロ
ップ2901_n)を有する。
【0256】
図29のフリップフロップの接続関係について説明する。図29のフリップフロップは、
i段目のフリップフロップ2901_i(フリップフロップ2901_1〜2901_n
のうちいずれか一)は、第2の配線2912、第3の配線2913、第4の配線2914
、第5の配線2915、第6の配線2916、第8の配線2918_i−1、第8の配線
2918_i、第8の配線2918_i+1及び第9の配線2919_iに接続される。
ただし、1段目のフリップフロップ2901_1は、第1の配線2911、第2の配線2
912、第3の配線2913、第4の配線2914、第5の配線2915、第6の配線2
916、第8の配線2918_1、第8の配線2918_2、第9の配線2919_1に
接続される。さらに、n段目のフリップフロップ2901_nは、第2の配線2912、
第3の配線2913、第4の配線2914、第5の配線2915、第6の配線2916、
第7の配線2917、第8の配線2918_n−1、第8の配線2918_n及び第9の
配線2919_nに接続される。
【0257】
第1の配線2911は、フリップフロップ2901_1の図27に示す第1の配線121
に接続される。第2の配線2912は、奇数段目のフリップフロップでは図27に示す第
5の配線125及び第3の配線133に接続され、偶数段目のフリップフロップでは図2
7に示す第6の配線126に接続される。第3の配線2913は、奇数段目のフリップフ
ロップでは図27に示す第6の配線126に接続され、偶数段目のフリップフロップでは
図27に示す第5の配線125第3の配線133に接続される。第4の配線2914は、
全段のフリップフロップで図27に示す第7の配線127に接続される。第5の配線29
15は、全段のフリップフロップで図27に示す第8の配線128に接続される。第6の
配線2916は、全段のフリップフロップで図27に示す第4の配線124、第9の配線
129、第29の配線130及び第11の配線131に接続される。第8の配線2918
_iは、フリップフロップ2901_i−1の図27に示す第2の配線122、フリップ
フロップ2901_iの図27に示す第3の配線123及びフリップフロップ2901i
+1の図27に示す第1の配線121に接続される。ただし、第8の配線2918_1は
、フリップフロップ2901_1の図27に示す第3の配線123及びフリップフロップ
2901_2の図27に示す第1の配線121に接続される。さらに、第8の配線291
8_nは、フリップフロップ2901_n−1の図27に示す第2の配線122及びフリ
ップフロップ2901_nの図27に示す第3の配線123に接続される。第9の配線2
919_1〜第9の配線2919_nは、それぞれフリップフロップ2901_1〜フリ
ップフロップ2901_nの図27に示す第12の配線132に接続される。
【0258】
なお、フリップフロップ2901_1〜フリップフロップ2901_n、第1の配線29
11、第2の配線2912、第3の配線2913、第4の配線2914、第5の配線29
15、第5の配線2916、第7の配線2907は、それぞれ図10に示したフリップフ
ロップ1001_1〜フリップフロップ1001_n、第1の配線1011、第2の配線
1012、第3の配線1013、第4の配線1014、第5の配線1015、第5の配線
1016、第7の配線1007に相当し、同様の信号又は電位が供給される。
【0259】
次に、図29に示したシフトレジスタの動作について、図30のタイミングチャートを参
照して説明する。
【0260】
図30において、第1の配線2911に入力される信号3011、第8の配線2918_
1に出力される信号3018_1、第8の配線2918_iに出力される信号3018_
i、第8の配線2918_i+1に出力される信号3018_i+1、第8の配線291
8_nに出力される信号3018_n、第9の配線2919_1に出力される信号301
9_1、第9の配線2918_iに出力される信号3019_i、第9の配線2918_
i+1に出力される信号3019_i+1及び第9の配線2919_nに出力される信号
3018_nを示している。
【0261】
図30に示すように、例えば、フリップフロップ2901_iが選択期間になると、第8
の配線2918_i及び第9の配線2919_iからH信号が出力される。このとき、フ
リップフロップ2901_i+1はセット期間となる。その後、フリップフロップ290
1_iはリセット期間になって、第8の配線2918_i及び第9の配線2919_iか
らL信号が出力される。このとき、フリップフロップ2901_i+1は選択期間となる
。その後、フリップフロップ2901_iは第1の非選択期間になって、第8の配線29
18_i及び第9の配線2919_iが浮遊状態になって電位をLレベルに維持する。こ
のとき、フリップフロップ2901_i+1はリセット期間となる。その後、フリップフ
ロップ2901_iは第2の非選択期間になって、第8の配線2918_i及び第9の配
線2919_iからL信号が出力される。このとき、フリップフロップ2901_i+1
は第1の非選択期間となる。こうして、フリップフロップ2901_iは、次のセット期
間まで、第1の非選択期間及び第2の非選択期間を繰り返す。
【0262】
以上のことから、図29のシフトレジスタは、転送信号を第8の配線2918_1から順
に第8の配線2918_nまで出力することができる。さらに、図29のシフトレジスタ
は、選択信号を第9の配線2919_1から順に第9の配線2919_nまで出力するこ
とができる。つまり、図29のシフトレジスタは、第9の配線2919_1〜第9の配線
2919_nを走査することができる。したがって、図29のシフトレジスタは、シフト
レジスタとしての機能を十分得ることができる。
【0263】
さらに、図29のシフトレジスタは、第9の配線2919_1〜第9の配線2919_n
に大きな負荷(抵抗及び容量など)が接続されも、負荷の影響を受けずに動作することが
できる。さらに、図29のシフトレジスタは、第9の配線2919_1〜第9の配線29
19_nのいずれかが電源線又は信号線とショートしても、正常動作を続けることができ
る。したがって、図29のシフトレジスタは、駆動能力の向上を図ることができる。なぜ
なら、図29のシフトレジスタは、各フリップフロップの転送信号と、各フリップフロッ
プの出力信号とを分割しているからである。
【0264】
さらに、図29のシフトレジスタは、本実施の形態に示したフリップフロップを適用する
ことで、レイアウト面積の縮小、トランジスタのしきい値シフトの抑制、工程の簡略化、
大型表示装置などの半導体装置の作製、長寿命な表示パネルなどの半導体装置の作製など
のメリットを得ることができる。
【0265】
なお、図29と同様の動作を行うものであれば、図29の構成に限定されない。例えば、
図13図14図15図17のシフトレジスタと自由に組み合わせて実施することで
図13図14図15図17と同様のメリットを得ることができる。
【0266】
上述した本実施の形態のシフトレジスタを有する表示装置の構造及び駆動方法について説
明する。ただし、本実施の形態の表示装置は、少なくとも本実施の形態のフリップフロッ
プを有していればよい。
【0267】
本実施の形態の表示装置として、図8図18図16図20図22の表示装置を用
いることができる。したがって、本実施の形態の表示装置は、走査線駆動回路として本実
施の形態のシフトレジスタを適用すれば、レイアウト面積の縮小を図ることができる。さ
らに、本実施の形態の表示装置は、トランジスタのしきい値シフトの抑制できる。さらに
、本実施の形態の表示装置は、工程の簡略化を図ることができる。さらに、本実施の形態
の表示装置は、大型化又は高精細化を図ることができる。さらに、本実施の形態の表示装
置は、長寿命化を図ることができる。特に、図8図16図22の表示装置に走査線駆
動回路として本実施の形態のシフトレジスタを適用すれば、大型化、又は高精細化を図る
ことができる。さらに、本実施の形態のシフトレジスタを適用した図8図16、又は図
22の表示装置は、省電力化を図ることができる。さらに、本実施の形態のシフトレジス
タを適用した図8図16、又は図22の表示装置は、ICの発熱を抑制できる。さらに
、本実施の形態のシフトレジスタを適用した図8図16、又は図22の表示装置は、I
Cの省電力化を図ることができる。
【0268】
なお、本実施の形態において、様々な図を用いて述べてきたが、各々の図で述べた内容ま
たは内容の一部を、別の図で述べた内容または内容の一部にも適用できる。あるいは、組
み合わせる組み合わせることが出来る。さらに、これまでに述べた図において、各々の部
分に関して、別の部分を組み合わせることにより、さらに多くの図を構成させることが出
来る。
【0269】
同様に、本実施の形態の各々の図で述べた内容または内容の一部を、別の実施の形態の図
で述べた内容または内容の一部にも適用できる。あるいは、組み合わせることが出来る。
さらに、本実施の形態の図において、各々の部分に関して、別の実施の形態の部分を組み
合わせることにより、さらに多くの図を構成させることが出来る。
【0270】
なお、本実施の形態は、他の実施の形態で述べた内容を、具現化した場合の一例、少し変
形した場合の一例、一部を変更した場合の一例、改良した場合の一例、詳細に述べた場合
の一例、応用した場合の一例、関連がある部分についての一例などを示している。したが
って、他の実施の形態で述べた内容は、本実施の形態にも適用することができ、又は組み
合わせることが出来る。
【0271】
(実施の形態4)
本実施の形態では、本明細書のフリップフロップを構成するトランジスタにPチャネル型
トランジスタを適用した場合について説明する。さらに、当該フリップフロップを有する
駆動回路、及び当該駆動回路を有する表示装置の構成並びに駆動方法について説明する。
【0272】
本実施の形態のフリップフロップは、図1のフリップフロップが有するトランジスタの極
性をPチャネル型にした場合について説明する。ただし、図4(A)、図4(B)、図4
(C)、図4(D)、図5(A)、図5(B)、図5(C)、図5(D)、図7(A)、
図7(B)、図7(C)、図21(A)、図21(B)、図21(C)又は図27に示し
たフリップフロップが有するトランジスタの極性をPチャネル型とすることもできる。さ
らに、本実施の形態のフリップフロップは、実施の形態1乃至実施の形態3の記載と自由
に組み合わせて実施することもできる。
【0273】
本実施の形態のフリップフロップの基本構成について、図23を参照して説明する。図2
3に示すフリップフロップは、第1のトランジスタ2301、第2のトランジスタ230
2、第3のトランジスタ2303、第4のトランジスタ2304、第5のトランジスタ2
305、第6のトランジスタ2306及び第7のトランジスタ2307を有する。本実施
の形態において、第1のトランジスタ2301、第2のトランジスタ2302、第3のト
ランジスタ2303、第4のトランジスタ2304、第5のトランジスタ2305、第6
のトランジスタ2306及び第7のトランジスタ2307は、Pチャネル型トランジスタ
とし、ゲート及びソース間電圧の絶対値(|Vgs|)がしきい値電圧の絶対値(|Vt
h|)を上回ったとき(VgsがVthを下回ったとき)導通状態になるものとする。
【0274】
図23のフリップフロップの接続関係について説明する。第1のトランジスタ2301の
第1の電極(ソース電極及びドレイン電極の一方)が第5の配線2325に接続され、第
1のトランジスタ2301の第2の電極(ソース電極及びドレイン電極の他方)が第3の
配線2323に接続される。第2のトランジスタ2302の第1の電極が第4の配線23
24に接続され、第2のトランジスタ2302の第2の電極が第3の配線2323に接続
される。第3のトランジスタ2303の第1の電極が第6の配線2326に接続され、第
3のトランジスタ2303の第2の電極が第2のトランジスタ2302のゲート電極に接
続され、第3のトランジスタ2303のゲート電極が第7の配線2327に接続される。
第4のトランジスタ2304の第1の電極が第9の配線2329に接続され、第4のトラ
ンジスタ2304の第2の電極が第2のトランジスタ2302のゲート電極に接続され、
第4のトランジスタ2304のゲート電極が第1のトランジスタ2301のゲート電極に
接続される。第5のトランジスタ2305の第1の電極が第8の配線2328に接続され
、第5のトランジスタ2305の第2の電極が第1のトランジスタ2301のゲート電極
に接続され、第5のトランジスタ2305のゲート電極が第1の配線2321に接続され
る。第6のトランジスタ2306の第1の電極が第10の配線2330に接続され、第6
のトランジスタ2306の第2の電極が第1のトランジスタ2301のゲート電極に接続
され、第6のトランジスタ2306のゲート電極が第2のトランジスタ2302のゲート
電極に接続される。第7のトランジスタ2307の第1の電極が第11の配線2331に
接続され、第7のトランジスタ2307の第2の電極が第1のトランジスタ2301のゲ
ート電極に接続され、第7のトランジスタ2307のゲート電極が第2の配線2322に
接続される。
【0275】
なお、第1のトランジスタ2301のゲート電極、第4のトランジスタ2304のゲート
電極、第5のトランジスタ2305の第2の電極、第6のトランジスタ2306の第2の
電極及び第7のトランジスタ2307の第2の電極の接続箇所をノード2341とする。
さらに、第2のトランジスタ2302のゲート電極、第3のトランジスタ2303の第2
の電極、第4のトランジスタ2304の第2の電極及び第6のトランジスタ2306のゲ
ート電極の接続箇所をノード2342とする。
【0276】
第4の配線2324、第9の配線2329、第10の配線2330及び第11の配線23
31はお互いに接続されてもよいし、同一の配線としてもよい。さらに、第7の配線23
27及び第8の配線2328はお互いに接続されてもよいし、同一の配線としてもよい。
【0277】
なお、第1のトランジスタ2301〜第7のトランジスタ2307は、それぞれ図1の第
1のトランジスタ101〜第7のトランジスタ107に対応し、同様の機能を有する。
【0278】
なお、第1の配線2321〜第11の配線2331は、それぞれ図1の第1の配線121
〜第11の配線131に対応している。ただし、第1の配線2321〜第11の配線23
31に入力される信号、供給される電位又は出力される信号は、図1の第1の配線121
〜第11の配線131に入力される信号、供給される電位又は出力される信号と比較して
Hレベル・Lレベルが反転している。
【0279】
なお、第7の配線2327及び第8の配線2328にはそれぞれV2の電位が供給され、
第4の配線2324、第9の配線2329、第10の配線2330及び第11の配線23
31にはそれぞれV1の電位が供給される。
【0280】
なお、第1の配線2321、第2の配線2322、第5の配線2325及び第6の配線2
326には、それぞれ信号が入力される。第1の配線2321に入力される信号はスター
ト信号であり、第2の配線2322に入力される信号はリセット信号であり、第5の配線
2325に入力される信号は第1のクロック信号であり、第6の配線2326に入力され
る信号は第2のクロック信号である。さらに、第1の配線2321、第2の配線2322
、第5の配線2325及び第6の配線2326にそれぞれ入力される信号は、H信号の電
位がV1(以下、Hレベルともいう)、L信号の電位がV2(以下、Lレベルともいう)
のデジタル信号である。
【0281】
なお、第1の配線2321、第2の配線2322、第2の配線2322〜第11の配線2
331には、それぞれ様々な信号、電流又は電圧が入力されてもよい。
【0282】
なお、第3の配線2323からは信号が出力される。第3の配線2323から出力される
信号は、各ステージのフリップフロップの出力信号であり、次のステージのフリップフロ
ップのスタート信号(以下、転送信号ともいう)でもある。さらに、第3の配線2323
から出力される信号は、H信号の電位がV1(以下、Hレベルともいう)、L信号の電位
がV2(以下、Lレベルともいう)のデジタル信号である。
【0283】
次に、図23に示したフリップフロップの動作について、図24のタイミングチャートを
参照して説明する。さらに、図24のタイミングチャートを選択期間及び非選択期間に分
割して説明する。さらに、非選択期間を第1の非選択期間、第2の非選択期間、セット期
間及びリセット期間に分割して説明する。ここで、図24のタイミングチャートに示すよ
うに、各期間は、セット期間、選択期間、リセット期間、第1の非選択期間、第2の非選
択期間、第1の非選択期間、第2の非選択期間の順で並んでいる。つまり、セット期間、
選択期間及びリセット期間を除く動作期間は、第1の非選択期間及び第2の非選択期間を
順に繰り返す。さらに、セット期間の前の期間は、第2の非選択期間である。
【0284】
なお、図24のタイミングチャートは、図2のタイミングチャートのHレベル・Lレベル
を反転したものと同様である。
【0285】
なお、本実施の形態のフリップフロップには、図2のHレベル・Lレベルを反転したもの
だけでなく、図6図28図31及び図32のタイミングチャートのHレベル・Lレベ
ルを反転したものを用いてもよい。
【0286】
なお、図24において、信号2421、信号2425、信号2426、電位2441、電
位2442、信号2422及び信号2423は、それぞれ第1の配線2321に入力され
る信号、第5の配線2325に入力される信号、第6の配線2326に入力される信号、
ノード2341の電位、ノード2342の電位、第2の配線2322に入力される信号、
第3の配線2323から出力される信号を示している。
【0287】
なお、信号2421、信号2425、信号2426、電位2441、電位2442、信号
2422及び信号223は、それぞれ図2の信号221、信号225、信号226、電位
241、電位242、信号222及び信号223に対応している。ただし、すでに述べた
ように、Hレベル・Lレベルが反転している。
【0288】
まず、図24(A)に示すセット期間において、信号2421がLレベルなので第5のト
ランジスタ2305がオンし、信号2422がHレベルなので第7のトランジスタ230
7がオフする。このときのノード2341の電位は、第5のトランジスタ2305の第2
の電極がソース電極となって、第8の配線2328の電位と第5のトランジスタ2305
のしきい値電圧の絶対値との和となるためV2+|Vth(2305)|(Vth(23
05):第5のトランジスタ2305のしきい値電圧)となる。よって、第1のトランジ
スタ2301及び第4のトランジスタ2304がオンし、第5のトランジスタ2305が
オフする。このときのノード2342の電位(電位2442)は、第3のトランジスタ2
303と第4のトランジスタ2304との抵抗比(L/W及び印加電圧)によって決定さ
れ、V1−θ(θ:任意の正の数)となる。さらに、θ<|Vth(2302)|(Vt
h(2302):第2のトランジスタ2302のしきい値電圧)及びθ<|Vth(23
06)|(第6のトランジスタ2306のしきい値電圧)とする。つまり、第9の配線2
329の電位(V1)と第6の配線2326の電位(V2)との電位差(V1−V2)が
第3のトランジスタ2303及び第4のトランジスタ2304によって分圧される。よっ
て、第2のトランジスタ2302及び第6のトランジスタ2306がオフする。このよう
に、セット期間では、第3の配線2323はH信号が入力されている第5の配線2325
と導通するため、第3の配線2323の電位がV1となる。したがって、H信号が第3の
配線2323から出力される。さらに、ノード2341は、電位をV2+|Vth(23
05)|に維持したまま浮遊状態となる。
【0289】
図24B)に示す選択期間では、信号2421がHレベルとなって第5のトランジスタ2
305がオフし、信号2422がHレベルのままなので第7のトランジスタ2307がオ
フのままである。このときのノード2341は電位をV2+|Vth(2305)|に維
持している。よって、第1のトランジスタ2301及び第4のトランジスタ2304はオ
ンのままである。このときのノード2342の電位は、第6の配線2326がHレベルと
なるためV1となる。よって、第2のトランジスタ2302及び第6のトランジスタ23
06はオフのままである。ここで、第5の配線2325にL信号が入力されるので、第3
の配線2323の電位が減少し始める。すると、ノード2341の電位は、ブートストラ
ップ動作によってV2+|Vth(2305)|から下がって、V2−|Vth(230
1)|−γ(Vth(2301):第1のトランジスタ2301のしきい値電圧、γ:任
意の正の数)となる。したがって、第3の配線2323の電位は、第5の配線2325と
等しい電位となるのでV2となる。なお、このブートストラップ動作は、第1のトランジ
スタ2301のゲート電極と第2の電極との間の寄生容量の容量結合によって行われる。
このように、選択期間では、第3の配線2323はL信号が入力されている第5の配線2
325と導通するため、第3の配線2323の電位がV2となる。したがって、L信号が
第3の配線2323から出力される。
【0290】
図24(C)に示すリセット期間では、信号2421がHレベルのままなので第5のトラ
ンジスタ2305がオフのままであり、信号2422がLレベルとなって第7のトランジ
スタ2307がオンする。このときのノード2341の電位は、第11の配線の電位(V
1)が第7のトランジスタ2307を介して供給されるためV1となる。よって、第1の
トランジスタ2301及び第4のトランジスタ2304がオフする。このときのノード2
342の電位は、第3のトランジスタ2303の第2の電極がソース電極となって、第6
の配線2326の電位(V2)から第3のトランジスタ2303のしきい値電圧を引いた
値となるためV2+|Vth(2303)|(Vth(2303):第3のトランジスタ
2303のしきい値電圧)となる。よって、第2のトランジスタ2302及び第6のトラ
ンジスタ2306がオンする。このように、リセット期間では、第3の配線2323はV
1が供給されている第4の配線2324と導通するため、第3の配線2323の電位がV
1となる。したがって、H信号が第3の配線2323から出力される。
【0291】
図24(D)に示す第1の非選択期間では、信号2421がHレベルのままなので第5の
トランジスタ2305がオフのままであり、信号2422がHレベルとなって第7のトラ
ンジスタ2307がオフする。このときのノード2342の電位は、第6の配線2326
にH信号が入力されるためV1となる。よって、第2のトランジスタ2302及び第6の
トランジスタ2306がオフする。このときのノード2341は、浮遊状態となるため電
位をV1に維持する。よって、第1のトランジスタ2301及び第4のトランジスタ23
04はオフのままである。このように、第1の非選択期間では、第3の配線2323は浮
遊状態となるため、第3の配線2323の電位はV1を維持する。
【0292】
図24(E)に示す第2の非選択期間では、信号2421がHレベルのままなので第5の
トランジスタ2305がオフのままであり、信号2422がHレベルのままなので第7の
トランジスタ2307がオフのままである。このときのノード2342の電位は、第6の
配線2326にL信号が入力され、トランジスタ2304がオフしているためV2+|V
th(2303)|となる。よって、第2のトランジスタ2302及び第6のトランジス
タ2306がオンする。このときのノード2341の電位は、第10の配線2330の電
位(V1)が第6のトランジスタ2306を介して供給されるためV1のままである。よ
って、第1のトランジスタ2301及び第4のトランジスタ2304はオフのままである
。このように、第2の非選択期間では、第3の配線2323はV1が供給されている第4
の配線2324と導通するため、第3の配線2323の電位がV1のままである。したが
って、H信号が第3の配線2323から出力される。
【0293】
以上のことから、図23のフリップフロップは、選択期間においてブートストラップ動作
動作を用いて、ノード2341の電位をV2−|Vth(2301)|よりも低くするこ
とによって、第3の配線2323の電位をV2とすることができる。さらに、図23のフ
リップフロップは、このブートストラップ動作が第1のトランジスタ2301の第2の電
極とゲート電極との間の寄生容量の容量結合を用いて行われることによって、レイアウト
面積の縮小及び素子数の低減などのメリットを得ることができる。
【0294】
さらに、図23のフリップフロップは、第2のトランジスタ2302及び第6のトランジ
スタ2306が第2の非選択期間においてのみオンするため、第2のトランジスタ230
2及び第6のトランジスタ2306のしきい値電圧のシフトを抑制することができる。
【0295】
なお、図23のフリップフロップは、第3のトランジスタ2303のゲート電極にV2を
供給し、第1の電極に第2のクロック信号を入力することで、第3のトランジスタ230
3のしきい値電圧のシフトも抑制ですることができる。
【0296】
さらに、図23のフリップフロップは、第1のトランジスタ2301、第4のトランジス
タ2304、第5のトランジスタ2305及び第7のトランジスタ2307が第1の非選
択期間及び第2の非選択期間においてオンしないため、第1のトランジスタ2301、第
4のトランジスタ2304、第5のトランジスタ2305及び第7のトランジスタ230
7のしきい値電圧のシフトを抑制することができる。
【0297】
さらに、図23のフリップフロップは、ノード2341の電位及び第3の配線2323の
電位が第1の非選択期間において変動しても、次の第2の非選択期間においてノード23
41及び第3の配線2323にV1を供給することで、ノード2341の電位及び第3の
配線2323の電位をV1にリセットすることができる。したがって、図23のフリップ
フロップは、ノード2341及び配線2323が浮遊状態となって、ノード2341及び
第3の配線2323の電位が変動することが原因となる誤動作を抑制することができる。
【0298】
さらに、図23のフリップフロップは、トランジスタのしきい値シフトを抑制できるため
、トランジスタのしきい値電圧シフトが原因となる誤動作を抑制することができる。
【0299】
さらに、図23のフリップフロップは、第1のトランジスタ2301乃至第7のトランジ
スタ2307が全てPチャネル型トランジスタで構成されていることを特徴とする。した
がって、図23のフリップフロップは、製造工程の簡略化を図ることができ、製造コスト
の削減や歩留まりの向上を図ることができる。
【0300】
なお、図24と同様の動作を行うものであれば、各トランジスタの配置及び数などは図2
4に限定されない。したがって、図24のフリップフロップに、トランジスタ、その他の
素子(抵抗素子、容量素子など)、ダイオード、スイッチ、様々な論理回路などを新たに
配置してもよい。
【0301】
なお、本実施の形態のシフトレジスタは、本実施の形態のフリップフロップを実施の形態
1乃至実施の形態3に記載のシフトレジスタと自由に組み合わせて実施することができる
。例えば、本実施の形態のシフトレジスタは、本実施の形態のフリップフロップを図10
図13図14図15図17図29図33、及び図34のシフトレジスタと自
由に組み合わせて実施することができできる。ただし、本実施の形態のシフトレジスタは
、実施の形態1乃至実施の形態3に記載のシフトレジスタと比較して、Hレベル・Lレベ
ルが反転している。
【0302】
なお、本実施の形態の表示装置は、本実施の形態のシフトレジスタを実施の形態1乃至実
施の形態3に記載の表示装置と自由に組み合わせて実施することができる。例えば、本実
施の形態の表示装置は、図8図18図16図20及び図22の表示装置と自由に組
み合わせて実施することができる。ただし、本実施の形態の表示装置は、実施の形態1乃
至実施の形態3に記載の表示装置と比較して、HレベルとLレベルが反転している。
【0303】
なお、本実施の形態において、様々な図を用いて述べてきたが、各々の図で述べた内容ま
たは内容の一部を、別の図で述べた内容または内容の一部にも適用できる。あるいは、組
み合わせることが出来る。さらに、これまでに述べた図において、各々の部分に関して、
別の部分を組み合わせることにより、さらに多くの図を構成させることが出来る。
【0304】
同様に、本実施の形態の各々の図で述べた内容または内容の一部を、別の実施の形態の図
で述べた内容または内容の一部にも適用できる。あるいは、組み合わせることが出来る。
さらに、本実施の形態の図において、各々の部分に関して、別の実施の形態の部分を組み
合わせることにより、さらに多くの図を構成させることが出来る。
【0305】
なお、本実施の形態は、他の実施の形態で述べた内容を、具現化した場合の一例、少し変
形した場合の一例、一部を変更した場合の一例、改良した場合の一例、詳細に述べた場合
の一例、応用した場合の一例、関連がある部分についての一例などを示している。したが
って、他の実施の形態で述べた内容は、本実施の形態にも適用できる。あるいは、組み合
わせることが出来る。
【0306】
(実施の形態5)
本実施の形態では、実施の形態1乃至実施の形態4に示した表示装置が有する信号線駆動
回路について説明する。
【0307】
図37の信号線駆動回路について説明する。図37に示す信号線駆動回路は、ドライバI
C5601、スイッチ群5602_1〜5602_M、第1の配線5611、第2の配線
5612、第3の配線5613及び配線5621_1〜5621_Mを有する。スイッチ
群5602_1〜5602_Mそれぞれは、第1のスイッチ5603a、第2のスイッチ
5603b及び第3のスイッチ5603cを有する。
【0308】
ドライバIC5601は第1の配線5611、第2の配線5612、第3の配線5613
及び配線5621_1〜5621_Mに接続される。そして、スイッチ群5602_1〜
5602_Mそれぞれは、第1の配線5611、第2の配線5612、第3の配線561
3及びスイッチ群5602_1〜5602_Mそれぞれに対応した配線5621_1〜5
621_Mのうちいずれかに接続される。そして、配線5621_1〜5621_Mそれ
ぞれは、第1のスイッチ5603a、第2のスイッチ5603b及び第3のスイッチ56
03cを介して、3つの信号線に接続される。例えば、J列目の配線5621_J(配線
5621_1〜配線5621_Mのうちいずれか一)は、スイッチ群5602_Jが有す
る第1のスイッチ5603a、第2のスイッチ5603b及び第3のスイッチ5603c
を介して、信号線Sj−1、信号線Sj、信号線Sj+1に接続される。
【0309】
なお、第1の配線5611、第2の配線5612、第3の配線5613には、それぞれ信
号が入力される。
【0310】
なお、ドライバIC5601は、単結晶基板若しくは多結晶半導体を用いたガラス基板上
に形成されていることが望ましい。さらに、スイッチ群5602は、実施の形態1乃至実
施の形態4に示した画素部と同一基板上に形成されていることが望ましい。したがって、
ドライバIC5601とスイッチ群5602とはFPCなどを介して接続するとよい。
【0311】
次に、図37に示した信号線駆動回路の動作について、図38のタイミングチャートを参
照して説明する。なお、図38のタイミングチャートは、i行目の走査線Giが選択され
ている場合のタイミングチャートを示している。さらに、i行目の走査線Giの選択期間
は、第1のサブ選択期間T1、第2のサブ選択期間T2及び第3のサブ選択期間T3に分
割されている。さらに、図37の信号線駆動回路は、他の行の走査線が選択されている場
合でも図38と同様の動作をする。
【0312】
なお、図38のタイミングチャートは、J列目の配線5621_Jが第1のスイッチ56
03a、第2のスイッチ5603b及び第3のスイッチ5603cを介して、信号線Sj
−1、信号線Sj、信号線Sj+1に接続される場合について示している。
【0313】
なお、図38のタイミングチャートは、i行目の走査線Giが選択されるタイミング、第
1のスイッチ5603aのオン・オフのタイミング5703a、第2のスイッチ5603
bのオン・オフのタイミング5703b、第3のスイッチ5603cのオン・オフのタイ
ミング5703c及びJ列目の配線5621_Jに入力される信号5721_Jを示して
いる。
【0314】
なお、配線5621_1〜配線5621_Mには第1のサブ選択期間T1、第2のサブ選
択期間T2及び第3のサブ選択期間T3において、それぞれ別のビデオ信号が入力される
。例えば、第1のサブ選択期間T1において配線5621_Jに入力されるビデオ信号は
信号線Sj−1に入力され、第2のサブ選択期間T2において配線5621_Jに入力さ
れるビデオ信号は信号線Sjに入力され、第3のサブ選択期間T3において配線5621
_Jに入力されるビデオ信号は信号線Sj+1に入力される。さらに、選択期間T1、第
2のサブ選択期間T2及び第3のサブ選択期間T3において、配線5621_Jに入力さ
れるビデオ信号をそれぞれDataj−1、Dataj、Dataj+1とする。
【0315】
図38に示すように、第1のサブ選択期間T1において第1のスイッチ5603aがオン
し、第2のスイッチ5603b及び第3のスイッチ5603cがオフする。このとき、配
線5621_Jに入力されるDataj−1が、第1のスイッチ5603aを介して信号
線Sj−1に入力される。第2のサブ選択期間T2では、第2のスイッチ5603bがオ
ンし、第1のスイッチ5603a及び第3のスイッチ5603cがオフする。このとき、
配線5621_Jに入力されるDatajが、第2のスイッチ5603bを介して信号線
Sjに入力される。第3のサブ選択期間T3では、第3のスイッチ5603cがオンし、
第1のスイッチ5603a及び第2のスイッチ5603bがオフする。このとき、配線5
621_Jに入力されるDataj+1が、第3のスイッチ5603cを介して信号線S
j+1に入力される。
【0316】
以上のことから、図37の信号線駆動回路は、1ゲート選択期間を3つに分割することで
、1ゲート選択期間中に1つの配線5621から3つの信号線にビデオ信号を入力するこ
とができる。したがって、図37の信号線駆動回路は、ドライバIC5601が形成され
る基盤と、画素部が形成されている基盤との接続数を信号線の数に比べて約1/3にする
ことができる。接続数が約1/3になることによって、図37の信号線駆動回路は、信頼
性、歩留まりなどを向上できる。
【0317】
なお、本実施形態の信号線駆動回路を実施形態1乃至実施形態4に示した表示装置に適用
することによって、さらに画素部が形成されている基盤と外部基盤との接続数を減らすこ
とができる。したがって、本実施の形態の表示装置は、信頼性の向上を図ることができる
。さらに、本実施の形態の表示装置は、歩留まりを高くすることができる。
【0318】
次に、第1のスイッチ5603a、第2のスイッチ5603b及び第3のスイッチ560
3cにNチャネル型のトランジスタを適用した場合について図39を参照して説明する。
なお、図37と同様なものに関しては共通の符号を用いて示し、同一部分又は同様な機能
を有する部分の詳細な説明は省略する。
【0319】
第1のトランジスタ5903aが第1のスイッチ5603aに相当し、第2のトランジス
タ5903bが第2のスイッチ5603bに相当し、第3のトランジスタ5903cが第
3のスイッチ5603cに相当する。
【0320】
例えば、スイッチ群5602_Jの場合、第1のトランジスタ5903aは、第1の電極
が配線5621_Jに接続され、第2の電極が信号線Sj−1に接続され、ゲート電極が
第1の配線5611に接続される。第2のトランジスタ5903bは、第1の電極が配線
5621_Jに接続され、第2の電極が信号線Sjに接続され、ゲート電極が第2の配線
5612に接続される。第3のトランジスタ5903cは、第1の電極が配線5621_
Jに接続され、第2の電極が信号線Sj+1に接続され、ゲート電極が第3の配線561
3に接続される。
【0321】
なお、第1のトランジスタ5903a、第2のトランジスタ5903b、第3のトランジ
スタ5903cは、それぞれスイッチングトランジスタとして機能する。さらに、第1の
トランジスタ5903a、第2のトランジスタ5903b、第3のトランジスタ5903
cは、それぞれゲート電極に入力される信号がHレベルのときにオンとなり、ゲート電極
に入力される信号がLレベルのときにオフとなる。
【0322】
なお、第1のスイッチ5603a、第2のスイッチ5603b及び第3のスイッチ560
3cとしてNチャネル型のトランジスタを用いることによって、トランジスタの半導体層
として、アモルファスシリコンを用いることができるため、製造工程の簡略化を図ること
ができ、製造コストの削減や歩留まりの向上を図ることができるからである。さらに、大
型の表示パネルなどの半導体装置を作製することも可能となるからである。あるいは、ト
ランジスタの半導体層として、ポリシリコンや多結晶シリコンを用いても製造工程の簡略
化を図ることができる。
【0323】
図39の信号線駆動回路では、第1のトランジスタ5903a、第2のトランジスタ59
03b、第3のトランジスタ5903cとしてNチャネル型のトランジスタを用いた場合
について説明したが、第1のトランジスタ5903a、第2のトランジスタ5903b、
第3のトランジスタ5903cとしてPチャネル型のトランジスタを用いてもよい。この
とき、トランジスタはゲート電極に入力される信号がLレベルのときにオンとなり、ゲー
ト電極に入力される信号がHレベルのときにオフとなる。
【0324】
なお、図37のように、1ゲート選択期間を複数のサブ選択期間に分割し、複数のサブ選
択期間それぞれにおいてある1つの配線から複数の信号線それぞれにビデオ信号を入力す
ることができれば、スイッチの配置や数、駆動方法などは限定されない。
【0325】
例えば、3つ以上のサブ選択期間それぞれにおいて1つの配線から3つ以上の信号線それ
ぞれにビデオ信号を入力する場合は、スイッチ及びスイッチを制御するための配線を追加
すればよい。ただし、1ゲート選択期間を4つ以上のサブ選択期間に分割すると、1つの
サブ選択期間が短くなる。したがって、1ゲート選択期間は、2つ又は3つのサブ選択期
間に分割されることが望ましい。
【0326】
別の例として、図40のタイミングチャートに示すように、1つの選択期間をプリチャー
ジ期間Tp、第1のサブ選択期間T1、第2のサブ選択期間T2、第3の選択期間T3に
分割してもよい。さらに、図40のタイミングチャートは、i行目の走査線Giが選択さ
れるタイミング、第1のスイッチ5603aのオン・オフのタイミング5803a、第2
のスイッチ5603bのオンオフのタイミング5803b、第3のスイッチ5603cの
オン・オフのタイミング5803c及びJ列目の配線5621_Jに入力される信号58
21_Jを示している。図40に示すように、プリチャージ期間Tpにおいて第1のスイ
ッチ5603a、第2のスイッチ5603b及び第3のスイッチ5603cがオンする。
このとき、配線5621_Jに入力されるプリチャージ電圧Vpが第1のスイッチ560
3a、第2のスイッチ5603b及び第3のスイッチ5603cを介してそれぞれ信号線
Sj−1、信号線Sj、信号線Sj+1に入力される。第1のサブ選択期間T1において
第1のスイッチ5603aがオンし、第2のスイッチ5603b及び第3のスイッチ56
03cがオフする。このとき、配線5621_Jに入力されるDataj−1が、第1の
スイッチ5603aを介して信号線Sj−1に入力される。第2のサブ選択期間T2では
、第2のスイッチ5603bがオンし、第1のスイッチ5603a及び第3のスイッチ5
603cがオフする。このとき、配線5621_Jに入力されるDatajが、第2のス
イッチ5603bを介して信号線Sjに入力される。第3のサブ選択期間T3では、第3
のスイッチ5603cがオンし、第1のスイッチ5603a及び第2のスイッチ5603
bがオフする。このとき、配線5621_Jに入力されるDataj+1が、第3のスイ
ッチ5603cを介して信号線Sj+1に入力される。
【0327】
以上のことから、図40のタイミングチャートを適用した図37の信号線駆動回路は、サ
ブ選択期間の前にプリチャージ選択期間を設けることによって、信号線をプリチャージで
きるため、画素へのビデオ信号の書き込みを高速に行うことができる。なお、図38と同
様なものに関しては共通の符号を用いて示し、同一部分又は同様な機能を有する部分の詳
細な説明は省略する。
【0328】
図41においても、図37のように、1ゲート選択期間を複数のサブ選択期間に分割し、
複数のサブ選択期間それぞれにおいてある1つの配線から複数の信号線それぞれにビデオ
信号を入力することができる。なお、図41は、信号線駆動回路のうちJ列目のスイッチ
群6022_Jのみを示している。スイッチ群6022_Jは、第1のトランジスタ60
01、第2のトランジスタ6002、第3のトランジスタ6003、第4のトランジスタ
6004、第5のトランジスタ6005、第6のトランジスタ6006を有している。第
1のトランジスタ6001、第2のトランジスタ6002、第3のトランジスタ6003
、第4のトランジスタ6004、第5のトランジスタ6005、第6のトランジスタ60
06はNチャネル型のトランジスタである。スイッチ群6022_Jは、第1の配線60
11、第2の配線6012、第3の配線6013、第4の配線6014、第5の配線60
15、第6の配線6016、配線5621_J、信号線Sj−1、信号線Sj、信号線S
j+1に接続される。
【0329】
第1のトランジスタ6001の第1の電極は配線5621_Jに接続され、第2の電極は
信号線Sj−1に接続され、ゲート電極は第1の配線6011に接続される。第2のトラ
ンジスタ6002の第1の電極は配線5621_Jに接続され、第2の電極は信号線Sj
−1に接続され、ゲート電極は第2の配線6012に接続される。第3のトランジスタ6
003の第1の電極は配線5621_Jに接続され、第2の電極は信号線Sjに接続され
、ゲート電極は第3の配線6013に接続される。第4のトランジスタ6004の第1の
電極は配線5621_Jに接続され、第2の電極は信号線Sjに接続され、ゲート電極は
第4の配線6014に接続される。第5のトランジスタ6005の第1の電極は配線56
21_Jに接続され、第2の電極は信号線Sj+1に接続され、ゲート電極は第5の配線
6015に接続される。第6のトランジスタ6006の第1の電極は配線5621_Jに
接続され、第2の電極は信号線Sj+1に接続され、ゲート電極は第6の配線6016に
接続される。
【0330】
なお、第1のトランジスタ6001、第2のトランジスタ6002、第3のトランジスタ
6003、第4のトランジスタ6004、第5のトランジスタ6005、第6のトランジ
スタ6006は、それぞれスイッチングトランジスタとして機能する。さらに、第1のト
ランジスタ6001、第2のトランジスタ6002、第3のトランジスタ6003、第4
のトランジスタ6004、第5のトランジスタ6005、第6のトランジスタ6006は
、それぞれゲート電極に入力される信号がHレベルのときにオンとなり、ゲート電極に入
力される信号がLレベルのときにオフとなる。
【0331】
なお、第1の配線6011及び第2の配線6012は、図39の第1の配線5911に相
当する。第3の配線6013及び第4の配線6014は、図39の第2の配線5912に
相当する。第5の配線6015及び第6の配線6016は、図39の第3の配線5913
に相当する。なお、第1のトランジスタ6001及び第2のトランジスタ6002は、図
39の第1のトランジスタ5903aに相当する。第3のトランジスタ6003及び第4
のトランジスタ6004は、図39の第2のトランジスタ5903bに相当する。第5の
トランジスタ6005及び第6のトランジスタ6006は、図39の第3のトランジスタ
5903cに相当する。
【0332】
図41では、図38に示した第1のサブ選択期間T1において第1のトランジスタ600
1又は第2のトランジスタ6002のどちらかがオンする。第2のサブ選択期間T2にお
いて第3のトランジスタ6003又は第4のトランジスタ6004のどちらかがオンする
。第3のサブ選択期間T3において第5のトランジスタ6005又は第6のトランジスタ
6006のどちらかがオンする。さらに、図40に示したプリチャージ期間Tpにおいて
第1のトランジスタ6001、第3のトランジスタ6003及び第5のトランジスタ60
05か、第2のトランジスタ6002、第4のトランジスタ6004及び第6のトランジ
スタ6006のどちらかがオンする。
【0333】
したがって、図41では、各トランジスタのオン時間を短くすることができるため、各ト
ランジスタの特性劣化を抑制することができる。なぜなら、例えば図38に示した第1の
サブ選択期間T1においては、第1のトランジスタ6001又は第2のトランジスタ60
02のどちらかがオンしていればビデオ信号を信号線Sj−1に入力することができるか
らである。なお、例えば図38に示した第1のサブ選択期間T1において、第1のトラン
ジスタ6001及び第2のトランジスタ6002を同時にオンすることによって、高速に
ビデオ信号を信号線Sj−1に入力することもできる。
【0334】
なお、図41では、2つのトランジスタを配線5621と信号線との間に並列に接続する
場合について説明した。しかし、これに限定されず、3つ以上のトランジスタを配線56
21と信号線との間に並列に接続してもよい。こうすることで、さらに各トランジスタの
特性劣化を抑制することができる。
【0335】
なお、本実施の形態において、様々な図を用いて述べてきたが、各々の図で述べた内容ま
たは内容の一部を、別の図で述べた内容または内容の一部にも適用できる。あるいは、組
み合わせることが出来る。さらに、これまでに述べた図において、各々の部分に関して、
別の部分を組み合わせることにより、さらに多くの図を構成させることが出来る。
【0336】
同様に、本実施の形態の各々の図で述べた内容または内容の一部を、別の実施の形態の図
で述べた内容または内容の一部にも適用できる。あるいは、組み合わせることが出来る。
さらに、本実施の形態の図において、各々の部分に関して、別の実施の形態の部分を組み
合わせることにより、さらに多くの図を構成させることが出来る。
【0337】
なお、本実施の形態は、他の実施の形態で述べた内容を、具現化した場合の一例、少し変
形した場合の一例、一部を変更した場合の一例、改良した場合の一例、詳細に述べた場合
の一例、応用した場合の一例、関連がある部分についての一例などを示している。したが
って、他の実施の形態で述べた内容は、本実施の形態にも適用できる。あるいは、組み合
わせることが出来る。
【0338】
(実施の形態6)
本実施の形態では、実施の形態1乃至実施の形態4に示した表示装置の静電破壊による不
良を防止するための構成について説明する。
【0339】
なお、静電破壊とは、人体又は物体に蓄積された、正又は負の電荷が半導体デバイスに触
れた時にデバイスの入出力端子を介して瞬時に放電されることで、デバイス内部に大電流
が流れて発生する破壊のことである。
【0340】
図42(A)は、保護ダイオードによって走査線に発生する静電破壊を防止するための構
成を示す。図42(A)は、保護ダイオードを配線6111と走査線との間に配置した構
成である。なお、図示はしないが、i行目の走査線Giには複数の画素が接続される。な
お、保護ダイオードとしては、トランジスタ6101を用いる。なお、トランジスタ61
01はNチャネル型のトランジスタである。ただし、Pチャネル型のトランジスタを用い
てもよく、トランジスタ6101の極性は走査線駆動回路や画素が有するトランジスタの
極性と同様なものを用いればよい。
【0341】
なお、保護ダイオードは1つだけ配置されいるが、複数個の保護ダイオードが直列に配置
されていてもよいし、並列に配置されていてもよいし、直並列に配置されていてもよい。
【0342】
トランジスタ6101は第1の電極がi行目の走査線Giに接続され、第2の電極が配線
6111に接続され、ゲート電極がi行目の走査線Giに接続される。
【0343】
図42(A)の動作について説明する。配線6111にはある電位が入力されており、そ
の電位は、i行目の走査線Giに入力される信号のLレベルよりも低い電位である。正又
は負の電荷がi行目の走査線Giに放電されていない場合、i行目の走査線Giの電位は
Hレベル若しくはLレベルであるため、トランジスタ6101はオフしている。一方、負
の電荷がi行目の走査線Giに放電された場合、i行目の走査線Giの電位は瞬間的に下
がる。このとき、i行目の走査線Giの電位が配線6111の電位からトランジスタ61
01のしきい値電圧を引いた値よりも低くなると、トランジスタ6101がオンして、電
流がトランジスタ6101を介して配線6111に流れる。したがって、図42(A)に
示した構成によって、大電流が画素に流れ込むことを防ぐことができるため、画素の静電
破壊を防止することができる。
【0344】
なお、図42(B)は、正の電荷がi行目の走査線Giに放電された場合に静電破壊を防
止するための構成である。保護ダイオードとして機能するトランジスタ6102が走査線
と配線6112との間に配置されている。なお、保護ダイオードは1つだけ配置されいる
が、複数個の保護ダイオードが直列に配置されていてもよいし、並列に配置されていても
よいし、直並列に配置されていてもよい。なお、トランジスタ6102はNチャネル型の
トランジスタである。ただし、Pチャネル型のトランジスタを用いてもよく、トランジス
タ6102の極性は走査線駆動回路や画素が有するトランジスタの極性と同様なものを用
いればよい。トランジスタ6102は第1の電極がi行目の走査線Giに接続され、第2
の電極が配線6112に接続され、ゲート電極が配線6112に接続される。なお、配線
6112には、i行目の走査線Giに入力される信号のHレベルよりも高い電位が入力さ
れている。したがって、トランジスタ6102は、電荷がi行目の走査線Giに放電され
ていない場合ときには、オフしている。一方、正の電荷がi行目の走査線Giに放電され
た場合、i行目の走査線Giの電位は瞬間的に上昇する。このとき、i行目の走査線Gi
の電位が配線6112の電位とトランジスタ6102のしきい値電圧との和よりも高くな
ると、トランジスタ6102がオンして、電流がトランジスタ6102を介して配線61
12に流れる。したがって、図42(B)に示した構成によって、大電流が画素に流れ込
むことを防ぐことができるため、画素の静電破壊を防止することができる。
【0345】
なお、図42(C)に示すように、図42(A)と図42(B)とを組み合わせた構成に
することで、正の電荷がi行目の走査線Giに放電された場合でも、負の電荷がi行目の
走査線Giに放電された場合でも、画素の静電破壊を防止することができる。なお、図4
2(A)、(B)と同様なものに関しては共通の符号を用いて示し、同一部分又は同様な
機能を有する部分の詳細な説明は省略する。
【0346】
図43(A)は、保護ダイオードとして機能するトランジスタ6201を走査線と保持容
量線との間に接続した場合の構成を示す。なお、保護ダイオードは1つだけ配置されいる
が、複数個の保護ダイオードが直列に配置されていてもよいし、並列に配置されていても
よいし、直並列に配置されていてもよい。なお、トランジスタ6201はNチャネル型の
トランジスタである。ただし、Pチャネル型のトランジスタを用いてもよく、トランジス
タ6201の極性は走査線駆動回路や画素が有するトランジスタの極性と同様なものを用
いればよい。なお、配線6211は、保持容量線として機能する。トランジスタ6201
の第1の電極はi行目の走査線Giに接続され、第2の電極は配線6211に接続され、
ゲート電極はi行目の走査線Giに接続される。なお、配線6211には、i行目の走査
線Giに入力される信号のLレベルよりも低い電位が入力されている。したがって、トラ
ンジスタ6201は、電荷がi行目の走査線Giに放電されていない場合ときには、オフ
している。一方、負の電荷がi行目の走査線Giに放電された場合、i行目の走査線Gi
の電位は瞬間的に下がる。このとき、i行目の走査線Giの電位が配線6211の電位か
らトランジスタ6201のしきい値電圧を引いた値よりも低くなると、トランジスタ62
01がオンして、電流がトランジスタ6201を介して配線6211に流れる。したがっ
て、図43(A)に示した構成によって、大電流が画素に流れ込むことを防ぐことができ
るため、画素の静電破壊を防止することができる。さらに、図43(A)に示した構成で
は、保持容量線を電荷を逃がす配線として利用しているので、新たに配線を追加する必要
がない。
【0347】
なお、図43(B)は、正の電荷がi行目の走査線Giに放電された場合に静電破壊を防
止するための構成である。ここでは、配線6211には、i行目の走査線Giに入力され
る信号のHレベルよりも高い電位が入力されている。したがって、トランジスタ6201
は、電荷がi行目の走査線Giに放電されていない場合ときにはオフしている。一方、正
の電荷がi行目の走査線Giに放電された場合、i行目の走査線Giの電位は瞬間的に上
昇する。このとき、i行目の走査線Giの電位が配線6211の電位とトランジスタ62
01のしきい値電圧との和よりも高くなると、トランジスタ6201がオンして、電流が
トランジスタ6201を介して配線6211に流れる。したがって、図43(B)に示し
た構成によって、大電流が画素に流れ込むことを防ぐことができるため、画素の静電破壊
を防止することができる。さらに、図43(B)に示した構成では、保持容量線を電荷を
逃がす配線として利用しているので、新たに配線を追加する必要がない。なお、図43
B)と同様なものに関しては共通の符号を用いて示し、同一部分又は同様な機能を有する
部分の詳細な説明は省略する。
【0348】
次に、保護ダイオードによって信号線に発生する静電破壊を防止するための構成を図44
(A)に示す。図44(A)は、保護ダイオードを配線6411と信号線との間に配置し
た場合の構成である。なお、図示はしないがj列目の信号線Sjには複数の画素が接続さ
れる。なお、保護ダイオードとしては、トランジスタ6401を用いる。なお、なお、ト
ランジスタ6401はNチャネル型のトランジスタである。ただし、Pチャネル型のトラ
ンジスタを用いてもよく、トランジスタ6401の極性は信号線駆動回路や画素が有する
トランジスタの極性と同様なものを用いればよい。
【0349】
なお、保護ダイオードは1つだけ配置されいるが、複数個の保護ダイオードが直列に配置
されていてもよいし、並列に配置されていてもよいし、直並列に配置されていてもよい。
【0350】
トランジスタ6401は第1の電極がj行目の信号線Sjに接続され、第2の電極が配線
6411に接続され、ゲート電極がj行目の信号線Sjに接続される。
【0351】
図44(A)の動作について説明する。配線6411にはある電位が入力されており、そ
の電位は、j行目の信号線Sjに入力されるビデオ信号の最小値も低い電位である。正又
は負の電荷がj行目の信号線Sjに放電されていない場合、j行目の信号線Sjの電位は
ビデオ信号と同電位であるため、トランジスタ6401はオフしている。一方、負の電荷
がj行目の信号線Sjに放電された場合、j行目の信号線Sjの電位は瞬間的に下がる。
このとき、j行目の信号線Sjの電位が配線6411の電位からトランジスタ6401の
しきい値電圧を引いた値よりも低くなると、トランジスタ6401がオンして、電流がト
ランジスタ6401を介して配線6411に流れる。したがって、図44(A)に示した
構成によって、大電流が画素に流れ込むことを防ぐことができるため、画素の静電破壊を
防止することができる。
【0352】
なお、図44(B)は、正の電荷がj行目の信号線Sjに放電された場合に静電破壊を防
止するための構成である。保護ダイオードとして機能するトランジスタ6402が走査線
と配線6412との間に配置されている。なお、保護ダイオードは1つだけ配置されいる
が、複数個の保護ダイオードが直列に配置されていてもよいし、並列に配置されていても
よいし、直並列に配置されていてもよい。なお、トランジスタ6402はNチャネル型の
トランジスタである。ただし、Pチャネル型のトランジスタを用いてもよく、トランジス
タ6402の極性は走査線駆動回路や画素が有するトランジスタの極性と同様なものを用
いればよい。トランジスタ6402は第1の電極がj行目の信号線Sjに接続され、第2
の電極が配線6412に接続され、ゲート電極が配線6412に接続される。なお、配線
6412には、j行目の信号線Sjに入力されるビデオ信号の最大値よりも高い電位が入
力されている。したがって、トランジスタ6402は、電荷がj行目の信号線Sjに放電
されていない場合ときには、オフしている。一方、正の電荷がj行目の信号線Sjに放電
された場合、j行目の信号線Sjの電位は瞬間的に上昇する。このとき、j行目の信号線
Sjの電位が配線6412の電位とトランジスタ6402のしきい値電圧との和よりも高
くなると、トランジスタ6402がオンして、電流がトランジスタ6402を介して配線
6412に流れる。したがって、図44(B)に示した構成によって、大電流が画素に流
れ込むことを防ぐことができるため、画素の静電破壊を防止することができる。
【0353】
なお、図44(C)に示すように、図44(A)と図44(B)とを組み合わせた構成に
することで、正の電荷がj行目の信号線Sjに放電された場合でも、負の電荷がj行目の
信号線Sjに放電された場合でも、画素の静電破壊を防止することができる。なお、図4
4(A)、(B)と同様なものに関しては共通の符号を用いて示し、同一部分又は同様な
機能を有する部分の詳細な説明は省略する。
【0354】
本実施の形態では、走査線及び信号線に接続された画素の静電破壊を防止するための構成
を説明した。しかし、本実施の形態の構成は、走査線及び信号線に接続された画素の静電
破壊の防止だけに適用されるものではない。例えば、実施の形態1乃至実施の形態4に示
した走査線駆動回路及び信号線駆動回路に接続される信号又は電位が入力された配線に本
実施の形態を適用する場合は、走査線駆動回路及び信号線駆動回路の静電破壊を防止する
ことができる。
【0355】
なお、本実施の形態において、様々な図を用いて述べてきたが、各々の図で述べた内容ま
たは内容の一部を、別の図で述べた内容または内容の一部にも適用できる。あるいは、組
み合わせることが出来る。さらに、これまでに述べた図において、各々の部分に関して、
別の部分を組み合わせることにより、さらに多くの図を構成させることが出来る。
【0356】
同様に、本実施の形態の各々の図で述べた内容または内容の一部を、別の実施の形態の図
で述べた内容または内容の一部にも適用できる。あるいは、組み合わせることが出来る。
さらに、本実施の形態の図において、各々の部分に関して、別の実施の形態の部分を組み
合わせることにより、さらに多くの図を構成させることが出来る。
【0357】
なお、本実施の形態は、他の実施の形態で述べた内容を、具現化した場合の一例、少し変
形した場合の一例、一部を変更した場合の一例、改良した場合の一例、詳細に述べた場合
の一例、応用した場合の一例、関連がある部分についての一例などを示している。したが
って、他の実施の形態で述べた内容は、本実施の形態にも適用できる。あるいは、組み合
わせることが出来る。
【0358】
(実施の形態7)
本実施の形態では、実施の形態1乃至実施の形態4に示した表示装置に適用できる表示装
置の新たな構成について説明する。
【0359】
図45(A)は、ダイオード接続されたトランジスタをある走査線と別の走査線との間に
配置した場合の構成である。図45(A)では、i−1行目の走査線Gi−1とi行目の
走査線Giとの間にダイオード接続されたトランジスタ6301aを配置し、i行目の走
査線Giとi+1行目の走査線Gi+1との間にダイオード接続されたトランジスタ63
01bを配置した場合の構成を示している。なお、トランジスタ6301a及びトランジ
スタ6301bはNチャネル型のトランジスタである。ただし、Pチャネル型のトランジ
スタを用いてもよく、トランジスタ6301a及びトランジスタ6301bの極性は走査
線駆動回路や画素が有するトランジスタの極性と同様なものを用いればよい。
【0360】
なお、図45(A)では、代表してi−1行目の走査線Gi−1、i行目の走査線Gi及
びi+1行目の走査線Gi+1を示しているが、他の走査線も同様にダイオード接続され
たトランジスタが配置されている。
【0361】
トランジスタ6301aの第1の電極はi行目の走査線Giに接続され、第2の電極はi
−1行目の走査線Gi−1に接続され、ゲート電極はGi−1行目の走査線Gi−1に接
続される。トランジスタ6301bの第1の電極はi+1行目の走査線Gi+1に接続さ
れ、第2の電極はi行目の走査線Giに接続され、ゲート電極はi行目の走査線Giに接
続される。
【0362】
図45(A)の動作について説明する。実施の形態1乃至実施の形態4に示した走査線駆
動回路では、非選択期間において、i−1行目の走査線Gi−1、i行目の走査線Gi及
びi+1行目の走査線Gi+1はLレベルを維持しいてる。したがって、トランジスタ6
301a及びトランジスタ6301bはオフしている。しかしながら、例えばノイズなど
によってi行目の走査線Giの電位が上昇した場合、i行目の走査線Giが画素を選択し
まい、画素に不正なビデオ信号が書き込まれてしまう。そこで、図45(A)のようにダ
イオード接続したトランジスタを走査線間に配置しておくことで、画素に不正なビデオ信
号が書き込まれることを防止することができる。なぜなら、i行目の走査線Giの電位が
i−1行目の走査線Gi−1の電位とトランジスタ6301aのしきい値電圧との和以上
に上昇すると、トランジスタ6301aがオンして、i行目の走査線Giの電位が下がる
。したがって、i行目の走査線Giによって画素が選択されることはないからである。
【0363】
なお、図45(A)の構成は、特に走査線駆動回路と画素部とを同一基板上に一体形成し
た場合に有利である。なぜなら、Nチャネル型のトランジスタ、又はPチャネル型のトラ
ンジスタだけで構成されている走査線駆動回路では、走査線が浮遊状態になることがあり
、走査線にノイズが発生しやすいからである。
【0364】
なお、図45(B)は、走査線間に配置するダイオード接続されたトランジスタの向きを
逆にした場合の構成である。なお、トランジスタ6302a及びトランジスタ6302b
はNチャネル型のトランジスタである。ただし、Pチャネル型のトランジスタを用いても
よく、トランジスタ6302a及びトランジスタ6302bの極性は走査線駆動回路や画
素が有するトランジスタの極性と同様なものを用いればよい。図45(B)では、トラン
ジスタ6302aの第1の電極がi行目の走査線Giに接続され、第2の電極がi−1行
目の走査線Gi−1に接続され、ゲート電極がi行目の走査線Giに接続される。トラン
ジスタ6302bの第1の電極がi+1行目の走査線Gi+1に接続され、第2の電極が
i行目の走査線Giに接続され、ゲート電極がi+1行目の走査線Gi+1に接続される
図45(B)は、図44(A)と同様に、i行目の走査線Giの電位がi−1行目の走
査線Gi+1の電位とトランジスタ6302bのしきい値電圧との和以上に上昇すると、
トランジスタ6302bがオンして、i行目の走査線Giの電位が下がる。したがって、
i行目の走査線Giによって画素が選択されることはなく、画素に不正なビデオ信号が書
き込まれることを防止することができる。
【0365】
なお、図45(C)に示すように、図45(A)と図45(B)とを組み合わせた構成に
することで、i行目の走査線Giの電位が上昇しても、トランジスタ6301a及びトラ
ンジスタ6302bがオンするので、i行目の走査線Giの電位が下がる。なお、図45
(C)では、電流が2つのトランジスタを介して流れるので、より大きいノイズを除去す
ることが可能である。なお、図45(A)、(B)と同様なものに関しては共通の符号を
用いて示し、同一部分又は同様な機能を有する部分の詳細な説明は省略する。
【0366】
なお、図43(A)及び(B)に示すように、走査線と保持容量線との間にダイオード接
続したトランジスタを配置しても図45(A)、(B)、(C)と同様の効果を得ること
ができる。
【0367】
なお、本実施の形態において、様々な図を用いて述べてきたが、各々の図で述べた内容ま
たは内容の一部を、別の図で述べた内容または内容の一部にも適用できる。あるいは、組
み合わせることが出来る。さらに、これまでに述べた図において、各々の部分に関して、
別の部分を組み合わせることにより、さらに多くの図を構成させることが出来る。
【0368】
同様に、本実施の形態の各々の図で述べた内容または内容の一部を、別の実施の形態の図
で述べた内容または内容の一部にも適用できる。あるいは、組み合わせることが出来る。
さらに、本実施の形態の図において、各々の部分に関して、別の実施の形態の部分を組み
合わせることにより、さらに多くの図を構成させることが出来る。
【0369】
なお、本実施の形態は、他の実施の形態で述べた内容を、具現化した場合の一例、少し変
形した場合の一例、一部を変更した場合の一例、改良した場合の一例、詳細に述べた場合
の一例、応用した場合の一例、関連がある部分についての一例などを示している。したが
って、他の実施の形態で述べた内容は、本実施の形態にも適用できる。あるいは、組み合
わせることが出来る。
【0370】
(実施の形態8)
本実施形態においては、表示装置の画素構造について説明する。特に、液晶表示装置の画
素構造について説明する。
【0371】
図46は、液晶表示装置の画素構造のうち、TN方式と呼ばれるものに、薄膜トランジス
タ(TFT)を組み合わせた場合の画素の断面図と上面図である。図46の(A)は、画
素の断面図であり、図46の(B)は、画素の上面図である。また、図46の(A)に示
す画素の断面図は、図46の(B)に示す画素の上面図における線分a−a’に対応して
いる。図46に示す画素構造の液晶表示装置に本実施の形態を適用することによって、安
価に液晶表示装置を製造することができる。
【0372】
図46の(A)を参照して、TN方式の液晶表示装置の画素構造について説明する。液晶
表示装置は、液晶パネルと呼ばれる、画像を表示する基幹部分を有する。液晶パネルは、
加工を施した2枚の基板を、数マイクロメートルのギャップを持たせて貼り合わせ、2枚
の基板間に液晶材料を注入することで作製される。図46の(A)において、2枚の基板
は、第1の基板10101および第2の基板10116である。第1の基板には、TFT
および画素電極を作製し、第2の基板には、遮光膜10114、カラーフィルタ1011
5、第4の導電層10113、スペーサ10117、および第2の配向膜10112を作
製してもよい。
【0373】
なお、第1の基板10101にTFTを作製しなくとも実施可能である。TFTを作製せ
ずに本実施の形態を実施する場合は、工程数が減少するため、製造コストを低減すること
ができる。さらに、構造が簡単であるので、歩留まりを向上させることができる。一方、
TFTを作製して本実施の形態を実施する場合は、より大型の表示装置を得ることができ
る。
【0374】
なお、図46に示すTFTは、非晶質半導体を用いたボトムゲート型のTFTである。非
結晶半導体を用いたTFTを適応した液晶パネルは、大面積の基板を用いて、安価に作製
できるという利点がある。しかし、本実施の形態はこれに限定されるものではない。使用
できるTFTの構造は、ボトムゲート型のTFTではチャネルエッチ型、チャネル保護型
などがある。また、トップゲート型でもよい。さらに、非晶質半導体だけではなく、多結
晶半導体も用いることができる。
【0375】
なお、本実施の形態は、第2の基板10116に遮光膜10114を作製しなくとも実施
可能である。遮光膜10114を作製せずに本実施の形態を実施する場合は、工程数が減
少するため、製造コストを低減することができる。また、構造が簡単であるので、歩留ま
りを向上させることができる。一方、遮光膜10114を作製して本実施の形態を実施す
る場合は、黒表示時に光漏れの少ない表示装置を得ることができる。
【0376】
なお、本実施の形態は、第2の基板10116にカラーフィルタ10115を作製しなく
とも実施可能である。カラーフィルタ10115を作製せずに本実施の形態を実施する場
合は、工程数が減少するため、製造コストを低減することができる。また、構造が簡単で
あるので、歩留まりを向上させることができる。ただし、カラーフィルタ10115を作
製せずに本実施の形態を実施する場合でも、フィールドシーケンシャル駆動によってカラ
ー表示ができる表示装置を得ることができる。一方、カラーフィルタ10115を作製し
て本実施の形態を実施する場合は、カラー表示ができる表示装置を得ることができる。
【0377】
なお、本実施の形態は、第2の基板10116にスペーサ10117を作製せず、球状の
スペーサを散布することでも実施可能である。球状のスペーサを散布することで本実施の
形態を実施する場合は、工程数が減少するため、製造コストを低減することができる。ま
た、構造が簡単であるので、歩留まりを向上させることができる。一方、スペーサ101
17を作製して本実施の形態を実施する場合は、スペーサの位置がばらつかないため、2
枚の基板間の距離を一様にすることができ、表示ムラの少ない表示装置を得ることができ
る。
【0378】
次に、第1の基板10101に施す加工について説明する。第1の基板10101は透光
性を有する基板が好適であり、例えば石英基板、ガラス基板またはプラスチック基板でも
よい。なお、第1の基板10101は遮光性の基板でもよく、半導体基板又はSOI(S
ilicon on Insulator)基板でもよい。
【0379】
まず、第1の基板10101に第1の絶縁膜10102を成膜してもよい。第1の絶縁膜
10102は、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜(SiOxN
y)等の絶縁膜であってもよい。あるいは、第1の絶縁膜10102は、酸化シリコン膜
、窒化シリコン膜または酸化窒化シリコン膜(SiOxNy)等のうちの2つ以上の膜を
組み合わせた積層構造の絶縁膜を用いてもよい。第1の絶縁膜10102を成膜して本実
施の形態を実施する場合は、基板からの不純物が半導体層に影響を及ぼし、TFTの性質
が変化してしまうのを防ぐことができる。また、TFTの性質の変化を抑制できるので、
信頼性の高い表示装置を得ることができる。なお、第1の絶縁膜10102を成膜せずに
本実施の形態を実施する場合は、工程数が減少するため、製造コストを低減することがで
きる。また、構造が簡単であるので、歩留まりを向上させることができる。
【0380】
次に、第1の基板10101または第1の絶縁膜10102上に、第1の導電層1010
3を形成する。なお、第1の導電層10103は、形状を加工して形成してもよい。形状
を加工する工程は、次のようなものであることが好適である。まず、第1の導電層101
03を全面に成膜する。このとき、第1の導電層10103は、スパッタ装置、またはC
VD装置などの成膜装置を用いて成膜されてもよい。次に、全面に成膜した第1の導電層
上に、感光性のレジスト材料を全面に形成する。次に、フォトリソグラフィ法やレーザー
直描法などによって、形成したい形状に従ってレジスト材料を感光させる。次に、感光さ
せたレジスト材料、または感光させなかったレジスト材料のうち、どちらか一方を、エッ
チングによって除去することで、第1の導電層10103を形状加工するためのマスクを
得ることができる。その後、形成したマスクパターンに従って、第1の導電層10103
をエッチングにより除去することで、所望のパターンに第1の導電層10103を形状加
工することができる。なお、第1の導電層10103をエッチングする方法には、化学的
な方法(ウェットエッチング)と、物理的な方法(ドライエッチング)があるが、第1の
導電層10103の材料や、第1の導電層10103の下層にある材料の性質などを勘案
し、適宜選択する。なお、第1の導電層10103に使用する材料は、Mo、Ti、Al
、Nd、Crなどが好適である。あるいは、Mo、Ti、Al、Nd、Crなどのうちの
2つ以上を組み合わせた積層構造であってもよい。
【0381】
次に、第2の絶縁膜10104を形成する。このとき、第2の絶縁膜10104は、スパ
ッタ装置またはCVD装置などの成膜装置を用いて成膜されてもよい。なお、第2の絶縁
膜10104に使用する材料は、熱酸化膜、酸化シリコン膜、窒化シリコン膜または酸化
窒化シリコン膜などが好適である。あるいは、熱酸化膜、酸化シリコン膜、窒化シリコン
膜または酸化窒化シリコン膜などのうち2以上を組み合わせた積層構造であってもよい。
なお、第1の半導体層10105に接する部分の第2の絶縁膜10104は、酸化シリコ
ン膜であることが、特に好適である。なぜならば、酸化シリコン膜にすると半導体層10
105との界面におけるトラップ準位が少なくなるからである。なお、第1の導電層10
103をMoで形成するときは、第1の導電層10103と接する部分の第2の絶縁膜1
0104は窒化シリコン膜が好ましい。なぜならば、窒化シリコン膜はMoを酸化させな
いからである。
【0382】
次に、第1の半導体層10105を形成する。その後、第2の半導体層10106を連続
して形成するのが好適である。なお、第1の半導体層10105および第2の半導体層1
0106は、形状を加工して形成してもよい。形状を加工する工程は、前述したフォトリ
ソグラフィ法等の方法であることが好適である。なお、第1の半導体層10105に使用
する材料は、シリコンまたはシリコンゲルマニウム(SiGe)などが好適である。また
、第2の半導体層10106に使用する材料は、リン等を含んだシリコン等が好適である
【0383】
次に、第2の導電層10107を形成する。このとき、第2の導電層10107の形成方
法としては、スパッタ法または印刷法を用いるのが好適である。なお、第2の導電層10
107に使用する材料は、透明性を有していても、反射性を有していてもよい。透明性を
有する場合は、例えば、酸化インジウムに酸化スズを混ぜたインジウムスズ酸化物(IT
O)膜、インジウムスズ酸化物(ITO)に酸化珪素を混ぜたインジウムスズ珪素酸化物
(ITSO)膜、酸化インジウムに酸化亜鉛を混ぜたインジウム亜鉛酸化物(IZO)膜
、酸化亜鉛膜または酸化スズ膜を用いることができる。なお、IZOとは、ITOに2〜
20wt%の酸化亜鉛(ZnO)を混合させたターゲットを用いてスパッタリングにより
形成される透明導電材料である。一方、反射性を有する場合は、Ti、Mo、Ta、Cr
、W、Alなどを用いることができる。また、Ti、Mo、Ta、Cr、WとAlを積層
させた2層構造、AlをTi、Mo、Ta、Cr、Wなどの金属で挟んだ3層積層構造と
してもよい。なお、第2の導電層10107は、形状を加工して形成されてもよい。形状
を加工する方法は、前述したフォトリソグラフィ法等の方法であることが好適である。な
お、エッチング方法は、ドライエッチングで行なうのが好適である。ドライエッチングは
ECR(Electron Cycrotron Resonance)やICP(In
ductive Coupled Plazma)などの高密度プラズマ源を用いたドラ
イエッチング装置によって行われてもよい。
【0384】
次に、TFTのチャネル領域を形成する。このとき、第2の半導体層10106をエッチ
ングするためのマスクとしては、第2の導電層10107を用いてもよいし、第2の導電
層10107をエッチングするためのマスク(レジスト)を用いてもよい。こうすること
で、マスク枚数を減らすことができるので、製造コストを低減することができる。導電性
をもつ第2の半導体層10106のエッチングを行なうことで、除去された部分がTFT
のチャネル領域となる。なお、第1の半導体層10105と第2の半導体層10106を
連続で形成せずに、第1の半導体層10105の形成のあと、TFTのチャネル領域とな
る部分にストッパーとなる膜を成膜およびパターン加工し、その後、第2の半導体層10
106を形成してもよい。なお、第1の半導体層10105と第2の半導体層10106
は、第2の導電層10107を前述したフォトリソグラフィ法等の方法で形状を加工する
ときに、同じマスクを用いてエッチングされる。こうすることで、第2の導電層1010
7をマスクとして用いないで、TFTのチャネル領域を形成することができるので、レイ
アウトパターンの自由度が大きくなる利点がある。また、第2の半導体層10106のエ
ッチング時に第1の半導体層10105までエッチングしてしまわないため、エッチング
不良を起こすことなく、確実にTFTのチャネル領域が形成できる利点がある。
【0385】
次に、第3の絶縁膜10108を形成する。第3の絶縁膜は、透明性を有していることが
好適である。なお、第3の絶縁膜10108に用いる材料は、無機材料(酸化シリコン、
窒化シリコン、酸化窒化シリコンなど)または、低誘電率の有機化合物材料(感光性又は
非感光性の有機樹脂材料)などが好適である。また、シロキサンを含む材料を用いてもよ
い。シロキサンは、シリコン(Si)と酸素(O)との結合で骨格構造が構成される材料
である。置換基として、少なくとも水素を含む有機基(例えばアルキル基、芳香族炭化水
素)が用いられる。あるいは、置換基としてフルオロ基を用いてもよい。あるいは、置換
基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。なお、第3の
絶縁膜10108には、をエッチングによって、選択的にコンタクトホールが形成される
。また、コンタクトホールは少なくとも第2の導電層10107上に形成される。なお、
第3の絶縁膜10108をエッチングすると同時に第2の絶縁膜10104もエッチング
することで、第2の導電層10107だけではなく、第1の導電層10103とのコンタ
クトホールを形成することができる。なお、第3の絶縁膜10108の表面は、できるだ
け平坦であることが好適である。なぜならば、液晶が接する面の凹凸により、液晶分子の
配向が影響を受けてしまうからである。
【0386】
次に、第3の導電層10109を形成する。このとき、第3の導電層10109の形成方
法としては、スパッタ法または印刷法を用いるのが好適である。なお、第3の導電層10
109に使用する材料は、第2の導電層10107と同じく、透明性を有していても、反
射性を有していてもよい。なお、第3の導電層10109として使用できる材料は、第2
の導電層10107と同様でもよい。また、第3の導電層10109は、形状を加工して
形成してもよい。形状を加工する方法は、第2の導電層10107と同様でもよい。
【0387】
次に、第1の配向膜10110を形成する。配向膜10110には、ポリイミドなどの高
分子膜を用いることができる。なお、第1の配向膜10110を形成後、液晶分子の配向
を制御するために、ラビングを行なってもよい。ラビングは、布で配向膜をこすることに
よって、配向膜にスジをつける工程である。ラビングを行なうことによって、配向膜に配
向性を持たせることができる。
【0388】
以上のように作製した第1の基板10101と、遮光膜10114、カラーフィルタ10
115、第4の導電層10113、スペーサ10117および第2の配向膜10112を
作製した第2の基板10116とは、シール材によって数μmのギャップを持たせて貼り
合わせられる。そして、2枚の基板間に液晶材料を注入することで、液晶パネルが作製で
きる。なお、図46に示すようなTN方式の液晶パネルにおいては、第4の導電層101
13は、第2の基板10116の全面に作製されていてもよい。
【0389】
次に、図46に示す、TN方式の液晶パネルの画素構造の特徴について説明する。図46
の(A)に示した液晶分子10118は、長軸と短軸を持った細長い分子である。液晶分
子10118の向きを示すため、図46の(A)においては、その長さによって表現して
いる。すなわち、長く表現された液晶分子10118は、その長軸の向きが紙面に平行で
あり、短く表現された液晶分子10118ほど、その長軸の向きが紙面の法線方向に近く
なっているとする。つまり、図46の(A)に示した液晶分子10118は、第1の基板
10101に近いものと、第2の基板10116に近いものとでは、その長軸の向きが9
0度異なっており、これらの中間に位置する液晶分子10118の長軸の向きは、これら
を滑らかにつなぐような向きとなる。すなわち、図46の(A)に示した液晶分子101
18は、第1の基板10101と第2の基板10116の間で、90度ねじれているよう
な配向状態となっている。
【0390】
次に、図46の(B)を参照して、TN方式の液晶表示装置に本実施の形態を適用した場
合の、画素のレイアウトの一例について説明する。本実施の形態を適用したTN方式の液
晶表示装置の画素は、走査線10121と、映像信号線10122と、容量線10123
と、TFT10124と、画素電極10125と、画素容量10126と、を備えていて
もよい。
【0391】
走査線10121は、TFT10124のゲート電極と電気的に接続されるため、第1の
導電層10103で構成されているのが好適である。
【0392】
映像信号線10122は、TFT10124のソース電極またはドレイン電極と電気的に
接続されるため、第2の導電層10107で構成されているのが好適である。また、走査
線10121と映像信号線10122はマトリックス状に配置されるため、少なくとも、
異なる層の導電層で形成されるのが好適である。
【0393】
容量線10123は、画素電極10125と平行に配置されることで、画素容量1012
6を形成するための配線であり、第1の導電層10103で構成されているのが好適であ
る。なお、図46の(B)に示すように、容量線10123は、映像信号線10122に
沿って、映像信号線10122を囲むように延設されていてもよい。こうすることで、映
像信号線10122の電位変化に伴って、電位を保持するべき電極の電位が変化してしま
う現象、いわゆるクロストークを低減することができる。なお、映像信号線10122と
の交差容量を低減させるため、図46の(B)に示すように、第1の半導体層10105
を容量線10123と映像信号線10122の交差領域に設けてもよい。
【0394】
TFT10124は、映像信号線10122と画素電極10125を導通させるスイッチ
として動作する。なお、図46の(B)に示すように、TFT10124のソース領域ま
たはドレイン領域のどちらか一方を、ソース領域またはドレイン領域の他方を囲むように
配置してもよい。こうすることで、小さい面積で大きなチャネル幅を得ることができ、ス
イッチング能力を大きくすることができる。なお、図46の(B)に示すように、TFT
10124のゲート電極は、第1の半導体層10105を囲むように配置してもよい。
【0395】
画素電極10125は、TFT10124のソース電極またはドレイン電極の一方に電気
的に接続される。画素電極10125は、映像信号線10122によって伝達された信号
電圧を液晶素子に与えるための電極である。また、容量線10123を配置することで、
画素容量10126を形成してもよい。こうすることで、画素電極10125は、映像信
号線10122によって伝達された信号電圧を保持しやすくなる。なお、画素電極101
25は、図46の(B)に示すように、矩形であってもよい。こうすることで、画素の開
口率を大きくすることができるので、液晶表示装置の効率が向上する。また、画素電極1
0125を、透明性をもつ材料で作製した場合は、透過型の液晶表示装置を得ることがで
きる。透過型の液晶表示装置は、色の再現性が高く、高い画質を持った映像を表示するこ
とができる。また、画素電極10125を、反射性をもつ材料で作製した場合は、反射型
の液晶表示装置を得ることができる。反射型の液晶表示装置は、屋外などの明るい環境下
における視認性が高く、また、バックライトが不要なので、消費電力を非常に小さくする
ことができる。なお、画素電極10125を、透明性をもつ材料および反射性をもつ材料
の両方を用いて作成した場合は、両者の利点を併せ持つ、半透過型の液晶表示装置を得る
ことができる。なお、画素電極10125を、反射性をもつ材料で作製した場合は、画素
電極10125の表面に凹凸を持たせてもよい。あるいは、第3の絶縁膜10108の表
面に凹凸を持たせることで、画素電極10125を凹凸にすることもできる。こうするこ
とで、反射光が乱反射するので、反射光の強度分布の角度依存性が小さくなる利点がある
。つまり、どの角度で見ても、一定の明るさを持った反射型の液晶表示装置を得ることが
できる。
【0396】
次に、図47を参照して、VA(Vertical Alignment)モードの液晶
表示装置に、本実施の形態を適用した場合を説明する。図47は、VAモードの液晶表示
装置の画素構造のうち、配向制御用突起を用いることで、液晶分子が様々な向きを持つよ
うに制御し、視野角を大きくした、いわゆるMVA(Multi−domain Ver
tical Alignment)方式に、本実施の形態を適用した場合の、画素の断面
図と上面図である。図47の(A)は、画素の断面図であり、図47の(B)は、画素の
上面図である。また、図47の(A)に示す画素の断面図は、図47の(B)に示す画素
の上面図における線分a−a’に対応している。図47に示す画素構造の液晶表示装置に
本実施の形態を適用することによって、視野角が大きく、応答速度が速く、コントラスト
の大きい液晶表示装置を得ることができる。
【0397】
図47の(A)を参照して、MVA方式の液晶表示装置の画素構造について説明する。液
晶表示装置は、液晶パネルと呼ばれる、画像を表示する基幹部分を有する。液晶パネルは
、加工を施した2枚の基板を、数マイクロメートルのギャップを持たせて貼り合わせ、2
枚の基板間に液晶材料を注入することで作製される。図47の(A)において、2枚の基
板は、第1の基板10201および第2の基板10216である。第1の基板には、TF
Tおよび画素電極を作製し、第2の基板には、遮光膜10214、カラーフィルタ102
15、第4の導電層10213、スペーサ10217、第2の配向膜10212、および
配向制御用突起10219を作製してもよい。
【0398】
なお、本実施の形態は、第1の基板10201にTFTを作製しなくとも実施可能である
。TFTを作製せずに本実施の形態を実施する場合は、工程数が減少するため、製造コス
トを低減することができる。さらに、構造が簡単であるので、歩留まりを向上させること
ができる。一方、TFTを作製して本実施の形態を実施する場合は、より大型の表示装置
を得ることができる。
【0399】
なお、図47に示すTFTは、非晶質半導体を用いたボトムゲート型のTFTである。非
結晶半導体を用いたTFTを適応した液晶パネルは、大面積の基板を用いて、安価に作製
できるという利点がある。しかし、本実施の形態はこれに限定されるものではない。使用
できるTFTの構造は、ボトムゲート型のTFTではチャネルエッチ型、チャネル保護型
などがある。また、トップゲート型でもよい。さらに、非晶質半導体だけではなく、多結
晶半導体も用いることができる。
【0400】
なお、本実施の形態は、第2の基板10216に遮光膜10214を作製しなくとも実施
可能である。遮光膜10214を作製せずに本実施の形態を実施する場合は、工程数が減
少するため、製造コストを低減することができる。また、構造が簡単であるので、歩留ま
りを向上させることができる。一方、遮光膜10214を作製して本実施の形態を実施す
る場合は、黒表示時に光漏れの少ない表示装置を得ることができる。
【0401】
なお、本実施の形態は、第2の基板10216にカラーフィルタ10215を作製しなく
とも実施可能である。カラーフィルタ10215を作製せずに本実施の形態を実施する場
合は、工程数が減少するため、製造コストを低減することができる。また、構造が簡単で
あるので、歩留まりを向上させることができる。ただし、カラーフィルタ10215を作
製せずに本実施の形態を実施する場合でも、フィールドシーケンシャル駆動によってカラ
ー表示ができる表示装置を得ることができる。一方、カラーフィルタ10215を作製し
て本実施の形態を実施する場合は、カラー表示ができる表示装置を得ることができる。
【0402】
なお、本実施の形態は、第2の基板10216にスペーサ10217を作製せず、球状の
スペーサを散布することでも実施可能である。球状のスペーサを散布することで本実施の
形態を実施する場合は、工程数が減少するため、製造コストを低減することができる。ま
た、構造が簡単であるので、歩留まりを向上させることができる。一方、スペーサ102
17を作製して本実施の形態を実施する場合は、スペーサの位置がばらつかないため、2
枚の基板間の距離を一様にすることができ、表示ムラの少ない表示装置を得ることができ
る。
【0403】
次に、第1の基板10201に施す加工については、図46で説明した方法を用いてもよ
いため、省略する。ここで、第1の基板10201、第1の絶縁膜10202、第1の導
電層10203、第2の絶縁膜10204、第1の半導体層10205、第2の半導体層
10206、第2の導電層10207、第3の絶縁膜10208、第3の導電層1020
9、第1の配向膜10210が、それぞれ、図46における第1の基板10101、第1
の絶縁膜10102、第1の導電層10103、第2の絶縁膜10104、第1の半導体
層10105、第2の半導体層10106、第2の導電層10107、第3の絶縁膜10
108、第3の導電層10109、第1の配向膜10110、と対応する。なお、図示は
しないが、第1の基板側にも、配向制御用突起を設けてもよい。こうすることで、より確
実に液晶分子の配向を制御することができる。また、第1の配向膜10210および第2
の配向膜10212は、垂直配向膜でもよい。こうすることで、液晶分子10218を垂
直に配向することができる。
【0404】
以上のように作製した第1の基板10201と、遮光膜10214、カラーフィルタ10
215、第4の導電層10213、スペーサ10217、および第2の配向膜10212
を作製した第2の基板10216を、シール材によって数マイクロメートルのギャップを
持たせて貼り合わせ、2枚の基板間に液晶材料を注入することで、液晶パネルが作製でき
る。なお、図47に示すようなMVA方式の液晶パネルにおいては、第4の導電層102
13は、第2の基板10216の全面に作製されていてもよい。また、第4の導電層10
213に接して、配向制御用突起10219を作製してもよい。なお、配向制御用突起1
0219の形状に限定はないが、滑らかな曲面を持った形状であるのが好適である。こう
することで、近接する液晶分子10218の配向が極近いものとなるため、配向不良が低
減する。また、第2の配向膜10212が、配向制御用突起10219によって段切れを
起こしてしまうことによる、配向膜の不良も低減することができる。
【0405】
次に、図47に示す、MVA方式の液晶パネルの画素構造の特徴について説明する。図4
7の(A)に示した液晶分子10218は、長軸と短軸を持った細長い分子である。液晶
分子10218の向きを示すため、図47の(A)においては、その長さによって表現し
ている。すなわち、長く表現された液晶分子10218は、その長軸の向きが紙面に平行
であり、短く表現された液晶分子10218ほど、その長軸の向きが紙面の法線方向に近
くなっているとする。つまり、図47の(A)に示した液晶分子10218は、その長軸
の向きが配向膜の法線方向を向くように配向している。よって、配向制御用突起1021
9のある部分の液晶分子10218は、配向制御用突起10219を中心として放射状に
配向する。この状態となることによって、視野角の大きい液晶表示装置を得ることができ
る。
【0406】
次に、図47の(B)を参照して、MVA方式の液晶表示装置に本実施の形態を適用した
場合の、画素のレイアウトの一例について説明する。本実施の形態を適用したMVA方式
の液晶表示装置の画素は、走査線10221と、映像信号線10222と、容量線102
23と、TFT10224と、画素電極10225と、画素容量10226と、配向制御
用突起10219と、を備えていてもよい。
【0407】
走査線10221は、TFT10224のゲート電極と電気的に接続されるため、第1の
導電層10203で構成されているのが好適である。
【0408】
映像信号線10222は、TFT10224のソース電極またはドレイン電極と電気的に
接続されるため、第2の導電層10207で構成されているのが好適である。また、走査
線10221と映像信号線10222はマトリックス状に配置されるため、少なくとも、
異なる層の導電層で形成されるのが好適である。
【0409】
容量線10223は、画素電極10225と平行に配置されることで、画素容量1022
6を形成するための配線であり、第1の導電層10203で構成されているのが好適であ
る。なお、図47の(B)に示すように、容量線10223は、映像信号線10222に
沿って、映像信号線10222を囲むように延設されていてもよい。こうすることで、映
像信号線10222の電位変化に伴って、電位を保持するべき電極の電位が変化してしま
う現象、いわゆるクロストークを低減することができる。なお、映像信号線10222と
の交差容量を低減させるため、図47の(B)に示すように、第1の半導体層10205
を容量線10223と映像信号線10222の交差領域に設けてもよい。
【0410】
TFT10224は、映像信号線10222と画素電極10225を導通させるスイッチ
として動作する。なお、図47の(B)に示すように、TFT10224のソース領域ま
たはドレイン領域のどちらか一方を、ソース領域またはドレイン領域の他方を囲むように
配置してもよい。こうすることで、小さい面積で大きなチャネル幅を得ることができ、ス
イッチング能力を大きくすることができる。なお、図47の(B)に示すように、TFT
10224のゲート電極は、第1の半導体層10205を囲むように配置してもよい。
【0411】
画素電極10225は、TFT10224のソース電極またはドレイン電極の一方に電気
的に接続される。画素電極10225は、映像信号線10222によって伝達された信号
電圧を液晶素子に与えるための電極である。また、容量線10223を配置することで、
画素容量10226を形成してもよい。こうすることで、画素電極10225は、映像信
号線10222によって伝達された信号電圧を保持しやすくなる。なお、画素電極102
25は、図47の(B)に示すように、矩形であってもよい。こうすることで、画素の開
口率を大きくすることができるので、液晶表示装置の効率が向上する。また、画素電極1
0225を、透明性をもつ材料で作製した場合は、透過型の液晶表示装置を得ることがで
きる。透過型の液晶表示装置は、色の再現性が高く、高い画質を持った映像を表示するこ
とができる。また、画素電極10225を、反射性をもつ材料で作製した場合は、反射型
の液晶表示装置を得ることができる。反射型の液晶表示装置は、屋外などの明るい環境下
における視認性が高く、また、バックライトが不要なので、消費電力を非常に小さくする
ことができる。なお、画素電極10225を、透明性をもつ材料および反射性をもつ材料
の両方を用いて作成した場合は、両者の利点を併せ持つ、半透過型の液晶表示装置を得る
ことができる。なお、画素電極10225を、反射性をもつ材料で作製した場合は、画素
電極10225の表面に凹凸を持たせてもよい。あるいは、第3の絶縁膜10208の表
面に凹凸を持たせることで、画素電極10225を凹凸にすることもできる。こうするこ
とで、反射光が乱反射するので、反射光の強度分布の角度依存性が小さくなる利点がある
。つまり、どの角度で見ても、一定の明るさを持った反射型の液晶表示装置を得ることが
できる。
【0412】
次に、図48を参照して、VA(Vertical Alignment)モードの液晶
表示装置に、本実施の形態を適用した場合の、別の例を説明する。図48は、VAモード
の液晶表示装置の画素構造のうち、第4の導電層10313にパターン加工を施すことで
、液晶分子が様々な向きを持つように制御し、視野角を大きくした、いわゆるPVA(P
aterned Vertical Alignment)方式に、本実施の形態を適用
した場合の、画素の断面図と上面図である。図48の(A)は、画素の断面図であり、図
48の(B)は、画素の上面図である。また、図48の(A)に示す画素の断面図は、図
48の(B)に示す画素の上面図における線分a−a’に対応している。図48に示す画
素構造の液晶表示装置に本実施の形態を適用することによって、視野角が大きく、応答速
度が速く、コントラストの大きい液晶表示装置を得ることができる。
【0413】
図48の(A)を参照して、PVA方式の液晶表示装置の画素構造について説明する。液
晶表示装置は、液晶パネルと呼ばれる、画像を表示する基幹部分を有する。液晶パネルは
、加工を施した2枚の基板を、数マイクロメートルのギャップを持たせて貼り合わせ、2
枚の基板間に液晶材料を注入することで作製される。図48の(A)において、2枚の基
板は、第1の基板10301、および第2の基板10316である。第1の基板には、T
FTおよび画素電極を作製し、また、第2の基板には、遮光膜10314、カラーフィル
タ10315、第4の導電層10313、スペーサ10317、および第2の配向膜10
312を作製してもよい。
【0414】
なお、本実施の形態は、第1の基板10301にTFTを作製しなくとも実施可能である
。TFTを作製せずに本実施の形態を実施する場合は、工程数が減少するため、製造コス
トを低減することができる。さらに、構造が簡単であるので、歩留まりを向上させること
ができる。一方、TFTを作製して本実施の形態を実施する場合は、より大型の表示装置
を得ることができる。
【0415】
なお、図48に示すTFTは、非晶質半導体を用いたボトムゲート型のTFTである。非
結晶半導体を用いたTFTを適応した液晶パネルは、大面積の基板を用いて、安価に作製
できるという利点がある。しかし、本実施の形態はこれに限定されるものではない。使用
できるTFTの構造は、ボトムゲート型のTFTではチャネルエッチ型、チャネル保護型
などがある。また、トップゲート型でもよい。さらに、非晶質半導体だけではなく、多結
晶半導体も用いることができる。
【0416】
なお、本実施の形態は、第2の基板10316に遮光膜10314を作製しなくとも実施
可能である。遮光膜10314を作製せずに本実施の形態を実施する場合は、工程数が減
少するため、製造コストを低減することができる。また、構造が簡単であるので、歩留ま
りを向上させることができる。一方、遮光膜10314を作製して本実施の形態を実施す
る場合は、黒表示時に光漏れの少ない表示装置を得ることができる。
【0417】
なお、本実施の形態は、第2の基板10316にカラーフィルタ10315を作製しなく
とも実施可能である。カラーフィルタ10315を作製せずに本実施の形態を実施する場
合は、工程数が減少するため、製造コストを低減することができる。また、構造が簡単で
あるので、歩留まりを向上させることができる。ただし、カラーフィルタ10315を作
製せずに本実施の形態を実施する場合でも、フィールドシーケンシャル駆動によってカラ
ー表示ができる表示装置を得ることができる。一方、カラーフィルタ10315を作製し
て本実施の形態を実施する場合は、カラー表示ができる表示装置を得ることができる。
【0418】
なお、本実施の形態は、第2の基板10316にスペーサ10317を作製せず、球状の
スペーサを散布することでも実施可能である。球状のスペーサを散布することで本実施の
形態を実施する場合は、工程数が減少するため、製造コストを低減することができる。ま
た、構造が簡単であるので、歩留まりを向上させることができる。一方、スペーサ103
17を作製して本実施の形態を実施する場合は、スペーサの位置がばらつかないため、2
枚の基板間の距離を一様にすることができ、表示ムラの少ない表示装置を得ることができ
る。
【0419】
次に、第1の基板10301に施す加工については、図46で説明した方法を用いてもよ
いため、省略する。ここで、第1の基板10301、第1の絶縁膜10302、第1の導
電層10303、第2の絶縁膜10304、第1の半導体層10305、第2の半導体層
10306、第2の導電層10307、第3の絶縁膜10308、第3の導電層1030
9、第1の配向膜10310が、それぞれ、図46における第1の基板10101、第1
の絶縁膜10102、第1の導電層10103、第2の絶縁膜10104、第1の半導体
層10105、第2の半導体層10106、第2の導電層10107、第3の絶縁膜10
108、第3の導電層10109、第1の配向膜10110、と対応する。なお、第1の
基板10301側の第3の導電層10309に、電極切り欠き部を設けてもよい。こうす
ることで、より確実に液晶分子の配向を制御することができる。また、第1の配向膜10
310および第2の配向膜10312は、垂直配向膜でもよい。こうすることで、液晶分
子10318を垂直に配向することができる。
【0420】
以上のように作製した第1の基板10301と、遮光膜10314、カラーフィルタ10
315、第4の導電層10313、スペーサ10317、および第2の配向膜10312
を作製した第2の基板10316を、シール材によって数μmのギャップを持たせて貼り
合わせ、2枚の基板間に液晶材料を注入することで、液晶パネルが作製できる。なお、図
48に示すようなPVA方式の液晶パネルにおいては、第4の導電層10313は、パタ
ーン加工を施して、電極切り欠き部10319を作製してもよい。なお、電極切り欠き部
10319の形状に限定はないが、異なる向きを持った複数の矩形を組み合わせた形状で
あるのが好適である。こうすることで、配向の異なる複数の領域が形成できるので、視野
角の大きな液晶表示装置を得ることができる。また、電極切り欠き部10319と第4の
導電層10313の境界における第4の導電層10313の形状は、滑らかな曲線である
ことが好適である。こうすることで、近接する液晶分子10318の配向が極近いものと
なるため、配向不良が低減する。また、第2の配向膜10312が、電極切り欠き部10
319によって段切れを起こしてしまうことによる、配向膜の不良も低減することができ
る。
【0421】
次に、図48に示す、PVA方式の液晶パネルの画素構造の特徴について説明する。図4
8の(A)に示した液晶分子10318は、長軸と短軸を持った細長い分子である。液晶
分子10318の向きを示すため、図48の(A)においては、その長さによって表現し
ている。すなわち、長く表現された液晶分子10318は、その長軸の向きが紙面に平行
であり、短く表現された液晶分子10318ほど、その長軸の向きが紙面の法線方向に近
くなっているとする。つまり、図48の(A)に示した液晶分子10318は、その長軸
の向きが配向膜の法線方向を向くように配向している。よって、電極切り欠き部1031
9のある部分の液晶分子10318は、電極切り欠き部10319と第4の導電層103
13の境界を中心として放射状に配向する。この状態となることによって、視野角の大き
い液晶表示装置を得ることができる。
【0422】
次に、図48の(B)を参照して、PVA方式の液晶表示装置に本実施の形態を適用した
場合の、画素のレイアウトの一例について説明する。本実施の形態を適用したPVA方式
の液晶表示装置の画素は、走査線10321と、映像信号線10322と、容量線103
23と、TFT10324と、画素電極10325と、画素容量10326と、電極切り
欠き部10319と、を備えていてもよい。
【0423】
走査線10321は、TFT10324のゲート電極と電気的に接続されるため、第1の
導電層10303で構成されているのが好適である。
【0424】
映像信号線10322は、TFT10324のソース電極またはドレイン電極と電気的に
接続されるため、第2の導電層10307で構成されているのが好適である。また、走査
線10321と映像信号線10322はマトリックス状に配置されるため、少なくとも、
異なる層の導電層で形成されるのが好適である。
【0425】
容量線10323は、画素電極10325と平行に配置されることで、画素容量1032
6を形成するための配線であり、第1の導電層10303で構成されているのが好適であ
る。なお、図48の(B)に示すように、容量線10323は、映像信号線10322に
沿って、映像信号線10322を囲むように延設されていてもよい。こうすることで、映
像信号線10322の電位変化に伴って、電位を保持するべき電極の電位が変化してしま
う現象、いわゆるクロストークを低減することができる。なお、映像信号線10322と
の交差容量を低減させるため、図48の(B)に示すように、第1の半導体層10305
を容量線10323と映像信号線10322の交差領域に設けてもよい。
【0426】
TFT10324は、映像信号線10322と画素電極10325を導通させるスイッチ
として動作する。なお、図48の(B)に示すように、TFT10324のソース領域ま
たはドレイン領域のどちらか一方を、ソース領域またはドレイン領域の他方を囲むように
配置してもよい。こうすることで、小さい面積で大きなチャネル幅を得ることができ、ス
イッチング能力を大きくすることができる。なお、図48の(B)に示すように、TFT
10324のゲート電極は、第1の半導体層10305を囲むように配置してもよい。
【0427】
画素電極10325は、TFT10324のソース電極またはドレイン電極の一方に電気
的に接続される。画素電極10325は、映像信号線10322によって伝達された信号
電圧を液晶素子に与えるための電極である。また、容量線10323を配置することで、
画素容量10326を形成してもよい。こうすることで、画素電極10325は、映像信
号線10322によって伝達された信号電圧を保持しやすくなる。なお、画素電極103
25は、図48の(B)に示すように、第4の導電層10313に設けた電極切り欠き部
10319の形状に合わせて、電極切り欠き部10319のない部分に、画素電極103
25を切り欠いた部分を形成するのが好適である。こうすることで、液晶分子10318
の配向が異なる複数の領域を形成することができるので、視野角の大きな液晶表示装置を
得ることができる。また、画素電極10325を、透明性をもつ材料で作製した場合は、
透過型の液晶表示装置を得ることができる。透過型の液晶表示装置は、色の再現性が高く
、高い画質を持った映像を表示することができる。また、画素電極10325を、反射性
をもつ材料で作製した場合は、反射型の液晶表示装置を得ることができる。反射型の液晶
表示装置は、屋外などの明るい環境下における視認性が高く、また、バックライトが不要
なので、消費電力を非常に小さくすることができる。なお、画素電極10325を、透明
性をもつ材料および反射性をもつ材料の両方を用いて作成した場合は、両者の利点を併せ
持つ、半透過型の液晶表示装置を得ることができる。なお、画素電極10325を、反射
性をもつ材料で作製した場合は、画素電極10325の表面に凹凸を持たせてもよい。あ
るいは、第3の絶縁膜10308の表面に凹凸を持たせることで、画素電極10325を
凹凸にすることもできる。こうすることで、反射光が乱反射するので、反射光の強度分布
の角度依存性が小さくなる利点がある。つまり、どの角度で見ても、一定の明るさを持っ
た反射型の液晶表示装置を得ることができる。
【0428】
次に、図49を参照して、横電界方式の液晶表示装置に、本実施の形態を適用した場合を
説明する。図49は、液晶分子の配向が基板に対して常に水平であるようにスイッチング
を行なうために、横方向に電界をかける方式の液晶表示装置の画素構造のうち、画素電極
10425と共通電極10423に櫛歯状のパターン加工を施すことで、横方向に電界を
かける方式、いわゆるIPS(In−Plane−Switching)方式に、本実施
の形態を適用した場合の、画素の断面図と上面図である。図49の(A)は、画素の断面
図であり、図49の(B)は、画素の上面図である。また、図49の(A)に示す画素の
断面図は、図49の(B)に示す画素の上面図における線分a−a’に対応している。図
49に示す画素構造の液晶表示装置に本実施の形態を適用することによって、原理的に視
野角が大きく、応答速度の階調依存性の小さい液晶表示装置を得ることができる。
【0429】
図49の(A)を参照して、IPS方式の液晶表示装置の画素構造について説明する。液
晶表示装置は、液晶パネルと呼ばれる、画像を表示する基幹部分を有する。液晶パネルは
、加工を施した2枚の基板を、数μmのギャップを持たせて貼り合わせ、2枚の基板間に
液晶材料を注入することで作製される。図49の(A)において、2枚の基板は、第1の
基板10401、および第2の基板10416である。第1の基板には、TFTおよび画
素電極を作製し、また、第2の基板には、遮光膜10414、カラーフィルタ10415
、スペーサ10417、および第2の配向膜10412を作製してもよい。
【0430】
なお、本実施の形態は、第1の基板10401にTFTを作製しなくとも実施可能である
。TFTを作製せずに本実施の形態を実施する場合は、工程数が減少するため、製造コス
トを低減することができる。さらに、構造が簡単であるので、歩留まりを向上させること
ができる。一方、TFTを作製して本実施の形態を実施する場合は、より大型の表示装置
を得ることができる。
【0431】
なお、図49に示すTFTは、非晶質半導体を用いたボトムゲート型のTFTである。非
結晶半導体を用いたTFTを適応した液晶パネルは、大面積の基板を用いて、安価に作製
できるという利点がある。しかし、本実施の形態はこれに限定されるものではない。使用
できるTFTの構造は、ボトムゲート型のTFTではチャネルエッチ型、チャネル保護型
などがある。また、トップゲート型でもよい。さらに、非晶質半導体だけではなく、多結
晶半導体も用いることができる。
【0432】
なお、本実施の形態は、第2の基板10416に遮光膜10414を作製しなくとも実施
可能である。遮光膜10414を作製せずに本実施の形態を実施する場合は、工程数が減
少するため、製造コストを低減することができる。また、構造が簡単であるので、歩留ま
りを向上させることができる。一方、遮光膜10414を作製して本実施の形態を実施す
る場合は、黒表示時に光漏れの少ない表示装置を得ることができる。
【0433】
なお、本実施の形態は、第2の基板10416にカラーフィルタ10415を作製しなく
とも実施可能である。カラーフィルタ10415を作製せずに本実施の形態を実施する場
合は、工程数が減少するため、製造コストを低減することができる。ただし、カラーフィ
ルタ10415を作製せずに本実施の形態を実施する場合でも、フィールドシーケンシャ
ル駆動によってカラー表示ができる表示装置を得ることができる。また、構造が簡単であ
るので、歩留まりを向上させることができる。一方、カラーフィルタ10415を作製し
て本実施の形態を実施する場合は、カラー表示ができる表示装置を得ることができる。
【0434】
なお、本実施の形態は、第2の基板10416にスペーサ10417を作製せず、球状の
スペーサを散布することでも実施可能である。球状のスペーサを散布することで本実施の
形態を実施する場合は、工程数が減少するため、製造コストを低減することができる。ま
た、構造が簡単であるので、歩留まりを向上させることができる。一方、スペーサ104
17を作製して本実施の形態を実施する場合は、スペーサの位置がばらつかないため、2
枚の基板間の距離を一様にすることができ、表示ムラの少ない表示装置を得ることができ
る。
【0435】
次に、第1の基板10401に施す加工については、図46で説明した方法を用いてもよ
いため、省略する。ここで、第1の基板10401、第1の絶縁膜10402、第1の導
電層10403、第2の絶縁膜10404、第1の半導体層10405、第2の半導体層
10406、第2の導電層10407、第3の絶縁膜10408、第3の導電層1040
9、第1の配向膜10410が、それぞれ、図46における第1の基板10101、第1
の絶縁膜10102、第1の導電層10103、第2の絶縁膜10104、第1の半導体
層10105、第2の半導体層10106、第2の導電層10107、第3の絶縁膜10
108、第3の導電層10109、第1の配向膜10110、と対応する。なお、第1の
基板10401側の第3の導電層10409にパターン加工を施し、互いにかみ合った2
つの櫛歯状の形状に形成してもよい。また、一方の櫛歯状の電極は、TFT10424の
ソース電極またはドレイン電極の一方と電気的に接続され、他方の櫛歯状の電極は、共通
電極10423と電気的に接続されていてもよい。こうすることで、液晶分子10418
に効果的に横方向の電界をかけることができる。
【0436】
以上のように作製した第1の基板10401と、遮光膜10414、カラーフィルタ10
415、スペーサ10417、および第2の配向膜10412を作製した第2の基板10
416を、シール材によって数マイクロメートルのギャップを持たせて貼り合わせ、2枚
の基板間に液晶材料を注入することで、液晶パネルが作製できる。なお、図示しないが、
第2の基板10416側に、導電層を形成してもよい。第2の基板10416側に導電層
を形成することで、外部からの電磁波ノイズの影響を受けにくくすることができる。
【0437】
次に、図49に示す、IPS方式の液晶パネルの画素構造の特徴について説明する。図4
9の(A)に示した液晶分子10418は、長軸と短軸を持った細長い分子である。液晶
分子10418の向きを示すため、図49の(A)においては、その長さによって表現し
ている。すなわち、長く表現された液晶分子10418は、その長軸の向きが紙面に平行
であり、短く表現された液晶分子10418ほど、その長軸の向きが紙面の法線方向に近
くなっているとする。つまり、図49の(A)に示した液晶分子10418は、その長軸
の向きが常に基板と水平の方向を向くように配向している。図49の(A)においては、
電界のない状態における配向を表しているが、液晶分子10418に電界がかかったとき
は、その長軸の向きが常に基板と水平の方向を保ったまま、水平面内で回転する。この状
態となることによって、視野角の大きい液晶表示装置を得ることができる。
【0438】
次に、図49の(B)を参照して、IPS方式の液晶表示装置に本実施の形態を適用した
場合の、画素のレイアウトの一例について説明する。本実施の形態を適用したIPS方式
の液晶表示装置の画素は、走査線10421と、映像信号線10422と、共通電極10
423と、TFT10424と、画素電極10425と、を備えていてもよい。
【0439】
走査線10421は、TFT10424のゲート電極と電気的に接続されるため、第1の
導電層10403で構成されているのが好適である。
【0440】
映像信号線10422は、TFT10424のソース電極またはドレイン電極と電気的に
接続されるため、第2の導電層10407で構成されているのが好適である。また、走査
線10421と映像信号線10422はマトリックス状に配置されるため、少なくとも、
異なる層の導電層で形成されるのが好適である。なお、図49の(B)に示すように、映
像信号線10422は、画素電極10425および共通電極10423の形状に合わせる
ように、画素内で屈曲して形成されていてもよい。こうすることで、画素の開口率を大き
くすることができるため、液晶表示装置の効率を向上させることができる。
【0441】
共通電極10423は、画素電極10425と平行に配置されることで、横方向の電界を
発生させるための電極であり、第1の導電層10403および第3の導電層10409で
構成されているのが好適である。なお、図49の(B)に示すように、共通電極1042
3は、映像信号線10422に沿って、映像信号線10422を囲むように延設されてい
てもよい。こうすることで、映像信号線10422の電位変化に伴って、電位を保持する
べき電極の電位が変化してしまう現象、いわゆるクロストークを低減することができる。
なお、映像信号線10422との交差容量を低減させるため、図49の(B)に示すよう
に、第1の半導体層10405を共通電極10423と映像信号線10422の交差領域
に設けてもよい。
【0442】
TFT10424は、映像信号線10422と画素電極10425を導通させるスイッチ
として動作する。なお、図49の(B)に示すように、TFT10424のソース領域ま
たはドレイン領域のどちらか一方を、ソース領域またはドレイン領域の他方を囲むように
配置してもよい。こうすることで、小さい面積で大きなチャネル幅を得ることができ、ス
イッチング能力を大きくすることができる。なお、図49の(B)に示すように、TFT
10424のゲート電極は、第1の半導体層10405を囲むように配置してもよい。
【0443】
画素電極10425は、TFT10424のソース電極またはドレイン電極の一方に電気
的に接続される。画素電極10425は、映像信号線10422によって伝達された信号
電圧を液晶素子に与えるための電極である。また、共通電極10423を配置することで
、画素容量を形成してもよい。こうすることで、画素電極10325は、映像信号線10
422によって伝達された信号電圧を保持しやすくなる。なお、画素電極10425およ
び櫛歯状の共通電極10423は、図49の(B)に示すように、屈曲した櫛歯状の形状
として形成するのが好適である。こうすることで、液晶分子10418の配向が異なる複
数の領域を形成することができるので、視野角の大きな液晶表示装置を得ることができる
。また、画素電極10425および櫛歯状の共通電極10423を、透明性をもつ材料で
作製した場合は、透過型の液晶表示装置を得ることができる。透過型の液晶表示装置は、
色の再現性が高く、高い画質を持った映像を表示することができる。さらに、透過型の液
晶表示装置は、画素が高開口率となって、光効率を向上することができる。ただし、画素
電極10425および櫛歯状の共通電極10423を透明性をもたず、かつ、反射性をも
たいない材料で作製した場合でも、透過型の液晶表示装置を得ることができる。当該透過
型の液晶表示装置は、横電界が存在する部分の液晶分子10418のみを光が透過するた
め、色の再現性が高く、高い画質を持った映像を表示することができる。また、画素電極
10425および櫛歯状の共通電極10423を、反射性をもつ材料で作製した場合は、
半透過型の液晶表示装置を得ることができる。半透過型の液晶表示装置は、屋外などの明
るい環境下における視認性が高く、消費電力を非常に小さくすることができる。さらに、
半透過型の液晶表示装置は、色の再現性が高く、高い画質を持った映像を表示することが
できる。ただし、画素電極10425および櫛歯状の共通電極10423を、透明性をも
つ材料および反射性をもつ材料の両方を用いて作成した場合でもは半透過型の液晶表示装
置を得ることができる。なお、画素電極10425および櫛歯状の共通電極10423を
、反射性をもつ材料で作製した場合は、画素電極10425および櫛歯状の共通電極10
423の表面に凹凸を持たせてもよい。あるいは、第3の絶縁膜10408の表面に凹凸
を持たせることで、画素電極10425および櫛歯状の共通電極10423を凹凸にする
こともできる。こうすることで、反射光が乱反射するので、反射光の強度分布の角度依存
性が小さくなる利点がある。つまり、どの角度で見ても、一定の明るさを持った反射型の
液晶表示装置を得ることができる。
【0444】
なお、櫛歯状の画素電極10425と、櫛歯状の共通電極10423は、ともに第3の導
電層10409で形成されるとしたが、本実施の形態が適用できる画素構成は、これに限
定されず、適宜選択することができる。たとえば、櫛歯状の画素電極10425と、櫛歯
状の共通電極10423を、ともに第2の導電層10407で形成してもよいし、ともに
第1の導電層10403で形成してもよいし、どちらか一方を第3の導電層10409で
形成し、他方を第2の導電層10407で形成してもよいし、どちらか一方を第3の導電
層10409で形成し、他方を第1の導電層10407で形成してもよいし、どちらか一
方を第2の導電層10409で形成し、他方を第1の導電層10407で形成してもよい
【0445】
次に、図50を参照して、別の横電界方式の液晶表示装置に、本実施の形態を適用した場
合を説明する。図50は、液晶分子の配向が基板に対して常に水平であるようにスイッチ
ングを行なうために、横方向に電界をかける方式の液晶表示装置の別の画素構造を示す図
である。より詳細には、画素電極10525と共通電極10523のうち、どちらか一方
に櫛歯状のパターン加工を施し、他方は櫛歯状の形状に重なる領域に一様に電極を形成す
ることで、横方向に電界をかける方式、いわゆるFFS(Fringe Field S
witching)方式に、本実施の形態を適用した場合の、画素の断面図と上面図であ
る。図50の(A)は、画素の断面図であり、図50の(B)は、画素の上面図である。
また、図50の(A)に示す画素の断面図は、図50の(B)に示す画素の上面図におけ
る線分a−a’に対応している。図50に示す画素構造の液晶表示装置に本実施の形態を
適用することによって、原理的に視野角が大きく、応答速度の階調依存性の小さい液晶表
示装置を得ることができる。
【0446】
図50の(A)を参照して、FFS方式の液晶表示装置の画素構造について説明する。液
晶表示装置は、液晶パネルと呼ばれる、画像を表示する基幹部分を有する。液晶パネルは
、加工を施した2枚の基板を、数マクロメートルのギャップを持たせて貼り合わせ、2枚
の基板間に液晶材料を注入することで作製される。図50の(A)において、2枚の基板
は、第1の基板10501および第2の基板10516である。第1の基板には、TFT
および画素電極を作製し、第2の基板には、遮光膜10514、カラーフィルタ1051
5、スペーサ10517、および第2の配向膜10512を作製してもよい。
【0447】
なお、本実施の形態は、第1の基板10501にTFTを作製しなくとも実施可能である
。TFTを作製せずに本実施の形態を実施する場合は、工程数が減少するため、製造コス
トを低減することができる。また、構造が簡単であるので、歩留まりを向上させることが
できる。一方、TFTを作製して本実施の形態を実施する場合は、より大型の表示装置を
得ることができる。
【0448】
なお、図50に示すTFTは、非晶質半導体を用いたボトムゲート型のTFTである。非
結晶半導体を用いたTFTを適応した液晶パネルは、大面積の基板を用いて、安価に作製
できるという利点がある。しかし、本実施の形態はこれに限定されるものではない。使用
できるTFTの構造は、ボトムゲート型のTFTではチャネルエッチ型、チャネル保護型
などがある。また、トップゲート型でもよい。さらに、非晶質半導体だけではなく、多結
晶半導体も用いることができる。
【0449】
なお、本実施の形態は、第2の基板10516に遮光膜10514を作製しなくとも実施
可能である。遮光膜10514を作製せずに本実施の形態を実施する場合は、工程数が減
少するため、製造コストを低減することができる。また、構造が簡単であるので、歩留ま
りを向上させることができる。一方、遮光膜10514を作製して本実施の形態を実施す
る場合は、黒表示時に光漏れの少ない表示装置を得ることができる。
【0450】
なお、本実施の形態は、第2の基板10516にカラーフィルタ10515を作製しなく
とも実施可能である。カラーフィルタ10515を作製せずに本実施の形態を実施する場
合は、工程数が減少するため、製造コストを低減することができる。また、構造が簡単で
あるので、歩留まりを向上させることができる。ただし、カラーフィルタ10515を作
製せずに本実施の形態を実施する場合でも、フィールドシーケンシャル駆動によってカラ
ー表示ができる表示装置を得ることができる。一方、カラーフィルタ10515を作製し
て本実施の形態を実施する場合は、カラー表示ができる表示装置を得ることができる。
【0451】
なお、本実施の形態は、第2の基板10516にスペーサ10517を作製せず、球状の
スペーサを散布することでも実施可能である。球状のスペーサを散布することで本実施の
形態を実施する場合は、工程数が減少するため、製造コストを低減することができる。ま
た、構造が簡単であるので、歩留まりを向上させることができる。一方、スペーサ105
17を作製して本実施の形態を実施する場合は、スペーサの位置がばらつかないため、2
枚の基板間の距離を一様にすることができ、表示ムラの少ない表示装置を得ることができ
る。
【0452】
次に、第1の基板10501に施す加工については、図46で説明した方法を用いてもよ
いため、省略する。ここで、第1の基板10501、第1の絶縁膜10502、第1の導
電層10503、第2の絶縁膜10504、第1の半導体層10505、第2の半導体層
10506、第2の導電層10507、第3の絶縁膜10508、第3の導電層1050
9、第1の配向膜10510が、それぞれ、図46における第1の基板10101、第1
の絶縁膜10102、第1の導電層10103、第2の絶縁膜10104、第1の半導体
層10105、第2の半導体層10106、第2の導電層10107、第3の絶縁膜10
108、第3の導電層10109、第1の配向膜10110、と対応する。
【0453】
ただし、図46と異なる点は、第1の基板10501側に、第4の絶縁膜10519およ
び第4の導電層10513を形成してもよいという点である。より詳細には、第3の導電
層10509にパターン加工を施したあと、第4の絶縁膜10519を成膜し、パターン
加工を施してコンタクトホールを形成した後、第4の導電層10513を成膜し、同様に
パターン加工を施した後、第1の配向膜10510を形成してもよい。なお、第4の絶縁
膜10519および第4の導電層10513に使用できる材料および加工方法は、第3の
絶縁膜10508および第3の導電層10509に用いるものと同様のものを用いること
ができる。また、一方の櫛歯状の電極は、TFT10524のソース電極またはドレイン
電極の一方と電気的に接続され、他方の一様な電極は、共通電極10523と電気的に接
続されていてもよい。こうすることで、液晶分子10518に効果的に横方向の電界をか
けることができる。
【0454】
以上のように作製した第1の基板10501と、遮光膜10514、カラーフィルタ10
515、スペーサ10517、および第2の配向膜10512を作製した第2の基板10
516を、シール材によって数マクロメートルのギャップを持たせて貼り合わせ、2枚の
基板間に液晶材料を注入することで、液晶パネルが作製できる。なお、図示しないが、第
2の基板10516側に、導電層を形成してもよい。第2の基板10516側に導電層を
形成することで、外部からの電磁波ノイズの影響を受けにくくすることができる。
【0455】
次に、図50に示す、FFS方式の液晶パネルの画素構造の特徴について説明する。図5
0の(A)に示した液晶分子10518は、長軸と短軸を持った細長い分子である。液晶
分子10518の向きを示すため、図50の(A)においては、その長さによって表現し
ている。すなわち、長く表現された液晶分子10518は、その長軸の向きが紙面に平行
であり、短く表現された液晶分子10518ほど、その長軸の向きが紙面の法線方向に近
くなっているとする。つまり、図50の(A)に示した液晶分子10518は、その長軸
の向きが常に基板と水平の方向を向くように配向している。図50の(A)においては、
電界のない状態における配向を表しているが、液晶分子10518に電界がかかったとき
は、その長軸の向きが常に基板と水平の方向を保ったまま、水平面内で回転する。この状
態となることによって、視野角の大きい液晶表示装置を得ることができる。
【0456】
次に、図50の(B)を参照して、FFS方式の液晶表示装置に本実施の形態を適用した
場合の、画素のレイアウトの一例について説明する。本実施の形態を適用したFFS方式
の液晶表示装置の画素は、走査線10521と、映像信号線10522と、共通電極10
523と、TFT10524と、画素電極10525と、を備えていてもよい。
【0457】
走査線10521は、TFT10524のゲート電極と電気的に接続されるため、第1の
導電層10503で構成されているのが好適である。
【0458】
映像信号線10522は、TFT10524のソース電極またはドレイン電極と電気的に
接続されるため、第2の導電層10507で構成されているのが好適である。また、走査
線10521と映像信号線10522はマトリックス状に配置されるため、少なくとも、
異なる層の導電層で形成されるのが好適である。なお、図50の(B)に示すように、映
像信号線10522は、画素電極10525の形状に合わせるように、画素内で屈曲して
形成されていてもよい。こうすることで、画素の開口率を大きくすることができるため、
液晶表示装置の効率を向上させることができる。
【0459】
共通電極10523は、第1の導電層10503および第3の導電層10509で構成さ
れているのが好適である。なお、映像信号線10522との交差容量を低減させるため、
図50の(B)に示すように、第1の半導体層10505を共通電極10523と映像信
号線10522の交差領域に設けてもよい。
【0460】
TFT10524は、映像信号線10522と画素電極10525を導通させるスイッチ
として動作する。なお、図50の(B)に示すように、TFT10524のソース領域ま
たはドレイン領域のどちらか一方を、ソース領域またはドレイン領域の他方を囲むように
配置してもよい。こうすることで、小さい面積で大きなチャネル幅を得ることができ、ス
イッチング能力を大きくすることができる。なお、図50の(B)に示すように、TFT
10524のゲート電極は、第1の半導体層10505を囲むように配置してもよい。
【0461】
画素電極10525は、TFT10524のソース電極またはドレイン電極の一方に電気
的に接続される。画素電極10525は、映像信号線10522によって伝達された信号
電圧を液晶素子に与えるための電極である。また、共通電極10523を配置することで
、画素容量を形成してもよい。こうすることで、画素電極10525は、映像信号線10
522によって伝達された信号電圧を保持しやすくなる。なお、画素電極10525は、
図50の(B)に示すように、屈曲した櫛歯状の形状として形成するのが好適である。こ
うすることで、液晶分子10518の配向が異なる複数の領域を形成することができるの
で、視野角の大きな液晶表示装置を得ることができる。また、櫛歯状の画素電極1052
5および共通電極10523を、透明性をもつ材料で作製した場合は、透過型の液晶表示
装置を得ることができる。ただし、櫛歯状の画素電極10525を反射性をもたない材料
で作製し、かつ、共通電極10523を透明性をもつ材料で作製した場合でも、透過型の
液晶表示装置を得ることができる。透過型の液晶表示装置は、色の再現性が高く、高い画
質を持った映像を表示することができる。また、櫛歯状の画素電極10525および共通
電極10523を、反射性をもつ材料で作製した場合は、反射型の液晶表示装置を得るこ
とができる。ただし、すくなくとも共通電極10523を反射性をもつ材料で作製すれば
、反射型の液晶表示装置を得ることができる。反射型の液晶表示装置は、屋外などの明る
い環境下における視認性が高く、また、バックライトが不要なので、消費電力を非常に小
さくすることができる。なお、櫛歯状の画素電極10525および共通電極10523を
、透明性をもつ材料および反射性をもつ材料の両方を用いて作成した場合は、両者の利点
を併せ持つ、半透過型の液晶表示装置を得ることができる。ただし、櫛歯状の画素電極1
0525を反射性をもつ材料で作製し、画素電極10525を透過性を持つ材料で作製し
た場合でも、半透過型の液晶表示装置を得ることができる。なお、画素電極10525お
よび櫛歯状の共通電極10523を、反射性をもつ材料で作製した場合は、櫛歯状の画素
電極10525および共通電極10523の表面に凹凸を持たせてもよい。あるいは、第
3の絶縁膜10508の表面に凹凸を持たせることで、櫛歯状の画素電極10525およ
び共通電極10523を凹凸にすることもできる。こうすることで、反射光が乱反射する
ので、反射光の強度分布の角度依存性が小さくなる利点がある。つまり、どの角度で見て
も、一定の明るさを持った反射型の液晶表示装置を得ることができる。
【0462】
なお、櫛歯状の画素電極10525は、第4の導電層10513で形成され、一様な共通
電極10523は、第3の導電層10509で形成されるとしたが、本実施の形態が適用
できる画素構成は、これに限定されず、ある条件を満たしていれば、適宜選択することが
できる。より詳細には、第1の基板10501から見て、櫛歯状の電極が、一様な電極よ
り液晶に近いほうに位置していればよい。なぜならば、横方向の電界は、櫛歯状の電極か
ら見た場合、常に、一様な電極とは逆方向に発生するからである。つまり、液晶に横電界
をかけるためには、櫛歯状の電極は、一様な電極よりも液晶よりに位置していなければな
らないからである。
【0463】
この条件を満たすには、たとえば、櫛歯状の電極を第4の導電層10513で形成し、一
様な電極を第3の導電層10509で形成してもよいし、櫛歯状の電極を第4の導電層1
0513で形成し、一様な電極を第2の導電層10507で形成してもよいし、櫛歯状の
電極を第4の導電層10513で形成し、一様な電極を第1の導電層10503で形成し
てもよいし、櫛歯状の電極を第3の導電層10509で形成し、一様な電極を第2の導電
層10507で形成してもよいし、櫛歯状の電極を第3の導電層10509で形成し、一
様な電極を第1の導電層10503で形成してもよいし、櫛歯状の電極を第2の導電層1
0507で形成し、一様な電極を第1の導電層10503で形成してもよい。なお、櫛歯
状の電極は、TFT10524のソース領域またはドレイン領域の一方と電気的に接続さ
れ、一様な電極は、共通電極10523と電気的に接続されるとしたが、この接続は、逆
でもよい。その場合は、一様な電極が画素ごとに独立して形成されていてもよい。
【0464】
続いて、本実施形態の液晶表示装置に適応しうる各種液晶モードについて、説明する。
【0465】
まず図51(A1)(A2)にはTNモードの液晶表示装置の模式図を示す。
【0466】
上記実施の形態と同様に、互いに対向するように配置された第1の基板10601及び第
2の基板10602に、液晶層10600が挟持されている。そして、第1の基板106
01側には、第1の偏光子を含む層10603が積層され、第2の基板10602側には
、第2の偏光子を含む層10604が配置されている。なお、第1の偏光子を含む層10
603と、第2の偏光子を含む層10604とは、クロスニコルになるように配置されて
いる。
【0467】
なお、図示しないが、バックライト等は、第2の偏光子を含む層の外側に配置される。第
1の基板10601、及び第2の基板10602上には、それぞれ第1の電極10605
、第2の電極10606が設けられている。そして、バックライトと反対側、つまり視認
側の電極である第1の電極10605は、少なくとも透光性を有するように形成する。
【0468】
図51(A1)(A2)のような構成を有する液晶表示装置において、ノーマリホワイト
モードの場合、第1の電極10605及び第2の電極10606に電圧が印加(縦電界方
式と呼ぶ)されると、図51(A1)に示すように黒色表示が行われる。このとき液晶分
子は縦に並んだ状態となる。すると、バックライトからの光は、基板を通過することがで
きず黒色表示となる。
【0469】
そして、図51(A2)に示すように、第1の電極10605及び第2の電極10606
の間に電圧が印加されていないときは白色表示となる。このとき、液晶分子は横に並び、
平面内で回転している状態となる。その結果、バックライトからの光は、クロスニコルに
なるように配置された一対の偏光子を含む層(第1の偏光子を含む層10603、及び第
2の偏光子を含む層10604)を通過することができ、所定の映像表示が行われる。
【0470】
図51(A1)(A2)のような構成を有する液晶表示装置は、カラーフィルタを設ける
ことによって、フルカラー表示を行うことができる。カラーフィルタは、第1の基板10
601側、又は第2の基板10602側のいずれかに設けることができる。ただし、図5
1(A1)(A2)のような構成を有する液晶表示装置は、カラーフィルタを設けなくて
もバックライトからの光が経時的に変化すれば、フィールドシーケンシャル駆動によって
フルカラー表示を行うことができる。
【0471】
TNモードに使用される液晶材料は、公知のものを使用すればよい。
【0472】
図51(B1)にはVAモードの液晶表示装置の模式図を示す。VAモードは、無電界の
時に液晶分子が基板に垂直となるように配向されているモードである。
【0473】
図51(A1)(A2)と同様に、第1の基板10601、及び第2の基板10602上
には、それぞれ第1の電極10605、第2の電極10606が設けられている。そして
、バックライトと反対側、つまり視認側の電極である第1の電極10605は、少なくと
も透光性を有するように形成する。そして、第1の基板10601側には、第1の偏光子
を含む層10603が積層され、第2の基板10602側には、第2の偏光子を含む層1
0604が配置されている。なお、第1の偏光子を含む層10603と、第2の偏光子を
含む層10604とは、クロスニコルになるように配置されている。
【0474】
図51(A1)(A2)のような構成を有する液晶表示装置において、第1の電極106
05、及び第2の電極10606に電圧が印加される(縦電界方式)と、図51(B1)
に示すように白色表示が行われるオン状態となる。このとき液晶分子は横に並んだ状態と
なる。すると、バックライトからの光は、クロスニコルになるように配置された一対の偏
光子を含む層(第1の偏光子を含む層10603、及び第2の偏光子を含む層10604
)を通過することができ、所定の映像表示が行われる。このとき、カラーフィルタを設け
ることにより、フルカラー表示を行うことができる。カラーフィルタは、第1の基板10
601側、又は第2の基板10602側のいずれかに設けることができる。
【0475】
そして、図51(B2)に示すように、第1の電極10605及び第2の電極10606
の間に電圧が印加されていないときは黒色表示、つまりオフ状態とする。このとき、液晶
分子は縦に並んだ状態となる。その結果、バックライトからの光は基板を通過することが
できず、黒色表示となる。
【0476】
オフ状態では、液晶分子が基板に対して垂直に立ち上がって、黒表示となり、オン状態で
は液晶分子が基板に対して水平に倒れて白表示となる。オフ状態では液晶分子が立ち上が
っているため、偏光されたバックライトからの光は、液晶分子の複屈折の影響を受けるこ
となくセル内を通過し、対向基板側の偏光子を含む層で遮断することができる。
【0477】
ここで、液晶の配向が分割されたMVAモードに、本実施の形態の積層された偏光子を含
む層を適用する例を図51(C1)(C2)に示す。MVAモードは、それぞれの部分の
視野角依存性を互いに補償する方法である。図51(C1)に示すように、MVAモード
では、第1の電極10605、及び第2の電極10606上に配向制御用に断面が三角の
突起物10607、及び10608が設けられている。第1の電極10605、及び第2
の電極10606に電圧が印加される(縦電界方式)と、図51(C1)に示すように白
色表示が行われるオン状態となる。このとき液晶分子は突起物10607、及び1060
8に対して倒れて並んだ状態となる。すると、バックライトからの光は、クロスニコルに
なるように配置された一対の偏光子を含む層(第1の偏光子を含む層10603、及び第
2の偏光子を含む層10604)を通過することができ、所定の映像表示が行われる。な
お、図51(C1)(C2)のような構成を有する液晶表示装置は、カラーフィルタを設
けることによって、フルカラー表示を行うことができる。カラーフィルタは、第1の基板
10601側、又は第2の基板10602側のいずれかに設けることができる。もちろん
図51(C1)(C2)のような構成を有する液晶表示装置は、カラーフィルタを設け
なくても、フィールドシーケンシャル駆動によってフルカラー表示を行うことができる。
【0478】
そして、図51(C2)に示すように、第1の電極10605、及び第2の電極1060
6の間に電圧が印加されていないときは黒色表示、つまりオフ状態とする。このとき、液
晶分子は縦に並んだ状態となる。その結果、バックライトからの光は基板を通過すること
ができず、黒色表示となる。
【0479】
MVAモードの他の例を上面図、及び断面図を図54に示す。図54(A)のように、第
2の電極10606a、10606b、10606cは、くの字型のように屈曲したパタ
ーンに形成されていてもよい。また、液晶層10600に近接して、絶縁層10901お
よび10902が形成されている。なお、絶縁層10901および10902は、配向膜
であってもよい。図54(B)で示すように第1の電極10605に近接して、突起物1
0607が第2の電極10606a、10606b、10606cと対応して形成されて
いてもよい。突起物10607を第2の電極10606a、10606b、10606c
と対応して形成することによって、第2の電極10606a、10606b、10606
cの開口部が、突起物のように機能し、液晶分子を効果的に配向させることができる。な
お、第1の電極10605と突起物10607が形成される順番は、図54(B)と逆で
あってもよい。
【0480】
図52(A1)(A2)にはOCBモードの液晶表示装置の模式図を示す。OCBモード
は、液晶層内で液晶分子の配列が光学的に補償状態を形成しており、これはベンド配向と
呼ばれる。
【0481】
図51と同様に、第1の基板10601、及び第2の基板10602上には、それぞれ第
1の電極10605、第2の電極10606が設けられている。また、図示しないが、バ
ックライト等は第2の偏光子を含む層10604の外側に配置される。そして、バックラ
イトと反対側、つまり視認側の電極である第1の電極10605は、少なくとも透光性を
有するように形成する。そして、第1の基板10601側には、第1の偏光子を含む層1
0603が積層され、第2の基板10602側には、第2の偏光子を含む層10604が
配置されている。なお、第1の偏光子を含む層10603と、第2の偏光子を含む層10
604とは、クロスニコルになるように配置されている。
【0482】
図52(A1)(A2)のような構成を有する液晶表示装置において、第1の電極106
05、及び第2の電極10606に一定のオン電圧が印加される(縦電界方式)と、図5
2(A1)に示すように黒色表示が行われる。このとき液晶分子は縦に並んだ状態となる
。すると、バックライトからの光は、基板を通過することができず、黒色表示となる。
【0483】
そして、図52(A2)に示すように、第1の電極10605、及び第2の電極1060
6の間に一定のオフ電圧が印加されるときは白色表示となる。このとき、液晶分子はベン
ド配向の状態となる。その結果、バックライトからの光は、クロスニコルになるように配
置された一対の偏光子を含む層(第1の偏光子を含む層10603、及び第2の偏光子を
含む層10604)を通過することができ、所定の映像表示が行われる。なお、図52
A1)(A2)のような構成を有する液晶表示装置は、カラーフィルタを設けることによ
って、フルカラー表示を行うことができる。カラーフィルタは、第1の基板10601側
、又は第2の基板10602側のいずれかに設けることができる。もちろん、図52(A
1)(A2)のような構成を有する液晶表示装置は、カラーフィルタを設けなくても、フ
ィールドシーケンシャル駆動によってフルカラー表示を行うことができる。
【0484】
図52(A1)(A2)のようなOCBモードでは、液晶層内で液晶分子の配列が光学的
に補償できるため視野角依存が少なく、さらに、一対の積層された偏光子を含む層により
コントラスト比を高めることができる。
【0485】
図52(B1)(B2)には、FLCモード及びAFLCモードの液晶の模式図を示す。
【0486】
図51と同様に、第1の基板10601、及び第2の基板10602上には、それぞれ第
1の電極10605、第2の電極10606が設けられている。そして、バックライトと
反対側、つまり視認側の電極である第1の電極10605は、少なくとも透光性を有する
ように形成する。そして第1の基板10601側には、第1の偏光子を含む層10603
が積層され、第2の基板10602側には、第2の偏光子を含む層10604が配置され
ている。なお、第1の偏光子を含む層10603と、第2の偏光子を含む層10604と
は、クロスニコルになるように配置されている。
【0487】
図52(B1)(B2)のような構成を有する液晶表示装置において、第1の電極106
05及び第2の電極10606に電圧が印加(縦電界方式と呼ぶ)されると、図52(B
1)に示すように、白色表示となる。このときの液晶分子はラビング方向からずれた方向
で横に並んでいる状態となる。よって、バックライトからの光は、クロスニコルになるよ
うに配置された一対の偏光子を含む層(第1の偏光子を含む層10603、及び第2の偏
光子を含む層10604)を通過することができ、所定の映像表示が行われる。
【0488】
そして、図52(B2)に示すように、第1の電極10605、及び第2の電極1060
6の間に電圧が印加されていないときは、黒色表示が行われる。このときの液晶分子はラ
ビング方向に沿って横に並んだ状態となる。すると、バックライトからの光は、基板を通
過することができず黒色表示となる。
【0489】
なお、図52(B1)(B2)のような構成を有する液晶表示装置は、カラーフィルタを
設けることによって、フルカラー表示を行うことができる。カラーフィルタは、第1の基
板10601側、又は第2の基板10602側のいずれかに設けることができる。もちろ
ん、図52(B1)(B2)のような構成を有する液晶表示装置は、カラーフィルタを設
けなくても、フィールドシーケンシャル駆動によってフルカラー表示を行うことができる
【0490】
FLCモード及びAFLCモードに使用される液晶材料は、公知のものを使用すればよい
【0491】
図53(A1)(A2)にはIPSモードの液晶表示装置の模式図を示す。IPSモード
は、液晶分子を基板に対して常に平面内で回転させるモードであり、電極は一方の基板側
のみに設けた横電界方式をとる。
【0492】
IPSモードは一方の基板に設けられた対となる電極により液晶を制御することを特徴と
する。そのため、第2の基板10602上に対となる電極10801、10802が設け
られている。対となる電極10801、10802は、それぞれ遮光性を有していてもよ
い。そして、第1の基板10601側には、第1の偏光子を含む層10603が積層され
、第2の基板10602側には、第2の偏光子を含む層10604が配置されている。な
お、第1の偏光子を含む層10603と、第2の偏光子を含む層10604とは、クロス
ニコルになるように配置されていてもよい。
【0493】
図53(A1)(A2)のような構成を有する液晶表示装置において、対となる電極10
801、10802に電圧が印加されると、図53(A1)に示すように液晶分子はラビ
ング方向からずれた電気力線に沿って配向し白色表示が行われるオン状態となる。すると
、バックライトからの光は、クロスニコルになるように配置された一対の偏光子を含む層
(第1の偏光子を含む層10603、及び第2の偏光子を含む層10604)を通過する
ことができ、所定の映像表示が行われる。
【0494】
なお、図53(A1)(A2)のような構成を有する液晶表示装置は、カラーフィルタを
設けることにより、フルカラー表示を行うことができる。カラーフィルタは、第1の基板
10601側、又は第2の基板10602側のいずれかに設けることができる。もちろん
図53(A1)(A2)のような構成を有する液晶表示装置は、カラーフィルタを設け
なくても、フィールドシーケンシャル駆動によってフルカラー表示を行うことができる。
【0495】
そして、図53(A2)に示すように、一対の電極10801、10802の間に電圧が
印加されていないとき黒表示、つまりオフ状態とする。このとき、液晶分子は、ラビング
方向に沿って横に並んだ状態となる。その結果、バックライトからの光は基板を通過する
ことができず、黒色表示となる。
【0496】
IPSモードで用いることできる対となる電極10801、10802の例を図55に示
す。図55(A)乃至(D)においては、電極10801は電極10801a、電極10
801b、電極10801cおよび電極10801dと対応する。また、電極10802
は電極10802a、電極10802b、電極10802cおよび電極10802dと対
応する。図55(A)では電極10801a、及び電極10802aはうねりを有する波
状形状であり、図55(B)では電極10801b、及び電極10802bは同心円状の
開口部を有する形状であり、図55(C)では電極10801c、及び電極10802c
は櫛場状であり一部重なっている形状であり、図55(D)では電極10801d、及び
電極10802dは櫛場状であり電極同士がかみ合うような形状である。
【0497】
IPSモードのほかにFFSモードも用いることができる。IPSモードは、対となる電
極が同一の絶縁膜上に形成されているのに対し、FFSモードは、図53(B1)、(B
2)に示すように、対となる電極10803、10804が、それぞれ異なる層の絶縁膜
上に形成されていてもよい。
【0498】
図53(B1)、(B2)に示すような構成を有する液晶表示装置において、対となる電
極10803、10804に電圧が印加されると、図53(B1)に示すように白色表示
が行われるオン状態となる。すると、バックライトからの光は、クロスニコルになるよう
に配置された一対の偏光子を含む層(第1の偏光子を含む層10603、及び第2の偏光
子を含む層10604)を通過することができ、所定の映像表示が行われる。
【0499】
なお、図53(B1)、(B2)のような構成を有する液晶表示装置は、カラーフィルタ
を設けることにより、フルカラー表示を行うことができる。カラーフィルタは、第1の基
板10601側、又は第2の基板10602側のいずれかに設けることができる。もちろ
ん、図53(B1)、(B2)のような構成を有する液晶表示装置は、カラーフィルタを
設けなくても、フィールドシーケンシャル駆動によってフルカラー表示を行うことができ
る。
【0500】
そして、図53(B2)に示すように、対となる電極10803、10804の間に電圧
が印加されていないとき黒表示、つまりオフ状態とする。このとき、液晶分子は、横に並
び、且つ平面内で回転した状態となる。その結果、バックライトからの光は基板を通過す
ることができず、黒色表示となる。
【0501】
FFSモードで用いることできる対となる電極10803、10804の例を図56に示
す。図56(A)乃至(D)においては、電極10803は電極10803a、電極10
803b、電極10803cおよび電極10803dと対応する。また、電極10804
は電極10804a、電極10804b、電極10804cおよび電極10804dと対
応する。図56(A)では電極10803aは屈曲したくの字形状であり、電極1080
4aは画素領域内ではパターン形成されていなくてもよい。図56(B)では電極108
03bは同心円状の形状であり、電極10804bは画素領域内ではパターン形成されて
いなくてもよい。図56(C)では電極10803cは櫛場状で電極同士がかみ合うよう
な形状であり、電極10804cは画素領域内ではパターン形成されていなくてもよい。
図56(D)では電極10803dは櫛場状の形状であり、電極10804dは画素領域
内ではパターン形成されていなくてもよい。
【0502】
なお、電極10803(10803a、10803b、10803c、10803d)お
よび電極10804(10804a、10804b、10804c、10804d)は、
透光性を有していてもよい。透光性を有することで、開口率の大きい透過型の表示装置を
得ることができる。
【0503】
なお、電極10803(10803a、10803b、10803c、10803d)お
よび電極10804(10804a、10804b、10804c、10804d)は、
遮光性または反射性を有していてもよい。遮光性または反射性を有することで、バックラ
イトが不要で消費電力の小さい反射型の表示装置を得ることができる。
【0504】
なお、電極10803(10803a、10803b、10803c、10803d)お
よび電極10804(10804a、10804b、10804c、10804d)は、
透光性を有する領域と、遮光性または反射性を有する領域と、双方の領域を有していても
よい。双方の領域を有することで、屋内のような暗い環境下では表示品質の高い透過型の
表示を行い、屋外のような明るい環境下ではバックライトが不要で消費電力の小さい反射
型の表示を行う、半透過型の表示装置を得ることができる。
【0505】
IPSモード及びFFSモードに使用される液晶材料は、公知のものを使用すればよい。
【0506】
なお、本実施の形態の液晶表示装置に適応しうる液晶モードとして、上述した液晶モード
の他に、ASM(Axially Symmetric aligned Micro−
cell)モード、PDLC(Polymer Dispersed Liquid C
rystal)モードなどがある。
【0507】
なお、本実施の形態は、他の実施の形態と自由に組み合わせて実施することができる。
【0508】
なお、本実施形態における各々の図の内容は、他の図の内容と自由に組み合わせて実施す
ることができる。
【0509】
(実施の形態9)
本実施形態においては、本実施の形態を実施できる表示装置の表示パネル構成、および周
辺構成について説明する。特に、液晶表示装置の表示パネル(液晶パネルとも記す)構成
、および周辺構成について説明する。
【0510】
まず、液晶パネルの簡単な構成について、図57(A)を参照して説明する。また、図5
7(A)は、液晶パネルの上面図である。
【0511】
図57(A)に示す液晶パネルは、基板20100上に、画素部20101、走査線入力
端子20103及び信号線入力端子20104が形成されている。走査線入力端子201
03から走査線が行方向に延在して基板20100上に形成され、信号線入力端子201
04から信号線が列方向に延在して基板20100上に形成されている。また、画素部2
0101には、画素20102が走査線と、信号線とが交差するところで、マトリクス上
に配置されている。また、画素20102には、スイッチング素子と画素電極層とが配置
されている。
【0512】
図57(A)の液晶パネルに示すように、走査線入力端子20103は、基板20100
の行方向の両側に形成されている。信号線入力端子20104は、基板20100の列方
向のうち一方に形成されている。また、一方の走査線入力端子20103から延在する走
査線と、他方の走査線入力端子20103から延在する走査線とは、交互に形成されてい
る。
【0513】
また、画素部20101の画素20102それぞれでは、スイッチング素子の第1端子が
信号線に接続され、第2端子が画素電極層に接続されることによって、個々の画素201
02を外部から入力する信号によって独立して制御することができる。なお、スイッチン
グ素子のオン・オフは走査線に供給されている信号によって制御されている。
【0514】
なお、走査線入力端子20103を基板20100の行方向のうち両方に配置することで
、画素20102を高密度に配置することができる。また、信号線側入力端子20103
を基板20100の列方向のうち一方に配置することで、液晶パネルの額縁を小さくし、
画素部20101の領域を大きくすることができる。
【0515】
なお、基板20100には、すでに述べたように、単結晶基板、SOI基板、ガラス基板
、石英基板、プラスチック基板、紙基板、セロファン基板、石材基板、ステンレススチル
基板、ステンレススチルホイルを有する基板などを用いることができる。
【0516】
なお、スイッチング素子には、すでに述べたように、トランジスタ、ダイオード(例えば
、PNダイオード、PINダイオード、ショットキーダイオード、ダイオード接続のトラ
ンジスタなど)、サイリスタ、それらを組み合わせた論理回路などを用いることができる
【0517】
なお、スイッチング素子として、TFTを用いた場合、TFTのゲートが走査線に接続さ
れ、第1端子が信号線に接続され、第2端子が画素電極層に接続されることにより、個々
の画素20102を外部から入力する信号によって独立して制御することができる。
【0518】
なお、走査線入力端子20103を基板20100の行方向のうち一方に配置してもよい
。走査線入力端子20103を基板20100の行方向のうち一方に配置することで、液
晶パネルの額縁を小さくし、画素部20101の領域を大きくすることができる。
【0519】
なお、一方の走査線入力端子20103から延在する走査線と、他方の走査線入力端子2
0103から延在する走査線とは、共通にしてもよい。
【0520】
なお、走査線入力端子20103を基板20100の列方向のうち両方に配置してもよい
。走査線入力端子20103を基板20100の列方向のうち両方に配置することで、画
素20102を高密度に配置できる。
【0521】
なお、画素20102には、さらに容量素子を形成してもよい。画素20102に容量素
子を設ける場合、基板20100上に、容量線を形成してもよい。基板20100上に容
量線を形成する場合、容量素子の第1電極が容量線に接続され、第2端子が画素電極層に
接続されるようにする。また、基板20100上に容量線を形成しない場合、容量素子の
第1電極がこの容量素子が配置されている画素20102とは別の走査線に接続され、第
2端子が画素電極層に接続されているようにする。
【0522】
ここで、図57(A)に示した液晶パネルは、走査線及び信号線に供給する信号を外付け
の駆動回路によって制御する構成を示しているが、図58(A)に示すように、COG(
Chip on Glass)方式によりドライバIC20201を基板20100上に
実装してもよい。また、別の構成として、図58(B)に示すように、TAB(Tape
Automated Bonding)方式によりドライバIC20201をFPC2
0200(Flexible Printed Circuit)上に実装してもよい。
また、図58において、ドライバIC20201は、FPC20200と接続されている
【0523】
なお、ドライバIC20201は単結晶半導体基板上に形成されたものでもよいし、ガラ
ス基板上にTFTで回路を形成したものでもよい。
【0524】
なお、図57(A)に示した液晶パネルは、図57(B)に示すように、走査線駆動回路
20105を基板20100上に形成してもよい。また、図57(C)に示すように、走
査線駆動回路20105及び信号線駆動回路20106を基板20100上に形成しても
よい。
【0525】
なお、走査線駆動回路20105及び走査線駆動回路20105は、多数のNチャネル型
及び多数のPチャネル型のトランジスタから構成されている。ただし、多数のNチャネル
型のトランジスタのみで構成されていてもよいし、多数のPチャネル型のトランジスタの
みで構成されていてもよい。
【0526】
続いて、画素20102の詳細について、図59及び図60の回路図を参照して説明する
【0527】
図59(A)の画素20102は、トランジスタ20301、液晶素子20302及び容
量素子20303を有している。トランジスタ20301のゲートが配線20305に接
続され、第1端子が配線20304に接続されている。液晶素子20302の第1電極が
対向電極20307に接続され、第2電極がトランジスタ20301の第2端子に接続さ
れている。容量素子20303の第1電極が容量線20306に接続され、第2電極がト
ランジスタ20301の第2端子に接続されている。
【0528】
なお、配線20304は信号線であり、配線20305は走査線であり、容量線2030
6は容量線である。また、トランジスタ20301は、スイッチングトランジスタであり
、Pチャネル型トランジスタでもNチャネル型トランジスタでもよい。また、液晶素子2
0302は、動作モードとしてTN(Twisted Nematic)モード、IPS
(In−Plane−Switching)モード、FFS(Fringe Field
Switching)モード、MVA(Multi−domain Vertical
Alignment)モード、PVA(Patterned Vertical Al
ignment)、ASM(Axially Symmetric aligned M
icro−cell)モード、OCB(Optical Compensated Bi
refringence)モード、FLC(Ferroelectric Liquid
Crystal)モード、AFLC(AntiFerroelectric Liqu
id Crystal)などを用いることができる。
【0529】
配線20304及び配線20305には、それぞれビデオ信号、走査信号が入力されてい
る。ビデオ信号はアナログの電圧信号であり、走査信号はHレベル又はLレベルのデジタ
ルの電圧信号である。ただし、ビデオ信号は電流信号でもよいし、デジタル信号でもよい
。また、走査信号のHレベル及びLレベルは、トランジスタ20301のオンとオフを制
御できる電位であればよい。
【0530】
容量線20306には、一定の電源電圧が供給されている。ただし、パルス状の信号が供
給されていてもよい。
【0531】
図59(A)の画素20102の動作について説明する。まず、配線20305がHレベ
ルになると、トランジスタ20301がオンし、ビデオ信号が配線20304からオンし
たトランジスタ20301を介して液晶素子20302の第2電極及び容量素子2030
3の第2電極に供給される。そして、容量素子20303は配線203076の電位とビ
デオ信号の電位との電位差を保持する。
【0532】
次に、配線20305がLレベルになると、トランジスタ20301がオフし、配線20
304と、液晶素子20302の第2電極及び容量素子20303の第2電極とは、電気
的に遮断される。しかし、容量素子20303が配線203076の電位とビデオ信号の
電位との電位差を保持しているため、容量素子20303の第2電極の電位はビデオ信号
と同様な電位を維持することができる。
【0533】
こうして、図59(A)の画素20102は、液晶素子20302の第2電極の電位をビ
デオ信号と同電位に維持でき、液晶素子20302をビデオ信号に応じた透過率に維持で
きる。
【0534】
なお、図示はしないが、液晶素子20302がビデオ信号を保持できるたけの容量成分を
有していれば、容量素子20303は必ずしも必要ではない。
【0535】
なお、図59(B)のように、液晶素子20302の第1電極は、容量線20306と接
続されていてもよい。例えば、液晶素子20302の液晶モードがFFSモードのときな
どに、液晶素子20302は図59(B)の構成を用いる。
【0536】
なお、図60のように、容量素子20303の第1電極は前行の配線20305aに接続
されていてもよい。なお、配線20305aをn行目(nは正の整数)の走査線としたと
き、配線20305bはn+1行目の走査線である。同様に、トランジスタ20301a
、画素20102a、容量素子20303aをn行目の素子としたとき、トランジスタ2
0301b、画素20102b、容量素子20303bはn+1行目の素子である。この
ように、容量素子20303bの第1電極が前列の配線20305aに接続されることで
、配線を少なくすることができる。よって、図60の画素20102aおよび20102
bは、開口率を大きくすることができる。
【0537】
次に、図57及び図58を参照して説明した液晶パネルの構成よりも、詳細な液晶パネル
の構成について、図61を参照して説明する。具体的には、TFT基板と、対向基板と、
対向基板とTFT基板との間に挟持された液晶層とを有する液晶パネルの構成について説
明する。また、図61(A)は、液晶パネルの上面図である。図61(B)は、図61
A)の線C−Dにおける断面図である。なお、図61(B)は、基板20100上に、半
導体膜として結晶性半導体膜(ポリシリコン膜)を用いた場合のトップゲート型のトラン
ジスタを形成した場合の断面図である。
【0538】
図61(A)に示す液晶パネルは、基板20100上に、画素部20101、走査線駆動
回路20105a、走査線駆動回路20105b及び信号線駆動回路20106が形成さ
れている。画素部20101、走査線駆動回路20105a、走査線駆動回路20105
b及び信号線駆動回路20106は、シール材20516によって、基板20100と対
向基板20515との間に封止されている。また、TAB方式によって、FPC2051
8及びICチップ20530が基板20100上に配置されている。
【0539】
図61(A)の線C−Dにおける断面構造について、図61(B)を参照して説明する。
基板20100上に、画素部20101と、その周辺駆動回路部(走査線回路20105
a及び走査線駆動回路20105b及び信号線駆動回路20106)が形成されているが
、ここでは、駆動回路領域20525(走査線駆動回路20105a及び走査線駆動回路
20105b)と、画素領域20526(画素部20101)とが示されている。
【0540】
まず、基板20100上に、下地膜として、絶縁膜20501が成膜されている。絶縁膜
20501としては、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜(Si
OxNy)等の絶縁膜の単層、或いはこれらの膜の少なくとも2つの膜を有する積層構造
を用いてもよい。
【0541】
なお、半導体と接する部分では、酸化シリコン膜を用いる方がよい。その結果、下地膜に
おける電子のトラップやトランジスタ特性のヒステリシスを抑えることが出来る。また、
下地膜として、窒素を多く含む膜を少なくとも1つ配置することが望ましい。それにより
、ガラスからの不純物を低減することが出来る。
【0542】
次に、絶縁膜20501上に、フォトリソグラフィ法、インクジェット法又は印刷法など
により、半導体層20502が形成されている。
【0543】
次に、絶縁膜20501上及び半導体層20502上に、ゲート絶縁膜として、絶縁層2
0503が形成されている。
【0544】
なお、絶縁層20503としては、熱酸化膜、酸化シリコン膜、窒化シリコン膜または酸
化窒化シリコン膜などの単層または積層構造を用いることができる。半導体層20502
と接する絶縁層20503は酸化珪素膜が好ましい。それは、酸化珪素膜にすると半導体
層20502との界面におけるトラップ準位が少なくなるからである。また、ゲート電極
をMoで形成するときは、ゲート電極と接するゲート絶縁膜は窒化シリコン膜が好ましい
。それは、窒化シリコン膜はMoを酸化させないからである。ここでは絶縁層20503
として、プラズマCVD法により厚さ115nmの酸化窒化シリコン膜(組成比Si=3
2%、O=59%、N=7%、H=2%)を形成する。
【0545】
次に、絶縁層20503上に、ゲート電極として、フォトリソグラフィ法、インクジェッ
ト法又は印刷法などにより、導電層20504が形成されている。
【0546】
なお、導電層20504としては、Ti、Mo、Ta、Cr、W、Al、Nd、Cu、A
g、Au、Pt、Nb、Si、Zn、Fe、Ba、Geなどや、これら元素の合金等があ
る。もしくは、これら元素またはこれら元素の合金の積層により構成してもよい。ここで
はMoによりゲート電極を形成する。Moは、エッチングしやすく、熱に強いので好適で
ある。
【0547】
なお、半導体層20502には、導電層20504又はレジストをマスクとして半導体層
20502に不純物元素がドーピングされており、チャネル形成領域と、ソース領域及び
ドレイン領域となる不純物領域とが形成されている。
【0548】
なお、不純物領域は、不純物濃度を制御して高濃度領域と低濃度領域とを形成されていて
もよい。
【0549】
なお、トランジスタ20521の導電層20504は、デュアルゲート構造としている。
トランジスタ20521は、デュアルゲート構造にすることで、トランジスタ20521
のオフ電流を小さくすることができる。なお、デュアルゲート構造とは、2つのゲート電
極を有している構造である。ただし、トランジスタのチャネル領域上に、複数のゲート電
極を有していてもよい。
【0550】
次に、絶縁層20503上及び導電層20504上に、層間膜として、絶縁層20505
が形成されている。
【0551】
なお、絶縁層20505としては、有機材料又は無機材料、若しくはそれらの積層構造を
用いることができる。例えば酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素、窒化ア
ルミニウム、酸化窒化アルミニウム、窒素含有量が酸素含有量よりも多い窒化酸化アルミ
ニウムまたは酸化アルミニウム、ダイアモンドライクカーボン(DLC)、ポリシラザン
、窒素含有炭素(CN)、PSG(リンガラス)、BPSG(リンボロンガラス)、アル
ミナ、その他の無機絶縁性材料を含む物質から選ばれた材料で形成することができる。ま
た、有機絶縁性材料を用いてもよく、有機材料としては、感光性、非感光性どちらでも良
く、ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト又はベンゾシクロ
ブテン、シロキサン樹脂などを用いることができる。なお、シロキサン樹脂とは、Si−
O−Si結合を含む樹脂に相当する。シロキサンは、シリコン(Si)と酸素(O)との
結合で骨格構造が構成される。置換基として、少なくとも水素を含む有機基(例えばアル
キル基、芳香族炭化水素)が用いられる。置換基として、フルオロ基を用いてもよい。ま
たは置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。
【0552】
なお、絶縁層20503及び絶縁層20505には、コンタクトホールが選択的に形成さ
れている。例えば、コンタクトホールは、各トランジスタの不純物領域の上面に形成され
ている。
【0553】
次に、絶縁層20505上に、ドレイン電極、ソース電極及び配線として、フォトリソグ
ラフィ法、インクジェット法又は印刷法などにより、導電膜20506が形成されている
【0554】
なお、導電膜20506としては、材料としてはTi、Mo、Ta、Cr、W、Al、N
d、Cu、Ag、Au、Pt、Nb、Si、Zn、Fe、Ba、Geなどや、これら元素
の合金等がある。もしくは、これら元素またはこれら元素の合金の積層構造を用いること
ができる。
【0555】
なお、絶縁層20503及び導電層20504のコンタクトホールが形成されている部分
では、導電膜20506とトランジスタの半導体層20502の不純物領域とが接続され
ている。
【0556】
次に、絶縁層20505及び絶縁層20505上に形成された導電膜20506上に、平
坦化膜として、絶縁層20507が形成されている。
【0557】
なお、絶縁層20507としては、平坦性や被覆性がよいことが望ましいため、有機材料
を用いて形成されることが多い。なお、絶縁層20507としては多層構造になっていて
もよく、無機材料(酸化シリコン、窒化シリコン、酸化窒化シリコン)の上に有機材料が
形成されていてもよい。
【0558】
なお、絶縁層20507には、コンタクトホールが選択的に形成されている。例えば、コ
ンタクトホールは、トランジスタ20521のドレイン電極の上面に形成されている。
【0559】
次に、絶縁層20507上に、画素電極として、フォトリソグラフィ法、インクジェット
法又は印刷法などにより、導電層20508が形成されている。
【0560】
なお、導電層20508としては、光を透過する透明電極及び光を反射する反射電極を用
いることができる。
【0561】
透明電極の場合は、例えば、酸化インジウムに酸化スズを混ぜたインジウムスズ酸化物(
ITO)膜、インジウムスズ酸化物(ITO)に酸化珪素を混ぜたインジウムスズ珪素酸
化物(ITSO)膜、酸化インジウムに酸化亜鉛を混ぜたインジウム亜鉛酸化物(IZO
)膜、酸化亜鉛膜、または酸化スズ膜などを用いることができる。なお、IZOとは、I
TOに2〜20wt%の酸化亜鉛(ZnO)を混合させたターゲットを用いてスパッタリ
ングにより形成される透明導電材料であるが、これに限定されない。
【0562】
反射電極の場合は、例えば、Ti、Mo、Ta、Cr、W、Al、Nd、Cu、Ag、A
u、Pt、Nb、Si、Zn、Fe、Ba、Geなどやそれらの合金などを用いることが
できる。また、Ti、Mo、Ta、Cr、WとAlを積層させた2層構造、AlをTi、
Mo、Ta、Cr、Wなどの金属で挟んだ3層積層構造としてもよい。
【0563】
次に、絶縁層20507上及び絶縁層20507上に形成された導電層20508上に、
配向膜として、絶縁層20509が形成されている。
【0564】
次に、画素部20101の周辺部、若しくは画素部20101の周辺部とその周辺駆動回
路部の周辺部に、インクジェット法などにより、シール材20516が形成される。
【0565】
次に、絶縁膜20514、絶縁膜20513、導電膜20512及び絶縁膜20511な
どが形成された対向基板20515と、基板20100とがスペーサ20531を介して
貼り合わされており、その隙間に、液晶層20510が配置されている。
【0566】
なお、基板20115は、対向基板として機能してもよい。また、絶縁膜20514は、
ブラックマトリックス(遮光膜)として機能してもよい。また、絶縁膜20513は、カ
ラーフィルターとして機能してもよい。また、スペーサ20531は、数μmの粒子を散
布して設ける方法でもよいし、基板全面に樹脂膜を形成した後に、樹脂膜をエッチング加
工して形成する方法でもよい。また、導電膜20512は、対向電極として機能してもよ
い。導電膜20512としては、導電層20508と同様なものを用いることができる。
また、絶縁膜20511は、配向膜として機能してもよい。
【0567】
なお、絶縁膜20513及び絶縁膜20514と導電膜20512との間には、平坦化膜
として絶縁膜20532を形成してもよい。ただし、図61では、絶縁膜20532を図
示していない。
【0568】
なお、液晶層20510としては公知の液晶を自由に用いることができる。例えば、液晶
層20510として強誘電性の液晶を用いてもよいし、反強誘電性の液晶を用いてもよい
。また、液晶の駆動方式は、TN(Twisted Nematic)モード、IPS(
In−Plane−Switching)モード、FFS(Fringe Field
Switching)モード、MVA(Multi−domain Vertical
Alignment)モード、PVA(Patterned Vertical Ali
gnment)、ASM(Axially Symmetric aligned Mi
cro−cell)モード、OCB(Optical Compensated Bir
efringence)モード、FLC(Ferroelectric Liquid
Crystal)モード、AFLC(AntiFerroelectric Liqui
d Crystal)等を自由に用いることができる。
【0569】
次に、画素部20101と、その周辺駆動回路部と電気的に接続されている導電膜205
33上に、異方性導電体層20517を介して、FPC20200が配置されている。ま
た、FPC20200上に、異方性導電体層20517を介して、ICチップが配置され
ている。つまり、FPC20200、導電膜20533及びICチップ20530は、電
気的に接続されている。
【0570】
なお、導電膜20533は、FPC20200から入力される信号及び電位を、画素や周
辺回路に伝達する機能を有している。導電膜20533としては、導電膜20506と同
様なものを用いてもよいし、導電層20504と同様なものを用いてもよいし、半導体層
20502の不純物領域と同様なものを用いてもよいし、これらを少なくとも2層以上組
み合わせたものを用いてもよい。
【0571】
なお、ICチップ20530は、機能回路(メモリやバッファ)を形成することで、基板
面積を有効利用することができる。
【0572】
図61(A)、(B)の液晶パネルは、走査線駆動回路20105a、走査線駆動回路2
0105b及び信号線駆動回路20106を基板20100上に形成した場合の構成につ
いて説明したが、図62(A)の液晶パネルに示すように、信号線駆動回路20106に
相当する駆動回路をドライバIC20601に形成して、COG方式などで液晶パネルに
実装した構成としてもよい。信号線駆動回路20106をドライバIC20601に形成
することで、省電力化を図ることができる。また、ドライバIC20601はシリコンウ
エハ等の半導体チップとすることで、図62(A)の液晶パネルはより高速、且つ低消費
電力化を図ることができる。
【0573】
同様に、図62(B)の液晶パネルに示すように、走査線駆動回路20105a、走査線
駆動回路20105b及び信号線駆動回路20106に相当する駆動回路を、それぞれド
ライバIC20602a、ドライバIC20602b及びドライバIC20601に形成
して、COG方式などで液晶パネルに実装した構成としてもよい。また、走査線駆動回路
20105a、走査線駆動回路20105b及び信号線駆動回路20106に相当する駆
動回路を、それぞれドライバIC20602a、ドライバIC20602b及びドライバ
IC20601に形成することで、低コスト化が図れる。
【0574】
なお、トランジスタ20521はデュアルゲート構造としたが、図63の画素領域205
26に示すように、トランジスタ20521はシングルゲート構造としてもよい。ただし
図63は、画素領域20526のみを示している。
【0575】
次に、基板20100上にボトムゲート型トランジスタを形成した場合の断面図について
図64を参照して説明する。ただし、図64は、画素領域20526のみを示している
【0576】
まず、基板20100上に、下地膜として、絶縁膜20501が成膜されている。次に、
絶縁膜20501上に、ゲート電極として、フォトリソグラフィ法、インクジェット法又
は印刷法などにより、導電層20504が形成されている。なお、トランジスタ2052
1の導電層20504は、デュアルゲート構造としている。なぜなら、すでに述べたよう
に、トランジスタ20521はデュアルゲート構造にすることで、トランジスタ2052
1のオフ電流を小さくできる。次に、絶縁膜20501上及び導電層20504上に、ゲ
ート絶縁膜として、絶縁層20503が形成されている。次に、絶縁層20503上に、
フォトリソグラフィ法、インクジェット法又は印刷法などにより、半導体層20502が
形成されている。なお、半導体層20502には、レジストをマスクとして半導体層20
502に不純物元素がドーピングされており、チャネル形成領域と、ソース領域及びドレ
イン領域となる不純物領域とが形成されている。なお、不純物領域は、不純物濃度を制御
して高濃度領域と低濃度領域とを形成されていてもよい。次に、絶縁層20503上及び
半導体層20502上に、層間膜として、絶縁層20505が形成されている。なお、絶
縁層20505には、コンタクトホールが選択的に形成されている。例えば、コンタクト
ホールは、各トランジスタの不純物領域の上面に形成されている。次に、絶縁層2050
5上に、ドレイン電極、ソース電極及び配線として、フォトリソグラフィ法、インクジェ
ット法又は印刷法などにより、導電膜20506が形成されている。なお、絶縁層205
05のコンタクトホールが形成されている部分では、導電膜20506とトランジスタの
半導体層20502の不純物領域とが接続されている。次に、絶縁層20505上及び導
電膜20506上に、平坦化膜として、絶縁層20507が形成されている。なお、絶縁
層20507には、コンタクトホールが選択的に形成されている。例えば、コンタクトホ
ールは、トランジスタ20521のドレイン電極の上面に形成されている。次に、絶縁層
20507上に、画素電極として、フォトリソグラフィ法、インクジェット法又は印刷法
などにより、導電層20508が形成されている。次に、絶縁層20507上及び導電層
20508上に、配向膜として、絶縁層20509が形成されている。次に、絶縁膜20
514、絶縁膜20513、導電膜20512及び絶縁膜20511などが形成された対
向基板20515と、基板20100との隙間に、液晶層20510が配置されている。
【0577】
なお、図64では、トランジスタ20521をデュアルゲート構造としている。ただし、
図65の画素領域20526に示すように、トランジスタ20521はシングルゲート構
造としてもよい。
【0578】
次に、基板20100上に、ダブルゲート型のトランジスタを形成した場合の断面図につ
いて、図66を参照して説明する。ただし、図66は、画素領域20526のみを示して
いる。
【0579】
なお、ダブルゲート型のトランジスタとは、半導体膜の上下にゲート電極が、それぞれ配
置されている構造のことをいう。また、ダブルゲート型のトランジスタは、トップゲート
型トランジスタ及びボトムゲート型トランジスタに比べて、同様のサイズ及び同様の印加
電圧であれば流れる電流が2倍になる。つまり、ダブルゲート型のトランジスタは、小さ
いトランジスタサイズでより多くの電流を流すことができる。
【0580】
まず、基板20100上に、下地膜として、絶縁膜20501が成膜されている。次に、
絶縁膜20501上に、第1のゲート電極として、フォトリソグラフィ法、インクジェッ
ト法又は印刷法などにより、導電層20504aが形成されている。なお、導電層205
04aは、導電層20504と同様な材料及び構造のものを用いることができる。次に、
絶縁膜20501上及び導電層20504a上に、第1のゲート絶縁膜として、絶縁層2
0503aが形成されている。なお、絶縁層20503aは、絶縁層20503と同様な
材料及び構造のものを用いることができる。次に、絶縁層20503a上に、フォトリソ
グラフィ法、インクジェット法又は印刷法などにより、半導体層20502が形成されて
いる。次に、絶縁層20503a上及び半導体層20502上に、第2のゲート絶縁膜と
して、絶縁層20503bが形成されている。なお、絶縁層20503bは、絶縁層20
503と同様な材料及び構造のものを用いることができる。次に、絶縁層20503b上
に、第2のゲート電極として、フォトリソグラフィ法、インクジェット法又は印刷法など
により、導電層20504bが形成されている。なお、導電層20504bは、導電層2
0504と同様な材料及び構造のものを用いることができる。なお、半導体層20502
には、導電層20504b又はレジストをマスクとして半導体層20502に不純物元素
がドーピングされており、チャネル形成領域と、ソース領域及びドレイン領域となる不純
物領域とが形成されている。なお、不純物領域は、不純物濃度を制御して高濃度領域と低
濃度領域とを形成されていてもよい。なお、半導体層20502には、絶縁層20503
b及び導電層20504bが形成される前に、レジストをマスクとして半導体層2050
2に不純物元素がドーピングされ、チャネル形成領域と、ソース領域及びドレイン領域と
なる不純物領域とが形成されていてもよい。次に、絶縁層20503b上及び導電層20
504b上に、層間膜として、絶縁層20505が形成されている。なお、絶縁層205
03b及び絶縁層20505には、コンタクトホールが選択的に形成されている。例えば
、コンタクトホールは、各トランジスタの不純物領域の上面に形成されている。次に、絶
縁層20505上に、ドレイン電極、ソース電極及び配線として、フォトリソグラフィ法
、インクジェット法又は印刷法などにより、導電膜20506が形成されている。なお、
絶縁層20503及び絶縁層20505のコンタクトホールが形成されている部分では、
導電膜20506とトランジスタの半導体層20502の不純物領域とが接続されている
。次に、絶縁層20505上及び導電膜20506上に、平坦化膜として、絶縁層205
07が形成されている。なお、絶縁層20507には、コンタクトホールが選択的に形成
されている。例えば、コンタクトホールは、トランジスタ20521のドレイン電極の上
面に形成されている。次に、絶縁層20507上に、画素電極として、フォトリソグラフ
ィ法、インクジェット法又は印刷法などにより、導電層20508が形成されている。次
に、絶縁層20507上及び導電層20508上に、配向膜として、絶縁層20509が
形成されている。次に、絶縁膜20514、絶縁膜20513、導電膜20512及び絶
縁膜20511などが形成された対向基板20515と、基板20100との隙間に、液
晶層20510が配置されている。
【0581】
なお、図61及び図63図66では、絶縁層20505上及び絶縁層20505上に形
成された導電膜20506上に、平坦膜として、絶縁層20507が形成されている場合
の断面図について説明した。ただし、絶縁層20507は、図67に示すように、必ずし
も必要ではない。
【0582】
なお、図67に示す断面図は、トップゲート型のトランジスタの場合について示している
が、ボトムゲート型のトランジスタ及びダブルゲート型のトランジスタの場合についても
同様である。
【0583】
次に、基板20100上に、半導体膜として非結晶半導体膜(アモルファスシリコン膜)
を用いたトランジスタを形成した場合の断面図について、図68を参照して説明する。図
68に示す断面図は、逆スタガ型のチャネルエッチ構造のトランジスタの断面図である。
【0584】
まず、基板20100上に、下地膜として、絶縁膜20501が成膜されている。次に、
絶縁膜20501上に、ゲート電極として、フォトリソグラフィ法、インクジェット法又
は印刷法などにより、導電層20504が形成されている。次に、絶縁膜20501及び
導電層20504上に、ゲート絶縁膜として、絶縁層20503が形成されている。次に
、絶縁層20503上に、フォトリソグラフィ法、インクジェット法又は印刷法などによ
り、半導体層20502が形成されている。なお、半導体層20502は第1の半導体膜
及び第2の半導体膜を有しており、第1の半導体膜の上に第2の半導体膜が形成されてい
る。また、第1の半導体膜及び第2の半導体膜は連続して成膜され、同時にフォトリソグ
ラフィ法によってパターニングされてもよい。また、第2の半導体膜は不純物元素を含ん
でいる。次に、絶縁層20503上及び半導体層20502上に、フォトリソグラフィ法
、インクジェット法又は印刷法などにより、導電膜20506が形成されている。なお、
半導体層20502は、導電膜20506をマスクとしてエッチングをすることによって
、チャネル形成領域と、ソース領域及びドレイン領域となる不純物領域とが形成されてい
る。つまり、チャネル領域では、不純物元素を含む第2の半導体膜が除去される。ただし
、半導体層20502は、導電膜20506をエッチングするためのレジストをマスクに
して、エッチングされてもよい。次に、絶縁層20503上、半導体層20502上及び
導電膜20506上に、平坦化膜として、絶縁層20507が形成されている。なお、絶
縁層20507には、コンタクトホールが選択的に形成されている。例えば、コンタクト
ホールは、トランジスタ20521のドレイン電極の上面に形成されている。次に、絶縁
層20507上に、画素電極として、フォトリソグラフィ法、インクジェット法又は印刷
法などにより、導電層20508が形成されている。次に、絶縁層20507上及び導電
層20508上に、配向膜として、絶縁層20509が形成されている。次に、絶縁膜2
0514、絶縁膜20513、導電膜20512及び絶縁膜20511などが形成された
対向基板20515と、基板20100との隙間に、液晶層20510が配置されている
【0585】
なお、チャネルエッチ構造のトランジスタについて説明したが、図69に示すように、半
導体層20502上に絶縁膜21301を設けてもよい。絶縁膜21301は、第1の半
導体膜と第2の半導体膜との間に形成される。また、半導体層20502は、導電膜20
506を形成するときに、同時にエッチングされる。
【0586】
なお、図68のトランジスタ20521をチャネルエッチ構造と呼び、図69のトランジ
スタ20521をチャネル保護構造と呼ぶ。
【0587】
次に、基板20100上に、半導体膜として非結晶半導体膜を用いたトップゲート型のト
ランジスタを形成した場合の断面図について、図70を参照して説明する。
【0588】
まず、基板20100上に、下地膜として、絶縁膜20501が成膜されている。次に、
絶縁膜20501上に、フォトリソグラフィ法、インクジェット法又は印刷法などにより
、導電膜20506が形成されている。次に、導電膜20506上に、フォトリソグラフ
ィ法、インクジェット法又は印刷法などにより、半導体層20502aが形成されている
。なお、半導体層20502aは、半導体層20502と同様な材料及び構造のものを用
いることができる。また、半導体層20502aは、不純物元素を含んでいる。次に、絶
縁膜20501上及び半導体層20502a上に、フォトリソグラフィ法、インクジェッ
ト法又は印刷法などにより、半導体層20502bが形成されている。なお、半導体層2
0502bは、半導体層20502と同様な材料及び構造のものを用いることができる。
次に、絶縁膜20501上、半導体層20502b上及び導電膜20506上に、ゲート
絶縁膜として、絶縁層20503が形成されている。次に、絶縁層20503上に、ゲー
ト電極として、フォトリソグラフィ法、インクジェット法又は印刷法などにより、導電層
20504が形成されている。次に、絶縁層20503上及び絶縁層20503上に形成
された導電層20504上に、平坦化膜として、絶縁層20507が形成されている。な
お、絶縁層20507には、コンタクトホールが選択的に形成されている。例えば、コン
タクトホールは、トランジスタ20521のドレイン電極の上面に形成されている。次に
、絶縁層20507上に、画素電極として、フォトリソグラフィ法、インクジェット法又
は印刷法などにより、導電層20508が形成されている。次に、絶縁層20507上及
び導電層20508上に、配向膜として、絶縁層20509が形成されている。次に、絶
縁膜20514、絶縁膜20513、導電膜20512及び絶縁膜20511などが形成
された対向基板20515と、基板20100との隙間に、液晶層20510が配置され
ている。
【0589】
なお、図69及び図70では、絶縁層20505上及び絶縁層20505上に形成された
導電膜20506上に、平坦膜として、絶縁層20507が形成されている場合の断面図
について説明した。ただし、絶縁層20507は、図71に示すように、必ずしも必要で
はない。
【0590】
なお、図71に示す断面図は、逆スタガ型のチャネルエッチ構造のトランジスタの場合に
ついて示しているが、逆スタガ型のチャネル保護構造のトランジスタの場合についても同
様である。また、図71では、逆スタガ型のトランジスタの場合について示しているが、
トップゲート型トランジスタとしてもよい。トップゲート型トランジスタのトランジスタ
の場合の断面図を図72及び図73に示す。
【0591】
なお、図72に示す断面図の場合、絶縁膜20501上及び導電膜20506上に、画素
電極として、フォトリソグラフィ法、インクジェット法又は印刷法などにより、導電層2
0508が形成されている。また、導電層20508は、導電膜20506を形成してか
ら絶縁層20503を形成するまでに、形成される。
【0592】
なお、図73に示す断面図の場合、絶縁膜20501上に、画素電極として、フォトリソ
グラフィ法、インクジェット法又は印刷法などにより、導電層20508が形成されてい
る。また、導電層20508は、絶縁膜20501の形成後、形成される。
【0593】
次に、半透過型の液晶パネルの断面図について、図74を参照して説明する。
【0594】
なお、図74の断面図は、トランジスタが半導体膜として多結晶半導体を用いた場合の液
晶パネルの断面図である。ただし、トランジスタはボトムゲート型でもよいし、ダブルゲ
ート型でもよい。また、トランジスタのゲート電極は、シングルゲート構造でもよいし、
デュアルゲート構造でもよい。
【0595】
なお、図74は、導電膜20506が形成されるまでは、図63と同様である。したがっ
て、導電膜20506が形成された後の工程及び構造について説明する。
【0596】
まず、絶縁層20505及び絶縁層20505上に形成された導電膜20506上に、液
晶層20510の厚さ(いわいるセルギャップ)を薄くするための膜として、フォトリソ
グラフィ法、インクジェット法又は印刷法などにより、絶縁膜21801が形成されてい
る。なお、絶縁膜21801としては、平坦性や被覆性がよいことが望ましいため、有機
材料を用いて形成されることが多い。なお、無機材料(酸化シリコン、窒化シリコン、酸
化窒化シリコン)の上に、有機材料が形成され、多層構造になっていてもよい。なお、絶
縁膜21801には、コンタクトホールが選択的に形成されている。例えば、コンタクト
ホールは、トランジスタ20521のドレイン電極の上面に形成されている。次に、絶縁
層20505上及び絶縁層20507上に、第1の画素電極として、フォトリソグラフィ
法、インクジェット法又は印刷法などにより、導電層20508aが形成されている。な
お、導電層20508aとしては、導電層20508と同様な光を透過する透明電極を用
いることができる。次に、導電層20508a上に、第2の画素電極として、フォトリソ
グラフィ法、インクジェット法又は印刷法などにより、導電層20508bが形成されて
いる。なお、導電層20508bとしては、導電層20508と同様な光を反射する反射
電極を用いることができる。なお、導電層20508bが形成される領域を反射領域とい
う。また、導電層20508aが形成されている領域のうち、導電層20508a上に導
電層20508bが形成されていない領域を透過領域という。次に、絶縁膜21801上
、導電層20508a及び導電層20508b上に、配向膜として、絶縁層20509が
形成されている。次に、絶縁膜20514、絶縁膜20513、導電膜20512及び絶
縁膜20511などが形成された対向基板20515と、基板20100との隙間に、液
晶層20510が配置されている。
【0597】
なお、図74では、導電層20508aが形成された後に導電層20508bが形成され
ているが、図75に示すように、導電層20508bが形成された後に導電層20508
aが形成されていてもよい。
【0598】
なお、図74及び図75では、液晶層20510(セルギャップ)を調整するための絶縁
膜が導電層20508aの下及び導電層20508bの下に、形成されている。しかし、
図76のように絶縁膜22001が対向基板20515側に形成されていてもよい。絶縁
膜22001は、絶縁膜21801と同様に、液晶層20510(セルギャップ)を調整
するための絶縁膜である。
【0599】
なお、図76では、平坦化膜として絶縁層20507が形成されている場合について説明
したが、図77に示すように、絶縁層20507が形成されていなくてもよい。図77
場合は、反射画素電極として導電膜20506を用いることができる。もちろん、反射画
素電極として、別の導電膜が形成されていてもよい。
【0600】
なお、絶縁膜22001は、導電膜20512と絶縁膜20511との間に形成されてい
てもよいし、絶縁膜20511と液晶層20510との間に形成されていてもよい。
【0601】
次に、半透過型の液晶パネルにおいて、トランジスタの半導体膜として多結晶半導体を用
いられている場合の液晶パネルの断面図を図78に示す。
【0602】
なお、図78の断面図は、逆スタガ型のチャネルエッチ構造を用いたトランジスタを有す
る液晶パネルの断面図である。ただし、トランジスタは、トップゲート型でもよいし、逆
スタガ型のチャネル保護構造を用いてもよい。
【0603】
なお、図78は、導電膜20506が形成されるまでは、図78と同様である。したがっ
て、導電膜20506が形成された後の工程及び構造について説明する。
【0604】
まず、半導体層20502上、絶縁層20503及び導電膜20506上に、液晶層20
510の厚さ(いわいるセルギャップ)を薄くするための層として、フォトリソグラフィ
法、インクジェット法又は印刷法などにより、絶縁膜22201が形成されている。なお
、絶縁膜22201としては、平坦性や被覆性がよいことが望ましいため、有機材料を用
いて形成されることが多い。なお、無機材料(酸化シリコン、窒化シリコン、酸化窒化シ
リコン)の上に、有機材料が形成され、多層構造になっていてもよい。なお、絶縁膜22
201には、コンタクトホールが選択的に形成されている。例えば、コンタクトホールは
、トランジスタ20521のドレイン電極の上面に形成されている。次に、絶縁層205
03上及び絶縁膜22201上に、第1の画素電極として、フォトリソグラフィ法、イン
クジェット法又は印刷法などにより、導電層20508aが形成されている。次に、導電
層20508a上に、第2の画素電極として、フォトリソグラフィ法、インクジェット法
又は印刷法などにより、導電層20508bが形成されている。なお、導電層20508
bが形成される領域を反射領域という。また、導電層20508aが形成されている領域
のうち、導電層20508a上に導電層20508bが形成されていない領域を透過領域
という。次に、絶縁膜22201上、導電層20508a及び導電層20508b上に、
配向膜として、絶縁層20509が形成されている。次に、絶縁膜20514、絶縁膜2
0513、導電膜20512及び絶縁膜20511などが形成された対向基板20515
と、基板20100との隙間に、液晶層20510が配置されている。
【0605】
なお、図78では、導電層20508aが形成された後に導電層20508bが形成され
ているが、図79に示すように、導電層20508bが形成された後に導電層20508
aが形成されていてもよい。
【0606】
なお、図78及び図79では、液晶層20510(セルギャップ)を調整するための絶縁
膜が導電層20508aの下及び導電層20508bの下に、形成されている。しかし、
図80のように絶縁膜22001が対向基板20515側に形成されていてもよい。絶縁
膜22001は、絶縁膜22201と同様に、液晶層20510(セルギャップ)を調整
するための絶縁膜である。
【0607】
なお、図79及び図80では、平坦化膜として絶縁層20507が形成されている場合に
ついて説明したが、図81に示すように、絶縁層20507が形成されていなくてもよい
図81の場合は、反射画素電極として導電膜20506を用いることができる。もちろ
ん、反射画素電極として、別の導電膜が形成されていてもよい。
【0608】
なお、図61及び図63図81では、液晶層20510に電圧を印加する一対の電極(
導電層20508及び導電膜20512)を異なる基板上に形成した例を示した。しかし
、導電膜20512が基板20100上に設けられていてもよい。こうして、液晶の駆動
方式として、IPS(In−Plane−Switching)モードを用いることがで
きる。また、液晶層20510によっては、2つの配向膜(絶縁層20509及び絶縁膜
20511)の一方又は双方を省略することもできる。
【0609】
なお、図61及び図63図81において、反射画素電極として、導電層20508(導
電層20508b)が形成されているが、導電層20508の形状は凹凸となっているこ
とが望ましい。なぜなら、反射画素電極は、外光を反射させて、表示を行うためのもので
ある。反射電極に入ってきた外光を効率的に活用し、表示輝度を高めるために、反射電極
で乱反射させることができるからである。なお、導電層20508の下の膜(絶縁層20
505、絶縁層20507、絶縁膜21801又は絶縁膜22201など)の形状を凹凸
にすることで、導電層20508の形状が凹凸になる。
【0610】
続いて、図61図81で説明した液晶パネルを有する液晶表示装置について、図82
参照して説明する。
【0611】
まず、図82に示した液晶表示装置には、バックライトユニット22601、液晶パネル
22607、第1の偏光子を含む層22608、第2の偏光子を含む層22609が設け
られている。
【0612】
なお、液晶パネル22607は、本実施形態で説明したものと同様なものとすることがで
きる。また、本実施形態の液晶パネルは、各画素にスイッチング素子が設けられたアクテ
ィブ型の構造について説明してきたが、図82の液晶パネルはパッシブ型の構造でもよい
【0613】
バックライトユニット22601の構造について説明する。バックライトユニット226
01は、拡散板22602、導光板22603、反射板22604、ランプリフレクタ2
2605、光源22606を有するように構成されている。光源22606としては冷陰
極管、熱陰極管、発光ダイオード、無機EL又は有機ELなどが用いられ、光源2260
6は必要に応じて発光する機能を有する。ランプリフレクタ22605は、光源2260
6からの蛍光を効率よく導光板22603に導く機能を有する。導光板22603は、蛍
光を全反射させて、全面に光を導く機能を有する。拡散板22602は、明度のムラを低
減する機能を有する。反射板22604は、導光板22603から下方向(液晶パネル2
2607と反対方向)に漏れた光を反射して再利用する機能を有する。
【0614】
なお、拡散板22602と第2の偏光子を含む層22609との間に、プリズムシートを
配置することで、本実施形態の液晶表示装置は液晶パネルの画面の明るさを向上させるこ
とができる。
【0615】
バックライトユニット22601には、光源22606の輝度を調整するための制御回路
が接続されている。制御回路からの信号供給によって、光源22606の輝度を調整する
ことができる。
【0616】
液晶パネル22607とバックライトユニット22601との間には第2の偏光子を含む
層22609が設けられ、バックライトユニット22601とは反対方向の液晶パネル2
2607にも第1の偏光子を含む層22608が設けられている。
【0617】
なお、第1の偏光子を含む層22608と第2の偏光子を含む層22609とは、液晶パ
ネル22607の液晶素子がTNモードで駆動する場合、クロスニコルになるように配置
される。また、第1の偏光子を含む層22608と第2の偏光子を含む層22609とは
、液晶パネル22607の液晶素子がVAモードで駆動する場合、クロスニコルになるよ
うに配置される。また、第1の偏光子を含む層22608と第2の偏光子を含む層226
09とは、液晶パネル22607の液晶素子がIPSモード及びFFSモードで駆動する
場合、クロスニコルになるように配置されていてもよいし、パラレルニコルになるように
配置されていてもよい。
【0618】
第1の偏光子を含む層22608及び第2の偏光子を含む層22609の両方又は一方と
、液晶パネル22607との間に位相差板を有していてもよい。
【0619】
なお、図85に示すように、第2の偏光子を含む層22609とバックライトユニット2
2601との間に、スリット(格子)22610を配置することで、本実施形態の液晶表
示装置は3次元表示を行うことができる。
【0620】
バックライトユニット側に配置された開口部を有するスリット22610は、光源より入
射された光をストライプ状にして透過し、表示装置へ入射させる。このスリット2261
0によって、視認側にいる視認者の両目に視差を作ることができ、視認者は右目では右目
用の画素だけを、左目では左目用の画素だけを同時に見ることになる。よって、視認者は
、3次元表示を見ることができる。つまり、スリット22610によって特定の視野角を
与えられた光が右目用画像及び左目用画像のそれぞれに対応する画素を通過することで、
右目用画像と左目用画像とが異なる視野角に分離され、3次元表示が行われる。
【0621】
図85の液晶表示装置を用いて、テレビジョン装置、携帯電話などの電子機器を作製すれ
ば、3次元表示を行うことができる高機能でかつ高画質の電子機器を提供することができ
る。
【0622】
続いて、バックライトの詳細な構成について、図84を参照して説明する。バックライト
は光源を有するバックライトユニットとして液晶表示装置に設けられ、バックライトユニ
ットは効率よく光を散乱させるため、光源は反射板により囲まれている。
【0623】
図84(A)に示すように、バックライトユニット22852は、光源として冷陰極管2
2801を用いることができる。また、冷陰極管22801からの光を効率よく反射させ
るため、ランプリフレクタ22832を設けることができる。冷陰極管22801は、大
型表示装置に用いることが多い。これは冷陰極管からの輝度の強度のためである。そのた
め、冷陰極管を有するバックライトユニットは、パーソナルコンピュータのディスプレイ
に用いることができる。
【0624】
図84(B)に示すように、バックライトユニット22852は、光源として発光ダイオ
ード22802(LED)を用いることができる。例えば、白色に発する発光ダイオード
22802(W)を所定の間隔に配置する。また、発光ダイオード22802(W)22
802からの光を効率よく反射させるため、ランプリフレクタ22832を設けることが
できる。
【0625】
また図84(C)に示すように、バックライトユニット22852は、光源として各色R
GBの発光ダイオード22803、22804、22805を用いることができる。各色
RGBの発光ダイオード22803、22804、22805を用いることにより、白色
を発する発光ダイオード22802(W)のみと比較して、色再現性を高くすることがで
きる。また、発光ダイオードからの光を効率よく反射させるため、ランプリフレクタ22
832を設けることができる。
【0626】
またさらに図84(D)に示すように、光源として各色RGBの発光ダイオード2280
3、22804、22805を用いる場合、それらの数や配置を同じとする必要はない。
例えば、発光強度の低い色(例えば緑)を複数配置してもよい。
【0627】
さらに白色を発する発光ダイオード22802と、各色RGBの発光ダイオード2280
3、22804、22805とを組み合わせて用いてもよい。
【0628】
なお、RGBの発光ダイオードを有する場合、フィールドシーケンシャルモードを適用す
ると、時間に応じてRGBの発光ダイオードを順次点灯させることによりカラー表示を行
うことができる。
【0629】
発光ダイオードを用いると、輝度が高いため、大型表示装置に適する。また、RGB各色
の色純度が良いため冷陰極管と比べて色再現性に優れており、配置面積を小さくすること
ができるため、小型表示装置に適応すると、狭額縁化を図ることができる。
【0630】
また、光源を必ずしも図84に示すバックライトユニットとして配置する必要はない。例
えば、大型表示装置に発光ダイオードを有するバックライトを搭載する場合、発光ダイオ
ードは該基板の背面に配置することができる。このとき発光ダイオードは、所定の間隔を
維持し、各色の発光ダイオードを順に配置させることができる。発光ダイオードの配置に
より、色再現性を高めることができる。
【0631】
続いて、偏光子を含む層(偏光板又は偏光フィルムともいう)の一例について、図86
参照して説明する。
【0632】
図86の偏光フィルム23000は、保護フィルム23001、基板フィルム23002
、PVA偏光フィルム23003、基板フィルム23004、粘着剤層23005及び離
型フィルム23006を有するように構成されている。
【0633】
PVA偏光フィルム23003は、ある振動方向だけの光(直線偏光)を作り出す機能を
有する。具体的には、PVA偏光フィルム23003は、電子の密度が縦と横で大きく異
なる分子(偏光子)を含んでいる。PVA偏光フィルム23003は、この電子の密度が
縦と横で大きく異なる分子の方向を揃えることで、直線偏光を作り出すことができる。
【0634】
一例として、PVA偏光フィルム23003は、ポリビニールアルコール(Poly V
inyl Alcohol)の高分子フィルムに、ヨウ素化合物をドープし、PVAフィ
ルムをある方向に引っ張ることで、一定方向にヨウ素分子の並んだフィルムを得ることが
できる。そして、ヨウ素分子の長軸と平行な光は、ヨウ素分子に吸収される。また、高耐
久用途及び高耐熱用途として、ヨウ素の代わりに2色性の染料が用いてもよい。なお、染
料は、車載用LCDやプロジェクタ用LCDなどの耐久性、耐熱性が求められる液晶表示
装置に用いられることが望ましい。
【0635】
PVA偏光フィルム23003は、両側を基材となるフィルム(基板フィルム23002
及び基板フィルム3604)で挟むことで、信頼性を増すことができる。また、PVA偏
光フィルム23003は、高透明性、高耐久性のトリアセチルロース(TAC)フィルム
によって挟まれていてもよい。なお、基板フィルム及びTACフィルムは、PVA偏光フ
ィルム23003が有する偏光子の保護層として機能する。
【0636】
一方の基板フィルム(基板フィルム23004)には、液晶パネルのガラス基板に貼るた
めの粘着剤層23005が貼られている。なお、粘着剤層23005は、粘着剤を片側の
基板フィルム(基板フィルム23004)に塗布することで形成される。また、粘着剤層
23005には、離形フィルム23006(セパレートフィルム)が備えられている。
【0637】
他方の基板フィルム(基板フィルム23002)には、保護フィルムが備えられている。
【0638】
なお、偏光フィルム23000表面に、ハードコート散乱層(アンチグレア層)が備えら
れていてもよい。ハードコート散乱層は、AG処理によって表面に微細な凹凸が形成され
ており、外光を散乱させる防眩機能を有するため、液晶パネルへの外光の映り込みや表面
反射を防ぐことができる。
【0639】
また、偏光フィルム23000表面に、複数の屈折率の異なる光学薄膜層を多層化(アン
チリフレクション処理、若しくはAR処理ともいう)してもよい。多層化された複数の屈
折率のことなる光学薄膜層は、光の干渉効果によって表面の反射率を低減することができ
る。
【0640】
続いて、液晶表示装置が有する各回路の動作について、図83を参照して説明する。
【0641】
図83には、表示装置の画素部22705及び駆動回路部22708のシステムブロック
図を示す。
【0642】
画素部22705は、複数の画素を有し、各画素となる信号線22712と、走査線22
710との交差領域には、スイッチング素子が設けられている。スイッチング素子により
液晶分子の傾きを制御するための電圧の印加を制御することができる。このように各交差
領域にスイッチング素子が設けられた構造をアクティブ型と呼ぶ。本実施の形態の画素部
は、このようなアクティブ型に限定されず、パッシブ型の構成を有してもよい。パッシブ
型は、各画素にスイッチング素子がないため、工程が簡便である。
【0643】
駆動回路部22708は、制御回路22702、信号線駆動回路22703、走査線駆動
回路22704を有する。映像信号22701が入力される制御回路22702は、画素
部22705の表示内容に応じて、階調制御を行う機能を有する。そのため、制御回路2
2702は、生成された信号を信号線駆動回路22703及び走査線駆動回路22704
に入力する。そして、走査線駆動回路22704に基づき、走査線22710を介してス
イッチング素子が選択されると、選択された交差領域の画素電極に電圧が印加される。こ
の電圧の値は、信号線駆動回路22703から信号線を介して入力される信号に基づき決
定される。
【0644】
さらに、制御回路22702では、照明手段22706へ供給する電力を制御する信号が
生成され、該信号は、照明手段22706の電源22707に入力される。照明手段には
、上記実施の形態で示したバックライトユニットを用いることができる。なお照明手段は
バックライト以外にフロントライトもある。フロントライトとは、画素部の前面側に取り
つけ、全体を照らす発光体および導光体で構成された板状のライトユニットである。この
ような照明手段により、低消費電力で、均等に画素部を照らすことができる。
【0645】
図83(B)に示すように走査線駆動回路22704は、シフトレジスタ22741、レ
ベルシフタ22742、バッファ22743として機能する回路を有する。シフトレジス
タ22741にはゲートスタートパルス(GSP)、ゲートクロック信号(GCK)等の
信号が入力される。なお、本実施の形態の走査線駆動回路は、図83(B)に示す構成に
限定されない。
【0646】
また図83(C)に示すように信号線駆動回路22703は、シフトレジスタ22731
、第1のラッチ22732、第2のラッチ22733、レベルシフタ22734、バッフ
ァ22735として機能する回路を有する。バッファ22735として機能する回路とは
、弱い信号を増幅させる機能を有する回路であり、オペアンプ等を有する。レベルシフタ
22734には、スタートパルス(SSP)等の信号が、第1のラッチ22732にはビ
デオ信号等のデータ(DATA)が入力される。第2のラッチ22733にはラッチ(L
AT)信号を一時保持することができ、一斉に画素部22705へ入力させる。これを線
順次駆動と呼ぶ。そのため、線順次駆動ではなく、点順次駆動を行う画素であれば、第2
のラッチは不要とすることができる。このように、本実施の形態の信号線駆動回路は図8
3(C)に示す構成に限定されない。
【0647】
このような信号線駆動回路22703、走査線駆動回路22704、画素部22705は
、同一基板状に設けられた半導体素子によって形成することができる。半導体素子は、ガ
ラス基板に設けられた薄膜トランジスタを用いて形成することができる。この場合、半導
体素子には結晶性半導体膜を適用するとよい。結晶性半導体膜は、電気特性、特に移動度
が高いため、駆動回路部が有する回路を構成することができる。また、信号線駆動回路2
2703や走査線駆動回路22704は、IC(Integrated Circuit
)チップを用いて、基板上に実装することもできる。この場合、画素部の半導体素子には
非晶質半導体膜を適用することができる。
【0648】
ここで、本実施形態の液晶表示モジュールを図87(A)及び図87(B)を用いて説明
する。
【0649】
図87(A)は液晶表示モジュールの一例であり、TFT基板23100と対向基板23
101がシール材23102により固着され、その間にTFT等を含む画素部23103
と液晶層23104が設けられ表示領域を形成している。着色層23105はカラー表示
を行う場合に必要であり、RGB方式の場合は、赤、緑、青の各色に対応した着色層が各
画素に対応して設けられている。TFT基板23100と対向基板23101の外側には
第1の偏光子を含む層23106、第2の偏光子を含む層23107、拡散板23113
が配設されている。光源は冷陰極管23110と反射板23111により構成され、回路
基板23112は、フレキシブル配線基板23109によりTFT基板23100と接続
され、コントロール回路や電源回路などの外部回路が組みこまれている。
【0650】
TFT基板23100と光源であるバックライトの間には第2の偏光子を含む層2310
7が積層して設けられ、対向基板23101にも第1の偏光子を含む層23106が積層
して設けられている。一方、第2の偏光子を含む層23107の吸収軸と、視認側に設け
られた第1の偏光子を含む層23106の吸収軸とは、クロスニコルになるように配置さ
れる。
【0651】
積層された第2の偏光子を含む層23107や積層された第1の偏光子を含む層2310
6は、TFT基板23100、対向基板23101に接着されている。また積層された偏
光子を含む層と、基板との間に位相差板を有した状態で積層してもよい。また、必要に応
じて、視認側である第1の偏光子を含む層23106には反射防止処理を施してもよい。
【0652】
液晶表示モジュールには、TN(Twisted Nematic)モード、IPS(I
n−Plane−Switching)モード、FFS(Fringe Field S
witching)モード、MVA(Multi−domain Vertical A
lignment)モード、PVA(Patterned Vertical Alig
nment)、ASM(Axially Symmetric aligned Mic
ro−cell)モード、OCB(Optical Compensated Bire
fringence)モード、FLC(Ferroelectric Liquid C
rystal)モード、AFLC(AntiFerroelectric Liquid
Crystal)、PDLC(Polymer Dispersed Liquid
Crystal)モードなどを用いることができる。
【0653】
図87(B)は図87(A)の液晶表示モジュールにOCBモードを適用した一例であり
、FS−LCD(Field sequential−LCD)となっている。FS−L
CDは、1フレーム期間に赤色発光と緑色発光と青色発光をそれぞれ行うものであり、時
間分割を用いて画像を合成しカラー表示を行うことが可能である。また、各発光を発光ダ
イオードまたは冷陰極管等で行うので、カラーフィルターが不要である。よって、3原色
のカラーフィルターを並べ、各色の表示領域を限定する必要がなく、どの領域でも3色全
ての表示を行うことができる。一方、1フレーム期間に3色の発光を行うため、液晶の高
速な応答が求められる。本実施の形態の表示装置に、FS方式を用いたFLCモード及び
OCBモードを適用し、高性能で高画質な表示装置、また液晶テレビジョン装置を完成さ
せることができる。
【0654】
OCBモードの液晶層は、いわゆるπセル構造を有している。πセル構造とは、液晶分子
のプレチルト角がアクティブマトリクス基板と対向基板との基板間の中心面に対して面対
称の関係で配向された構造である。πセル構造の配向状態は、基板間に電圧が印加されて
いない時はスプレイ配向となり、電圧を印加するとベンド配向に移行する。このベンド配
向が白表示となる。さらに電圧を印加するとベンド配向の液晶分子が両基板と垂直に配向
し、光が透過しない状態となる。なお、OCBモードにすると、従来のTNモードより約
10倍速い高速応答性を実現できる。
【0655】
また、FS方式に対応するモードとして、高速動作が可能な強誘電性液晶(FLC:Fe
rroelectric Liquid Crystal)を用いたHV(Half V
)−FLC、SS(Surface Stabilized)−FLCなども用いること
ができる。
【0656】
また、液晶表示モジュールのセルギャップを狭くすることで、液晶表示モジュールの光学
応答速度を高速化することができる。また、液晶材料の粘度を下げることでも高速化でき
る。高速化は、TNモードの液晶表示モジュールの画素領域の画素ピッチが30μm以下
の場合に、より効果的である。また、液晶層にかける印加電圧を本来の電圧よりも一瞬だ
け高く(または低く)するオーバードライブを用いることで、高速化を行なってもよい。
【0657】
図87(B)の液晶表示モジュールは透過型の液晶表示モジュールを示しており、光源と
して赤色光源23190a、緑色光源23190b、青色光源23190cが設けられて
いる。光源は赤色光源23190a、緑色光源23190b、青色光源23190cのそ
れぞれオンオフを制御するために、制御部23199が設置されている。制御部2319
9によって、各色の発光は制御され、液晶に光は入射し、時間分割を用いて画像を合成し
、カラー表示が行われる。
【0658】
なお、本実施の形態は、他の実施の形態と自由に組み合わせて実施することができる。
【0659】
なお、本実施形態における各々の図の内容は、他の図の内容と自由に組み合わせて実施す
ることができる。
【0660】
(実施の形態10)
本実施形態においては、本実施の形態を実施できる表示装置の駆動方法について説明する
。特に、液晶表示装置の駆動方法について説明する。
【0661】
まず、オーバードライブ駆動について、図88を参照して説明する。図88の(A)は、
表示素子の、入力電圧に対する出力輝度の時間変化を表したものである。破線で表した入
力電圧30121に対する表示素子の出力輝度の時間変化は、同じく破線で表した出力輝
度30123のようになる。すなわち、目的の出力輝度Loを得るための電圧はViであ
るが、入力電圧としてViをそのまま入力した場合は、目的の出力輝度Loに達するまで
に、素子の応答速度に対応した時間を要してしまう。
【0662】
オーバードライブ駆動は、この応答速度を速めるための技術である。具体的には、まず、
Viよりも大きい電圧であるVoを素子に一定時間与えることで出力輝度の応答速度を高
めて、目的の出力輝度Loに近づけた後に、入力電圧をViに戻す、という方法である。
このときの入力電圧は入力電圧30122、出力輝度は出力輝度30124に表したよう
になる。出力輝度30124のグラフは、目的の輝度Loに至るまでの時間が、出力輝度
30123のグラフよりも短くなっている。
【0663】
なお、図88の(A)においては、入力電圧に対し出力輝度が正の変化をする場合につい
て述べたが、入力電圧に対し出力輝度が負の変化をする場合も、本実施の形態は含んでい
る。
【0664】
このような駆動を実現するための回路について、図88の(B)および図88の(C)を
参照して説明する。まず、図88の(B)を参照して、入力映像信号30131がアナロ
グ値(離散値でもよい)をとる信号であり、出力映像信号30132もアナログ値をとる
信号である場合について説明する。図88の(B)に示すオーバードライブ回路は、符号
化回路30101、フレームメモリ30102、補正回路30103、DA変換回路30
104、を備える。
【0665】
入力映像信号30131は、まず、符号化回路30101に入力され、符号化される。つ
まり、アナログ信号から、適切なビット数のデジタル信号に変換される。その後、変換さ
れたデジタル信号は、フレームメモリ30102と、補正回路30103と、にそれぞれ
入力される。補正回路30103には、フレームメモリ30102に保持されていた前フ
レームの映像信号も、同時に入力される。そして、補正回路30103において、当該フ
レームの映像信号と、前フレームの映像信号から、あらかじめ用意された数値テーブルに
したがって、補正された映像信号を出力する。このとき、補正回路30103に出力切替
信号30133を入力し、補正された映像信号と、当該フレームの映像信号を切替えて出
力できるようにしてもよい。次に、補正された映像信号または当該フレームの映像信号は
、DA変換回路30104に入力される。そして、補正された映像信号または当該フレー
ムの映像信号にしたがった値のアナログ信号である出力映像信号30132が出力される
。このようにして、オーバードライブ駆動が実現できる。
【0666】
次に、図88の(C)を参照して、入力映像信号30131がデジタル値をとる信号であ
り、出力映像信号30132もデジタル値をとる信号である場合について説明する。図8
8の(C)に示すオーバードライブ回路は、フレームメモリ30112、補正回路301
13、を備える。
【0667】
入力映像信号30131は、デジタル信号であり、まず、フレームメモリ30112と、
補正回路30113と、にそれぞれ入力される。補正回路30113には、フレームメモ
リ30112に保持されていた前フレームの映像信号も、同時に入力される。そして、補
正回路30113において、当該フレームの映像信号と、前フレームの映像信号から、あ
らかじめ用意された数値テーブルにしたがって、補正された映像信号を出力する。このと
き、補正回路30113に出力切替信号30133を入力し、補正された映像信号と、当
該フレームの映像信号を切替えて出力できるようにしてもよい。このようにして、オーバ
ードライブ駆動が実現できる。
【0668】
なお、本実施の形態におけるオーバードライブ回路は、入力映像信号30131がアナロ
グ信号であり、出力映像信号30132がデジタル信号である場合も含む。このときは、
図88の(B)に示した回路から、DA変換回路30104を省略すればよい。また、本
実施の形態におけるオーバードライブ回路は、入力映像信号30131がデジタル信号で
あり、出力映像信号30132がアナログ信号である場合も含む。このときは、図88
(B)に示した回路から、符号化回路30101を省略すればよい。
【0669】
次に、コモン線の電位を操作する駆動について、図89を参照して説明する。図89の(
A)は、液晶素子のような容量的な性質を持つ表示素子を用いた表示装置において、走査
線一本に対し、コモン線が1本配置されているときの、複数の画素回路を表した図である
図89の(A)に示す画素回路は、トランジスタ30201、補助容量30202、表
示素子30203、映像信号線30204、走査線30205、コモン線30206、を
備えている。
【0670】
トランジスタ30201のゲート電極は、走査線30205に電気的に接続され、トラン
ジスタ30201のソース電極またはドレイン電極の一方は、映像信号線30204に電
気的に接続され、トランジスタ30201のソース電極またはドレイン電極の他方は、補
助容量30202の一方の電極、および表示素子30203の一方の電極に電気的に接続
されている。また、補助容量30202の他方の電極は、コモン線30206に電気的に
接続されている。
【0671】
まず、走査線30205によって選択された画素は、トランジスタ30201がオンとな
るため、それぞれ、映像信号線30204を介して、表示素子30203および補助容量
30202に映像信号に対応した電圧がかかる。このとき、その映像信号が、コモン線3
0206に接続された全ての画素に対して最低階調を表示させるものだった場合、または
、コモン線30206に接続された全ての画素に対して最高階調を表示させるものだった
場合は、画素にそれぞれ映像信号線30204を介して映像信号を書き込む必要はない。
映像信号線30204を介して映像信号を書き込む代わりに、コモン線30206の電位
を動かすことで、表示素子30203にかかる電圧を変えることができる。
【0672】
次に、図89の(B)は、液晶素子のような容量的な性質を持つ表示素子を用いた表示装
置において、走査線一本に対し、コモン線が2本配置されているときの、複数の画素回路
を表した図である。図89の(B)に示す画素回路は、トランジスタ30211、補助容
量30212、表示素子30213、映像信号線30214、走査線30215、第1の
コモン線30216、第2のコモン線30217、を備えている。
【0673】
トランジスタ30211のゲート電極は、走査線30215に電気的に接続され、トラン
ジスタ30211のソース電極またはドレイン電極の一方は、映像信号線30214に電
気的に接続され、トランジスタ30211のソース電極またはドレイン電極の他方は、補
助容量30212の一方の電極、および表示素子30213の一方の電極に電気的に接続
されている。また、補助容量30212の他方の電極は、第1のコモン線30216に電
気的に接続されている。また、当該画素と隣接する画素においては、補助容量30212
の他方の電極は、第2のコモン線30217に電気的に接続されている。
【0674】
図89の(B)に示す画素回路は、コモン線一本に対し電気的に接続されている画素が少
ないため、映像信号線30214を介して映像信号を書き込む代わりに、第1のコモン線
30216または第2のコモン線30217の電位を動かすことで、表示素子30213
にかかる電圧を変えることができる頻度が、顕著に大きくなる。また、ソース反転駆動ま
たはドット反転駆動が可能になる。ソース反転駆動またはドット反転駆動により、素子の
信頼性を向上させつつ、フリッカを抑えることができる。
【0675】
次に、走査型バックライトについて、図90を参照して説明する。図90の(A)は、冷
陰極管を並置した走査型バックライトを示す図である。図90の(A)に示す走査型バッ
クライトは、拡散板30301と、N個の冷陰極管30302―1から30302―Nと
、を備える。N個の冷陰極管30302―1から30302―Nを、拡散板30301の
後ろに並置することで、N個の冷陰極管30302―1から30302―Nは、その輝度
を変化させて走査することができる。
【0676】
走査するときの各冷陰極管の輝度の変化を、図90の(C)を用いて説明する。まず、冷
陰極管30302―1の輝度を、一定時間変化させる。そして、その後に、冷陰極管30
302―1の隣に配置された冷陰極管30302―2の輝度を、同じ時間だけ変化させる
。このように、冷陰極管30302―1から30302―Nまで、輝度を順に変化させる
。なお、図90の(C)においては、一定時間変化させる輝度は、元の輝度より小さいも
のとしたが、元の輝度より大きくてもよい。また、冷陰極管30302―1から3030
2―Nまで走査するとしたが、逆方向に冷陰極管30302―Nから30302―1まで
走査してもよい。
【0677】
図90のように駆動することで、バックライトの平均輝度を小さくすることができる。し
たがって、液晶表示装置の消費電力の大部分を占める、バックライトの消費電力を低減す
ることができる。
【0678】
なお、走査型バックライトの光源として、LEDを用いてもよい。その場合の走査型バッ
クライトは、図90の(B)のようになる。図90の(B)に示す走査型バックライトは
、拡散板30311と、LEDを並置した光源30312―1から30312―Nと、を
備える。走査型バックライトの光源として、LEDを用いた場合、バックライトを薄く、
軽くできる利点がある。また、色再現範囲を広げることができるという利点がある。さら
に、LEDを並置した光源30312―1から30312―Nのそれぞれに並置したLE
Dも、同様に走査することができるので、点走査型のバックライトとすることもできる。
点走査型とすれば、動画像の画質をさらに向上させることができる。
【0679】
なお、バックライトの光源としてLEDを用いた場合も、図90の(C)に示すように輝
度を変化させて駆動することができる。
【0680】
次に、高周波駆動について、図91を参照して説明する。図91の(A)は、1フレーム
期間30400に1つの画像および1つの中間画像を表示するときの図である。3040
1は当該フレームの画像、30402は当該フレームの中間画像、30403は次フレー
ムの画像、30404は次フレームの中間画像である。
【0681】
なお、当該フレームの中間画像30402は、当該フレームおよび次フレームの映像信号
を元に作成された画像であってもよい。また、当該フレームの中間画像30402は、当
該フレームの画像30401から作成された画像であってもよい。また、当該フレームの
中間画像30402は、黒画像であってもよい。こうすることで、ホールド型表示装置の
動画像の画質を向上できる。また、1フレーム期間30400に1つの画像および1つの
中間画像を表示する場合は、映像信号のフレームレートと整合性が取り易く、画像処理回
路が複雑にならないという利点がある。
【0682】
図91の(B)は、1フレーム期間30400が2つ連続する期間(2フレーム期間)に
1つの画像および2つの中間画像を表示するときの図である。30411は当該フレーム
の画像、30412は当該フレームの中間画像、30413は次フレームの中間画像、3
0414は次々フレームの画像である。
【0683】
なお、当該フレームの中間画像30412および次フレームの中間画像30413は、当
該フレーム、次フレーム、次々フレームの映像信号を元に作成された画像であってもよい
。また、当該フレームの中間画像30412および次フレームの中間画像30413は、
黒画像であってもよい。2フレーム期間に1つの画像および2つの中間画像を表示する場
合は、周辺駆動回路の動作周波数をそれほど高速化することなく、効果的に動画像の画質
を向上できるという利点がある。
【0684】
なお、本実施の形態は、他の実施の形態と自由に組み合わせて実施することができる。
【0685】
なお、本実施形態における各々の図の内容は、他の図の内容と自由に組み合わせて実施す
ることができる。
【0686】
(実施の形態11)
本実施形態においては、本実施の形態を実施できる表示装置の画素構造について説明する
。特に、有機EL素子を用いた表示装置の画素構造について説明する。
【0687】
図92(A)に、1つの画素に2つのTFTを有する画素の素子のレイアウト例を示す。
また、図92(A)において、X−X’で示される部分の断面図を図92(B)に示す。
【0688】
図92(A)に示すように、本実施の形態における画素は、第1のTFT60105、
第1の配線60106、第2の配線60107、第2のTFT60108、第3の配線6
0111、対向電極60112、コンデンサ60113、画素電極60115、隔壁60
116、有機導電体膜60117、有機薄膜60118、基板60119を有していても
よい。なお、第1のTFT60105はスイッチング用TFTとして、第1の配線601
06はゲート信号線として、第2の配線60107はソース信号線として、第2のTFT
60108は駆動用TFTとして、第3の配線60111は電流供給線として、それぞれ
用いられるのが好適である。
【0689】
図92(A)に示すように、第1のTFT60105のゲート電極は、第1の配線60
106と電気的に接続され、第1のTFT60105のソース電極またはドレイン電極の
一方は、第2の配線60107と電気的に接続され、第1のTFT60105のソース電
極またはドレイン電極の他方は、第2のTFT60108のゲート電極およびコンデンサ
60113の一方の電極と電気的に接続されているのが好適である。なお、第1のTFT
60105のゲート電極は、図92(A)に示すように、複数のゲート電極によって構成
されていても良い。こうすることで、第1のTFT60105のオフ状態におけるリーク
電流を低減することができる。
【0690】
また、第2のTFT60108のソース電極またはドレイン電極の一方は、第3の配線6
0111と電気的に接続され、第2のTFT60108のソース電極またはドレイン電極
の他方は、画素電極60115と電気的に接続されているのが好適である。こうすること
で、画素電極60115に流れる電流を、第2のTFT60108によって制御すること
ができる。
【0691】
画素電極60115上には、有機導電体膜60117が設けられ、さらに有機薄膜601
18(有機化合物層)設けられていてもよい。有機薄膜60118(有機化合物層)上に
は、対向電極60112が設けられていてもよい。なお、対向電極60112は、全ての
画素で共通に接続されるように、ベタ付けの形で形成されていてもよく、シャドーマスク
などを用いてパターン形成されていてもよい。
【0692】
有機薄膜60118(有機化合物層)から発せられた光は、画素電極60115もしくは
対向電極60112のうちいずれかを透過して発せられる。このとき、図92(B)にお
いて、画素電極側、すなわちTFT等が形成されている側に光が発せられる場合を下面放
射、対向電極側に光が発せられる場合を上面放射と呼ぶ。
【0693】
下面放射の場合、画素電極60115は透明導電膜によって形成されるのが好適である。
逆に、上面放射の場合、対向電極60112は透明導電膜によって形成されるのが好適で
ある。
【0694】
また、カラー表示の発光装置においては、R、G、Bそれぞれの発光色を持つEL素子を
塗り分けても良いし、単色のEL素子をベタ付けの形で塗り、カラーフィルタによってR
・G・Bの発光を得るようにしても良い。
【0695】
なお、図92に示した構成はあくまで一例であり、画素レイアウト、断面構成、EL素子
の電極の積層順等に関して、図92に示した構成以外にも、様々な構成をとることができ
る。また、発光層は、図示した有機薄膜で構成される素子の他に、LEDのような結晶性
の素子、無機薄膜で構成される素子など、様々な素子を用いることができる。
【0696】
次に、図93(A)を参照して、1つの画素に3つのTFTを有する画素の素子のレイア
ウト例について説明する。また、図93(A)において、X−X’で示される部分の断面
図を図93(B)に示す。
【0697】
図93(A)に示すように、本実施の形態における画素は、基板60200、第1の配線
60201、第2の配線60202、第3の配線60203、第4の配線60204、第
1のTFT60205、第2のTFT60206、第3のTFT60207、画素電極6
0208、隔壁60211、有機導電体膜60212、有機薄膜60213、対向電極6
0214、を有していてもよい。なお、第1の配線60201はソース信号線として、第
2の配線60202は書込用ゲート信号線として、第3の配線60203は消去用ゲート
信号線として、第4の配線60204は電流供給線として、第1のTFT60205はス
イッチング用TFTとして、第2のTFT60206は消去用TFTとして、第3のTF
T60207は駆動用TFTとして、それぞれ用いられるのが好適である。
【0698】
図93(A)に示すように、第1のTFT60205のゲート電極は、第2の配線602
02と電気的に接続され、第1のTFT60205のソース電極またはドレイン電極の一
方は、第1の配線60201と電気的に接続され、第1のTFT60205のソース電極
またはドレイン電極の他方は、第3のTFT60207のゲート電極と電気的に接続され
ているのが好適である。なお、第1のTFT60205のゲート電極は、図93(A)に
示すように、複数のゲート電極によって構成されていても良い。こうすることで、第1の
TFT60205のオフ状態におけるリーク電流を低減することができる。
【0699】
また、第2のTFT60206のゲート電極は、第3の配線60203と電気的に接続さ
れ、第2のTFT60206のソース電極またはドレイン電極の一方は、第4の配線60
204と電気的に接続され、第2のTFT60206のソース電極またはドレイン電極の
他方は、第3のTFT60207のゲート電極と電気的に接続されているのが好適である
。なお、第2のTFT60206のゲート電極は、図93(A)に示すように、複数のゲ
ート電極によって構成されていても良い。こうすることで、第2のTFT60206のオ
フ状態におけるリーク電流を低減することができる。
【0700】
また、第3のTFT60207のソース電極またはドレイン電極の一方は、第4の配線6
0204と電気的に接続され、第3のTFT60207のソース電極またはドレイン電極
の他方は、画素電極60208と電気的に接続されているのが好適である。こうすること
で、画素電極60208に流れる電流を、第3のTFT60207によって制御すること
ができる。
【0701】
画素電極60208上には、有機導電体膜60212が設けられ、さらに有機薄膜602
13(有機化合物層)が設けられていてもよい。有機薄膜60213(有機化合物層)上
には、対向電極60214が設けられていてもよい。なお、対向電極60214は、全て
の画素で共通に接続されるように、ベタ付けの形で形成されていてもよく、シャドーマス
クなどを用いてパターン形成されていてもよい。
【0702】
有機薄膜60213(有機化合物層)から発せられた光は、画素電極60208もしくは
対向電極60214のうちいずれかを透過して発せられる。このとき、図93(B)にお
いて、画素電極側、すなわちTFT等が形成されている側に光が発せられる場合を下面放
射、対向電極側に光が発せられる場合を上面放射と呼ぶ。
【0703】
下面放射の場合、画素電極60208は透明導電膜によって形成されるのが好適である。
逆に、上面放射の場合、対向電極60214は透明導電膜によって形成されるのが好適で
ある。
【0704】
また、カラー表示の発光装置においては、R、G、Bそれぞれの発光色を持つEL素子を
塗り分けても良いし、単色のEL素子をベタ付けの形で塗り、カラーフィルタによってR
、G、Bの発光を得るようにしても良い。
【0705】
なお、図93に示した構成はあくまで一例であり、画素レイアウト、断面構成、EL素子
の電極の積層順等に関して、図93に示した構成以外にも、様々な構成をとることができ
る。また、発光層は、図示した有機薄膜で構成される素子の他に、LEDのような結晶性
の素子、無機薄膜で構成される素子など、様々な素子を用いることができる。
【0706】
次に、図94(A)を参照して、1つの画素に4つのTFTを有する画素の素子のレイア
ウト例について説明する。また、図94(A)において、X−X’で示される部分の断面
図を図94(B)に示す。
【0707】
図94(A)に示すように、本実施の形態における画素は、基板60300、第1の配線
60301、第2の配線60302、第3の配線60303、第4の配線60304、第
1のTFT60305、第2のTFT60306、第3のTFT60307、第4のTF
T60308、画素電極60309、第5の配線60311、第6の配線60312、隔
壁60321、有機導電体膜60322、有機薄膜60323、対向電極60324、を
有していてもよい。なお、第1の配線60301はソース信号線として、第2の配線60
302は書込用ゲート信号線として、第3の配線60303は消去用ゲート信号線として
、第4の配線60304は逆方向バイアス用信号線として、第1のTFT60305はス
イッチング用TFTとして、第2のTFT60306は消去用TFTとして、第3のTF
T60307は駆動用TFTとして、第4のTFT60308は逆方向バイアス用TFT
として、第5の配線60311は電流供給線として、第6の配線60312は逆方向バイ
アス用電源線として、それぞれ用いられるのが好適である。
【0708】
図94(A)に示すように、第1のTFT60305のゲート電極は、第2の配線603
02と電気的に接続され、第1のTFT60305のソース電極またはドレイン電極の一
方は、第1の配線60301と電気的に接続され、第1のTFT60305のソース電極
またはドレイン電極の他方は、第3のTFT60307のゲート電極と電気的に接続され
ているのが好適である。なお、第1のTFT60305のゲート電極は、図94(A)に
示すように、複数のゲート電極によって構成されていても良い。こうすることで、第1の
TFT60305のオフ状態におけるリーク電流を低減することができる。
【0709】
第2のTFT60306のゲート電極は、第3の配線60303と電気的に接続され、第
2のTFT60306のソース電極またはドレイン電極の一方は、第5の配線60311
と電気的に接続され、第2のTFT60306のソース電極またはドレイン電極の他方は
、第3のTFT60307のゲート電極と電気的に接続されているのが好適である。なお
、第2のTFT60306のゲート電極は、図94(A)に示すように、複数のゲート電
極によって構成されていても良い。こうすることで、第2のTFT60306のオフ状態
におけるリーク電流を低減することができる。
【0710】
第3のTFT60307のソース電極またはドレイン電極の一方は、第5の配線6031
1と電気的に接続され、第3のTFT60307のソース電極またはドレイン電極の他方
は、画素電極60309と電気的に接続されているのが好適である。こうすることで、画
素電極60309に流れる電流を、第3のTFT60307によって制御することができ
る。
【0711】
第4のTFT60308のゲート電極は、第4の配線60304と電気的に接続され、第
4のTFT60308のソース電極またはドレイン電極の一方は、第6の配線60312
と電気的に接続され、第4のTFT60308のソース電極またはドレイン電極の他方は
、画素電極60309と電気的に接続されているのが好適である。こうすることで、画素
電極60309の電位を、第4のTFT60308によって制御することができるので、
有機導電体膜60322および有機薄膜60323に、逆方向のバイアスを印加すること
ができる。有機導電体膜60322および有機薄膜60323などで構成される発光素子
に逆方向のバイアスを印加することによって、発光素子の信頼性を大きく向上させること
ができる。
【0712】
たとえば、直流電圧(3.65V)で駆動した場合の輝度半減時間が400時間程度であ
る発光素子を、交流電圧(順方向バイアス:3.7V、逆方向バイアス:1.7V、デュ
ーティ50%、交流周波数60Hz)で駆動すると、輝度半減時間は700時間以上とな
ることがわかっている。
【0713】
画素電極60309上には、有機導電体膜60322が設けられ、さらに有機薄膜603
23(有機化合物層)が設けられていてもよい。有機薄膜60323(有機化合物層)上
には、対向電極60324が設けられていてもよい。なお、対向電極60324は、全て
の画素で共通に接続されるように、ベタ付けの形で形成されていてもよく、シャドーマス
クなどを用いてパターン形成されていてもよい。
【0714】
有機薄膜60323(有機化合物層)から発せられた光は、画素電極60309もしくは
対向電極60324のうちいずれかを透過して発せられる。このとき、図94(B)にお
いて、画素電極側、すなわちTFT等が形成されている側に光が発せられる場合を下面放
射、対向電極側に光が発せられる場合を上面放射と呼ぶ。
【0715】
下面放射の場合、画素電極60309は透明導電膜によって形成されるのが好適である。
逆に、上面放射の場合、対向電極60324は透明導電膜によって形成されるのが好適で
ある。
【0716】
カラー表示の発光装置においては、R、G、Bそれぞれの発光色を持つEL素子を塗り分
けても良いし、単色のEL素子をベタ付けの形で塗り、カラーフィルタによってR、G、
Bの発光を得るようにしても良い。
【0717】
なお、図94に示した構成はあくまで一例であり、画素レイアウト、断面構成、EL素子
の電極の積層順等に関して、図94に示した構成以外にも、様々な構成をとることができ
る。また、発光層は、図示した有機薄膜で構成される素子の他に、LEDのような結晶性
の素子、無機薄膜で構成される素子など、様々な素子を用いることができる。
【0718】
次に、本実施の形態に適用できるEL素子の構造について説明する。
【0719】
本実施の形態に適用できるEL素子は、正孔注入材料からなる正孔注入層、正孔輸送材料
からなる正孔輸送層、発光材料からなる発光層、電子輸送材料からなる電子輸送層、電子
注入材料からなる電子注入層等が、明確に区別されるような積層構造ではなく、正孔注入
材料、正孔輸送材料、発光材料、電子輸送材料、電子注入材料等の材料のうち、複数の材
料が混合された層(混合層)を有する構成(以下、混合接合型のEL素子と表記する)で
もよい。
【0720】
混合接合型のEL素子の構造を示す模式図を、図95に示す。図95において、6040
1はEL素子の陽極である。60402はEL素子の陰極である。陽極60401と陰極
60402の間に挟まれた層が、EL層に相当する。
【0721】
図95(A)において、EL層は、正孔輸送材料からなる正孔輸送領域60403と、電
子輸送材料からなる電子輸送領域60404とを含み、正孔輸送領域60403は電子輸
送領域60404よりも陽極側に位置し、且つ、正孔輸送領域60403と、電子輸送領
域60404の間に、前記正孔輸送材料及び前記電子輸送材料の両方を含む混合領域60
405が設けられた構成とすることができる。
【0722】
なお、陽極60401から陰極60402の方向に、混合領域60405内の前記正孔輸
送材料の濃度は減少し、混合領域60405内の電子輸送材料の濃度は増加することを特
徴としても良い。
【0723】
なお、上記構成において、正孔輸送材料のみからなる正孔輸送領域60403が存在せず
、正孔輸送材料及び電子輸送材料の両方を含む混合領域60405内部で各機能材料の濃
度の割合が変化する(濃度勾配を有する)構成であってもよい。また、正孔輸送材料のみ
からなる正孔輸送領域60403及び電子輸送材料のみからなる電子輸送領域60404
が存在せず、正孔輸送材料及び電子輸送材料の両方を含む混合領域60405内部で各機
能材料の濃度の割合が変化する(濃度勾配を有する)構成であってもよい。また、前記濃
度の割合は、陽極や陰極からの距離に依存して変化する構成であってもよい。更に、前記
濃度の割合の変化は連続的であってもよい。濃度勾配の設定の仕方は、自由に設定するこ
とが可能である。
【0724】
混合領域60405内に、発光材料が添加された領域60406を有する。発光材料によ
って、EL素子の発光色を制御することができる。また、発光材料によって、キャリアを
トラップすることができる。発光材料としては、キノリン骨格を含む金属錯体、ベンゾオ
キサドール骨格を含む金属錯体、ベンゾチアゾ−ル骨格を含む金属錯体等の他、各種蛍光
色素を用いることができる。これらの発光材料を添加することによって、EL素子の発光
色を制御することができる。
【0725】
陽極60401としては、効率よく正孔を注入するため、仕事関数の大きな電極材料を用
いることが好ましい。例えば、錫ドープ酸化インジウム(ITO)や、亜鉛ドープ酸化イ
ンジウム(IZO)、ZnO、SnO、In等の透明電極を用いることができる
。また、透光性を有する必要が無いならば、陽極60401は、不透明の金属材料でもよ
い。
【0726】
正孔輸送材料としては、芳香族アミン系の化合物等を用いることができる。
【0727】
電子輸送材料としては、キノリン誘導体、8−キノリノールまたはその誘導体を配位子と
する金属錯体(特に、トリス(8−キノリノライト)アルミニウム(Alq))等を用
いることができる。
【0728】
陰極60402としては、効率よく電子を注入するため、仕事関数の小さな電極材料を用
いることが好ましい。アルミニウム、インジウム、マグネシウム、銀、カルシウム、バリ
ウム、リチウム等の金属を単体で用いることができる。また、これらの金属の合金であっ
ても良いし、これらの金属と他の金属との合金であっても良い。
【0729】
図95(A)とは異なる構成のEL素子の模式図を図95(B)に示す。なお、図95
A)と同じ部分は同じ符号を用いて示し、説明は省略する。
【0730】
図95(B)では、発光材料が添加された領域を有さない。しかし、電子輸送領域604
04に添加する材料として、電子輸送性及び発光性の両方を有する材料(電子輸送発光材
料)、例えば、トリス(8−キノリノライト)アルミニウム(Alq)を用いる構成と
し、発光を行うことができる。
【0731】
または、正孔輸送領域60403に添加する材料として、正孔輸送性及び発光性の両方を
有する材料(正孔輸送発光材料)を用いてもよい。
【0732】
図95(A)及び図95(B)とは異なる構成のEL素子の模式図を図95(C)に示す
。なお、図95(A)及び図95(B)と同じ部分は同じ符号を用いて示し、説明は省略
する。
【0733】
図95(C)において、正孔輸送材料に比べて最高被占分子軌道と最低被占分子軌道との
エネルギー差が大きい正孔ブロッキング性材料が、混合領域60405内に添加された領
域60407を有する。正孔ブロッキング性材料が添加された領域60407を、混合領
域60405内の発光材料が添加された領域60406より陰極60402側に配置する
ことによって、キャリアの再結合率を上げ、発光効率を上げることができる。上記、正孔
ブロッキング性材料が添加された領域60407を設ける構成は、特に、三重光励起子の
よる発光(燐光)を利用するEL素子において有効である。
【0734】
図95(A)、図95(B)及び図95(C)とは異なる構成のEL素子の模式図を図9
5(D)に示す。なお、図95(A)、図95(B)及び図95(C)と同じ部分は同じ
符号を用いて示し、説明は省略する。
【0735】
図95(D)において、電子輸送材料に比べて最高被占分子軌道と最低被占分子軌道との
エネルギー差が大きい電子ブロッキング性材料が、混合領域60405内に添加された領
域60408を有する。電子ブロッキング性材料が添加された領域60408を、混合領
域60405内の発光材料が添加された領域60406より陽極60401側に配置する
ことによって、キャリアの再結合率を上げ、発光効率を上げることができる。上記、電子
ブロッキング性材料が添加された領域60408を設ける構成は、特に、三重光励起子の
よる発光(燐光)を利用するEL素子において有効である。
【0736】
図95(E)は、図95(A)、図95(B)、図95(C)および図95(D)とは異
なる混合接合型のEL素子の構成を示す模式図である。図95(E)では、EL素子の電
極に接するEL層の部分に、金属材料を添加した領域60409を有する構成の例を示す
図95(E)において、図95(A)〜図95(D)と同じ部分は同じ符号を用いて示
し説明は省略する。図95(E)に示す構成は、たとえば、陰極60402としてMgA
g(Mg―Ag合金)を用い、電子輸送材料が添加された電子輸送領域60404の、陰
極60402に接する領域にAl(アルミニウム)合金を添加した領域60409を有す
る構成であってもよい。上記構成によって、陰極の酸化を防止し、且つ、陰極からの電子
の注入効率を高めることができる。こうして、混合接合型のEL素子では、その寿命を長
くすることができる。また、駆動電圧も低くすることができる。
【0737】
上記混合接合型のEL素子を作製する手法としては、共蒸着法等を用いることができる。
【0738】
図95(A)〜図95(E)に示したような混合接合型のEL素子では、明確な層の界面
が存在せず、電荷の蓄積を低減することができる。こうして、その寿命を長くすることが
できる。また、駆動電圧も低くすることができる。
【0739】
図95(A)〜図95(E)に示した構成は、自由に組み合わせて実施することが可能で
ある。
【0740】
混合接合型のEL素子の構成は、これに限定されない。公知の構成を自由に用いることが
できる。
【0741】
EL素子のEL層を構成する有機材料としては、低分子材料でも高分子材料でもよい。ま
た、これらの材料を両方用いてもよい。有機化合物材料として低分子材料を用いる場合は
、蒸着法によって成膜することができる。一方、EL層として高分子材料を用いる場合で
は、高分子材料を溶媒に溶かし、スピン塗布法やインクジェット方式で成膜することがで
きる。
【0742】
EL層は、中分子材料によって構成されていても良い。本明細書中において、中分子系有
機発光材料とは、昇華性を有さず、かつ、重合度が20程度以下の有機発光材料を示すも
のとする。EL層として中分子材料を用いる場合では、インクジェット方式等で成膜する
ことができる。
【0743】
低分子材料と、高分子材料と、中分子材料とを組み合わせて用いても良い。
【0744】
また、EL素子は、一重項励起子からの発光(蛍光)を利用するものでも、三重項励起子
からの発光(燐光)を利用するものでも、どちらでも良い。
【0745】
次に、本実施の形態が適用できる表示装置を製造するための蒸着装置について、図面を参
照して説明する。
【0746】
本実施の形態が適用できる表示装置は、EL層を形成して製造されてもよい。EL層は、
エレクトロルミネセンスを発現する材料を少なくとも一部に含んで形成される。EL層は
機能の異なる複数の層で構成されても良い。その場合、EL層は、正孔注入輸送層、発光
層、電子注入輸送層などとも呼ばれる機能の異なる層が組み合わさって構成されていても
よい。
【0747】
トランジスタが形成された素子基板に、EL層を形成するための蒸着装置の構成を図96
に示す。この蒸着装置は、搬送室60560、60561に複数の処理室を連結している
。処理室には、基板を供給するロード室60562、基板を回収するアンロード室605
63、その他、加熱処理室60568、プラズマ処理室60572、EL材料を蒸着する
成膜処理室60569〜60575、EL素子の一方の電極として、アルミニウム若しく
はアルミニウムを主成分とする導電膜を形成する成膜処理室60576を含んでいる。ま
た、搬送室と各処理室の間にはゲートバルブ60577a〜60577mが設けられてい
て、各処理室の圧力は独立して制御可能とされており、処理室間の相互汚染を防いでいる
【0748】
ロード室60562から搬送室60560に導入された基板は、回転自在に設けられたア
ーム方式の搬送手段60566により、所定の処理室へ搬入される。また、基板は搬送手
段60566により、ある処理室から他の処理室へ搬送される。搬送室60560と搬送
室60561とは成膜処理室60570で連結され、ここで搬送手段60566と搬送手
段60567により基板の受け渡しが行う。
【0749】
搬送室60560及び搬送室60561に連結する各処理室は減圧状態に保持されている
。従って、この蒸着装置では、基板は大気に触れることなく連続してEL層の成膜処理が
行われる。EL層の成膜処理が終わった表示パネルは、水蒸気などにより劣化する場合が
あるので、この蒸着装置では、品質を保持するために大気に触れさせる前に封止処理を行
うための封止処理室60565が搬送室60561に連結されている。封止処理室605
65は大気圧若しくはそれに近い減圧下におかれているので、搬送室60561と封止処
理室60565の間にも中間処理室60564が備えられている。中間処理室60564
は基板の受け渡しと、室間の圧力を緩衝するために設けられている。
【0750】
ロード室、アンロード室、搬送室及び成膜処理室には室内を減圧に保持するための排気手
段が備えられている。排気手段としては、ドライポンプ、ターボ分子ポンプ、拡散ポンプ
など各種の真空ポンプを用いることができる。
【0751】
図96の蒸着装置において、搬送室60560及び搬送室60561に連結される処理室
の数やその構成は、EL素子の積層構造に応じて適宜組み合わせることができる。以下に
、その組み合わせの一例を示す。
【0752】
加熱処理室60568は、最初に下部電極や絶縁隔壁等が形成された基板を加熱して脱ガ
ス処理を行う。プラズマ処理室60572は、下地電極表面を希ガスや酸素プラズマ処理
を行う。このプラズマ処理は、表面を清浄化、表面状態の安定化、表面の物理的若しくは
化学的状態(例えば、仕事関数など)を安定化させるために行う。
【0753】
成膜処理室60569は、EL素子の一方の電極と接触する電極バッファ層を形成する処
理室である。電極バッファ層はキャリア注入性(正孔注入若しくは電子注入)があり、E
L素子の短絡や暗点欠陥の発生を抑制する層である。代表的には、電極バッファ層は、有
機無機混合材料であって、抵抗率が5×10〜1×10Ωcmであり、30〜300
nmの厚さに形成される。また、成膜室60571は正孔輸送層を成膜する処理室である
【0754】
EL素子における発光層は、単色発光をする場合と白色発光をする場合とで、その構成が
異なる。蒸着装置において成膜処理室もそれに応じて配置することが好ましい。例えば、
表示パネルに発光色が異なる三種類のEL素子を形成する場合には、各発光色に対応した
発光層を成膜する必要がある。この場合、成膜処理室60570を第1の発光層の成膜用
として、成膜処理室60573を第2の発光層の成膜用として、成膜処理室60574を
第3の発光層の成膜用として用いることができる。発光層ごとに成膜処理室を分けること
で、異なる発光材料による相互汚染を防止することが出来、成膜処理のスループットを向
上させることが出来る。
【0755】
成膜処理室60570、成膜処理室60573、成膜処理室60574のそれそれで、発
光色が異なる三種類のEL材料を順次蒸着しても良い。この場合、シャドーマスクを使い
、蒸着する領域に応じて当該マスクをずらして蒸着を行うことになる。
【0756】
白色発光するEL素子を形成する場合には、異なる発光色の発光層を縦積みにして形成す
る。その場合にも、素子基板が成膜処理室を順次移動して、発光層ごとに成膜することが
できる。また、同じ成膜処理室で異なる発光層を連続して成膜することもできる。
【0757】
成膜処理室60576では、EL層の上に電極を成膜する。電極の形成は、電子ビーム蒸
着法やスパッタリング法を適用することもできるが、好ましくは抵抗加熱蒸着法を用いる
ことが好ましい。
【0758】
電極の形成まで終了した素子基板は、中間処理室60564を経て封止処理室60565
に搬入される。封止処理室60565は、ヘリウム、アルゴン、ネオン、若しくは窒素な
どの不活性な気体が充填されており、その雰囲気下で素子基板のEL層が形成された側に
封止板を貼り付けて封止する。封止された状態において、素子基板と封止板との間には、
不活性気体が充填されていても良いし、樹脂材料を充填しておいても良い。封止処理室6
0565には、シール材を描画するディスペンサーや、素子基板に対向して封止板を固定
する固定ステージやアームなどの機械的要素、樹脂材料を充填するディスペンサー若しく
はスピンコーターなどが備えられている。
【0759】
図97は、成膜処理室の内部構成を示す。成膜処理室は減圧下に保たれていて、図97
は天板60691と底板60692で挟まれる内側が室内であり、減圧状態に保たれる室
内を示している。
【0760】
処理室内には、一つ又は複数個の蒸発源が備えられている。組成の異なる複数の層を成膜
する場合や、異なる材料を共蒸着する場合は、複数個の蒸発源を設けることが好ましいか
らである。図97では、蒸発源60681a、60681b、60681cが蒸発源ホル
ダ60680に装着されている。蒸発源ホルダ60680は多関節アーム60683によ
って保持されている。多関節アーム60683は関節の伸縮によって、蒸発源ホルダ60
680の位置をその可動範囲内で自在に移動可能としている。また、蒸発源ホルダ606
80に距離センサー60682を設け、蒸発源60681a〜60681cと基板606
89との間隔をモニターして、蒸着時における最適な間隔を制御しても良い。その場合に
は、多関節アームに上下方向(Z方向)にも変位する多関節アームとしても良い。
【0761】
基板ステージ60686と基板チャック60687は一対となって基板60689を固定
する。基板ステージ60686はヒータを内蔵させて基板60689を加熱できるように
構成しても良い。基板60689は、基板チャック60687の禁緩により、基板ステー
ジ60686に固定されまた搬出入される。蒸着に際しては、必要に応じて蒸着するパタ
ーンに対応して開口部を備えたシャドーマスク60690を用いることもできる。その場
合、シャドーマスク60690は、基板60689と蒸発源60681a〜60681c
の間に配置されるようにする。シャドーマスク60690はマスクチャック60688に
より、基板60689と密着若しくは一定の間隔を持って固定される。シャドーマスク6
0690のアライメントが必要な場合には、処理室内にカメラを配置し、マスクチャック
60688にX−Y−θ方向に微動する位置決め手段を備えることで、その位置合わせを
行う。
【0762】
蒸発源60681には、蒸着材料を蒸発源に連続して供給する蒸着材料供給手段が付加さ
れている。蒸着材料供給手段は、蒸発源60681と離れた位置に配置される材料供給源
60685a、60685b、60685cと、その両者の間を繋ぐ材料供給管6068
4を有している。典型的には、材料供給源60685a、60685b、60685cは
蒸発源60681に対応して設けられている。図97の場合は、材料供給源60685a
と606蒸発源81aが対応している。材料供給源60685bと蒸発源60681b、
材料供給源60685cと蒸発源60681cについても同様である。
【0763】
蒸着材料の供給方式には、気流搬送方式、エアロゾル方式などが適用できる。気流搬送方
式は、蒸着材料の微粉末を気流に乗せて搬送するもので、不活性ガスなどを用いて蒸発源
60681に搬送する。エアロゾル方式は、蒸着材料を溶剤中に溶解または分散させた原
料液を搬送し、噴霧器によりエアロゾル化し、エアロゾル中の溶媒を気化させながら行う
蒸着である。いずれの場合にも、蒸発源60681には加熱手段が設けられ、搬送された
蒸着材料を蒸発させて基板60689に成膜する。図97の場合、材料供給管60684
は柔軟に曲げることができ、減圧状態下においても変形しない程度の剛性を持った細管で
構成されている。
【0764】
気流搬送方式やエアロゾル方式を適用する場合には、成膜処理室内を大気圧若しくはそれ
以下であって、好ましくは133Pa〜13300Paの減圧下で成膜を行えば良い。成
膜処理室内にはヘリウム、アルゴン、ネオン、クリプトン、キセノン、若しくは窒素など
の不活性気体を充填し、または当該気体を供給しながら(同時に排気しながら)、圧力の
調節を行うことができる。また、酸化膜を形成する成膜処理室では、酸素、亜酸化窒素な
どの気体を導入して酸化雰囲気としておいても良い。また、有機材料を蒸着する成膜処理
室内には水素などの気体を導入して還元雰囲気にしておいても良い。
【0765】
その他の蒸着材料の供給方法として、材料供給管60684の中にスクリューを設け蒸着
材料を蒸発源に向けて連続的に押し出す構成としても良い。
【0766】
この蒸着装置によれば、大画面の表示パネルであっても、均一性良く、連続して成膜する
ことができる。また、蒸発源に蒸着材料が無くなる度に、その都度蒸着材料を補給する必
要がないので、スループットを向上することができる。
【0767】
なお、本実施の形態は、他の実施の形態と自由に組み合わせて実施することができる。
【0768】
なお、本実施形態における各々の図の内容は、他の図の内容と自由に組み合わせて実施す
ることができる。
【0769】
(実施の形態12)
本実施形態においては、本実施の形態を実施できる表示装置の画素回路及び駆動方法につ
いて説明する。
【0770】
まず、本実施の形態に適応可能なデジタル時間階調駆動について説明する。まず、画素へ
の信号書き込み期間(アドレス期間)と発光期間(サステイン期間)とが分離されている
場合の駆動方法について、図98(A)を参照して説明する。ここでは、一例として4ビ
ットのデジタル時間階調の場合について説明する。
【0771】
なお、1表示領域分の画像を完全に表示するための期間を1フレーム期間という。1フレ
ーム期間は複数のサブフレーム期間を有し、1サブフレーム期間はアドレス期間とサステ
イン期間とを有する。アドレス期間Ta1〜Ta4は、全行分の画素への信号書き込みに
かかかる時間を示し、期間Tb1〜Tb4は一行分の画素(又は一画素分)への信号書き
込みにかかる時間を示している。また、サスティン期間Ts1〜Ts4は、画素へ書き込
まれたビデオ信号にしたがって点灯又は非点灯状態を維持する時間を示し、その長さの比
をTs1:Ts2:Ts3:Ts4=2:2:2:2=8:4:2:1としてい
る。どのサスティン期間で発光するかによって階調を表現している。
【0772】
動作について説明する。まず、アドレス期間Ta1において、1行目から順に走査線に画
素選択信号が入力され、画素が選択される。そして、画素が選択されているときに、信号
線から画素へビデオ信号が入力される。そして、画素にビデオ信号が書き込まれると、画
素は再び信号が入力されるまでその信号を保持する。この書き込まれたビデオ信号によっ
てサスティン期間Ts1における各画素の点灯、非点灯が制御される。同様に、アドレス
期間Ta2、Ta3、Ta4において画素へビデオ信号が入力され、そのビデオ信号によ
ってサスティン期間Ts2、Ts3、Ts4における各画素の点灯、非点灯が制御される
。そして、それぞれのサブフレーム期間において、アドレス期間中は点灯せず、アドレス
期間が終了した後、サスティン期間が始まり、点灯させるための信号が書き込まれている
画素が点灯する。
【0773】
ここで、図98(B)を参照して、i行目の画素行に着目して説明する。まず、アドレス
期間Ta1において、1行目から順に走査線に画素選択信号が入力され、アドレス期間T
a1のうち期間Tb1(i)においてi行目の画素が選択される。そして、i行目の画素
が選択されているときに、信号線からi行目の画素へビデオ信号が入力される。そして、
i行目の画素にビデオ信号が書き込まれると、i行目の画素は再び信号が入力されるまで
その信号を保持する。この書き込まれたビデオ信号によってサステイン期間Ts1におけ
るi行目の画素の点灯、非点灯が制御される。同様に、アドレス期間Ta2、Ta3、T
a4においてi行目の画素へビデオ信号が入力され、そのビデオ信号によってサスティン
期間Ts2、Ts3、Ts4におけるi行目の画素の点灯、非点灯が制御される。そして
、それぞれのサブフレーム期間において、アドレス期間中は点灯せず、アドレス期間が終
了した後、サスティン期間が始まり、点灯させるための信号が書き込まれている画素が点
灯する。
【0774】
なお、ここでは4ビット階調を表現する場合について説明したが、ビット数及び階調数は
これに限定されない。また、点灯の順番はTs1、Ts2、Ts3、Ts4である必要は
なく、ランダムでもよいし、複数に分割して発光をさせてもよい。また、Ts1、Ts2
、Ts3、Ts4の点灯時間は、2のべき乗にする必要はなく、同じ長さの点灯時間にし
てもよいし、2のべき乗からすこしだけずらしてもよい。
【0775】
続いて、画素への信号書き込み期間(アドレス期間)と発光期間(サスティン期間)とが
分離されていない場合の駆動方法について説明する。つまり、ビデオ信号の書き込み動作
が完了した行の画素は、次に画素へ信号の書き込み(又は消去)が行われるまで、信号を
保持する。書き込み動作から次にこの画素へ信号の書き込みが行われるまでの期間をデー
タ保持時間という。そして、このデータ保持時間中は画素に書き込まれたビデオ信号に従
って、画素が点灯又は非点灯となる。同じ動作が、最終行まで行われ、アドレス期間が終
了する。そして、データ保持時間が終了した行から順に次のサブフレーム期間の信号書き
込み動作へ移る。
【0776】
このように、信号書き込み動作が完了しデータ保持時間となると、直ちに画素へ書き込ま
れたビデオ信号に従って画素が点灯又は非点灯となる駆動方法の場合には、データ保持時
間をアドレス期間より短くしようとしても、同時に2行に信号を入力できないため、アド
レス期間を重ならないようにしなければならないので、データ保持時間を短くすることが
できない。よって、その結果、高階調表示を行うことが困難になる。
【0777】
よって、消去期間を設けることによって、アドレス期間より短いデータ保持時間を設定す
る。消去期間を設けアドレス期間より短いデータ保持時間を設定する場合の駆動方法につ
いて図99(A)を用いて説明する。
【0778】
まず、アドレス期間Ta1において、1行目から順に走査線に画素走査信号が入力され、
画素が選択される。そして、画素が選択されているときに、信号線から画素へビデオ信号
が入力される。そして、画素にビデオ信号が書き込まれると、画素は再び信号が入力され
るまでその信号を保持する。この書き込まれたビデオ信号によってサスティン期間Ts1
における各画素の点灯、非点灯が制御される。ビデオ信号の書き込み動作が完了した行に
おいては、直ちに書き込まれたビデオ信号にしたがって、画素が点灯又は非点灯の状態と
なる。同じ動作が、最終行まで行われ、アドレス期間Ta1が終了する。そして、データ
保持時間が終了した行から順に次のサブフレーム期間の信号書き込み動作へ移る。同様に
、アドレス期間Ta2、Ta3、Ta4において画素へビデオ信号が入力され、そのビデ
オ信号によってサスティン期間Ts2、Ts3、Ts4における各画素の点灯、非点灯が
制御される。そして、サスティン期間TS4はその終期を消去動作の開始によって設定さ
れる。なぜなら、各行の消去時間Teに画素に書き込まれた信号の消去が行われると、次
の画素への信号の書き込みが行われるまでは、アドレス期間に画素に書き込まれたビデオ
信号に関わらず、強制的に非点灯となるからである。つまり、消去時間Teが始まった行
の画素からデータ保持時間が終了する。
【0779】
ここで、図99(B)を参照して、i行目の画素行に着目して説明する。i行目の画素行
において、アドレス期間Ta1において、1行目から順に走査線に画素走査信号が入力さ
れ、画素が選択される。そして、期間Tb1(i)においてi行目の画素が選択されてい
るときに、i行目の画素にビデオ信号が入力される。そして、i行目の画素にビデオ信号
が書き込まれると、i行目の画素は再び信号が入力されるまでその信号を保持する。この
書き込まれたビデオ信号によって、サスティン期間Ts1(i)におけるi行目の画素の
点灯、非点灯が制御される。つまり、i行目にビデオ信号の書き込み動作が完了したら、
直ちに書き込まれたビデオ信号にしたがって、i行目の画素が点灯又は非点灯の状態とな
る。同様に、アドレス期間Ta2、Ta3、Ta4においてi行目の画素へビデオ信号が
入力され、そのビデオ信号によってサスティン期間Ts2、Ts3、Ts4におけるi行
目の画素の点灯、非点灯が制御される。そして、サスティン期間Ts4(i)はその終期
を消去動作の開始によって設定される。なぜなら、i行目の消去時間Ts(i)にi行目
の画素に書き込まれたビデオ信号に関わらず、強制的に非点灯となるからである。つまり
、消去時間Te(i)が始まるとi行目の画素のデータ保持時間が終了する。
【0780】
よって、アドレス期間とサスティン期間とを分離せずに、アドレス期間より短い高階調且
つデューティー比(1フレーム期間中の点灯期間の割合)の高い表示装置を提供すること
ができる。また、瞬間輝度を低くすることが可能であるため表示素子の信頼性の向上を図
ることが可能である。
【0781】
なお、ここでは4ビット階調を表現する場合について説明したが、ビット数及び階調数は
これに限定されない。また、点灯の順番はTs1、Ts2、Ts3、Ts4である必要は
なく、ランダムでもよいし、複数に分割して発光をしてもよい。また、Ts1、Ts2、
Ts3、Ts4の点灯時間は、2のべき乗にする必要はなく、同じ長さの点灯時間にして
もよいし、2のべき乗からすこしだけずらしてもよい。
【0782】
ここで、図98(A)及び図99(A)で説明したデジタル時間階調駆動を可能な画素構
成について図100(A)、(B)、(C)、(D)及び(E)を参照して説明する。な
お、図100(A)、(B)、(C)、(D)及び(E)に示す表示素子としては、EL
素子(有機EL素子、無機EL素子又は有機物及び無機物を含むEL素子)、電子放出素
子、液晶素子、電子インク、グレーティングライトバルブ(GLV)、デジタルマイクロ
ミラーデバイス(DMD)、カーボンナノチューブ、など、電気磁気的作用によりコント
ラストが変化する表示媒体を適応することができる。また、図100(A)、(B)、(
C)、(D)及び(E)に示す画素は、表示素子としてEL素子などのような自発光型の
素子が適している。なお、図100(A)、(B)、(C)、(D)及び(E)は1画素
のみを図示しているが、表示装置の画素部には行方向と列方向にマトリクス状に複数の画
素が配置されている。
【0783】
図100(A)に示す画素は、スイッチング用トランジスタ80301a、駆動用トラン
ジスタ80302a、容量素子80304aを有している。スイッチング用トランジスタ
80301aは、ゲート端子が走査線80312aに接続され、第1端子(ソース端子又
はドレイン端子)が信号線80311aに接続され、第2端子(ソース端子又はドレイン
端子)が駆動用トランジスタ80302aのゲート端子と接続されている。また、スイッ
チング用トランジスタ80301aの第2端子は容量素子80304aを介して電源線8
0313aに接続されている。さらに、駆動用トランジスタ80302aは第1端子が電
源線80313aに接続され、第2端子が表示素子80320aの第1の電極に接続され
ている。表示素子80320aの第2の電極80321aには低電源電位が設定されてい
る。なお、低電源電位とは、電源線80313aに設定される高電源電位を基準にして低
電源電位<高電源電位を満たす電位であり、低電源電位としては例えばGND、0Vなど
が設定されていても良い。この高電源電位と低電源電位との電位差を表示素子80320
aに印加して、表示素子80320aに電流を流して表示素子80320aを発光させる
ため、高電源電位と低電源電位との電位差が表示素子80320aの順方向しきい値電圧
以上となるようにそれぞれの電位を設定する。なお、容量素子80304aは駆動用トラ
ンジスタ80302aのゲート容量を代用して省略することも可能である。駆動用トラン
ジスタ80302aのゲート容量については、ソース領域やドレイン領域やLDD領域な
どとゲート電極とが重なってオーバーラップしているような領域で容量が形成されていて
もよいし、チャネル領域とゲート電極との間で容量が形成されていてもよい。
【0784】
走査線80312aで画素が選択されているとき、つまりスイッチング用トランジスタ8
0301aがオンになっているときに信号線80311aから画素にビデオ信号が入力さ
れる。そして、ビデオ信号に相当する電圧分の電荷が容量素子80304aに蓄積され、
容量素子80304aはその電圧を保持する。この電圧は駆動用トランジスタ80302
aのゲート端子と第1端子間の電圧であり、駆動用トランジスタ80302aのゲートソ
ース間電圧Vgsに相当する。
【0785】
一般に、トランジスタの動作領域は、線形領域と飽和領域とに分けることが出来る。その
境目は、ドレインソース間電圧をVds、ゲートソース間電圧をVgs、しきい値電圧を
Vthとすると、(Vgs−Vth)=Vdsの時になる。(Vgs−Vth)>Vds
の場合は、線形領域であり、Vds、Vgsの大きさによって電流値が決まる。一方、(
Vgs−Vth)<Vdsの場合は飽和領域になり、理想的には、Vdsが変化しても、
電流値はほとんど変わらない。つまり、Vgsの大きさだけによって電流値が決まる。
【0786】
ここで、電圧入力電圧駆動方式の場合には、駆動用トランジスタ80302aのゲート端
子には、駆動用トランジスタ80302aが十分にオンするか、オフするかの二つの状態
となるようなビデオ信号を入力する。つまり、駆動用トランジスタ80302aは線形領
域で動作させる。
【0787】
よって、駆動用トランジスタ80302aがオンするビデオ信号であるときには、理想的
には電源線80313aに設定されている電源電位VDDをそのまま表示素子80320
aの第1の電極に設定する。
【0788】
つまり、理想的には表示素子80320aに印加する電圧を一定にし、表示素子8032
0aから得られる輝度を一定にする。そして、1フレーム期間内に複数のサブフレーム期
間を設け、サブフレーム期間毎に画素へのビデオ信号の書き込みを行い、サブフレーム期
間毎に画素の点灯又は非点灯を制御し、その点灯しているサブフレーム期間の合計によっ
て、階調を表現する。
【0789】
次に、図100(B)の画素構成について説明する。図100(B)に示す画素は、スイ
ッチング用トランジスタ80301a、駆動用トランジスタ80302a、整流素子80
306a、容量素子80304a、表示素子80320bを有している。スイッチング用
トランジスタ80301bは、ゲート端子が第1の走査線80312bに接続され、第1
端子(ソース端子又はドレイン端子)が信号線80311bに接続され、第2端子(ソー
ス端子又はドレイン端子)が駆動用トランジスタ80302bのゲート端子と接続されて
いる。さらに、駆動トランジスタ80302のゲート端子は整流素子80306aを介し
て第2の走査線80314bに接続されている。また、スイッチング用トランジスタ80
301bの第2端子は容量素子80304bを介して電源線80313bに接続されてい
る。さらに、駆動用トランジスタ80302bは第1端子が電源線80313bに接続さ
れ、第2端子が表示素子80320bの第1の電極に接続されている。表示素子8032
0bの第2の電極80321bには低電源電位が設定されている。なお、低電源電位とは
、電源線80313bに設定される高電源電位を基準にして低電源電位<高電源電位を満
たす電位であり、低電源電位としては例えばGND、0Vなどが設定されていても良い。
この高電源電位と低電源電位との電位差を表示素子80320bに印加して、表示素子8
0320bに電流を流して表示素子80320bを発光させるため、高電源電位と低電源
電位との電位差が表示素子80320bの順方向しきい値電圧以上となるようにそれぞれ
の電位を設定する。なお、容量素子80304bは駆動用トランジスタ80302bのゲ
ート容量を代用して省略することも可能である。駆動用トランジスタ80302bのゲー
ト容量については、ソース領域やドレイン領域やLDD領域などとゲート電極とが重なっ
てオーバーラップしているような領域で容量が形成されていてもよいし、チャネル領域と
ゲート電極との間で容量が形成されていてもよい。
【0790】
本画素構成は、図100(A)の画素に、整流素子80306aと第2の走査線8031
4bを追加したものである。よって、スイッチング用トランジスタ80301b、駆動用
トランジスタ80302b、容量素子80304b、信号線80311b、第1の走査線
80312b、電源線80313bは、それぞれスイッチング用トランジスタ80301
a、駆動用トランジスタ80302a、容量素子80304a、信号線80311a、走
査線80312a、電源線80313aに相当し、書き込みの動作や発光の動作は同様で
あるためここではその説明を省略する。
【0791】
消去動作について説明する。消去動作時には、第2の走査線80314bにHレベルの信
号を入力する。すると、整流素子80306aに電流が流れ、容量素子80304bによ
って保持されていた駆動用トランジスタ80302bのゲート電位をある電位に設定する
ことができる。つまり、駆動用トランジスタ80302bのゲート端子の電位を、ある電
位に設定し、画素へ書き込まれたビデオ信号に関わらず、駆動用トランジスタ80302
bを強制的にオフさせることができる。
【0792】
なお、第2の走査線80314bに入力するLレベルの信号は、画素に非点灯となるビデ
オ信号が書き込まれているときに整流素子80306aに電流が流れないような電位とす
る。また、第2の走査線80314bに入力するHレベルの信号は、画素に書き込まれた
ビデオ信号に関わらず、駆動用トランジスタ80302bがオフするような電位をゲート
端子に設定することができるような電位とする。
【0793】
なお、整流素子80306aには、ダイオード接続したトランジスタを用いることが可能
である。さらに、ダイオード接続したトランジスタの他にも、PN接合やPIN接合のダ
イオードやショットキー型のダイオードやカーボンナノチューブで形成されたダイオード
などを用いてもよい。ダイオード接続したNチャネル型トランジスタを適用した場合を図
100(C)に示す。ダイオード接続トランジスタ80303cの第1端子(ソース端子
又はドレイン端子)を駆動用トランジスタ80302cのゲート端子と接続する。また、
ダイオード接続トランジスタ80303cの第2端子(ソース端子又はドレイン端子)を
ゲート端子と接続するとともに、第2の走査線80314cに接続する。すると、第2の
走査線80314cがLレベルのときにはダイオード接続トランジスタ80303cはゲ
ート端子とソース端子が接続されているため電流が流れないが、第2の走査線80314
cにHレベルの信号を入力したときにダイオード接続トランジスタ80303cの第2端
子はドレイン端子となるためダイオード接続トランジスタ80303cに電流が流れる。
よって、ダイオード接続トランジスタ80303cは整流作用を奏する。
【0794】
なお、スイッチング用トランジスタ80301c、駆動用トランジスタ80302c、容
量素子80304c、信号線80311c、第1の走査線80312c、電源線8031
3cは、それぞれ図100(A)のスイッチング用トランジスタ80301a、駆動用ト
ランジスタ80302a、容量素子80304a、信号線80311a、走査線8031
2a、電源線80313aに相当する。また、第2の走査線80314cは、図100
B)の第2の走査線80312dに相当する。
【0795】
また、ダイオード接続したPチャネル型トランジスタを適用した場合は図100(D)に
示す。ダイオード接続トランジスタ80303dの第1端子(ソース端子又はドレイン端
子)を第2の走査線80313dに接続する。また、ダイオード接続トランジスタ803
03dの第2端子(ソース端子又はドレイン端子)をゲート端子と接続するとともに、駆
動用トランジスタ80302dのゲート端子と接続する。すると、第2の走査線8031
3dがLレベルのときにはダイオード接続トランジスタ80303dはゲート端子とソー
ス端子が接続されているため電流が流れないが、第2の走査線80313dにHレベルの
信号を入力したときにダイオード接続トランジスタ80303dの第2端子はドレイン端
子となるためダイオード接続トランジスタ80303dに電流が流れる。よって、ダイオ
ード接続トランジスタ80303dは整流作用を奏する。
【0796】
なお、スイッチング用トランジスタ80301d、駆動用トランジスタ80302d、容
量素子80304d、信号線80311d、第1の走査線80312d、電源線8031
3dは、それぞれ図100(A)のスイッチング用トランジスタ80301a、駆動用ト
ランジスタ80302a、容量素子80304a、信号線80311a、走査線8031
2a、電源線80313aに相当する。また、第2の走査線80314dは、図100
B)の第2の走査線80312dに相当する。
【0797】
また、画素へ書き込まれた信号を消去させるために消去用トランジスタを設けてもよい。
図100(E)に示す画素は、図100(A)の画素に消去用トランジスタ80303e
と第2の走査線80312eを追加したものである。よって、スイッチング用トランジス
タ80301e、駆動用トランジスタ80302e、容量素子80304e、信号線80
311e、第1の走査線80312e、電源線80313eは、それぞれ図100(A)
のスイッチング用トランジスタ80301a、駆動用トランジスタ80302a、容量素
子80304a、信号線80311a、走査線80312a、電源線80313aに相当
し、書き込みの動作や発光の動作は同様であるためここではその説明を省略する。
【0798】
消去動作について説明する。消去動作時には、第2の走査線80312eにHレベルの信
号を入力する。すると、消去用トランジスタ80303eがオンし、駆動用トランジスタ
80302eのゲート端子と第1端子を同電位にすることができる。つまり、駆動用トラ
ンジスタ80302eのゲートソース間電圧を0Vにすることができる。なお、第2の走
査線80312eのHレベルの電位は、電源線80313eの電位よりも消去用トランジ
スタ80303eのしきい値電圧Vth以上高いことが望ましい。こうして、駆動用トラ
ンジスタ80302eを強制的にオフさせることができる。
【0799】
続いて、本実施の形態に適応可能なしきい値電圧補正型の画素回路及び駆動方法の一例に
ついて、図101(A)を参照して説明する。
【0800】
図101(A)に示す画素は、駆動トランジスタ80400、第1のスイッチ80401
、第2のスイッチ80402、第3のスイッチ80403、第1の容量素子80404、
第2の容量素子80405及び表示素子80420を有している。駆動トランジスタ80
400は、ゲート端子が第1の容量素子80404と第1のスイッチ80401とを順に
介して信号線80411と接続され、第1端子が電源線80412と接続され、第2端子
が第3のスイッチ80403を介して表示素子80420の第1の電極に接続されている
。さらに、駆動トランジスタ80400のゲート端子が第2の容量素子80405を介し
て電源線80412と接続されている。また、駆動トランジスタ80400のゲート端子
が第2のスイッチ80402を介して駆動トランジスタ80400の第2端子と接続され
ている。また、表示素子80420の第2の電極80421には低電源電位が設定されて
いる。なお、低電源電位とは、電源線80412に設定される高電源電位を基準にして低
電源電位<高電源電位を満たす電位であり、低電源電位としては例えばGND、0Vなど
が設定されていても良い。この高電源電位と低電源電位との電位差を表示素子80420
に印加して、表示素子80420に電流を流して表示素子80420を発光させるため、
高電源電位と低電源電位との電位差が表示素子80420の順方向しきい値電圧以上とな
るようにそれぞれの電位を設定する。なお、第2の容量素子80405は駆動トランジス
タ80400のゲート容量を代用して省略することも可能である。駆動トランジスタ80
400のゲート容量については、ソース領域やドレイン領域やLDD領域などとゲート電
極とが重なってオーバーラップしているような領域で容量が形成されていてもよいし、チ
ャネル領域とゲート電極との間で容量が形成されていてもよい。なお、第1のスイッチ8
0401、第2のスイッチ80402、第3のスイッチ80403は、それぞれ第1の走
査線80413、第2の走査線80414、第3の走査線80415によってオン・オフ
が制御される。
【0801】
図101(A)に示す画素の駆動方法は、初期化期間、データ書き込み期間、しきい値取
得期間、発光期間に分割することができる。
【0802】
初期化期間では、第2のスイッチ80402及び第3のスイッチ80403がオンして、
駆動トランジスタ80400のゲート端子の電位が少なくとも電源線80412の電位よ
りも低くなる。なお、このとき、第1のスイッチ80401は、オンしていてもオフして
いてもよい。なお、初期化期間は必ずしも必要ではない。
【0803】
しきい値取得期間では、第1の走査線80413によって画素が選択される。つまり、第
1のスイッチ80401がオンし、信号線80411からある一定電圧が入力される。こ
のとき、第2のスイッチ80402がオンしており、駆動トランジスタ80400がダイ
オード接続される。また、第3のスイッチ80403はオフしている。したがって、駆動
トランジスタ80400のゲート端子の電位は、電源線80412の電位から駆動トラン
ジスタ80400のしきい値電圧を引いた値となる。第1の容量素子80404には駆動
トランジスタ80400のしきい値電圧が保持される。また、第2の容量素子80405
には、駆動トランジスタ80400のゲート端子の電位と信号線80411から入力され
ている一定電圧との電位差が保持される。
【0804】
データ書き込み期間では、信号線80411からビデオ信号(電圧)が入力される。この
とき、第1のスイッチ80401がオンのままであり、第2のスイッチ80402がオフ
し、第2のスイッチ80402がオフのままである。また、駆動トランジスタ80400
のゲート端子は浮遊状態となっている。よって、駆動トランジスタ80400のゲート端
子の電位は、しきい値取得期間において信号線80411入力される一定電圧と、データ
書き込み期間において信号線80411入力されるビデオ信号と、の電位差に応じて変化
する。例えば、第1の容量素子80404の容量値<<第2の容量素子80405の容量
値であれば、データ書き込み期間における駆動トランジスタ80400のゲート端子の電
位は、しきい値取得期間において信号線80411入力される一定電圧とデータ書き込み
期間において信号線80411入力されるビデオ信号との電位差を、電源線80412の
電位から駆動トランジスタ80400のしきい値電圧を引いた値に足した値とおおむね等
しくなる。つまり、駆動トランジスタ80400のゲート端子の電位は、駆動トランジス
タ80400のしきい値電圧を補正した電位となる。
【0805】
発光期間では、駆動トランジスタ80400のゲート端子の電位と電源線80412との
電位差(Vgs)に応じた電流が表示素子80420に流れる。このとき、第1のスイッ
チ80401がオフし、第2のスイッチ80402がオフのままであり、第3のスイッチ
80403がオンする。なお、表示素子80420に流れる電流は、駆動トランジスタ8
0400のしきい値電圧によらず一定である。
【0806】
なお、図101(A)に示す画素構成は、図101(A)に限定されない。例えば、図1
01(A)に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ又は論理回
路などを追加してもよい。また、例えば、第2のスイッチ80402をPチャネル型トラ
ンジスタ又はNチャネル型トランジスタで構成し、第3のスイッチ80403を第2のス
イッチ80402とは別の極性のトランジスタで構成し、第2のスイッチ80402及び
第3のスイッチ80403を同じ走査線で制御してもよい。
【0807】
続いて、本実施の形態に適応可能な電流入力型の画素回路及び駆動方法の一例について、
図101(B)参照して説明する。
【0808】
図101(B)に示す画素は、駆動用トランジスタ80430、第1のスイッチ8043
1、第2のスイッチ80432、第3のスイッチ80433、容量素子80434及び表
示素子80450を有している。駆動用トランジスタ80430は、ゲート端子が第2の
スイッチ80432と第1のスイッチ80431とを順に介して信号線80441に接続
され、第1端子が電源線80442と接続され、第2端子が第3のスイッチ80433を
介して表示素子80450の第1の電極に接続されている。さらに、駆動用トランジスタ
80430のゲート端子が容量素子80434を介して電源線80442と接続されてい
る。また、駆動用トランジスタ80430のゲート端子が第2のスイッチ80432を介
して駆動用トランジスタ80430の第2端子と接続されている。また、表示素子804
50の第2の電極80451には低電源電位が設定されている。なお、低電源電位とは、
電源線80442に設定される高電源電位を基準にして低電源電位<高電源電位を満たす
電位であり、低電源電位としては例えばGND、0Vなどが設定されていても良い。この
高電源電位と低電源電位との電位差を表示素子80450に印加して、表示素子8045
0に電流を流して表示素子80450を発光させるため、高電源電位と低電源電位との電
位差が表示素子80450の順方向しきい値電圧以上となるようにそれぞれの電位を設定
する。なお、容量素子80434は駆動用トランジスタ80430のゲート容量を代用し
て省略することも可能である。駆動用トランジスタ80430のゲート容量については、
ソース領域やドレイン領域やLDD領域などとゲート電極とが重なってオーバーラップし
ているような領域で容量が形成されていてもよいし、チャネル領域とゲート電極との間で
容量が形成されていてもよい。なお、第1のスイッチ80431、第2のスイッチ804
32、第3のスイッチ80433は、それぞれ第1の走査線80443、第2の走査線8
0444、第3の走査線80445によってオンオフが制御される。
【0809】
図101(B)に示す画素の駆動方法は、データ書き込み期間、発光期間に分割すること
ができる。
【0810】
データ書き込み期間では、第1の走査線80443によって画素が選択される。つまり、
第1のスイッチ80431がオンし、信号線80441からビデオ信号として電流が入力
される。このとき、第2のスイッチ80432がオンし、第3のスイッチ80433がオ
フする。したがって、駆動用トランジスタ80430のゲート端子の電位は、ビデオ信号
に応じた電位となる。つまり、容量素子80434には、駆動用トランジスタ80430
がビデオ信号と同じ電流を流すような駆動用トランジスタ80430のゲートとソース間
の電圧が保持される。
【0811】
次に、発光期間では、第1のスイッチ80431及び第2のスイッチ80432がオフし
、第3のスイッチ80433がオンする。したがって、表示素子80450にはビデオ信
号と同じ値の電流が流れる。
【0812】
なお、図101(B)に示す画素構成は、図101(B)に限定されない。例えば、図1
01(B)に示す画素に新たにスイッチ、抵抗素子、容量素子、トランジスタ又は論理回
路などを追加してもよい。また、例えば、第1のスイッチ80431をPチャネル型トラ
ンジスタ又はNチャネル型トランジスタで構成し、第2のスイッチ80432を第1のス
イッチ80431と同じ極性のトランジスタで構成し、第1のスイッチ80431及び第
2のスイッチ80432を同じ走査線で制御してもよい。また、第2のスイッチ8043
2は駆動用トランジスタ80430のゲート端子と信号線80441との間に配置されて
いてもよい。
【0813】
なお、本実施の形態は、他の実施の形態と自由に組み合わせて実施することができる。
【0814】
なお、本実施形態における各々の図の内容は、他の図の内容と自由に組み合わせて実施す
ることができる。
【0815】
(実施の形態13)
本実施形態においては、本実施の形態を適用できる半導体装置が薄膜トランジスタ(TF
T)を素子として有する場合の半導体装置の作製方法について、図面を参照して説明する
【0816】
図102は、本実施の形態を適用できる半導体装置が有することのできるTFTの構造お
よび製造プロセスの例を示す図である。図102(A)は、本実施の形態を適用できる半
導体装置が有することのできるTFTの構造の例を示す図である。また、図102(B)
乃至(G)は、本実施の形態を適用できる半導体装置が有することのできるTFTの製造
プロセスの例を示す図である。
【0817】
なお、本実施の形態を適用できる半導体装置が有することのできるTFTの構造および製
造プロセスは、図102に示すものに限定されず、様々な構造および製造プロセスを用い
ることができる。
【0818】
まず、図102(A)を参照し、本実施の形態を適用できる半導体装置が有することので
きるTFTの構造の例について説明する。図102(A)は複数の異なる構造を有するT
FTの断面図である。ここで、図102(A)においては、複数の異なる構造を有するT
FTを並置して示しているが、これは、発明を適用できる半導体装置が有することのでき
るTFTの構造を説明するための表現であり、発明を適用できる半導体装置が有すること
のできるTFTが、実際に図102(A)のように並置されている必要はなく、必要に応
じてつくり分けることができる。
【0819】
次に、本実施の形態を適用できる半導体装置が有することのできるTFTを構成する各層
の特徴について説明する。
【0820】
基板110111は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラスなどのガラ
ス基板、石英基板、セラミック基板またはステンレスを含む金属基板等を用いることがで
きる。他にも、ポリエチレンテレフタレート(PET)、ポリエチレンナフタレート(P
EN)、ポリエーテルサルフォン(PES)に代表されるプラスチック又はアクリル等の
可撓性を有する合成樹脂からなる基板を用いることも可能である。可撓性を有する基板を
用いることによって、折り曲げが可能である半導体装置を作製することが可能となる。ま
た、可撓性を有す基板であれば、基板の面積及び基板の形状に大きな制限はないため、基
板110111として、例えば、1辺が1メートル以上であって、矩形状のものを用いれ
ば、生産性を格段に向上させることができる。このような利点は、円形のシリコン基板を
用いる場合と比較すると、大きな優位点である。
【0821】
絶縁膜110112は、下地膜として機能する。基板110111からNaなどのアルカ
リ金属又はアルカリ土類金属が、半導体素子の特性に悪影響を及ぼすのを防ぐために設け
る。絶縁膜110112としては、酸化珪素(SiOx)、窒化珪素(SiNx)、酸化
窒化珪素(SiOxNy)(x>y)、窒化酸化珪素(SiNxOy)(x>y)等の酸
素又は窒素を有する絶縁膜の単層構造若しくはこれらの積層構造で設けることができる。
例えば、絶縁膜110112を2層構造で設ける場合、1層目の絶縁膜として窒化酸化珪
素膜を設け、2層目の絶縁膜として酸化窒化珪素膜を設けるとよい。また、絶縁膜110
112を3層構造で設ける場合、1層目の絶縁膜として酸化窒化珪素膜を設け、2層目の
絶縁膜として窒化酸化珪素膜を設け、3層目の絶縁膜として酸化窒化珪素膜を設けるとよ
い。
【0822】
半導体膜110113、110114、110115は、非晶質(アモルファス)半導体
またはセミアモルファス半導体(SAS)で形成することができる。あるいは、多結晶半
導体膜を用いても良い。SASは、非晶質と結晶構造(単結晶、多結晶を含む)の中間的
な構造を有し、自由エネルギー的に安定な第3の状態を有する半導体であって、短距離秩
序を持ち格子歪みを有する結晶質な領域を含んでいる。少なくとも膜中の一部の領域には
、0.5〜20nmの結晶領域を観測することができ、珪素を主成分とする場合にはラマ
ンスペクトルが520cm−1よりも低波数側にシフトしている。X線回折では珪素結晶
格子に由来するとされる(111)、(220)の回折ピークが観測される。未結合手(
ダングリングボンド)の補償するものとして水素またはハロゲンを少なくとも1原子%ま
たはそれ以上含ませている。SASは、材料ガスをグロー放電分解(プラズマCVD)し
て形成する。材料ガスとしては、SiH、その他にもSi、SiHCl、S
iHCl、SiCl、SiFなどを用いることが可能である。あるいは、GeF
を混合させても良い。この材料ガスをH、または、HとHe、Ar、Kr、Neから
選ばれた一種または複数種の希ガス元素で希釈してもよい。希釈率は2〜1000倍の範
囲。圧力は概略0.1Pa〜133Paの範囲、電源周波数は1MHz〜120MHz、
好ましくは13MHz〜60MHz。基板加熱温度は300℃以下でよい。膜中の不純物
元素として、酸素、窒素、炭素などの大気成分の不純物は1×1020cm−1以下とす
ることが望ましく、特に、酸素濃度は5×1019/cm以下、好ましくは1×10
/cm以下とする。ここでは、公知の手段(スパッタ法、LPCVD法、プラズマC
VD法等)を用いてシリコン(Si)を主成分とする材料(例えばSixGe1−x等)
で非晶質半導体膜を形成し、当該非晶質半導体膜をレーザ結晶化法、RTA又はファーネ
スアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法などの
公知の結晶化法により結晶化させる。
【0823】
絶縁膜110116は、酸化珪素(SiOx)、窒化珪素(SiNx)、酸化窒化珪素(
SiOxNy)(x>y)、窒化酸化珪素(SiNxOy)(x>y)等の酸素または窒
素を有する絶縁膜の単層構造、若しくはこれらの積層構造で設けることができる。
【0824】
ゲート電極110117は、単層の導電膜、または二層、三層の導電膜の積層構造とする
ことができる。ゲート電極110117の材料としては、公知の導電膜を用いることがで
きる。たとえば、タンタル(Ta)、チタン(Ti)、モリブデン(Mo)、タングステ
ン(W)、クロム(Cr)、シリコン(Si)などの元素の単体膜、または、前記元素の
窒化膜(代表的には窒化タンタル膜、窒化タングステン膜、窒化チタン膜)、または、前
記元素を組み合わせた合金膜(代表的にはMo−W合金、Mo−Ta合金)、または、前
記元素のシリサイド膜(代表的にはタングステンシリサイド膜、チタンシリサイド膜)な
どを用いることができる。なお、上述した単体膜、窒化膜、合金膜、シリサイド膜などは
、単層で用いてもよいし、積層して用いてもよい。
【0825】
絶縁膜110118は、公知の手段(スパッタ法やプラズマCVD法等)によって、酸化
珪素(SiOx)、窒化珪素(SiNx)、酸化窒化珪素(SiOxNy)(x>y)、
窒化酸化珪素(SiNxOy)(x>y)等の酸素または窒素を有する絶縁膜やDLC(
ダイヤモンドライクカーボン)等の炭素を含む膜の単層構造、若しくはこれらの積層構造
で設けることができる。
【0826】
絶縁膜110119は、シロキサン樹脂、または、酸化珪素(SiOx)、窒化珪素(S
iNx)、酸化窒化珪素(SiOxNy)(x>y)、窒化酸化珪素(SiNxOy)(
x>y)等の酸素または窒素を有する絶縁膜やDLC(ダイヤモンドライクカーボン)等
の炭素を含む膜、または、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、
ベンゾシクロブテン、アクリル等の有機材料、からなる単層若しくは積層構造で設けるこ
とができる。なお、シロキサン樹脂とは、Si−O−Si結合を含む樹脂に相当する。シ
ロキサンは、シリコン(Si)と酸素(O)との結合で骨格構造が構成される。置換基と
して、少なくとも水素を含む有機基(例えばアルキル基、芳香族炭化水素)が用いられる
。置換基として、フルオロ基を用いることもできる。あるいは、置換基として、少なくと
も水素を含む有機基と、フルオロ基とを用いてもよい。なお、本実施の形態における半導
体装置において、絶縁膜110118を設けずにゲート電極110117を覆うように直
接、絶縁膜110119を設けることも可能である。
【0827】
導電膜110123は、Al、Ni、C、W、Mo、Ti、Pt、Cu、Ta、Au、M
nなどの元素の単体膜、または、前記元素の窒化膜、または、前記元素を組み合わせた合
金膜、または、前記元素のシリサイド膜などを用いることができる。例えば、前記元素を
複数含む合金として、C及びTiを含有したAl合金、Niを含有したAl合金、C及び
Niを含有したAl合金、C及びMnを含有したAl合金等を用いることができる。また
、積層構造で設ける場合、AlをMoまたはTiなどで挟み込んだ構造とすることができ
る。こうすることで、Alの熱や化学反応に対する耐性を向上することができる。
【0828】
次に、図102(A)に示した、複数の異なる構造を有するTFTの断面図を参照して、
各々の構造の特徴について説明する。
【0829】
110101は、シングルドレインTFTであり、簡便な方法で製造できるため、製造コ
ストが低く、歩留まりを高く製造できる利点がある。ここで、半導体膜110113、1
10115は、それぞれ不純物の濃度が異なり、半導体膜110113はチャネル領域、
半導体膜110115はソース領域およびドレイン領域として用いる。このように、不純
物の量を制御することで、半導体膜の抵抗率を制御できる。また、半導体膜と導電膜11
0123との電気的な接続状態を、オーミック接続に近づけることができる。なお、不純
物の量の異なる半導体膜を作り分ける方法としては、ゲート電極110117をマスクと
して半導体膜に不純物をドーピングする方法を用いることができる。
【0830】
110102は、ゲート電極110117に一定以上のテーパー角を有するTFTであり
、簡便な方法で製造できるため、製造コストが低く、歩留まりを高く製造できる利点があ
る。ここで、半導体膜110113、110114、110115は、それぞれ不純物濃
度が異なり、半導体膜110113はチャネル領域、半導体膜110114は低濃度ドレ
イン(Lightly Doped Drain:LDD)領域、半導体膜110115
はソース領域およびドレイン領域として用いる。このように、不純物の量を制御すること
で、半導体膜の抵抗率を制御できる。また、半導体膜と導電膜110123との電気的な
接続状態を、オーミック接続に近づけることができる。また、LDD領域を有するため、
TFT内部に高電界がかかりにくく、ホットキャリアによる素子の劣化を抑制することが
できる。なお、不純物の量の異なる半導体膜を作り分ける方法としては、ゲート電極11
0117をマスクとして半導体膜に不純物をドーピングする方法を用いることができる。
110102においては、ゲート電極110117が一定以上のテーパー角を有している
ため、ゲート電極110117を通過して半導体膜にドーピングされる不純物の濃度に勾
配を持たせることができ、簡便にLDD領域を形成することができる。
【0831】
110103は、ゲート電極110117が少なくとも2層で構成され、下層のゲート電
極が上層のゲート電極よりも長い形状を有するTFTである。本明細書中においては、上
層のゲート電極及び下層のゲート電極の形状を、帽子型と呼ぶ。ゲート電極110117
の形状が帽子型であることによって、フォトマスクを追加することなく、LDD領域を形
成することができる。なお、110103のように、LDD領域がゲート電極11011
7と重なっている構造を、特にGOLD構造(Gate Overlapped LDD
)と呼ぶ。なお、ゲート電極110117の形状を帽子型とする方法としては、次のよう
な方法を用いてもよい。
【0832】
まず、ゲート電極110117をパターニングする際に、ドライエッチングにより、下層
のゲート電極及び上層のゲート電極をエッチングして側面に傾斜(テーパー)のある形状
にする。続いて、異方性エッチングにより上層のゲート電極の傾斜を垂直に近くなるよう
に加工する。これにより、断面形状が帽子型のゲート電極が形成される。その後、2回、
不純物元素をドーピングすることによって、チャネル領域として用いる半導体膜1101
13、LDD領域として用いる半導体膜110114、ソース電極およびドレイン電極と
して用いる半導体膜110115が形成される。
【0833】
なお、ゲート電極110117と重なっているLDD領域をLov領域、ゲート電極11
0117と重なっていないLDD領域をLoff領域と呼ぶことにする。ここで、Lof
f領域はオフ電流値を抑える効果は高いが、ドレイン近傍の電界を緩和してホットキャリ
アによるオン電流値の劣化を防ぐ効果は低い。一方、Lov領域はドレイン近傍の電界を
緩和し、オン電流値の劣化の防止には有効であるが、オフ電流値を抑える効果は低い。よ
って、種々の回路毎に、求められる特性に応じた構造のTFTを作製することが好ましい
。たとえば、本実施の形態における半導体装置を表示装置として用いる場合、画素TFT
は、オフ電流値を抑えるために、Loff領域を有するTFTを用いることが好適である
。一方、周辺回路におけるTFTは、ドレイン近傍の電界を緩和し、オン電流値の劣化を
防止するために、Lov領域を有するTFTを用いることが好適である。
【0834】
110104は、ゲート電極110117の側面に接して、サイドウォール110121
を有するTFTである。サイドウォール110121を有することによって、サイドウォ
ール110121と重なる領域をLDD領域とすることができる。
【0835】
110105は、半導体膜にマスクを用いてドーピングすることにより、LDD(Lof
f)領域を形成したTFTである。こうすることにより、確実にLDD領域を形成するこ
とができ、TFTのオフ電流値を低減することができる。
【0836】
110106は、半導体膜にマスクを用いてドーピングすることにより、LDD(Lov
)領域を形成したTFTである。こうすることにより、確実にLDD領域を形成すること
ができ、TFTのドレイン近傍の電界を緩和し、オン電流値の劣化を低減することができ
る。
【0837】
次に、図102(B)乃至(G)を参照して、本実施の形態を適用できる半導体装置が有
することのできるTFTの製造プロセスの例を説明する。
なお、本実施の形態を適用できる半導体装置が有することのできるTFTの構造および製
造プロセスは、図102に示すものに限定されず、様々な構造および製造プロセスを用い
ることができる。
【0838】
本実施の形態においては、基板110111の表面に、絶縁膜110112の表面に、半
導体膜110113の表面に、110114の表面に、110115の表面に、絶縁膜1
10116の表面に、絶縁膜110118の表面に、または絶縁膜110119の表面に
、プラズマ処理を用いて酸化または窒化を行うことにより、半導体膜または絶縁膜を酸化
または窒化することができる。このように、プラズマ処理を用いて半導体膜または絶縁膜
を酸化または窒化することによって、当該半導体膜または当該絶縁膜の表面を改質し、C
VD法やスパッタ法により形成した絶縁膜と比較してより緻密な絶縁膜を形成することが
できるため、ピンホール等の欠陥を抑制し半導体装置の特性等を向上させることが可能と
なる。
【0839】
まず、基板110111の表面をフッ酸(HF)、アルカリまたは純水を用いて洗浄する
。基板110111は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラスなどのガ
ラス基板、石英基板、セラミック基板またはステンレスを含む金属基板等を用いることが
できる。他にも、ポリエチレンテレフタレート(PET)、ポリエチレンナフタレート(
PEN)、ポリエーテルサルフォン(PES)に代表されるプラスチックや、アクリル等
の可撓性を有する合成樹脂からなる基板を用いることも可能である。なお、ここでは基板
110111としてガラス基板を用いる場合を示す。
【0840】
ここで、基板110111の表面にプラズマ処理を行うことで、基板110111の表面
を酸化または窒化することによって、基板110111の表面に酸化膜または窒化膜を形
成してもよい(図102(B))。表面にプラズマ処理を行うことで形成された酸化膜ま
たは窒化膜などの絶縁膜を、以下では、プラズマ処理絶縁膜とも記す。図102(B)に
おいては、絶縁膜110131がプラズマ処理絶縁膜である。一般的に、ガラス又はプラ
スチック等の基板上に薄膜トランジスタ等の半導体素子を設ける場合、ガラス又はプラス
チック等に含まれるNaなどの、アルカリ金属又はアルカリ土類金属等の不純物元素が半
導体素子に混入して汚染することによって、半導体素子の特性に影響を及ぼす恐れがある
。しかし、ガラス又はプラスチック等からなる基板の表面を窒化することにより、基板に
含まれるNaなどの、アルカリ金属又はアルカリ土類金属等の不純物元素が半導体素子に
混入するのを防止することができる。
【0841】
なお、プラズマ処理により表面を酸化する場合には、酸素雰囲気下(例えば、酸素(O
)と希ガス(He、Ne、Ar、Kr、Xeの少なくとも一つを含む)雰囲気下、または
、酸素と水素(H)と希ガス雰囲気下、または、一酸化二窒素と希ガス雰囲気下)でプ
ラズマ処理を行う。一方、プラズマ処理により半導体膜を窒化する場合には、窒素雰囲気
下(例えば、窒素(N)と希ガス(He、Ne、Ar、Kr、Xeの少なくとも一つを
含む)雰囲気下、または、窒素と水素と希ガス雰囲気下、または、NHと希ガス雰囲気
下)でプラズマ処理を行う。希ガスとしては、例えばArを用いることができる。あるい
は、ArとKrを混合したガスを用いてもよい。そのため、プラズマ処理絶縁膜は、プラ
ズマ処理に用いた希ガス(He、Ne、Ar、Kr、Xeの少なくとも一つを含む)を含
んでいる。たとえば、Arを用いた場合にはプラズマ処理絶縁膜にArが含まれている。
【0842】
また、プラズマ処理は、上記ガスの雰囲気中において、電子密度が1×1011cm−3
以上1×1013cm−3以下であり、プラズマの電子温度が0.5ev以上1.5eV
以下で行うことが好適である。プラズマの電子密度が高密度であり、被処理物付近での電
子温度が低いため、被処理物に対するプラズマによる損傷を防止することができる。また
、プラズマの電子密度が1×1011cm−3以上と高密度であるため、プラズマ処理を
用いて、被照射物を酸化または窒化することよって形成される酸化物または窒化膜は、C
VD法やスパッタ法等により形成された膜と比較して膜厚等が均一性に優れ、且つ緻密な
膜を形成することができる。あるいは、プラズマの電子温度が1eV以下と低いため、従
来のプラズマ処理や熱酸化法と比較して低温度で酸化または窒化処理を行うことができる
。たとえば、ガラス基板の歪点温度よりも100度以上低い温度でプラズマ処理を行って
も十分に酸化または窒化処理を行うことができる。なお、プラズマを形成するための周波
数としては、マイクロ波(2.45GHz)等の高周波を用いることができる。なお、以
下に特に断らない場合は、プラズマ処理として上記条件を用いて行うものとする。
【0843】
なお、図102(B)においては、基板110111の表面をプラズマ処理することによ
ってプラズマ処理絶縁膜を形成する場合を示しているが、本実施の形態は、基板1101
11の表面にプラズマ処理絶縁膜を形成しない場合も含む。
【0844】
なお、図102(C)乃至(G)においては、被処理物の表面をプラズマ処理することに
よって形成されるプラズマ処理絶縁膜を図示しないが、本実施の形態においては、基板1
10111、絶縁膜110112、半導体膜110113、110114、110115
、絶縁膜110116、絶縁膜110118、または絶縁膜110119の表面に、プラ
ズマ処理を行なうことによって形成されるプラズマ処理絶縁膜が存在する場合も含む。
【0845】
次に、基板110111上に公知の手段(スパッタ法、LPCVD法、プラズマCVD法
等)を用いて絶縁膜110112を形成する(図102(C))。絶縁膜110112と
しては、酸化珪素(SiOx)または酸化窒化珪素(SiOxNy)(x>y)を用いる
ことができる。
【0846】
ここで、絶縁膜110112の表面にプラズマ処理を行い、絶縁膜110112を酸化ま
たは窒化することによって、絶縁膜110112の表面にプラズマ処理絶縁膜を形成して
もよい。絶縁膜110112の表面を酸化することによって、絶縁膜110112の表面
を改質しピンホール等の欠陥の少ない緻密な膜を得ることができる。また、絶縁膜110
112の表面を酸化することによって、N原子の含有率が低いプラズマ処理絶縁膜を形成
することができるため、プラズマ処理絶縁膜に半導体膜を設けた場合にプラズマ処理絶縁
膜と半導体膜界面特性が向上する。また、プラズマ処理絶縁膜は、プラズマ処理に用いた
希ガス(He、Ne、Ar、Kr、Xeの少なくとも一つを含む)を含んでいる。なお、
プラズマ処理は上述した条件下で同様に行うことができる。
【0847】
次に、絶縁膜110112上に島状の半導体膜110113、110114を形成する(
図102(D))。島状の半導体膜110113、110114は、絶縁膜110112
上に公知の手段(スパッタ法、LPCVD法、プラズマCVD法等)を用いてシリコン(
Si)を主成分とする材料(例えばSixGe1−x等)等を用いて非晶質半導体膜を形
成し、当該非晶質半導体膜を結晶化させ、半導体膜を選択的にエッチングすることにより
設けることができる。なお、非晶質半導体膜の結晶化は、レーザ結晶化法、RTA又はフ
ァーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法
またはこれら方法を組み合わせた方法等の公知の結晶化法により行うことができる。なお
、ここでは、島状の半導体膜の端部を直角に近い形状(θ=85〜100°)で設ける。
あるいは、低濃度ドレイン領域となる半導体膜110114は、マスクを用いて不純物を
ドーピングすることによって形成されてもよい。
【0848】
ここで、半導体膜110113、110114の表面にプラズマ処理を行い、半導体膜1
10113、110114の表面を酸化または窒化することによって、半導体膜1101
13、110114の表面にプラズマ処理絶縁膜を形成してもよい。例えば、半導体膜1
10113、110114としてSiを用いた場合、プラズマ処理絶縁膜として、酸化珪
素(SiOx)または窒化珪素(SiNx)が形成される。あるいは、プラズマ処理によ
り半導体膜110113、110114を酸化させた後に、再度プラズマ処理を行うこと
によって窒化させてもよい。この場合、半導体膜110113、110114に接して酸
化珪素(SiOx)が形成され、当該酸化珪素の表面に窒化酸化珪素(SiNxOy)(
x>y)が形成される。なお、プラズマ処理により半導体膜を酸化する場合には、酸素雰
囲気下(例えば、酸素(O)と希ガス(He、Ne、Ar、Kr、Xeの少なくとも一
つを含む)雰囲気下、または、酸素と水素(H)と希ガス雰囲気下または一酸化二窒素
と希ガス雰囲気下)、でプラズマ処理を行う。一方、プラズマ処理により半導体膜を窒化
する場合には、窒素雰囲気下(例えば、窒素(N)と希ガス(He、Ne、Ar、Kr
、Xeの少なくとも一つを含む)雰囲気下、または、窒素と水素と希ガス雰囲気下または
NHと希ガス雰囲気下)、でプラズマ処理を行う。希ガスとしては、例えばArを用い
ることができる。また、ArとKrを混合したガスを用いてもよい。そのため、プラズマ
処理絶縁膜は、プラズマ処理に用いた希ガス(He、Ne、Ar、Kr、Xeの少なくと
も一つを含む)を含んでいる。たとえば、Arを用いた場合にはプラズマ処理絶縁膜にA
rが含まれている。
【0849】
次に、絶縁膜110116を形成する(図102(E))。絶縁膜110116は、公知
の手段(スパッタ法、LPCVD法、プラズマCVD法等)を用いて、酸化珪素(SiO
x)、窒化珪素(SiNx)、酸化窒化珪素(SiOxNy)(x>y)、窒化酸化珪素
(SiNxOy)(x>y)等の酸素または窒素を有する絶縁膜の単層構造、またはこれ
らの積層構造で設けることができる。なお、半導体膜110113、110114の表面
をプラズマ処理することにより、半導体膜110113、110114の表面にプラズマ
処理絶縁膜を形成した場合には、プラズマ処理絶縁膜を絶縁膜110116として用いる
ことも可能である。
【0850】
ここで、絶縁膜110116の表面にプラズマ処理を行い、絶縁膜110116の表面を
酸化または窒化することによって、絶縁膜110116の表面にプラズマ処理絶縁膜を形
成してもよい。なお、プラズマ処理絶縁膜は、プラズマ処理に用いた希ガス(He、Ne
、Ar、Kr、Xeの少なくとも一つを含む)を含んでいる。また、プラズマ処理は上述
した条件下で同様に行うことができる。
【0851】
あるいは、一旦酸素雰囲気下でプラズマ処理を行うことにより絶縁膜110116を酸化
させた後に、再度窒素雰囲気下でプラズマ処理を行うことにより窒化させてもよい。この
ように、絶縁膜110116にプラズマ処理を行い、絶縁膜110116の表面を酸化ま
たは窒化することによって、絶縁膜110116の表面を改質し緻密な膜を形成すること
ができる。プラズマ処理を行うことによって得られた絶縁膜は、CVD法やスパッタ法で
形成された絶縁膜と比較して緻密でピンホール等の欠陥も少ないため、薄膜トランジスタ
の特性を向上させることができる。
【0852】
次に、ゲート電極110117を形成する(図102(F))。ゲート電極110117
は、公知の手段(スパッタ法、LPCVD法、プラズマCVD法等)を用いて形成するこ
とができる。
【0853】
110101においては、ゲート電極110117を形成した後に不純物ドーピングを行
なうことで、ソース領域およびドレイン領域として用いる半導体膜110115を形成す
ることができる。
【0854】
110102においては、ゲート電極110117を形成した後に不純物ドーピングを行
なうことで、LDD領域として用いる110114と、半導体膜ソース領域およびドレイ
ン領域として用いる半導体膜110115を形成することができる。
【0855】
110103においては、ゲート電極110117を形成した後に不純物ドーピングを行
なうことで、LDD領域として用いる110114と、半導体膜ソース領域およびドレイ
ン領域として用いる半導体膜110115を形成することができる。
【0856】
110104においては、ゲート電極110117の側面にサイドウォール110121
を形成した後、不純物ドーピングを行なうことで、LDD領域として用いる110114
と、半導体膜ソース領域およびドレイン領域として用いる半導体膜110115を形成す
ることができる。
【0857】
なお、サイドウォール110121は、酸化珪素(SiOx)または窒化珪素(SiNx
)を用いることができる。サイドウォール110121をゲート電極110117の側面
に形成する方法としては、たとえば、ゲート電極110117を形成した後に、酸化珪素
(SiOx)または窒化珪素(SiNx)を公知の方法で成膜した後に、異方性エッチン
グによって酸化珪素(SiOx)または窒化珪素(SiNx)膜をエッチングする方法を
用いることができる。こうすることで、ゲート電極110117の側面にのみ酸化珪素(
SiOx)または窒化珪素(SiNx)膜を残すことができるので、ゲート電極1101
17の側面にサイドウォール110121を形成することができる。
【0858】
110105においては、ゲート電極110117を覆うようにマスク110122を形
成した後、不純物ドーピングを行なうことで、LDD(Loff)領域として用いる11
0114と、半導体膜ソース領域およびドレイン領域として用いる半導体膜110115
を形成することができる。
【0859】
110106においては、ゲート電極110117を形成した後に不純物ドーピングを行
なうことで、LDD(Lov)領域として用いる110114と、半導体膜ソース領域お
よびドレイン領域として用いる半導体膜110115を形成することができる。
【0860】
次に、絶縁膜110118を形成する(図102(G))。絶縁膜110118は、公知
の手段(スパッタ法やプラズマCVD法等)により、酸化珪素(SiOx)、窒化珪素(
SiNx)、酸化窒化珪素(SiOxNy)(x>y)、窒化酸化珪素(SiNxOy)
(x>y)等の酸素または窒素を有する絶縁膜やDLC(ダイヤモンドライクカーボン)
等の炭素を含む膜の単層構造、またはこれらの積層構造で設けることができる。
【0861】
ここで、絶縁膜110118の表面にプラズマ処理を行い、絶縁膜110118の表面を
酸化または窒化することによって、絶縁膜110118の表面にプラズマ処理絶縁膜を形
成してもよい。なお、プラズマ処理絶縁膜は、プラズマ処理に用いた希ガス(He、Ne
、Ar、Kr、Xeの少なくとも一つを含む)を含んでいる。また、プラズマ処理は上述
した条件下で同様に行うことができる。
【0862】
次に、絶縁膜110119を形成する。絶縁膜110119は、公知の手段(スパッタ法
やプラズマCVD法等)により、酸化珪素(SiOx)、窒化珪素(SiNx)、酸化窒
化珪素(SiOxNy)(x>y)、窒化酸化珪素(SiNxOy)(x>y)等の酸素
または窒素を有する絶縁膜やDLC(ダイヤモンドライクカーボン)等の炭素を含む膜を
用いることができる他に、エポキシ、ポリイミド、ポリアミド、ポリビニルフェノール、
ベンゾシクロブテン、アクリル等の有機材料やシロキサン樹脂の単層構造、またはこれら
の積層構造で設けることができる。なお、シロキサン樹脂とは、Si−O−Si結合を含
む樹脂に相当する。シロキサンは、シリコン(Si)と酸素(O)との結合で骨格構造が
構成される。置換基として、少なくとも水素を含む有機基(例えばアルキル基、芳香族炭
化水素)が用いられる。置換基として、フルオロ基を用いることもできる。あるいは、置
換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。また、プラ
ズマ処理絶縁膜には、プラズマ処理に用いた希ガス(He、Ne、Ar、Kr、Xeの少
なくとも一つを含む)が含まれており、例えばArを用いた場合にはプラズマ処理絶縁膜
中にArが含まれている。
【0863】
絶縁膜110119としてポリイミド、ポリアミド、ポリビニルフェノール、ベンゾシク
ロブテン、アクリル等の有機材料やシロキサン樹脂等を用いた場合、絶縁膜110119
の表面をプラズマ処理により酸化または窒化することにより、当該絶縁膜の表面を改質す
ることができる。表面を改質することによって、絶縁膜110119の強度が向上し開口
部形成時等におけるクラックの発生やエッチング時の膜減り等の物理的ダメージを低減す
ることが可能となる。また、絶縁膜110119の表面が改質されることによって、絶縁
膜110119上に導電膜110123を形成する場合に導電膜との密着性が向上する。
例えば、絶縁膜110119としてシロキサン樹脂を用いてプラズマ処理を用いて窒化を
行った場合、シロキサン樹脂の表面が窒化されることにより窒素または希ガスを含むプラ
ズマ処理絶縁膜が形成され、物理的強度が向上する。
【0864】
次に、半導体膜110115と電気的に接続された導電膜110123を形成するため、
絶縁膜110119、絶縁膜110118、絶縁膜110116にコンタクトホールを形
成する。なお、コンタクトホールの形状はテーパー状であってもよい。こうすることで、
導電膜110123のカバレッジを向上させることができる。
【0865】
なお、本実施の形態は、他の実施の形態と自由に組み合わせて実施することができる。
【0866】
なお、本実施形態における各々の図の内容は、他の図の内容と自由に組み合わせて実施す
ることができる。
【0867】
(実施の形態14)
本実施形態においては、本実施の形態を実施できる表示装置に適用できる発光素子の詳細
な構成について説明する。
【0868】
エレクトロルミネセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化
合物であるかによって区別され、一般的に、前者は有機EL素子、後者は無機EL素子と
呼ばれている。
【0869】
無機EL素子は、その素子構成により、分散型無機EL素子と薄膜型無機EL素子とに分
類される。前者は、発光材料の粒子をバインダ中に分散させた電界発光層を有し、後者は
、発光材料の薄膜からなる電界発光層を有している点に違いはあるが、高電界で加速され
た電子を必要とする点では共通である。なお、得られる発光のメカニズムとしては、ドナ
ー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光と、金属イオン
の内殻電子遷移を利用する局在型発光とがある。一般的に、分散型無機ELではドナー−
アクセプター再結合型発光、薄膜型無機EL素子では局在型発光である場合が多い。
【0870】
本実施の形態で用いることのできる発光材料は、母体材料と発光中心となる不純物元素と
で構成される。含有させる不純物元素を変化させることで、様々な色の発光を得ることが
できる。発光材料の作製方法としては、固相法や液相法(共沈法)などの様々な方法を用
いることができる。あるいは、噴霧熱分解法、複分解法、プレカーサーの熱分解反応によ
る方法、逆ミセル法やこれらの方法と高温焼成を組み合わせた方法、凍結乾燥法などの液
相法なども用いることができる。
【0871】
固相法は、母体材料と、不純物元素又は不純物元素を含む化合物を秤量し、乳鉢で混合、
電気炉で加熱、焼成を行い反応させ、母体材料に不純物元素を含有させる方法である。焼
成温度は、700〜1500℃が好ましい。温度が低すぎる場合は固相反応が進まず、温
度が高すぎる場合は母体材料が分解してしまうからである。なお、粉末状態で焼成を行っ
てもよいが、ペレット状態で焼成を行うことが好ましい。比較的高温での焼成を必要とす
るが、簡単な方法であるため、生産性がよく大量生産に適している。
【0872】
液相法(共沈法)は、母体材料又は母体材料を含む化合物と、不純物元素又は不純物元素
を含む化合物を溶液中で反応させ、乾燥させた後、焼成を行う方法である。発光材料の粒
子が均一に分布し、粒径が小さく低い焼成温度でも反応が進むことができる。
【0873】
発光材料に用いる母体材料としては、硫化物、酸化物、窒化物を用いることができる。
硫化物としては、例えば、硫化亜鉛(ZnS)、硫化カドミウム(CdS)、硫化カルシ
ウム(CaS)、硫化イットリウム(Y)、硫化ガリウム(Ga)、硫化ス
トロンチウム(SrS)、硫化バリウム(BaS)等を用いることができる。また、酸化
物としては、例えば、酸化亜鉛(ZnO)、酸化イットリウム(Y)等を用いるこ
とができる。また、窒化物としては、例えば、窒化アルミニウム(AlN)、窒化ガリウ
ム(GaN)、窒化インジウム(InN)等を用いることができる。さらに、セレン化亜
鉛(ZnSe)、テルル化亜鉛(ZnTe)等も用いることができ、硫化カルシウム−ガ
リウム(CaGa)、硫化ストロンチウム−ガリウム(SrGa)、硫化バ
リウム−ガリウム(BaGa)、等の3元系の混晶であってもよい。
【0874】
局在型発光の発光中心として、マンガン(Mn)、銅(Cu)、サマリウム(Sm)、テ
ルビウム(Tb)、エルビウム(Er)、ツリウム(Tm)、ユーロピウム(Eu)、セ
リウム(Ce)、プラセオジウム(Pr)などを用いることができる。なお、電荷補償と
して、フッ素(F)、塩素(Cl)などのハロゲン元素が添加されていてもよい。
【0875】
一方、ドナー−アクセプター再結合型発光の発光中心として、ドナー準位を形成する第1
の不純物元素及びアクセプター準位を形成する第2の不純物元素を含む発光材料を用いる
ことができる。第1の不純物元素は、例えば、フッ素(F)、塩素(Cl)、アルミニウ
ム(Al)等を用いることができる。第2の不純物元素としては、例えば、銅(Cu)、
銀(Ag)等を用いることができる。
【0876】
ドナー−アクセプター再結合型発光の発光材料を固相法を用いて合成する場合、母体材料
と、第1の不純物元素又は第1の不純物元素を含む化合物と、第2の不純物元素又は第2
の不純物元素を含む化合物をそれぞれ秤量し、乳鉢で混合した後、電気炉で加熱、焼成を
行う。母体材料としては、上述した母体材料を用いることができ、第1の不純物元素又は
第1の不純物元素を含む化合物としては、例えば、フッ素(F)、塩素(Cl)、硫化ア
ルミニウム(Al)等を用いることができ、第2の不純物元素又は第2の不純物元
素を含む化合物としては、例えば、銅(Cu)、銀(Ag)、硫化銅(CuS)、硫化
銀(AgS)等を用いることができる。焼成温度は、700〜1500℃が好ましい。
温度が低すぎる場合は固相反応が進まず、温度が高すぎる場合は母体材料が分解してしま
うからである。なお、粉末状態で焼成を行ってもよいが、ペレット状態で焼成を行うこと
が好ましい。
【0877】
また、固相反応を利用する場合の不純物元素として、第1の不純物元素と第2の不純物元
素で構成される化合物を組み合わせて用いてもよい。この場合、不純物元素が拡散されや
すく、固相反応が進みやすくなるため、均一な発光材料を得ることができる。さらに、余
分な不純物元素が入らないため、純度の高い発光材料が得ることができる。第1の不純物
元素と第2の不純物元素で構成される化合物としては、例えば、塩化銅(CuCl)、塩
化銀(AgCl)等を用いることができる。
【0878】
なお、これらの不純物元素の濃度は、母体材料に対して0.01〜10atom%であれ
ばよく、好ましくは0.05〜5atom%の範囲である。
【0879】
薄膜型無機ELの場合、電界発光層は、上記発光材料を含む層であり、抵抗加熱蒸着法、
電子ビーム蒸着(EB蒸着)法等の真空蒸着法、スパッタリング法等の物理気相成長法(
PVD)、有機金属CVD法、ハイドライド輸送減圧CVD法等の化学気相成長法(CV
D)、原子エピタキシ法(ALE)等を用いて形成することができる。
【0880】
図103(A)乃至(C)に発光素子として用いることのできる薄膜型無機EL素子の一
例を示す。図103(A)乃至(C)において、発光素子は、第1の電極層120100
、電界発光層120102、第2の電極層120103を含む。
【0881】
図103(B)及び図103(C)に示す発光素子は、図103(A)の発光素子におい
て、電極層と電界発光層間に絶縁層を設ける構造である。図103(B)に示す発光素子
は、第1の電極層120100と電界発光層120102との間に絶縁層120104を
有し、図103(C)に示す発光素子は、第1の電極層120100と電界発光層120
102との間に絶縁層120105、第2の電極層120103と電界発光層12010
2との間に絶縁層120106とを有している。このように絶縁層は電界発光層を挟持す
る一対の電極層のうち一方の間にのみ設けてもよいし、両方の間に設けてもよい。また、
絶縁層は単層でもよいし複数層を有する積層でもよい。
【0882】
なお、図103(B)では第1の電極層120100に接するように絶縁層120104
が設けられているが、絶縁層と電界発光層の順番を逆にして、第2の電極層120103
に接するように絶縁層120104を設けてもよい。
【0883】
分散型無機ELの場合、粒子状の発光材料をバインダ中に分散させ膜状の電界発光層を形
成する。粒子状に加工する。発光材料の作製方法によって、十分に所望の大きさの粒子が
得られない場合は、乳鉢等で粉砕などによって粒子状に加工すればよい。バインダとは、
粒状の発光材料を分散した状態で固定し、電界発光層としての形状に保持するための物質
である。発光材料は、バインダによって電界発光層中に均一に分散し固定される。
【0884】
分散型無機ELの場合、電界発光層の形成方法は、選択的に電界発光層を形成できる液滴
吐出法や、印刷法(スクリーン印刷やオフセット印刷など)、スピンコート法などの塗布
法、ディッピング法、ディスペンサ法などを用いることもできる。膜厚は特に限定される
ことはないが、好ましくは、10〜1000nmの範囲である。また、発光材料及びバイ
ンダを含む電界発光層において、発光材料の割合は50wt%以上80wt%以下とする
よい。
【0885】
図104(A)乃至(C)に発光素子として用いることのできる分散型無機EL素子の一
例を示す。図104(A)における発光素子は、第1の電極層120200、電界発光層
120202、第2の電極層120203の積層構造を有し、電界発光層120202中
にバインダによって保持された発光材料120201を含む。
【0886】
本実施の形態に用いることのできるバインダは、絶縁材料を用いることができる。絶縁材
料としては、有機材料および無機材料を用いることができる。あるいは、有機材料及び無
機材料の混合材料を用いてもよい。有機絶縁材料としては、シアノエチルセルロース系樹
脂のように、比較的誘電率の高いポリマーや、ポリエチレン、ポリプロピレン、ポリスチ
レン系樹脂、シリコーン樹脂、エポキシ樹脂、フッ化ビニリデンなどの樹脂を用いること
ができる。あるいは、芳香族ポリアミド、ポリベンゾイミダゾール(polybenzi
midazole)などの耐熱性高分子、又はシロキサン樹脂を用いてもよい。なお、シ
ロキサン樹脂とは、Si−O−Si結合を含む樹脂に相当する。シロキサンは、シリコン
(Si)と酸素(O)との結合で骨格構造が構成される。置換基として、少なくとも水素
を含む有機基(例えばアルキル基、芳香族炭化水素)が用いられる。置換基として、フル
オロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ
基とを用いてもよい。あるいは、ポリビニルアルコール、ポリビニルブチラールなどのビ
ニル樹脂、フェノール樹脂、ノボラック樹脂、アクリル樹脂、メラミン樹脂、ウレタン樹
脂、オキサゾール樹脂(ポリベンゾオキサゾール)等の樹脂材料を用いてもよい。これら
の樹脂に、チタン酸バリウム(BaTiO)やチタン酸ストロンチウム(SrTiO3
)などの高誘電率の微粒子を適度に混合して誘電率を調整することもできる。
【0887】
バインダに含まれる無機絶縁材料としては、酸化珪素(SiOx)、窒化珪素(SiNx
)、酸素及び窒素を含む珪素、窒化アルミニウム(AlN)、酸素及び窒素を含むアルミ
ニウム、酸素及び窒素を含む酸化アルミニウム(Al)、酸化チタン(TiO
、BaTiO、SrTiO、チタン酸鉛(PbTiO)、ニオブ酸カリウム(KN
bO)、ニオブ酸鉛(PbNbO)、酸化タンタル(Ta)、タンタル酸バリ
ウム(BaTa)、タンタル酸リチウム(LiTaO)、酸化イットリウム(Y
)、酸化ジルコニウム(ZrO)、ZnSその他の無機絶縁性材料を含む物質か
ら選ばれた材料で形成することができる。有機材料に、誘電率の高い無機材料を含ませる
(添加等によって)ことによって、発光材料及びバインダよりなる電界発光層の誘電率を
より制御することができ、より誘電率を大きくすることができる。
【0888】
作製工程において、発光材料はバインダを含む溶液中に分散される。本実施の形態に用い
ることのできるバインダを含む溶液の溶媒としては、バインダ材料が溶解し、電界発光層
を形成する方法(各種ウエットプロセス)及び所望の膜厚に適した粘度の溶液を作製でき
るような溶媒を適宜選択すればよい。たとえば、溶媒として有機溶媒等を用いることがで
きる。バインダとしてシロキサン樹脂を用いる場合は、プロピレングリコールモノメチル
エーテル、プロピレングリコールモノメチルエーテルアセテート(PGMEAともいう)
、3−メトシキ−3メチル−1−ブタノール(MMBともいう)などを溶媒として用いる
ことができる。
【0889】
図104(B)及び図104(C)に示す発光素子は、図104(A)の発光素子におい
て、電極層と電界発光層間に絶縁層を設ける構造である。図104(B)に示す発光素子
は、第1の電極層120200と電界発光層120202との間に絶縁層120204を
有し、図104(C)に示す発光素子は、第1の電極層120200と電界発光層120
202との間に絶縁層120205、第2の電極層120203と電界発光層12020
2との間に絶縁層120206とを有している。このように絶縁層は電界発光層を挟持す
る一対の電極層のうち一方の間にのみ設けてもよいし、両方の間に設けてもよい。また絶
縁層は単層でもよいし複数層を有する積層でもよい。
【0890】
また、図104(B)では第1の電極層120200に接するように絶縁層120204
が設けられているが、絶縁層と電界発光層の順番を逆にして、第2の電極層120203
に接するように絶縁層120204を設けてもよい。
【0891】
図103における絶縁層120104、図104における絶縁層120204のような絶
縁層に用いることのできる材料は、絶縁耐性が高く、緻密な膜質であることが好ましい。
さらには、誘電率が高いことが好ましい。例えば、酸化シリコン(SiO)、酸化イッ
トリウム(Y)、酸化チタン(TiO)、酸化アルミニウム(Al)、酸
化ハフニウム(HfO)、酸化タンタル(Ta)、チタン酸バリウム(BaTi
)、チタン酸ストロンチウム(SrTiO)、チタン酸鉛(PbTiO)、窒化
シリコン(Si)、酸化ジルコニウム(ZrO)等やこれらの混合膜又は2種以
上の積層膜を用いることができる。これらの絶縁膜は、スパッタリング、蒸着、CVD等
により成膜することができる。また、絶縁層はこれら絶縁材料の粒子をバインダ中に分散
して成膜してもよい。バインダ材料は、電界発光層に含まれるバインダと同様な材料、方
法を用いて形成すればよい。膜厚は特に限定されることはないが、好ましくは10〜10
00nmの範囲である。
【0892】
本実施の形態で示す発光素子は、電界発光層を挟持する一対の電極層間に電圧を印加する
ことで発光が得られるが、直流駆動又は交流駆動のいずれにおいても動作することができ
る。
【0893】
なお、本実施の形態は、他の実施の形態と自由に組み合わせて実施することができる。
【0894】
なお、本実施形態における各々の図の内容は、他の図の内容と自由に組み合わせて実施す
ることができる。
【0895】
(実施の形態15)
本実施形態においては、本実施の形態を実施できる表示装置の一例、特に光学的な取り扱
いを行なう場合について説明する。
【0896】
図105(A)及び(B)に示す背面投影型表示装置130100は、プロジェクタユニ
ット130111、ミラー130112、スクリーンパネル130101を備えている。
その他に、スピーカ130102、操作スイッチ類130104を備えていてもよい。こ
のプロジェクタユニット130111は、背面投影型表示装置130100の筐体130
110の下部に配設され、映像信号に基づいて映像を映し出す投射光をミラー13011
2に向けて投射する。背面投影型表示装置130100はスクリーンパネル130101
の背面から投影される映像を表示する構成となっている。
【0897】
一方、図106は、前面投影型表示装置130200を示している。前面投影型表示装
置130200は、プロジェクタユニット130111と投射光学系130201を備え
ている。この投射光学系130201は前面に配設するスクリーン等に映像を投影する構
成となっている。
【0898】
図105に示す背面投影型表示装置130100、図106に示す前面投影型表示装置
130200に適用されるプロジェクタユニット130111の構成を以下に説明する。
【0899】
図107は、プロジェクタユニット130111の一構成例を示している。このプロジ
ェクタユニット130111は、光源ユニット130301及び変調ユニット13030
4を備えている。光源ユニット130301は、レンズ類を含んで構成される光源光学系
130303と、光源ランプ130302を備えている。光源ランプ130302は迷光
が拡散しないように筐体内に収納されている。光源ランプ130302としては、大光量
の光を放射可能な、例えば、高圧水銀ランプやキセノンランプなどが用いられる。光源光
学系130303は、光学レンズ、偏光機能を有するフィルム、位相差を調節するための
フィルム、IRフィルム等を適宜設けて構成される。そして、光源ユニット130301
は、放射光が変調ユニット130304に入射するように配設されている。変調ユニット
130304は、複数の表示パネル130308、カラーフィルター、ダイクロイックミ
ラー130305、全反射ミラー130306、プリズム130309、投射光学系13
0310を備えている。光源ユニット130301から放射された光は、ダイクロイック
ミラー130305で複数の光路に分離される。
【0900】
各光路には、所定の波長若しくは波長帯の光を透過するカラーフィルターと、表示パネ
ル130308が備えられている。透過型である表示パネル130308は映像信号に基
づいて透過光を変調する。表示パネル130308を透過した各色の光は、プリズム13
0309に入射し投射光学系130310を通して、スクリーン上に映像を表示する。な
お、フレネルレンズがミラー及びスクリーンの間に配設されていてもよい。そして、プロ
ジェクタユニット130111によって投射されミラーで反射される投影光は、フレネル
レンズによって概略平行光に変換され、スクリーンに投影される。
【0901】
図108で示すプロジェクタユニット130111は、反射型表示パネル130407
、130408、130409を備えた構成を示している。
【0902】
図108で示すプロジェクタユニット130111は、光源ユニット130301と変
調ユニット130400を備えている。光源ユニット130301は、図107と同様の
構成であってもよい。光源ユニット130301からの光は、ダイクロイックミラー13
0401、130402、全反射ミラー130403により、複数の光路に分けられて、
偏光ビームスプリッタ130404、130405、130406に入射する。偏光ビー
ムスプリッタ130404、130405、130406は、各色に対応する反射型表示
パネル130407、130408、130409に対応して設けられている。反射型表
示パネル130407、130408、130409は、映像信号に基づいて反射光を変
調する。反射型表示パネル130407、130408、130409で反射された各色
の光は、プリズム130309に入射することで合成されて、投射光学系130411を
通して投射される。
【0903】
光源ユニット130301から放射された光は、ダイクロイックミラー130401で
赤の波長領域の光のみを透過し、緑および青の波長領域の光を反射する。さらに、ダイク
ロイックミラー130402では、緑の波長領域の光のみが反射される。ダイクロイック
ミラー130401を透過した赤の波長領域の光は、全反射ミラー130403で反射さ
れ、偏光ビームスプリッタ130404へ入射する、また、青の波長領域の光は偏光ビー
ムスプリッタ130405へ入射し、緑の波長領域の光は偏光ビームスプリッタ1304
06に入射する。偏光ビームスプリッタ130404、130405、130406は、
入射光をP偏光とS偏光とに分離する機能を有し、且つP偏光のみを透過させる機能を有
している。反射型表示パネル130407、130408、130409は、映像信号に
基づいて、入射した光を偏光する。
【0904】
各色に対応する反射型表示パネル130407、130408、130409には各色
に対応するS偏光のみが入射する。なお、反射型表示パネル130407、130408
、130409は液晶パネルであってもよい。このとき、液晶パネルは電界制御複屈折モ
ード(ECB)で動作する。また、液晶分子は基板に対してある角度をもって垂直配向し
ている。よって、反射型表示パネル130407、130408、130409は画素が
オフ状態にある時は入射光の偏光状態を変化させないで反射させるように表示分子が配向
している。また、画素がオン状態にある時は表示分子の配向状態が変化し、入射光の偏光
状態が変化する。
【0905】
図108に示すプロジェクタユニット130111は、図105に示す背面投影型表示
装置130100及び、図106に示す前面投影型表示装置130200に適用すること
ができる。
【0906】
図109で示すプロジェクタユニットは単板式の構成を示している。図109(A)に
示したプロジェクタユニット130111は、光源ユニット130301、表示パネル1
30507、投射光学系130511、位相差板130504を備えている。投射光学系
130511は一つ又は複数のレンズにより構成されている。表示パネル130507に
はカラーフィルターが備えられていてもよい。
【0907】
図109(B)は、フィールドシーケンシャル方式で動作するプロジェクタユニット1
30111の構成を示している。フィールドシーケンシャル方式は、赤、緑、青などの各
色の光を時間的にずらせて順次表示パネルに入射させて、カラーフィルター無しでカラー
表示を行う方式である。特に、入力信号変化に対する応答速度の大きい表示パネルと組み
合わせると、高精細な映像を表示することができる。図109(B)では、光源ユニット
130301と表示パネル130508の間に、赤、緑、青などの複数のカラーフィルタ
ーが備えられた回動式のカラーフィルター板130505を備えている。
【0908】
図109(C)で示すプロジェクタユニット130111は、カラー表示の方式として
、マクロレンズを使った色分離方式の構成を示している。この方式は、マイクロレンズア
レイ130506を表示パネル130509の光入射側に備え、各色の光をそれぞれの方
向から照明することでカラー表示を実現する方式である。この方式を採用するプロジェク
タユニット130111は、カラーフィルターによる光の損失が少ないので、光源ユニッ
ト130301からの光を有効に利用することができるという特徴を有している。図10
9(C)に示すプロジェクタユニット130111は、表示パネル130509に対して
各色の光をそれぞれの方向から照明するように、ダイクロイックミラー130501、ダ
イクロイックミラー130502、赤色光用ダイクロイックミラー130503を備えて
いる。
【0909】
なお、本実施の形態は、他の実施の形態と自由に組み合わせて実施することができる。
【0910】
なお、本実施形態における各々の図の内容は、他の図の内容と自由に組み合わせて実施す
ることができる。
【0911】
(実施の形態16)
本実施形態においては、本実施の形態に係る電子機器の例について説明する。
【0912】
図110は表示パネル900101と、回路基板900111を組み合わせた表示パネル
モジュールを示している。表示パネル900101は画素部900102、走査線駆動回
路900103及び信号線駆動回路900104を有している。回路基板900111に
は、例えば、コントロール回路900112及び信号分割回路900113などが形成さ
れている。表示パネル900101と回路基板900111とは接続配線900114に
よって接続されている。接続配線にはFPC等を用いることができる。
【0913】
表示パネル900101は、画素部900102と一部の周辺駆動回路(複数の駆動回路
のうち動作周波数の低い駆動回路)を基板上にTFTを用いて一体形成し、一部の周辺駆
動回路(複数の駆動回路のうち動作周波数の高い駆動回路)をICチップ上に形成し、そ
のICチップをCOG(Chip On Glass)などで表示パネル900101に
実装してもよい。こうすることで、回路基板900111の面積を削減でき、小型の表示
装置を得ることができる。あるいは、そのICチップをTAB(Tape Auto B
onding)やプリント基板を用いて表示パネル900101に実装してもよい。こう
することで、表示パネル900101の面積を小さくできるので、額縁サイズの小さい表
示装置を得ることができる。
【0914】
例えば、消費電力の低減を図るため、ガラス基板上にTFTを用いて画素部を形成し、全
ての周辺駆動回路をICチップ上に形成し、そのICチップをCOGまたはTABで表示
パネルに実装してもよい。
【0915】
図110に示した表示パネルモジュールによって、テレビ受像機を完成させることができ
る。図111は、テレビ受像機の主要な構成を示すブロック図である。チューナ9002
01は映像信号と音声信号を受信する。映像信号は、映像信号増幅回路900202と、
映像信号増幅回路900202から出力される信号を赤、緑、青の各色に対応した色信号
に変換する映像信号処理回路900203と、その映像信号を駆動回路の入力仕様に変換
するためのコントロール回路900212により処理される。コントロール回路9002
12は、走査線側と信号線側にそれぞれ信号を出力する。デジタル駆動する場合には、信
号線側に信号分割回路900213を設け、入力デジタル信号をm個(mは正の整数)に
分割して供給する構成としても良い。
【0916】
チューナ900201で受信した信号のうち、音声信号は音声信号増幅回路900205
に送られ、その出力は音声信号処理回路900206を経てスピーカー900207に供
給される。制御回路900208は受信局(受信周波数)及び音量の制御情報を入力部9
00209から受け、チューナ900201や音声信号処理回路900206に信号を送
出する。
【0917】
また、図111とは別の形態の表示パネルモジュールを組み込んだテレビ受像器について
図112(A)に示す。図112(A)において、筐体900301内に収められた表示
画面900302は、表示パネルモジュールで形成される。なお、スピーカー90030
3、操作スイッチ900304などが適宜備えられていてもよい。
【0918】
また、図112(B)に、ワイヤレスでディスプレイのみを持ち運び可能なテレビ受像器
を示す。筐体900312にはバッテリー及び信号受信器が内蔵されており、そのバッテ
リーで表示部900313やスピーカー部900317を駆動させる。バッテリーは充電
器900310で繰り返し充電が可能となっている。また、充電器900310は映像信
号を送受信することが可能で、その映像信号をディスプレイの信号受信器に送信すること
ができる。筐体900312は操作キー900316によって制御する。あるいは、図1
12(B)に示す装置は、操作キー900316を操作することによって、筐体9003
12から充電器900310に信号を送ることが可能である、映像音声双方向通信装置で
あってもよい。あるいは、操作キー900316を操作することによって、筐体9003
12から充電器900310に信号を送り、さらに充電器900310が送信できる信号
を他の電子機器に受信させることによって、他の電子機器の通信制御も可能である、汎用
遠隔制御装置であってもよい。本実施の形態は表示部900313に適用することができ
る。
【0919】
図113(A)は、表示パネル900401とプリント配線基板900402を組み合わ
せたモジュールを示している。表示パネル900401は、複数の画素が設けられた画素
部900403と、第1の走査線駆動回路900404、第2の走査線駆動回路9004
05と、選択された画素にビデオ信号を供給する信号線駆動回路900406を備えてい
てもよい。
【0920】
プリント配線基板900402には、コントローラ900407、中央処理装置(CPU
)900408、メモリ900409、電源回路900410、音声処理回路90041
1及び送受信回路900412などが備えられている。プリント配線基板900402と
表示パネル900401は、フレキシブル配線基板(FPC)900413により接続さ
れている。プリント配線基板(FPC)900413には、保持容量、バッファ回路など
を設け、電源電圧や信号にノイズがのったり、信号の立ち上がりが鈍ったりすることを防
ぐ構成としても良い。また、コントローラ900407、音声処理回路900411、メ
モリ900409、中央処理装置(CPU)900408、電源回路900410などは
、COG(Chip On Glass)方式を用いて表示パネル900401に実装す
ることもできる。COG方式により、プリント配線基板900402の規模を縮小するこ
とができる。
【0921】
プリント配線基板900402に備えられたインターフェース(I/F)部900414
を介して、各種制御信号の入出力が行われる。また、アンテナとの間の信号の送受信を行
うためのアンテナ用ポート900415が、プリント配線基板900402に設けられて
いる。
【0922】
図113(B)は、図113(A)に示したモジュールのブロック図を示す。このモジュ
ールは、メモリ900409としてVRAM900416、DRAM900417、フラ
ッシュメモリ900418などが含まれている。VRAM900416にはパネルに表示
する画像のデータが、DRAM900417には画像データまたは音声データが、フラッ
シュメモリには各種プログラムが記憶されている。
【0923】
電源回路900410は、表示パネル900401、コントローラ900407、中央処
理装置(CPU)900408、音声処理回路900411、メモリ900409、送受
信回路900412を動作させる電力を供給する。またパネルの仕様によっては、電源回
路900410に電流源が備えられている場合もある。
【0924】
中央処理装置(CPU)900408は、制御信号生成回路900420、デコーダ90
0421、レジスタ900422、演算回路900423、RAM900424、中央処
理装置(CPU)900408用のインターフェース900419などを有している。イ
ンターフェース900419を介して中央処理装置(CPU)900408に入力された
各種信号は、一旦、レジスタ900422に保持された後、演算回路900423、デコ
ーダ900421などに入力される。演算回路900423では、入力された信号に基づ
き演算を行い、各種命令を送る場所を指定する。一方、デコーダ900421に入力され
た信号はデコードされ、制御信号生成回路900420に入力される。制御信号生成回路
900420は入力された信号に基づき、各種命令を含む信号を生成し、演算回路900
423において指定された場所、具体的にはメモリ900409、送受信回路90041
2、音声処理回路900411、コントローラ900407などに送る。
【0925】
メモリ900409、送受信回路900412、音声処理回路900411、コントロー
ラ900407は、それぞれ受けた命令に従って動作する。以下その動作について簡単に
説明する。
【0926】
入力手段900425から入力された信号は、インターフェイス(I/F)部90041
4を介してプリント配線基板900402に実装された中央処理装置(CPU)9004
08に送られる。制御信号生成回路900420は、ポインティングデバイスやキーボー
ドなどの入力手段900425から送られてきた信号に従い、VRAM900416に格
納してある画像データを所定のフォーマットに変換し、コントローラ900407に送付
する。
【0927】
コントローラ900407は、パネルの仕様に合わせて中央処理装置(CPU)9004
08から送られてきた画像データを含む信号にデータ処理を施し、表示パネル90040
1に供給する。またコントローラ900407は、電源回路900410から入力された
電源電圧や中央処理装置(CPU)900408から入力された各種信号をもとに、Hs
ync信号、Vsync信号、クロック信号CLK、交流電圧(AC Cont)、切り
替え信号L/Rを生成し、表示パネル900401に供給する。
【0928】
送受信回路900412では、アンテナ900428において電波として送受信される信
号が処理されており、具体的にはアイソレータ、バンドパスフィルタ、VCO(Volt
age Controlled Oscillator)、LPF(Low Pass
Filter)、カプラ、バランなどの高周波回路を含んでいてもよい。送受信回路90
0412において送受信される信号のうち音声情報を含む信号が、中央処理装置(CPU
)900408からの命令に従って、音声処理回路900411に送られる。
【0929】
中央処理装置(CPU)900408の命令に従って送られてきた音声情報を含む信号は
、音声処理回路900411において音声信号に復調され、スピーカー900427に送
られる。またマイク900426から送られてきた音声信号は、音声処理回路90041
1において変調され、中央処理装置(CPU)900408からの命令に従って、送受信
回路900412に送られる。
【0930】
コントローラ900407、中央処理装置(CPU)900408、電源回路90041
0、音声処理回路900411、メモリ900409を、本実施形態のパッケージとして
実装することができる。
【0931】
勿論、本実施の形態はテレビ受像機に限定されず、パーソナルコンピュータのモニタをは
じめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など特に大面
積の表示媒体として様々な用途に適用することができる。
【0932】
次に、図114を参照して、本実施の形態に係る携帯電話の構成例について説明する。
【0933】
表示パネル900501はハウジング900530に脱着自在に組み込まれる。ハウジン
グ900530は表示パネル900501のサイズに合わせて、形状や寸法を適宜変更す
ることができる。表示パネル900501を固定したハウジング900530はプリント
基板900531に嵌入されモジュールとして組み立てられる。
【0934】
表示パネル900501はFPC900513を介してプリント基板900531に接続
される。プリント基板900531には、スピーカー900532、マイクロフォン90
0533、送受信回路900534、CPU及びコントローラなどを含む信号処理回路9
00535が形成されている。このようなモジュールと、入力手段900536、バッテ
リー900537を組み合わせ、筐体900539に収納する。表示パネル900501
の画素部は筐体900539に形成された開口窓から視認できように配置する。
【0935】
表示パネル900501は、画素部と一部の周辺駆動回路(複数の駆動回路のうち動作周
波数の低い駆動回路)を基板上にTFTを用いて一体形成し、一部の周辺駆動回路(複数
の駆動回路のうち動作周波数の高い駆動回路)をICチップ上に形成し、そのICチップ
をCOG(Chip On Glass)で表示パネル900501に実装しても良い。
あるいは、そのICチップをTAB(Tape Auto Bonding)やプリント
基板を用いてガラス基板と接続してもよい。このような構成とすることで、表示装置の低
消費電力化を図り、携帯電話機の一回の充電による使用時間を長くすることができる。ま
た、携帯電話機の低コスト化を図ることができる。
【0936】
また、図115で示す携帯電話機は、操作スイッチ類900604、マイクロフォン90
0605などが備えられた本体(A)900601と、表示パネル(A)900608、
表示パネル(B)900609、スピーカー900606などが備えられた本体(B)9
00602とが、蝶番900610で開閉可能に連結されている。表示パネル(A)90
0608と表示パネル(B)900609は、回路基板900607と共に本体(B)9
00602の筐体900603の中に収納される。表示パネル(A)900608及び表
示パネル(B)900609の画素部は筐体900603に形成された開口窓から視認で
きるように配置される。
【0937】
表示パネル(A)900608と表示パネル(B)900609は、その携帯電話機90
0600の機能に応じて画素数などの仕様を適宜設定することができる。例えば、表示パ
ネル(A)900608を主画面とし、表示パネル(B)900609を副画面として組
み合わせることができる。
【0938】
本実施形態に係る携帯電話機は、その機能や用途に応じてさまざまな態様に変容し得る。
例えば、蝶番900610の部位に撮像素子を組み込んで、カメラ付きの携帯電話機とし
ても良い。また、操作スイッチ類900604、表示パネル(A)900608、表示パ
ネル(B)900609を一つの筐体内に納めた構成としても、上記した作用効果を奏す
ることができる。また、表示部を複数個そなえた情報表示端末に本実施形態の構成を適用
しても、同様な効果を得ることができる。
【0939】
本実施の形態は様々な電子機器に適用することができる。具体的には、電子機器の表示部
に適用することができる。そのような電子機器として、ビデオカメラ、デジタルカメラ、
ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置(カーオーディオ、オ
ーディオコンポ等)、コンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ
、携帯電話、携帯型ゲーム機又は電子書籍等)、記録媒体を備えた画像再生装置(具体的
にはDigital Versatile Disc(DVD)等の記録媒体を再生し、
その画像を表示しうるディスプレイを備えた装置)などが挙げられる。
【0940】
図116(A)はディスプレイであり、筐体900711、支持台900712、表示部
900713等を含む。
【0941】
図116(B)はカメラであり、本体900721、表示部900722、受像部900
723、操作キー900724、外部接続ポート900725、シャッター900726
等を含む。
【0942】
図116(C)はコンピュータであり、本体900731、筐体900732、表示部9
00733、キーボード900734、外部接続ポート900735、ポインティングデ
バイス900736等を含む。
【0943】
図116(D)はモバイルコンピュータであり、本体900741、表示部900742
、スイッチ900743、操作キー900744、赤外線ポート900745等を含む。
【0944】
図116(E)は記録媒体を備えた携帯型の画像再生装置(たとえば、DVD再生装置)
であり、本体900751、筐体900752、表示部(A)900753、表示部(B
)900754、記録媒体(DVD等)読み込み部900755、操作キー900756
、スピーカー部900757等を含む。表示部(A)900753は主として画像情報を
表示し、表示部(B)900754は主として文字情報を表示することができる。
【0945】
図116(F)はゴーグル型ディスプレイであり、本体900761、表示部90076
2、イヤホン900763、支持部900764を含む。
【0946】
図116(G)は携帯型遊技機であり、筐体900771、表示部900772、スピー
カー部900773、操作キー900774、記憶媒体挿入部900775等を含む。本
実施の形態の表示装置を表示部900772に用いた携帯型遊技機は、鮮やかな色彩を表
現することができる。
【0947】
図116(H)はテレビ受像機能付きデジタルカメラであり、本体900781、表示部
900782、操作キー900783、スピーカー900784、シャッター90078
5、受像部900786、アンテナ900787等を含む。
【0948】
図116(A)乃至(E)に示したように、本実施の形態に係る電子機器は、何らかの情
報を表示するための表示部を有することを特徴とする。
【0949】
次に、本実施の形態に係る半導体装置の応用例を説明する。
【0950】
図117に、本実施の形態に係る半導体装置を、建造物と一体にして設けた例について示
す。図117は、筐体900810、表示部900811、操作部であるリモコン装置9
00812、スピーカー部900813等を含む。本実施の形態に係る半導体装置は、壁
かけ型として建物と一体となっており、設置するスペースを広く必要とすることなく設置
可能である。
【0951】
図118に、建造物内に本実施の形態に係る半導体装置を、建造物と一体にして設けた別
の例について示す。表示パネル900901は、ユニットバス900902と一体に取り
付けられており、入浴者は表示パネル900901の視聴が可能になる。表示パネル90
0901は入浴者が操作することで情報を表示し、広告や娯楽手段として利用できる機能
を有する。
【0952】
なお、本実施の形態に係る半導体装置は、図118で示したユニットバス900902の
側壁だけではなく、様々な場所に設置することができる。たとえば、鏡面の一部や浴槽自
体と一体にするなどとしてもよい。このとき、表示パネル900901の形状は、鏡面や
浴槽の形状に合わせたものとなっていてもよい。
【0953】
図119に、本実施の形態に係る半導体装置を、建造物と一体にして設けた別の例につい
て示す。表示パネル901002は、柱状体901001の曲面に合わせて湾曲させて取
り付けられている。なお、ここでは柱状体901001を電柱として説明する。
【0954】
図119に示す表示パネル901002は、人間の視点より高い位置に設けられている。
電柱のように屋外で繰り返し林立している建造物に表示パネル901002を設置するこ
とで、不特定多数の視認者に広告を行なうことができる。ここで、表示パネル90100
2は、外部からの制御により、同じ画像を表示させること、また、瞬時に画像を切替える
ことが容易であるため、極めて効率的な情報表示、及び広告効果が期待できる。また、表
示パネル901002に自発光型の表示素子を設けることで、夜間であっても、視認性の
高い表示媒体として有用であるといえる。また、電柱に設置することで、表示パネル90
1002の電力供給手段の確保が容易である。また、災害発生時などの非常事態の際には
、被災者に素早く正確な情報を伝達する手段ともなり得る。
【0955】
なお、表示パネル901002としては、たとえば、フィルム状の基板に有機トランジス
タなどのスイッチング素子を設けて表示素子を駆動することにより画像の表示を行なう表
示パネルを用いることができる。
【0956】
なお、本実施形態において、建造物として壁、柱状体、ユニットバスを例としたが、本実
施形態はこれに限定されず、様々な建造物に本実施の形態に係る半導体装置を設置するこ
とができる。
【0957】
次に、本実施の形態に係る半導体装置を、移動体と一体にして設けた例について示す。
【0958】
図120は、本実施の形態に係る半導体装置を、自動車と一体にして設けた例について示
した図である。表示パネル901102は、自動車の車体901101と一体に取り付け
られており、車体の動作や車体内外から入力される情報をオンデマンドに表示することが
できる。また、ナビゲーション機能を有していてもよい。
【0959】
なお、本実施の形態に係る半導体装置は、図120で示した車体901101だけではな
く、様々な場所に設置することができる。たとえば、ガラス窓、ドア、ハンドル、シフト
レバー、座席シート、ルームミラー等と一体にしてもよい。このとき、表示パネル901
102の形状は、設置するものの形状に合わせたものとなっていてもよい。
【0960】
図121は、本実施の形態に係る半導体装置を、列車車両と一体にして設けた例について
示した図である。
【0961】
図121(a)は、列車車両のドア901201のガラスに表示パネル901202を設
けた例について示した図である。従来の紙による広告に比べて、広告切替えの際に必要と
なる人件費がかからないという利点がある。また、表示パネル901202は、外部から
の信号により表示部で表示される画像の切り替えを瞬時に行なうことが可能であるため、
たとえば、電車の乗降客の客層が入れ替わる時間帯ごとに表示パネルの画像を切り替える
ことができ、より効果的な広告効果が期待できる。
【0962】
図121(b)は、列車車両のドア901201のガラスの他に、ガラス窓901203
、及び天井901204に表示パネル901202を設けた例について示した図である。
このように、本実施の形態に係る半導体装置は、従来では設置が困難であった場所に容易
に設置することが可能であるため、効果的な広告効果を得ることができる。また、本実施
の形態に係る半導体装置は、外部からの信号により表示部で表示される画像の切り替えを
瞬時に行なうことが可能であるため、広告切替え時のコストおよび時間が削減でき、より
柔軟な広告の運用および情報伝達が可能となる。
【0963】
なお、本実施の形態に係る半導体装置は、図121で示したドア901201、ガラス窓
901203、及び天井901204だけではなく、様々な場所に設置することができる
。たとえば、つり革、座席シート、てすり、床等と一体にしてもよい。このとき、表示パ
ネル901202の形状は、設置するものの形状に合わせたものとなっていてもよい。
【0964】
図122は、本実施の形態に係る半導体装置を、旅客用飛行機と一体にして設けた例につ
いて示した図である。
【0965】
図122(a)は、旅客用飛行機の座席上部の天井901301に表示パネル90130
2を設けたときの、使用時の形状について示した図である。表示パネル901302は、
天井901301とヒンジ部901303を介して一体に取り付けられており、ヒンジ部
901303の伸縮により乗客は表示パネル901302の視聴が可能になる。表示パネ
ル901302は乗客が操作することで情報を表示できる。さらに、広告や娯楽手段とし
て利用できる機能を有する。また、図122(b)に示すように、ヒンジ部を折り曲げて
天井901301に格納することにより、離着陸時の安全に配慮することができる。なお
、緊急時に表示パネルの表示素子を点灯させることで、情報伝達手段および誘導灯として
も利用可能である。
【0966】
なお、本実施の形態に係る半導体装置は、図122で示した天井901301だけではな
く、様々な場所に設置することができる。たとえば、座席シート、座席テーブル、肘掛、
窓等と一体にしてもよい。また、多数の人が同時に視聴できる大型の表示パネルを、機体
の壁に設置してもよい。このとき、表示パネル901302の形状は、設置するものの形
状に合わせたものとなっていてもよい。
【0967】
なお、本実施形態において、移動体としては電車車両本体、自動車車体、飛行機車体につ
いて例示したがこれに限定されず、自動二輪車、自動四輪車(自動車、バス等を含む)、
電車(モノレール、鉄道等を含む)、船舶等、様々なものに設置することができる。本実
施の形態に係る半導体装置は、外部からの信号により、移動体内における表示パネルの表
示を瞬時に切り替えることが可能であるため、移動体に本実施の形態に係る半導体装置を
設置することにより、移動体を不特定多数の顧客を対象とした広告表示板、災害発生時の
情報表示板、等の用途に用いることが可能となる。
【0968】
なお、本実施の形態は、他の実施の形態と自由に組み合わせて実施することができる。
【0969】
なお、本実施形態における各々の図の内容は、他の図の内容と自由に組み合わせて実施す
ることができる。
【0970】
(実施の形態17)
以上に説明したように、本明細書には少なくとも以下の発明が含まれている。
【0971】
液晶素子を有する画素と駆動回路とを有した液晶表示装置。駆動回路は、第1のトランジ
スタ、第2のトランジスタ、第3のトランジスタ、第4のトランジスタ、第5のトランジ
スタ、第6のトランジスタ、第7のトランジスタを有している。この駆動回路は少なくと
も一部に以下の接続関係を含んでいる。第1のトランジスタの第1の電極が第4の配線に
電気的に接続され、第1のトランジスタの第2の電極が第3の配線に電気的に接続されて
いる。第2のトランジスタの第1の電極が第6の配線に電気的に接続され、第2のトラン
ジスタの第2の電極が第3の配線に電気的に接続されている。第3のトランジスタの第1
の電極が第5の配線に電気的に接続され、第3のトランジスタの第2の電極が第2のトラ
ンジスタのゲート電極に電気的に接続され、第3のトランジスタのゲート電極が第7の配
線に電気的に接続されている。第4のトランジスタの第1の電極が第6の配線に電気的に
接続され、第4のトランジスタの第2の電極が第2のトランジスタのゲート電極に電気的
に接続され、第4のトランジスタのゲート電極が第1のトランジスタのゲート電極に電気
的に接続されている。第5のトランジスタの第1の電極が第7の配線に電気的に接続され
、第5のトランジスタの第2の電極が第1のトランジスタのゲート電極に電気的に接続さ
れ、第5のトランジスタのゲート電極が第1の配線に電気的に接続されている。第6のト
ランジスタの第1の電極が第6の配線に電気的に接続され、第6のトランジスタの第2の
電極が第1のトランジスタのゲート電極に電気的に接続され、第6のトランジスタのゲー
ト電極が第2のトランジスタのゲート電極に電気的に接続されている。第7のトランジス
タの第1の電極が第6の配線に電気的に接続され、第7のトランジスタの第2の電極が第
1のトランジスタのゲート電極に電気的に接続され、第7のトランジスタのゲート電極が
第2の配線に電気的に接続されている。
【0972】
上記液晶素子を有する画素と駆動回路とを有した液晶表示装置は次に示す構成が含まれて
いても良い。第1のトランジスタ乃至第7のトランジスタのチャネル長Lとチャネル幅W
の比W/Lの値の中で、第1のトランジスタのW/Lの値が最大となる駆動回路を含む構
成。第1のトランジスタのW/Lの値は、第5のトランジスタのW/Lの値の2倍乃至5
倍となる駆動回路を含む構成。第3のトランジスタのチャネル長Lは、第4のトランジス
タのチャネル長Lよりも大きい場合を含む構成。第1のトランジスタの第2の電極と、第
1のトランジスタのゲート電極との間に容量素子が配置されているものを含む構成。第1
のトランジスタ乃至第7のトランジスタは、Nチャネル型トランジスタであるものを含む
構成。第1のトランジスタ乃至第7のトランジスタは、半導体層としてアモルファスシリ
コンを用いるものを含む構成。
【0973】
液晶素子を有する画素と、第1の駆動回路、第2の駆動回路を有する液晶表示装置。第1
の駆動回路と第2の駆動回路は少なくとも一部に以下の接続関係を含んでいる。
第1の駆動回路は、第1のトランジスタと、第2のトランジスタと、第3のトランジスタ
と、第4のトランジスタと、第5のトランジスタと、第6のトランジスタと、第7のトラ
ンジスタを有している。第1のトランジスタの第1の電極が第4の配線に電気的に接続さ
れ、第1のトランジスタの第2の電極が第3の配線に電気的に接続されている。第2のト
ランジスタの第1の電極が第6の配線に電気的に接続され、第9のトランジスタの第2の
電極が第3の配線に電気的に接続されている。第3のトランジスタの第1の電極が第5の
配線に電気的に接続され、第3のトランジスタの第2の電極が第2のトランジスタのゲー
ト電極に電気的に接続され、第3のトランジスタのゲート電極が第7の配線に電気的に接
続されている。第4のトランジスタの第1の電極が第6の配線に電気的に接続され、第4
のトランジスタの第2の電極が第2のトランジスタのゲート電極に電気的に接続され、第
4のトランジスタのゲート電極が第1のトランジスタのゲート電極に電気的に接続されて
いる。第5のトランジスタの第1の電極が第7の配線に電気的に接続され、第5のトラン
ジスタの第2の電極が第1のトランジスタのゲート電極に電気的に接続され、第5のトラ
ンジスタのゲート電極が第1の配線に電気的に接続されている。第6のトランジスタの第
1の電極が第6の配線に電気的に接続され、第6のトランジスタの第2の電極が第1のト
ランジスタのゲート電極に電気的に接続され、第6のトランジスタのゲート電極が第2の
トランジスタのゲート電極に電気的に接続されている。第7のトランジスタの第1の電極
が第6の配線に電気的に接続され、第7のトランジスタの第2の電極が第1のトランジス
タのゲート電極に電気的に接続され、第7のトランジスタのゲート電極が第2の配線に電
気的に接続されている。
第2の駆動回路は、第8のトランジスタと、第9のトランジスタと、第10のトランジス
タと、第11のトランジスタと、第12のトランジスタと、第13のトランジスタと、第
14のトランジスタを有している。第8のトランジスタの第1の電極が第11の配線に電
気的に接続され、第8のトランジスタの第2の電極が第10の配線に電気的に接続されて
いる。第9のトランジスタの第1の電極が第13の配線に電気的に接続され、第9のトラ
ンジスタの第2の電極が第10の配線に電気的に接続されている。第10のトランジスタ
の第1の電極が第12の配線に電気的に接続され、第10のトランジスタの第2の電極が
第9のトランジスタのゲート電極に電気的に接続され、第10のトランジスタのゲート電
極が第14の配線に電気的に接続されている。第11のトランジスタの第1の電極が第1
3の配線に電気的に接続され、第11のトランジスタの第2の電極が第9のトランジスタ
のゲート電極に電気的に接続され、第11のトランジスタのゲート電極が第8のトランジ
スタのゲート電極に電気的に接続されている。第12のトランジスタの第1の電極が第1
4の配線に電気的に接続され、第12のトランジスタの第2の電極が第8のトランジスタ
のゲート電極に電気的に接続され、第12のトランジスタのゲート電極が第8配線に電気
的に接続されている。第13のトランジスタの第1の電極が第13の配線に電気的に接続
され、第13のトランジスタの第2の電極が第8のトランジスタのゲート電極に電気的に
接続され、第13のトランジスタのゲート電極が第9のトランジスタのゲート電極に電気
的に接続されている。第14のトランジスタの第1の電極が第13の配線に電気的に接続
され、第14のトランジスタの第2の電極が第8のトランジスタのゲート電極に電気的に
接続され、第14のトランジスタのゲート電極が第9の配線に電気的に接続されている。
【0974】
上記液晶素子を有する画素と駆動回路とを有した液晶表示装置は次に示す構成が含まれて
いても良い。第4の配線と第11の配線とが電気的に接続され、第5の配線と第12の配
線とが電気的に接続され、第6の配線と第13の配線とが電気的に接続され、第7の配線
と第14の配線とが電気的に接続されている構成。第4の配線と第11の配線とは同一の
配線であり、第5の配線と第12の配線とは同一の配線であり、第6の配線と第13の配
線とは同一の配線であり、第7の配線と第14の配線とは同一の配線である構成。第3の
配線と第10の配線とが電気的に接続されている構成。第3の配線と第10の配線とは同
一の配線である構成。第1のトランジスタ乃至第7のトランジスタのチャネル長Lとチャ
ネル幅Wの比W/Lの値の中で、第1のトランジスタのW/Lの値が最大となり、第8の
トランジスタ乃至第14のトランジスタのチャネル長Lとチャネル幅Wの比W/Lの値の
中で、第8のトランジスタのW/Lの値が最大となる構成。第1のトランジスタのW/L
の値は、第5のトランジスタのW/Lの値の2倍乃至5倍となり、第8のトランジスタの
W/Lの値は、第12のトランジスタのW/Lの値の2倍乃至5倍となる構成。第3のト
ランジスタのチャネル長Lは、第4のトランジスタのチャネル長Lよりも大きく、第10
のトランジスタのチャネル長Lは、第11のトランジスタのチャネル長Lよりも大きい構
成。第1のトランジスタの第2の電極と、第1のトランジスタのゲート電極との間に容量
素子が配置され、第8のトランジスタの第2の電極と、第8のトランジスタのゲート電極
との間に容量素子が配置されている構成。第1のトランジスタ乃至第14のトランジスタ
は、Nチャネル型トランジスタである構成。第1のトランジスタ乃至第14のトランジス
タは、半導体層としてアモルファスシリコンを用いる構成。
【0975】
本実施の形態で示す液晶表示装置は、本明細書に記載されているものであり、従って他の
実施の形態と同様の作用効果を奏する。
【符号の説明】
【0976】
S1 信号線
Sj 信号線
VDD 電源電位
VSS 電源電位
G1 走査線
Gi 走査線
Gn 走査線
11 トランジスタ
12 トランジスタ
13 トランジスタ
14 トランジスタ
15 トランジスタ
16 トランジスタ
17 トランジスタ
21 信号線
22 信号線
23 配線
24 信号線
25 電源線
26 電源線
32 酸化窒化シリコン膜
41 ノード
101 トランジスタ
102 トランジスタ
103 トランジスタ
104 トランジスタ
105 トランジスタ
106 トランジスタ
110 配線
107 トランジスタ
112 配線
108 トランジスタ
109 トランジスタ
121 配線
122 配線
123 配線
124 配線
125 配線
126 配線
127 配線
128 配線
129 配線
130 配線
131 配線
132 配線
133 配線
134 配線
141 ノード
142 ノード
221 信号
222 信号
223 信号
225 信号
226 信号
232 信号
241 電位
242 電位
401 容量素子
402 トランジスタ
403 抵抗素子
501 配線
502 配線
503 配線
504 配線
505 配線
506 配線
507 配線
508 配線
509 配線
510 配線
701 トランジスタ
702 トランジスタ
711 配線
81a 蒸発源
1001 フリップフロップ
1007 配線
1011 配線
1012 配線
1013 配線
1014 配線
1015 配線
1016 配線
1017 配線
1018 配線
1111 信号
1112 信号
1113 信号
1117 信号
1118 信号
1211 信号
1218 信号
1301 バッファ
1602 走査線駆動回路
1801 信号線駆動回路
1802 走査線駆動回路
1803 画素
1804 画素部
1805 絶縁基板
1808 配線
2108 トランジスタ
2132 配線
2301 トランジスタ
2302 トランジスタ
2303 トランジスタ
2304 トランジスタ
2305 トランジスタ
2306 トランジスタ
2307 トランジスタ
2321 配線
2322 配線
2323 配線
2324 配線
2325 配線
2326 配線
2327 配線
2328 配線
2329 配線
2330 配線
2331 配線
2341 ノード
2342 ノード
2421 信号
2422 信号
2423 信号
2425 信号
2426 信号
2441 電位
2442 電位
2501 導電層
2502 導電層
2503 導電層
2504 導電層
2505 導電層
2506 導電層
2507 導電層
2508 導電層
2510 導電層
2511 導電層
2512 導電層
2513 導電層
2514 導電層
2515 導電層
2541 配線
2542 配線
2543 配線
2544 配線
2545 配線
2546 配線
2547 配線
2548 配線
2549 配線
2581 半導体層
2582 半導体層
2583 半導体層
2584 半導体層
2585 半導体層
2586 半導体層
2587 半導体層
2901 フリップフロップ
2907 配線
2911 配線
2912 配線
2913 配線
2914 配線
2915 配線
2916 配線
2917 配線
2918 配線
2919 配線
3011 信号
3018 信号
3019 信号
3101 フリップフロップ
3111 配線
3120 配線
3121 信号
3122 信号
3123 信号
3125 信号
3126 信号
3141 電位
3142 電位
3301 フリップフロップ
3301 配線
3306 配線
3311 配線
3312 配線
3313 配線
3314 配線
3315 配線
3316 配線
3317 配線
3318 配線
3319 配線
3320 配線
3321 配線
3322 配線
3511 信号
3512 信号
3513 信号
3514 信号
3515 信号
3519 信号
3520 信号
3521 信号
3604 基板フィルム
3611 信号
3621 信号
5601 ドライバIC
5602 スイッチ群
5611 配線
5612 配線
5613 配線
5621 配線
5721 信号
5821 信号
5911 配線
5912 配線
5913 配線
6001 トランジスタ
6002 トランジスタ
6003 トランジスタ
6004 トランジスタ
6005 トランジスタ
6006 トランジスタ
6011 配線
6012 配線
6013 配線
6014 配線
6015 配線
6016 配線
6022 スイッチ群
6101 トランジスタ
6102 トランジスタ
6111 配線
6112 配線
6201 トランジスタ
6211 配線
6401 トランジスタ
6402 トランジスタ
6411 配線
6412 配線
8000 バッファ
8011 配線
8012 配線
802a 走査線駆動回路
802b 走査線駆動回路
8100 バッファ
8201 トランジスタ
8202 トランジスタ
8211 配線
8212 配線
8213 配線
8214 配線
8301 トランジスタ
8302 トランジスタ
8303 トランジスタ
8304 トランジスタ
8311 配線
8312 配線
8313 配線
8314 配線
8315 配線
8316 配線
8341 ノード
8401 トランジスタ
8402 トランジスタ
8403 トランジスタ
8404 トランジスタ
8411 配線
8412 配線
8413 配線
8414 配線
8415 配線
8416 配線
8417 配線
8441 ノード
8501 トランジスタ
8502 トランジスタ
8503 トランジスタ
8511 配線
8512 配線
8513 配線
8514 配線
8515 配線
8516 配線
8541 ノード
8601 トランジスタ
8602 トランジスタ
8603 トランジスタ
8604 トランジスタ
8611 配線
8612 配線
8613 配線
8614 配線
8615 配線
8616 配線
8641 ノード
10101 基板
10102 絶縁膜
10103 導電層
10104 絶縁膜
10105 半導体層
10106 半導体層
10107 導電層
10108 絶縁膜
10109 導電層
10110 配向膜
10112 配向膜
10113 導電層
10114 遮光膜
10115 カラーフィルタ
10116 基板
10117 スペーサ
10118 液晶分子
10121 走査線
10122 映像信号線
10123 容量線
10124 TFT
10125 画素電極
10126 画素容量
10201 基板
10202 絶縁膜
10203 導電層
10204 絶縁膜
10205 半導体層
10206 半導体層
10207 導電層
10208 絶縁膜
10209 導電層
10210 配向膜
10212 配向膜
10213 導電層
10214 遮光膜
10215 カラーフィルタ
10216 基板
10217 スペーサ
10218 液晶分子
10219 配向制御用突起
10221 走査線
10222 映像信号線
10223 容量線
10224 TFT
10225 画素電極
10226 画素容量
10301 基板
10302 絶縁膜
10303 導電層
10304 絶縁膜
10305 半導体層
10306 半導体層
10307 導電層
10308 絶縁膜
10309 導電層
10310 配向膜
10312 配向膜
10313 導電層
10314 遮光膜
10315 カラーフィルタ
10316 基板
10317 スペーサ
10318 液晶分子
10319 電極切り欠き部
10321 走査線
10322 映像信号線
10323 容量線
10324 TFT
10325 画素電極
10326 画素容量
10401 基板
10402 絶縁膜
10403 導電層
10404 絶縁膜
10405 半導体層
10406 半導体層
10407 導電層
10408 絶縁膜
10409 導電層
10410 配向膜
10412 配向膜
10414 遮光膜
10415 カラーフィルタ
10416 基板
10417 スペーサ
10418 液晶分子
10421 走査線
10422 映像信号線
10423 共通電極
10424 TFT
10425 画素電極
10501 基板
10502 絶縁膜
10503 導電層
10504 絶縁膜
10505 半導体層
10506 半導体層
10507 導電層
10508 絶縁膜
10509 導電層
10510 配向膜
10512 配向膜
10513 導電層
10514 遮光膜
10515 カラーフィルタ
10516 基板
10517 スペーサ
10518 液晶分子
10519 絶縁膜
10521 走査線
10522 映像信号線
10523 共通電極
10524 TFT
10525 画素電極
10600 液晶層
10601 基板
10602 基板
10603 層
10604 層
10605 電極
10606 電極
10607 突起物
10801 電極
10802 電極
10803 電極
10804 電極
10901 絶縁層
2002a 走査線駆動回路
2002b 走査線駆動回路
20100 基板
20101 画素部
20102 画素
20103 走査線入力端子
20104 信号線入力端子
20105 走査線駆動回路
20106 信号線駆動回路
20115 基板
20200 FPC
20201 ドライバIC
20301 トランジスタ
20302 液晶素子
20303 容量素子
20304 配線
20305 配線
20306 容量線
20307 対向電極
20501 絶縁膜
20502 半導体層
20503 絶縁層
20504 導電層
20505 絶縁層
20506 導電膜
20507 絶縁層
20508 導電層
20509 絶縁層
20510 液晶層
20511 絶縁膜
20512 導電膜
20513 絶縁膜
20514 絶縁膜
20515 対向基板
20516 シール材
20517 異方性導電体層
20518 FPC
20521 トランジスタ
20525 駆動回路領域
20526 画素領域
20530 ICチップ
20531 スペーサ
20532 絶縁膜
20533 導電膜
20601 ドライバIC
21301 絶縁膜
21801 絶縁膜
22001 絶縁膜
2202a 走査線駆動回路
2202b 走査線駆動回路
22201 絶縁膜
22601 バックライトユニット
22602 拡散板
22603 導光板
22604 反射板
22605 ランプリフレクタ
22606 光源
22607 液晶パネル
22608 層
22609 層
22610 スリット
22701 映像信号
22702 制御回路
22703 信号線駆動回路
22704 走査線駆動回路
22705 画素部
22706 照明手段
22707 電源
22708 駆動回路部
22710 走査線
22712 信号線
22731 シフトレジスタ
22732 ラッチ
22733 ラッチ
22734 レベルシフタ
22735 バッファ
22741 シフトレジスタ
22742 レベルシフタ
22743 バッファ
22801 冷陰極管
22802 発光ダイオード
22803 発光ダイオード
22832 ランプリフレクタ
22852 バックライトユニット
23000 偏光フィルム
23001 保護フィルム
23002 基板フィルム
23002 基板フィルム
23003 PVA偏光フィルム
23004 基板フィルム
23005 粘着剤層
23006 離型フィルム
23100 TFT基板
23101 対向基板
23102 シール材
23103 画素部
23104 液晶層
23105 着色層
23106 層
23107 層
23109 フレキシブル配線基板
23110 冷陰極管
23111 反射板
23112 回路基板
23113 拡散板
23199 制御部
2901i フリップフロップ
30101 符号化回路
30102 フレームメモリ
30103 補正回路
30104 DA変換回路
30112 フレームメモリ
30113 補正回路
30121 入力電圧
30122 入力電圧
30123 出力輝度
30124 出力輝度
30131 入力映像信号
30132 出力映像信号
30133 出力切替信号
30201 トランジスタ
30202 補助容量
30203 表示素子
30204 映像信号線
30205 走査線
30206 コモン線
30211 トランジスタ
30212 補助容量
30213 表示素子
30214 映像信号線
30215 走査線
30216 コモン線
30217 コモン線
30301 拡散板
30302 冷陰極管
30311 拡散板
30312 光源
30400 フレーム期間
30401 画像
30402 中間画像
30412 中間画像
30413 中間画像
5603a スイッチ
5603b スイッチ
5603c スイッチ
5703a タイミング
5703b タイミング
5703c タイミング
5803a タイミング
5803b タイミング
5803c タイミング
5903a トランジスタ
5903b トランジスタ
5903c トランジスタ
60105 TFT
60106 配線
60107 配線
60108 TFT
60111 配線
60112 対向電極
60113 コンデンサ
60115 画素電極
60116 隔壁
60117 有機導電体膜
60118 有機薄膜
60119 基板
60200 基板
60201 配線
60202 配線
60203 配線
60204 配線
60205 TFT
60206 TFT
60207 TFT
60208 画素電極
60211 隔壁
60212 有機導電体膜
60213 有機薄膜
60214 対向電極
60300 基板
60301 配線
60302 配線
60303 配線
60304 配線
60305 TFT
60306 TFT
60307 TFT
60308 TFT
60309 画素電極
60311 配線
60312 配線
60321 隔壁
60322 有機導電体膜
60323 有機薄膜
60324 対向電極
60401 陽極
60402 陰極
60403 正孔輸送領域
60404 電子輸送領域
60405 混合領域
60406 領域
60407 領域
60408 領域
60409 領域
60560 搬送室
60561 搬送室
60562 ロード室
60563 アンロード室
60564 中間処理室
60565 封止処理室
60566 搬送手段
60567 搬送手段
60568 加熱処理室
60569 成膜処理室
60570 成膜処理室
60571 成膜室
60572 プラズマ処理室
60573 成膜処理室
60574 成膜処理室
60576 成膜処理室
60680 蒸発源ホルダ
60681 蒸発源
60682 距離センサー
60683 多関節アーム
60684 材料供給管
60686 基板ステージ
60687 基板チャック
60688 マスクチャック
60689 基板
60690 シャドーマスク
60691 天板
60692 底板
6301a トランジスタ
6301b トランジスタ
6302a トランジスタ
6302b トランジスタ
8001a インバータ
8001b インバータ
8001c インバータ
8002a インバータ
8002b インバータ
8002c インバータ
8003a インバータ
8003b インバータ
8003c インバータ
80302 駆動トランジスタ
80400 駆動トランジスタ
80401 スイッチ
80402 スイッチ
80403 スイッチ
80404 容量素子
80405 容量素子
80411 信号線
80412 電源線
80413 第1の走査線
80414 第2の走査線
80415 第3の走査線
80420 表示素子
80421 電極
80430 駆動用トランジスタ
80431 スイッチ
80432 スイッチ
80433 スイッチ
80434 容量素子
80441 信号線
80442 電源線
80443 第1の走査線
80444 第2の走査線
80445 第3の走査線
80450 表示素子
80451 電極
80454 走査線
10606a 電極
10801a 電極
10801b 電極
10801c 電極
10801d 電極
10802a 電極
10802b 電極
10802c 電極
10802d 電極
10803a 電極
10803b 電極
10803c 電極
10803d 電極
10804a 電極
10804b 電極
10804c 電極
10804d 電極
110111 基板
110112 絶縁膜
110113 半導体膜
110114 半導体膜
110115 半導体膜
110116 絶縁膜
110117 ゲート電極
110118 絶縁膜
110119 絶縁膜
110121 サイドウォール
110122 マスク
110123 導電膜
110131 絶縁膜
120100 電極層
120102 電界発光層
120103 電極層
120104 絶縁層
120105 絶縁層
120106 絶縁層
120200 電極層
120201 発光材料
120202 電界発光層
120203 電極層
120204 絶縁層
120205 絶縁層
120206 絶縁層
130100 背面投影型表示装置
130101 スクリーンパネル
130102 スピーカ
130104 操作スイッチ類
130110 筐体
130111 プロジェクタユニット
130112 ミラー
130200 前面投影型表示装置
130201 投射光学系
130301 光源ユニット
130301 光源ユニット
130302 光源ランプ
130303 光源光学系
130304 変調ユニット
130305 ダイクロイックミラー
130306 全反射ミラー
130308 表示パネル
130309 プリズム
130310 投射光学系
130400 変調ユニット
130401 ダイクロイックミラー
130402 ダイクロイックミラー
130403 全反射ミラー
130404 偏光ビームスプリッタ
130405 偏光ビームスプリッタ
130406 偏光ビームスプリッタ
130407 反射型表示パネル
130411 投射光学系
130501 ダイクロイックミラー
130502 ダイクロイックミラー
130503 赤色光用ダイクロイックミラー
130504 位相差板
130505 カラーフィルター板
130506 マイクロレンズアレイ
130507 表示パネル
130508 表示パネル
130509 表示パネル
130511 投射光学系
20102a 画素
20102b 画素
20105a 走査線駆動回路
20105b 走査線駆動回路
20301a トランジスタ
20301b トランジスタ
20303a 容量素子
20303b 容量素子
20305a 配線
20305b 配線
203076 配線
20502a 半導体層
20502b 半導体層
20503a 絶縁層
20503b 絶縁層
20504a 導電層
20504b 導電層
20508a 導電層
20508b 導電層
20602a ドライバIC
20602b ドライバIC
23190a 赤色光源
23190b 緑色光源
23190c 青色光源
60577a ゲートバルブ
60681a 蒸発源
60681b 蒸発源
60681c 蒸発源
60685a 材料供給源
60685b 材料供給源
60685c 材料供給源
80301a スイッチング用トランジスタ
80301b スイッチング用トランジスタ
80301c スイッチング用トランジスタ
80301d スイッチング用トランジスタ
80301e スイッチング用トランジスタ
80302a 駆動用トランジスタ
80302b 駆動用トランジスタ
80302c 駆動用トランジスタ
80302d 駆動用トランジスタ
80302e 駆動用トランジスタ
80303c ダイオード接続トランジスタ
80303d ダイオード接続トランジスタ
80303e 消去用トランジスタ
80304a 容量素子
80304b 容量素子
80304c 容量素子
80304d 容量素子
80304e 容量素子
80306a 整流素子
80311a 信号線
80311b 信号線
80311c 信号線
80311d 信号線
80311e 信号線
80312a 第1の走査線
80312b 第1の走査線
80312c 第1の走査線
80312d 第1の走査線
80312e 第1の走査線
80313a 電源線
80313b 電源線
80313c 電源線
80313d 電源線
80313e 電源線
80314b 第2の走査線
80314c 第2の走査線
80314d 第2の走査線
80320a 表示素子
80320b 表示素子
80321a 電極
80321b 電極
900101 表示パネル
900102 画素部
900103 走査線駆動回路
900104 信号線駆動回路
900111 回路基板
900112 コントロール回路
900113 信号分割回路
900114 接続配線
900201 チューナ
900202 映像信号増幅回路
900203 映像信号処理回路
900205 音声信号増幅回路
900206 音声信号処理回路
900207 スピーカー
900208 制御回路
900209 入力部
900212 コントロール回路
900213 信号分割回路
900301 筐体
900302 表示画面
900303 スピーカー
900304 操作スイッチ
900310 充電器
900312 筐体
900313 表示部
900316 操作キー
900317 スピーカー部
900401 表示パネル
900402 プリント配線基板
900403 画素部
900404 走査線駆動回路
900405 走査線駆動回路
900406 信号線駆動回路
900407 コントローラ
900408 中央処理装置(CPU)
900409 メモリ
900410 電源回路
900411 音声処理回路
900412 送受信回路
900413 フレキシブル配線基板(FPC)
900414 インターフェース(I/F)部
900415 アンテナ用ポート
900416 VRAM
900417 DRAM
900418 フラッシュメモリ
900419 インターフェース
900420 制御信号生成回路
900421 デコーダ
900422 レジスタ
900423 演算回路
900424 RAM
900425 入力手段
900426 マイク
900427 スピーカー
900428 アンテナ
900501 表示パネル
900513 FPC
900530 ハウジング
900531 プリント基板
900532 スピーカー
900533 マイクロフォン
900534 送受信回路
900535 信号処理回路
900536 入力手段
900537 バッテリー
900539 筐体
900600 携帯電話機
900601 本体(A)
900602 本体(B)
900603 筐体
900604 操作スイッチ類
900605 マイクロフォン
900606 スピーカー
900607 回路基板
900608 表示パネル(A)
900609 表示パネル(B)
900610 蝶番
900711 筐体
900712 支持台
900713 表示部
900721 本体
900722 表示部
900723 受像部
900724 操作キー
900725 外部接続ポート
900726 シャッター
900731 本体
900732 筐体
900733 表示部
900734 キーボード
900735 外部接続ポート
900736 ポインティングデバイス
900741 本体
900742 表示部
900743 スイッチ
900744 操作キー
900745 赤外線ポート
900751 本体
900752 筐体
900753 表示部(A)
900754 表示部(B)
900755 部
900756 操作キー
900757 スピーカー部
900761 本体
900762 表示部
900763 イヤホン
900764 支持部
900771 筐体
900772 表示部
900773 スピーカー部
900774 操作キー
900775 記憶媒体挿入部
900781 本体
900782 表示部
900783 操作キー
900784 スピーカー
900785 シャッター
900786 受像部
900787 アンテナ
900810 筐体
900811 表示部
900812 リモコン装置
900813 スピーカー部
900901 表示パネル
900902 ユニットバス
901001 柱状体
901002 表示パネル
901101 車体
901102 表示パネル
901201 ドア
901202 表示パネル
901203 ガラス窓
901204 天井
901301 天井
901302 表示パネル
901303 ヒンジ部
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10
図11
図12
図13
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図15
図16
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図20
図21
図22
図23
図24
図25
図26
図27
図28
図29
図30
図31
図32
図33
図34
図35
図36
図37
図38
図39
図40
図41
図42
図43
図44
図45
図46
図47
図48
図49
図50
図51
図52
図53
図54
図55
図56
図57
図58
図59
図60
図61
図62
図63
図64
図65
図66
図67
図68
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図70
図71
図72
図73
図74
図75
図76
図77
図78
図79
図80
図81
図82
図83
図84
図85
図86
図87
図88
図89
図90
図91
図92
図93
図94
図95
図96
図97
図98
図99
図100
図101
図102
図103
図104
図105
図106
図107
図108
図109
図110
図111
図112
図113
図114
図115
図116
図117
図118
図119
図120
図121
図122
図123
図124