特開2021-136334(P2021-136334A)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

知財求人 - 知財ポータルサイト「IP Force」

▶ ルネサスエレクトロニクス株式会社の特許一覧
<>
  • 特開2021136334-半導体装置の製造方法 図000003
  • 特開2021136334-半導体装置の製造方法 図000004
  • 特開2021136334-半導体装置の製造方法 図000005
  • 特開2021136334-半導体装置の製造方法 図000006
  • 特開2021136334-半導体装置の製造方法 図000007
  • 特開2021136334-半導体装置の製造方法 図000008
  • 特開2021136334-半導体装置の製造方法 図000009
  • 特開2021136334-半導体装置の製造方法 図000010
  • 特開2021136334-半導体装置の製造方法 図000011
  • 特開2021136334-半導体装置の製造方法 図000012
  • 特開2021136334-半導体装置の製造方法 図000013
  • 特開2021136334-半導体装置の製造方法 図000014
  • 特開2021136334-半導体装置の製造方法 図000015
  • 特開2021136334-半導体装置の製造方法 図000016
  • 特開2021136334-半導体装置の製造方法 図000017
  • 特開2021136334-半導体装置の製造方法 図000018
  • 特開2021136334-半導体装置の製造方法 図000019
  • 特開2021136334-半導体装置の製造方法 図000020
  • 特開2021136334-半導体装置の製造方法 図000021
< >
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】特開2021-136334(P2021-136334A)
(43)【公開日】2021年9月13日
(54)【発明の名称】半導体装置の製造方法
(51)【国際特許分類】
   H01L 21/60 20060101AFI20210816BHJP
【FI】
   H01L21/92 604T
   H01L21/92 604B
   H01L21/92 604S
   H01L21/92 604R
【審査請求】未請求
【請求項の数】15
【出願形態】OL
【全頁数】26
(21)【出願番号】特願2020-31649(P2020-31649)
(22)【出願日】2020年2月27日
(71)【出願人】
【識別番号】302062931
【氏名又は名称】ルネサスエレクトロニクス株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】特許業務法人筒井国際特許事務所
(72)【発明者】
【氏名】佐藤 嘉昭
(72)【発明者】
【氏名】椀澤 光伸
(72)【発明者】
【氏名】松本 明
(72)【発明者】
【氏名】出口 善宣
(72)【発明者】
【氏名】齊藤 健太郎
(57)【要約】
【課題】半導体装置の信頼性を向上する。
【解決手段】一実施の形態における半導体装置の製造方法は、不揮発性メモリ、ボンディングパッドBP、および、有機材料から成る絶縁膜IF、を有する半導体ウエハSWFを準備した後、領域RG2に位置するボンディングパッドBPの表面BPSにプローブ針を接触させ、不揮発性メモリにデータを書き込む。なお、絶縁膜IFは、有機材料に対して第1熱処理を施すことで形成される。その後、半導体ウエハSWFに対して第2熱処理を施し、さらに、データが書き込まれた不揮発性メモリをチェックした後、領域RG1に位置するボンディングパッドBPの表面BPS上に、メッキ法を用いて、バリア層BRLおよび半田材SM1を形成する。さらに、半田材SM1に対して第3熱処理を施すことで、領域RG1に、バンプ電極BEを形成する。
【選択図】図15
【特許請求の範囲】
【請求項1】
以下の工程を含む半導体装置の製造方法:
(a)半導体基板、前記半導体基板に形成された不揮発性メモリ、前記半導体基板上に形成され、かつ、前記不揮発性メモリと電気的に接続され、かつ、アルミニウムから成るボンディングパッド、および、前記半導体基板上に形成され、かつ、有機材料から成る絶縁膜、を有する半導体ウエハを準備する工程、
ここで、
前記ボンディングパッドの表面は、
前記絶縁膜の第1開口部内において露出する第1領域と、
前記第1開口部とは異なる前記絶縁膜の第2開口部内において露出する第2領域と、
を有しており、
前記絶縁膜は、前記有機材料に対して第1熱処理を施すことで形成され;
(b)前記(a)工程の後、前記第2領域に位置する前記ボンディングパッドの前記表面にプローブ針を接触させ、前記不揮発性メモリにデータを書き込む工程;
(c)前記(b)工程の後、前記半導体ウエハに対して第2熱処理を施し、さらに、前記(b)工程において前記データが書き込まれた前記不揮発性メモリをチェックする工程、
ここで、
前記第2熱処理の温度は、前記第1熱処理の温度よりも低く、
1回あたりの前記第2熱処理の時間は、1回あたりの前記第1熱処理の時間よりも長く;
(d)前記(c)工程の後、前記第1領域に位置する前記ボンディングパッドの前記表面上に、メッキ法を用いて、ニッケルから成るバリア層を形成する工程;
(e)前記(d)工程の後、前記バリア層上に、メッキ法を用いて、錫から成る第1半田材を形成する工程;
(f)前記(e)工程の後、前記第1半田材に対して第3熱処理を施すことで、前記第1領域に位置する前記ボンディングパッドの前記表面上に、前記バリア層を介して、バンプ電極を形成する工程、
ここで、
前記第3熱処理の温度は、前記第1熱処理の温度よりも低く、
1回あたりの前記第3熱処理の時間は、1回あたりの前記第2熱処理の時間よりも短い。
【請求項2】
請求項1に記載の半導体装置の製造方法において、
前記不揮発性メモリは、
酸化シリコンから成るトンネル酸化膜を介して、前記半導体基板上に形成された浮遊ゲート電極と、
酸化シリコン、あるいは、酸化シリコンおよび窒化シリコンから成る層間絶縁膜を介して、前記浮遊ゲート電極上に形成された制御ゲート電極と、
前記半導体基板のうち、前記浮遊ゲート電極の一方の側に位置する部分に形成されたソース領域と、
前記半導体基板のうち、前記浮遊ゲート電極の他方の側に位置する部分に形成されたドレイン領域と、
から成り、
前記トンネル酸化膜の厚さは、10nm以下である。
【請求項3】
請求項2に記載の半導体装置の製造方法は、さらに、
(g)前記(c)工程の後、かつ、前記(d)工程の前に、PVD法を用いて、前記半導体基板上にシード層を形成する工程、
を含み、
前記(d)工程および前記(e)工程のそれぞれは、前記第2領域に位置する前記ボンディングパッドの前記表面をマスクで覆った状態で、かつ、前記第1領域に位置する前記ボンディングパッドの前記表面を前記マスクから露出させた状態で、行われ、
前記シード層のうち、前記第1半田材および前記バリア層のそれぞれから露出する部分は、前記(e)工程の後、かつ、前記(f)工程の前に、除去される。
【請求項4】
請求項3に記載の半導体装置の製造方法は、さらに、
(h)前記(f)工程の後、前記半導体ウエハを切断することにより、前記バンプ電極、前記バリア層、前記ボンディングパッドおよび前記不揮発性メモリを有する半導体チップを取得する工程、
(i)前記(h)工程の後、前記(h)工程により取得した前記半導体チップを、前記バンプ電極を介して、インタポーザ上に搭載する工程、
を含み、
前記(i)工程では、前記半導体チップに対して垂直荷重を加える。
【請求項5】
請求項4に記載の半導体装置の製造方法は、さらに、
(j)前記(i)工程の後、前記半導体チップと、前記インタポーザとの間を、複数のフィラーを有する樹脂で封止する工程、
を含む。
【請求項6】
請求項5に記載の半導体装置の製造方法において、
前記インタポーザは、
前記半導体チップが搭載された上面と、
前記上面とは反対側の下面と、
前記下面に形成されたバンプランドと、
を有し、
請求項5に記載の半導体装置の製造方法は、さらに、
(k)前記(j)工程の後、前記バンプランド上に、錫から成る第2半田材を形成する工程;
(l)前記(k)工程の後、前記第2半田材に対して第4熱処理を施すことで、前記バンプランド上に、外部接続端子を形成する工程、
を含み、
前記第4熱処理の温度は、100℃〜270℃であり、
1回あたりの前記第4熱処理の時間は、数十秒〜5分である。
【請求項7】
以下の工程を含む半導体装置の製造方法:
(a)半導体基板、前記半導体基板に形成された不揮発性メモリ、前記半導体基板上に形成され、かつ、前記不揮発性メモリと電気的に接続され、かつ、アルミニウムから成るボンディングパッド、および、前記半導体基板上に形成され、かつ、有機材料から成る絶縁膜、を有するチップ形成部を備えた半導体ウエハを準備する工程、
ここで、
前記ボンディングパッドの表面は、
前記絶縁膜の第1開口部内において露出する第1領域と、
前記第1開口部とは異なる前記絶縁膜の第2開口部内において露出する第2領域と、
を有しており、
前記絶縁膜は、前記有機材料を前記半導体基板上に配置した後、前記有機材料に対して第1熱処理を施すことで形成され、
前記第1熱処理の温度は、300℃〜400℃であり、
1回あたりの前記第1熱処理の時間は、30分〜2時間であり;
(b)前記(a)工程の後、前記第2領域に位置する前記ボンディングパッドの前記表面にプローブ針を接触させ、前記不揮発性メモリにデータを書き込む工程;
(c)前記(b)工程の後、前記半導体ウエハに対して第2熱処理を施し、さらに、前記(b)工程において前記データが書き込まれた前記不揮発性メモリをチェックする工程、
ここで、
前記第2熱処理の温度は、200℃〜280℃であり、
1回あたりの前記第2熱処理の時間は、6時間〜50時間であり、
(d)前記(c)工程の後、前記第1領域に位置する前記ボンディングパッドの前記表面上に、メッキ法を用いて、ニッケルから成る導電膜を形成する工程;
(e)前記(d)工程の後、前記導電膜上に、メッキ法を用いて、錫から成る第1半田材を形成する工程;
(f)前記(e)工程の後、前記第1半田材に対して第3熱処理を施すことで、前記第1領域に位置する前記ボンディングパッドの前記表面上に、前記導電膜を介して、バンプ電極を形成する工程、
ここで、
前記第3熱処理の温度は、100℃〜270℃であり、
1回あたりの前記第3熱処理の時間は、数十秒〜5分であり;
(g)前記(f)工程の後、前記半導体ウエハを切断することにより、前記バンプ電極、前記導電膜、前記ボンディングパッドおよび前記不揮発性メモリを有する半導体チップを取得する工程。
【請求項8】
請求項7に記載の半導体装置の製造方法において、
前記不揮発性メモリは、
酸化シリコンから成るトンネル酸化膜を介して、前記半導体基板上に形成された浮遊ゲート電極と、
酸化シリコン、あるいは、酸化シリコンおよび窒化シリコンから成る層間絶縁膜を介して、前記浮遊ゲート電極上に形成された制御ゲート電極と、
前記半導体基板のうち、前記浮遊ゲート電極の一方の側に位置する部分に形成されたソース領域と、
前記半導体基板のうち、前記浮遊ゲート電極の他方の側に位置する部分に形成されたドレイン領域と、
から成り、
前記トンネル酸化膜の厚さは、10nm以下である。
【請求項9】
請求項7に記載の半導体装置の製造方法において、
前記導電膜は、
前記ボンディングパッドBPの前記表面上に形成され、かつ、銅から成るシード層と、
前記シード層上に形成され、かつ、ニッケルから成るバリア層と、
から成り、
前記(d)工程は、
(d1)PVD法を用いて、前記半導体基板上に前記シード層を形成する工程、
(d2)前記(d1)工程の後、メッキ法を用いて、前記シード層上に前記バリア層を形成する工程、
を含み、
前記(d2)工程および前記(e)工程のそれぞれは、前記第2領域に位置する前記ボンディングパッドの前記表面をマスクで覆った状態で、かつ、前記第1領域に位置する前記ボンディングパッドの前記表面を前記マスクから露出させた状態で、行われ、
前記シード層のうち、前記第1半田材および前記バリア層のそれぞれから露出する部分は、前記(e)工程の後、かつ、前記(f)工程の前に、除去される。
【請求項10】
請求項9に記載の半導体装置の製造方法は、さらに、
(h)前記(g)工程の後、前記(g)工程により取得した前記半導体チップを、前記バンプ電極を介して、インタポーザ上に搭載する工程、
を含み、
前記(h)工程では、前記半導体チップに対して垂直荷重を加える。
【請求項11】
請求項10に記載の半導体装置の製造方法は、さらに、
(i)前記(h)工程の後、前記半導体チップと、前記インタポーザとの間を、複数のフィラーを有する樹脂で封止する工程、
を含む。
【請求項12】
請求項11に記載の半導体装置の製造方法において、
前記インタポーザは、
前記半導体チップが搭載された上面と、
前記上面とは反対側の下面と、
前記下面に形成されたバンプランドと、
を有し、
請求項11に記載の半導体装置の製造方法は、さらに、
(j)前記(i)工程の後、前記バンプランド上に、錫から成る第2半田材を形成する工程;
(k)前記(j)工程の後、前記第2半田材に対して第4熱処理を施すことで、前記バンプランド上に、外部接続端子を形成する工程、
を含み、
前記第4熱処理の温度は、100℃〜270℃であり、
1回あたりの前記第4熱処理の時間は、数十秒〜5分である。
【請求項13】
請求項7に記載の半導体装置の製造方法において、
前記絶縁膜は、
無機材料から成り、かつ、前記半導体基板上に形成されたパッシベーション膜と、
前記有機材料から成り、かつ、前記パッシベーション膜上に形成された保護膜と、
から成る。
【請求項14】
請求項7に記載の半導体装置の製造方法において、
前記半導体ウエハは、前記半導体基板上に形成された多層配線層を有しており、
前記多層配線層のうち、最上層に位置する配線層は、前記ボンディングパッドと、前記ボンディングパッドに接続された引き出し配線と、を有しており、
前記引き出し配線は、前記ボンディングパッドの前記第2領域ではなく、前記ボンディングパッドの前記第1領域から引き出されており、
前記バンプ電極は、前記ボンディングパッドに接続された前記引き出し配線と、前記引き出し配線に接続されたビア配線を介して、前記不揮発性メモリと電気的に接続されている。
【請求項15】
請求項7に記載の半導体装置の製造方法において、
前記ボンディングパッドは、
前記第1領域を有し、かつ、その上方に前記バンプ電極が形成される第1部分と、
前記第2領域を有し、かつ、その上方に前記バンプ電極が形成されない第2部分と、
を有しており、
前記第1部分の平面形状は、八角形であり、
前記第2部分の平面形状は、その幅が前記第1部分の直径よりも小さい四角形である。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、特に、ウエハテスト工程が施された不揮発性メモリと、この不揮発性メモリと電気的に接続され、かつ、錫(Sn)から成るバンプ電極と、を有する半導体チップおよびその製造方法に好適に利用できるものである。
【背景技術】
【0002】
その表面にプローブ針が接触される領域と、メッキ法により形成された導電膜を介してその表面上にバンプ電極が形成される領域と、を有するボンディングパッドを備えた半導体チップがある(例えば、特許文献1の図34を参照)。また、有機材料から成る絶縁膜を形成する際の熱処理(加熱温度)によりメモリ回路に書き込んだデータが消失するのを回避するために、有機材料に対して熱処理を施すことで絶縁膜を形成した後、ボンディングパッドの表面にプローブ針を接触させ、メモリ回路にデータを書き込む半導体装置の製造方法もある(例えば、特許文献2の図3を参照)。さらに、その表面にプローブ針が接触される領域を露出する開口部と、その表面上にメッキ法により導電膜が形成される領域を露出する開口部と、を有する絶縁膜が半導体基板上に形成された半導体チップもある(例えば、特許文献3の図13を参照)。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2009−246218号公報
【特許文献2】特開2016−92305号公報
【特許文献3】特開2020−17642号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本発明者らは、ウエハテスト工程が施された不揮発性メモリと、この不揮発性メモリと電気的に接続され、かつ、錫(Sn)から成るバンプ電極と、を有する半導体チップの小型化(具体的には、「薄型化」)を検討している。そして、半導体チップの小型化に伴い、上記ウエハテスト工程において不揮発性メモリに書き込んだデータが消失する恐れがあることが、本発明者らの検討により明らかとなった。
【0005】
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【0006】
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【0007】
一実施の形態における半導体装置の製造方法は、不揮発性メモリ、ボンディングパッド、および、有機材料から成る絶縁膜、を有する半導体ウエハを準備する工程を含んでいる。ここで、ボンディングパッドの表面は、第1領域と、第2領域と、を有している。また、上記絶縁膜は、有機材料に対して第1熱処理を施すことで形成される。また、上記製造方法は、上記半導体ウエハを準備した後、上記第2領域に位置するボンディングパッドの表面にプローブ針を接触させ、不揮発性メモリにデータを書き込む工程を含んでいる。また、上記製造方法は、上記不揮発性メモリにデータを書き込んだ後、上記半導体ウエハに対して第2熱処理を施し、さらに、データが書き込まれた不揮発性メモリをチェックする工程を含んでいる。ここで、上記第2熱処理の温度は、上記第1熱処理の温度よりも低い。また、1回あたりの上記第2熱処理の時間は、1回あたりの上記第1熱処理の時間よりも長い。また、上記製造方法は、不揮発性メモリをチェックした後、上記第1領域に位置するボンディングパッドの表面上に、メッキ法を用いて、バリア層を形成する工程を含んでいる。また、上記製造方法は、上記バリア層を形成した後、このバリア層上に、メッキ法を用いて、第1半田材を形成する工程を含んでいる。さらに、上記製造方法は、上記第1半田材を形成した後、この第1半田材に対して第3熱処理を施すことで、第1領域に位置するボンディングパッドの表面上に、バリア層を介して、バンプ電極を形成する工程を含んでいる。ここで、上記第3熱処理の温度は、上記第1熱処理の温度よりも低い。また、1回あたりの上記第3熱処理の時間は、1回あたりの上記第2熱処理の時間よりも短い。
【0008】
また、他の一実施の形態における半導体装置の製造方法は、不揮発性メモリ、ボンディングパッド、および、有機材料から成る絶縁膜、を有する半導体ウエハを準備する工程を含んでいる。ここで、ボンディングパッドの表面は、第1領域と、第2領域と、を有している。また、上記絶縁膜は、有機材料に対して第1熱処理を施すことで形成される。また、上記第1熱処理の温度は、300℃〜400℃である。さらに、1回あたりの上記第1熱処理の時間は、30分〜2時間である。また、上記製造方法は、上記半導体ウエハを準備した後、上記第2領域に位置するボンディングパッドの表面にプローブ針を接触させ、不揮発性メモリにデータを書き込む工程を含んでいる。また、上記製造方法は、上記不揮発性メモリにデータを書き込んだ後、上記半導体ウエハに対して第2熱処理を施し、さらに、データが書き込まれた不揮発性メモリをチェックする工程を含んでいる。ここで、上記第2熱処理の温度は、200℃〜280℃である。また、1回あたりの上記第2熱処理の時間は、6時間〜50時間である。また、上記製造方法は、不揮発性メモリをチェックした後、上記第1領域に位置するボンディングパッドの表面上に、メッキ法を用いて、導電膜を形成する工程を含んでいる。また、上記製造方法は、上記導電膜を形成した後、この導電膜上に、メッキ法を用いて、第1半田材を形成する工程を含んでいる。また、上記製造方法は、上記第1半田材を形成した後、この第1半田材に対して第3熱処理を施すことで、第1領域に位置するボンディングパッドの表面上に、導電膜を介して、バンプ電極を形成する工程を含んでいる。ここで、上記第3熱処理の温度は、100℃〜270℃である。また、1回あたりの上記第3熱処理の時間は、数十秒〜5分である。さらに、上記製造方法は、上記バンプ電極を形成した後、半導体ウエハを切断することにより、バンプ電極、導電膜、ボンディングパッドおよび不揮発性メモリを有する半導体チップを取得する工程を含んでいる。
【発明の効果】
【0009】
一実施の形態における半導体装置の製造方法によれば、半導体装置の信頼性を向上できる。
【0010】
また、他の一実施の形態における半導体装置の製造方法によれば、半導体装置の信頼性を向上できる。
【図面の簡単な説明】
【0011】
図1図1は、本実施の形態に係る半導体装置の構成を説明する断面図である。
図2図2は、図1のA部における拡大断面図である。
図3図3は、図1のA部における半導体チップの拡大平面図である。
図4図4は、図2のB部における拡大断面図である。
図5図5は、本実施の形態に係る半導体装置の製造工程を示すプロセスフロー図である。
図6図6は、本実施の形態に係る半導体ウエハの平面図である。
図7図7は、図1のA部における半導体チップの拡大断面図である。
図8図8は、図7に続く半導体装置の製造工程中の拡大断面図である。
図9図9は、図8に続く半導体装置の製造工程中の拡大断面図である。
図10図10は、図9に続く半導体装置の製造工程中の拡大断面図である。
図11図11は、図10に続く半導体装置の製造工程中の拡大断面図である。
図12図12は、図11に続く半導体装置の製造工程中の拡大断面図である。
図13図13は、図12に続く半導体装置の製造工程中の拡大断面図である。
図14図14は、図13に続く半導体装置の製造工程中の拡大断面図である。
図15図15は、図14に続く半導体装置の製造工程中の拡大断面図である。
図16図16は、本実施の形態に係るフリップチップ実装工程を説明する断面図である。
図17図17は、図16に続く半導体装置の製造工程中の断面図である。
図18図18は、変形例の半導体装置の部分拡大平面図である。
図19図19は、検討例の半導体装置の製造工程中の拡大断面図である。
【発明を実施するための形態】
【0012】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0013】
また、以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号およびハッチングを付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【0014】
(実施の形態)
<本実施の形態に係る半導体装置SMDについて>
まず、本実施の形態に係る半導体装置SMDについて、図1乃至図2を用いて説明する。なお、図1は、本実施の形態に係る半導体装置SMDの構成を説明する断面図である。また、図2は、図1のA部における拡大断面図である。
【0015】
図1に示すように、半導体装置SMDは、インタポーザWSBと、このインタポーザWSB上に搭載された半導体チップCPと、を含んでいる。ここで、本実施の形態のインタポーザWSBは、複数の配線層(全て図示しない)と、絶縁層(図示しない)と、を有する配線基板である。また、半導体チップCPおよびインタポーザWSBのそれぞれの平面形状は、図示しないが、四角形から成る。
【0016】
また、インタポーザWSBの上面WSBU上には、図1に示すように、バンプ電極BEを介して、半導体チップCPが搭載されている。そして、図1に示すように、半導体チップCPとインタポーザWSBとの間は、樹脂SRで封止されている。なお、本実施の形態のバンプ電極BEは、例えば、錫(Sn)から成る。より具体的には、バンプ電極BEは、錫(Sn)と、銀(Ag)と、から成る、所謂二元合金の半田バンプである。また、本実施の形態の樹脂SRは、複数のフィラーを有するエポキシ樹脂から成る。
【0017】
一方、上面WSBUと反対側のインタポーザWSBの下面WSBLには、図1に示すように、バンプランドBULが形成されている。そして、このバンプランドBUL上には、外部接続端子EXTが形成されている。なお、本実施の形態の外部接続端子EXTは、例えば、錫(Sn)から成る。より具体的には、外部接続端子EXTは、錫(Sn)と、銀(Ag)と、銅(Cu)とから成る、所謂三元合金の半田ボールである。また、バンプランドBULは、上記した複数の配線層のうち、最も下層に位置する配線層に形成された配線パターンから成る。さらに、本実施の形態のバンプランドBULは、例えば銅(Cu)から成る。
【0018】
次に、半導体チップCPとインタポーザWSBとの接合部における詳細について、図2乃至図3を用いて説明する。
【0019】
図2に示すように、インタポーザWSBの上面WSBUには、バンプ電極BEが接続されるボンディングリードBOLが形成されている。そして、このボンディングリードBOLの一部を露出するように、インタポーザWSBの上面WSBUには、ソルダレジスト膜SRFが形成されている。なお、ボンディングリードBOLは、上記した複数の配線層のうち、最も上層に位置する配線層に形成された配線パターンから成る。また、本実施の形態のボンディングリードBOLは、例えば銅(Cu)から成る。さらに、ソルダレジスト膜SRFは、絶縁性部材から成る。
【0020】
また、図2に示すように、半導体チップCPは、半導体基板SSBと、この半導体基板SSB上に形成されたボンディングパッドBPと、この半導体基板SSB上に形成された絶縁膜IFと、を有している。より具体的には、半導体基板SSB上には、図2に示すように、複数の配線層(全て図示しない)と、複数の配線層(全て図示しない)と、が交互に積層された多層配線層MWLが形成されている。そして、上記したボンディングパッドBPは、上記した複数の配線層のうち、最上層に位置する配線層に形成された配線パターンから成る。すなわち、ボンディングパッドBPは、多層配線層MWLを構成する部材の一つである。なお、本実施の形態のボンディングパッドBPは、例えばアルミニウム(Al)から成る。また、本実施の形態の半導体チップCPは、複数のボンディングパッドBPを有している。そして、図示しないが、この複数のボンディングパッドBPは、半導体チップCP(すなわち、半導体基板SSB)の各辺に沿って配置されている。
【0021】
また、本実施の形態では、半導体基板SSBに不揮発性メモリNVMが形成されている(例えば、図2のB部)。そして、上記したボンディングパッドBPは、多層配線層MWLを構成する複数の配線層を介して、この不揮発性メモリNVMと電気的に接続されている。なお、図示しないが、より具体的には、半導体基板SSBには複数の不揮発性メモリNVMが形成されており、この複数の不揮発性メモリにより、一つのメモリ回路が構成されている。本実施の形態の不揮発性メモリの構成については、後述する(図4を参照)。
【0022】
また、本実施の形態のボンディングパッドBPの表面BPSは、図2および図3のそれぞれに示すように、絶縁膜IFの開口部OP1内において露出する領域RG1と、開口部OP1とは異なる絶縁膜IFの開口部OP2内において露出する領域RG2と、を有している。なお、領域RG1は、その表面上に、上記したバンプ電極BEが形成される領域(「バンプ電極形成領域」とも言う)である。一方、領域RG2は、その表面に、ウエハテスト工程において使用するプローブ針PBP(図5を参照)が接触される領域(「プローブ領域」とも言う)である。そのため、図2に示すように、領域RG2に位置するボンディングパッドBPの表面BPSには、プローブ針PBPを接触させることで形成されたプローブ痕PBDが、形成されている。
【0023】
また、本実施の形態の絶縁膜IFは、図2に示すように、半導体基板SSB上に形成され、かつ、無機材料から成るパッシベーション膜PVFと、このパッシベーション膜PVF上に形成され、かつ、有機材料から成る保護膜PIFと、から成る。また、図2および図3のそれぞれに示すように、パッシベーション膜PVFおよび保護膜PIFのそれぞれは、ボンディングパッドBPの表面BPSにおける周縁領域上だけでなく、上記した二つの領域RG1、RG2の間に位置する領域上にも、形成されている。さらに、本実施の形態では、図2および図3のそれぞれに示すように、保護膜PIFに形成され、かつ、ボンディングパッドBPの表面BPSを露出する各開口部OP1、OP2の径(辺の長さ)は、パッシベーション膜PVFに形成され、かつ、ボンディングパッドBPの表面BPSを露出する各開口部の径(辺の長さ)よりも小さい(短い)。
【0024】
さらに、本実施の形態では、図2に示すように、領域RG1に位置するボンディングパッドBPの表面BPS上に、導電膜UBMが形成されている。そして、図2に示すように、バンプ電極BEは、この導電膜UBMを介して、領域RG1に位置するボンディングパッドBPの表面BPS上に形成されている。なお、本実施の形態の導電膜UBMは、ボンディングパッドBPの表面BPS上に形成され、かつ、銅(Cu)から成るシード層SDLと、このシード層SDL上に形成され、かつ、ニッケル(Ni)から成るバリア層BRLと、から成る。また、詳細な製造工程については後述するが、導電膜UBMおよびバンプ電極BEのそれぞれは、メッキ法を用いて形成された、所謂メッキ層(メッキ膜)である。
【0025】
また、上記したように、不揮発性メモリと電気的に接続されたボンディングパッドBPは、その表面BPSが導電膜UBMで覆われた領域RG1と、その表面BPSが導電膜UBMで覆われずに露出した領域RG2と、を有している。そのため、図1および図2のそれぞれに示すように、半導体チップCPとインタポーザWSBとの間を封止する樹脂SRは、領域RG2に位置するボンディングパッドBPの表面BPS(すなわち、プローブ痕PBD)に接触しているが、領域RG1に位置するボンディングパッドBPの表面BPSには接触していない。
【0026】
<本実施の形態に係るボンディングパッドBPの詳細について>
次に、本実施の形態に係るボンディングパッドBPの詳細について、図2および図3を用いて説明する。
【0027】
図3に示すように、本実施の形態のバンプ電極BEの平面形状は、略円形である。一方、本実施の形態の導電膜UBMの平面形状は、図3に示すように、八角形である。そして、図2に示すように、バンプ電極BEは、導電膜UBMの表面だけでなく、この導電膜UBMの側面とも接触している。すなわち、図3に示すように、バンプ電極BEの直径は、導電膜UBMの直径(互いに対向する二つの辺の間隔)よりも大きい。なお、図3に示すように、ボンディングパッドBPのうち、その上方にバンプ電極BEが形成される部分(領域RG1を有する部分であり、かつ、領域RG2を有さない部分)の平面形状も、略八角形である。同様に、領域RG1に位置するボンディングパッドBPの表面BPSを露出する、パッシベーション膜PVFおよび保護膜PIFのそれぞれの開口部の平面形状も、八角形である。
【0028】
また、プローブ痕PBDの大きさは、図3に示すように、バンプ電極BEの大きさと比較して、小さい。そのため、本実施の形態では、図3に示すように、ボンディングパッドBPのうち、プローブ針PBPが接触される部分(領域RG2を有する部分であり、かつ、領域RG1を有さない部分)の平面形状は、その幅が、その上方にバンプ電極BEが形成される部分の直径よりも小さい、略長方形である。すなわち、図3に示すように、領域RG2を有する部分の平面形状の角の数は、領域RG1を有する部分の平面形状の角の数よりも、少ない。
【0029】
さらに、図3に示すように、ボンディングパッドBPが形成された配線層は、図3に示すように、ビア配線VAが接続された引き出し配線LOLも、有している。そして、この引き出し配線LOLは、図3に示すように、プローブ針PBPが接触される部分(領域RG2を有する部分であり、かつ、領域RG1を有さない部分)ではなく、その上方にバンプ電極BEが形成される部分(領域RG1を有する部分であり、かつ、領域RG2を有さない部分)に接続されている。すなわち、バンプ電極BEは、ボンディングパッドBPに接続された引き出し配線LOLと、この引き出し配線LOLに接続されたビア配線VAを介して、不揮発性メモリと電気的に接続されている。
【0030】
以上のように、半導体チップCPを構成する半導体基板SSBに形成された不揮発性メモリNVMは、この不揮発性メモリNVMと電気的に接続されたボンディングパッドBPと、領域RG1に位置するボンディングパッドBPの表面BPS上に導電膜UBMを介して形成されたバンプ電極BEと、を介して、インタポーザWSBの上面WSBU上に形成されたボンディングリードBOLと、電気的に接続されている。そして、このボンディングリードBOLは、インタポーザWSBを構成する配線層(図示しない)を介して、インタポーザWSBの下面WSBL上に形成されたバンプランド(上記ボンディングリードBOLに対応するバンプランド)BULと、電気的に接続されている。すなわち、ボンディングパッドBPの領域RG1は、半導体チップCPと外部機器との間で信号の伝達が行われる主経路でもある。
【0031】
<本実施の形態に係る不揮発性メモリNVMについて>
次に、本実施の形態に係る不揮発性メモリNVMについて、図4を用いて説明する。なお、図4は、図2のB部における拡大断面図である。
【0032】
まず、本実施の形態の不揮発性メモリNVMは、電界効果トランジスタから成る。より具体的には、図4に示すように、不揮発性メモリNVMは、半導体基板SSBと、トンネル酸化膜TOXを介して半導体基板SSB上に形成された浮遊ゲート電極FGと、層間絶縁膜ILIを介して浮遊ゲート電極FG上に形成された制御ゲート電極GEと、半導体基板SSBのうち、浮遊ゲート電極FGの一方の側に位置する部分に形成されたソース領域SSRと、半導体基板SSBのうち、浮遊ゲート電極FGの他方の側に位置する部分に形成されたドレイン領域SDRと、から成る。なお、トンネル酸化膜TOXは、例えば、酸化シリコン(SiO)から成る。また、浮遊ゲート電極FGは、例えば、多結晶シリコンから成る。また、層間絶縁膜ILIは、酸化シリコン(SiO)、あるいは、酸化シリコン(SiO)および窒化シリコン(SiN)から成る。また、制御ゲート電極GEは、多結晶シリコン、あるいは、金属シリサイドから成る。さらに、本実施の形態のトンネル酸化膜TOXの厚さは、例えば、10nm以下である。
【0033】
また、図4に示すように、制御ゲート電極GEおよび浮遊ゲート電極FGは、コンタクト層間絶縁層CILで覆われている。そして、このコンタクト層間絶縁層CIL上に形成された配線WLは、このコンタクト層間絶縁層CILを貫通するコンタクトプラグPLGを介して、ソース領域SSR、あるいは、ドレイン領域SDRと電気的に接続されている。なお、ソース領域SSRおよびドレイン領域SDRのそれぞれには、N型、あるいは、P型の不純物がイオン注入されている。そして、コンタクト層間絶縁層CIL、コンタクトプラグPLG、配線WL、および、上記した配線WLを覆う層間絶縁層ILのそれぞれは、上記した多層配線層MWLを構成する材料の一つである。
【0034】
なお、不揮発性メモリNVMにデータを書き込むには、ソース領域SSRからドレイン領域SDRに向かって流れる電子をドレイン領域SDRの近傍で加速させることにより発生したホット・エレクトロンを、電荷蓄積領域として機能する浮遊ゲート電極FGに、トンネル酸化膜TOXを介して移動させる(注入する)。一方、不揮発性メモリNVMに書き込んだデータを消去するには、ソース領域SSRと浮遊ゲート電極FGとの間に高電界を加えることで、浮遊ゲート電極FGに蓄積された電子を、この浮遊ゲート電極FGから引き抜く。
【0035】
<本実施の形態に係る半導体装置SMDによる効果について>
次に、本実施の形態に係る半導体装置SMDによる効果について、説明する。
【0036】
まず、本実施の形態では、図1および図2のそれぞれに示すように、バンプ電極BEを介して、半導体チップCPをインタポーザWSBと電気的に接続している。すなわち、半導体チップCPとインタポーザWSBとを互いに、かつ、電気的に接続する手段として、バンプ電極BEを用いている。そのため、例えば特許文献3のようなボンディングワイヤを介して、半導体チップをインタポーザと電気的に接続する形態と比較して、信号の伝達速度を向上できる。
【0037】
また、本実施の形態では、図2に示すように、錫(Sn)から成るバンプ電極BEを、ニッケル(Ni)から成る導電膜UBMを介して、アルミニウム(Al)から成るボンディングパッドBP上に形成している。すなわち、錫(Sn)から成るバンプ電極BEが、アルミニウム(Al)から成るボンディングパッドBPと、直接、接触していない。そのため、バンプ電極BEを構成する錫(Sn)が、ボンディングパッドBPに拡散するのを、抑制できる。
【0038】
また、本実施の形態では、図2に示すように、領域RG2に位置するボンディングパッドBPの表面BPSに、プローブ痕PBDが形成されている。すなわち、領域RG1に位置するボンディングパッドBPの表面BPSには、プローブ痕PBDが形成されていない。そのため、導電膜UBMとボンディングパッドBPとの接合信頼性が低下するのを、抑制できる。
【0039】
また、本実施の形態では、図2に示すように、領域RG2に位置するボンディングパッドBPの表面BPSに、プローブ痕PBDが形成されている。すなわち、導電膜UBMの表面には、プローブ痕PBDが形成されていない。そのため、バンプ電極BEと導電膜UBMとの接合信頼性が低下するのを、抑制できる。
【0040】
また、本実施の形態では、図3に示すように、ボンディングパッドBPのうち、プローブ針PBPが接触される部分(領域RG2を有する部分であり、かつ、領域RG1を有さない部分)の平面形状は、その幅が、その上方にバンプ電極BEが形成される部分の直径よりも小さい、略長方形である。そのため、一つあたりのボンディングパッドBPの占有面積を縮小することができる。すなわち、半導体チップの小型化、あるいは、多ピン化を実現することができる。
【0041】
さらに、本実施の形態では、図3に示すように、引き出し配線LOLは、プローブ針PBPが接触される部分(領域RG2を有する部分であり、かつ、領域RG1を有さない部分)ではなく、その上方にバンプ電極BEが形成される部分(領域RG1を有する部分であり、かつ、領域RG2を有さない部分)に接続されている。すなわち、半導体チップCPと外部機器との間で信号の伝達が行われる主経路上には、プローブ痕PBDが形成されていない。そのため、半導体装置の高速化を実現できる。
【0042】
<本実施の形態に係る半導体装置SMDの製造方法について>
次に、本実施の形態に係る半導体装置SMDの製造方法について、図5乃至図17を用いて説明する。なお、図5は、本実施の形態に係る半導体装置SMDの製造工程を示すプロセスフロー図である。
【0043】
1.ウエハ準備(図5のステップS1)
まず、図5のステップS1として、半導体ウエハSWFを準備する。半導体ウエハSWFは、図6に示すように、行列状に配列された複数のチップ形成部CFPを有している。なお、各チップ形成部CFPは、後述するウエハ切断工程(図5のステップS6)を実施することで取得される、半導体チップCPとなる部分である。
【0044】
また、本実施の形態では、上記した複数のチップ形成部CFPのうちの一つを用いて、半導体装置SMDの各製造工程を説明する。さらに、本実施の形態では、図7に示すように、半導体ウエハSWFを構成する半導体基板SSB上に、上記した絶縁膜IF(特に、保護膜PIF)と、各開口部OP1、OP2と、を形成した後の状態から、説明する。なお、図7は、図1のA部における半導体チップCPの拡大断面図である。また、本実施の形態の保護膜PIFは、半導体基板SSB上に有機材料を配置(供給)した後、この有機材料に対して熱処理を施すことで、形成されている。より具体的には、本実施の形態の保護膜PIFは、硬化される前では流動性を有する、熱硬化性のポリイミド樹脂から成る。また、この有機材料を硬化させる際の熱処理の温度は、例えば、300℃〜400℃である。また、1回あたりの熱処理の時間は、例えば、30分〜2時間である。
【0045】
2.ウエハテスト(図5のステップS2)
次に、図5のステップS2として、ウエハテストを行う。本実施の形態のウエハテストでは、図8に示すように、領域RG2に位置するボンディングパッドBPの表面BPSにプローブ針PBPを接触させ、これにより、半導体基板SSBに形成された不揮発性メモリNVMに、所望のデータを書き込む。なお、本工程を行うことで、図8に示すように、領域RG2に位置するボンディングパッドBPの表面BPSには、プローブ針PBPを接触させることで形成されたプローブ痕PBDが、形成される。
【0046】
3.スクリーニングテスト(図5のステップS3)
次に、図5のステップS3として、スクリーニングテスト(「加速試験」とも言う)を行う。本実施の形態のスクリーニングテストでは、まず、前述のウエハテスト工程において不揮発性メモリNVMにデータが書き込まれた半導体基板SSB(すなわち、半導体ウエハSWF)に対して、熱処理を施す。なお、本スクリーニングテスト工程における熱処理の温度は、前述の保護膜PIFを形成する際の熱処理の温度よりも低く、本実施の形態では、例えば、200℃〜280℃である。また、1回あたりの熱処理の時間は、前述の保護膜PIFを形成する際の熱処理の時間よりも長く、例えば、6時間〜50時間である。
【0047】
その後、前述のウエハテスト工程において不揮発性メモリNVMに書き込んだデータが読み取れるか、データが書き込まれた不揮発性メモリNVMをチェックする(すなわち、メモリ回路にアクセスする)。
【0048】
4.導電膜形成(図5のステップS4)
次に、図5のステップS4として、導電膜UBMの基礎となる部分を形成する。なお、導電膜UBMの形成方法については、図9乃至図11を用いて、説明する。
【0049】
まず、図9に示すように、半導体基板SSB(すなわち、半導体ウエハSWF)上に、例えば銅(Cu)から成るシード層SDLを形成する。なお、本実施の形態では、例えば、PVD(Physical Vapor Deposition)法を用いて、シード層SDLを形成する。これにより、シード層SDLは、図9に示すように、各領域RG1、RG2に位置するボンディングパッドBPの表面BPS上だけでなく、絶縁膜IF上にも形成される。また、プローブ痕PBDは、図9に示すように、シード層SDLで覆われる。
【0050】
次に、図10に示すように、半導体基板SSB上にレジストパターンRSMを形成する。より具体的には、まず、各領域RG1、RG2を覆うように絶縁膜IF上にレジスト材料を配置した後、例えばリソグラフィ技術を用いて、領域RG1に位置するボンディングパッドBPの表面BPS上に形成されたシード層SDLが露出するように、レジスト材料を加工する。これにより、図10に示すように、領域RG2はレジストパターンRSMで覆われる一方、領域RG1上に形成された部分を含むシード層SDLの一部は、レジストパターンRSMの開口部OP3から露出する。
【0051】
次に、図11に示すように、領域RG1上に形成された部分を含むシード層SDLの一部上に、例えばニッケル(Ni)から成るバリア層BRLを形成する。なお、本実施の形態では、例えば、上記したレジストパターンRSMをマスクとして、電解メッキ法を用いて、バリア層BRLを形成する。より具体的には、図11に示すように、領域RG2に位置するボンディングパッドBPの表面BPSをレジストパターンRSMで覆った状態で、かつ、領域RG1に位置するボンディングパッドBPの表面BPS上に形成されたシード層SDLをレジストパターンRSMから露出させた状態で、このバリア層BRLを形成する工程を行う。
【0052】
以上の工程により、シード層SDLと、バリア層BRLと、から成る導電膜UBMの基礎となる部分が、領域RG1に位置するボンディングパッドBPの表面BPS上に形成される。
【0053】
5.バンプ電極形成(図5のステップS5)
次に、図5のステップS5として、錫(Sn)から成るバンプ電極BEを形成する。なお、本実施の形態では、導電膜UBMを構成するバリア層BRLと同様、電解メッキ法を用いて、バンプ電極BEを形成する。また、本実施の形態では、前述の導電膜UBMを形成する工程で使用したレジストパターンRSMは、本工程においても引き続きマスクとして使用する。
【0054】
より具体的には、図12に示すように、レジストパターンRSMの開口部OP3内に、錫(Sn)と、銀(Ag)と、から成る、所謂二元合金の半田材SM1を供給し、これにより、このレジストパターンRSMの開口部OP3内を半田材で塞ぐ。
【0055】
その後、図13に示すように、レジストパターンRSMを除去する。これにより、図13に示すように、絶縁膜IF上に形成されたシード層SDLのうち、レジストパターンRSMで覆われていた部分を露出させる。
【0056】
次に、図14に示すように、半田材SM1およびバリア層BRLをマスクとして、シード層SDLのうち、半田材SM1およびバリア層BRLのそれぞれから露出する部分を除去する。なお、本実施の形態では、ウエットエッチング法を用いて、シード層SDLのうちの不要な部分を除去する。これにより、シード層SDLと、バリア層BRLと、から成る導電膜UBMが形成される。
【0057】
そして、シード層SDLのうちの不要な部分を除去した後、前述の工程で形成した半田材SM1に対して熱処理を施す。これにより、図15に示すように、領域RG1に位置するボンディングパッドBPの表面BPS上に、バリア層BRL(すなわち、導電膜UBM)を介して、略球体状のバンプ電極BEを形成する。なお、本バンプ電極形成工程における熱処理の温度は、前述の保護膜PIFを形成する際の熱処理の温度よりも低く、本実施の形態では、例えば、100℃〜270℃である。また、1回あたりの熱処理の時間は、前述のスクリーニングテスト工程における熱処理の時間よりも短く、例えば、数十秒〜5分である。
【0058】
6.ウエハ切断(図5のステップS6)
次に、図5のステップS6として、半導体ウエハSWFを切断することにより、複数のチップ形成部CFPを互いに切り離す。より具体的には、図6に示す複数のチップ形成部CFPのうちの互いに隣り合う二つのチップ形成部CFPの間に、ダイシングブレード(図示しない)を通過させることにより、複数のチップ形成部CFPを互いに切り離す。これにより、バンプ電極BE、導電膜UBM、ボンディングパッドBPおよび不揮発性メモリNVMを有する各チップ形成部CFPを、半導体チップCPとして取得する。
【0059】
7.フリップチップ実装(図5のステップS7)
次に、図5のステップS7として、前述の工程により取得した、バンプ電極BEを有する半導体チップCPを、このバンプ電極BEを介して、インタポーザWSB上に搭載する。より具体的には、図16に示すように、半導体チップCPを構成する半導体基板SSBのうち、バンプ電極BEが形成された側に位置する面(「主面」とも言う)が、インタポーザWSBの上面WSBUと対向するように、半導体チップCPをインタポーザWSB上に配置する。そして、半導体チップCPおよびインタポーザWSBのそれぞれ(特に、バンプ電極BE)に熱を加えながら、図16に示すように、半導体チップCPを構成する半導体基板SSBのうち、バンプ電極BEが形成されていない側に位置する面(「裏面」とも言う)に対して、ボンディングツールBTを押し当てる。すなわち、図16に示すように、半導体チップCPに対して垂直荷重(矢印の方向)を加える。これにより、熱により溶融したバンプ電極BEを介して、半導体チップCP(詳細には、「ボンディングパッドBP」)がインタポーザWSB(詳細には、「ボンディングリードBOL」)と電気的に接続される。なお、本フリップチップ実装工程における熱処理の温度は、前述の保護膜PIFを形成する際の熱処理の温度よりも低く、本実施の形態では、例えば、220℃〜260℃である。また、1回あたりの熱処理の時間は、前述のスクリーニングテスト工程における熱処理の時間よりも短く、例えば、数秒〜1分である。
【0060】
8.樹脂供給(図5のステップS8)
次に、半導体チップCPとインタポーザWSBとの間を、樹脂SRで封止する。より具体的には、図17に示すように、半導体チップCPの近傍にノズルNZLを配置し、このノズルNZLから、複数のフィラーを有する樹脂SRを、半導体チップCPとインタポーザWSBとの間に供給する。そして、半導体チップCPとインタポーザWSBとの間に供給された樹脂SRに熱を加えることにより、この樹脂SRを硬化させる。なお、本樹脂供給工程における熱処理の温度は、前述の保護膜PIFを形成する際の熱処理の温度よりも低く、本実施の形態では、例えば、100℃〜200℃である。また、1回あたりの熱処理の時間は、前述のスクリーニングテスト工程における熱処理の時間よりも短く、例えば、10秒〜2時間である。
【0061】
9.外部接続端子形成(図5のステップS9)
その後、図5のステップS9として、錫(Sn)から成る外部接続端子EXT(図1を参照)を形成する。より具体的には、インタポーザWSBの下面WSBLに形成された各バンプランドBUL上に、錫(Sn)と、銀(Ag)と、銅(Cu)とから成る、所謂三元合金の半田材を配置する。その後、この半田材に対して熱処理を施す。これにより、各バンプランドBUL上に、略球体状の外部接続端子EXTを形成する。なお、本外部接続端子形成工程における熱処理の温度は、前述の保護膜PIFを形成する際の熱処理の温度よりも低く、本実施の形態では、例えば、100℃〜270℃である。また、1回あたりの熱処理の時間は、前述のスクリーニングテスト工程における熱処理の時間よりも短く、例えば、数十秒〜5分である。
【0062】
上記した各工程を経て、バンプ電極BEを介してインタポーザWSB上に半導体チップCPが搭載された半導体装置SMDが製造される。そして、完成した半導体装置SMDは、後に、外部接続端子EXTを介して、マザーボード上に実装される。なお、半導体ウエハSWF(すなわち、半導体基板SSB)上にボンディングパッドBPを形成した後から、半導体装置SMDをマザーボード上に実装するまでに施される熱処理の温度のうち、保護膜PIFを構成する有機材料に対して施す熱処理の温度が、最も高い。また、半導体ウエハSWF(すなわち、半導体基板SSB)上にボンディングパッドBPを形成した後から、半導体装置SMDをマザーボード上に実装するまでに施される熱処理の時間のうち、スクリーニングテスト工程における熱処理の時間が、最も長い。
【0063】
<本実施の形態に係る半導体装置SMDの製造方法による効果について>
次に、本実施の形態に係る半導体装置SMDの製造方法による効果について、説明する。
【0064】
まず、本実施の形態では、ウエハテスト(図5のステップS2)およびスクリーニングテスト(図5のステップS3)を、図5に示すように、ウエハ準備工程(図5のステップS1)の後に、行っている。すなわち、本実施の形態では、不揮発性メモリNVMにデータを書き込み、さらに、この不揮発性メモリNVMが形成された半導体ウエハSWF(すなわち、半導体基板SSB)に対して熱処理を施してから、このデータが書き込まれた不揮発性メモリNVMをチェックする工程を、絶縁膜IF(すなわち、保護膜PIF)を構成する有機材料に対して熱処理を施した後に、行っている。ここで、上記したように、保護膜PIFを構成する有機材料に対して施す熱処理の温度は、少なくとも300℃以上と高温である。また、この熱処理の時間についても、少なくとも数十分以上である。そして、不揮発性メモリNVMに書き込んだデータは、300℃以上、かつ、数十分以上という熱処理の条件により消失され易い。特に、不揮発性メモリNVMを構成するトンネル酸化膜TOXの厚さが薄くなると、データの消失は顕著となる。一方、このトンネル酸化膜の厚さが薄くなったとしても、300℃未満、あるいは、300℃以上であっても、数秒という熱処理の条件であれば、データは消失され難い。そして、本実施の形態では、上記したように、不揮発性メモリNVMにデータを書き込む前に、保護膜PIFを形成するための熱処理を完了している。これにより、たとえ半導体装置の小型化(具体的には、「薄型化」)を実現するために、不揮発性メモリNVMを構成するトンネル酸化膜TOXの厚さを薄くしたとしても、不揮発性メモリNVMに書き込んだデータが、有機材料に対して施す熱処理の条件(特に、温度)により消失するのを、回避できる。
【0065】
また、本実施の形態では、ウエハテスト(図5のステップS2)およびスクリーニングテスト(図5のステップS3)を、図5に示すように、ウエハ準備工程(図5のステップS1)の後、かつ、バンプ電極形成工程(図5のステップS5)の前に、行っている。すなわち、本実施の形態では、不揮発性メモリNVMにデータを書き込み、さらに、この不揮発性メモリNVMが形成された半導体ウエハSWF(すなわち、半導体基板SSB)に対して熱処理を施してから、このデータが書き込まれた不揮発性メモリNVMをチェックする工程を、絶縁膜IF(すなわち、保護膜PIF)を構成する有機材料に対して熱処理を施した後、かつ、錫(Sn)から成るバンプ電極BEを形成する前に、行っている。これにより、たとえ不揮発性メモリNVMを構成するトンネル酸化膜TOXの厚さを薄くしたとしても、不揮発性メモリNVMに書き込んだデータが消失するのを回避できるだけでなく、錫(Sn)から成るバンプ電極BEの表面が酸化する(すなわち、バンプ電極BEとインタポーザWSBのボンディングリードBOLとの接合信頼性が低下する)のを、抑制できる。
【0066】
また、本実施の形態では、上記した事項に加え、ウエハテスト(図5のステップS2)およびスクリーニングテスト(図5のステップS3)を、図5に示すように、ウエハ準備工程(図5のステップS1)の後、かつ、導電膜形成工程(図5のステップS4)の前に、行っている。そして、導電膜形成工程(図5のステップS4)の後に、バンプ電極形成工程(図5のステップS5)を行っている。すなわち、本実施の形態では、導電膜形成工程(図5のステップS4)の後、かつ、バンプ電極形成工程(図5のステップS5)の前に、スクリーニングテスト工程(図5のステップS3)を、行っていない。そのため、スクリーニングテスト工程における熱処理により、導電膜UBM(特に、バリア層BRL)の表面が酸化するのを抑制できる。また、上記したように、導電膜形成工程(図5のステップS4)の後に、バンプ電極形成工程(図5のステップS5)を行っているため、バンプ電極BEと導電膜UBMとの接合信頼性が低下するのを、抑制できる。さらには、バンプ電極形成工程(図5のステップS5)では、導電膜形成工程(図5のステップS4)で使用したレジストパターンRSMを、引き続きマスクとして使用しているため、製造工程の簡略化も実現できる。
【0067】
また、本実施の形態では、図2および図15のそれぞれに示すように、絶縁膜IF(具体的には、パッシベーション膜PVFおよび保護膜PIF)は、ボンディングパッドBPの表面BPSにおける周縁領域上だけでなく、上記した二つの領域RG1、RG2の間に位置する領域上にも、形成されている。ここで、もし二つの領域RG1、RG2の間に位置する領域上に絶縁膜IFが形成されていないと、バンプ電極形成項における熱処理を施した際、図19に示すように、形成されるバンプ電極BE1の中心C1が、所望の位置(中心C)からずれる。すなわち、形成されるバンプ電極BE1の高さが、低くなる。さらには、場合によっては、熱処理により溶融した半田材が、領域RG2に位置するボンディングパッドBPの表面BPS上にまで濡れ広がる恐れがある。なお、バンプ電極が所望の形状に形成されない(すなわち、バンプ電極の高さが低くなる)と、半導体チップとインタポーザとの隙間が狭くなる。この結果、後の樹脂供給工程(図5のステップS8)において、半導体チップとインタポーザとの間に樹脂を供給することが困難となる。これに対し、本実施の形態では、上記したように、二つの領域RG1、RG2の間に位置する領域上にも絶縁膜IFが形成されている。そのため、バンプ電極形成工程(図5のステップS5)において、バンプ電極BEを所望の形状に形成できる。
【0068】
さらに、本実施の形態では、上記したように、ボンディングパッドBP上に絶縁膜IFを形成するだけでなく、図2および図3のそれぞれに示すように、絶縁膜IFの開口部OP1の縁に沿って、導電膜UBMを絶縁膜IF上に形成している。そのため、後のフリップチップ実装工程(図5のステップS7)において半導体チップCPに対して垂直荷重を加えた際、多層配線層MWLのうち、バンプ電極BEと重なる領域に伝わる応力を、均一化することができる。これにより、多層配線層MWLを構成する絶縁層として、例えば、炭素添加シリコン酸化膜(SiOC)のような低誘電率膜を使用したとしても、上記応力により、絶縁層にクラックが形成されるのを、抑制できる。
【0069】
以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。具体例として、上記実施の形態の変形例について、以下に説明する。
【0070】
(変形例1)
まず、上記実施の形態では、半導体チップCPとインタポーザWSBとの接合部における詳細を説明する際、不揮発性メモリと電気的に接続されたボンディングパッドBPを基に説明した。また、上記実施の形態の半導体チップは、図1に示すように、上記したボンディングパッドBP以外の他のボンディングパッド(すなわち、別の回路を構成する電界効果トランジスタと電気的に接続されたボンディングパッド)も有している。そして、この他のボンディングパッドの構成についても、上記ボンディングパッドBPの構成と同じである。しかしながら、上記のようなウエハテスト工程(すなわち、プローブ針PBPを接触させる工程)が不要なボンディングパッドについては、上記実施の形態のようなプローブ領域RG2を設けなくてもよい。これにより、半導体チップの小型化、あるいは、多ピン化を更に実現できる。
【0071】
(変形例2)
また、上記実施の形態では、ボンディングパッドBPのうち、その上方にバンプ電極BEが形成される部分(領域RG1を有する部分であり、かつ、領域RG2を有さない部分)の平面形状が、図3に示すように、略八角形であることについて説明した。しかしながら、この部分の平面形状は、多角形に限らず、円形でもよい。
【0072】
(変形例3)
また、上記実施の形態では、保護膜PIFを構成する有機材料に対して熱処理を施すタイミングが、この有機材料を半導体基板SSB上に配置(供給)した後であることについて説明したが、この熱処理を施す(開始する)タイミングは、有機材料を半導体基板SSB上に配置する前でもよい。しかしながら、有機材料が半導体基板SSB上に配置される前に半導体基板SSBが加熱されていると、この半導体基板SSB上に配置された有機材料が所望の形状になる前(濡れ広がる前)に、この有機材料は硬化する恐れがある。そのため、硬化される前では流動性を有する熱硬化性のポリイミド樹脂を保護膜PIFの構成材料として用いる場合は、上記実施の形態のように、半導体基板SSB上に有機材料を配置(供給)した後に熱処理を施すことが好ましい。
【0073】
(変形例4)
また、上記実施の形態では、ウエハテスト(図5のステップS2)およびスクリーニングテスト(図5のステップS3)のそれぞれを1回ずつ行うことについて説明したが、ウエハテスト、スクリーニングテスト、あるいは、ウエハテストおよびスクリーニングテストの両方は、複数回行ってもよい。
【0074】
(変形例5)
また、上記実施の形態では、バリア層BRLおよび半田材SM1のそれぞれを、電解メッキ法を用いて形成することについて説明したが、無電解メッキ法を用いて形成してもよい。
【0075】
(変形例6)
また、上記実施の形態では、シード層SDLの除去方法として、ウエットエッチング法を用いることについて説明したが、ドライエッチング法を用いてもよい。
【0076】
(変形例7)
また、上記実施の形態では、バンプ電極BEを介してインタポーザWSB上に半導体チップCPが搭載された構成、所謂、FCBGA(Flip Chip Ball Grid Array)を半導体装置SMDとして説明した。しかしながら、バンプ電極BEが形成された半導体チップCP(すなわち、図5のステップS6を終えた状態)を、一つの半導体装置として見做すこともできる。
【0077】
(変形例8)
また、上記実施の形態では、半導体チップCPとインタポーザWSBとの間を樹脂SRで封止する方式として、図17に示すように、半導体チップCPの近傍にノズルNZLを配置し、このノズルNZLから、半導体チップCPとインタポーザWSBとの間に樹脂SRを供給する、所謂アンダーフィル方式について説明した。しかしながら、その上面上に半導体チップCPが搭載されたインタポーザWSBをモールド金型内にセットし、半導体チップCPを覆うようにインタポーザWSB上に樹脂SRから成る封止体を形成する、所謂トランスファモールド方式を用いてもよい。
【0078】
(変形例9)
また、上記実施の形態では、複数のボンディングパッドBPが、半導体チップCP(すなわち、半導体基板SSB)の各辺に沿って配置されていることについて説明した。しかしながら、図18に示すように、複数のボンディングパッドBP、BPE、BPNは、半導体チップCP1の各辺CPSに沿って、かつ、行列状に配置されてもよい。なお、半導体チップの周縁部は、半導体チップの中央部と比較して、応力が集中し易い。そのため、図18に示すように、各ボンディングパッドBPの領域(「プローブ領域」)RG2が、各ボンディングパッドBPの領域(「バンプ電極形成領域」)RG1よりも、対応する半導体チップCP1の辺CPS側に位置するように、各ボンディングパッドBPを配置することが好ましい。なお、行列状に配置された複数のボンディングパッドBP、BPE、BPNのうち、最外周列に位置するボンディングパッドBPEについては、図18に示すように、各領域RG1、RG2が、隣接する半導体チップCP1の辺CPSに沿うように、各ボンディングパッドBPEを配置してもよい。さらに、図18に示すように、この半導体チップCP1の対角線DGL上には、領域(「プローブ領域」)RG2を有さないボンディングパッドBPNを配置することが好ましい。
【0079】
(変形例10)
また、上記実施の形態では、バンプ電極BEは、錫(Sn)と、銀(Ag)と、から成る、所謂二元合金の半田バンプであること、また、外部接続端子EXTは、錫(Sn)と、銀(Ag)と、銅(Cu)とから成る、所謂三元合金の半田ボールであることについて、それぞれ説明した。しかしながら、その主成分として錫(Sn)を有する材料であれば、上記した各組成から成る半田材以外の材料を使用してもよい。例えば、外部接続端子EXTは、錫(Sn)と、銅(Cu)とから成る、所謂二元合金の半田ボールでもよい。同様に、ボンディングパッドについても、その主成分としてアルミニウム(Al)を有する材料であれば、アルミニウム(Al)に、銅(Cu)あるいはシリコン(Si)などを添加した合金材料を使用してもよい。
【0080】
(変形例11)
また、上記実施の形態では、バンプランドBUL上に外部接続端子EXTを直接、形成することについて説明した。しかしながら、例えば、ニッケル(Ni)から成る層(ニッケル層)と、このニッケル層上に形成され、かつ、パラジウム(Pd)から成る層(パラジウム層)と、このパラジウム層上に形成され、かつ、金(Au)から成る層(金層)と、から成るメッキ膜を介して、外部接続端子EXTをバンプランドBUL上に形成してもよい。
【0081】
(変形例12)
さらに、上記した各変形例について説明した要旨に矛盾しない範囲内において、上記で説明した各変形例の一部分または全部を互いに組み合わせて適用できる。
【符号の説明】
【0082】
BE バンプ電極
BP、BPE、BPN ボンディングパッド
BPS 表面
BOL ボンディングリード
BRL バリア層
BT ボンディングツール
BUL バンプランド
CFP チップ形成部
CIL コンタクト層間絶縁層
CP、CP1 半導体チップ
CPS 辺
DGL 対角線
EXT 外部接続端子
FG 浮遊ゲート電極
GE 制御ゲート電極
IF 絶縁膜
IL 層間絶縁層
ILI 層間絶縁膜
LOL 引き出し配線
MWL 多層配線層
NVM 不揮発性メモリ
NZL ノズル
OP1、OP2、OP3 開口部
PBD プローブ痕
PBP プローブ針
PIF 保護膜
PLG コンタクトプラグ
PVF パッシベーション膜
RG1、RG2 領域
RSM レジストパターン
SDL シード層
SDR ドレイン領域
SM1 半田材
SMD 半導体装置
SR 樹脂
SRF ソルダレジスト膜
SSB 半導体基板
SSR ソース領域
SWF 半導体ウエハ
TOX トンネル酸化膜
UBM 導電膜
VA ビア配線
WL 配線
WSB インタポーザ(配線基板)
WSBU 上面
WSBL 下面
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10
図11
図12
図13
図14
図15
図16
図17
図18
図19