特開2021-168319(P2021-168319A)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】特開2021-168319(P2021-168319A)
(43)【公開日】2021年10月21日
(54)【発明の名称】半導体装置
(51)【国際特許分類】
   H01L 25/07 20060101AFI20210924BHJP
   H01L 25/18 20060101ALI20210924BHJP
   H02M 7/48 20070101ALI20210924BHJP
【FI】
   H01L25/04 C
   H02M7/48 Z
【審査請求】有
【請求項の数】9
【出願形態】OL
【全頁数】27
(21)【出願番号】特願2020-42613(P2020-42613)
(22)【出願日】2020年3月12日
(11)【特許番号】特許第6939932号(P6939932)
(45)【特許公報発行日】2021年9月22日
(71)【出願人】
【識別番号】000002130
【氏名又は名称】住友電気工業株式会社
(74)【代理人】
【識別番号】100136098
【弁理士】
【氏名又は名称】北野 修平
(74)【代理人】
【識別番号】100137246
【弁理士】
【氏名又は名称】田中 勝也
(72)【発明者】
【氏名】金田 達志
(72)【発明者】
【氏名】大森 弘貴
【テーマコード(参考)】
5H770
【Fターム(参考)】
5H770AA15
5H770AA22
5H770JA10X
5H770JA18X
5H770JA19X
5H770PA28
5H770QA04
5H770QA05
5H770QA06
5H770QA08
(57)【要約】
【課題】所望の交流の波形に近い出力を得るための制御を容易にすることができる半導体装置を提供する。
【解決手段】半導体装置11aは、回路パターン16aと、P端子19a、N端子19dおよびO端子19b,19cと、第1トランジスタチップ22a〜22dおよび第2トランジスタチップ22e〜22hと、を備える。回路パターン16aは、P端子19aに電気的に接続される帯状の第1領域51aと、N端子19dに電気的に接続される帯状の第2領域52aと、O端子19b,19cに電気的に接続される第3領域53aと、を含む。第3領域53aは、帯状の第1分岐部61aと、帯状の第2分岐部62aと、接続部63aと、を含む。第1トランジスタチップ22a〜22dは、第1領域51aに電気的に接続され、第1分岐部61aに電気的に接続される。第2トランジスタチップ22e〜22hは、第2分岐部62aに電気的に接続され、第2領域52aに電気的に接続される。
【選択図】図1
【特許請求の範囲】
【請求項1】
絶縁性の基板と、
前記基板上に配置される回路パターンと、
前記回路パターンと電気的に接続されるP端子、N端子およびO端子と、
前記回路パターンに搭載される第1トランジスタチップおよび第2トランジスタチップと、を備え、
前記回路パターンは、
前記P端子に電気的に接続され、第1の方向に沿って延びる帯状の第1領域と、
前記N端子に電気的に接続され、前記第1領域の幅方向である第2の方向において前記第1領域と間隔をあけて配置され、前記第1の方向に沿って延びる帯状の第2領域と、
前記O端子に電気的に接続され、前記第1領域および前記第2領域のそれぞれと間隔をあけて配置される第3領域と、を含み、
前記第3領域は、
前記第1の方向に沿って延びる帯状の第1分岐部と、
前記第2の方向において前記第1分岐部と間隔をあけて配置され、前記第1の方向に沿って延びる帯状の第2分岐部と、
前記第2の方向に沿って延び、前記第1分岐部の一方側の端部と前記第2分岐部の一方側の端部とを接続する接続部と、を含み、
前記第1トランジスタチップは、前記第1領域に搭載されて前記第1領域に電気的に接続され、かつ第1配線により前記第1分岐部に電気的に接続され、
前記第2トランジスタチップは、前記第2分岐部に搭載されて前記第2分岐部に電気的に接続され、かつ第2配線により前記第2領域に電気的に接続される、半導体装置。
【請求項2】
前記基板を搭載する厚さ方向の一方の面を有する放熱板と、
前記一方の面から立ち上がり、前記基板の厚さ方向に見て前記基板を取り囲むように配置される枠体と、をさらに備え、
前記基板の外形形状は、前記基板の厚さ方向に見て、長辺が前記第1の方向に延びる長方形であり、
前記枠体は、前記基板の一対の長辺にそれぞれ対応する第1壁部および第2壁部を含み、
前記P端子および前記N端子は、前記基板の第1の短辺から見て、第2の短辺とは反対側に配置され、
前記O端子は、前記第2の短辺から見て前記第1の短辺とは反対側に配置される、請求項1に記載の半導体装置。
【請求項3】
前記第1壁部に取り付けられ、前記第1トランジスタチップのゲートパッドと電気的に接続される第1ゲート端子と、
前記第2壁部に取り付けられ、前記第2トランジスタチップのゲートパッドと電気的に接続される第2ゲート端子と、をさらに備え、
前記第2の方向において、前記第1壁部と前記第1領域との間の距離は、前記第1壁部と前記第2領域との間の距離、前記第1壁部と前記第1分岐部との間の距離および前記第1壁部と前記第2分岐部との間の距離のいずれよりも小さく、
前記第2の方向において、前記第2壁部と前記第2分岐部との間の距離は、前記第2壁部と前記第1領域との間の距離、前記第2壁部と前記第2領域との間の距離および前記第2壁部と前記第1分岐部との間の距離のいずれよりも小さい、請求項2に記載の半導体装置。
【請求項4】
前記第1壁部に取り付けられ、前記第1トランジスタチップのケルビンソースパッドと電気的に接続される第1ケルビンソース端子と、
前記第2壁部に取り付けられ、前記第2トランジスタチップのケルビンソースパッドと電気的に接続される第2ケルビンソース端子と、をさらに備え、
前記第2の方向において、前記第1壁部と前記第1領域との間の距離は、前記第1壁部と前記第2領域との間の距離、前記第1壁部と前記第1分岐部との間の距離および前記第1壁部と前記第2分岐部との間の距離のいずれよりも小さく、
前記第2の方向において、前記第2壁部と前記第2分岐部との間の距離は、前記第2壁部と前記第1領域との間の距離、前記第2壁部と前記第2領域との間の距離および前記第2壁部と前記第1分岐部との間の距離のいずれよりも小さい、請求項2または請求項3に記載の半導体装置。
【請求項5】
前記第1配線は、前記第1トランジスタチップのソースパッドと前記第1分岐部とを電気的に接続する第1ソースワイヤを含み、
前記第2配線は、前記第2トランジスタチップのソースパッドと前記第2領域とを電気的に接続する第2ソースワイヤを含み、
前記第1ソースワイヤの長さと前記第2ソースワイヤの長さは、同じであり、
前記第1ソースワイヤの数と前記第2ソースワイヤの数は、同じである、請求項1から請求項4のいずれか1項に記載の半導体装置。
【請求項6】
前記第1トランジスタチップおよび前記第2トランジスタチップのうちの少なくともいずれか一方は、SiCまたはGaNからなる半導体層を含む、請求項1から請求項5のいずれか1項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、半導体装置に関するものである。
【背景技術】
【0002】
P端子、N端子およびO端子を有し、回路パターン上に複数の半導体チップが搭載された半導体装置が開示されている(例えば、特許文献1、2参照)。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2015−154079号公報
【特許文献2】特開2017−220627号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
特許文献1、2に開示の半導体装置をインバータとして動作させる場合、例えば、P端子とO端子との間の電気的な接続をオン状態とし、O端子とN端子との間の電気的な接続をオフ状態とする第1の状態と、P端子とO端子との間の電気的な接続をオフ状態とし、O端子とN端子との間の電気的な接続をオン状態とする第2の状態と、を高速で交互に繰り返す。このようにして、所望の交流の波形に近い出力を得る。所望の交流の波形に近い出力を得るための制御を容易にすることが求められる。
【0005】
そこで、所望の交流の波形に近い出力を得るための制御を容易にすることができる半導体装置を提供することを目的の1つとする。
【課題を解決するための手段】
【0006】
本開示に従った半導体装置は、絶縁性の基板と、基板上に配置される回路パターンと、回路パターンと電気的に接続されるP端子、N端子およびO端子と、回路パターンに搭載される第1トランジスタチップおよび第2トランジスタチップと、を備える。回路パターンは、P端子に電気的に接続され、第1の方向に沿って延びる帯状の第1領域と、N端子に電気的に接続され、第1領域の幅方向である第2の方向において第1領域と間隔をあけて配置され、第1の方向に沿って延びる帯状の第2領域と、O端子に電気的に接続され、第1領域および第2領域のそれぞれと間隔をあけて配置される第3領域と、を含む。第3領域は、第1の方向に沿って延びる帯状の第1分岐部と、第2の方向において第1分岐部と間隔をあけて配置され、第1の方向に沿って延びる帯状の第2分岐部と、第2の方向に沿って延び、第1分岐部の一方側の端部と第2分岐部の一方側の端部とを接続する接続部と、を含む。第1トランジスタチップは、第1領域に搭載されて第1領域に電気的に接続され、かつ第1配線により第1分岐部に電気的に接続される。第2トランジスタチップは、第2分岐部に搭載されて第2分岐部に電気的に接続され、かつ第2配線により第2領域に電気的に接続される。
【発明の効果】
【0007】
上記半導体装置によれば、所望の交流の波形に近い出力を得るための制御を容易にすることができる。
【図面の簡単な説明】
【0008】
図1図1は、実施の形態1における半導体装置を基板の厚さ方向に見た概略平面図である。
図2図2は、図1に示す半導体装置に含まれる基板および回路パターンのみを示す概略平面図である。
図3図3は、図1に示す半導体装置の一部を示す概略断面図である。
図4図4は、図1に示す実施の形態1における半導体装置において、第1の状態において流れる電流の流れを図示した概略平面図である。
図5図5は、図1に示す実施の形態1における半導体装置において、第2の状態において流れる電流の流れを図示した概略平面図である。
図6図6は、実施の形態2における半導体装置を基板の厚さ方向に見た概略平面図である。
図7図7は、実施の形態3における半導体装置を基板の厚さ方向に見た概略平面図である。
【発明を実施するための形態】
【0009】
[本開示の実施形態の説明]
最初に本開示の実施態様を列記して説明する。本開示に係る半導体装置は、絶縁性の基板と、基板上に配置される回路パターンと、回路パターンと電気的に接続されるP端子、N端子およびO端子と、回路パターンに搭載される第1トランジスタチップおよび第2トランジスタチップと、を備える。回路パターンは、P端子に電気的に接続され、第1の方向に沿って延びる帯状の第1領域と、N端子に電気的に接続され、第1領域の幅方向である第2の方向において第1領域と間隔をあけて配置され、第1の方向に沿って延びる帯状の第2領域と、O端子に電気的に接続され、第1領域および第2領域のそれぞれと間隔をあけて配置される第3領域と、を含む。第3領域は、第1の方向に沿って延びる帯状の第1分岐部と、第2の方向において第1分岐部と間隔をあけて配置され、第1の方向に沿って延びる帯状の第2分岐部と、第2の方向に沿って延び、第1分岐部の一方側の端部と第2分岐部の一方側の端部とを接続する接続部と、を含む。第1トランジスタチップは、第1領域に搭載されて第1領域に電気的に接続され、かつ第1配線により第1分岐部に電気的に接続される。第2トランジスタチップは、第2分岐部に搭載されて第2分岐部に電気的に接続され、かつ第2配線により第2領域に電気的に接続される。
【0010】
本発明者らは、所望の交流の波形に近い出力を得るための制御を容易にすることができる半導体装置の構成について検討し、以下の構成に想到した。半導体装置においては、P端子とO端子との間の電気的な接続がオン状態でありO端子とN端子との間の電気的な接続がオフ状態である第1の状態の時には、P端子から回路パターン、オン状態のトランジスタチップ、そして再び回路パターンを通ってO端子に電流が流れる。また、P端子とO端子との間の電気的な接続がオフ状態でありO端子とN端子との間の電気的な接続がオン状態である第2の状態の時には、O端子から回路パターン、オン状態のトランジスタチップ、そして再び回路パターンを通ってN端子に電流が流れる。ここで、従来の半導体装置では、回路パターン上の配置によっては、複数のトランジスタチップのうち、オフ状態となっているトランジスタチップについて、トランジスタチップを搭載する領域に電流が流れる。この電流の流れに起因して回路パターンが発熱する。その結果、トランジスタチップからの放熱が阻害される。そうすると、回路パターンのうちの電流が流れる領域に配置されるトランジスタチップと、電流が流れない領域に配置されるトランジスタチップとの間で冷却速度の差が生じる。その結果、複数のトランジスタチップ間における温度差が大きくなり、高速スイッチング動作時において、所望の交流の波形に近い出力を得るための電気的な制御が煩雑となってしまう。そこで、上記第1の状態および上記第2の状態において、それぞれ回路パターンにおける電流の流れる経路を切り分けることを考えた。
【0011】
本開示の半導体装置によると、上記第1の状態の時には、P端子から回路パターンの第1領域、オン状態の第1トランジスタチップ、第1配線、回路パターンの第3領域の第1分岐部、そして回路パターンの第3領域の接続部を通ってO端子に電流が流れる。この時、オフ状態となっている第2トランジスタチップを搭載する回路パターンの第3領域の第2分岐部には、電流が流れない。そうすると、第1の状態の時に、回路パターンの第3領域の第2分岐部の発熱によって第2トランジスタチップの放熱が阻害されることを抑制することができる。一方、上記第2の状態の時には、O端子から回路パターンの第3領域の接続部、回路パターンの第3領域の第2分岐部、オン状態の第2トランジスタチップ、第2配線、そして回路パターンの第2領域を通ってN端子に電流が流れる。この時、オフ状態となっている第1トランジスタチップを搭載する回路パターンの第1領域には、電流が流れない。そうすると、第2の状態の時に、回路パターンの第1領域の発熱によって第1トランジスタチップの放熱が阻害されることを抑制することができる。このように、第1の状態の時と第2の状態の時とにおいて、回路パターンを流れる電流の経路を切り分ける。そうすると、それぞれオフ状態となっている時の第1トランジスタチップの冷却速度と第2トランジスタチップの冷却速度の差を小さくすることができる。よって、このような半導体装置においては、第1トランジスタチップと第2トランジスタチップとの間の温度差を小さくすることができる。したがって、所望の交流の波形に近い出力を得るための電気的な制御を容易にすることができる。
【0012】
上記半導体装置において、基板を搭載する厚さ方向の一方の面を有する放熱板と、一方の面から立ち上がり、基板の厚さ方向に見て基板を取り囲むように配置される枠体と、をさらに備えてもよい。基板の外形形状は、基板の厚さ方向に見て、長辺が第1の方向に延びる長方形であってもよい。枠体は、基板の一対の長辺にそれぞれ対応する第1壁部および第2壁部を含んでもよい。P端子およびN端子は、基板の第1の短辺から見て、第2の短辺とは反対側に配置されてもよい。O端子は、第2の短辺から見て第1の短辺とは反対側に配置されてもよい。このようにすることにより、上記本開示の半導体装置の構造を容易に達成することができる。
【0013】
上記半導体装置において、第1壁部に取り付けられ、第1トランジスタチップのゲートパッドと電気的に接続される第1ゲート端子と、第2壁部に取り付けられ、第2トランジスタチップのゲートパッドと電気的に接続される第2ゲート端子と、をさらに備えてもよい。第2の方向において、第1壁部と第1領域との間の距離は、第1壁部と第2領域との間の距離、第1壁部と第1分岐部との間の距離および第1壁部と第2分岐部との間の距離のいずれよりも小さくてもよい。第2の方向において、第2壁部と第2分岐部との間の距離は、第2壁部と第1領域との間の距離、第2壁部と第2領域との間の距離および第2壁部と第1分岐部との間の距離のいずれよりも小さくてもよい。このようにすることにより、第1ゲート端子と第1トランジスタチップのゲートパッドとを接続する配線の長さおよび第2ゲート端子と第2トランジスタチップのゲートパッドとを接続する配線の長さをそれぞれ短くすることができる。よってインダクタンスの低減を図ることができる。
【0014】
上記半導体装置において、第1壁部に取り付けられ、第1トランジスタチップのケルビンソースパッドと電気的に接続される第1ケルビンソース端子と、第2壁部に取り付けられ、第2トランジスタチップのケルビンソースパッドと電気的に接続される第2ケルビンソース端子と、をさらに備えてもよい。第2の方向において、第1壁部と第1領域との間の距離は、第1壁部と第2領域との間の距離、第1壁部と第1分岐部との間の距離および第1壁部と第2分岐部との間の距離のいずれよりも小さくてもよい。第2の方向において、第2壁部と第2分岐部との間の距離は、第2壁部と第1領域との間の距離、第2壁部と第2領域との間の距離および第2壁部と第1分岐部との間の距離のいずれよりも小さくてもよい。このようにすることにより、第1ケルビンソース端子と第1トランジスタチップのケルビンソースパッドとを接続する配線の長さおよび第2ケルビンソース端子と第2トランジスタチップのケルビンソースパッドとを接続する配線の長さをそれぞれ短くすることができる。よってインダクタンスの低減を図ることができる。
【0015】
上記半導体装置において、第1配線は、第1トランジスタチップのソースパッドと第1分岐部とを電気的に接続する第1ソースワイヤを含んでもよい。第2配線は、第2トランジスタチップのソースパッドと第2領域とを電気的に接続する第2ソースワイヤを含んでもよい。第1ソースワイヤの長さと第2ソースワイヤの長さは、同じであってもよい。第1ソースワイヤの数と第2ソースワイヤの数は、同じであってもよい。このようにすることにより、電気的な各径路におけるインダクタンスの値を揃えやすくすることができる。よって、各径路の電気的な特性が揃えやすくなり、電気的な制御を容易にすることができる。
【0016】
上記半導体装置において、第1トランジスタチップおよび第2トランジスタチップのうちの少なくともいずれか一方は、SiCまたはGaNからなる半導体層を含んでもよい。このような半導体層を含むトランジスタチップは、高速でスイッチングが可能であるため、電流経路の切り替えを前提とする本開示の半導体装置に好適である。
【0017】
[本開示の実施形態の詳細]
次に、本開示の半導体装置の一実施形態を、図面を参照しつつ説明する。以下の図面において同一または相当する部分には同一の参照符号を付しその説明は繰り返さない。
【0018】
(実施の形態1)
本開示の実施の形態1における半導体装置の構成について説明する。図1は、実施の形態1における半導体装置を基板の厚さ方向に見た概略平面図である。図2は、図1に示す半導体装置に含まれる基板および回路パターンのみを示す概略平面図である。図1等において、後述する第1分岐部と接続部との境界および第2分岐部と接続部との境界は、破線で示される。図3は、図1に示す半導体装置の一部を示す概略断面図である。図3は、第1トランジスタチップを含み、X−Z平面に平行な面で切断した場合の断面図である。
【0019】
図1図2および図3を参照して、実施の形態1における半導体装置11aは、放熱板12と、枠体13と、金属板14a(図3参照)と、基板15aと、回路パターン16aと、はんだ部17a,18a(図3参照)と、P端子19aと、O端子19b,19cと、N端子19dと、第1ダイオードチップ21a,21b,21c,21dと、第1トランジスタチップ22a,22b,22c,22dと、第2ダイオードチップ21e,21f,21g,21hと、第2トランジスタチップ22e,22f,22g,22hと、を備える。
【0020】
放熱板12は、金属製である。放熱板12は、例えば銅製である。放熱板12の表面には、ニッケルめっき処理が施されてもよい。放熱板12の外形形状は、厚さ方向に見て、X方向に延びる辺を長辺とし、Y方向に延びる辺を短辺とした長方形であって、角が曲面となっている。放熱板12の厚さ方向の一方の面12a上に、はんだ部17aが配置される。はんだ部17aの材質としては、例えばSn−Ag−Cu系はんだやSn−Sb系はんだが用いられる。
【0021】
金属板14aは、はんだ部17a上に配置される。はんだ部17aにより放熱板12と金属板14aとが接合される。金属板14aは、例えば銅製である。
【0022】
基板15aは、金属板14a上に配置される。基板15aは、放熱板12の一方の面12a上に搭載される。基板15aは、絶縁性である。絶縁性を有する基板15aの材質としては、例えばAl、AlN、Siが挙げられる。放熱板12の厚さ方向および基板15aの厚さ方向は、共にZ方向である。基板15aの外形形状は、基板15aの厚さ方向に見て、後述する第1の方向であるX方向に長辺が延びる長方形である。具体的には、特に図2を参照して、基板15aの外形形状は、基板15aの厚さ方向に見て、一対の長辺33a,33bと一対の短辺34a,34bから構成されている。
【0023】
回路パターン16aは、基板15a上に配置される。回路パターン16aは、例えば銅製である。回路パターン16aの具体的な構成については、後に詳述する。
【0024】
枠体13は、放熱板12の一方の面12aから立ち上がり、基板15aの厚さ方向に見て、基板15aを取り囲むように配置される。枠体13は、第1壁部13aと、第2壁部13bと、第3壁部13cと、第4壁部13dと、を含む。第1壁部13aと第2壁部13bとは、Y方向において対向して配置される。第3壁部13cと第4壁部13dとは、X方向において対向して配置される。枠体13は、例えば絶縁性を有する樹脂製である。枠体13は、例えば接着剤により放熱板12に固定される。放熱板12および枠体13によって、半導体装置11aに含まれるケース20が構成される。ケース20の内部の空間30には、図示しない樹脂製の充填剤が充填される。
【0025】
P端子19a、O端子19b,19cおよびN端子19dはそれぞれ、板状であって、金属製である。P端子19a、O端子19b,19cおよびN端子19dは、それぞれ屈曲した帯状の形状を有する。本実施形態において、P端子19a、O端子19b,19cおよびN端子19dは、それぞれ例えば、帯状の銅板を折り曲げて形成される。基板15aの厚さ方向に見て、P端子19aおよびN端子19dは、基板15aを挟んで第3壁部13cが位置する一方側に配置され、O端子19b,19cは、基板15aを挟んで第4壁部13dが位置する他方側に配置される。P端子19aおよびN端子19dは、基板15aの第1の短辺34aから見て、第2の短辺34bとは反対側に配置される。O端子19b,19cは、第2の短辺34bから見て第1の短辺34aとは反対側に配置される。
O端子19b,19cは、第4壁部13dに取り付けられている。P端子19aおよびN端子19dは、第3壁部13cに取り付けられている。半導体装置11aは、P端子19a、O端子19b,19cおよびN端子19dによって外部との電気的な接続を確保する。P端子19aおよびN端子19dが配置される一方側からO端子19b,19cへ向かう向きは、図1中の矢印Xで示す向きで示される。本実施形態においては、第1の方向は、矢印Xで示す向きまたはその逆の向きで示されるX方向である。なお、P端子19a、O端子19b,19c、N端子19dはそれぞれ、枠体13の内壁面27からケース20の内部の空間30側に露出する部分を有する。この部分を利用して、各ワイヤが電気的に接続される。
【0026】
第1ダイオードチップ21a,21b,21c,21d、第2ダイオードチップ21e,21f,21g,21h、第1トランジスタチップ22a,22b,22c,22dおよび第2トランジスタチップ22e,22f,22g,22hは、SiCまたはGaNからなる半導体層を含む。第1ダイオードチップ21a,21b,21c,21dおよび第2ダイオードチップ21e,21f,21g,21hは、例えばショットキーバリアダイオード(SBD)である。第1トランジスタチップ22a,22b,22c,22dおよび第2トランジスタチップ22e,22f,22g,22hは、例えば金属−酸化物−半導体電界効果型トランジスタ(MOSFET)である。
【0027】
第1トランジスタチップ22aは、回路パターン16aに搭載される。第1トランジスタチップ22aは、はんだ部18aにより回路パターン16aに電気的に接合される。第1トランジスタチップ22aは、基板15aの厚さ方向の一方側の端部に位置するドレイン電極と、基板15aの厚さ方向の他方側の端部に位置するソースパッド、ゲートパッドおよびケルビンソースパッドと、を含む。第1トランジスタチップ22aは、はんだ部18aによりドレイン電極が回路パターン16aと接触するように回路パターン16aに接合される。第1トランジスタチップ22aは、基板15aの厚さ方向に電流が流れる。第1トランジスタチップ22aは、縦型のトランジスタチップである。他の第1トランジスタチップ22b〜22dおよび第2トランジスタチップ22e〜22hの構成についても同様である。
【0028】
第1ダイオードチップ21aは、回路パターン16aに搭載される。第1ダイオードチップ21aは、第1トランジスタチップ22aと同様に、はんだ部により回路パターン16aに電気的に接合される。第1ダイオードチップ21aは、基板15aの厚さ方向の一方側の端部に位置するカソードパッドと、基板15aの厚さ方向の他方側の端部に位置するアノードパッドと、を含む。第1ダイオードチップ21aは、はんだ部によりカソードパッドが回路パターン16aと接触するように回路パターン16aに接合される。第1ダイオードチップ21aは、基板15aの厚さ方向に電流が流れる。他の第1ダイオードチップ21b〜21dおよび第2ダイオードチップ21e〜21hの構成についても同様である。
【0029】
半導体装置11aは、第1ゲート端子41aと、第2ゲート端子41bと、第1ケルビンソース端子42aと、第2ケルビンソース端子42bと、D端子43と、サーミスタ端子44a,44bと、を含む。第1ゲート端子41a、第1ケルビンソース端子42a、D端子43およびサーミスタ端子44a,44bはそれぞれ、X方向に間隔をあけて第1壁部13aに取り付けられている。具体的には、第4壁部13dに近い側から、D端子43、第1ケルビンソース端子42a、第1ゲート端子41a、サーミスタ端子44a,44bの順である。第2ゲート端子41bおよび第2ケルビンソース端子42bはそれぞれ、第2壁部13bに取り付けられている。第1ゲート端子41a、第2ゲート端子41b、第1ケルビンソース端子42a、第2ケルビンソース端子42b、D端子43およびサーミスタ端子44a,44bはそれぞれ、内部の空間30にその一部が露出するよう取り付けられている。また、第1ゲート端子41a、第2ゲート端子41b、第1ケルビンソース端子42a、第2ケルビンソース端子42b、D端子43およびサーミスタ端子44a,44bはそれぞれ、外部との電気的な接続を確保するために、枠体13の上面から突出する部分を有する。
【0030】
次に、回路パターン16aの具体的な構成について説明する。回路パターン16aは、第1領域51aと、第2領域52aと、第3領域53aと、第4領域54aと、第5領域55aと、第6領域56aと、第7領域57aと、第8領域58aと、第9領域59aと、を含む。第1領域51a、第2領域52a、第4領域54a、第5領域55a、第6領域56a、第7領域57aはそれぞれ、帯状であって、第1の方向に延びている。第3領域53aは、第1分岐部61aと、第2分岐部62aと、接続部63aと、を含む。第1分岐部61aおよび第2分岐部62aはそれぞれ、帯状であって、第1の方向に延びている。接続部63aも、帯状である。接続部63aは、第1領域51aの幅方向である第2の方向に延びている。本実施形態においては、第2の方向は、矢印Yで示す向きまたはその逆の向きで示されるY方向である。接続部63aは、第1分岐部61aの一方側の端部、この場合は第4壁部13dに近い側の端部と、第2分岐部62aの一方側の端部、この場合は第4壁部13dに近い側の端部と、を接続する。なお、第8領域58aおよび第9領域59aはそれぞれ、基板15aの厚さ方向に見て長方形の形状を有する。第8領域58aと第9領域59aとは、基板15aの厚さ方向に見て、X方向に間隔をあけて並べて配置される。半導体装置11aに含まれるサーミスタ28は、基板15aの厚さ方向に見て、第8領域58aと第9領域59aとに跨って配置されている。サーミスタ28は、第8領域58aおよび第9領域59aと電気的に接続されている。
【0031】
第1領域51a、第2領域52a、第4領域54a、第5領域55a、第6領域56a、第7領域57a、第1分岐部61aおよび第2分岐部62aはそれぞれ、第2の方向において間隔をあけて配置される。本実施形態においては、第2の方向において、第1領域51aと第2領域52aとの間に、第1分岐部61aが配置される。第2の方向において、第1分岐部61aと第2分岐部62aとの間に、第2領域52aが配置される。具体的には、基板15aの厚さ方向に見て、Y方向において第1壁部13aが配置される側から第4領域54a、第5領域55a、第1領域51a、第1分岐部61a、第2領域52a、第2分岐部62a、第6領域56a、第7領域57aの順に配置される。第4領域54a、第5領域55a、第6領域56aおよび第7領域57aのそれぞれの幅は、第1領域51aおよび第2領域52aの幅よりも小さい。
【0032】
第2の方向において、第1壁部13aと第1領域51aとの間の距離は、第1壁部13aと第2領域52aとの間の距離、第1壁部13aと第1分岐部61aとの間の距離および第1壁部13aと第2分岐部62aとの間の距離のいずれよりも小さい。また、第2の方向において、第2壁部13bと第2分岐部62aとの間の距離は、第2壁部13bと第1領域51aとの間の距離、第2壁部13bと第2領域52aとの間の距離および第2壁部13bと第1分岐部61aとの間の距離のいずれよりも小さい。
【0033】
第1ダイオードチップ21a,21b,21c,21dは、第1領域51a上に配置される。第1トランジスタチップ22a,22b,22c,22dは、第1領域51a上に配置される。第1ダイオードチップ21a〜21dおよび第1トランジスタチップ22a〜22dはそれぞれ、X方向に間隔をあけて配置される。第1ダイオードチップ21aと第1ダイオードチップ21bとの間に、第1トランジスタチップ22aが配置される。第1ダイオードチップ21bと第1ダイオードチップ21cとの間に、第1トランジスタチップ22bが配置される。第1ダイオードチップ21cと第1ダイオードチップ21dとの間に、第1トランジスタチップ22cが配置される。第1トランジスタチップ22dは、X方向において、第1ダイオードチップ21dに対して、第1トランジスタチップ22cが配置されている位置と反対側の位置に配置される。第1トランジスタチップ22bと第1ダイオードチップ21cとのX方向の間隔は、第1トランジスタチップ22bと第1ダイオードチップ21bとのX方向の間隔よりも大きい。
【0034】
第2ダイオードチップ21e,21f,21g,21hは、第2分岐部62a上に配置される。第2トランジスタチップ22e,22f,22g,22hは、第2分岐部62a上に配置される。第2ダイオードチップ21e〜21hおよび第2トランジスタチップ22e〜22hはそれぞれ、X方向に間隔をあけて配置される。第2ダイオードチップ21eと第2ダイオードチップ21fとの間に、第2トランジスタチップ22eが配置される。第2ダイオードチップ21fと第2ダイオードチップ21gとの間に、第2トランジスタチップ22fが配置される。第2ダイオードチップ21gと第2ダイオードチップ21hとの間に、第2トランジスタチップ22gが配置される。第2トランジスタチップ22hは、X方向において、第2ダイオードチップ21hに対して、第2トランジスタチップ22gが配置されている位置と反対側の位置に配置される。第2トランジスタチップ22fと第2ダイオードチップ21gとのX方向の間隔は、第2トランジスタチップ22fと第2ダイオードチップ21fとのX方向の間隔よりも大きい。
【0035】
半導体装置11aは、第1トランジスタチップ22a,22b,22c,22dと回路パターン16aとを電気的に接続する第1配線を含む。第1配線は、第1トランジスタチップ22a,22b,22c,22dと第1分岐部61aとを電気的に接続する第1ソースワイヤとしてのワイヤ25a,25b,25c,25dを含む。半導体装置11aは、第2トランジスタチップ22e,22f,22g,22hと回路パターン16aとを電気的に接続する第2配線を含む。第2配線は、第2トランジスタチップ22e,22f,22g,22hと第2領域52aとを電気的に接続する第2ソースワイヤとしてのワイヤ25e,25f,25g,25hを含む。また、半導体装置11aは、ワイヤ23a,23b,23c,23d,24a,24b,24c,24d,24e,24f,24g,24h,26a,26b,26c,26d,26e,26f,26g,29a,29b,29c,29d,29e,29f,29g,29h,31a,31b,31c,31d,31e,31f,31g,31h,32a,32b,32c,32d,32e,32f,32g,32hを含む。
【0036】
P端子19aと第1領域51aとは、ワイヤ23aにより電気的に接続されている。O端子19bと接続部63aとは、ワイヤ23bにより電気的に接続されている。O端子19cと接続部63aとは、ワイヤ23cにより電気的に接続されている。接続部63aを含む第3領域53aは、O端子19b,19cと同電位になっている。N端子19dと第2領域52bとは、ワイヤ23dにより電気的に接続されている。
【0037】
第1ダイオードチップ21a,21b,21c,21dのそれぞれのアノードパッドと第1分岐部61aとは、ワイヤ24a,24b,24c,24dによりそれぞれ電気的に接続されている。第1トランジスタチップ22a,22b,22c,22dのそれぞれのソースパッドと第1分岐部61aとは、ワイヤ25a,25b,25c,25dによりそれぞれ電気的に接続されている。第1トランジスタチップ22a,22b,22c,22dのそれぞれのゲートパッドと第5領域55aとは、ワイヤ31a,31c,31e,31gによりそれぞれ電気的に接続されている。第1トランジスタチップ22a,22b,22c,22dのそれぞれのケルビンソースパッドと第4領域54aとは、ワイヤ31b,31d,31f,31hによりそれぞれ電気的に接続されている。第5領域55aと第1ゲート端子41aとは、ワイヤ26cにより電気的に接続されている。第4領域54aと第1ケルビンソース端子42aとは、ワイヤ26bにより電気的に接続されている。第1領域51aとD端子43とは、ワイヤ26aにより電気的に接続されている。第8領域58aとサーミスタ端子44aとは、ワイヤ26dにより電気的に接続されている。第9領域59aとサーミスタ端子44bとは、ワイヤ26eにより電気的に接続されている。
【0038】
第2ダイオードチップ21e,21f,21g,21hのそれぞれのアノードパッドと第2領域52aとは、ワイヤ24e,24f,24g,24hによりそれぞれ電気的に接続されている。第2トランジスタチップ22e,22f,22g,22hのそれぞれのソースパッドと第2領域52aとは、ワイヤ25e,25f,25g,25hによりそれぞれ電気的に接続されている。第2トランジスタチップ22e,22f,22g,22hのそれぞれのゲートパッドと第6領域56aとは、ワイヤ32a,32c,32e,32gによりそれぞれ電気的に接続されている。第2トランジスタチップ22e,22f,22g,22hのそれぞれのケルビンソースパッドと第7領域57aとは、ワイヤ32b,32d,32f,32hによりそれぞれ電気的に接続されている。第6領域56aと第2ゲート端子41bとは、ワイヤ26fにより電気的に接続されている。第7領域57aと第2ケルビンソース端子42bとは、ワイヤ26gにより電気的に接続されている。第1領域51aとD端子43とは、ワイヤ26aにより電気的に接続されている。
【0039】
次に、上記第1の状態の時の電流の流れについて説明する。図4は、図1に示す実施の形態1における半導体装置11aにおいて、第1の状態において流れる電流の流れを図示した概略平面図である。図4において、P端子19aからO端子19bに至る電流の流れを矢印Dで示す。図5は、図1に示す実施の形態1における半導体装置11aにおいて、第2の状態において流れる電流の流れを図示した概略平面図である。図5において、O端子19cからN端子19dに至る電流の流れを矢印Dで示す。
【0040】
まず図4を参照して、第1トランジスタチップ22a,22b,22c,22dがオン状態となって、P端子19aとO端子19bとの間の電気的な接続がオン状態でありO端子19cとN端子19dとの間の電気的な接続がオフ状態である第1の状態の時には、P端子19aからワイヤ23a、回路パターン16aの第1領域51a、オン状態の第1トランジスタチップ22a,22b,22c,22d、第1配線であるワイヤ25a,25b,25c,25d、回路パターン16aの第3領域53aの第1分岐部61a、そして回路パターン16aの第3領域53aの接続部63a、そしてワイヤ23bを通ってO端子19bに電流が流れる。この時、オフ状態となっている第2トランジスタチップ22e,22f,22g,22hを搭載する回路パターン16aの第3領域53aの第2分岐部62aには、電流が流れない。そうすると、第1の状態の時に、回路パターン16aの第3領域53aの第2分岐部62aの発熱によって第2トランジスタチップ22e,22f,22g,22hの放熱が阻害されることを抑制することができる。
【0041】
一方、次に図5を参照して、上記第2の状態の時には、O端子19cからワイヤ23c、回路パターン16aの第3領域53aの接続部63a、回路パターン16aの第3領域53aの第2分岐部62a、オン状態の第2トランジスタチップ22e,22f,22g,22h、第2配線としてのワイヤ25e,25f,25g,25h、そして回路パターン16aの第2領域52a、そしてワイヤ23dを通ってN端子19dに電流が流れる。この時、オフ状態となっている第1トランジスタチップ22a,22b,22c,22dを搭載する回路パターン16aの第1領域51aには、電流が流れない。そうすると、第2の状態の時に、回路パターン16aの第1領域51aの発熱によって第1トランジスタチップ22a,22b,22c,22dの放熱が阻害されることを抑制することができる。
【0042】
このように、第1の状態の時と第2の状態の時とにおいて、回路パターン16aを流れる電流の経路を切り分ける。そうすると、それぞれオフ状態となっている時の第1トランジスタチップ22a,22b,22c,22dの冷却速度と第2トランジスタチップ22e,22f,22g,22hの冷却速度の差を小さくすることができる。よって、このような半導体装置11aは、第1トランジスタチップ22a,22b,22c,22dと第2トランジスタチップ22e,22f,22g,22hとの間の温度差を小さくすることができる。したがって、所望の交流の波形に近い出力を得るための電気的な制御を容易にすることができる。
【0043】
なお、本実施形態においては、P端子19aとO端子19bとの間の電流の経路となる配線と、O端子19cとN端子19dとの間の電流の経路となる配線とを対称化しやすい。すなわち、図1中の一点鎖線で分割された一方の領域の配線構造と他方の領域の配線構造とを対称化させやすくすることができる。
【0044】
本実施形態において、上記半導体装置11aは、基板15aを搭載する厚さ方向の一方の面12aを有する放熱板12と、一方の面12aから立ち上がり、基板15aの厚さ方向に見て基板15aを取り囲むように配置される枠体13と、を含む。基板15aの外形形状は、基板15aの厚さ方向に見て、長辺が第1の方向に延びる長方形である。枠体13は、基板15aの一対の長辺にそれぞれ対応する第1壁部13aおよび第2壁部13bを含む。P端子19aおよびN端子19dは、基板15aの第1の短辺から見て、第2の短辺とは反対側に配置されている。O端子19b,19cは、第2の短辺から見て第1の短辺とは反対側に配置されている。よって、上記半導体装置11aの構造を容易に達成することができる半導体装置となっている。
【0045】
本実施形態において、上記半導体装置11aは、第1壁部13aに取り付けられ、第1トランジスタチップ22a,22b,22c,22dのゲートパッドと電気的に接続される第1ゲート端子41aと、第2壁部13bに取り付けられ、第2トランジスタチップ22e,22f,22g,22hのゲートパッドと電気的に接続される第2ゲート端子41bと、を含む。また、第2の方向において、第1壁部13aと第1領域51aとの間の距離は、第1壁部13aと第2領域52aとの間の距離、第1壁部13aと第1分岐部61aとの間の距離および第1壁部13aと第2分岐部62aとの間の距離のいずれよりも小さい。第2の方向において、第2壁部13bと第2分岐部62aとの間の距離は、第2壁部13bと第1領域51aとの間の距離、第2壁部13bと第2領域52aとの間の距離および第2壁部13bと第1分岐部61aとの間の距離のいずれよりも小さい。よって、このような半導体装置11aは、第1ゲート端子41aと第1トランジスタチップ22a,22b,22c,22dのゲートパッドとを接続する配線であるワイヤ31a,31c,31e,31gの長さおよび第2ゲート端子41bと第2トランジスタチップ22e,22f,22g,22hのゲートパッドとを接続する配線であるワイヤ32a,32c,32e,32gの長さをそれぞれ短くすることができる。よって、インダクタンスの低減を図ることができる。
【0046】
上記半導体装置11aは、第1壁部13aに取り付けられ、第1トランジスタチップ22a,22b,22c,22dのケルビンソースパッドと電気的に接続される第1ケルビンソース端子42aと、第2壁部13bに取り付けられ、第2トランジスタチップ22e,22f,22g,22hのケルビンソースパッドと電気的に接続される第2ケルビンソース端子42bと、を含む。また、第2の方向において、第1壁部13aと第1領域51aとの間の距離は、第1壁部13aと第2領域52aとの間の距離、第1壁部13aと第1分岐部61aとの間の距離および第1壁部13aと第2分岐部62aとの間の距離のいずれよりも小さい。第2の方向において、第2壁部13bと第2分岐部62aとの間の距離は、第2壁部13bと第1領域51aとの間の距離、第2壁部13bと第2領域52aとの間の距離および第2壁部13bと第1分岐部61aとの間の距離のいずれよりも小さい。よって、このような半導体装置11aは、第1ケルビンソース端子42aと第1トランジスタチップ22a,22b,22c,22dのケルビンソースパッドとを接続する配線であるワイヤ31b,31d,31f,31hの長さおよび第2ケルビンソース端子42bと第2トランジスタチップ22e,22f,22g,22hのケルビンソースパッドとを接続する配線であるワイヤ32b,32d,32f,32hの長さをそれぞれ短くすることができる。よってインダクタンスの低減を図ることができる。
【0047】
本実施形態において、上記半導体装置11aは、第1トランジスタチップ22a,22b,22c,22dのソースパッドと第1分岐部61aとを電気的に接続する第1ソースワイヤであるワイヤ25a,25b,25c,25dと、第2トランジスタチップ22e,22f,22g,22hのソースパッドと第2領域52aとを電気的に接続する第2ソースワイヤであるワイヤ25e,25f,25g,25hと、を含む。ワイヤ25a,25b,25c,25dの長さとワイヤ25e,25f,25g,25hの長さは、同じである。ワイヤ25a,25b,25c,25dの数とワイヤ25e,25f,25g,25hの数は、同じである。よって、このような半導体装置11aは、電気的な各径路におけるインダクタンスの値を揃えやすくすることができる。よって、各径路の電気的な特性が揃えやすくなり、電気的な制御を容易にすることができる。
【0048】
本実施形態において、第1トランジスタチップ22a,22b,22c,22dおよび第2トランジスタチップ22e,22f,22g,22hのうちの少なくともいずれか一方は、SiCまたはGaNからなる半導体層を含む。このような半導体層を含むトランジスタチップは、高速でスイッチングが可能であるため、電流経路の切り替えを前提とする本開示の半導体装置に好適である。
【0049】
(実施の形態2)
次に、他の実施の形態である実施の形態2について説明する。図6は、実施の形態2における半導体装置を基板の厚さ方向に見た概略平面図である。実施の形態2の半導体装置は、基板および回路パターンが分割されている点において実施の形態1の場合とは異なっている。
【0050】
図6を参照して、実施の形態2における半導体装置11bに含まれる基板15bは、第1の基板80aと、第2の基板80bとに分割されている。第1の基板80aの外形形状および第2の基板80bの外形形状はそれぞれ、基板15bの厚さ方向に見て長方形である。第1の基板80aおよび第2の基板80bは、X方向に間隔をあけて並べて配置されている。
【0051】
実施の形態2においては、基板15b上に配置される回路パターン16bの一部についても分割されている。具体的には、回路パターン16bは、第1領域51b,71bと、第2領域52b,72bと、第3領域53bと、第4領域54b,74bと、第5領域55b,75bと、第6領域56b,76bと、第7領域57b,77bと、第8領域58bと、第9領域59bと、を含む。第3領域53bは、第1分岐部61b,81bと、第2分岐部62b,82bと、接続部63bと、を含む。第1の基板80a上には、第1領域51b、第2領域52b、第4領域54b、第5領域55b、第6領域56b、第7領域57b、第1分岐部61b、第2分岐部62bおよび接続部63bが配置される。第2の基板80b上には、第1領域71b、第2領域72b、第4領域74b、第5領域75b、第6領域76b、第7領域77b、第8領域58bおよび第9領域59bが配置される。分割された部分は、ワイヤによって電気的に接続される。具体的には、第1の基板80a上の第1領域51bと第2の基板80b上の第1領域71bとは、ワイヤ29aにより電気的に接続されている。第1の基板80a上の第2領域52bと第2の基板80b上の第2領域72bとは、ワイヤ29bにより電気的に接続されている。第1の基板80a上の第4領域54bと第2の基板80b上の第4領域74bとは、ワイヤ29cにより電気的に接続されている。第1の基板80a上の第5領域55bと第2の基板80b上の第5領域75bとは、ワイヤ29dにより電気的に接続されている。第1の基板80a上の第6領域56bと第2の基板80b上の第6領域76bとは、ワイヤ29eにより電気的に接続されている。第1の基板80a上の第7領域57bと第2の基板80b上の第7領域77bとは、ワイヤ29fにより電気的に接続されている。第1の基板80a上の第1分岐部61bと第2の基板80b上の第1分岐部81bとは、ワイヤ29gにより電気的に接続されている。第1の基板80a上の第2分岐部62bと第2の基板80b上の第2分岐部82bとは、ワイヤ29hにより電気的に接続されている。
【0052】
このように、基板15bおよび基板15b上の回路パターン16bを分割した場合でも、それぞれのパーツが電気的に接続されていればよい。このような構成によっても、所望の交流の波形に近い出力を得るための電気的な制御を容易にすることができる。本実施形態によれば、部材ごとの熱膨張係数の差に基づいて生ずる応力を緩和することができる。
【0053】
(実施の形態3)
次に、さらに他の実施の形態である実施の形態3について説明する。図7は、実施の形態3における半導体装置を基板の厚さ方向に見た概略平面図である。実施の形態3の半導体装置は、基板上に配置される回路パターンの配置が実施の形態1の場合と異なっている。
【0054】
図7を参照して、実施の形態3における半導体装置11cは、基板15cと、基板15c上に配置される回路パターン16cと、を含む。基板15c上に配置される回路パターン16cは、第1領域51cと、第2領域52cと、第3領域53cと、第4領域54cと、第5領域55cと、第6領域56cと、第7領域57cと、第8領域58cと、第9領域59cと、を含む。第3領域53cは、第1分岐部61cと、第2分岐部62cと、接続部63cと、を含む。
【0055】
本実施形態においては、第2の方向において、第1領域51cと第2領域52cとの間に、第2分岐部62cが配置される。第2の方向において、第1分岐部61cと第2分岐部62cとの間に、第1領域51cが配置される。具体的には、基板15aの厚さ方向に見て、Y方向において第1壁部13aが配置される側から第4領域54c、第5領域55c、第1分岐部61c、第1領域51c、第2分岐部62c、第2領域52c、第6領域56c、第7領域57cの順に配置される。
【0056】
このような構成によっても、所望の交流の波形に近い出力を得るための電気的な制御を容易にすることができる。本実施形態によれば、基板15aの厚さ方向に見て、放熱板12の中心に近い領域に第1トランジスタチップ22a〜22dおよび第2トランジスタチップ22e〜22hを配置させることができるため、放熱性を向上させることができる。
【0057】
(他の実施の形態)
なお、上記の実施の形態においては、第2の方向において、第1分岐部と第2分岐部との間に、第1領域または第2領域のいずれかが配置される構成としたが、これに限らず、例えば、第2の方向において、第1分岐部と第2分岐部との間に、第1領域と第2領域の双方が配置される構成としてもよい。また、第2の方向において、第1領域と第2領域との間に、第1分岐部と第2分岐部とが配置される構成としてもよい。
【0058】
また、上記の実施の形態においては、基板の厚さ方向に見て、基板の外形形状は長方形であったが、これに限らず、他の形状、例えば台形形状や円形状、楕円形状であってもよい。
【0059】
なお、上記の実施の形態においては、各部材を電気的に接続するワイヤを用いることとしたが、これに限らず、例えば、各部材を電気的に接続するリボンワイヤやバスバーを用いることにしてもよい。
【0060】
今回開示された実施の形態はすべての点で例示であって、どのような面からも制限的なものではないと理解されるべきである。本発明の範囲は上記した説明ではなく、特許請求の範囲によって規定され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【産業上の利用可能性】
【0061】
本開示の半導体装置は、所望の交流の波形に近い出力を得るための制御を容易にすることが求められる場合に特に有利に適用され得る。
【符号の説明】
【0062】
11a,11b,11c 半導体装置
12 放熱板
12a 面
13 枠体
13a 第1壁部
13b 第2壁部
13c 第3壁部
13d 第4壁部
14a 金属板
15a,15b,15c,80a,80b 基板
16a,16b,16c 回路パターン
17a,18a はんだ部
19a P端子
19b,19c O端子
19d N端子
20 ケース
21a,21b,21c,21d 第1ダイオードチップ
21e,21f,21g,21h 第2ダイオードチップ
22a,22b,22c,22d 第1トランジスタチップ
22e,22f,22g,22h 第2トランジスタチップ
23a,23b,23c,23d,24a,24b,24c,24d,24e,24f,24g,24h,25a,25b,25c,25d,25e,25f,25g,25h,26a,26b,26c,26d,26e,26f,26g,29a,29b,29c,29d,29e,29f,29g,29h,31a,31b,31c,31d,31e,31f,31g,31h,32a,32b,32c,32d,32e,32f,32g,32h ワイヤ
27 内壁面
28 サーミスタ
30 空間
33a,33b 長辺
34a,34b 短辺
41a 第1ゲート端子
41b 第2ゲート端子
42a 第1ケルビンソース端子
42b 第2ケルビンソース端子
44a,44b サーミスタ端子
51a,51b,51c,71b 第1領域
52a,52b,52c,72b 第2領域
53a,53b,53c 第3領域
54a,54b,54c,74b 第4領域
55a,55b,55c,75b 第5領域
56a,56b,56c,76b 第6領域
57a,57b,57c,77b 第7領域
58a,58b,58c 第8領域
59a,59b,59c 第9領域
61a,61b,61c,81b 第1分岐部
62a,62b,62c,82b 第2分岐部
63a,63b,63c 接続部
,D 矢印

図1
図2
図3
図4
図5
図6
図7
【手続補正書】
【提出日】2020年9月2日
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
絶縁性の基板と、
前記基板上に配置される回路パターンと、
前記回路パターンと電気的に接続されるP端子、N端子およびO端子と、
前記回路パターンに搭載される第1トランジスタチップおよび第2トランジスタチップと、を備え、
前記回路パターンは、
前記P端子に電気的に接続され、第1の方向に沿って延びる帯状の第1領域と、
前記N端子に電気的に接続され、前記第1領域の幅方向である第2の方向において前記第1領域と間隔をあけて配置され、前記第1の方向に沿って延びる帯状の第2領域と、
前記O端子に電気的に接続され、前記第1領域および前記第2領域のそれぞれと間隔をあけて配置される第3領域と、を含み、
前記第3領域は、
前記第1の方向に沿って延びる帯状の第1分岐部と、
前記第2の方向において前記第1分岐部と間隔をあけて配置され、前記第1の方向に沿って延びる帯状の第2分岐部と、
前記第2の方向に沿って延び、前記第1分岐部の一方側の端部と前記第2分岐部の一方側の端部とを接続する接続部と、を含み、
前記第1トランジスタチップは、前記第1領域に搭載されて前記第1領域に電気的に接続され、かつ第1配線により前記第1分岐部に電気的に接続され、
前記第2トランジスタチップは、前記第2分岐部に搭載されて前記第2分岐部に電気的に接続され、かつ第2配線により前記第2領域に電気的に接続される、半導体装置。
【請求項2】
前記基板を搭載する厚さ方向の一方の面を有する放熱板と、
前記一方の面から立ち上がり、前記基板の厚さ方向に見て前記基板を取り囲むように配置される枠体と、をさらに備え、
前記基板の外形形状は、前記基板の厚さ方向に見て、長辺が前記第1の方向に延びる長方形であり、
前記枠体は、前記基板の一対の長辺にそれぞれ対応する第1壁部および第2壁部を含み、
前記P端子および前記N端子は、前記基板の第1の短辺から見て、第2の短辺とは反対側に配置され、
前記O端子は、前記第2の短辺から見て前記第1の短辺とは反対側に配置される、請求項1に記載の半導体装置。
【請求項3】
前記第1壁部に取り付けられ、前記第1トランジスタチップのゲートパッドと電気的に接続される第1ゲート端子と、
前記第2壁部に取り付けられ、前記第2トランジスタチップのゲートパッドと電気的に接続される第2ゲート端子と、をさらに備え、
前記第2の方向において、前記第1壁部と前記第1領域との間の距離は、前記第1壁部と前記第2領域との間の距離、前記第1壁部と前記第1分岐部との間の距離および前記第1壁部と前記第2分岐部との間の距離のいずれよりも小さく、
前記第2の方向において、前記第2壁部と前記第2分岐部との間の距離は、前記第2壁部と前記第1領域との間の距離、前記第2壁部と前記第2領域との間の距離および前記第2壁部と前記第1分岐部との間の距離のいずれよりも小さい、請求項2に記載の半導体装置。
【請求項4】
前記第1壁部に取り付けられ、前記第1トランジスタチップのケルビンソースパッドと電気的に接続される第1ケルビンソース端子と、
前記第2壁部に取り付けられ、前記第2トランジスタチップのケルビンソースパッドと電気的に接続される第2ケルビンソース端子と、をさらに備え、
前記第2の方向において、前記第1壁部と前記第1領域との間の距離は、前記第1壁部と前記第2領域との間の距離、前記第1壁部と前記第1分岐部との間の距離および前記第1壁部と前記第2分岐部との間の距離のいずれよりも小さく、
前記第2の方向において、前記第2壁部と前記第2分岐部との間の距離は、前記第2壁部と前記第1領域との間の距離、前記第2壁部と前記第2領域との間の距離および前記第2壁部と前記第1分岐部との間の距離のいずれよりも小さい、請求項2または請求項3に記載の半導体装置。
【請求項5】
前記第1配線は、前記第1トランジスタチップのソースパッドと前記第1分岐部とを電気的に接続する第1ソースワイヤを含み、
前記第2配線は、前記第2トランジスタチップのソースパッドと前記第2領域とを電気的に接続する第2ソースワイヤを含み、
前記第1ソースワイヤの長さと前記第2ソースワイヤの長さは、同じであり、
前記第1ソースワイヤの数と前記第2ソースワイヤの数は、同じである、請求項1から請求項4のいずれか1項に記載の半導体装置。
【請求項6】
前記第1トランジスタチップおよび前記第2トランジスタチップのうちの少なくともいずれか一方は、SiCまたはGaNからなる半導体層を含む、請求項1から請求項5のいずれか1項に記載の半導体装置。
【請求項7】
前記第1分岐部は、前記第2の方向において、前記第1領域と前記第2領域との間に配置され、
前記第2領域は、前記第2の方向において、前記第1分岐部と前記第2分岐部との間に配置される、請求項1から請求項6のいずれか1項に記載の半導体装置。
【請求項8】
絶縁性の基板と、
前記基板上に配置される回路パターンと、
前記回路パターンと電気的に接続されるP端子、N端子およびO端子と、
前記回路パターンに搭載される第1トランジスタチップおよび第2トランジスタチップと、を備え、
前記回路パターンは、
前記P端子に電気的に接続され、第1の方向に沿って延びる帯状の第1領域と、
前記N端子に電気的に接続され、前記第1領域の幅方向である第2の方向において前記第1領域と間隔をあけて配置され、前記第1の方向に沿って延びる帯状の第2領域と、
前記O端子に電気的に接続され、前記第1領域および前記第2領域のそれぞれと間隔をあけて配置される第3領域と、を含み、
前記第3領域は、
前記第1の方向に沿って延びる帯状の第1分岐部と、
前記第2の方向において前記第1分岐部と間隔をあけて配置され、前記第1の方向に沿って延びる帯状の第2分岐部と、
前記第2の方向に沿って延び、前記第1分岐部の一方側の端部と前記第2分岐部の一方側の端部とを接続する接続部と、を含み、
前記第1トランジスタチップは、前記第1領域に搭載されて前記第1領域に電気的に接続され、かつ第1配線により前記第1分岐部に電気的に接続され、
前記第2トランジスタチップは、前記第2分岐部に搭載されて前記第2分岐部に電気的に接続され、かつ第2配線により前記第2領域に電気的に接続され、
前記第1分岐部は、前記第2の方向において、前記第1領域と前記第2領域との間に配置され、
前記第2領域は、前記第2の方向において、前記第1分岐部と前記第2分岐部との間に配置される、半導体装置。
【請求項9】
前記第1領域は分割されて前記第1の方向に並べて配置され、分割された部分がワイヤにより電気的に接続されており、
前記第2領域は分割されて前記第1の方向に並べて配置され、分割された部分がワイヤにより電気的に接続されており、
前記第1分岐部は分割されて前記第1の方向に並べて配置され、分割された部分がワイヤにより電気的に接続されており、
前記第2分岐部は分割されて前記第1の方向に並べて配置され、分割された部分がワイヤにより電気的に接続されている、請求項1から請求項8のいずれか1項に記載の半導体装置。
【請求項10】
絶縁性の基板と、
前記基板上に配置される回路パターンと、
前記回路パターンと電気的に接続されるP端子、N端子およびO端子と、
前記回路パターンに搭載される第1トランジスタチップおよび第2トランジスタチップと、を備え、
前記回路パターンは、
前記P端子に電気的に接続され、第1の方向に沿って延びる帯状の第1領域と、
前記N端子に電気的に接続され、前記第1領域の幅方向である第2の方向において前記第1領域と間隔をあけて配置され、前記第1の方向に沿って延びる帯状の第2領域と、
前記O端子に電気的に接続され、前記第1領域および前記第2領域のそれぞれと間隔をあけて配置される第3領域と、を含み、
前記第3領域は、
前記第1の方向に沿って延びる帯状の第1分岐部と、
前記第2の方向において前記第1分岐部と間隔をあけて配置され、前記第1の方向に沿って延びる帯状の第2分岐部と、
前記第2の方向に沿って延び、前記第1分岐部の一方側の端部と前記第2分岐部の一方側の端部とを接続する接続部と、を含み、
前記第1トランジスタチップは、前記第1領域に搭載されて前記第1領域に電気的に接続され、かつ第1配線により前記第1分岐部に電気的に接続され、
前記第2トランジスタチップは、前記第2分岐部に搭載されて前記第2分岐部に電気的に接続され、かつ第2配線により前記第2領域に電気的に接続され、
前記第1領域は分割されて前記第1の方向に並べて配置され、分割された部分がワイヤにより電気的に接続されており、
前記第2領域は分割されて前記第1の方向に並べて配置され、分割された部分がワイヤにより電気的に接続されており、
前記第1分岐部は分割されて前記第1の方向に並べて配置され、分割された部分がワイヤにより電気的に接続されており、
前記第2分岐部は分割されて前記第1の方向に並べて配置され、分割された部分がワイヤにより電気的に接続されている、半導体装置。
【手続補正書】
【提出日】2021年1月27日
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
絶縁性の基板と、
前記基板上に配置される回路パターンと、
前記回路パターンと電気的に接続されるP端子、N端子およびO端子と、
前記回路パターンに搭載される第1トランジスタチップおよび第2トランジスタチップと、
前記回路パターンに搭載される第1ダイオードチップおよび第2ダイオードチップと、を備え、
前記回路パターンは、
前記P端子に電気的に接続され、第1の方向に沿って延びる帯状の第1領域と、
前記N端子に電気的に接続され、前記第1領域の幅方向である第2の方向において前記第1領域と間隔をあけて配置され、前記第1の方向に沿って延びる帯状の第2領域と、
前記O端子に電気的に接続され、前記第1領域および前記第2領域のそれぞれと間隔をあけて配置される第3領域と、を含み、
前記第3領域は、
前記第1の方向に沿って延びる帯状の第1分岐部と、
前記第2の方向において前記第1分岐部と間隔をあけて配置され、前記第1の方向に沿って延びる帯状の第2分岐部と、
前記第2の方向に沿って延び、前記第1分岐部の一方側の端部と前記第2分岐部の一方側の端部とを接続する接続部と、を含み、
前記第1トランジスタチップは、前記第1領域に搭載されて前記第1領域に電気的に接続され、かつ第1配線により前記第1分岐部に電気的に接続され、
前記第2トランジスタチップは、前記第2分岐部に搭載されて前記第2分岐部に電気的に接続され、かつ第2配線により前記第2領域に電気的に接続され
前記第1ダイオードチップは、前記第1領域に搭載されて前記第1領域に電気的に接続され、かつワイヤにより前記第1分岐部に電気的に接続され、
前記第2ダイオードチップは、前記第2分岐部に搭載されて前記第2分岐部に電気的に接続され、かつワイヤにより前記第2領域に電気的に接続され、
前記第1トランジスタチップと前記第1ダイオードチップとは、前記第1の方向に沿って並んで配置されており、
前記第2トランジスタチップと前記第2ダイオードチップとは、前記第1の方向に沿って並んで配置されている、半導体装置。
【請求項2】
絶縁性の基板と、
前記基板上に配置される回路パターンと、
前記回路パターンと電気的に接続されるP端子、N端子およびO端子と、
前記回路パターンに搭載される複数の第1トランジスタチップおよび複数の第2トランジスタチップと、
前記回路パターンに搭載される複数の第1ダイオードチップおよび複数の第2ダイオードチップと、を備え、
前記回路パターンは、
前記P端子に電気的に接続され、第1の方向に沿って延びる帯状の第1領域と、
前記N端子に電気的に接続され、前記第1領域の幅方向である第2の方向において前記第1領域と間隔をあけて配置され、前記第1の方向に沿って延びる帯状の第2領域と、
前記O端子に電気的に接続され、前記第1領域および前記第2領域のそれぞれと間隔をあけて配置される第3領域と、を含み、
前記第3領域は、
前記第1の方向に沿って延びる帯状の第1分岐部と、
前記第2の方向において前記第1分岐部と間隔をあけて配置され、前記第1の方向に沿って延びる帯状の第2分岐部と、
前記第2の方向に沿って延び、前記第1分岐部の一方側の端部と前記第2分岐部の一方側の端部とを接続する接続部と、を含み、
前記複数の第1トランジスタチップはそれぞれ、前記第1の方向に沿って配置され、前記第1領域に搭載されて前記第1領域に電気的に接続され、かつ第1配線により前記第1分岐部に電気的に接続され、
前記複数の第2トランジスタチップはそれぞれ、前記第1の方向に沿って配置され、前記第2分岐部に搭載されて前記第2分岐部に電気的に接続され、かつ第2配線により前記第2領域に電気的に接続され、
前記複数の第1ダイオードチップはそれぞれ、前記第1の方向に沿って配置され、前記第1領域に搭載されて前記第1領域に電気的に接続され、かつワイヤにより前記第1分岐部に電気的に接続され、
前記複数の第2ダイオードチップはそれぞれ、前記第1の方向に沿って配置され、前記第2分岐部に搭載されて前記第2分岐部に電気的に接続され、かつワイヤにより前記第2領域に電気的に接続され、
前記複数の第1トランジスタチップと前記複数の第1ダイオードチップとは、前記第1の方向に沿って交互に並んで配置されており、
前記複数の第2トランジスタチップと前記複数の第2ダイオードチップとは、前記第1の方向に沿って交互に並んで配置されている、半導体装置。
【請求項3】
前記基板を搭載する厚さ方向の一方の面を有する放熱板と、
前記一方の面から立ち上がり、前記基板の厚さ方向に見て前記基板を取り囲むように配置される枠体と、をさらに備え、
前記基板の外形形状は、前記基板の厚さ方向に見て、長辺が前記第1の方向に延びる長方形であり、
前記枠体は、前記基板の一対の長辺にそれぞれ対応する第1壁部および第2壁部を含み、
前記P端子および前記N端子は、前記基板の第1の短辺から見て、第2の短辺とは反対側に配置され、
前記O端子は、前記第2の短辺から見て前記第1の短辺とは反対側に配置される、請求項1または請求項2に記載の半導体装置。
【請求項4】
前記第1壁部に取り付けられ、前記第1トランジスタチップのゲートパッドと電気的に接続される第1ゲート端子と、
前記第2壁部に取り付けられ、前記第2トランジスタチップのゲートパッドと電気的に接続される第2ゲート端子と、をさらに備え、
前記第2の方向において、前記第1壁部と前記第1領域との間の距離は、前記第1壁部と前記第2領域との間の距離、前記第1壁部と前記第1分岐部との間の距離および前記第1壁部と前記第2分岐部との間の距離のいずれよりも小さく、
前記第2の方向において、前記第2壁部と前記第2分岐部との間の距離は、前記第2壁部と前記第1領域との間の距離、前記第2壁部と前記第2領域との間の距離および前記第2壁部と前記第1分岐部との間の距離のいずれよりも小さい、請求項3に記載の半導体装置。
【請求項5】
前記第1壁部に取り付けられ、前記第1トランジスタチップのケルビンソースパッドと電気的に接続される第1ケルビンソース端子と、
前記第2壁部に取り付けられ、前記第2トランジスタチップのケルビンソースパッドと電気的に接続される第2ケルビンソース端子と、をさらに備え、
前記第2の方向において、前記第1壁部と前記第1領域との間の距離は、前記第1壁部と前記第2領域との間の距離、前記第1壁部と前記第1分岐部との間の距離および前記第1壁部と前記第2分岐部との間の距離のいずれよりも小さく、
前記第2の方向において、前記第2壁部と前記第2分岐部との間の距離は、前記第2壁部と前記第1領域との間の距離、前記第2壁部と前記第2領域との間の距離および前記第2壁部と前記第1分岐部との間の距離のいずれよりも小さい、請求項3または請求項4に記載の半導体装置。
【請求項6】
前記第1配線は、前記第1トランジスタチップのソースパッドと前記第1分岐部とを電気的に接続する第1ソースワイヤを含み、
前記第2配線は、前記第2トランジスタチップのソースパッドと前記第2領域とを電気的に接続する第2ソースワイヤを含み、
前記第1ソースワイヤの長さと前記第2ソースワイヤの長さは、同じであり、
前記第1ソースワイヤの数と前記第2ソースワイヤの数は、同じである、請求項1から請求項5のいずれか1項に記載の半導体装置。
【請求項7】
前記第1トランジスタチップおよび前記第2トランジスタチップのうちの少なくともいずれか一方は、SiCまたはGaNからなる半導体層を含む、請求項1から請求項6のいずれか1項に記載の半導体装置。
【請求項8】
前記第1分岐部は、前記第2の方向において、前記第1領域と前記第2領域との間に配置され、
前記第2領域は、前記第2の方向において、前記第1分岐部と前記第2分岐部との間に配置される、請求項1から請求項7のいずれか1項に記載の半導体装置。
【請求項9】
前記第1領域は分割されて前記第1の方向に並べて配置され、分割された部分がワイヤにより電気的に接続されており、
前記第2領域は分割されて前記第1の方向に並べて配置され、分割された部分がワイヤにより電気的に接続されており、
前記第1分岐部は分割されて前記第1の方向に並べて配置され、分割された部分がワイヤにより電気的に接続されており、
前記第2分岐部は分割されて前記第1の方向に並べて配置され、分割された部分がワイヤにより電気的に接続されている、請求項1から請求項8のいずれか1項に記載の半導体装置。
【手続補正書】
【提出日】2021年7月2日
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
絶縁性の基板と、
前記基板上に配置される回路パターンと、
前記回路パターンと電気的に接続されるP端子、N端子および2つのO端子と、
前記回路パターンに搭載される第1トランジスタチップおよび第2トランジスタチップと、
前記回路パターンに搭載される第1ダイオードチップおよび第2ダイオードチップと、を備え、
前記回路パターンは、
前記P端子に電気的に接続され、第1の方向に沿って延びる帯状の第1領域と、
前記N端子に電気的に接続され、前記第1領域の幅方向である第2の方向において前記第1領域と間隔をあけて配置され、前記第1の方向に沿って延びる帯状の第2領域と、
前記O端子に電気的に接続され、前記第1領域および前記第2領域のそれぞれと間隔をあけて配置される第3領域と、を含み、
前記第3領域は、
前記第1の方向に沿って延びる帯状の第1分岐部と、
前記第2の方向において前記第1分岐部と間隔をあけて配置され、前記第1の方向に沿って延びる帯状の第2分岐部と、
前記第2の方向に沿って延び、前記第1分岐部の一方側の端部と前記第2分岐部の一方側の端部とを接続する接続部と、を含み、
前記第1トランジスタチップは、前記第1領域に搭載されて前記第1領域に電気的に接続され、かつ第1配線により前記第1分岐部に電気的に接続され、
前記第2トランジスタチップは、前記第2分岐部に搭載されて前記第2分岐部に電気的に接続され、かつ第2配線により前記第2領域に電気的に接続され、
前記第1ダイオードチップは、前記第1領域に搭載されて前記第1領域に電気的に接続され、かつワイヤにより前記第1分岐部に電気的に接続され、
前記第2ダイオードチップは、前記第2分岐部に搭載されて前記第2分岐部に電気的に接続され、かつワイヤにより前記第2領域に電気的に接続され、
前記第1トランジスタチップと前記第1ダイオードチップとは、前記第1の方向に沿って並んで配置されており、
前記第2トランジスタチップと前記第2ダイオードチップとは、前記第1の方向に沿って並んで配置されており、
前記P端子と前記第1領域とは、前記第1の方向に沿って延びるワイヤによって接続されており、
前記N端子と前記第2領域とは、前記第1の方向に沿って延びるワイヤによって接続されており、
一方の前記O端子と前記第3領域とは、前記第1の方向に沿って延びるワイヤによって接続されており、
他方の前記O端子と前記第3領域とは、前記第1の方向に沿って延びるワイヤによって接続されており、
前記第1ダイオードチップの位置と前記第2ダイオードチップの位置とは、前記基板の厚さ方向に見て、前記第1の方向に沿って延び、前記第1トランジスタチップが配置されている領域と前記第2トランジスタチップが配置されている領域との中間に位置し、前記第1トランジスタチップが配置されている領域と前記第2トランジスタチップが配置されている領域とを分割する分割線に対して対称であり、
前記第1配線の位置と前記第2配線の位置とは、前記分割線に対して対称であり、
前記第1ダイオードチップと前記第1分岐部とを接続するワイヤの位置と前記第2ダイオードチップと前記第2領域とを接続するワイヤの位置とは、前記分割線に対して対称であり、
前記P端子の位置と前記N端子の位置とは、前記分割線に対して対称であり、
一方の前記O端子の位置と他方の前記O端子の位置とは、前記分割線に対して対称であり、
前記第1トランジスタチップがオン状態で前記第2トランジスタチップがオフ状態のときに、前記P端子から前記P端子と前記第1領域とを接続するワイヤ、前記第1領域、前記第1トランジスタチップ、前記第1配線、前記第1分岐部および2つの前記O端子と前記第1分岐部とを接続するワイヤを通って2つの前記前記O端子に電流が流れ、
前記第1トランジスタチップがオフ状態で前記第2トランジスタチップがオン状態のときに、2つの前記O端子から2つの前記O端子と前記第2分岐部とを接続するワイヤ、前記第2分岐部、前記第2トランジスタチップ、前記第2配線、前記第2領域および前記第2領域と前記N端子とを接続するワイヤを通って前記N端子に電流が流れる、半導体装置。
【請求項2】
絶縁性の基板と、
前記基板上に配置される回路パターンと、
前記回路パターンと電気的に接続されるP端子、N端子および2つのO端子と、
前記回路パターンに搭載される複数の第1トランジスタチップおよび複数の第2トランジスタチップと、
前記回路パターンに搭載される複数の第1ダイオードチップおよび複数の第2ダイオードチップと、を備え、
前記回路パターンは、
前記P端子に電気的に接続され、第1の方向に沿って延びる帯状の第1領域と、
前記N端子に電気的に接続され、前記第1領域の幅方向である第2の方向において前記第1領域と間隔をあけて配置され、前記第1の方向に沿って延びる帯状の第2領域と、
前記O端子に電気的に接続され、前記第1領域および前記第2領域のそれぞれと間隔をあけて配置される第3領域と、を含み、
前記第3領域は、
前記第1の方向に沿って延びる帯状の第1分岐部と、
前記第2の方向において前記第1分岐部と間隔をあけて配置され、前記第1の方向に沿って延びる帯状の第2分岐部と、
前記第2の方向に沿って延び、前記第1分岐部の一方側の端部と前記第2分岐部の一方側の端部とを接続する接続部と、を含み、
前記複数の第1トランジスタチップはそれぞれ、前記第1の方向に沿って配置され、前記第1領域に搭載されて前記第1領域に電気的に接続され、かつ第1配線により前記第1分岐部に電気的に接続され、
前記複数の第2トランジスタチップはそれぞれ、前記第1の方向に沿って配置され、前記第2分岐部に搭載されて前記第2分岐部に電気的に接続され、かつ第2配線により前記第2領域に電気的に接続され、
前記複数の第1ダイオードチップはそれぞれ、前記第1の方向に沿って配置され、前記第1領域に搭載されて前記第1領域に電気的に接続され、かつワイヤにより前記第1分岐部に電気的に接続され、
前記複数の第2ダイオードチップはそれぞれ、前記第1の方向に沿って配置され、前記第2分岐部に搭載されて前記第2分岐部に電気的に接続され、かつワイヤにより前記第2領域に電気的に接続され、
前記複数の第1トランジスタチップと前記複数の第1ダイオードチップとは、前記第1の方向に沿って交互に並んで配置されており、
前記複数の第2トランジスタチップと前記複数の第2ダイオードチップとは、前記第1の方向に沿って交互に並んで配置されており、
前記P端子と前記第1領域とは、前記第1の方向に沿って延びるワイヤによって接続されており、
前記N端子と前記第2領域とは、前記第1の方向に沿って延びるワイヤによって接続されており、
一方の前記O端子と前記第3領域とは、前記第1の方向に沿って延びるワイヤによって接続されており、
他方の前記O端子と前記第3領域とは、前記第1の方向に沿って延びるワイヤによって接続されており、
前記第1ダイオードチップの位置と前記第2ダイオードチップの位置とは、前記基板の厚さ方向に見て、前記第1の方向に沿って延び、前記第1トランジスタチップが配置されている領域と前記第2トランジスタチップが配置されている領域との中間に位置し、前記第1トランジスタチップが配置されている領域と前記第2トランジスタチップが配置されている領域とを分割する分割線に対して対称であり、
前記第1配線の位置と前記第2配線の位置とは、前記分割線に対して対称であり、
前記第1ダイオードチップと前記第1分岐部とを接続するワイヤの位置と、前記第2ダイオードチップと前記第2領域とを接続するワイヤの位置とは、前記分割線に対して対称であり、
前記P端子の位置と前記N端子の位置とは、前記分割線に対して対称であり、
一方の前記O端子の位置と他方の前記O端子の位置とは、前記分割線に対して対称であり
前記第1トランジスタチップがオン状態で前記第2トランジスタチップがオフ状態のときに、前記P端子から前記P端子と前記第1領域とを接続するワイヤ、前記第1領域、前記第1トランジスタチップ、前記第1配線、前記第1分岐部および2つの前記O端子と前記第1分岐部とを接続するワイヤを通って2つの前記前記O端子に電流が流れ、
前記第1トランジスタチップがオフ状態で前記第2トランジスタチップがオン状態のときに、2つの前記O端子から2つの前記O端子と前記第2分岐部とを接続するワイヤ、前記第2分岐部、前記第2トランジスタチップ、前記第2配線、前記第2領域および前記第2領域と前記N端子とを接続するワイヤを通って前記N端子に電流が流れる、半導体装置。
【請求項3】
前記基板を搭載する厚さ方向の一方の面を有する放熱板と、
前記一方の面から立ち上がり、前記基板の厚さ方向に見て前記基板を取り囲むように配置される枠体と、をさらに備え、
前記基板の外形形状は、前記基板の厚さ方向に見て、長辺が前記第1の方向に延びる長方形であり、
前記枠体は、前記基板の一対の長辺にそれぞれ対応する第1壁部および第2壁部を含み、
前記P端子および前記N端子は、前記基板の第1の短辺から見て、第2の短辺とは反対側に配置され、
前記O端子は、前記第2の短辺から見て前記第1の短辺とは反対側に配置される、請求項1または請求項2に記載の半導体装置。
【請求項4】
前記第1壁部に取り付けられ、前記第1トランジスタチップのゲートパッドと電気的に接続される第1ゲート端子と、
前記第2壁部に取り付けられ、前記第2トランジスタチップのゲートパッドと電気的に接続される第2ゲート端子と、をさらに備え、
前記第2の方向において、前記第1壁部と前記第1領域との間の距離は、前記第1壁部と前記第2領域との間の距離、前記第1壁部と前記第1分岐部との間の距離および前記第1壁部と前記第2分岐部との間の距離のいずれよりも小さく、
前記第2の方向において、前記第2壁部と前記第2分岐部との間の距離は、前記第2壁部と前記第1領域との間の距離、前記第2壁部と前記第2領域との間の距離および前記第2壁部と前記第1分岐部との間の距離のいずれよりも小さい、請求項3に記載の半導体装置。
【請求項5】
前記第1壁部に取り付けられ、前記第1トランジスタチップのケルビンソースパッドと電気的に接続される第1ケルビンソース端子と、
前記第2壁部に取り付けられ、前記第2トランジスタチップのケルビンソースパッドと電気的に接続される第2ケルビンソース端子と、をさらに備え、
前記第2の方向において、前記第1壁部と前記第1領域との間の距離は、前記第1壁部と前記第2領域との間の距離、前記第1壁部と前記第1分岐部との間の距離および前記第1壁部と前記第2分岐部との間の距離のいずれよりも小さく、
前記第2の方向において、前記第2壁部と前記第2分岐部との間の距離は、前記第2壁部と前記第1領域との間の距離、前記第2壁部と前記第2領域との間の距離および前記第2壁部と前記第1分岐部との間の距離のいずれよりも小さい、請求項3または請求項4に記載の半導体装置。
【請求項6】
前記第1配線は、前記第1トランジスタチップのソースパッドと前記第1分岐部とを電気的に接続する第1ソースワイヤを含み、
前記第2配線は、前記第2トランジスタチップのソースパッドと前記第2領域とを電気的に接続する第2ソースワイヤを含み、
前記第1ソースワイヤの長さと前記第2ソースワイヤの長さは、同じであり、
前記第1ソースワイヤの数と前記第2ソースワイヤの数は、同じである、請求項1から請求項5のいずれか1項に記載の半導体装置。
【請求項7】
前記第1トランジスタチップおよび前記第2トランジスタチップのうちの少なくともいずれか一方は、SiCまたはGaNからなる半導体層を含む、請求項1から請求項6のいずれか1項に記載の半導体装置。
【請求項8】
前記第1分岐部は、前記第2の方向において、前記第1領域と前記第2領域との間に配置され、
前記第2領域は、前記第2の方向において、前記第1分岐部と前記第2分岐部との間に配置される、請求項1から請求項7のいずれか1項に記載の半導体装置。
【請求項9】
前記第1領域は分割されて前記第1の方向に並べて配置され、分割された部分がワイヤにより電気的に接続されており、
前記第2領域は分割されて前記第1の方向に並べて配置され、分割された部分がワイヤにより電気的に接続されており、
前記第1分岐部は分割されて前記第1の方向に並べて配置され、分割された部分がワイヤにより電気的に接続されており、
前記第2分岐部は分割されて前記第1の方向に並べて配置され、分割された部分がワイヤにより電気的に接続されている、請求項1から請求項8のいずれか1項に記載の半導体装置。