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特開2021-32775SEB耐性評価方法およびSEB耐性評価装置
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】特開2021-32775(P2021-32775A)
(43)【公開日】2021年3月1日
(54)【発明の名称】SEB耐性評価方法およびSEB耐性評価装置
(51)【国際特許分類】
   G01R 31/30 20060101AFI20210201BHJP
   G06F 30/398 20200101ALI20210201BHJP
   H01L 21/336 20060101ALI20210201BHJP
   H01L 29/78 20060101ALI20210201BHJP
   H01L 29/739 20060101ALI20210201BHJP
   H01L 29/06 20060101ALI20210201BHJP
   H01L 29/12 20060101ALI20210201BHJP
【FI】
   G01R31/30
   G06F17/50 666Y
   G06F17/50 666S
   H01L29/78 658L
   H01L29/78 653C
   H01L29/78 655B
   H01L29/78 655F
   H01L29/78 652P
   H01L29/06 301V
   H01L29/06 301G
   H01L29/06 301F
   H01L29/78 652T
【審査請求】未請求
【請求項の数】11
【出願形態】OL
【全頁数】21
(21)【出願番号】特願2019-154792(P2019-154792)
(22)【出願日】2019年8月27日
(71)【出願人】
【識別番号】000006013
【氏名又は名称】三菱電機株式会社
(74)【代理人】
【識別番号】110001195
【氏名又は名称】特許業務法人深見特許事務所
(72)【発明者】
【氏名】瓜生 勝美
(72)【発明者】
【氏名】湊 忠玄
(72)【発明者】
【氏名】中谷 貴洋
【テーマコード(参考)】
2G132
5B046
【Fターム(参考)】
2G132AA00
2G132AB04
2G132AC09
2G132AD01
2G132AL00
5B046AA08
5B046GA01
5B046JA04
5B046KA05
(57)【要約】
【課題】加速器などの大型の放射線施設を用いた実験によって得られるデータを用いることなく、半導体素子のSEB耐性を評価することができるSEB耐性評価装置およびSEB耐性評価方法を提供する。
【解決手段】SEB耐性評価方法は、半導体素子のモデル内に励起光源を配置するステップと、半導体素子のモデルへの印加電圧および励起光源のエネルギーを変えながら、半導体素子が熱暴走する励起光源のエネルギーを求めるステップとを備える。
【選択図】図2
【特許請求の範囲】
【請求項1】
コンピュータシミュレーションによって、半導体素子のSEB(Single Event Burnout)耐性を評価するSEB耐性評価方法であって、
前記半導体素子のモデル内に励起光源を配置するステップと、
前記半導体素子のモデルへの印加電圧および前記励起光源のエネルギーを変えながら、前記半導体素子が熱暴走する前記励起光源のエネルギーを求めるステップとを備えたSEB耐性評価方法。
【請求項2】
前記励起光源のエネルギーを求めるステップは、
前記半導体素子のモデルへの印加電圧および前記励起光源のエネルギーを変えながら、前記半導体素子のモデルの主電極間の漏れ電流の時間変化を求めるステップと、
前記漏れ電流が閾値に到達したときの前記励起光源のエネルギーを前記半導体素子が熱暴走するエネルギーとして特定するステップとを含む、請求項1記載のSEB耐性評価方法。
【請求項3】
前記励起光源のエネルギーを求めるステップは、
前記半導体素子のモデルへの印加電圧および前記励起光源のエネルギーを変えながら、前記半導体素子のモデルの最高温度の時間変化を求めるステップと、
前記最高温度が閾値に到達したときの前記励起光源のエネルギーを前記半導体素子が熱暴走するエネルギーとして特定するステップとを含む、請求項1記載のSEB耐性評価方法。
【請求項4】
前記印加電圧と、前記半導体素子が熱暴走する励起光源のエネルギーとの対応関係を表わす情報を生成するステップをさらに備えた、請求項2または3記載のSEB耐性評価方法。
【請求項5】
前記半導体素子が熱暴走する励起光源のエネルギーを中性子の微分フラックスに変換するステップと、
前記微分フラックスを前記半導体素子の平均故障回数に変換するステップと、
前記印加電圧と前記励起光源のエネルギーの対応関係を前記印加電圧と前記平均故障回数との対応関係に変換するステップとをさらに備えた、請求項4記載のSEB耐性評価方法。
【請求項6】
前記印加電圧と前記平均故障回数との対応関係を表わす曲線を表示するステップをさらに備えた、請求項5記載のSEB耐性評価方法。
【請求項7】
前記配置するステップは、前記半導体素子のモデルのpn接合部分に前記励起光源を配置するステップを含む、請求項1記載のSEB耐性評価方法。
【請求項8】
前記半導体素子は、高耐圧縦型ダイオードである、請求項1〜7のいずれか1項に記載のSEB耐性評価方法。
【請求項9】
前記半導体素子は、スイッチング素子である、請求項1〜7のいずれか1項に記載のSEB耐性評価方法。
【請求項10】
前記半導体素子は、終端構造部分またはペリフェラル部分を含む、請求項1〜7のいずれか1項に記載のSEB耐性評価方法。
【請求項11】
コンピュータシミュレーションによって、半導体素子のSEB(Single Event Burnout)耐性を評価するSEB耐性評価装置であって、
前記半導体素子のモデル内に励起光源を配置する光源配置部と、
前記半導体素子のモデルへの印加電圧および前記励起光源のエネルギーを変えながら、前記半導体素子が熱暴走する前記励起光源のエネルギーを求める演算部とを備えたSEB耐性評価装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、SEB耐性評価方法およびSEB耐性評価装置に関する。
【背景技術】
【0002】
地上に降り注ぐ宇宙線によって、半導体素子が突発的に永久破壊するSEB(Single Event Burnout)破壊が知られている。SEB現象は、地表近辺を通過する中性子が、半導体素子のpn接合等の高電界を保持する部分を通過する際に、電子正孔対を発生させ、電子または正孔が、空乏層(空間電荷領域)中で増倍されることによって、降伏に至る現象である。SEB耐性とは、半導体素子のSEB破壊に対する耐性を意味する。
【0003】
従来は、地表近辺を通過する中性子を模擬するために、加速器などの大型の放射線設備を用いて放射線を発生させて、放射線を半導体素子に照射している間の故障率を測ることによってSEB耐性を評価していた。
【0004】
たとえば、特許文献1には、任意のエネルギースペクトルを持つ中性子ビームに対し、デバイス内の原子核との核反応、その結果発生する2次イオンがデバイス内を飛散する間に蓄積ノードに収集されるキャリアの振る舞いを解析するモンテカルロシミュレータが記載されている。特許文献1には、さらに、このシミュレータを中核として、実際の半導体デバイスの実験データをフィールド試験、および加速器試験から抽出することによってシミュレーションの精度を向上させて、実際の半導体デバイスの実験データを忠実に再現できるよう収束させるようにしたことが記載されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2004−125633号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
特許文献1の方法は、実際の半導体素子の実験データを必要とする。したがって、中性子を生成する加速器などの大型の放射線施設を必要とする。放射線施設の設置および管理は、コストがかかるという問題がある。
【0007】
それゆえに、本発明の目的は、加速器などの大型の放射線施設を用いた実験によって得られるデータを用いることなく、半導体素子のSEB耐性を評価することができるSEB耐性評価方法およびSEB耐性評価装置を提供することである。
【課題を解決するための手段】
【0008】
本発明は、コンピュータシミュレーションによって、半導体素子のSEB(Single Event Burnout)耐性を評価するSEB耐性評価方法であって、半導体素子のモデル内に励起光源を配置するステップと、半導体素子のモデルへの印加電圧および励起光源のエネルギーを変えながら、半導体素子が熱暴走する励起光源のエネルギーを求めるステップとを備える。
【発明の効果】
【0009】
本発明によれば、半導体素子のモデル内に励起光源を配置し、半導体素子のモデルへの印加電圧および励起光源のエネルギーを変えながら、半導体素子が熱暴走する励起光源のエネルギーを求めるので、加速器などの大型の放射線施設を用いた実験によって得られるデータを用いることなく、半導体素子のSEB耐性を評価することができる。
【図面の簡単な説明】
【0010】
図1】実施の形態の半導体素子のSEB耐性評価装置10の構成を表わす図である。
図2】実施の形態1の半導体素子のSEB耐性の評価の手順を表わすフローチャートである。
図3】(a)は、励起光源26が配置された半導体素子のモデルの模式図である。(b)は、アノード電極とカソード電極が、逆バイアスされたときの半導体素子のモデル内における電界強度を表わす図である。
図4】励起光源26の強度の例を表わす図である。
図5】2種類の励起光源26のエネルギーについての、半導体素子のモデルの主電極間の漏れ電流IKの大きさおよび半導体素子のモデル内部の最高温度(Tmax)の時間変化の一例を表わす図である。
図6】印加電圧VAと、半導体素子が熱暴走する励起光源26のエネルギーETHの逆数との対応関係を表わす図である。
図7】式(2)における励起光源26のエネルギーETHと、中性子の微分線量(dΦ0(E)/dE)との関係を表わす図である。
図8】式(3)における励起光源26のエネルギーETHと、半導体素子の1時間当たりの平均故障回数FITとの関係を表わす図である。
図9】SEB耐性情報の一例を表わす図である。
図10】実施の形態2の半導体素子のSEB耐性の評価の手順を表わすフローチャートである。
図11】印加電圧Vと実施の形態1の半導体素子Dd1が熱暴走する励起光源のエネルギーETHの逆数との対応関係、および印加電圧Vと実施の形態3の半導体素子Dd2が熱暴走する励起光源のエネルギーETHの逆数との対応関係を表わす図である。
図12】実施の形態4の半導体素子のモデルを表わす図である。
図13】実施の形態5におけるFLRを含む半導体チップの終端部分の構造のモデルを表わす図である。
図14】実施の形態5におけるFLRを含む半導体チップの終端部分の構造のモデルを表わす図である。
図15図13および図14のFLRと類似のFLRを有する終端部分に高電圧を印加したときの電界分布のシミュレーション結果を表わす図である。
図16】SEB耐性評価装置10の機能をソフトウェアを用いて実現する場合のSEB耐性評価装置10の構成を示す図である。
【発明を実施するための形態】
【0011】
以下、実施の形態について、図面を参照して説明する。
【0012】
実施の形態1.
(参考例)
参考文献1(N. Kaminski and A. Kopta, ABB application note 5SYA 2042-04,“Failure rates of HiPak modules due to cosmic rays”)には、SEBによる偶発的破壊の故障確率P(VDC, Tvj, h)を式(1)によって求めることが記載されている。
【0013】
【数1】
【0014】
式(1)の右辺第1項は、印加電圧(VDC)に依存し、第2項は、pn接合の温度(Tvj)に依存し、第3項は、標高(h)に依存する。式(1)に含まれるC1、C2、C3は、実験結果に基づく係数である。したがって、参考文献1による方法でも、特許文献1と同様に、中性子を生成する加速器等の大型の放射線施設が必要となるという問題がある。
【0015】
本実施の形態では、実験データを用いずに、シミュレーションソフトウエア(デバイスシミュレータ)を用いて、半導体素子のSEB耐性を評価する。
【0016】
シミュレーションソフトウエアとして、光源によって半導体素子内のフォトジェネレーションをシミュレーションする機能、または、半導体素子への放射線の効果をシミュレーションする機能を有する公知のものを利用することができる。シミュレーションソフトウエアは、印加された電圧および電流の条件に合致するように、半導体素子のモデル内部の細部まで含めた、電圧と電流の単体である電子と正孔の3次元の分布を算出することができる。シミュレーションソフトウエアは、複雑な多元の連立方程式を数値解析の手法に基づいて解くことができる。
【0017】
図1は、実施の形態の半導体素子のSEB耐性評価装置10の構成を表わす図である。
【0018】
SEB耐性評価装置10は、モデル生成部112と、光源配置部114と、演算部116と、SEB耐性情報作成部118と、可視化部122と、記憶部120と、表示部124とを備える。モデル生成部112、光源配置部114、および演算部116は、たとえば、コンピュータが専用のシミュレーションソフトウエア(プログラム)を実行することによって実現することができる。SEB耐性情報作成部118、および可視化部122も、コンピュータがプログラムを実行することによって実現することができる。
【0019】
モデル生成部112は、記憶部120に記憶されている半導体素子の構造設計情報、およびユーザの指示などに基づいて半導体素子のモデルを生成することができる。
【0020】
光源配置部114は、半導体素子のモデル内に励起光源を配置する。実施の形態1では、励起光源の位置は、半導体素子のモデル内の電界強度が最大の箇所であるpn接合部分とする。
【0021】
演算部116は、半導体素子のモデルへの印加電圧および励起光源のエネルギーを変えながら、半導体素子が熱暴走する励起光源のエネルギーを求める。より具体的には、実施の形態1では、演算部116は、半導体素子のモデルへの印加電圧および励起光源のエネルギーを変えながら、半導体素子のモデルの主電極間の漏れ電流IKの時間変化を求めて、漏れ電流IKが閾値ITHに到達したときの励起光源のエネルギーEを半導体素子が熱暴走する励起光源のエネルギーETHとして特定する。
【0022】
SEB耐性情報作成部118は、印加電圧と半導体素子の平均故障回数との対応関係を表わすSEB耐性情報を作成する。
【0023】
記憶部120は、作成されたSEB耐性情報、および半導体素子の構造設計情報などを記憶する。
【0024】
可視化部122は、SEB耐性情報を表わす関係式および近似曲線などを表示部124に表示する。
【0025】
表示部124は、たとえば、ディスプレイ装置などである。
【0026】
次に、半導体素子のSEB耐性の評価の手順について説明する。実施の形態1では、評価対象の半導体素子の一例として、高耐圧縦型pinダイオードを用いる。
【0027】
図2は、実施の形態1の半導体素子のSEB耐性の評価の手順を表わすフローチャートである。
【0028】
ステップS101において、モデル生成部112は、記憶部120に記憶されている半導体素子の構造設計情報およびユーザの指示などに基づいて、評価対象の半導体素子のモデルを生成する。
【0029】
ステップS102において、演算部116が、半導体素子のモデルの主耐圧特性を計算する。演算部116が、半導体素子(ダイオード)のアノード電極とカソード電極との間に、逆バイアス電圧を印加する。演算部116が、逆バイアス電圧を一定の間隔で昇圧し、複数個の逆バイアス電圧(印加電圧VA)の各々における、半導体素子の物理的な状態を記述したソリューションファイルを記憶部120に保存する。
【0030】
ステップS103において、演算部116が、複数個のソリューションファイルの中から未選択の1つのソリューションファイルを選択する。演算部116が、選択されたソリューションファイルで記述される印加電圧VAにおける半導体素子の物理的な状態を設定するととともに、半導体素子のモデル内の電界強度が最大の箇所であるpn接合部分に励起光源を配置する。電界強度が最大の箇所に限定したのは、電界強度が低い箇所のSi原子に中性子が衝突した場合の影響が小さいからである。
【0031】
図3(a)は、励起光源が配置された半導体素子のモデルの模式図である。図3(b)は、アノード電極とカソード電極が、逆バイアスされたときの半導体素子のモデル内における電界強度を表わす図である。
【0032】
図3(a)に示すように、半導体素子のモデルは、主耐圧を保持するにあたり主に電界分布を分担する低濃度のn型ドリフト層21と、高濃度のn型カソード領域22と、高濃度のp型アノード領域23と、カソード電極24と、アノード電極25とを含む。半導体素子のモデルのpn接合部分に励起光源26が配置されている。
【0033】
アノード電極25とカソード電極24との間に、逆バイアス電圧が印加されたときには、pn接合が逆バイアスとなる。すなわち、p型アノード領域23が接地電位(GND)もしくは負電位となり、n型カソード領域22がp型アノード領域23に対して相対的に高い電位となる。図3(b)には、このときの半導体素子のモデルの厚さ方向の座標に対する電界強度が示されている。
【0034】
図4は、励起光源26の強度の例を表わす図である。
【0035】
図4に示すように、励起光源26として、1μsのパルス幅を有する光を放出する。パルスの立ち上がり時間は、0.1μsである。励起光源26から放出される光によって、半導体素子内の電界強度が変化し、インパクトイオン化係数αが時間的、空間的に変化する。インパクトイオン化係数αの時間的、空間的な変化が、生成されるキャリア濃度の時間的、空間的な変化を引き起こし、電流値の変化につながる。
【0036】
比較的高い電界がかかっている部分において、光励起による電子・正孔対の発生が引き起こされると、励起される前の逆バイアス状態で流れていた漏れ電流に加えて、光励起によって発生した余剰の電流(電子および正孔の流れ)が重畳される。その結果、半導体素子のアノードおよびカソードの両方の電極において観測される電流量が増加する。この増加した電流と、印加されている逆バイアス電位との積である電力による発熱は、積極的に冷却されない限り、主に半導体素子の内部に時間とともに蓄積される。その結果、半導体素子の内部の温度が上昇する。
【0037】
この温度上昇自身も、励起光の有無に関わらず、逆バイアス時の漏れ電流を増加させるので、「漏れ電流増加→高温化→漏れ電流増加」という正帰還がかかった状態になる。このようにして、漏れ電流の増加量が時間とともに増加して、半導体素子の温度が制御できなくなる現象を、前述の様に「熱暴走する」と呼称する。通常の熱暴走は、逆バイアスによる漏れ電流の増加と半導体素子の置かれている環境の高温化とだけで起きる現象であるが、本実施の形態において想定しているSEB現象中には、光励起によって、温度による漏れ電流とは全く独立の漏れ電流の増加を誘発しており、漏れ電流の不可逆的および制御不能な増加が、励起光の強度または印加電圧によって、一意的に定義される。
【0038】
ステップS104において、演算部116が、励起光源26のエネルギーEを初期値に設定する。
【0039】
ステップS105において、演算部116が、半導体素子のモデルの主電極間(アノード電極25とカソード電極24との間)の漏れ電流IKの時間変化を求める。
【0040】
図5は、2種類の励起光源26のエネルギーについての、半導体素子のモデルの主電極間の漏れ電流IKの大きさおよび半導体素子のモデル内部の最高温度の時間変化の一例を表わす図である。
【0041】
図5には、印加電圧が1700Vの場合に、励起光源26のエネルギーEが0.50[MW]と1[MW]のときの、カソード電極における漏れ電流IK[A]と、半導体素子内の最高温度Tmax[K]の時間変化が示されている。
【0042】
図5には、MWで記載された励起光の量が少ない場合に漏れ電流Ikも小さい状態に保たれ、結果的に到達最高温度Tmaxも低く保たれる場合の例と、励起光の量が前述したEthを越えて十分に大きい場合に、前述の熱暴走の正帰還の領域に入った場合の例が示されている。
【0043】
まず、漏れ電流IKに関して説明する。励起光源26のエネルギーEが0.50[MW]および1[MW]のいずれの場合でも、時刻9.5[μs]から漏れ電流IKが数桁に亘り増加する。励起光源26のエネルギーEが0.5[MW]の場合には、時刻10[μs]において、漏れ電流IKの増加が止まり、安定状態を保った後、励起光源26を取り去った時刻11[μs]以降には、元の低いレベルの漏れ電流IKに戻る。一方、励起光源26のエネルギーEが1[MW]の場合には、時刻10[μs]以降も、漏れ電流IKが増加し続け、励起光源26を取り去った時刻11[μs]以降においても、漏れ電流IKが増加し続ける。励起光源26のエネルギーEが1[MW]の場合には、いずれかの時刻以降、半導体素子が、前述したように熱暴走すると考えられる。本実施の形態では、漏れ電流IKが予め定められた閾値ITH以上となったときに、半導体素子が熱暴走するとみなす。
【0044】
次に、半導体素子のモデル内部の最高温度Tmaxに関して説明する。励起光源26のエネルギーEが0.5[MW]の場合には、時刻10[μs]以降において、最高温度Tmaxは増加するものの、増加幅は、極めて小さく、数10度程度である。励起光源26を取り除いた時刻11[μs]以降は、最高温度Tmaxは、元の温度に戻る。一方、励起光源26のエネルギーが1[MW]の場合には、最高温度Tmaxは、時刻10.1[μs]の時点で、Siの融点である1714K(=1414℃)に到達している。励起光源26のエネルギーEが1[MW]の場合には、いずれかの時刻以降、半導体素子が熱暴走すると考えられる。別の実施形態では、半導体素子のモデル内部の最高温度が予め定められた閾値TTH以上となったときに、半導体素子が熱暴走するとみなす。なお、Tmaxが、Siの融点(MP)に到達した時点で、実際の半導体素子は破壊している。しかし、シミュレーションの設定上は、実際の半導体素子の固体が維持されたままであるとして、以降の計算も継続される。よって、TmaxおよびIKが、継続的な計算結果として得られている。
【0045】
ステップS106において、主電極間の漏れ電流IKが閾値ITH以上のときには、処理がステップS107に進む。主電極間の漏れ電流IKが閾値ITH未満のときには、処理がステップS108に進む。
【0046】
ステップS107において、演算部116が、主電極間の漏れ電流IKが閾値ITHとなるときの励起光源26のエネルギーEを半導体素子が熱暴走する励起光源26のエネルギーETHとして特定する。
【0047】
ステップS108において、励起光源26のエネルギーが熱暴走を引き起こす値に達していない場合には、処理がステップS109に進み、励起光源26のエネルギーが熱暴走を引き起こす値に達した場合には、処理がステップS110に進む。
【0048】
ステップS109において、演算部116が、励起光源26のエネルギーEを一定量ΔEだけ増加させる。その後、処理がステップS105に戻る。
【0049】
ステップS110において、未選択のソリューションファイルがある場合には、処理がステップS103に戻る。未選択のソリューションファイルがない場合には、処理がステップS111に進む。
【0050】
ステップS111において、SEB耐性情報作成部118は、印加電圧Vと、半導体素子が熱暴走する励起光源26のエネルギーETHとの対応関係を表わす情報を作成する。可視化部122は、作成した対応関係を表わす情報を可視化して、表示部124に表示する。ETHの逆数が、中性子の飛来確率、ひいては、半導体素子の故障確率に換算できる。図6は、印加電圧VAと、半導体素子が熱暴走する励起光源26のエネルギーETHの逆数との対応関係を表わす図である。
【0051】
ステップS112において、SEB耐性情報作成部118は、式(2)に基づいて、各印加電圧VAに対する半導体素子が熱暴走する励起光源26のエネルギーETHに相当する中性子の微分線量(dΦ0(E)/dE)を求める。式(2)については、参考文献2(Measurement and Reporting of Alpha Particle and Terrestrial Cosmic Ray-Induced Soft Errors in Semiconductor Devices, JEDEC Standard JESD89A, August 2001.)に記載されている。式(2)において、E=ETHである。
【0052】
【数2】
【0053】
図7は、式(2)における励起光源26のエネルギーETHと、中性子の微分線量(dΦ0(E)/dE)との関係を表わす図である。
【0054】
ステップS113において、SEB耐性情報作成部118は、ステップS112で求めた中性子の微分線量(dΦ0(E)/dE)を中性子の衝突確率とみなし、式(3)に基づいて、中性子の微分線量(dΦ0(E)/dE)を半導体素子の1時間当たりの平均故障回数に換算する。
【0055】
【数3】
【0056】
図8は、式(3)における励起光源26のエネルギーETHと、半導体素子の1時間当たりの平均故障回数FITとの関係を表わす図である。
【0057】
ステップS114において、SEB耐性情報作成部118は、ステップS113で得られた励起光源26のエネルギーETHと、半導体素子の1時間当たりの平均故障回数FITとの関係に基づいて、印加電圧VAと半導体素子が熱暴走する励起光源26のエネルギーEとの対応関係を表わす情報を印加電圧VAと半導体素子の1時間当たりの平均故障回数FITとの対応関係を表わす情報(以下、SEB耐性情報)に変換する。可視化部122は、作成したSEB耐性情報を可視化して、表示部124に表示する。
【0058】
図9は、SEB耐性情報の一例を表わす図である。
【0059】
図9に示すように、印加電圧VAの増加とともに、半導体素子の1時間当たりの平均故障回数FITが増加する。
【0060】
次に、漏れ電流IKの増加を確認することによって、中性子が照射されたときの半導体素子のSEB破壊を判断できる理由を説明する。これは、モデル生成部112、光源配置部114、および演算部116として機能するシミュレーションソフトで用いられている基本的な原理でもある。
【0061】
逆バイアス電圧を印加した状態で、pn接合部分に励起光源を配置すると、漏れ電流IKは、以下の一連の式で記述される。以下の一連の式は、参考文献3(S. M. Sze, “Physics of Semiconductor Devices”, pp.754-758, 2nd edition, 1981, A Wiley-Interscience publication)に記載されている。
【0062】
式(A1)に示すように、漏れ電流(IK)は、pn接合部分の空乏層内で発生したドリフト電流成分(Jdr)と、空乏層の外の中性領域として残っている部分で発生して逆バイアス領域に流れ込む拡散電流成分(Jdiff)の和である。
【0063】
【数4】
【0064】
励起光源をpn接合箇所に配置する場合には、pn接合位置からの距離xにおける電子・正孔対の発生率G(x)が式(A2)で表される。Φ0は、単位面積あたりの励起光源の光子線量である。半導体素子全体(Siを含み、アルミ電極、裏面電極などは含まない)の反射率をRとし、半導体素子の面積をA、インパクトイオン化係数をαとすれば、式(A3)が成り立つ。hはプランク定数、νは励起光源の光の振動数、Poptは励起光源の光のパワーである。励起光源から出力される光が時間的に変化すると、Φ0が変化して、G(x)が変化する。
【0065】
【数5】
【0066】
ドリフト電流成分(Jdr)は、式(A4)で与えられる。Wは、空乏層の幅である。
【0067】
【数6】
【0068】
x>Wにおいて、式(A5)が成り立つ。Dpは正孔の拡散係数、τpは正孔のキャリアライフタイム、pnは正孔密度、pn0は熱平衡時の正孔密度である。
【0069】
【数7】
【0070】
正孔の拡散長Lpは、正孔の拡散係数Dpに正孔のキャリアライフタイムτpを乗じたものの平方根であるので、式(A6)で表される。さらに、C1を式(A7)のように定義する。(x=∞の位置でpn=pn0、x=Wの位置でpn=0)の境界条件を設定すると、式(A5)は、式(A8)となる。
【0071】
【数8】
【0072】
拡散電流成分(Jdiff)は、式(A9)で与えられる。
【0073】
【数9】
【0074】
式(A10)の境界条件を用いると、漏れ電流(IK)は、式(A11)で表される。
【0075】
【数10】
【0076】
式(A11)の第2項のpn0は、非常に小さいので、漏れ電流(IK)は、式(A12)のように第1項だけで近似できる。
【0077】
【数11】
【0078】
式(A12)に示すように、漏れ電流(IK)は、単位面積あたりの光子線量Φ0に比例する。
【0079】
上記の一連の計算は、可視光のようなエネルギーの低い光を想定している。本実施の形態で想定している高エネルギーを有する中性子の場合には、中性子束(フラックス)は、単一粒子(光子)のエネルギーに置きかえることができる。
【0080】
図2のステップS101において、上述の計算式に用いられる物性値α、R、A、Dn、Dpが、たとえば、以下のようにして設定される。
【0081】
反射率Rは、半導体素子の素材によって一意的に決まる。ユーザが半導体素子の素材を指定することによって、モデル生成部112が、対象表から反射率Rを選択することができる。
【0082】
たとえば、ユーザが、半導体素子の幅、または半導体素子の幅および奥行きを設定し、モデル生成部112が、それらに基づいて素子面積Aを算出することができる。あるいは、励起光源の面積を素子面積Aとしてもよい。
【0083】
インパクトイオン化係数αは、半導体素子の素材、半導体素子の温度、および印加される電圧によって一意的に決まる。ユーザが半導体素子の素材を指定することによって、モデル生成部112が、入力された半導体素子の素材と、計算によって得られる半導体素子の温度と、印加している電圧とに基づいて、インパクトイオン化係数αを求めることができる。
【0084】
たとえば、ユーザが、n型ドリフト層の素材とドーピング濃度を指定することによって、モデル生成部112が、拡散係数Dn、Dpを算出することができる。
たとえば、ユーザが、正孔のキャリアライフタイムτp、電子のキャリアライフタイムτnを指定することができる。
【0085】
図2のステップS102において、印加電圧VAを変化させることによって、印加電圧VAに依存する上述の計算式における物理量が変化する。たとえば、インパクトイオン化係数α、式(A4)のxの積分範囲などが変化する。
【0086】
図2のステップS109において、励起光源のエネルギーEを変化させることは、単位面積あたりの励起光源の光子線量Φ0を変化させることに相当する。
【0087】
参考文献1において、式(1)は、印加電圧、pn接合の温度、および標高に依存した。本実施の形態では、αが印加電圧に関連する物理量であり、α、Dp、Dn、Lp、Lnがpn接合の温度に関連する物理量である。
【0088】
本実施の形態によれば、図2に示す手順のコンピュータシミュレーションにより、半導体素子のSEB耐性を高精度に評価することができる。したがって、加速器等の大型の放射線施設を使わずに、比較的短時間で、SEB耐性を評価することができる。また、本実施の形態によれば、被検体素子の準備、および放射線関連実験に必要な設備が不要になるので、コストを抑えることができる。
【0089】
被検体素子を使った試験は、電圧印加中に中性子照射によって、半導体素子そのものに回復不可能なダメージを与え、程度によっては被検体素子を破壊に至らしめる破壊試験であるため、被検体素子は使い捨てとなる。さらに、加速器等から抽出される中性子は統計的な揺らぎが大きいので、印加電圧に対しても統計的な揺らぎを吸収できるようにするため、数10から数100チップの被検体素子が必要となる。よって、沢山の被検体素子を準備する費用と期間が必要となる。また、被検体素子は、中性子線照射の試験期間中の安定な電圧印加および実験施設への輸送等を考慮して、Si等の半導体チップ単体ではなく、パワーモジュールに組み込まれる。パワーモジュールの部材の一部である金属は、通常使われるCu等の重金属ではなく中性子線の照射による放射化が起こり難いAlなどの軽金属に置き換える必要がある。よって、量産品を流用できず、SEB耐性の実験に適した形態に適合させるなど特殊な操作が必要である。加えて、放射線施設で使用する計測器等も、実験後は微弱ではあるが放射化するので、減衰期間中は、使用できなくなる。こういった実測に関係する様々な手順は、本実施の形態のコンピュータシミュレーションによって、一切なくなる。
【0090】
従来は、一度、試作した素子に対して、中性子照射に備えた複雑な準備を施した上で、世界中で数か所にしかない特殊な放射線施設の使用許可をとり、高電圧が印加できる電源装置等の実験設備を当該施設に持ち込み、限られた時間内に実験する必要があった。本実施の形態では、デバイスシミュレータを使用するので、半導体素子の構造を自由に変更できる。開発段階で、製品の使用環境および目的に即したSEB耐性を備えるように、半導体素子の構造の細部までを検討することができるので、開発効率が大幅に向上する。
【0091】
計算の手順についても、従来は、デバイスシュミュレータに組み込まれていた重イオンモデルが用いられていた。このモデルでは、重粒子が固体の素子内部を通過する際に、Si等の構成原子の原子配列を数10μm〜数100μmに亘り機械的に破壊しながら進む。このモデルでは、通過領域が電界を保持できなくなり、通過領域が周囲の原子領域に過負荷を受け渡すという複雑な計算が必要となる。そのため、従来のモデルでは、計算時間および必要な記憶容量が大きくなるだけなく、入射粒子による局所的ではあるが結晶学的な破壊を前提としているため、故障確率の算出には不向きであった。これに対して、本実施の形態では、故障確率を算出することができる。
【0092】
本実施の形態の具体的なコンピュータシミュレーションの手順については、上記した通りである。つまり、予め設定した光の強度の範囲で、適当な刻みで光の強度を変化させて、漏れ電流または最高温度の経時変化の光の強度依存性を調べるという処理を、印加電圧を変化させながら繰り返す。これは、デバイスシミュレータの基本的な機能である光電効果による高電界領域での電子正孔対の励起と、それに伴うキャリアの増倍現象の経時変化を計算するだけで実行することができる。よって、大きな記憶容量を必要とせず、比較的短時間でSEB耐性を評価することができる。
【0093】
したがって、本実施の形態では、作業全体を、自動的に進めるようにプログラムすることも可能である。夜間および休日を利用して、無人でも、効率よくコンピュータシミュレーションを進めることができる。
【0094】
また、放射線施設を使った実験では、放射線作業に従事するにあたり、相応の専門教育を受け、提供施設毎に実施している資格認定試験に合格しなければならないなどの規制があるため、半導体の素子開発者自身が、そのような実験を実施するのが事実上困難であった。本実施の形態によるコンピュータシミュレーションでは、そのような規制がないため、デバイスシミュレータの基本的な操作知識があれば、開発者自身が、さまざまな素子構造および実験条件を選んで設定する事もできる。これによって、開発担当者の知見も増強されるとともに、開発全体の効率の向上も見込まれる。
【0095】
実施の形態2.
本実施の形態では、演算部116は、半導体素子のモデルへの印加電圧および励起光源のエネルギーを変えながら、半導体素子のモデルの内部の最高温度Tmaxの時間変化を求めて、最高温度が閾値TTHに到達したときの励起光源のエネルギーEを半導体素子が不可逆現象を起こす励起光源のエネルギーETHとして特定する。演算部116は、半導体素子のモデル内部の温度の伝導を時間的および空間的に計算することによって、半導体素子のモデル内部の最高温度Tmaxを求めることができる。
【0096】
図10は、実施の形態2の半導体素子のSEB耐性の評価の手順を表わすフローチャートである。図10のフローチャートが、図2のフローチャートと相違する点は、ステップS105およびS106に代えて、ステップS205およびS206を備える点である。
【0097】
ステップS205において、演算部116が、半導体素子のモデルの内部の最高温度Tmaxの時間変化を求める。
【0098】
ステップS206において、最高温度Tmaxが閾値TTH以上のときには、処理がステップS107に進む。最高温度Tmaxが閾値TTH未満のときには、処理がステップS108に進む。
【0099】
実施の形態3.
本実施の形態では、SEB耐性の評価対象の半導体素子が、実施の形態1および2と相違する。
【0100】
本実施の形態の半導体素子のn型ドリフト層21の厚みは、実施の形態1の半導導体素子のn型ドリフト層21の厚みよりも、1割程度薄い。本実施の形態では、n型ドリフト層21が薄いので、電界強度が正となる厚み方向の座標の範囲が図3(b)に示すものよりも小さくなり、電界強度の最大値が図3(b)に示すものよりも大きくなる。
【0101】
実施の形態1と同様にして、この半導体素子のSEB耐性を評価した。
【0102】
図11は、印加電圧VAと実施の形態1の半導体素子Dd1が熱暴走する励起光源のエネルギーETHの逆数との対応関係、および印加電圧VAと実施の形態3の半導体素子Dd2が熱暴走する励起光源のエネルギーETHの逆数との対応関係を表わす図である。
【0103】
図11に示すように、実施の形態3では、実施の形態1よりも、半導体素子が熱暴走する励起光源のエネルギーEが小さい。
【0104】
実施の形態4.
本実施の形態では、SEB耐性の評価対象の半導体素子が、実施の形態1〜3よりも複雑である。
【0105】
図12は、実施の形態4の半導体素子のモデルを表わす図である。
【0106】
図12には、トレンチゲート構造を有するIGBTのモデルが示されている。
【0107】
このモデルは、n型ドリフト層54と、n型のバッファ層53と、p型のコレクタ層52と、コレクタ電極51と、p型のベース層55と、n型エミッタ層58と、ベース層55よりも高濃度のp型層59と、エミッタ電極56と、ゲートポリシリコン配線57を埋め込んだトレンチ71と、ゲート酸化膜72とを備える。
【0108】
トレンチゲートを有するIGBTでは、電界分布が複雑となる。そこで、本実施の形態では、励起光源91をpn接合付近に配置する。
【0109】
図12に示す断面構造の場合には、一見すると、最大電界強度がトレンチ71の底部と推測される場合があるが、そうならないように設計されている。たとえば、p型のベース層55からのトレンチ71の突出量を少なくすることによって、低い逆バイアス電圧でもpn接合から延びる空乏層がトレンチ71をできるだけ覆い隠すことができるように設計されている。
【0110】
本実施の形態では、pn接合付近に励起光源91を配置することによって、半導体素子のSEB耐性を評価することができる。
【0111】
さらに、最大電界強度位置(pn接合付近)だけでなく、開発者が懸念と考える様々な箇所(トレンチ71の底部など)に励起光源を配置することによって、SEB耐性を評価することができる。たとえば、最大電界強度位置(pn接合付近)と、電界強度が極大値となる位置(トレンチ71の底部など)との間のキャリアの相互作用の影響などを調べることとしてもよい。
【0112】
実施の形態5.
実施の形態1において説明したSEB耐性の評価方法は、ダイオード、IGBTおよびMOSFETなどのトランジスタなどの通電およびスイッチング動作をするセル部分だけでなく、半導体チップを構成する周辺部分にも適用することができる。周辺部分とは、たとえば、ガードリング、FLR(Field Limiting Ring)、VLD(Variation of Lateral Dropping)などの終端構造、ゲートバッド、ゲート配線などである。これによって、半導体チップにおける弱点、弱点が占める比率などに基づいて、半導体チップの総合的なSEB耐性を評価することができる。
【0113】
図13および図14は、実施の形態5におけるFLRを含む半導体チップの終端部分の構造のモデルを表わす図である。
【0114】
例えば、pinダイオードを想定した場合、n型半導体基板81上には、n型ドリフト層82が設けられている。n型ドリフト層82の上には、電界強度を緩めるためにp型のFLR64a、64b、64c、64d、64eが配置されている。FLR64a、64b、64c、64d、64eの上にはSiO2で構成される絶縁厚膜63、およびアノード電極62が配置されている。
【0115】
右側には、Si等の半導体チップのダイシングなどによって切り離された端部が配置されている。n型のチャネルストッパ65が形成されている。チャネルストッパ65には、高圧印加時に、半導体チップの裏面のn型カソード領域22の構造と同様に、正の高電位が印加される。
【0116】
左側に主たる動作をするセルが配置されている。図13では、左側に実施の形態1で説明した高耐圧縦型pinダイオードのモデルM1が配置されている。図14では、左側に実施の形態4で説明したトレンチゲート構造を有するIGBTのモデルM2が配置されている。pinダイオードセル部のアノード電極62およびIGBTセル部のエミッタ電極56には、高電圧を保持する時には、負の電位またはグランド電位が印加される。
【0117】
図13および図14に示すように、励起光源66は、FLR64aと、n型ドリフト層82との接合部分に配置される。
【0118】
図15は、図13および図14のFLRと類似のFLRを有する終端部分に高電圧を印加したときの電界分布のシミュレーション結果を表わす図である。
【0119】
図15において、Surfaceと記した曲線は、n型ドリフト層82と絶縁厚膜63との界面での電界分布を表わす。またSEB Depthと記した曲線は、FLR64a,64b,64c,64d,64eの底部が位置する深さにおける水平方向における電界分布を表わす。
【0120】
左側にp型のアノード領域等があり右側にnドリフト領域だけがある単純な終端構造の電位分布は、左側が低く、右側が高くなる水平的な分布を持つものであるが、多重リング構造のFLRを配置することによって、電界分布は、図3(b)に示すように、単純な三角形の分布にはならない。電界分布は、隣接するFLRの間のn型ドリフト層82の領域に、三角形に近い山形が分散配置されるような形状の分布となる。これらの山は、セル部分の最大電界強度よりも、低くなるように設計される。
【0121】
さらに、製品の使い易さおよび信頼性の観点から、Si等の半導体材質の最表面である界面部分の電界強度が最大にならず、ある程度の深さ部分で最大になるように設計されている。また、このような複雑な構造であるので、設計の自由度が大きくなるとともに、製造固定のばらつきなどの影響も受けるため、最大電界強度が、FLR64a,64b,64c,64d,64eのうちのどの位置にくるかは、必ずしも一意的に決まらない。このような終端部分を抜き出して、実施の形態1で説明したSEB耐性の計算をして、構造的な弱点、および製造のばらつきが与える影響などを評価することは非常に有益である。
【0122】
(変形例)
本発明は、上記の実施形態に限定されるものではなく、たとえば、以下のような変形例も含む。
【0123】
(1)励起光源の配置
図2および図10のステップS103の励起光源の配置は、ステップS101において、半導体素子のモデルの作成した段階で実行されるものとしてもよい。
【0124】
(2)机上計算
図2および図10のステップS111〜S114の処理は、ユーザ自身が机上計算することによって実施することとしてもよい。たとえば、ユーザが、表計算ソフトウェアを用いることによって、光の強度と中性子の衝突確率の換算処理を実行することとしてもよい。
【0125】
(3)ハードウェア構成
実施の形態1〜5で説明したSEB耐性評価装置は、相当する動作をデジタル回路のハードウェアまたはソフトウェアで構成することができる。SEB耐性評価装置の機能をソフトウェアを用いて実現する場合には、SEB耐性評価装置は、例えば、図16に示すようにプロセッサ1000とメモリ2000とを備え、メモリ2000に記憶されたプログラムをプロセッサ1000が実行するようにすることができる。
【0126】
(4)実施の形態1では、高耐圧縦型pinダイオードを例にして説明したが、これに限定されるものではなく、pnダイオード、または、SiC、GaNなどのユニポーラ素子の場合には、ショットキーバリアダイオードなどの高耐圧縦型ダイオードであってもよい。
【0127】
(5)実施の形態4では、トレンチゲート構造を有するIGBTを例にして説明したが、これに限定するものではなく、IGBT、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)、ジャンクションFET、バイポーラトランジスタ、またはサイリスタなどのスイッチング素子でもよい。
【0128】
(6)実施の形態5では、FLRを例にして説明したが、これに限定されるものではなく、FLRなどの終端構造部分、またはゲートパッドもしくはゲート配線領域などのペリフェラル部分であってもよい。
【0129】
(7)実施の形態1、4、5の説明において、高電圧を印加する、もしくは大電流を流す主電極が、素子の上面と下面に配置される縦型素子を例示したが、これに限定されるものではなく、両主電極が、上面側にだけ離れた位置で配置される横型素子でもよい。具体的な例としては、一般的なLSIと類似構造を有するが、動作電圧範囲が、数百Vから数kVに及ぶHVIC(High Voltage IC)などの複合型の横型素子を挙げることができる。
【0130】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【0131】
10 SEB耐性評価装置、21,54,82 n型ドリフト層、22 n型カソード領域、23 p型アノード領域、24 カソード電極、25 アノード電極、26,66,91 励起光源、51 コレクタ電極51、52 p型のコレクタ層、53 n型のバッファ層、55 p型のベース層、56 エミッタ電極、57 ゲートポリシリコン配線、58 n型エミッタ層、59 p型層、62 アノード電極、63 絶縁厚膜、64a,64b,64c,64d,64e FLR、65 チャネルストッパ、71 トレンチ、72 ゲート酸化膜、81 n型半導体基板、112 モデル生成部、114 光源配置部、116 演算部、118 SEB耐性情報作成部、120 記憶部、122 可視化部、124 表示部、1000 プロセッサ、2000 メモリ。
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10
図11
図12
図13
図14
図15
図16