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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】特開2021-33600(P2021-33600A)
(43)【公開日】2021年3月1日
(54)【発明の名称】デジタル出力装置
(51)【国際特許分類】
   G05B 9/03 20060101AFI20210201BHJP
   H02J 13/00 20060101ALI20210201BHJP
   H02H 3/02 20060101ALI20210201BHJP
   G06F 13/42 20060101ALI20210201BHJP
【FI】
   G05B9/03
   H02J13/00 311R
   H02H3/02 J
   G06F13/42 350C
【審査請求】未請求
【請求項の数】5
【出願形態】OL
【全頁数】10
(21)【出願番号】特願2019-152594(P2019-152594)
(22)【出願日】2019年8月23日
(71)【出願人】
【識別番号】000006013
【氏名又は名称】三菱電機株式会社
(74)【代理人】
【識別番号】100073759
【弁理士】
【氏名又は名称】大岩 増雄
(74)【代理人】
【識別番号】100088199
【弁理士】
【氏名又は名称】竹中 岑生
(74)【代理人】
【識別番号】100094916
【弁理士】
【氏名又は名称】村上 啓吾
(74)【代理人】
【識別番号】100127672
【弁理士】
【氏名又は名称】吉澤 憲治
(72)【発明者】
【氏名】小野 正信
【テーマコード(参考)】
5B077
5G064
5G142
5H209
【Fターム(参考)】
5B077GG03
5B077GG15
5G064AA04
5G064AB05
5G064AC05
5G064AC08
5G064CA09
5G064CB06
5G064CB10
5G064DA02
5G142BC02
5G142BD03
5H209GG11
5H209HH13
5H209HH33
5H209JJ05
5H209JJ07
5H209SS01
5H209TT05
(57)【要約】
【課題】2系統の出力部が互いに出力系と待機系とに切り替わるデジタル出力装置において、2系統の出力部が同時に出力系となる期間に2系統の出力部から同時にデジタルデータが出力された場合でも正常なデジタルデータを出力できる。
【解決手段】デジタル出力端子にワイヤードオア接続された2系統の出力部は、系切替部41、制御状態出力部42およびデータ出力部43をそれぞれ備えている。データ出力部は、自系状態信号が出力中を示す信号から待機中を示す信号へ切り替わるときは待機中を示す信号を遅延させて出力し、自系状態信号が待機中を示す信号から出力中を示す信号に切り替わるときは出力中を示す信号を即座に出力するタイミング調整部432と、タイミング調整部から出力された信号とデジタルデータとが入力される論理回路と、当該論理回路の出力が入力されるリレー434とを備えている。
【選択図】図1
【特許請求の範囲】
【請求項1】
デジタル出力端子にワイヤードオア接続された2系統の出力部と2系統の前記出力部にデジタルデータの出力を指令する制御部とを備え、2系統の前記出力部が互いに出力系と待機系とに切り替わるデジタル出力装置であって、
2系統の前記出力部は、系切替部、制御状態出力部およびデータ出力部をそれぞれ備えており、
前記系切替部は、他系制御可否信号および他系状態信号の入力信号に基づいて当該出力部の出力系と待機系とを切り替え、当該出力部の系内制御可否信号および系内状態信号を前記制御状態出力部に出力し、
前記制御状態出力部は、ハードウェア監視信号、前記系内制御可否信号および前記系内状態信号の入力信号に基づいて自系制御可否信号および自系状態信号を出力し、
前記データ出力部は、前記自系状態信号が出力中を示す信号から待機中を示す信号へ切り替わるときは待機中を示す信号を遅延させて出力し、前記自系状態信号が待機中を示す信号から出力中を示す信号に切り替わるときは出力中を示す信号を即座に出力するタイミング調整部と、前記タイミング調整部から出力された信号と前記デジタルデータとが入力される論理回路と、当該論理回路の出力が入力され前記デジタルデータを出力するリレーとを備えたことを特徴とするデジタル出力装置。
【請求項2】
前記自系状態信号は前記出力部の状態を示す2値化されたデジタル信号であり、前記自系状態信号において、Hを前記出力部が出力中を示す信号としLを前記出力部が待機中を示す信号とする場合は前記論理回路はNAND回路であり、前記自系状態信号において、Hを前記出力部が待機中を示す信号としLを前記出力部が出力中を示す信号とする場合は前記論理回路はAND回路であることを特徴とする請求項1に記載のデジタル出力装置。
【請求項3】
前記リレーは、一方の端部が電流源に接続され他方の端部が前記論理回路の出力に接続されたコイルと、当該コイルに対向して配置されたスイッチとで構成されたことを特徴とする請求項1または2に記載のデジタル出力装置。
【請求項4】
前記リレーは、半導体リレー、オープンコレクタ接続となるトランジスタ、およびオープンドレイン接続となるFETのいずれかであることを特徴とする請求項1または2に記載のデジタル出力装置。
【請求項5】
前記タイミング調整部は、トランジスタと、前記トランジスタのコレクタに接続されたシュミットトリガインバータと、電流源と前記トランジスタのコレクタとの間に接続された抵抗と、前記シュミットトリガインバータの出力側と前記抵抗との間に接続されたコンデンサとで構成されていることを特徴とする請求項1から4のいずれか1項に記載のデジタル出力装置。
【発明の詳細な説明】
【技術分野】
【0001】
本願は、デジタル出力装置に関する。
【背景技術】
【0002】
電力プラントなどの制御装置においては、信頼性向上および稼働率向上のために信号経路などの二重化が行われている。例えば、二重化されたデジタル出力装置は、同じデジタルデータを出力する2系統の出力部を備えており、一方の系統の出力部を出力系として稼働させているときに他方の系統の出力部を待機系として待機させている。このように構成されたデジタル出力装置においては、仮に出力系で故障が発生した場合、デジタルデータの出力が停止することを防ぐために即座にデジタルデータの出力を出力系から待機系に切り替えることが行われる。このようなデジタル出力装置においては、2系統の出力部の系間における信号伝達の遅延および出力部内の機器間における信号伝達の遅延などに起因して、2系統の出力部が互いに出力系と待機系とに切り替わるときにデジタルデータの出力が途切れる場合がある。
【0003】
2系統の出力部が互いに出力系と待機系とに切り替わるときにデジタルデータの出力が途切れることを防ぐために、従来のデジタル出力装置は、2系統の出力部が同時に出力系となる期間を設けるためのタイミング調整部をそれぞれの出力部に備えている。タイミング調整部では、出力部の状態を示す信号と当該信号が遅延回路で遅延された信号とが論理回路に入力され、出力部の状態を示す信号が切り替わるタイミングが調整された信号が論理回路から出力される。ここで、出力部の状態を示す信号とは、その出力部が出力系か待機系かを示す信号であり、例えば出力系であればL、待機系であればHとなるデジタル信号である。2系統の出力部のそれぞれのタイミング調整部から出力される出力部の状態を示す信号は、2つのスリーステートバッファにそれぞれ制御信号として入力される。2つのスリーステートバッファにはそれぞれデジタルデータが入力され、制御信号に基づいてそのデジタルデータを出力する。2つのスリーステートバッファの出力はワイヤードオア接続されている(例えば、特許文献1参照)。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開平7−281918号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
従来のデジタル出力装置においては、2系統の出力部が互いに出力系と待機系とに切り替わるときに2系統の出力部が同時に出力系となる期間がある。このとき、2つのスリーステートバッファから同時にデジタルデータが出力される。2つのスリーステートバッファの出力はワイヤードオア接続されているので、2系統の出力部が互いに出力系と待機系とに切り替わるときにデジタルデータの出力が途切れることはない。
【0006】
しかしながら、スリーステートバッファは出力インピーダンスが低いので、2つのスリーステートバッファから同時にデジタルデータが出力された場合、出力されたデジタルデータ同士が衝突して中間電位となるなどして正常なデジタルデータを出力できない場合がある。
【0007】
本願は、上述の課題を解決するためになされたもので、2系統の出力部が互いに出力系と待機系とに切り替わるときに2系統の出力部から同時にデジタルデータが出力された場合でも正常なデジタルデータを出力できるデジタル出力装置を提供することを目的とする。
【課題を解決するための手段】
【0008】
本願に係るデジタル出力装置は、デジタル出力端子にワイヤードオア接続された2系統の出力部と2系統の出力部にデジタルデータの出力を指令する制御部とを備え、2系統の出力部が出力系と待機系とに切り替わるデジタル出力装置である。そして、2系統の出力部は、系切替部、制御状態出力部およびデータ出力部をそれぞれ備えており、系切替部は、他系制御可否信号および他系状態信号の入力信号に基づいて当該出力部の出力系と待機系とを切り替え、当該出力部の系内制御可否信号および系内状態信号を制御状態出力部に出力し、制御状態出力部は、ハードウェア監視信号、系内制御可否信号および系内状態信号の入力信号に基づいて自系制御可否信号および自系状態信号を出力する。さらに、データ出力部は、自系状態信号が出力中を示す信号から待機中を示す信号へ切り替わるときは待機中を示す信号を遅延させて出力し、自系状態信号が待機中を示す信号から出力中を示す信号に切り替わるときは出力中を示す信号を即座に出力するタイミング調整部と、タイミング調整部から出力された信号とデジタルデータとが入力される論理回路と、論理回路の出力が入力されデジタルデータを出力するリレーとを備えている。
【発明の効果】
【0009】
本願のデジタル出力装置は、タイミング調整部が出力する信号とデジタルデータとが入力される論理回路と、論理回路の出力が入力されデジタルデータを出力するリレーとを備えているので、2系統の出力部が互いに出力系と待機系とに切り替わるときに2系統の出力部から同時にデジタルデータが出力された場合でも正常なデジタルデータを出力することができる。
【図面の簡単な説明】
【0010】
図1】実施の形態1に係るデジタル出力装置の構成図である。
図2】実施の形態1に係るタイミング調整部の構成図である。
図3】実施の形態1に係るタイミング調整部の特性図である。
図4】実施の形態1に係るデジタル出力装置の信号の特性図である。
図5】実施の形態1に係るデジタル出力装置の信号の特性図である。
【発明を実施するための形態】
【0011】
以下、本願を実施するための実施の形態に係るデジタル出力装置について図面を参照して詳細に説明する。なお、各図において同一符号は同一もしくは相当部分を示している。
【0012】
実施の形態1.
図1は、実施の形態1に係るデジタル出力装置の構成図である。本実施の形態のデジタル出力装置1は、制御部2とベースカード3とL系カード4とR系カード5とを備えている。L系カード4とR系カード5とは同じデジタルデータを出力する機能を備えた2系統の出力部であり、L系カード4の構成とR系カード5の構成とは同じである。このデジタル出力装置1は、同じデジタルデータを出力するL系カード4とR系カード5とで二重化された構成であり、一方の系カードを出力系として稼働させているときに他方の系カードを待機系として待機させている。
【0013】
制御部2は、状態監視部21と出力指令部22とを備えている。状態監視部21は、L系カード4およびR系カード5の状態を監視すると共にL系カード4およびR系カード5に待機指示を送る。出力指令部22は、L系カード4およびR系カード5に同じ出力指令を与える。制御部2とL系カード4およびR系カード5との間の信号の送受信は、ベースカード3を経由して行われる。
【0014】
L系カード4の構成とR系カード5の構成とは同じであるため、L系カード4の構成について説明する。L系カード4は、系切替部41と制御状態出力部42とデータ出力部43とを備えている。系切替部41は、状態監視部21が出力する待機指示と、R系カード5から送られてくる他系制御可否信号および他系状態信号とが入力される。また、系切替部41は、系内制御可否信号および系内状態信号を制御状態出力部42に出力する。
【0015】
制御状態出力部42は、L系カード4のハードウェアの状況を監視するハードウェア監視部(以下、HW監視部と記す)421と第1のAND回路422と第2のAND回路423とを備えている。第1のAND回路422は、系切替部41から出力された系内制御可否信号とHW監視部421が出力するハードウェア監視信号(以下、HW監視信号と記す)とが入力され、自系制御可否信号を出力する。第2のAND回路423は、系切替部41から出力された系内状態信号と第1のAND回路422が出力する自系制御可否信号とが入力され、自系状態信号を出力する。
【0016】
ここで、L系カード4で扱われる各信号について説明する。これらの信号は2値化されたデジタル信号であり、HまたはLのどちらか一方である。系内制御可否信号、自系制御可否信号および他系制御可否信号はその系カードが出力可能であるか否かを示す信号であり、Hは出力可能、Lは出力不可を示す。系内状態信号、自系状態信号および他系状態信号はその系カードの状態を示す信号であり、Hは出力中、Lは待機中を示す。HW監視信号は、その系カードのハードウェアの状況を示す信号であり、Hは正常、Lは異常を示す。
【0017】
系切替部41は、入力される他系制御可否信号がL(出力不可)の場合は直ちにH(出力可能)の系内制御可否信号を出力すると共に、入力される他系状態信号がL(待機中)の場合は直ちにH(出力中)の系内状態信号を出力する。制御状態出力部42の第1のAND回路422は、入力される系内制御可否信号およびHW監視信号が共にHのときに自系制御可否信号としてH(出力可能)を出力し、それ以外のときはL(出力不可)を出力する。また、第2のAND回路423は、入力される系内状態信号および自系制御可否信号が共にHのときに自系状態信号としてH(出力中)を出力し、それ以外のときはL(待機中)を出力する。
なお、L系カード4とR系カード5とが共に出力可能な状態である場合は、先にH(出力中)の自系状態信号を送信した方が出力系となり、もう一方は待機系となる。
【0018】
データ出力部43は、データ受信部431とタイミング調整部432とNAND回路433とリレー434とを備えている。データ受信部431は、出力指令部22が出力する出力指令が入力され、出力指令に基づいたデジタルデータである出力信号を出力する。タイミング調整部432は、自系状態信号が入力されタイミング調整信号を出力する。タイミング調整部432は、自系状態信号がL(待機中)からH(出力中)に切り替わるときは即座にH(出力中)を、自系状態信号がH(出力中)からL(待機中)に切り替わるときは一定時間の遅延をもたせてL(待機中)をタイミング調整信号として出力する。タイミング調整部432の構成およびその動作については後述する。NAND回路433は、出力信号とタイミング調整信号とが入力され、出力信号およびタイミング調整信号が共にHのときにLを、それ以外のときはHを出力する。リレー434は、一方の端部が電流源11に接続され他方の端部がNAND回路433の出力に接続されたコイル12と、このコイル12に対向して配置されたスイッチ13とで構成されている。スイッチ13は、機械的なスイッチであり、コイル12の電磁力でオンオフされる。リレー434は、NAND回路433からHが入力されたときは、スイッチ13を開き、NAND回路433からLが入力されたときは、スイッチ13を閉じる。リレー434は、スイッチ13が閉じられたとき(オン)はデジタルデータを出力し、スイッチ13が開かれたとき(オフ)はデジタルデータを出力しない。リレー434の出力は、ベースカード3の出力端子31に出力される。出力端子31の一方の端子は基準電位となるグラウンドに接続されており、出力端子31の他方の端子は抵抗32を経由して電源33に接続されている。つまり、出力端子31は、端子間が短絡されたときはLとなり、端子間が開放されたときはHとなるデジタル出力端子である。
【0019】
R系カード5の構成はL系カード4の構成と同じであり、R系カード5のリレー434の出力はベースカード3の出力端子31に出力される。L系カード4のリレー434の出力とR系カード5のリレー434の出力とはベースカード3においてワイヤードオア接続されている。デジタル出力端子である出力端子31からの出力は、両方のリレー434からデジタルデータが出力された場合、そのデータが共にLの場合はLとなり、どちらか一方のリレー434から出力されたデジタルデータがHの場合はHとなる。
【0020】
図2は、タイミング調整部432の構成図である。タイミング調整部432は、第1の抵抗14と、トランジスタ15と、電流源16とトランジスタ15のコレクタとの間に接続された第2の抵抗17と、トランジスタ15のコレクタに接続されたシュミットトリガインバータ18と、シュミットトリガインバータ18の出力側に接続されたコンデンサ19とを備えている。タイミング調整部432には自系状態信号が入力される。タイミング調整部432は、第1の抵抗14とトランジスタ15とで自系状態信号を論理反転させ、シュミットトリガインバータ18で系の状態を示す信号が切り替わるタイミングが調整されてタイミング調整信号を出力する。
【0021】
図3は、タイミング調整部432における自系状態信号、トランジスタ15の出力およびタイミング調整信号の関係を示す特性図である。自系状態信号がH(出力中)からL(待機中)へ切り替わるときは、第2の抵抗17とコンデンサ19とで構成されたRCフィルタでタイミングが調整され、トランジスタ15の出力は自系状態信号の急峻な立ち下りに対してゆっくり立ち上がる。そのため、シュミットトリガインバータ18から出力されるタイミング調整信号は、トランジスタ15の出力がHに達するまでHを維持する。その結果、タイミング調整信号がH(出力中)からL(待機中)に切り替わる時間を遅延させることができる。一方、自系状態信号がL(待機中)からH(出力中)へ切り替わるときは、トランジスタ15の出力は即座にHからLに切り替わるため、シュミットトリガインバータ18から出力されるタイミング調整信号も即座にLからHに切り替わる。第2の抵抗17とコンデンサ19とで構成されたRCフィルタの時定数を調整することで、出力されるタイミング調整信号において、H(出力中)からL(待機中)に切り替わる遅延時間を調整することができる。
【0022】
本実施の形態のデジタル出力装置1の動作について説明する。
L系カード4が出力中でR系カード5が待機中と仮定する。L系カード4の系切替部41が状態監視部21から待機指示を受ける、または自系が出力できない状態となったと検知すると、系切替部41はL(出力不可)の系内制御可否信号およびL(待機中)の系内状態信号を制御状態出力部42に出力する。制御状態出力部42の第1のAND回路422は、L(出力不可)の入力に基づいてL(出力不可)の自系制御可否信号を出力する。なお、制御状態出力部42の第1のAND回路422は、系切替部41からLの信号が入力されていなくても、HW監視部421からL(異常)の信号が入力された場合はL(出力不可)の自系制御可否信号を出力する。制御状態出力部42の第2のAND回路423は、L(待機中)の入力とL(出力不可)との入力に基づいてL(待機中)の自系状態信号を出力する。制御状態出力部42から出力された自系制御可否信号および自系状態信号は、R系カード5に送られる。L系カード4からR系カード5に送られた自系制御可否信号および自系状態信号は、R系カード5においては他系制御可否信号および他系状態信号にそれぞれ該当する。
【0023】
L系カード4のタイミング調整部432は、H(出力中)からL(待機中)に切り替わる自系状態信号が入力されるが、図3に示したように、出力はすぐにL(待機中)とはならず遅延してL(待機中)となる。したがって、L系カード4は、自系状態信号がL(待機中)となってもしばらくの期間はデジタルデータの出力を継続する。
【0024】
一方、R系カード5の系切替部41は、L(出力不可)の他系制御可否信号およびL(待機中)の他系状態信号が入力されるので、直ちにH(出力可能)の系内制御可否信号およびH(出力中)の系内状態信号をR系カード5の制御状態出力部42へ出力する。R系カード5の制御状態出力部42は、H(出力可能)の系内制御可否信号およびH(出力中)の系内状態信号が入力されると、H(出力可能)の自系制御可否信号およびH(出力中)の自系状態信号を出力する。R系カード5のタイミング調整部432は、L(待機中)からH(出力中)に切り替わる自系状態信号が入力されると、図3に示したように、出力は即座にH(出力中)となる。その結果、R系カード5は直ちにデジタルデータの出力を開始する。
【0025】
図4は、デジタル出力装置1の信号を示す特性図である。本実施の形態のデジタル出力装置1の動作について図4を用いてさらに詳細に説明する。L系カード4のHW監視部421が出力するHW監視信号がH(正常)からL(異常)に切り替わったとする。そのため、L系カード4の自系制御可否信号は、H(出力可能)からL(出力不可)に切り替わる。自系制御可否信号の切り替わりを受けて、カード内のハードウェア遅延時間(以下、HW遅延時間と記す)を経て自系状態信号は、H(出力中)からL(待機中)に切り替わる。自系状態信号の切り替わりを受けて、タイミング調整部においてタイミング調整信号はH(出力中)からL(待機中)に切り替わるが、このとき図3に示した遅延によって、HからLに切り替わるまでに遅延が発生する。リレーは、タイミング調整信号の切り替わりを受けて、オンからオフに切り替わる。このとき、リレーの切り替わりに要する時間(リレー切替時間)に起因して切り替わるタイミングは多少変動する。
【0026】
次に、R系カード5における信号について説明する。L系カード4の自系制御信号は系間のHW遅延時間を経てR系カード5には他系制御可否信号として入力される。他系制御可否信号の切り替わりを受けて、R系カード5の自系制御可否信号は、L(出力不可)からH(出力可能)に切り替わる。自系制御可否信号の切り替わりを受けて、カード内のHW遅延時間を経て自系状態信号は、L(待機中)からH(出力中)に切り替わる。自系状態信号の切り替わりを受けて、タイミング調整部においてタイミング調整信号はL(待機中)からH(出力中)に切り替わるが、このとき図3に示したように、LからHへの切り替わりは即座に行われる。リレーは、タイミング調整信号の切り替わりを受けて、オフからオンに切り替わる。このとき、リレーの切り替わりに要する時間(リレー切替時間)に起因して切り替わりのタイミングは多少変動する。
【0027】
図4に示すように、L系カード4のリレーとR系カード5のリレーとが同時にオンとなる期間が存在する。ベースカード3の出力端子31は、L系カード4のリレーの出力とR系カード5のリレーの出力とがワイヤードオア接続されている。したがって、出力端子の出力は、2つのリレーからの出力が重なっても両方のリレーから出力されたデジタルデータが共にLの場合はLとなり、どちらか一方のリレーから出力されたデジタルデータがHの場合はHとなる。その結果、L系カード4が故障してデジタルデータの出力がL系カード4の出力からR系カード5の出力へ切り替わった場合でも、出力端子の出力が途切れることはない。
【0028】
また、L系カード4のリレーとR系カード5のリレーとが同時にオンとなっても、出力端子31に接続された電源33から抵抗32を経由してL系カード4のリレー434のスイッチ13およびR系カード5のリレー434のスイッチ13に電流が流れるので、出力端子31はLに固定され、出力されたデジタルデータ同士が衝突して中間電位となることはない。
【0029】
図5は、比較のためにタイミング調整部を備えていないデジタル出力装置の信号を示す特性図である。詳細な説明は省略するが、タイミング調整部を備えていないデジタル出力装置では、L系カード4において自系状態信号がH(出力中)からL(待機中)に切り替わると、カード内のHW遅延時間を経てすぐにリレーがオンからオフに切り替わる。また、R系カード5において、自系状態信号がL(待機中)からH(出力中)に切り替わると、カード内のHW遅延時間を経てすぐにリレーがオフからオンに切り替わる。しかしながら、タイミング調整部を備えていないデジタル出力装置では、系間のHW遅延時間、カード内のHW遅延時間およびリレーの切り替わりに要する時間などに起因して、L系カード4のリレーがオンからオフに切り替わってからR系カード5のリレーがオフからオンに切り替わるまでに遅れが生じる。その結果、図5に示すように、出力端子の出力には、L系カード4のリレーとR系カード5のリレーとが同時にオフとなる期間が発生する。その結果、L系カード4が故障してデジタルデータの出力がL系カード4の出力からR系カード5の出力へ切り替わった場合に、出力端子の出力に途切れる期間が発生する。
【0030】
上述のように、本実施の形態のデジタル出力装置はタイミング調整部を備えているので、出力端子の出力がL系カード4の出力からR系カード5の出力へ切り替わった場合でも、デジタルデータの出力が途切れることはない。その結果、このデジタル出力装置の信頼性および稼働率が向上する。
【0031】
また、本実施の形態のデジタル出力装置においては、L系カードのリレーの出力とR系カードのリレーの出力とがワイヤードオア接続されているので、2系統の出力部から同時にデジタルデータが出力された場合でも正常なデジタルデータを出力することができる。
【0032】
なお、本実施の形態の自系状態信号において、出力中を示す信号をHとし待機中を示す信号をLとしたが、逆に出力中を示す信号をLとし待機中を示す信号をHとしてもよい。その場合は、データ出力部43のNAND回路433をAND回路に置き換えればよい。
【0033】
実施の形態2.
実施の形態1のデジタル出力装置では、データ出力部のリレーを一方の端部が電流源に接続され他方の端部が論理回路の出力に接続されたコイルと、このコイルに対向して配置された機械的なスイッチとで構成していた。実施の形態2のデジタル出力装置においては、データ出力部のリレーをフォトカプラなどの半導体リレー、オープンコレクタ接続となるトランジスタ、およびオープンドレイン接続となるFETのいずれかで構成したものである。
【0034】
このように構成されたデジタル出力装置においては、データ出力部のリレーをフォトカプラなどの半導体リレー、オープンコレクタ接続となるトランジスタ、およびオープンドレイン接続となるFETのいずれかで構成しているので、出力したデジタル信号同士が衝突して中間電位となることを防止することができる。
【0035】
本願は、様々な例示的な実施の形態が記載されているが、1つまたは複数の実施の形態に記載された様々な特徴、態様、及び機能は特定の実施の形態の適用に限られるのではなく、単独で、または様々な組み合わせで実施の形態に適用可能である。
従って、例示されていない無数の変形例が、本願に開示される技術の範囲内において想定される。例えば、少なくとも1つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも1つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。
【符号の説明】
【0036】
1 デジタル出力装置、2 制御部、3 ベースカード、4 L系カード、5 R系カード、11 電流源、12 コイル、13 スイッチ、14 第1の抵抗、15 トランジスタ、16 電流源、17 第2の抵抗、18 シュミットトリガインバータ、19 コンデンサ、21 状態監視部、22 出力指令部、31 出力端子、32 抵抗、 33 電源、41 系切替部、42 制御状態出力部、43 データ出力部、421 HW監視部、422 第1のAND回路、423 第2のAND回路、431 データ受信部、432 タイミング調整部、433 NAND回路、434 リレー。
図1
図2
図3
図4
図5