特許第5814182号(P5814182)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】5814182
(24)【登録日】2015年10月2日
(45)【発行日】2015年11月17日
(54)【発明の名称】基準電圧発生回路及び基準電圧発生方法
(51)【国際特許分類】
   G05F 3/24 20060101AFI20151029BHJP
【FI】
   G05F3/24 B
【請求項の数】4
【全頁数】17
(21)【出願番号】特願2012-119718(P2012-119718)
(22)【出願日】2012年5月25日
(65)【公開番号】特開2013-246628(P2013-246628A)
(43)【公開日】2013年12月9日
【審査請求日】2013年11月27日
【前置審査】
(73)【特許権者】
【識別番号】303046277
【氏名又は名称】旭化成エレクトロニクス株式会社
(74)【代理人】
【識別番号】100066980
【弁理士】
【氏名又は名称】森 哲也
(74)【代理人】
【識別番号】100103850
【弁理士】
【氏名又は名称】田中 秀▲てつ▼
(72)【発明者】
【氏名】竹原 聡
【審査官】 鈴木 重幸
(56)【参考文献】
【文献】 特開2002−368107(JP,A)
【文献】 特開2004−319034(JP,A)
【文献】 特開平11−135732(JP,A)
【文献】 特開昭59−172263(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
G05F 1/12− 7/00
G11C17/00−17/06
(57)【特許請求の範囲】
【請求項1】
各々の回路素子の特性の相違に基づいて発生する基準電圧の製造バラツキを無くすようにした基準電圧発生回路において、
少なくとも1個以上の第1のディプレッション型MOSトランジスタと、該第1のディプレッション型MOSトランジスタと電源との間に設置され、前記第1のディプレッション型MOSトランジスタの閾値よりも大きい閾値を有する少なくとも1個以上の第2のディプレッション型MOSトランジスタと、流れる電流が前記第1のディプレッション型MOSトランジスタに流れる電流と同じ電流又は関連する電流である少なくとも1個以上のエンハンスメント型MOSトランジスタとを備え、前記各MOSトランジスタが、同じ不揮発性記憶素子であり、
前記エンハンスメント型MOSトランジスタとなる前記不揮発性記憶素子へ調整用電流を外部から印可するための電流源をさらに備えていることを特徴とする基準電圧発生回路。
【請求項2】
前記第1及び第2ディプレッション型MOSトランジスタが、前記不揮発性記憶素子の消去動作によりなされ、前記エンハンスメント型MOSトランジスタが、前記不揮発性記憶素子の書き込み動作によりなされることを特徴とする請求項1に記載の基準電圧発生回路。
【請求項3】
前記各MOSトランジスタの各端子を所望の電位に設定するスイッチ部を備えることを特徴とする請求項1又は2に記載の基準電圧発生回路。
【請求項4】
各々の回路素子の特性の相違に基づいて発生する基準電圧の製造バラツキを無くすようにした基準電圧発生方法において、
少なくとも1個以上の第1ディプレッション型MOSトランジスタと、該第1のディプレッション型MOSトランジスタと電源との間に設置され、前記第1のディプレッション型MOSトランジスタの閾値よりも大きい閾値を有する少なくとも1個以上の第2のディプレッション型MOSトランジスタと、流れる電流が前記第1のディプレッション型MOSトランジスタに流れる電流と同じ電流又は関連する電流である少なくとも1個以上のエンハンスメント型MOSトランジスタとを備え、前記各MOSトランジスタが、同じ不揮発性記憶素子であり、
まず、それぞれに流れる電流が互いに同じ又は関連する電流である複数の不揮発性記憶素子のうち少なくとも1個に対し消去動作を行い、かつ、前記書き込み動作を行う不揮発性記憶素子へ外部から調整用電流を印可して前記基準電圧を確認して、前記複数の不揮発性記憶素子のうち少なくとも1個に対し書き込み動作を行うステップと、
次に、基準電圧を発生するステップと、
次に、前記消去動作を行った不揮発性記憶素子と電源との間に設置された複数の不揮発性記憶素子のうち少なくとも1個に対し、前記消去動作を行った不揮発性記憶素子の閾値よりも大きな閾値を有するように消去動作を行うステップと
を有することを特徴とする基準電圧発生方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、基準電圧発生回路及び基準電圧発生方法に関し、より詳細には、半導体装置に利用され、各々の回路素子の特性の相違に基づいて発生する基準電圧の製造バラツキを無くすようにした基準電圧発生回路及び基準電圧発生方法に関する。
【背景技術】
【0002】
一般に、基準電圧発生回路を内蔵する半導体装置は、製造時において、各々のトランジスタの閾値や抵抗素子の抵抗値などには、製造バラツキが有るため、設計時に想定した基準電圧が所望の値にならずに大きくばらついてしまう。このため、かなり安定した基準電圧を必要とする回路に基準電圧発生回路を用いた場合にも、製造バラツキに起因して基準電圧のバラツキが発生するという不具合が生じる。
【0003】
また、設計段階のシミュレーションでは、アナログ値である基準電圧を実物と同等に設定することは極めて困難であり、そのため、配線層修正で電圧を調整するための予備トランジスタを多数内蔵したり、製造後レーザートリマで調整可能な様にしているが、レイアウト面積の増大や、電圧調整のための工数増加が問題となる。
そこで、この種の問題を解決するために、種々の基準電圧発生回路が提案されている。例えば、発生する基準電圧のバラツキの無い安定した基準電圧発生回路が提供されている。このものは、電源電圧とは無関係に一定電流を流す電流源を有するとともに、この電流源には不揮発性記憶素子が接続されており、この不揮発性記憶素子は、書込動作/消去動作の少なくとも一方の動作が可能で、かつ、その閾値電圧を基準電圧として発生するものであり、不揮発性記憶素子の書込動作又は消去動作に伴う閾値電圧の変化によって基準電圧を設定するようにしたものである。
【0004】
また、ディプレッション型MOSトランジスタの定電流性を利用して、その定電流で動作するゲートとドレインを接続したエンハンスメント型MOSトランジスタに発生する電圧を基準電圧として用いる基準電圧回路が提案されている。
図1は、従来のディプレッション型MOSトランジスタとエンハンスメント型MOSトランジスタを用いた基準電圧発生回路の回路構成図で、特許文献1に記載されているものである。この基準電圧発生回路は、同一導電型で、かつ、導電係数を略等しくするディプレッション型MOSトランジスタとエンハンスメント型MOSトランジスタとをそれぞれ直列に接続し、ディプレッション型MOSトランジスタのゲート1とソース3とを接続し、エンハンスメント型MOSトランジスタのゲート2とドレイン3とを接続し、高電圧供給端子を、ディプレッション型MOSトランジスタのドレイン4に設け、低電圧供給端子を、エンハンスメント型MOSトランジスタのソース5に設け、出力端子6を両MOSトランジスタの接続点に設けたものである。
【0005】
なお、ディプレッション型とエンハンスメント型は、ゲート電圧とドレイン電流の関係による分類されたもので、ディプレッション型(depletion type)は、ゲート電圧をかけないときにチャネルが存在してドレイン電流が流れるもので、エンハンスメント型(enhancement type)は、ゲート電圧をかけないときはチャネルが存在せずにドレイン電流が流れないものである。また、MOSは、金属(Metal)−半導体酸化物(Oxide)−半導体(Semiconductor)を意味している。
また、高い電源電圧変動除去特性を得る基準電圧発生回路として、例えば、特許文献2に記載のような回路が提案されている。
【0006】
図2は、従来のディプレッション型MOSトランジスタとエンハンスメント型MOSトランジスタを用いた他の基準電圧発生回路の回路構成図で、特許文献2に記載されているものである。この基準電圧発生回路は、サブストレート領域が第2電圧V2に接続されウェル領域が第1電位V1に接続されゲート領域とソース領域とが基準電圧出力ノードに接続されドレイン領域が第2ディプレッション型Tr3のソース領域に接続された第1ディプレッション型Tr1と、サブストレート領域が第2電位V2に接続されウェル領域が第1電位V1に接続され第1ディプレッション型Tr1に直列に接続されゲート領域とドレイン領域とが基準電圧出力ノードに接続されソース領域が第1電位V1に接続されたエンハンスメント型Tr2とサブストレート領域が第2電位V2に接続されウェル領域が第1電位V1に接続されゲート領域とソース領域とが共通接続されドレイン領域が第2電位V2に接続された第2ディプレッション型Tr3を有する。
【0007】
これにより、第1ディプレッション型nチャネルMOSトランジスタTr1のnドレイン領域への入力電圧VINにノイズ成分が重畳してきた場合であっても、寄生容量を介して伝播されてきたノイズ成分をバックバイアス電位にバイパスして基準電圧出力ノードAの基準電圧Vrefへの伝播を回避でききるようになり、その結果、高いノイズ耐性を有する基準電圧Vrefを得ることができるようになるといった効果を奏するものである。
【0008】
上述した特許文献2に記載のものは、上述した特許文献1に記載のものと比べて、電源とディプレッションMOSの間にもう一つ、ディプレッションMOSを追加することで高い電源電圧変動除去特性を実現している。生成される基準電圧は、特許文献1と同じで非特許文献1のようになる。この非特許文献1には、基準電圧源の構成及び基準電圧生成の仕組みについて記載されている。
【0009】
図3は、従来のディプレッション型MOSトランジスタとエンハンスメント型MOSトランジスタを用いた更に他の基準電圧発生回路の回路構成図で、特許文献3に記載されているものである。この基準電圧回路は、Nチャンネルのエンハンスメント型トランジスタである第1のトランジスタM1と、第1のトランジスタM1のドレインを介して直列接続されたNチャンネルのディプレッション型トランジスタである第2のトランジスタM2とを有し、第1のトランジスタM1と第2のトランジスタM2との閾値VTHの差に起因する基準電圧Vrefを第1のトランジスタM1及び第2のトランジスタM2のゲートに発生する回路を基本回路とするもので、この基本回路に、第2のトランジスタM2のドレインを介して自身のゲートが自身のソースに接続されたNチャンネルのディプレッション型トランジスタである第3のトランジスタM3を直列接続したものである。
【先行技術文献】
【特許文献】
【0010】
【特許文献1】特公平4−65546号公報
【特許文献2】特開平11−135732号公報
【特許文献3】特開2011−113321号公報
【非特許文献】
【0011】
【非特許文献1】“CMOSアナログIC回路の実務設計”(第3章) 吉田晴彦著、CQ出版、2010年2月15日発行
【発明の概要】
【発明が解決しようとする課題】
【0012】
しかしながら、上述した特許文献2に記載のものは、上述した特許文献1に記載のもの比べ高い電源電圧変動除去特性が得られ、なおかつディプレッションMOSを使う基準電圧生成回路なので温度特性はキャンセルされる。しかし、エンハンスメントMOSとディプレッションMOSの製造バラツキの依存性により、基準電圧が変動するという問題があった。また、上段のディプレッションMOSが、下段のディプレッションMOSよりも閾値の絶対値が大きい必要があるため、作り分けをする必要がり、製造工程数が増えるという問題があった。
【0013】
本発明は、このような問題に鑑みてなされたもので、その目的とするところは、基準電圧を製造後に調整して製造バラツキがない任意の基準電圧を生成できるようにするとともに、同じMOSトランジスタを使って基準電圧を生成して温度特性を抑えることができ、さらに、製造工程数を増やすことなく実現できるようにした基準電圧発生回路及び基準電圧発生方法を提供することにある。
【課題を解決するための手段】
【0014】
本発明は、このような目的を達成するためになされたもので、請求項1に記載の発明は、各々の回路素子の特性の相違に基づいて発生する基準電圧の製造バラツキを無くすようにした基準電圧発生回路において、少なくとも1個以上の第1のディプレッション型MOSトランジスタと、該第1のディプレッション型MOSトランジスタと電源との間に設置され、前記第1のディプレッション型MOSトランジスタの閾値よりも大きい閾値を有する少なくとも1個以上の第2のディプレッション型MOSトランジスタと、流れる電流が前記第1のディプレッション型MOSトランジスタに流れる電流と同じ電流又は関連する電流である少なくとも1個以上のエンハンスメント型MOSトランジスタとを備え、前記各MOSトランジスタが、同じ不揮発性記憶素子であり、前記エンハンスメント型MOSトランジスタとなる前記不揮発性記憶素子へ調整用電流を外部から印可するための電流源をさらに備えていることを特徴とする。
【0015】
また、請求項2に記載の発明は、請求項1に記載の発明において、前記第1及び第2ディプレッション型MOSトランジスタが、前記不揮発性記憶素子の消去動作によりなされ、前記エンハンスメント型MOSトランジスタが、前記不揮発性記憶素子の書き込み動作によりなされることを特徴とする。
また、請求項3に記載の発明は、請求項1又は3に記載の発明において、前記各MOSトランジスタの各端子を所望の電位に設定するスイッチ部を備えることを特徴とする
【0016】
また、請求項に記載の発明は、各々の回路素子の特性の相違に基づいて発生する基準電圧の製造バラツキを無くすようにした基準電圧発生方法において、少なくとも1個以上の第1ディプレッション型MOSトランジスタと、該第1のディプレッション型MOSトランジスタと電源との間に設置され、前記第1のディプレッション型MOSトランジスタの閾値よりも大きい閾値を有する少なくとも1個以上の第2のディプレッション型MOSトランジスタと、流れる電流が前記第1のディプレッション型MOSトランジスタに流れる電流と同じ電流又は関連する電流である少なくとも1個以上のエンハンスメント型MOSトランジスタとを備え、前記各MOSトランジスタが、同じ不揮発性記憶素子であり、まず、それぞれに流れる電流が互いに同じ又は関連する電流である複数の不揮発性記憶素子のうち少なくとも1個に対し消去動作を行い、かつ、前記書き込み動作を行う不揮発性記憶素子へ外部から調整用電流を印可して前記基準電圧を確認して、前記複数の不揮発性記憶素子のうち少なくとも1個に対し書き込み動作を行うステップと、次に、基準電圧を発生するステップと、次に、前記消去動作を行った不揮発性記憶素子と電源との間に設置された複数の不揮発性記憶素子のうち少なくとも1個に対し、前記消去動作を行った不揮発性記憶素子の閾値よりも大きな閾値を有するように消去動作を行うステップとを有することを特徴とする
【発明の効果】
【0017】
本発明によれば、少なくとも1個以上の第1のディプレッション型MOSトランジスタと、第1のディプレッション型MOSトランジスタと電源との間に設置され、第1のディプレッション型MOSトランジスタの閾値よりも大きい閾値を有する少なくとも1個以上の第2のディプレッション型MOSトランジスタと、流れる電流がディプレッション型MOSトランジスタに流れる電流と同じ電流又は関連する電流である少なくとも1個以上のエンハンスメント型MOSトランジスタとを備え、各MOSトランジスタが不揮発性記憶素子であるので、基準電圧を製造後に調整するため、製造バラツキがない任意の基準電圧を生成でき、また、同じMOSトランジスタを使って基準電圧を生成するため、温度特性を抑えることができ、さらに、製造工程数を増やすことなく実現できる。
【図面の簡単な説明】
【0018】
図1】従来のディプレッション型MOSトランジスタとエンハンスメント型MOSトランジスタを用いた基準電圧発生回路の回路構成図である。
図2】従来のディプレッション型MOSトランジスタとエンハンスメント型MOSトランジスタを用いた他の基準電圧発生回路の回路構成図である。
図3】従来のディプレッション型MOSトランジスタとエンハンスメント型MOSトランジスタを用いた更に他の基準電圧発生回路の回路構成図である。
図4】(a),(b)は、本発明に係る基準電圧発生回路の基本回路を説明するための回路構成図である。
図5】(a),(b)は、基準電圧発生回路の不揮発性記憶素子をエンハンスメント状態とディプレッション状態とになるように調整する第1の調整方法を説明するための図である。
図6】(a),(b)は、基準電圧発生回路の不揮発性記憶素子をエンハンスメント状態とディプレッション状態とになるように調整する第2の調整方法を説明するための図である。
図7】(a),(b)は、本発明に係る基準電圧発生回路を説明するための構成図である。
図8図7における基準電圧発生回路の実際の回路例を示す構成図である。
図9】本発明に係る基準電圧発生回路の実際の回路例を示す構成図である。
図10図9に示した本発明に係る基準電圧発生回路の実際の回路例におけるエンハンスメント状態に遷移させる状態を示す図である。
図11図10における書き込み時間に対するM2の閾値の関係を示す図である。
図12図9に示した本発明に係る基準電圧発生回路の実際の回路例における所望のエンハンスメント状態に遷移させる状態を示す図である。
図13図9に示した本発明に係る基準電圧発生回路の実際の回路例における基準電圧VREFを確認する状態を示す図である。
図14図13における書き込み時間に対するM2の閾値の関係を示す図である。
図15】調整時間に対する基準電圧VREFの遷移状態を示す図である。
図16図9に示した本発明に係る基準電圧発生回路の実際の回路例におけるエンハンスメント状態に遷移させる状態を示す図である。
図17図16における書き込み時間に対するM1の閾値の関係を示す図である。
図18図9に示した本発明に係る基準電圧発生回路の実際の回路例における所望のエンハンスメント状態に遷移させる状態を示す図である。
図19図9に示した本発明に係る基準電圧発生回路の実際の回路例における基準電圧VREFを確認する状態を示す図である。
図20図18における書き込み時間に対するM1の閾値の関係を示す図である。
図21】調整時間に対する基準電圧VREFの遷移状態を示す図である。
図22】調整後のVDD2電圧が出力している状態を示す図である。
図23】VDD2電圧の調整シーケンスを示す図である。
図24図23における書き込み時間に対するM3の閾値の関係を示す図である。
図25図9に示した本発明に係る基準電圧発生回路の実際の回路例における所望のエンハンスメント状態に遷移させる状態を示す図である。
図26】VDD2電圧の確認する状態を示す図である。
図27図25における書き込み時間に対するM3の閾値の関係を示す図である。
図28】調整時間に対するVDD2電圧の遷移状態を示す図である。
図29】本発明に係る他の基準電圧発生方法を説明するためのフローチャートを示す図である。
【発明を実施するための形態】
【0019】
以下、図面を参照して本発明の実施例について説明する。
本発明の基準電圧発生回路は、不揮発性記憶素子がエンハンスメント型MOSトランジスタとディプレッション型MOSトランジスタの2状態にすることができることを利用して基準電圧を生成するものである。
図4(a),(b)は、本発明に係る基準電圧発生回路の基本回路を説明するための回路構成図で、図4(a)は、ディプレッションMOSトランジスタとエンハンスメントMOSトランジスタを使った回路図で、図4(b)は、不揮発性記憶素子がエンハンスメント型MOSトランジスタとディプレッション型MOSトランジスタの2状態を示す図である。
【0020】
本発明に係る基準電圧発生回路は、各々の回路素子の特性の相違に基づいて発生する基準電圧の製造バラツキを無くすようにした基準電圧発生回路で、少なくとも1個以上の第1のディプレッション型MOSトランジスタ11と、この第1のディプレッション型MOSトランジスタ11と電源VDDとの間に設置され、第1のディプレッション型MOSトランジスタ11の閾値よりも大きい閾値を有する少なくとも1個以上の第2のディプレッション型MOSトランジスタ12と、流れる電流がディプレッション型MOSトランジスタ11,12に流れる電流と同じ電流又は関連する電流である少なくとも1個以上のエンハンスメント型MOSトランジスタ13とを備え、各MOSトランジスタ11,12,13が、不揮発性記憶素子である。
【0021】
また、第1及び第2ディプレッション型MOSトランジスタは、不揮発性記憶素子の消去動作によりなされ、エンハンスメント型MOSトランジスタは、不揮発性記憶素子の書き込み動作によりなされる。
つまり、図4(b)に示した下段の不揮発性記憶素子13をエンハンスメント状態になるように調整して、中段の不揮発性記憶素子11をディプレッション状態になるように調整する。最後に、上段の不揮発性記憶素子12をディプレッション状態になるように調整する。上段の不揮発性記憶素子の閾値Vthdは、以下の条件の必要がある。
VDD>|Vthd|>VREF
不揮発性記憶素子は、エンハンスメント状態とディプレッション状態にすることができるNMOSタイプの素子が必要である。
【0022】
図4(b)に示したように、基準電圧発生回路の不揮発性記憶素子をエンハンスメント状態とディプレッション状態とになるように調整する調整方法は、以下に説明するような2通りがある。
図5(a),(b)は、基準電圧発生回路の主要部である下段の不揮発性記憶素子13と中段の不揮発性記憶素子11をエンハンスメント状態とディプレッション状態とになるように調整する第1の調整方法を説明するための図である。なお、図5(a),(b)では上段の不揮発性記憶素子12は省略されている。
【0023】
外部から調整用の電流Irefを印可して、まず、下側の不揮発性記憶素子M2(下段の不揮発性記憶素子13に相当)をエンハンスメント状態になるようにして、VREFを所望の電圧が出力されるように調整する。その後、外部からの調整用電流Irefを止めて、上側の不揮発性記憶素子M1(中段の不揮発性記憶素子11に相当)をディプレッション状態になるようにして、不揮発性記憶素子M1に流れる電流が外部からの調整用電流Irefと同じになるように調整する(VREFをモニタしながら所望の電圧VREFが出力されるように調整する)。このVREFを調整後、上段の不揮発性記憶素子12をディプレッション状態になるように調整する。
【0024】
図6(a),(b)は、基準電圧発生回路の主要部である下段の不揮発性記憶素子13と中段の不揮発性記憶素子11をエンハンスメント状態とディプレッション状態とになるように調整する第2の調整方法を説明するための図である。なお、図6(a),(b)では上段の不揮発性記憶素子12は省略されている。
まず、上側の不揮発性記憶素子M1(中段の不揮発性記憶素子11に相当)をディプレッション状態になるようにして、M1に流れる電流Irefが所望に値になるように調整する。その後、下側の不揮発性記憶素子M2(下段の不揮発性記憶素子13に相当)をエンハンスメント状態になるようにして、VREFが所望の電圧となるように調整する(VREFをモニタしながら所望の電圧VREFが出力されるように調整する)。このVREFを調整後、上段の不揮発性記憶素子12をディプレッション状態になるように調整する。
【実施例】
【0025】
図7(a),(b)は、本発明に係る基準電圧発生回路を説明するための構成図で、図7(a)は、エンハンスメント状態の遷移を示し、図7(b)は、ディプレッション状態の遷移を示している。
不揮発性記憶素子は、エンハンスメント状態とディプレッション状態にすることができるNMOSタイプの素子であり、それぞれの状態にするバイアス条件は以下のようになる。以下のようなバイアス条件を印可すると経時的に状態が遷移する。
【0026】
図8は、図7における基準電圧発生回路の実際の回路例を示す構成図である。図7に示したVPPは、不揮発性記憶素子がFNトンネリングをするために必要な電圧で、通常は10V以上である。
図8に示したREF回路の調整方法を以下に示す。
図9は、本発明に係る基準電圧発生回路の実際の回路例を示す構成図である。図9が基準電圧VREFを出力している状態でのSWの状態は、以下のようになる。
SW1:VDD2
SW2:VSS
SW3,SW4:OPEN
SW5,SW6,SW7,SW8:SHORT(接続)
SW9,SW10:任意(どちらでもOK)
【0027】
この状態でM1がディプレッション状態、M2がエンハンスメント状態のとき、基準電圧VREFが生成される。つまり、各MOSトランジスタの各端子を所望の電位に設定するスイッチ部を備えている。
上述した図5(a),(b)に示した第1の調整方法による調整シーケンスは、以下に説明する図10乃至図28に示す<調整シーケンス(1)>乃至<調整シーケンス(6)>のとおりである。
【0028】
<調整シーケンス(1)>
図10は、図9に示した本発明に係る基準電圧発生回路の実際の回路例におけるエンハンスメント状態に遷移させる状態を示す図である。
不揮発性記憶素子M2をエンハンスメント状態(閾値を基準電圧VREFよりも大きく)にする。このエンハンスメント状態でのSWの状態は、以下のようになる。
SW1:VDD2
SW2:VSS
SW3:OPEN
SW4:SHORT
SW5,SW6,SW7,SW8:OPEN
SW9:任意
SW10:VPP
【0029】
図11は、図10における書き込み時間に対するM2の閾値の関係を示す図である。上述した図10の状態ではM2の閾値が、図11のように経時的に変化してする。書き込み時間を調整することでM2の閾値Vthを基準電圧VREFより大きな値にする。
【0030】
<調整シーケンス(2)>
図12は、図9に示した本発明に係る基準電圧発生回路の実際の回路例における所望のエンハンスメント状態に遷移させる状態を示す図である。
外部から調整用電流Irefを印可して、不揮発性記憶素子M2を所望のエンハンスメント状態にすることで基準電圧VREFを調整する。VREFをモニタして確認しながら実施する。VREFが所望の電圧より下がりすぎた場合は、上述した<調整シーケンス(1)>に戻る。このエンハンスメント状態でのSWの状態は、以下のようになる。
SW1:VDD2
SW2:VPP
SW3:OPEN
SW4:SHORT
SW5,SW6,SW7,SW8:OPEN
SW9:任意
SW10:VSS
【0031】
図13は、図9に示した本発明に係る基準電圧発生回路の実際の回路例における基準電圧VREFを確認する状態を示す図である。この確認状態でのSWの状態は、以下のようになる。
SW1:VDD2
SW2:VSS
SW3:OPEN
SW4:OPEN
SW5,SW6:OPEN
SW7,SW8:SHORT
SW9:任意
SW10:任意
【0032】
図14は、図13における書き込み時間に対するM2の閾値の関係を示す図である。図12の状態では、M2の閾値が、図14のように経時的に変化してする。書き込み時間を調整することでM2の閾値Vthを基準電圧VREF値にする。
図15は、調整時間に対する基準電圧VREFの遷移状態を示す図である。上述した<調整シーケンス(1)>及び<調整シーケンス(2)>の基準電圧VREFの遷移状態を示している。これで外部から調整用電流Irefを使ったときのVREFの調整は終了する。
【0033】
<調整シーケンス(3)>
図16は、図9に示した本発明に係る基準電圧発生回路の実際の回路例におけるエンハンスメント状態に遷移させる状態を示す図である。
不揮発性記憶素子M1をエンハンスメント状態にする。このエンハンスメント状態でのSWの状態は、以下のようになる。
SW1:VSS
SW2:VSS
SW3:SHORT
SW4:OPEN
SW5,SW6,SW7,SW8:OPEN
SW9:VPP
SW10:任意
【0034】
図17は、図16における書き込み時間に対するM1の閾値の関係を示す図である。図16の状態では、M1の閾値が、図17のように経時的に変化してする。書き込み時間を調整することでM1の閾値Vthをエンハンスメント状態にする。
【0035】
<調整シーケンス(4)>
図18は、図9に示した本発明に係る基準電圧発生回路の実際の回路例における所望のエンハンスメント状態に遷移させる状態を示す図である。
不揮発性記憶素子M2を所望のディプレッション状態にすることで基準電圧VREFを調整する。VREFをモニタして確認しながら実施する。VREFが所望の電圧より上がりすぎた場合は、上述した<調整シーケンス(3)>に戻る。このエンハンスメント状態でのSWの状態は、以下のようになる。
SW1:VPP
SW2:VSS
SW3:SHORT
SW4:OPEN
SW5,SW6,SW7,SW8:OPEN
SW9:VSS
SW10:任意
【0036】
図19は、図9に示した本発明に係る基準電圧発生回路の実際の回路例における基準電圧VREFを確認する状態を示す図である。この確認状態でのSWの状態は、以下のようになる。
SW1:VDD2
SW2:VSS
SW3:OPEN
SW4:OPEN
SW5,SW6:SHORT
SW7,SW8:SHORT
SW9:任意
SW10:任意
【0037】
図20は、図18における書き込み時間に対するM1の閾値の関係を示す図である。図18の状態では、M1の閾値が、図20のように経時的に変化してする。書き込み時間を調整することでM1の閾値Vthを外部から印可した調整用電流Irefと同じ電流になるように調整する。
図21は、調整時間に対する基準電圧VREFの遷移状態を示す図である。上述した<調整シーケンス(3)>及び<調整シーケンス(4)>の基準電圧VREFの遷移状態を示している。これでVREFの調整は終了する。
上述した基準電圧VREFを調整後、以下に説明するようにVDD2電圧を調整する。
【0038】
図22は、基準電圧VREFの調整後のVDD2電圧が出力している状態を示す図である。この場合のSWの状態は、以下のようになる。
SW11:VDD
SW12:OPEN
SW13:任意
SW14,SW15:SHORT(接続)
VDD2電圧の調整シーケンスは、以下のとおりである。
【0039】
<調整シーケンス(5)>
図23は、VDD2電圧の調整シーケンスを示す図である。不揮発性記憶素子M3をエンハンスメント状態にする。この場合のSWの状態は、以下のようになる。
SW11:VSS
SW12:SHORT
SW13:VPP
SW14,SW15:OPEN
図24は、図23における書き込み時間に対するM3の閾値の関係を示す図である。図23の状態では、M3の閾値が、図24のように経時的に変化してする。書き込み時間を調整することでM3の閾値Vthをエンハンスメント状態にする。
【0040】
<調整シーケンス(6)>
図25は、図9に示した本発明に係る基準電圧発生回路の実際の回路例における所望のエンハンスメント状態に遷移させる状態を示す図である。
不揮発性記憶素子M3を所望のディプレッション状態にすることでVDD2電圧を調整する。VDD2をモニタして確認しながら実施する。VDD2が所望の電圧より上がりすぎた場合は、上述した<調整シーケンス(5)>に戻る。このディプレッション状態でのSWの状態は、以下のようになる。
SW11:VPP
SW12:SHORT
SW13:VSS
SW14,SW15:OPEN
【0041】
図26は、VDD2電圧の確認する状態を示す図である。この場合の確認する状態でのSWの状態は、以下のようになる。
SW11:VDD
SW12:OPEN
SW13:任意
SW14,SW15:SHORT(接続)
図27は、図25における書き込み時間に対するM3の閾値の関係を示す図である。図25の状態では、M3の閾値が、図27のように経時的に変化してする。書き込み時間を調整することで、M3の閾値VthがVREF電圧を調整した電源電圧VDDと同じになるように調整する。
【0042】
図28は、調整時間に対するVDD2電圧の遷移状態を示す図である。上述した<調整シーケンス(5)>及び<調整シーケンス(6)>のVDD2電圧の遷移状態を示している。これでVDD2電圧の調整は終了する。VDD2電圧がVDDと同じになったため、VREF電圧は調整した電圧になる。
図29は、本発明に係る他の基準電圧発生方法を説明するためのフローチャートを示す図である。本発明の基準電圧発生方法は、各々の回路素子の特性の相違に基づいて発生する基準電圧の製造バラツキを無くすようにした基準電圧発生方法である。
【0043】
少なくとも1個以上の第1ディプレッション型MOSトランジスタ11と、この第1ディプレッション型MOSトランジスタ11と電源VDDとの間に設置され、第1ディプレッション型MOSトランジスタ11の閾値よりも大きい閾値を有する少なくとも1個以上の第2ディプレッション型MOSトランジスタ12と、流れる電流がディプレッション型MOSトランジスタ11,12に流れる電流と同じ電流又は関連する電流である少なくとも1個以上のエンハンスメント型MOSトランジスタ13を備え、各MOSトランジスタ11,12,13が、不揮発性記憶素子である。
【0044】
まず、それぞれに流れる電流が互いに同じ又は関連する電流である複数の不揮発性記憶素子のうち少なくとも1個に対し消去動作を行い、かつ、複数の不揮発性記憶素子のうち少なくとも1個に対し書き込み動作を行うステップ(S1)と、次に、基準電圧を発生するステップ(S2)と、次に、消去動作を行った不揮発性記憶素子と電源VDDとの間に設置された複数の不揮発性記憶素子のうち少なくとも1個に対し、消去動作を行った不揮発性記憶素子の閾値よりも大きな閾値を有するように消去動作を行うステップ(S3)とを有している。
【0045】
生成される基準電圧VREFは、ディプレッションMOSを使用した回路と同じである。温度特性も同様である。生成される基準電圧の調整は不揮発性記憶素子により調整することができる。また、同じ不揮発性記憶素子を使うため、製造バラツキも抑制でき、製造工程数を増やすことなく実現できる。
本発明は、FNトンネリングを使用した不揮発性記憶素子を例にしたが、他の方法(CHE)などで閾値を変動させる不揮発性記憶素子でも問題はない。また、本発明の例は、特許文献2の回路構成を例としたが、特許文献3などの回路構成であっても、同様に不揮発性記憶素子を使った基準電圧発生回路を生成できることは明らかである。
【符号の説明】
【0046】
1 ディプレッション型MOSトランジスタのゲート
2 エンハンスメント型MOSトランジスタのゲート
3 ディプレッション型MOSトランジスタのソース
4 ディプレッション型MOSトランジスタのドレイン
5 エンハンスメント型MOSトランジスタのソース
6 出力端子
11 第1のディプレッション型MOSトランジスタ
12 第2のディプレッション型MOSトランジスタ
13 エンハンスメント型MOSトランジスタ
VDD 電源
図1
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