特許第5836493号(P5836493)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】5836493
(24)【登録日】2015年11月13日
(45)【発行日】2015年12月24日
(54)【発明の名称】インターリーブA/D変換器
(51)【国際特許分類】
   H03M 1/08 20060101AFI20151203BHJP
   H03M 1/12 20060101ALI20151203BHJP
   H03M 1/10 20060101ALI20151203BHJP
【FI】
   H03M1/08 A
   H03M1/12 C
   H03M1/10 A
【請求項の数】14
【全頁数】19
(21)【出願番号】特願2014-534119(P2014-534119)
(86)(22)【出願日】2012年9月7日
(86)【国際出願番号】JP2012072837
(87)【国際公開番号】WO2014038056
(87)【国際公開日】20140313
【審査請求日】2014年11月20日
(73)【特許権者】
【識別番号】000005108
【氏名又は名称】株式会社日立製作所
(74)【代理人】
【識別番号】100100310
【弁理士】
【氏名又は名称】井上 学
(74)【代理人】
【識別番号】100098660
【弁理士】
【氏名又は名称】戸田 裕二
(74)【代理人】
【識別番号】100091720
【弁理士】
【氏名又は名称】岩崎 重美
(72)【発明者】
【氏名】中村 洋平
(72)【発明者】
【氏名】大島 俊
【審査官】 柳下 勝幸
(56)【参考文献】
【文献】 国際公開第2010/095232(WO,A1)
【文献】 国際公開第2011/106071(WO,A2)
【文献】 国際公開第2009/090514(WO,A1)
(58)【調査した分野】(Int.Cl.,DB名)
H03M1/00−1/88
(57)【特許請求の範囲】
【請求項1】
複数の単位アナログデジタル変換器によって構成される、タイムインターリーブ型アナログデジタル変換器において、2本で1組の差動クロック信号線の片側の第1のクロック信号線が、前記タイムインターリーブ型アナログデジタル変換器を構成する、第1の単位アナログデジタル変換器の正入力クロック端子と、第1の単位アナログデジタル変換器とひと組になってタイムインターリーブ型アナログデジタル変換器を構成する第2の単位アナログデジタル変換器の負入力クロック端子に入力され、前記差動クロック信号線対のうち、前記第1のクロック信号線とは異なる側のクロック信号線である第2のクロック信号線が、前記第1のアナログデジタル変換器の負入力クロック端子と、前記第2のアナログデジタル変換器の正入力クロック端子に入力されることを特徴とするタイムインターリーブ型アナログデジタル変換器。
【請求項2】
各単位アナログデジタル変換器に入力される各サンプリングクロックの理想的なサンプリングタイミングからのずれを、各単位アナログデジタル変換器後に設けた各デジタル補正部において各単位アナログデジタル変換器出力の微分値に相当する値と理想的なサンプリングタイミングからのタイミング誤差に相当する値を乗算した値を各単位アナログデジタル変換器出力から差し引くことで補正することを特徴とする請求項1記載のタイムインターリーブ型アナログデジタル変換器。
【請求項3】
各単位アナログデジタル変換器と共通のアナログ入力電圧をサンプリングする参照用アナログデジタル変換器の変換結果を用いてデジタル補正を行うことを特徴とする請求項2記載のタイムインターリーブ型アナログデジタル変換器。
【請求項4】
共通アナログ入力信号線の後段に複数のアナログ入力バッファが接続され、前記各入力バッファの後段に前記単位アナログデジタル変換器が接続されることを特徴とする請求項1記載のタイムインターリーブ型アナログデジタル変換器。
【請求項5】
共通アナログ入力信号線の後段に複数のアナログ入力バッファが接続され、前記各入力バッファの後段に前記単位アナログデジタル変換器が接続されることを特徴とする請求項2記載のタイムインターリーブ型アナログデジタル変換器。
【請求項6】
共通アナログ入力信号線の後段に複数のアナログ入力バッファが接続され、前記各入力バッファの後段に前記単位アナログデジタル変換器が接続されることを特徴とする請求項3記載のタイムインターリーブ型アナログデジタル変換器。
【請求項7】
共通アナログ入力信号線の後段に複数のアナログ入力バッファが接続され、前記入力バッファの後段に前記単位アナログデジタル変換器が接続され、各単位アナログデジタル変換器直後に設けたデジタル補正部において、理想的なバッファ部利得に相当する値を各単位アナログデジタル変換器出力に乗算することによるバッファ利得の補正、または、理想的な直流オフセット電圧値に相当する値を各単位アナログデジタル変換器出力から差し引くことによる直流オフセットの補正、または、各単位アナログデジタル変換器出力の微分値に相当する値と理想的なバッファ周波数帯域からの誤差に相当する値を乗算した値を各単位アナログデジタル変換器出力から差し引くことによるバッファ間の信号帯域補正のいずれかひとつを実施することを特徴とする請求項1記載のタイムインターリーブ型アナログデジタル変換器。
【請求項8】
サンプリングクロックの理想時間からのずれを、前記各単位アナログデジタル変換器後に設けたデジタル補正部で補正することを特徴とする請求項10記載のタイムインターリーブ型アナログデジタル変換器。
【請求項9】
共通のアナログ入力電圧をサンプリングする参照用アナログデジタル変換器の変換結果を用いて、デジタル補正を行うことを特徴とする請求項10記載のタイムインターリーブ型アナログデジタル変換器。
【請求項10】
サンプリングクロックの理想時間からのずれを、前記各単位アナログデジタル変換器後に設けたデジタル補正部で補正することを特徴とする請求項12記載のタイムインターリーブ型アナログデジタル変換器。
【請求項11】
前記参照用アナログデジタル変換器に入力するサンプリングクロック信号の位相を調整可能な位相遅延回路を持つことを特徴とした請求項3記載のタイムインターリーブ型アナログデジタル変換器。
【請求項12】
請求項13に記載のアナログデジタル変換器において、前記参照用アナログデジタル変換器に入力するサンプリングクロック信号の位相を調整可能な位相遅延回路を持つことを特徴とする請求項13記載のタイムインターリーブ型アナログデジタル変換器。
【請求項13】
サンプリングクロックの位相差をLCフィルタにより作り出すことを特徴とする請求項1記載のタイムインターリーブ型アナログデジタル変換器。
【請求項14】
ナログデジタル変換器に入力されるサンプリングクロックの少なくとも1つの遅延をLCフィルタにより作り出すことを特徴とする請求項15記載のタイムインターリーブ型アナログデジタル変換器。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、インターリーブA/D変換器に関する。
【背景技術】
【0002】
センサによってアナログの電気信号に変換された物理情報をデジタル信号で動作する計算機が処理するためには、アナログデジタル変換器(以下ADCという)が必要である。
【0003】
微細化が進展する半導体の製造に使用される検査装置、より正確な診断をするための高速、高解像度医療診断装置など、測定機器の性能向上要求に伴い、測定器に使用されるADCに対しては常により高い性能が求められている。
【0004】
しかしながら、ADCを構成するトランジスタの周波数特性に由来する律速から、単体のADCが10bit以上の有効分解能を保ちつつサンプリングできる速度は250MHz程度に限界があると見られている。
【0005】
そこで、複数のADCを並列化し、それぞれのサンプリングタイミングに時間差を設け、全体として変換速度の高速化をはかるタイムインターリーブという技術が注目されてきた。
【0006】
たとえば、8[bit]、250[MS/s]([S/s]は1[s]にサンプリングする回数を表す単位である。サンプリングの間隔をTとするとT=1/250[MS/s]=4[ns])の単位ADC4個を同じアナログ信号線に対して並列に接続し、そのサンプリングタイミングを1[ns]の幅でシフトしてサンプリングすることにより、全体として1/1[ns]=1[GS/s]でサンプリングすることができる。この技術を用いることにより、CMOSトランジスタの性能限界を超えるような速度のサンプリングレートをもつADCがこれまでにもいくつか開発されてきた。
【0007】
一方、この技術も並列された各々のADCに直流オフセット、変換利得のばらつき、サンプリングクロックタイミングのずれなどのミスマッチが生じることにより、保証出来る分解能に限界があった。
【0008】
しかし、近年はこの課題に対しても、ADC間のミスマッチをAD変換後のデジタル信号領域で補正する方式が特許文献1、2や非特許文献2,3に開示されており、ミスマッチ問題は解決に向かっている。
【0009】
ところが、ミスマッチ問題が解決され、インターリーブADCの高速性を維持しつつさらなる有効分解能の向上に糸口がついてきたところで、さらに新たな課題が生じてきた。
【0010】
ここで、非特許文献1はインターリーブADCの典型的な一つの構成例を示すものである。非特許文献1では250MS/s、8bitのADCを80個並列にし、20GS/sのサンプリングレートをもつADCを実現している。
【0011】
ADCに搬送されてきたアナログ入力信号は高速なバッファで受けられて、後段の並列されたADCサンプリング回路(非特許文献1では80T/Hと記載の回路)に分配されるという形をとっている。
【0012】
しかしながら、各々のADCサンプリング回路はサンプリングクロックエッジにおいて、入力に対して電荷を放出してしまい、他の並列されたADCがこの電荷によって乱された信号をサンプリングしてしまうことにより、有効分解能が制限されてしまうという課題が生じる。ここで重要なのはデジタル補正方式は不規則な要因に対して効果を発揮することはできず、直接、有効分解能の低下につながるという点である。
【0013】
ADCの入力から放出される電荷は入力信号に不規則に依存してしまうため、既存のデジタル補正方式が適用できない。この問題は非特許文献1において目標としている8bitの有効分解能であれば問題にならないが、これより大きなの分解能を実現する上では障壁となることが新たな課題として発生している。
【先行技術文献】
【特許文献】
【0014】
【特許文献1】WO2010/095232号公報
【特許文献2】特開2002−217732号公報
【非特許文献】
【0015】
【非特許文献1】Ken Poulton, Robert Neff, Brian Setterberg, Bernd Wuppermann, Tom, Kopley, Robert Jewett, Jorge Pe nillo, Cha le Tan, Allen Montijo, ”A 20GS/ 8b ADC with a 1MB Memory in 0.18um CMOS”, ISSCC Digest of Technical Papers, pp. 318?319, Feb. 2003.
【非特許文献2】Takashi Oshima, Tomomi Takahashi and Taizo Yamawaki, "LMS calibration of sampling timing for time-interleaved A/D converters," Electronics Letters, Vol. 45, pp. 615-617, June 2009.
【非特許文献3】T.Oshima, T.Takahashi and T.Yamawaki,”LMS calibration of sampling timing fortime-interleaved A/D converters,”Electronics Letters, Vol. 45, pp.615-617, June 2009
【発明の概要】
【発明が解決しようとする課題】
【0016】
インターリーブADCにおいて並列された各ADCサンプリング回路が、サンプリング時に入力信号依存の電荷放出を行い、並列された他のADCがそれにより擾乱された入力信号をサンプリングしてしまうことでインターリーブADCの分解能が低下する問題が、発明が解決しようとする課題である。
【課題を解決するための手段】
【0017】
インターリーブADCにおいて並列された各々のADCのπ位相ずれてサンプリングされる2つで1組のADCに対して共通の差動サンプリングクロック信号を入力し、さらに入力サンプリング回路前段に個別のバッファを設け、共通アナログ入力信号線とADC入力端子を隔離し、バッファ挿入による特性劣化をデジタル補正することにより、上記課題は改善可能である。
【発明の効果】
【0018】
本発明によれば、差動信号の対称性から最も干渉の可能性が高い,対になったADCのサンプリングタイミングを共通のサンプリングクロックによりπ位相差で正確に刻むことで、ADCサンプリングタイミングの理想値からの誤差によるADC入力間の干渉を抑え、さらに入力信号はバッファにより後段のADCサンプリング回路に伝わるが、ADCサンプリング回路から放出された電荷はバッファにより遮蔽され共通アナログ入力信号線に伝わらず、他の並列されたADCは互いに干渉を受けなくなり、バッファ挿入による特性劣化もデジタル補正により抑えられるため分解能の低下を防ぐことができる。
【図面の簡単な説明】
【0019】
図1】実施例1を説明する図。
図2】実施例1におけるデジタル補正部の実施形態を説明する図。
図3】実施例1における遅延器の実施形態の一例を説明する図。
図4】実施例2を説明する図。
図5】実施例2におけるバッファ部の実施形態を説明する図。
図6】実施例3を説明する図。
図7】実施例4を説明する図。
図8】実施例6におけるクロックの位相関係を説明する図。
図9】微分値d(d2(k,t―XT))/dtを求めるためのFIRフィルタの実施形態等を示す図。
【発明を実施するための形態】
【実施例1】
【0020】
図1に第1の実施例にかかるインターリーブADCの実施形態を示す。
【0021】
本実施例の場合、差動入力クロック端子をもつN個のADC101−k(k=1〜Nの整数であり、Nは2の倍数)のアナログ入力端子が共通アナログ入力信号線に接続されている。これに加えて、共通アナログ入力信号線には参照用ADC104の入力端子が接続されている。
【0022】
ここでADC101−kおよび参照用ADC104は入力サンプリング回路を含む。各々のADC101−kのデジタル出力はデジタル補正部102に接続され、ADC104の出力と各々のADC101−kの出力との比較からそれぞれのAD変換経路に生じる直流オフセット、変換利得ばらつき、サンプリングタイミングのずれなど、各々のAD変換経路間のミスマッチを補正する。以下、各ADC101−kにとって、ずれがなく、理想的なサンプリングタイミングとは、全てのサンプリングタイミングが隣り合うADC101−k間のサンプリング間隔が等しくなるようなタイミングのことをいう。図2はデジタル補正部の具体的な構成を示したものである。各ADC101−kから出力されたAD変換結果はそれぞれ利得補正部201−k(kは1〜Nの整数)に接続されて利得ミスマッチが補正され、補正された出力は利得補正部201−kに接続されたオフセット補正部202−kでオフセットが補正され、補正された出力結果はさらにスキュー補正部203−kによってスキューが補正され、マルチプレクサ103へ出力される。ここでスキューとは各ADC101−kにおけるサンプリングの理想的なサンプリングタイミングからのずれである。利得補正部、オフセット補正部、スキュー補正部は参照ADC104とスキュー補正部から出力された結果を減算器204−kによって差分し、その差分値(以下e(k)とする)を小さくするように各補正値を決定する。以下では、デジタル補正部のより具体的な実施形態について記述する。また、このデジタル補正の仕組みの詳細は非特許文献2、3に開示されている。
【0023】
各単位ADC101−kから出力されたAD変換データ(d0(k,t))は利得補正部201−kに入力される。利得補正部201−kでは、前記減算器204−kによって得られた、理想的なAD変換結果との差分e(k)は乗算器205−kにより、AD変換結果d0(k,t)、利得補正ループ係数μGと掛けられる。乗算器205−kの出力結果は加算器206−kに入力され、遅延器207−kによって遅延された1クロックサイクル前の加算器出力と合成される。この構成により、遅延器207−kの出力値ΔG(k,t)は乗算器205−kの出力をデジタル補正開始時から積分した値となる。ここで、加算器206−k、遅延器207−kによって構成される前記構造は一般的に積分器として知られているものである。ΔG(k,t)は参照用ADC104と単位ADC101−kとの利得誤差に相当し、ΔG(k,t)は乗算器208−kによってAD変換データd0(k,t)と掛け合わされ、利得補正部201−kの出力d1(k,t)として出力される。
【0024】
利得補正部201−kによって補正された出力結果d1(k,t)はオフセット補正部202−kに入力される。オフセット補正部202−kでは前記理想変換結果との差分値e(k)と、オフセット補正ループ係数μOFSが乗算器209−kによって掛け合わされる。乗算器209−kの出力結果は加算器210−kに入力され、遅延器211−kによって遅延された1クロックサイクル前の加算器出力と合成される。この構成により、遅延器211−kの出力値ΔV(k,t)は乗算器209−kの出力をデジタル補正開始時から積分した値となる。ΔV(k,t)は参照用ADC104と単位ADC101−kとのオフセット誤差に相当し、入力データd1(k,t)は加算器212−kによりΔV(k,t)が差し引かれ、オフセット補正部202−kの出力d2(k,t)として出力される。
【0025】
オフセット補正部202−kによって補正された出力結果d2(k,t)はスキュー補正部203−kに入力される。スキュー補正部202−kにはさらにd2(k,t)の時間微分値、d(d2(k,t−XT))/dtも入力される。ここで、XT[s]はFIRフィルタ等によって微分値を計算するために必要な遅延時間であり、T[s]は1クロックサイクル周期である。d(d2(k,t―XT))/dtはFIRフィルタ等によって計算することができるが、その具体的な方式は後述する。
【0026】
スキュー補正部203−kでは、前記減算器204−kによって得られた、理想的なAD変換結果との差分e(k)は乗算器213−kにより、d(d2(k,t―XT))/dt、スキュー補正ループ係数μSKEWと掛けられる。乗算器213−kの出力結果は加算器214−kに入力され、遅延器215−kによって遅延された1クロックサイクル前の加算器出力と合成される。この構成により、遅延器215−kの出力値Δt(k,t)は乗算器214−kの出力をデジタル補正開始時から積分した値となる。Δt(k,t)は参照用ADC104と単位ADC101−kとのサンプリングタイミング誤差に相当し、Δt(k,t)は乗算器216−kにより、d(d2(k,t―XT))/dtと掛け合わされる。その結果であるΔt(k,t)×d(d2(k,t―XT))/dtはサンプリングタイミング誤差によって生じたAD変換結果の誤差に相当する。入力データd2(k,t)は遅延器217−kに入力され、遅延器217−kの出力d2(k,t−XT)は、加算器218−kにおいて、乗算器216−kの出力であるΔt(k,t)×d(d2(k,t―XT))/dtを差し引かれ、スキュー補正部203−kの出力d3(k,t)として出力される。
【0027】
図9(a)は微分値d(d2(k,t―XT))/dtを求めるためのFIRフィルタの実施形態の一例を示すものである。FIRフィルタは図2のオフセット補正部出力d2(k、t)が入力され、入力に接続された各遅延器901−n(nは1〜Kの整数)、遅延器の後段に接続され、重み係数をかけるタップ部902−n、重み係数をかけられた出力を足し合わせる加算器903からなる。また、図9(b)のように、互いに異なるADC出力を入力とすることも可能である。ここでは4個のADCをインターリーブ動作させている例をとっている。ADC101−kの出力はそれぞれ遅延ブロック901−nまたはタップ部902−nに入力され、遅延ブロック901−nの出力は902−nに入力されそれぞれ重み係数を掛け合わされる。それぞれの重み係数を掛け合わされた出力は加算器903で足し合わされ、出力される。このとき、各タップ部902−nにおける重み係数を適切な値にすることで加算器903からは微分値d(d2(k、t−XT))/dtを得ることができる。
【0028】
デジタル補正部102によって補正された各ADC101−kのAD変換結果はマルチプレクサ103によって統合され、一連の時系列データとして出力される。
【0029】
また、各々のADC101−l(lは1〜Nの奇数)は対になるADC101−m(mは1〜Nの偶数)をもち、各々のADC101−lの正入力クロック端子は対になるADC101−mの負入力クロック端子に、各々のADC101−lの負入力クロック端子は対になるADC101−mの正入力クロック端子に接続されている。
【0030】
互いに接続されたADC101−lとADC101−mの差動入力クロック端子には遅延器105−kを介して差動クロック信号線が接続され周波数fsのサンプリングクロック信号が入力される。
【0031】
このとき、それぞれのADC101−lに直結している差動クロック信号線に入力されるサンプリングクロック信号はある一つの周波数fsのサンプリングクロック信号の位相を基準に取ったとき、k/(fs・N)の位相差をもつN/2種類のサンプリングクロックを振り分けたものとする。
【0032】
また、差動入力信号線の正負2本の信号線はそれぞれADC101−lおよびADC101−mのクロック端子間を接続している2本の信号線のどちらに接続しても良い。
【0033】
以下では、本構成によって得られる効果について述べる。
本構成では各々のADC101−kからはサンプリングレートfsでAD変換されたアナログ入力信号Vinの値がデジタル信号として出力され、それらは互いに補完関係にある。
【0034】
すなわち、あるADC101−kが入力をAD変換した時刻をtとすると同じADC101−kが次にAD変換するのは時刻t+1/fsであるが、前述のサンプリングクロック位相関係により、時刻t+1/(fs・N)にサンプリングするADC101−l(lはkとは異なる1〜Nのいずれかの自然数)が存在する。
【0035】
すると、マルチプレクサからはVinをt+1/(fs・N)の間隔でAD変換したデジタル出力Doutが得られ、結果としてfs・NのサンプリングレートでAD変換をしたことになる。
【0036】
このように、並列された各々のADCが互いにサンプリング間隔を補完しあうことによってサンプリング速度を向上させる仕組みのインターリーブADCは一般的に良く知られたものであるが、本実施例において特徴となるのは、各々のADC101−lの正入力クロック端子は対になるADC101−mの負入力クロック端子に、各々のADC101−lの負入力クロック端子は対になるADC101−mの正入力クロック端子に接続されている点であうる。このような接続により、対になったADC101−lとADC101−m間では1種類のサンプリングクロック信号を共有しているが、互いにクロック入力端子は正負逆に接続されているため、ADC101−lとADC101−mの間では互いに反転位相のサンプリングクロックが入力されたとして動作する。
【0037】
その結果、対になったADC101−kは互いに1/(fs・2)の時刻差をもって入力信号をサンプリングし、AD変換する。
【0038】
ここで本実施例の効果を説明するために、本実施例が解決しようとする課題について述べる。一般的に、ADC101−kはADC101−kに入力されるサンプリングクロックの立ち上がりおよび立下りの瞬間(以下クロックエッジという)に、内部のサンプリング機構でスイッチのON、OFFを行うが、その際にそれぞれサンプリング容量に蓄積されていた電荷および、スイッチを構成するトランジスタに蓄積されていた電荷がADC101−kの入力端子から放出されるキックバック現象が観測され、入力信号が擾乱される。
【0039】
ここで、仮にADC101−kはサンプリングクロックのたち下がりで入力をサンプリングし、サンプリングクロックの立ち上がりでサンプリング期間に移行するものとする。あるADC101−kが最も強く影響を受けるのはその直前に生じた入力の擾乱である。ここで共通アナログ入力端子に対して並列に接続されたある2つのADC101−k(ADCその1、ADCその2とする)を考える。
【0040】
仮にこれらのADCに対して互いに別々の経路により生成されたサンプリングクロック信号が入力され、それぞれが1/(fs・2)の位相差を持つ場合、サンプリングクロックの位相差生成方法および配線経路の影響でクロックエッジのタイミングはADCその1とADCその2でずれてしまい、ADCその1がサンプリングする直前にADCその2がADCその2に入力されるクロックエッジにおいてアナログ入力信号を擾乱するという事象が発生する。例えば500MHz程度の入力信号周波数帯域を有するADCに振幅400mV、周波数50MHzの信号を入力した場合、キックバック成分はおよそ3mV程度になる。このキックバック成分が収束する前にADCその1がそのまま入力信号をサンプリングしてしまった場合、有効分解能に換算して8ビット弱となる。
【0041】
しかしながら、本実施例においてはADCその2に入力されるサンプリングクロックはADCその1に入力されるサンプリングクロックと接続は異なるが同じものであるので、そのクロックエッジタイミングはほぼ同時である。そのため、ADCその2によって発生する入力の擾乱が信号線を伝わってADCその1の入力に到達する時間を考慮すれば、ADCその2によって生じる入力擾乱はADCその1のサンプリングに影響を及ぼさない。なぜならば、ADCその1がクロックエッジタイミングにおいて入力信号線に対して擾乱成分を発生する時刻をt1とすれば、ADCその2はt1と全く同時刻にサンプリングをする。そしてADC1が発生した擾乱成分が信号線を伝わってADCその2に届くまでには信号線の線長による遅延(Δtとする)があるため、ADCその2の入力にADCその1が発生した擾乱成分が届くのはt1+Δtであり、ADCその2のサンプリングタイミングであるt1より後である。
【0042】
よってADCその2のサンプリングはADCその1による擾乱の影響を受けない。これはADCその2がサンプリングするときもまた同様であり、他のADC101−k対の間でも同様である。本実施形態はこのようなサンプリングクロック間のタイミングずれによって擾乱されたばかりの入力信号をサンプリングしてしまうという現象を回避するものであり、擾乱された入力が収束されるのに最低、1/(fs・N)の期間を確保しているものである。また、本実施例ではさらにデジタル補正部をそなえていることを特徴としており、以下ではその理由と効果について述べる。
【0043】
本実施例では対になったADC101−lとADC101−m間で1種類のサンプリングクロック信号を共有し、互いにクロック入力端子は正負逆に接続されているため、ADC101−lとADC101−mの間では互いに反転位相のサンプリングクロックが入力されたとして動作するということと、その結果、対になったADC101−kは互いに1/(fs・2)の時刻差をもって入力信号をサンプリングし、AD変換するということを前述したが、これにより対になったADC間のサンプリングタイミングは正確に1/(fs・2)の時刻差であることが差動サンプリングクロック信号の性質より保証される。しかしながら、対になっていない他のADCとは、サンプリングクロックの生成時に、位相関係を正確に1/(fs・N)刻みにすることが難しく、ADCサンプリング回路間のサンプリングタイミング誤差によってADCの分解能が低下するという課題が生じる。本実施例では、このサンプリングタイミング誤差を参照用ADC104とデジタル補正部102を用いて補正することにより、前述したADC間のサンプリングタイミングが理想値からずれる課題を解決している。
【0044】
ここで、前述したk/(fs・N)の位相をもつN/2種類のクロックを基準となる差動クロック信号(clk+、clk−)から生成するための一例として、インダクタンス素子300とキャパシタンス素子301を用いたLCフィルタ遅延器を図3(a)に示す。LCフィルタはその特性により、バターワースフィルタ、チェビシェフフィルタ等、名前が付けられて一般的に知られているフィルタの型が存在する。ここでは、仮に広い周波数帯域において遅延特性の変化が少ないベッセルフィルタと呼ばれるLCフィルタを例に説明する。遮断周波数1/2π [Hz]、インピーダンス1[Ω]に規格化された5次のπ型ベッセルフィルタの各素子定数を図3(b)に示す。フィルタの特性を維持したままインピーダンスを変換するためには、変換先のインピーダンスをR[Ω]とすれば、K=R/1として、全てのインダクタンス素子値にKをかけ、全てのキャパシタンス素子値をKで割ればよい。また、遮断各周波数を変換するためには変換先の遮断各周波数をfc[Hz]とすれば、M=fc×2πとして全てのインダクタンス素子値、キャパシタンス素子値をMで割ればよい。フィルタに入力された信号の遅延量は入力信号の周波数とフィルタの遮断周波数、フィルタの次数に依存するので回路シミュレータや数値計算を用いて、サンプリングクロック周波数fsに対して適切な量の遅延が生じるようなMを求め、フィルタを設計すればよい。また、図3(c)に示すように、キャパシタンス素子301のいずれかを可変容量コンデンサ303に変更することで、遅延量の調整可能幅を設けることも可能である。
【実施例2】
【0045】
図4に第2の実施例にかかるインターリーブADCの実施形態を示す。
【0046】
本実施例は実施例1におけるADCのキックバック成分が入力信号を擾乱する課題をより改善するための解決策の一例として示されるものである。
【0047】
本実施例の場合、差動入力クロック端子をもつN個のADC101−k(k=1〜Nの整数であり、Nは2の倍数)のアナログ入力端子がバッファ部401−kの出力端子に接続されており、バッファ部401−kの入力端子は共通アナログ入力信号線に接続されている。これに加えて、共通入力信号線にバッファ部400の入力端子が接続されバッファ部400の出力端子に参照用ADC104の入力端子が接続されている。 ここでADC101−kおよび参照用ADC104は入力サンプリング回路を含む。各々のADC101−kのデジタル出力はデジタル補正部102に接続され、実施例1と同様にADC104の出力との比較からそれぞれのAD変換経路に生じる直流オフセット、変換利得ばらつき、サンプリングタイミングのずれなど、AD変換経路間のミスマッチを補正する。
【0048】
デジタル補正部102によって補正された各ADC101−kのAD変換結果はマルチプレクサ103によって統合され、一連の時系列データとして出力される。
【0049】
また、各々のADC101−l(lは1〜Nの奇数)は対になるADC101−m(mは1〜Nの偶数)をもち、各々のADC101−lの正入力クロック端子は対になるADC101−mの負入力クロック端子に、各々のADC101−lの負入力クロック端子は対になるADC101−mの正入力クロック端子に接続されている。
【0050】
互いに接続されたADC101−lとADC101−mの差動入力クロック端子には遅延器105−kを介して差動クロック信号線が接続され周波数fsのサンプリングクロック信号が入力される。
【0051】
このとき、それぞれのADC101−lに直結している差動クロック信号線に入力されるサンプリングクロック信号はある一つの周波数fsのサンプリングクロック信号の位相を基準に取ったとき、k/(fs・N)の位相差をもつN/2種類のサンプリングクロックを振り分けたものとする。
【0052】
また、差動入力信号線の正負2本の信号線はそれぞれADC101−lおよびADC101−mのクロック端子間を接続している2本の信号線のどちらに接続しても良い。
【0053】
本実施例において特徴となるのはADC101−kと共通アナログ入力信号線の間に設けられたバッファ部401−kである。
【0054】
バッファ部の実施形態例として示す図5(a)はオペアンプ500の非反転入力端子にアナログ信号入力線が接続され、同オペアンプ500の出力端子と反転入力端子が接続される負帰還構成をとっており、オペアンプ500の非反転入力端子はキャパシタ501を介して接地されている。
【0055】
また、ADC101−kのアナログ入力端子が差動入力を要求する場合は、図5(b)のようにオペアンプ500の出力に差動オペアンプ502を接続し、アナログ入力信号を差動化することも可能であり、単位ADCのアナログ入力端子がシングルエンドであるか、差動であるかということは問わない。
【0056】
以下では実施例1に前述した、クロックエッジにおけるADCの入力線に対するキックバックが入力信号の擾乱を引き起こす課題に対して、この構成によって得られる効果について述べる。
【0057】
実施例1では対になるADC間のサンプリングクロックとして共通の差動クロック信号を使用することで、ADC間のサンプリングタイミングがずれることによる擾乱された信号をサンプリングすることを防ぐものであった。しかし、対になっていない他のADCが引き起こした擾乱の影響が残ったままである場合に関しては対策することができない。
【0058】
そこで、実施例2におけるバッファ部401−kはバッファ素子固有の特性として出力インピーダンスが低く、またバッファ部を構成するオペアンプ500の非反転入力端子と反転入力端子の間は絶縁されており、微小な寄生容量のみが存在する。そのため、バッファ部401−kの出力側に発生した信号擾乱はほとんどバッファ部の入力側に伝わらず、寄生容量を介して伝わる擾乱成分もコンデンサ501の容量とオペアンプ500の入力端子間の寄生容量の大きさの比に応じて分圧されるため、入力信号側に伝わる信号擾乱成分は非常に小さなものとなる。このように、本実施例では、バッファ部401−kを設けたことにより、キックバック成分が他のADC101−kに伝達することを抑制することができ、対になっていないADC間においてもキックバック問題を解決し、有効分解能を確保することが可能になる。
【実施例3】
【0059】
図5に第3の実施例にかかるインターリーブADCの実施形態を示す。
【0060】
本実施例は実施例2で開示した、バッファ部を設けたことによる特性の劣化を防ぐために、バッファ部の特性をデジタル補正するものである。
【0061】
本実施例の場合、N個のADC101−k(k=1〜Nの自然数)と、ADC101−kのアナログ入力端子にそれぞれ接続されたバッファ部401−kと各々のADC101−kに接続されたデジタル補正部102の出力に接続されたマルチプレクサ103と、共通入力信号線に入力端子が接続されたバッファ部400とバッファ部400の出力端子に入力端子が接続された参照用ADC104からなる。
【0062】
ここでADC101−kおよび参照用ADC104は入力サンプリング回路を含む。各々のバッファ部401−kにはアナログ信号Vinが入力され、ADC101−kには周波数fsのサンプリングクロック信号が入力される。各々のADC101−kのデジタル出力はデジタル補正部102に接続され、ADC104の出力との比較からAD変換経路に生じる直流オフセット、変換利得ばらつき、サンプリングタイミングのずれなど、各々のAD変換経路間のミスマッチを補正する。この補正は実施例1に前述した方法と同様に実施することができる。本実施例ではさらに、デジタル補正部102がバッファ部401−k、バッファ部400の電圧オフセット、電圧利得、信号帯域ばらつきを補正する。デジタル補正部102によって補正された各ADC101−kのAD変換結果はマルチプレクサ103によって統合され、一連の時系列データとして出力される。また、各ADC101−kに入力される各々のサンプリングクロック信号は互いに位相差があり、互いに最も位相が近いもの同士ではおよそ1/(fs・N)の位相差をもつ。
【0063】
以下に本構成の効果について説明する。
【0064】
本実施例で特徴となるのはデジタル補正部102がバッファ部401−kによって生じる特性のばらつき、特に信号帯域ばらつきを同時に補正する点である。
【0065】
アナログ信号はインターリーブADCのAD変換経路ごとに異なるバッファ部を経由するため、バッファ部401−kを構成するオペアンプの信号帯域ばらつきの影響を受ける。このようなバッファ部の信号帯域ばらつきも他のばらつきと同様マルチプレクサ103によって合成したAD変換結果の分解能を低下させる要因となる。
【0066】
ここで、デジタル補正部102は定期的に各ADC101−kのサンプリングとADC104のAD変換結果と各ADC101−kのAD変換結果とを比較することにより、これらの経路間のミスマッチ量を特定し、それらのミスマッチを打ち消すように各ADC101−kのデジタル出力値を再計算し、マルチプレクサに出力する。デジタル補正部の構成は図2の構成と同様であり、信号帯域の補正パラメータは実施例1に前述したサンプリングタイミングの補正パラメータと同一のパラメータに帰着され、経路間のミスマッチによる分解能の低下を防ぐことができる。その理由を以下に示す。
【0067】
バッファ部401−kの周波数特性は一般的に数1の伝達関数として表すことができる。
【0068】
【数1】
【0069】
ここで、jを虚数単位、ωを入力信号の角周波数としたときs=j×ωであり、a、bはそれぞれバッファ部401−kのもつ周波数特性に依存する定数である。上記の式はバッファ部401−kのもつ周波数帯域よりも低い周波数帯域においては数2のような形に近似を行うことができる。
【0070】
【数2】
【0071】
一方、サンプリングタイミングの理想値からのずれをΔtとすれば、Δtの影響を受けたAD変換結果を数3のような伝達関数で表すことができる。
【0072】
【数3】
【0073】
ここで、Δt×s+(Δt)/2×sの成分がΔtによって生じる誤差である。実施例1で前述したサンプリングタイミングのデジタル補正では、このsの係数であるΔt、sの係数であるΔt/2をを求め、誤差項を計算してAD変換結果から引くという処理を行っている。ここで、サンプリングタイミングの誤差による影響とバッファの周波数特性によって生じる影響が同時に起こった場合、数2、数3から数4のような伝達関数として表すことができる。
【0074】
【数4】
【0075】
数4より、サンプリングタイミングの誤差とバッファ部間における周波数特性の誤差の影響はsの係数、sの係数を求めることにより補正することができることがわかるので実施例1で述べたものと同様の方法で補正できることが分かる。本実施例ではこの係数を求めることにより、サンプリングタイミングのミスマッチとバッファ部間の周波数特性ミスマッチを同時に補正している。また、バッファ部の利得補正、オフセット補正も実施例1と同様に図2の構成で行うことができ、有効分解能の低下をさらに防ぐことを可能にしているものである。
【実施例4】
【0076】
図7に第4の実施例にかかるインターリーブADCの実施形態を示す。
【0077】
本実施例では実施例2の形態に加えて、実施例3で前述したバッファ間の特性ミスマッチとサンプリングタイミングの同時補正構造、さらに、参照用ADC104に入力するクロックの位相を調整可能な遅延器700を備えるものである。
【0078】
本実施例の場合、差動入力クロック端子をもつN個のADC101−k(k=1〜Nの整数であり、Nは2の倍数)のアナログ入力端子が共通のアナログ入力信号線に接続されている。
【0079】
また、各々のADC101−kの出力はマルチプレクサ103に接続されている。各々のADC101−l(lは1〜Nの奇数)は対になるADC101−m(mは1〜Nの偶数)をもち、各々のADC101−lの正入力クロック端子は対になるADC101−mの負入力クロック端子に、各々のADC101−lの負入力クロック端子は対になるADC101−mの正入力クロック端子に接続されている。
【0080】
互いに接続されたADC101−lとADC101−mの差動入力クロック端子には差動クロック信号線が接続され周波数fsのサンプリングクロック信号が入力される。このとき、それぞれの差動クロック信号線に入力されるサンプリングクロック信号は基準となる差動クロック信号(clk+、clk−)から遅延器105−kによって生成されたk/(fs・N)(kは0〜N/2−1の自然数)の位相をもつN/2種類のクロック振り分けたものとする。
【0081】
ここで、差動クロック信号(clk+、clk−)は平衡‐不平衡変換器や、その他のシングルエンド信号を差動信号に変換する素子を用いても良く、クロック発生器から直接差動信号として生成されても良い。
【0082】
また、差動入力信号線の正負2本の信号線はそれぞれADC101−lおよびADC101−mのクロック端子間を接続している2本の信号線のどちらに接続しても良い。
【0083】
また、本実施例においてはアナログ入力信号線に並列に接続された参照用のADC104と、ADC104と各々のADC101−kの出力比較結果をもとにADC101−kの出力結果を補正するデジタル補正部を備えている。
【0084】
実施例では、さらに、各々のADC101−kおよび参照用ADC104のアナログ入力端子と共通入力信号線の間にバッファ部401−k、400が接続されている。デジタル補正部はADC104の出力とADC101−kの出力との比較値から、各々の遅延器105−k間に生じる遅延誤差及び、入力バッファ401−k間に生じる入力周波数帯域等の特性ばらつきを同時に計算し、それをもとに補正されたADC101−kの出力値を得る。
【0085】
これにより、各々のADC101−kがそれに入力されたサンプリングクロック信号のエッジタイミングで発生する入力信号の擾乱に対して整定する期間を確保し、さらに直接共通の入力信号に対して擾乱成分の流出を防ぎつつ、それぞれの遅延器精度、バッファ部の特性ばらつきによる有効分解能低下を防いでいる。
【0086】
本実施例では、これに加えて、参照用ADC104に入力されるクロック信号線上に遅延量を調整可能な遅延器700を備える。
【0087】
以下では本実施例の効果について記述する。
【0088】
ここで、参照用ADC104と各ADC101−kに入力されるクロックの位相関係を図8に示す。clk1およびclk2はADC101−kのいずれかに入力されるサンプリングクロック信号のうち最も位相差が少ない任意の2種類のサンプリングクロック信号を示している。
【0089】
ここで、t1とt2はそれぞれclk1とclk2のクロック立下り時刻を示している。また、ref_clkは参照用ADC104に入力されるサンプリングクロックであり、ADC101−kのサンプリングタイミングを補正する際の基準となるクロックである。
【0090】
trefはref_clkのクロック立下り時刻を示しており、t1とt2はおよそ1/(fs・N)の時間差がある。この間隔がインターリーブADCのサンプリング間隔を決定する。デジタル補正部は時刻t1にADC101−kがAD変換した値と時刻trefに参照用ADC104がAD変換した値を比較し、補正値を算出することで、t1のずれによる影響を補正する。trefとt1の時刻が離れすぎていると正しい補正値を算出することができない。
【0091】
そこで、t1をtrefに近づける必要があるので、clk1の遅延量をより大きくする必要がある。しかし、t1とt2はおよそ1/(fs・N)に保たれている必要があるため、clk2もまた遅延量を増やさなければならない。このようにして、連鎖的に全てのclk遅延量を増やさなければならなくなってしまうが、一般的に遅延器において遅延量を増加させる際には遅延回路の増大を招くため、実装上望ましくない。
【0092】
また、一般的に遅延器の遅延量調整幅と遅延調整精度とはトレードオフにあるので、遅延量の調整範囲を小さくすることが望ましい。
【0093】
そこで本構成では参照用ADC104に入力するref_clkの経路上に設けられた遅延器700によってref_clkそのものを遅延させる。
【0094】
これにより、trefを遅延させることでtrefとt2を近づけることができる。各々のADC101−kに入力されるサンプリングクロック信号間の位相関係がおよそ1/(fs・N)に保たれ、ref_clkの立ち下がりエッジがいずれかのタイミングで、いずれか一つのADC101−kに入力されるサンプリングクロック信号の立ち下がりエッジに一致していれば、それ以外のADCの立下りエッジも定期的にref_clkのいずれかの立ち下がりエッジと同期できる。
【0095】
ゆえに、結果的にすべてのADC101−kのクロック入力の立下りエッジにref_clkのいずれかの立下りエッジを周期的に同期させることができる。
【0096】
以上の仕組みにより、ADC101−k用の遅延器105−kの遅延調整精度の低下および回路規模の増大を防ぎつつ、デジタル補正可能な範囲にref_clkのタイミングを合わせることが可能になるという効果が得られる。
【符号の説明】
【0097】
101−1〜101−N:ADC
102:デジタル補正部
103:マルチプレクサ
104:参照用ADC
105−1〜105−N:遅延器
201−1〜201−N:利得補正部
202−1〜202−N:オフセット補正部
203−1〜203−N:スキュー補正部
204−1〜204−N:減算器
205−1〜205−N:乗算器
206−1〜206−N:加算器
207−1〜207−N:遅延器
208−1〜208−N:乗算器
209−1〜209−N:乗算器
210−1〜210−N:加算器
211−1〜211−N:遅延器
212−1〜212−N:加算器
213−1〜213−N:乗算器
214−1〜214−N:加算器
215−1〜215−N:遅延器
216−1〜216−N:乗算器
217−1〜217−N:遅延器
218−1〜218−N:加算器
300:抵抗
301:コンデンサ
302:インダクタンス
303:可変容量コンデンサ
400:バッファ部
401−1〜401−N:バッファ部
500:オペアンプ
501:コンデンサ
502:差動出力オペアンプ
700:遅延器
901−1〜901−K:遅延器
902−1〜902−K:タップ部
903:加算器
図1
図2
図3
図4
図5
図6
図7
図8
図9