特許第6641421号(P6641421)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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特許6641421調整可能なコーナー周波数を有するPWMデューティサイクルシンセサイザ及び方法
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6641421
(24)【登録日】2020年1月7日
(45)【発行日】2020年2月5日
(54)【発明の名称】調整可能なコーナー周波数を有するPWMデューティサイクルシンセサイザ及び方法
(51)【国際特許分類】
   H03K 7/08 20060101AFI20200127BHJP
【FI】
   H03K7/08 A
【請求項の数】14
【全頁数】17
(21)【出願番号】特願2018-113402(P2018-113402)
(22)【出願日】2018年6月14日
(62)【分割の表示】特願2015-500730(P2015-500730)の分割
【原出願日】2012年3月20日
(65)【公開番号】特開2018-174548(P2018-174548A)
(43)【公開日】2018年11月8日
【審査請求日】2018年7月12日
(73)【特許権者】
【識別番号】390020248
【氏名又は名称】日本テキサス・インスツルメンツ合同会社
(73)【特許権者】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【上記1名の代理人】
【識別番号】100098497
【弁理士】
【氏名又は名称】片寄 恭三
(72)【発明者】
【氏名】ルオチェン ジャン
(72)【発明者】
【氏名】イソン ルー
(72)【発明者】
【氏名】パウイ グアン タン
【審査官】 及川 尚人
(56)【参考文献】
【文献】 特開平05−252354(JP,A)
【文献】 特開平05−139249(JP,A)
【文献】 特開2009−017304(JP,A)
【文献】 特開2007−215152(JP,A)
【文献】 特開平04−296115(JP,A)
【文献】 特開2001−197725(JP,A)
【文献】 特開2005−006486(JP,A)
【文献】 国際公開第2011/017245(WO,A2)
【文献】 特開2009−050012(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H03K 7/00−11/00
(57)【特許請求の範囲】
【請求項1】
入力周波数を有するPWM(パルス幅変調)入力信号に応答して出力周波数を有するPWM出力信号を生成するPWMデューティサイクルシンセサイザ回路であって、
前記PWM入力信号の値が前記PWM出力信号の対応する値を超える場合に増分信号を生成し、前記PWM入力信号の前記値が前記PWM出力信号の前記対応する値より小さい場合に減分信号を生成する信号比較回路と、
前記PWM入力信号のデューティサイクルを表す第1のデューティサイクル信号を生成する積分回路であって、前記信号比較回路により生成される各増分信号に応答して前記第1のデューティサイクル信号の値を増加させ、前記信号比較回路により生成される各減分信号に応答して前記第1のデューティサイクル信号の値を減少させる、前記積分回路と、
前記第1のデューティサイクル信号に応答して前記PWM出力信号を生成するPWM信号生成器回路であって、平均されたデューティサイクルを提供するために、周波数が等しく異なるデューティサイクルを有する複数のPWM信号を生成するPWM生成器と、要求されるPWMデューティサイクルに従って前記複数のPWM信号の所定のパターンを選択する補間回路要素とを含み、前記PWM出力信号が前記PWM入力信号のデューティサイクルに実質的に等しいデューティサイクルを有する、前記PWM信号生成器回路と、
を含む、PWMデューティサイクルシンセサイザ回路。
【請求項2】
請求項1に記載のPWMデューティサイクルシンセサイザ回路であって、
前記出力周波数が前記入力周波数より実質的に大きい、PWMデューティサイクルシンセサイザ回路。
【請求項3】
請求項2に記載のPWMデューティサイクルシンセサイザ回路であって、
前記出力周波数が約20kHz(キロヘルツ)〜約200kHzの範囲であり、前記入力周波数が約2kHz(キロヘルツ)〜約100kHzの範囲である、PWMデューティサイクルシンセサイザ回路。
【請求項4】
請求項1に記載のPWMデューティサイクルシンセサイザ回路であって、
前記積分回路が、前記増分信号を受け取るように結合される第1の入力と前記減分信号を受け取るように結合される第2の入力とを有するアップ/ダウンカウンタを含むデジタル回路である、PWMデューティサイクルシンセサイザ回路。
【請求項5】
請求項1に記載のPWMデューティサイクルシンセサイザ回路であって、
前記PWM出力信号のデューティサイクルが前記PWM入力信号のデューティサイクルに等しい場合に、前記信号比較回路が増分信号又は減分信号のいずれも生成しない、PWMデューティサイクルシンセサイザ回路。
【請求項6】
請求項1に記載のPWMデューティサイクルシンセサイザ回路であって、
前記信号比較回路が、前記PWM出力信号を受け取るように結合される入力を有する第1の反転回路と、前記PWM出力信号を受け取るように結合される第1の入力を有する第1の論理AND回路と、前記PWM入力信号を受け取るように結合される入力を有する第2の反転回路と、前記PWM入力信号を受け取るように結合される第1の入力を有する第2の論理AND回路とを含むデジタル回路であり、
前記第1の論理AND回路の第2の入力が前記第2の反転回路の出力に結合され、前記第2の論理AND回路の第2の入力が前記第1の反転回路の出力を受け取るように結合されており、前記第1及び第2の論理AND回路が、それぞれ、前記減分信号と前記増分信号とを生成する、PWMデューティサイクルシンセサイザ回路。
【請求項7】
請求項1に記載のPWMデューティサイクルシンセサイザ回路であって、
前記PWM信号生成器回路が、前記PWM出力信号に応答してランプ信号を生成するランプ生成器回路と、前記ランプ信号を前記第1のデューティサイクル信号と比較して前記PWM出力信号が前記第1のデューティサイクル信号により特定されたデューティサイクルを有するようにさせるコンパレータとを含む、PWMデューティサイクルシンセサイザ回路。
【請求項8】
請求項7に記載のPWMデューティサイクルシンセサイザ回路であって、
前記ランプ生成器回路が前記ランプ信号のデジタル表現を生成し、前記コンパレータがデジタルコンパレータである、PWMデューティサイクルシンセサイザ回路。
【請求項9】
請求項1に記載のPWMデューティサイクルシンセサイザ回路であって、
前記信号比較回路と前記積分回路と前記PWM信号生成器回路とが、デューティサイクル分解能を損なうことなく前記PWM出力信号のデューティサイクルを前記PWM入力信号のデューティサイクルに等化させるように動作するデジタルフィードバックループを形成する、PWMデューティサイクルシンセサイザ回路。
【請求項10】
請求項1に記載のPWMデューティサイクルシンセサイザ回路であって、
前記補間回路要素が、前記第1のデューティサイクル信号の補間された表現である第2のデューティサイクル信号を生成する、PWMデューティサイクルシンセサイザ回路。
【請求項11】
請求項に記載のPWMデューティサイクルシンセサイザ回路であって、
前記PWM信号生成器回路が、前記補間回路要素の出力に基づいて前記複数のPWM信号の前記所定のパターンを選択する出力マルチプレクサを更に含む、PWMデューティサイクルシンセサイザ回路。
【請求項12】
請求項1に記載のPWMデューティサイクルシンセサイザ回路であって、
前記PWM出力信号を受け取るように結合される入力と、電気モータを駆動するように結合される出力とを有するモータドライバ回路を更に含む、PWMデューティサイクルシンセサイザ回路。
【請求項13】
請求項1に記載のPWMデューティサイクルシンセサイザ回路であって、
前記補間回路要素が、前記第1のデューティサイクル信号に応答して選択コードを生成し、
前記PWM信号生成器回路が、前記選択コードに応答して前記PWM信号の前記所定のパターンを選択する選択回路を更に含む、PWMデューティサイクルシンセサイザ回路。
【請求項14】
請求項13に記載のPWMデューティサイクルシンセサイザ回路であって、
前記補間回路要素が、
前記第1のデューティサイクル信号に応答してアドレスロー信号とアドレスハイ信号とを生成するアドレス生成器と、
前記第1のデューティサイクル信号に応答してチャネル選択信号を生成する状態マシーンと、
前記アドレスロー信号と前記アドレスハイ信号と前記チャネル選択信号とに応答してPWM生成器アドレスを前記選択コードとして生成する補間マルチプレクサと、
を含む、PWMデューティサイクルシンセサイザ回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、全般的に、PWM(パルス幅変調)入力信号に応答してPWM出力信号を生成するPWM回路に関し、より特定的に、固定周波数と、PWM入力信号のデューティサイクルと同じデューティサイクルとを有するPWM出力信号を生成する上記PWM回路に関する。
【背景技術】
【0002】
PWM回路は、特に電気モータ駆動用途において制御回路として広く用いられる。PWM出力信号は、典型的に、デジタル回路要素及び関連するシステムクロック信号によって、又はアナログコンパレータ回路要素によって生成される。典型的なブラシレスDC(BLDC)モータコントローラの場合、具体的な用途に応じて、システムクロックfsysはおおよそ1MHzから10MHzまでの範囲であり、期待出力PWM周波数fPWMはおおよそ20kHzから200kHzまでの範囲である。
【0003】
一つの先行技術のPWMモータ駆動回路は、特別に設計されたPWM生成器、出力マルチプレクサ(MUX)、及びデューティサイクル分解能を増加するための補間回路を含む(用語「デューティサイクル分解能」は、システムのデューティサイクルにおける、最小許容可能増分又は変化を指す。例えば、デジタルシステムが、4%又は5%の出力デューティサイクルを計算又は提供し得るが、4%と5%の間の任意の小数のデューティサイクル分解能を計算又は提供し得ない場合、このシステムのデューティサイクル分解能は1%である)。デューティサイクル分解能を増加させるための別の先行技術は、RCフィルタを用いてデューティサイクルをPWMからDC値に変換し、ADC(アナログデジタル変換器)を用いてデューティサイクルのDC値をデジタル表現に変換して、正確に同じデューティサイクル及び正確に同じ所望の周波数を有するPWM出力信号をデジタル的に生成する。更に別の既知の方法は、カウンタを用いて正のデューティサイクル持続期間を特定し、それを全体のデューティサイクルで除することによりデューティサイクルを特定し、その情報を用いてPWM出力信号を生成する。
【0004】
モータ駆動器回路のユーザによっては、おおよそ2キロヘルツからおおよそ100kHz程度の高さ又はそれより高い周波数までの範囲の相対的に低いPWM入力信号周波数を提供することを好み得る。ユーザ提供PWM入力信号は、通常、モータ駆動回路に直接的に印加される。モータドライバ集積回路は、モータ駆動PWM周波数が特に固定周波数であることを要求し得るが、場合によってはそれがユーザに適していないことがある。むしろ、モータ駆動PWM周波数がユーザにより提供されるPWM入力信号の周波数に依存しないことを望むユーザもいる。幾つかの従来のPWM回路はこの要求を満足し得る。例えば、PWM入力信号の正のパルス幅及び全体のパルス幅を特定するためにカウンタが用いら得、デューティサイクル信号を特定するために除算器が用いられ得、そのデューティサイクル信号がPWM生成器回路によって用いられてPWM出力信号が生成される。
【0005】
典型的なモータシステムにおいて、サイクル間のPWMパルス幅変動は、物理的ロータのモーメンタムによってフィルタ除去され得、これはローパスフィルタシステムとしてみなし得る。しかしながら、多くの例において、ユーザはモータ駆動回路を制御するために低い周波数PWM入力信号を用いることを好み得るが、残念なことに、低い周波数のPWM信号は、概して、電気モータを駆動するのに適していない。むしろ、多くのユーザは、モータを駆動するために、対応する、実質的により高い周波数のPWM出力信号を好み得る。PWM入力信号が相対的に低い周波数を有する場合、PWM出力信号の実質的により高い周波数は、上述のカウンタ及び除算器手法を用いることによって典型的に達成される。幾つかの従来の回路は入力PWM周波数が一定の範囲内であることを要求し、幾つかの従来の回路は上述のようにカウンタ及び除算器変換機を用いる。通常、PWMモータ駆動信号の周波数が、ユーザが供給するPWM制御信号周波数に依存しないことが好まれる。
【0006】
多くの場合、モータドライバ集積回路によって制御されるモータ速度にとって、過度に急激な増加、又は過度に急激な減少はいずれも好ましくない。デューティサイクルに突然の増加があると、全出力適用下においてモータは典型的に加速する。これにより、大量の電流が電源から引かれて、これが、急激で大きく且つ許容不能な電源電圧の低下を起こし得る。反対に、デューティサイクルに突然の減少があると、モータを強力に「ブレーキング」することによって、モータは典型的に減速する。そのような強力なブレーキングは、ロータの機械的エネルギーを電気的エネルギーに変換し、それが電源に急速に「ダンプ(dump)」される。電源に過多のエネルギーがダンプされると、電源電圧に大きなスパイク(例えば、5ボルトから10ボルト)を起こし得、それがシステムの他の回路/デバイスに損傷を与え得る。
【0007】
このように、ユーザが供給するPWM入力信号周波数に依存しない出力周波数を有するPWM出力信号を生成し得るPWM回路であって、PWM出力信号のデューティサイクルがPWM入力信号のデューティサイクルに正確に等しい、PWM回路に対する満たされていない需要がある。
【0008】
また、ユーザのPWM制御信号周波数に依存しない相対的に低い周波数のPWM入力信号に応答して、相対的に高い周波数のPWM出力信号を生成し得るPWM回路であって、高い周波数のPWM出力信号のデューティサイクルが、低い周波数のPWM入力信号のデューティサイクルに正確に等しい、PWM回路に対する満たされていない需要がある。
【0009】
また、ユーザのPWM制御信号周波数に依存しない相対的に低い周波数のPWM入力信号に応答して、相対的に高い周波数のPWM出力信号を生成し得るPWM回路であって、高い周波数のPWM出力信号のデューティサイクルが、プログラム可能であり、低い周波数のPWM入力信号のデューティサイクルに正確に等しく、且つ低い周波数のPWM入力信号のデューティサイクルと少なくとも同程度の分解能を有する、PWM回路に対する満たされていない需要がある。
【0010】
また、PWM入力信号と、PWM入力信号に応答して生成されるPWM出力信号のデューティサイクルとの間のデューティサイクル差に起因する、電源とPWM制御電気モータとの間のエネルギーの急激な移動の発生を防止し得るPWMデューティサイクルシンセサイザ回路に対する満たされていない需要がある。
【0011】
また、PWM入力信号とPWM出力信号との間のデューティサイクル不一致に起因する、モータの回転の急な加速又は減速の突然の発生からモータを保護し得る、PWMデューティサイクルシンセサイザ回路に対する満たされていない需要がある。
【0012】
また、ユーザが供給するPWM制御信号周波数に依存しない第2の周波数を有するPWM入力信号に応答して、第1の周波数を有するPWM出力信号を生成し得るPWM回路であって、PWM出力信号のデューティサイクルがPWM入力信号のデューティサイクルに正確に等しく、デューティサイクルにおけるステップ変更に対するPWM回路の応答時間がプログラム可能である、PWM回路に対する満たされていない需要がある。
【0013】
また、ユーザが供給するPWM制御信号周波数に依存しない第2の周波数を有するPWM入力信号に応答して、第1の周波数を有するPWM出力信号を生成し得るPWM回路であって、PWM出力信号のデューティサイクルがPWM入力信号のデューティサイクルに正確に等しく、最新の先行技術より実質的に小さい集積回路チップ面積にPWM回路が実装され得る、PWM回路に対する満たされていない需要がある。
【発明の概要】
【0014】
本発明の目的の一つは、ユーザが供給するPWM入力信号周波数に依存しない出力周波数を有するPWM出力信号を生成し得るPWM回路であって、PWM出力信号のデューティサイクルがPWM入力信号のデューティサイクルに正確に等しい、PWM回路を提供することである。
【0015】
本発明の別の目的は、ユーザのPWM制御信号に依存しない相対的に低い周波数のPWM入力信号に応答して、相対的に高い周波数のPWM出力信号を生成し得るPWM回路であって、高い周波数のPWM出力信号のデューティサイクルが、低い周波数のPWM入力信号のデューティサイクルに正確に等しく保たれるPWM回路を提供することである。
【0016】
本発明の別の目的は、ユーザが供給するPWM制御信号の周波数に依存しない相対的に低い周波数のPWM入力信号に応答して、相対的に高い周波数のPWM出力信号を生成し得るPWM回路であって、高い周波数のPWM出力信号のデューティサイクルが、プログラム可能であり、低い周波数のPWM入力信号のデューティサイクルに正確に等しく、且つ低い周波数のPWM入力信号のデューティサイクルと少なくとも同程度の分解能を有する、PWM回路を提供することである。
【0017】
本発明の別の目的は、PWM入力信号と、PWM入力信号に応答して生成されるPWM出力信号のデューティサイクルとの間のデューティサイクル差に起因する、電源とPWM制御電気モータとの間のエネルギーの急激な移動の発生を防止し得るPWMデューティサイクルシンセサイザ回路を提供することである。
【0018】
本発明の別の目的は、PWM入力信号とPWM出力信号との間のデューティサイクルの不一致に起因するモータの回転の急な加速又は減速の突然の発生からモータを保護し得るPWMデューティサイクルシンセサイザ回路を提供することである。
【0019】
本発明の別の目的は、ユーザが供給するPWM制御信号周波数に依存しない第2の周波数を有するPWM入力信号に応答して、第1の周波数を有するPWM出力信号を生成し得るPWM回路であって、PWM出力信号のデューティサイクルがPWM入力信号のデューティサイクルに正確に等しく、デューティサイクルにおけるステップ変更に対するPWM回路の応答時間がプログラム可能である、PWM回路を提供することである。
【0020】
本発明の別の目的は、ユーザが供給するPWM制御信号周波数に依存しない第2の周波数を有するPWM入力信号に応答して、第1の周波数を有するPWM出力信号を生成し得るPWM回路であって、PWM出力信号のデューティサイクルがPWM入力信号のデューティサイクルに正確に等しく、最新の先行技術より実質的に小さい集積回路チップ面積にPWM回路が実装され得る、PWM回路を提供することである。
【0021】
簡単に説明すると、及び一実施形態に従って、本発明は、入力周波数(fPWMIN)を有するPWM入力信号(PWMIN)に応答して、出力周波数(fPWM)を有するPWM出力信号(PWMOUT)を生成するためのPWM回路を提供する。このPWM回路は、PWM出力信号をPWM入力信号と比較するため、及び、PWM入力信号の値がPWM出力信号の対応する値を超える場合に増分信号(INC)を生成するため、及び、PWM入力信号の値がPWM出力信号の対応する値より小さい場合に減分信号(DEC)を生成するための代数的加算回路(3)を含む。積分器(5)が、代数的加算回路によって生成される各増分信号に応答してデューティサイクル信号(Duty[7:0])の値を増加させることにより、及び各減分信号に応答してデューティサイクル信号の値を減少させることにより、PWM入力信号のデューティサイクルを表すデューティサイクル信号(Duty[7:0])を生成する。PWM生成器回路(9)は、デューティサイクル信号に応答して、デューティサイクル分解能を損なうことなく、PWM出力信号のデューティサイクルをPWM入力信号のデューティサイクルに正確に等しくさせるように、PWM出力信号を生成する。
【0022】
一実施形態において、本発明は、PWM出力信号のデューティサイクルがPWM入力信号のデューティサイクルに正確に等しくなるように、入力周波数(fPWMIN)を有するPWM入力信号(PWMIN)に応答して、出力周波数(fPWM)を有するPWM出力信号(PWMOUT)を生成するためのPWM(パルス幅変調)回路(1A)を提供する。代数的加算回路(3)が、PWM入力信号(PWMIN)の値がPWM出力信号(PWMOUT)の対応する値を超える場合に増分信号(INC)を生成し、PWM入力信号(PWMIN)の値がPWM出力信号(PWMOUT)の対応する値より小さい場合に減分信号(DEC)を生成する。積分回路(5)が、代数的加算回路(3)により生成される各増分信号(INC)に応答して、第1のデューティサイクル信号(Duty[7:0])の値を増加させること、及び代数的加算回路(3)により生成される各減分信号(DEC)に応答して、第1のデューティサイクル信号(Duty[7:0])の値を減少させることによって、PWM入力信号(PWMIN)のデューティサイクルを表す第1のデューティサイクル信号(Duty[7:0])を生成する。PWM生成器回路(9)が、第1のデューティサイクル信号(Duty[7:0])に応答してPWM出力信号(PWMOUT)を生成する。PWM生成器回路(9)は、PWM出力信号(PWMOUT)のデューティサイクルを、第1のPWM信号(PWMIN)のデューティサイクルに近づけ、実質的に等しくさせるように動作する。
【0023】
代数的加算回路(3)、積分回路(5)、及びPWM生成器回路(9)は、デューティサイクル分解能を損なうことなく、PWM出力信号(PWMOUT)のデューティサイクルをPWM入力信号(PWMIN)のデューティサイクルに等しくさせるように動作するデジタルフィードバックループを形成する。
【0024】
一実施形態において、出力周波数(fPWM)は、入力周波数(fPWMIN)より実質的に大きい。一実施形態において、積分回路(5)はアップ/ダウンカウンタ(5)を含むデジタル回路であり、アップ/ダウンカウンタ(5)は、増分信号(INC)を受け取るように結合された第1の入力、及び減分信号(DEC)を受け取るように結合された第2の入力を有する。代数的加算回路(3)は、PWM出力信号(PWMOUT)のデューティサイクルがPWM入力信号(PWMIN)のデューティサイクルに等しい場合、増分信号(INC)又は減分信号(DEC)のいずれも生成しない。
【0025】
一実施形態において、代数的加算回路(3)は第1の反転回路(22)を含むデジタル回路であり、第1の反転回路(22)は、PWM出力信号(PWMOUT)を受け取るように結合された入力を有する。第1の論理AND回路(25)が、PWM出力信号(PWMOUT)を受け取るように結合された第1の入力を有する。第2の反転回路(24)が、PWM入力信号(PWMIN)を受け取るように結合された入力を有する。第2の論理AND回路(23)が、PWM入力信号(PWMIN)を受け取るように結合された第1の入力を有する。第1の論理AND回路(25)の第2の入力が、第2の反転回路(24)の出力に結合され、第2の論理AND回路(23)の第2の入力が、第1の反転回路(22)の出力を受け取るように結合される。第1の論理AND回路(25)及び第2の論理AND回路(23)は、それぞれ、増分信号(INC)及び減分信号(DEC)を生成する。
【0026】
一実施形態において、PWM生成器回路(9)は、システムクロック信号(fsys)に応答してランプ信号(VRAMP)を生成するためのランプ生成器回路(33)と、ランプ信号(VRAMP)を第1のデューティサイクル信号(Duty[7:0]又はGenDuty[5:0])と比較し、それに従ってPWM出力信号(PWMOUT)を生成するためのコンパレータ(37)とを含む。一実施形態において、ランプ生成器回路(33)は、ランプ信号(VRAMP)のデジタル表現を生成し、コンパレータ(37)はデジタルコンパレータである。
【0027】
一実施形態において、PWM回路は、第1のデューティサイクル信号(Duty[7:0])の補間された表現である第2のデューティサイクル信号(GenDuty[5:0])を生成するための補間回路要素(7)を含む。一実施形態において、PWM生成器回路(9A)は、周波数は等しいが異なるデューティサイクルを有する複数のPWM信号(18)を生成し、補間回路要素(7A)は、平均デューティサイクルを提供するために、要求されたPWMデューティサイクルに従って複数のPWM信号の所定のパターンを選択し、補間回路要素(7A)は、出力マルチプレクサ(20)によって複数のPWM信号の所定のパターンを選択する。
【0028】
一実施形態において、本発明は、入力周波数(fPWMIN)を有するPWM入力信号(PWMIN)に応答して、出力周波数(fPWM)を有するPWM出力信号(PWMOUT)を生成するための方法を提供する。この方法は、PWM入力信号(PWMIN)の値がPWM出力信号(PWMOUT)の対応する値を超える場合に増分信号(INC)を生成すること、及びPWM入力信号(PWMIN)の値がPWM出力信号(PWMOUT)の対応する値より小さい場合に減分信号(DEC)を生成することと、各増分信号(INC)に応答して第1のデューティサイクル信号(Duty[7:0])の値を増加させることにより、及び各減分信号(DEC)に応答して第1のデューティサイクル信号(Duty[7:0])の値を減少させることにより、PWM入力信号(PWMIN)のデューティサイクルを表す第1のデューティサイクル信号(Duty[7:0])を生成することと、PWM生成器回路(5)によって、第1のデューティサイクル信号(Duty[7:0])に応答してPWM出力信号(PWMOUT)を生成することとを含む。
【0029】
一実施形態において、この方法は、デジタル代数的加算回路(3)によって、PWM出力信号(PWMOUT)をPWM入力信号(PWMIN)と比較することを含む。
【0030】
一実施形態において、この方法は、増分(INC)及び減分(DEC)信号に応答してアップ/ダウンカウンタを動作させることにより、第1のデューティサイクル信号(Duty[7:0])を生成することを含む。
【0031】
一実施形態において、この方法は、第1のデューティサイクル信号(Duty[7:0])の補間された表現である第2のデューティサイクル信号(GenDuty[5:0])を生成することを含み、ステップ(c)は、PWM生成器回路(5)により、第2のデューティサイクル信号(GenDuty[5:0])に応答してPWM出力信号(PWMOUT)を生成することを含む。
【0032】
一実施形態において、本発明は、入力周波数(fPWMIN)を有するPWM入力信号(PWMIN)に応答して、出力周波数(fPWM)を有するPWM出力信号(PWMOUT)生成するためのPWM回路を提供する。このPWM回路は、PWM出力信号(PWMOUT)をPWM入力信号(PWMIN)と比較するため、及びPWM入力信号(PWMIN)の値がPWM出力信号(PWMOUT)の対応する値を超える場合に増分信号(INC)を生成するため、及びPWM入力信号(PWMIN)の値がPWM出力信号(PWMOUT)の対応する値より小さい場合に減分信号(DEC)を生成するための手段(3)、代数的加算回路(3)により生成された各増分信号(INC)に応答してデューティサイクル信号(Duty[7:0])の値を増加させることにより、及び各減分信号(DEC)に応答してデューティサイクル信号(Duty[7:0])の値を減少させることにより、PWM入力信号(PWMIN)のデューティサイクルを表すデューティサイクル信号(Duty[7:0])を生成するための手段(5)、及びPWM生成器回路(5)によって、デューティサイクル信号(Duty[7:0])に応答してPWM出力信号(PWMOUT)を生成するための手段(9)を含む。
【図面の簡単な説明】
【0033】
図1】PWM入力信号の入力周波数に依存しない出力周波数を有し、PWM入力信号と同じデューティサイクルを有する、PWM出力信号を生成するPWM回路のブロック図である。
【0034】
図2図1のPWMIN、PWMOUT、及び積分器出力信号の波形を示す。
【0035】
図3図1のPWMINデューティサイクル、PWMOUTデューティサイクル、及びDuty[7:0]デューティサイクル制御信号の波形を示す。
【0036】
図4A図1の、それぞれ、ブロック3及びブロック5で用いられ得る、既知の信号比較回路及び既知の積分器回路要素のブロック図である。
【0037】
図4B図4Aのブロック5の好ましいデジタル実装を示す。
【0038】
図5図1のブロック15で用いられ得る、補間器及び出力マルチプレクサを含む既知のPWM生成器回路要素のブロック図である。
【0039】
図6】PWM出力信号を生成する、別の従来手法のブロック図である。
【0040】
図7図1のブロック9で用いられ得る従来のPWM生成器のブロック図である。
【発明を実施するための形態】
【0041】
本発明は、ユーザが供給する入力のPWM入力信号の周波数に依存しない、PWM出力信号(電気モータを駆動するPWM信号等)の周波数を制御するデューティサイクルシンセサイザ回路を含むPWM制御回路を提供する。PWM入力信号とPWM出力信号との間のいかなるデューティサイクル差も、事実上、モータにおける過度に急激な加速又は急激な減速を防止するために充分にフィルタリング又は平滑化され、そのため、電源とPWM制御回路により制御されるモータとの間の、如何なる大きく急速なエネルギー交換も防止される。
【0042】
図1は、周波数fPWMINを有するユーザ供給PWM入力信号PWMINに実質的に依存しない周波数fPWMを有するPWM出力信号PWMOUTを生成することができるPWM制御回路1のブロック図を示す。PWM制御回路1はデジタルデューティサイクルシンセサイザ回路1Aを含み、デジタルデューティサイクルシンセサイザ回路1Aは、信号比較回路又は「デルタ」回路3、積分器6、補間器7、及びPWM生成器回路9を含む。(好ましくはシグマデルタトポロジー回路要素が用いられるため、用語「デルタ」が用いられる。)デルタ回路3は、PWMINを受け取る(+)入力、及びフィードバック信号としてPWMOUTを受け取る(−)入力を有する。デルタ回路3は、PWMINがPWMOUTより大きい場合、導体4A上に「増分」又は「+1」信号INCを生成し、PWMINがPWMOUTより小さい場合、導体4Bに「減分」又は「−1」信号DECを生成する。PWMINがPWMOUTに等しい場合は、デルタ回路3は、増分信号又は減分信号のいずれも生成しない。次の真理値表はこの動作を示す。
【表1】
増分導体4A及び減分導体4Bが、従来のアップ/ダウンカウンタとして実装され得るデジタル積分器5の対応する入力に接続される。
【0043】
図1の例において、積分器5は、22ビットのアップ/ダウンカウンタであり得る。その最上位8ビットは、積分器出力信号Duty[7:0]として受け取られる。積分器5の出力信号Duty[7:0]はバス6上に生成され、バス6は、Duty[7:0]を受け取るように結合された入力を有する随意的なデジタル補間回路7を含む「補間及びPWM生成器回路」15の入力に接続される。補間及びPWM生成器回路15は、要求されたデューティサイクルを有するPWM入力信号PWMINを、PWMINとは異なる周波数を有するがPWMINと正確に同じデューティサイクルを有するPWM出力信号PWMOUTに変換する、単一の回路であると考えられ得る。
【0044】
補間回路7は、5ビットのデジタル出力信号GenDuty[5:0]をデジタルバス8上に生成する。また、補間及びPWM生成器回路15は、補間されたデューティサイクル信号GenDuty[5:0]を受け取るようにデジタルバス8に接続された入力を有する従来のPWM生成器9を含む。応答して、PWM生成器9は、デジタルバス10上にPWMOUTを生成し、デルタ回路3の(−)入力にPWMOUTをフィードバックし、それによって、事実上、調整可能な時定数又はコーナー周波数を有する、負のデジタルフィードバックループを形成する。この例では、バス8上の信号GenDuty[5:0]は、バス6上のデューティサイクル分解能信号Duty[7:0]よりビット数が2少なく、余剰の2ビットは、増加されたデューティサイクル分解能を達成するための補間のために用いられる。また、デジタルバス10は、従来のモータ駆動回路11の入力に接続され、モータ駆動回路11の出力は電気モータ12を制御する。なお、出力周波数は、PWM制御回路1が用いられるシステムの要件に従った固定点に設計され、PWM入力周波数はPWM出力周波数より下又は上のいずれでもあり得るが、出力デューティサイクルは入力デューティサイクルに正確に等しく保たれることに留意されたい。
【0045】
信号Duty[7:0]は、アップ/ダウンカウンタ5の22ビット出力から、任意の特定の時点で抽出され、PWMIN、のデューティサイクルを表す。信号GenDuty[5:0]は、その時点におけるPWMOUTのデューティサイクルを表し、制御する。PWMINとPWMOUTとの間のデューティサイクルの差は、デルタ回路3によって特定され、事実上デューティサイクル差がある場合、上述の増分信号INC又は減分信号DECのいずれかに変換される。(確率論によって特定される手法において、PWMINとPWMOUTとの間の差はPWMINとPWMOUTとの間のデューティサイクル差に関連する。基本的な考え方は、デルタ回路3の出力によって表されるデューティサイクル差が無作為にサンプリングされるとき、「1」がサンプリングされる可能性は、PWMINのデューティサイクルと同じであるということである。相関のない2つの信号が無作為にサンプリングされる場合、これら2つの信号の無作為のサンプリングが続くとすると、確率差はデューティサイクル差と同じである。)
【0046】
このように、PWM入力デューティサイクルがPWM出力デューティサイクルより大きい任意の時間インターバルの間、増分(+1)信号の数は、減分(−1)信号の数を超え、その結果、積分器(アップ/ダウンカウンタ)5の出力は増加し続ける。反対に、PWM入力デューティサイクルがPWM出力デューティサイクルより小さい任意のインターバルの間、増分信号の数は、減分信号の数より少なく、その結果、アップ/ダウン積分器カウンタ5の出力は減少し続ける。PWMINのデューティサイクルがPWMOUTのデューティサイクルに等しい任意のインターバルの間、増分信号の数は、減分信号の数に等しくなり、そのため積分器5の出力は変化しない。PWMINとPWMOUTが、適切に長い時間インターバルに亘って同じデューティサイクルであるが異なる周波数を有する場合、その時間インターバルに亘って増分パルスの数と減分パルスの数が等しくなり、PWMIN及びPWMOUTのデューティサイクルは「平衡されている」とみなされる。
【0047】
フィードバックループが設定されると、即ち、入力PWM信号と出力PWM信号との間にデューティサイクル差がないとき、アップ/ダウンカウンタ5により生成された「抽出された」出力値Duty[7:0]は、PWM入力信号のデューティサイクルを表す。また、信号Duty[7:0]は、補間された出力信号GenDuty[5:0]をPWMOUT信号に変換するPWM生成器9のための制御信号でもある。入力及び出力PWM信号は同じデューティサイクルを有し、8ビットDuty信号Duty[7:0]は出力デューティサイクルを制御するため、Duty[7:0]は、PWM制御回路1の要求された入力デューティサイクル及び出力デューティサイクルの両方を表す。フィードバックループは、緊密に平衡されたPWMIN及びPWMOUTのデューティサイクルを保つように動作する。即ち、フィードバックループが「飽和される」とき、PWMIN及びPWMOUTのデューティサイクル間で所望の平衡又は均衡が達成されている。
【0048】
なお、図1の補間回路7は、常に必要であるわけではないが、PWMOUTのデューティサイクル分解能を増加させるために用いられ得ることを理解すべきである。幾つかの例では、アップ/ダウンカウンタ5の出力がPWM生成器9の入力に直接的にフィードされてもよい(そして負のフィードバックループのフィルタリングも有益のままであろう)。
【0049】
PWMOUTのデューティサイクルの伝送関数は下記の式で表され得る。
H(s)={A・A・(1/s)}/[1+{A・A・(1/s)}]
=1/[1+{s/(A・A)}]
この式は、PWMINとPWMOUTのデューティサイクル間の差又は不一致が、サンプリングゲイン係数Aで積分されることを示している。サンプリングゲイン係数Aは、PWMINの周波数とは相関していないサンプリングクロック周波数fsysを制御することによって調整され得る。積分器(アップ/ダウンカウンタ)5の22ビット出力の8MSBビットを用いることは、アップ/ダウンカウンタ出力を別のゲイン係数Aで除することと等価である。上述のデューティサイクル不一致伝送関数は、負のフィードバックループが一次ローパスシステムであることを示す。項1/sは、積分器5の伝送関数である。ゲイン係数Aを調整することは、応答時間を変更し得、したがって、デューティサイクル不一致伝送関数に関連づけられるコーナー周波数を変更し得る。
【0050】
アップ/ダウン積分器カウンタ出力のビットの数22に対する「抽出された」積分器出力ビットの数8の比は、ゲイン係数Aに等しい。Aは、例えば、アップ/ダウンカウンタを20ビットカウンタとして提供し、更に、PWMINのデューティサイクルを表すために8MSPビットを抽出することによって、調整され得る。これは、上述の伝送関数の時定数を低減するであろう。項A×Aは、フィードバックループの時定数を制御し、従って、ローパスフィルタリング関数のコーナー周波数も制御する。サンプリングゲイン係数Aは、システムクロック周波数fsysによって制御される。
【0051】
図2は、アップ/ダウンカウンタ5によって生成される、PWMIN、PWMOUT、及び22ビット出力の波形を含む。PWMIN波形は相対的に低い周波数を有し、PWMOUT波形は実質的に一層高い周波数を有し、また、PWMINのューティサイクルとの「平衡されて」いないデューティサイクルを有する。図2の例から、アップ/ダウンカウンタ5の出力の値は、そのサイクルの初めと終わりにおいて22ビット積分器/カウンタ5の出力値を比較することによって、PWMINの1サイクルの後、減少したことがわかる。積分器/カウンタ出力値は、それが、均衡値に到達し、PWMIN及びPWMOUTのデューティサイクルを効果的に平滑化する又は等しくさせるまで減少し続ける。
【0052】
これは、上述した、PWMIN及びPWMOUTのデューティサイクルの差に起因する、駆動されるモータの大きく急激な加速及び/又は減速の問題を実質的に解消し、従って、関連する、モータの減速に関連付られるエネルギーを電源システムにダンプする問題、及び電源電圧における潜在的に有害なスパイクをもたらす問題も解消する。
【0053】
図3は、信号「PWMINデューティサイクル」、「PWMOUTデューティサイクル」、及び積分器出力Duty[7:0]の波形を示す。「A」で示される時間におけるPWMINの急峻なステップ増加が、PWMINのデューティサイクルを表す信号「PWMINデューティサイクル」におけるステップ応答を生成する。この「PWMINデューティサイクル」のステップ応答は、アップ/ダウンカウンタ5の計数に対応し、「PWMOUT」のデューティサイクルを表す「PWMOUTデューティサイクル」波形を生成させる。制限された分解能にため、即ち、「PWMOUTデューティサイクル」を調整するために用いられ得るビット数が制限されているため、「PWMOUTデューティサイクル」波形は、小ステップ増加のシーケンスとして現れ、典型的なRC(レジスタ−キャパシタ)回路の応答のものと類似する外観を有する。そのため、「PWMOUTデューティサイクル」波形は、特性時定数、及び対応するコーナー周波数を有するRC回路応答に類似する方式で「PWMINデューティサイクル」波形に従う。即ち、信号「PWMINデューティサイクル」がフィルタリングされ、関連付けられる時定数が計算され得る。更に、時定数及びコーナー周波数は、上述のように、回路パラメータを変更することによって、調整又はプログラミングされ得る。
【0054】
ローパスフィルタリングは、PWMデューティサイクルシンセサイザ回路1の上述した負のデジタルフィードバックループの動作により達成される。このループは、フィルタリングの多くに貢献する積分器/カウンタ5を含む。Duty[7:0]波形及び「PWMOUTデューティサイクル」波形の応答により示される特性は、関連付られる時定数及びコーナー周波数を有し、それらは、種々のモータを駆動するために適するように調整又はプログラミングされ得る。プログラム可能なローパスフィルタリング関数は、急激な減速又は任意の特定のブレーキングを防止するように、およびそれにより、電気モータの機械的エネルギーの、電源へ急速にダンプされる電気的エネルギーへの変換を防止するように、設定され得る。
【0055】
後述する図4A図4B図5、及び図6は、先行技術のPWMデューティサイクルシンセサイザ回路に用いられており、図1に示す種々のブロックを実装するために用いられ得る、既知の回路要素の詳細を示す。図4Aを参照すると、デルタ回路3のシンプルな従来の実装が示されており、デルタ回路3は、PWMOUTを受け取るように接続された入力を有するインバータ22を含む。インバータ22の出力は、ANDゲート23の一方の入力に接続され、ANDゲート23の出力は増分導体4Aに接続される。ANDゲート23の他方の入力は、PWMINを受け取るように接続される。別のインバータ24が、PWMINを受け取るように接続された入力、及びANDゲート25の一方の入力に接続された出力を有する。ANDゲート25の別の入力は、PWM0UTを受け取るように接続され、ANDゲート25の出力は減分導体4Bに接続される。
【0056】
また、図4Aは積分器5を含み、積分器5は、上述したようにアップ/ダウンカウンタであり得るか、又はアナログ積分器であり得る。図4Bは、積分器5の実装として用いられ得る従来のアップ/ダウンカウンタ5Aを示す。アップ/ダウンカウンタ5Aの増分入力INCが、ANDゲート23により導体4A上に生成された増分信号を受け取るように接続され、アップ/ダウンカウンタ5Aの減分入力DECが、ANDゲート25により導体4B上に生成された減分信号を受け取るように接続される。
【0057】
図5は、図1の補間及びPWM生成器回路15の一実装のブロック図を示し、補間及びPWM生成器回路15は、周波数fsysを有する導体17上のシステム基準クロックによってクロックされる従来のPWM生成器回路9を含む。従来のPWM生成器回路9Aにより生成されたデジタル出力信号は、デジタルバス18上に生成され、同じ周波数を有するが異なるデューティサイクル範囲を有する多数のPWM信号を含む。バス18上の信号は内部信号である。図5の導体10上の信号は、図1のPWMOUTと同じであり、図1のデルタ回路3の(−)入力にフィードバックされ得る。バス18は、従来のマルチプレクサであり得る出力マルチプレクサ20の入力の一セットに結合される。また。図5の補間器及びPWM生成器回路15は、図6に示すように補間器7Aを含む。
【0058】
バス6上のDuty[7:0]信号は、PWM生成器9Aによりバス10上に生成されたPWMOUT信号、及び出力マルチプレクサ20により導体10上に生成されたPWM信号の種々の異なるデューティサイクルを制御する。補間器7Aの入力が、アップ/ダウンカウンタ5からのバス6上のDuty[7:0]の2ビット[1:0]を受け取り、Duty[7:0]の他のビット[7:2]は、内部バス18上に生成される異なるデューティサイクルを有するPWM信号を特定するために、PWM生成器9Aへの入力として提供される。補間器7Aは、バス18上の異なるデューティサイクルPWM信号のどれが導体10に多重化されるかを制御する。フィードバックループが安定しているとき、PWMOUTのデューティサイクルは、PWMINのデューティサイクルと正確に同じになる。補間器7Aの出力は、バス19上のデジタル信号「PWM生成器アドレス」であり、バス19は出力マルチプレクサ20のチャネルセレクタ入力に接続される。そのため、補間器7Aは、デジタルバス18上にPWM生成器9Aにより生成される、同じ周波数を有するが僅かに異なるデューティサイクルを有するPWM信号の所望のパターンを選択するための選択コードを生成する。バス10上に生成されるマルチプレクサ20の出力はPWMOUTである。図5の回路要素15は、8ビットデューティサイクル情報Duty[7:0]を、PWMOUTのための、フィルタリングされた又は平滑化されたデューティサイクルに変換し得る。
【0059】
図6において、補間器回路7Aは特定の例のための本発明の一例に含まれており、この例において、PWM制御回路1が、たまたまPWMデューティサイクル分解能の5ビットのみをサポートすることが可能な特定のSOC(システムオンチップ)集積回路に含まれる。図6の設計は、正のサイクル時間を計数するためにカウンタを用いてPWMOUTを生成する、別の従来の手法を提供する。図6は、図5の補間器7Aの既知の実装のブロック図を示す。補間器7Aは、2ビット補間マルチプレクサ28、及び補間パターン状態機械29を含む。7ビット信号「要求されたPWMデューティサイクル[6:0]」が、デジタルバス6(図1)上に生成され、補間パターン状態機械29の2つの入力に結合される。具体的には、デジタルバス6上に存在するデジタルワードの最上位MSBビット[6:2]は、5つのバス導体27上の5ビット信号「PWM Address Low」として、補間マルチプレクサ28の第1の入力チャネルに提示され、バス6上のデジタルワードの同じビットは加算器30に提示される。加算器30は、付加ビットをPWM Address Lowに加算することによって、入力PWMアドレスの「1ビット高い」アドレスを生成して、補間マルチプレクサ28の別の入力チャネル上に5ビット信号「PWM Address High」を生成する。より具体的には、バス6上のデジタルワードの最下位2LSBビット[1:0]が、補間パターン状態機械29の2つの入力に印加される。補間パターン状態機械29は、補間マルチプレクサ28のチャネル選択入力に1ビット入力を生成して、デジタルバス19上に5ビットPWM生成器アドレス信号又はコードとしてPWM Address Low又はPWM Address Highの所定の連続パターンを生成させるようにする。
【0060】
図6の補間器回路要素7Aは、このようにして、「要求されたPWMデューティサイクル」の7MSBビットを受け取る。異なるマルチプレクサチャネル入力間の、即ち、「PWM Address Low」及び「PWM Address High」の間の選択又は切り替えを行なうために、固定された補間パターン状態機械29が用いられる。これは、5ビットデューティサイクル分解能を(2ビット分)、7ビットのPWMデューティサイクル分解能に効果的に拡張する。PWM生成器9Aは出力マルチプレクサ20と共に、周波数fPWMと、システムクロック信号周波数fsys及び出力PWM周波数fPWM間の周波数スパンにより制限されるデューティサイクル分解能とを有するPWM生成器アドレス出力信号を提供する。補間器7A及び出力マルチプレクサ20は、PWM生成器アドレス入力を補間することによって、デューティサイクル分解能を増加するように動作する。図6の補間器回路要素7Aは、バス6上のPWMデューティサイクル信号[6:0]によって選択可能な32個の候補となる信号のすべてを選択し、補間マルチプレクサ28を用いてPWM生成器アドレスをバス19上に生成する。
【0061】
補間のない従来のPWM生成器では、所与のPWMデューティサイクルのためのMUX入力に対し1つチャネルのみ選択される。より高いデューティサイクル分解能を得るために、図5の補間器7Aは、インターリーブパターンで2つの隣接するチャネルを選択する機能を提供するように設計される。これらのパターンは、所望の一層高い平均デューティサイクル分解能、即ち、一層小さいデューティサイクルステップを有するデューティサイクル分解能、を達成するように設計される。
【0062】
図7は、図1の従来のPWM生成器9の簡略化されたブロック図を示す。図7のPWM生成器9は、導体10上のPWMOUTを受け取るアナログランプ生成器33を含む。PWMOUTに応答してランプ生成器33により生成された出力信号VRAMPのデジタル表現が6ビットバス35上に提供され、それはデジタルコンパレータ37の入力に提供される。デジタルコンパレータ37の他方の入力は、バス8上の6ビットデューティサイクル信号GenDuty[5:0]を受け取り、この信号は、図1では、所望のPWM出力信号PWMOUTの所望のデューティサイクルの補間された表現である。デジタルコンパレータ37は、所望のPWM出力信号PWMOUTを生成する。
【0063】
上述のPWMデューティサイクルシンセサイザ回路は、入力周波数を有するPWM入力信号に応答して、入力周波数に依存しない出力周波数を有するPWM出力信号を生成し得る。典型的に、出力周波数は入力周波数より大きい。PWM出力信号は、ユーザのPWM制御信号周波数に依存せずに、例えば、モータ駆動回路を制御するために典型的に用いられる。PWMデューティサイクルシンセサイザは、PWM出力信号のデューティサイクルを、PWM入力信号のデューティサイクルに本質的に等しくさせるように動作する。即ち、PWM入力信号のデューティサイクルを定義するデューティサイクル情報は、PWM出力信号のデューティサイクルをPWM入力信号のデューティサイクルに等しくさせるように、事実上、いかなる分解能の損失もなく転送される。
【0064】
従って、上述のPWMデューティサイクルシンセサイザ回路は、制御されるモータが、モータの回転において突然急激な減速及び/又は加速を起こすことを防止し得る。これは、PWM入力信号と、PWM入力信号に応答して生成されたPWM出力信号のデューティサイクルとの間のデューティサイクル差に起因する、PWM制御電気モータと電源との間のエネルギーの急激な移動の発生を防止する。上述のPWMデューティサイクルシンセサイザ回路は、最新の先行技術に比べて、設計の複雑性が一層低く電力消費が一層低い、実質的に一層小型で一層安価な集積回路において実装され得る。
【0065】
本発明を幾つかの特定の実施形態を参照して説明してきたが、当業者であれば、本発明の真の趣旨及び範囲を逸脱することなく、本発明の説明した実施形態に種々の変更が可能であろう。特許請求の範囲に記載されたものとわずかに異なるが、特許請求の範囲に記載されたものと同じ結果を達成するため実質的に同じ方法で、それぞれ、同じ機能を実質的に実行する要素又は工程は全て本発明の範囲に包含されることを意図している。例えば、デルタ回路3、積分器5、及びPWM生成器9のアナログ実装が用いられてもよい。なお、開示されたANDゲートは、論理「AND」機能を実行し得る論理回路要素であればいかなる種類の論理回路要素によって実装されてもよいことに留意するべきである。
図1
図2
図3
図4A
図4B
図5
図6
図7