特許 6679317 信号供給回路及び表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6679317

(24)【登録日】2020年3月23日

(45)【発行日】2020年4月15日

(54)【発明の名称】信号供給回路及び表示装置

(51)【国際特許分類】

   G09G 3/36 20060101AFI20200406BHJP

   G09G 3/20 20060101ALI20200406BHJP

【ＦＩ】

   G09G3/36

   G09G3/20 612U

   G09G3/20 621A

   G09G3/20 623D

   G09G3/20 623G

   G09G3/20 623J

   G09G3/20 631H

   G09G3/20 650M

【請求項の数】13

【全頁数】29

(21)【出願番号】特願2016-4077(P2016-4077)

(22)【出願日】2016年1月13日

(65)【公開番号】特開2017-125903(P2017-125903A)

(43)【公開日】2017年7月20日

【審査請求日】2018年10月30日

(73)【特許権者】

【識別番号】502356528

【氏名又は名称】株式会社ジャパンディスプレイ

(74)【代理人】

【識別番号】110001737

【氏名又は名称】特許業務法人スズエ国際特許事務所

(72)【発明者】

【氏名】仲尾 貴之

(72)【発明者】

【氏名】島 武弘

【審査官】 武田 悟

(56)【参考文献】

【文献】 特開２０１３−５７８５３（ＪＰ，Ａ）

【文献】 特開２００８−２２７６０９（ＪＰ，Ａ）

【文献】 特開２０１２−１９４５８２（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１１／００８４９９０（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０９Ｇ ３／００ − ３／３８

(57)【特許請求の範囲】

【請求項1】

複数の副画素からなる画素にメモリを有する表示装置に用いられ、動作モード制御するモード制御回路を含む信号供給回路であって、
前記モード制御回路により、
前記複数の副画素用のデジタルデータを前記メモリに供給する、第１モードと第２モードとに選択的に切り替えられ、
第１モードは、外部からｎ個の前記副画素に対応する第１映像データを受け取り、前記第１映像データに基づいてｎ個の前記副画素用のデジタルデータを前記メモリに供給するモードであり、
第２モードは、外部から前記ｎ個よりも少ないｍ個の前記副画素に対応する第２映像データを受け取り、前記第２映像データに基づいてｎ個の前記副画素用のデジタルデータを前記メモリに供給するモードであり、
前記第１映像データ及び前記第２映像データはシリアルデータであり、前記シリアルデータを前記複数の副画素に対応するデジタルデータにパラレル変換するパラレル変換部を有し、
前記パラレル変換部は、ｎ個のラッチ回路と、
前記ラッチ回路のラッチタイミングを制御するｎ個の制御レジスタと、を備え、
前記第１モードのときｎ個の前記制御レジスタで、前記制御レジスタの転送データの巡回路を構成し、前記第２モードのときｍ個の制御レジスタで、前記制御レジスタの転送データの巡回路を構成する、信号供給回路。

【請求項2】

前記モード制御回路が、前記第１映像データと前記第２映像データを受け取ることに先行して、モード制御データを受け取る、請求項１記載の信号供給回路。

【請求項3】

前記ｎ個のラッチ回路のパラレル出力データを前記ｎ個の前記複数の副画素用のデジタルデータに変換するラインデータ変換回路と、
を備える、請求項１又は２に記載の信号供給回路。

【請求項4】

前記モード制御回路が、前記第２モードのとき前記ｎの制御レジスタのうちの一部の制御レジスタの動作を非アクティブに切り替える、請求項１ないし３のいずれか１項に記載の信号供給回路。

【請求項5】

前記第１モードの前記第１映像データは、赤、緑、青、白用の映像データから成り、
前記第２モードの前記第２映像データは、赤、緑、青用の映像データから成り、
前記第２モードでは前記ラインデータ変換回路が、前記赤、緑、青用の映像データから、白用の映像データを生成する、請求項３と請求項４のいずれか１項に記載の信号供給回路。

【請求項6】

前記第１モードの前記第１映像データは、赤、緑、青、白用の映像データ又はシアン、マゼンタ、黄、白用の映像データから成る、
請求項１と請求項２のいずれか１項に記載の信号供給回路。

【請求項7】

前記第１モード又は前記第２モードにおいて、前記パラレル変換部は、前記ｎ個の前記第１映像データ又は前記ｍ個の前記第２映像データを１個の映像データ単位に変換する、請求項１に記載の信号供給回路。

【請求項8】

画素にメモリを有する表示装置であって、
前記画素を構成する複数の副画素と、
前記複数副画素にデジタルデータを供給する信号供給回路と、
前記デジタルデータが供給される、前記画素に配置されたメモリと、
前記メモリに記憶された前記デジタルデータによって電位が供給される画素電極と、を備え、
前記信号供給回路は、第１モードと第２モードとを有し、
第１モードは、外部からｎ個の前記副画素の第１映像データを受け取り、前記第１映像データに基づいてｎ個の前記副画素用のデジタルデータを前記メモリに供給するモードであり、
第２モードは、外部から前記ｎ個よりも少ないｍ個の前副画素に対応する第２映像データを受け取り、前記第２映像データに基づいてｎ個の前記複数の副画素用のデジタルデータを前記メモリに供給するモードであり、
前記第１映像データ及び前記第２映像データはシリアルデータであり、前記シリアルデータを前記複数の副画素に対応するデジタルデータにパラレル変換するパラレル変換部を有し、
前記パラレル変換部は、ｎ個のラッチ回路と、
前記ラッチ回路のラッチタイミングを制御するｎ個の制御レジスタと、を備え、
前記第１モードのときｎ個の前記制御レジスタで巡回路を構成し、前記第２モードのときｍ個の制御レジスタで巡回路を構成する、
表示装置。

【請求項9】

前記複数の副画素としての第１副画素と第２副画素と第３副画素と第４副画素と、を備え、
前記第１モードは、前記第１副画素と前記第２副画素と前記第３副画素と前記第４副画素に対応した前記第１映像データを受け取り、前記第１映像データに基づいて前記第１副画素と前記第２副画素と前記第３副画素と前記第４副画素用のデジタルデータを前記メモリに供給するモードであり、
前記第２モードは、前記第１副画素と前記第２副画素と前記第３副画素に対応した前記第２映像データを受け取り、前記第２映像データに基づいて前記第１副画素と前記第２副画素と前記第３副画素と前記第４副画素用のデジタルデータを前記メモリに供給するモードである、請求項８に記載の表示装置。

【請求項10】

前記複数の副画素に対応するデジタルデータを前記メモリに供給する第３モードをさらに有し、
前記第３モードは、外部から前記第２映像データを受け取り、前記第２映像データに基づいてｍ個の前記副画素のデジタルデータを前記メモリに供給するモードである、請求項８と請求項９のいずれかに記載の表示装置。

【請求項11】

前記複数の副画素に対応するデジタルデータを前記メモリに供給する第３モードをさらに有し、
前記第３モードは、外部から前記第２映像データを受け取り、前記第２映像データに基づいて一部の前記複数の副画素のデジタルデータを供給するモードであり、
前記第３モードは、前記第１副画素と前記第２副画素と前記第３副画素に対応した前記第２映像データを受け取り、前記第２映像データに基づいて前記第１副画素と前記第２副画素と前記第３副画素用のデジタルデータを前記メモリに供給するモードである、請求項８又は９に記載の表示装置。

【請求項12】

外部からのビット制御信号によって、前記第２モードと前記第３モードとを切り替える、請求項１０乃至１１のいずれかに記載の表示装置。

【請求項13】

外部からのラッチ数制御信号によって、前記第１モードと前記第２モードとを切り替える、請求項８乃至１２のいずれかに記載の表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

この実施形態は、信号供給回路及び表示装置に関する。

【背景技術】

【0002】

色表示可能な液晶表示装置において、表示パネルは、複数の画素が行方向（以下Ｘ方向と称する）と列方向（以下Ｙ方向と称する）とに配列されている。Ｘ方向は、Ｙ方向と交差する方向である。各画素は、それぞれカラーフィルタを備えており、赤色（Ｒ）副画素、緑色（Ｇ）副画素、及び青色（Ｂ）副画素として動作する。

【0003】

近年、表示パネルにおいて、表示輝度を向上する手法が提案されている。一例として、Ｒ副画素、Ｇ副画素、Ｂ副画素、及び、白色（Ｗ）副画素が行方向に沿って所定の順番で配置され、この１セットが１つの画素を構成しているものがある。白色（Ｗ）副画素は、Ｒ副画素、Ｇ副画素、Ｂ副画素と比べて光の利用効率が高く、その透過率はＲ副画素、Ｇ副画素、Ｂ副画素の透過率の約３倍である。このために複合色単位画素の中に、白色画素（Ｗ）が利用されると、表示装置の表示輝度を上げることができる。

【0004】

一方、表示パネルに映像データ（画像データと称してもよい）を供給する外部装置としては、Ｒ、Ｇ、Ｂ映像信号を出力するものが多い。つまり従来の外部装置は、Ｗ副画素のためのＷ映像信号を出力しない。これは、一般的には映像信号がＲ、Ｇ、Ｂ映像信号で構成されるからである。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０１３−１８６２９４号公報

【特許文献2】特開２０１４−１８６２８３号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

上記した新型の表示パネルと前記外部装置とを一体化した液晶表示装置が制作される場合、以下のような新たな課題が生じる。
（１）Ｗ映像信号を生成するために新たな変換回路を必要とする。また
（２）変換回路を設けた場合１画素を構成する副画素が、３個（Ｒ、Ｇ及びＢ副画素）から４個（Ｒ、Ｇ、Ｂ及びＷ副画素）に増えるために、駆動に必要なデータ数が増加する。この結果、データの送信時間が長くなるとともに、消費電力も増大する、
（３）勿論、データ処理プロセスも煩雑となる。

【0007】

そこで、本実施形態によれば、外部装置の性能に応じて、表示パネルに対するデータ供給方法を工夫することで、データ転送速度の高速化、消費電力の低減化を実現する信号供給回路及び表示装置を提供することを目的とする。

【課題を解決するための手段】

【0008】

一実施形態は、画素にメモリを有する表示装置に用いられ、動作モードを制御するモード制御回路を含む信号供給回路であって、前記モード制御回路により、
前記画素を構成する複数の副画素用のデジタルデータを前記メモリに供給する、第１モードと第２モードとに選択的に切り替えられ、
第１モードは、外部からｎ個の前記副画素に対応する第１映像データを受け取り、前記第１映像データに基づいてｎ個の前記副画素のためのデジタルデータを前記メモリに供給するモードであり、
第２モードは、外部から前記ｎ個よりも少ないｍ個の前記副画素に対応する第２映像データを受け取り、前記第２映像データに基づいてｎ個の前記副画素のためのデジタルデータを前記メモリに供給するモードである、信号供給回路を提供するものである。

【図面の簡単な説明】

【0009】

【図1】図１は一実施形態である信号供給回路及び表示装置の全体的構成を概略的に示す図である。

【図2A】図２Ａはメモリを有する画素の基本構成を示す回路図である。

【図2B】図２Ｂはメモリを有する画素において、メモリにデータが書き込まれる際の動作例を示す図である。

【図3】図３はメモリを有する画素にデータが保持された期間（表示期間）の状態例を示す図である。

【図4】図４はメモリを有する画素にデータが保持された期間（表示期間）の動作例を説明するために示した波形及び保持データの例を示す図である。

【図5】図５は図２Ａの回路構成をさらに具体化して示す回路図である。

【図6】図６は、一実施形態である信号供給回路及び表示装置において、特に制御装置内の構成要素を示す図である。

【図7】図７は、制御装置内の信号供給回路の第１の動作形態を示す図である。

【図8】図８は、制御装置内の信号供給回路の第２の動作形態を示す図である。

【図9】図９は、制御装置内の信号供給回路の第３の動作形態を示す図である。

【図10】図１０は、ライン変換回路内のデータ変換部の構成例を示す図である。

【図11A】図１１Ａは、信号供給回路が４ビットモード、３ビットモード、１ビットモード、その他で動作する場合の、シリアルパラレル変換されたデータＤ１に対する各スイッチＳＷ３１，ＳＷ３２，ＳＷ３３，ＳＷ３４のオンオフ状態を示す図である。

【図11B】図１１Ｂは、信号供給回路が４ビットモード、３ビットモード、１ビットモード、その他で動作する場合の、シリアルパラレル変換されたデータＤ２に対する各スイッチＳＷ３１，ＳＷ３２，ＳＷ３３，ＳＷ３４のオンオフ状態を示す図である。

【図11C】図１１Ｃは、信号供給回路が４ビットモード、３ビットモード、１ビットモード、その他で動作する場合の、シリアルパラレル変換されたデータＤ３に対する各スイッチＳＷ３１，ＳＷ３２，ＳＷ３３，ＳＷ３４のオンオフ状態を示す図である。

【図11D】図１１Ｄは、信号供給回路が４ビットモード、３ビットモード、１ビットモード、その他で動作する場合の、シリアルパラレル変換されたデータＤ１に対する各スイッチＳＷ３１，ＳＷ３２，ＳＷ３３，ＳＷ３４のオンオフ状態を示す図である。

【図12】図１２ａ−図１２ｄは、信号供給回路が４ビットモード、３ビットモード、１ビットモード、で動作する場合の、シリアルデータの転送速度を説明するために示した説明図である。

【図13】図１３は、シリアルパラレル変換回路で用いられる制御データの一例を示す図である。

【図14A】図１４Ａは、ラインデータ生成回路１１２０で用いられる制御データの一例を示す図である。

【図14B】図１４Ｂは、ラインデータ生成回路１１２０で用いられる制御データの他の例を示す図である。

【図15】図１５は、表示装置の全体構成の他の実施形態を示し、図６の実施形態とはカラーフィルタの配列が異なる図である。

【図16】図１６は、８ビット単位シリアル伝送方式の一例でありデータ配置例を示す図である。

【図17】図１７は、８ビット単位シリアル伝送方式のデータ入力に対応できるように構成した本発明（信号供給回路並びに表示装置）の他の実施形態を示すブロック構成図である。

【図18】図１８は、図１７に示したシリアルデータ処理回路のシリアルパラレル変換回路の具体的例を示す図である。

【図19】図１９は、図１７に示したデータ変換部の具体例を示す図であり、図８の変形例に相当する。

【図20A】図２０Ａは、図１９に示したデータ変換部が４ビットモードで動作する際のデータラッチタイミングとラッチデータとの関係を示すタイミング説明図である。

【図20B】図２０Ｂは、図１９に示したデータ変換部が３ビットモードで動作する際のデータラッチタイミングとラッチデータとの関係を示すタイミング説明図である。

【図20C】図２０Ｃは、図１９に示したデータ変換部が１ビットモードで動作する際のデータラッチタイミングとラッチデータとの関係を示すタイミング説明図である。

【図21】図２１は、図１７及び図１８に示した信号供給回路の動作フローを簡単に示す図である。

【図22】図２２は、図１８に示したシリアルデータ処理回路の他の構成例を示す図である。

【図23】図２３は、図１８に示したシリアルデータ処理回路のさらに他の構成例を示す図である。

【図24A】図２４Ａは、図２３に示したデータ変換部が４ビットモード（又は１ビットモード）で動作する際のデータラッチタイミングとラッチデータとの関係を示すタイミング説明図である。

【図24B】図２４Ｂは、図２３に示したデータ変換部が３ビットモードで動作する際のデータラッチタイミングとラッチデータとの関係を示すタイミング説明図である。

【図25】図２５は、データ変換部のさらに他の実施形態を示す図である。

【図26】図２６は、図２５に示したラッチパルス生成部のさらに他の実施形態を示す図である。

【発明を実施するための形態】

【0010】

以下、実施の形態について図面を参照して説明する。実施形態の開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。また本明細書の以後の説明において、色フィルタＲ、Ｇ、Ｂ、Ｗ、副画素Ｒ、Ｇ、Ｂ、Ｗ、映像データＲ、Ｇ、Ｂ、色フィルタＲ、Ｇ、Ｂ、Ｗ、出力ラインＲ、Ｇ、Ｂ、Ｗ、信号Ｒ、Ｇ、Ｂ、Ｗを用いている。色フィルタＲ、Ｇ、Ｂ、Ｗは、赤、緑、青、及び白のフィルタを意味し、副画素Ｒ、Ｇ、Ｂ、Ｗは、色フィルタＲ、Ｇ、Ｂ、Ｗを有する副画素を意味する。また出力ラインＲ、Ｇ、Ｂ、Ｗは、副画素Ｒ、Ｇ、Ｂ、Ｗに振り分けられるべき映像データが出力されるラインを意味する。映像データＲ、Ｇ、Ｂは、副画素Ｒ、Ｇ、Ｂ、Ｗに振り分けられるべき映像データを意味する。

【0011】

図１は、表示パネルＰＮＬの構成一例を概略的に示す図である。表示装置は、アクティブマトリクスタイプの表示パネルＰＮＬを備えている。表示パネルＰＮＬは、第１基板ＳＵＢ１と、第１基板ＳＵＢ１に対向配置された第２基板ＳＵＢ２と、第１基板ＳＵＢ１と第２基板ＳＵＢ２との間に保持された液晶層ＬＱと、を備える。第２基板ＳＵＢ２は、一点鎖線で示している。
表示エリアＤＡは、第１基板ＳＵＢ１と第２基板ＳＵＢ２との間に液晶層ＬＱが保持された領域に相当し、例えば、四角形状であり、この領域にはマトリクス状に配置された複数の副画素ＰＸ（ＰＸ１１，ＰＸ１２，・・・・）が配置されている。

【0012】

第１基板ＳＵＢ１は、表示エリアＤＡにおいて、第１方向Ｘに沿って延出した複数のゲート線Ｇ（Ｇ１〜Ｇｎ）、第１方向Ｘのゲート線Ｇに交差し、第２方向Ｙに沿って延出した複数の信号線Ｓ（Ｓ１〜Ｓｍ）を備えている。
各ゲート線Ｇ（Ｇ１〜Ｇｎ）は、表示エリアＤＡの外側に引き出され、ゲート線駆動回路（第１駆動回路）ＧＤに接続されている。各信号線Ｓ（Ｓ１〜Ｓｍ）は、表示エリアＤＡの外側に引き出され、ソース線駆動回路（第２駆動回路）ＳＤに接続されている。第１駆動回路ＧＤ及び第２駆動回路ＳＤは、例えばその少なくとも一部が第１基板ＳＵＢ１上に形成され、制御装置（駆動ＩＣチップ或いは液晶ドライバと称される場合もある）ＣＰと接続されている。

【0013】

第２駆動回路ＳＤは、制御装置ＣＰから受け取った画素信号を、この画素信号が対応する信号線を介して対応する副画素に供給するために、マルチプレクサＭＰＸを備えている。つまりマルチプレクサＭＰＸは、受け取った画素信号を適切な信号線に出力する。
制御装置ＣＰは、第１駆動回路ＧＤ及び第２駆動回路ＳＤを制御するために、クロック及びタイミングパルス生成回路（コントローラ或いはシーケンサと称してもよい）を内蔵し、表示パネルＰＮＬを駆動するのに必要な信号を供給する信号供給源として機能する。制御装置ＣＰは、信号供給回路１１０を含む。信号供給回路１１０は、第２駆動回路ＳＤに映像データを与えるとき、映像データのタイプに応じて、動作モードを切り替えるモード制御回路（後述する）を含む。映像データのタイプとは、後で詳しく説明するが、映像データが例えば、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の映像データである場合、赤（Ｒ）、緑（Ｇ）、青（Ｂ）、白（Ｗ）の映像データである場合、赤（Ｒ）、緑（Ｇ）、青（Ｂ）、ダミー（ＤＵＭ）の映像データである場合、或いは単なる１ビットの映像データである場合などがある。
図示した例では、制御装置ＣＰは、表示パネルＰＮＬの表示エリアＤＡの外側において、第１基板ＳＵＢ１上に実装されている。

【0014】

共通電極ＣＥは、第２基板ＳＵＢ２に透明材質で形成され、表示エリアＤＡの全域に対応しており、例えば、複数の副画素ＰＸに対して共通に形成されている。共通電極ＣＥは、表示エリアＤＡの外側に引き出され、制御装置ＣＰ内部の給電部に接続されている。給電部には、一定の共通電圧を出力する。

【0015】

複数の副画素ＰＸには、色フィルタが所定の規則で配列されている。色フィルタは、液晶層ＬＱを挟むように画素電極に対向し、第２基板ＳＵＢ２に形成されている。
図２Ａは、メモリを有する前記副画素ＰＸ（又は画素）の構成を示している。この副画素ＰＸにおいて、信号線ＳにスイッチＳＷ０の一端が接続され、このスイッチＳＷ０の他端がメモリＭ０に接続されている。メモリＭ０は、例えばインバータＩＮ１、ＩＮ２を有し、このインバータＩＮ１、ＩＮ２は逆方向に並列接続されている。インバータＩＮ１の入力端子（インバータＩＮ２の出力端子）は、スイッチＳＷ１の制御端子に接続されている。またインバータＩＮ１の出力端子（インバータＩＮ２の入力端子）は、スイッチＳＷ２の制御端子に接続されている。スイッチＳＷ１の入力端子は、第１の信号ラインＰｏａに接続され、出力端子は、液晶層に形成された表示素子の画素電極ＰＥに接続されている。またスイッチＳＷ２の入力端子は、第２の信号ラインＰｏｂに接続され、出力端子は、前記画素電極ＰＥに接続されている。第１の信号ラインＰｏａには、第１の信号（表示用信号）ｘＦＲＰが供給され、第２の信号ラインＰｏｂには、第２の信号（非表示用信号）ＦＲＰが入力している。これらの第１の信号ｘＦＲＰと第２の信号ＦＲＰは、互いに逆位相の関係となる交流信号であり、図１で説明した制御装置ＣＰで生成されている。前記画素電極ＰＥに対向する共通電極ＣＥには、制御装置ＣＰから共通信号ＶＣＯＭが供給されている。共通信号ＶＣＯＭは、第２の信号ＦＲＰと同位相の信号交流信号である。

【0016】

図２Ｂは、上記した副画素ＰＸのメモリＭ０にデータ“１”が書き込まれる際の動作例を示している。ゲート線ＧにゲートパルスＧＡＴＥＤが供給されるとスイッチＳＷ０がオンし、またこのとき信号線Ｓに信号ＳＩＧ（データ“１”）が出力されると、メモリＭ０にデータ“１”（＝ハイレベル）が書き込まれ保持される。この時、インバータＩＮ１は、入力を反転するので、このインバータＩＮ１の出力は“０”（＝ローレベル）となる。インバータＩＮ２の入力はローレベルであるからこのインバータＩＮ２の出力はハイレベルとなる。ここで、スイッチＳＷ０がオフされると、メモリＭ０は、データ“１”を保持する。

【0017】

即ち、図３に示すように、スイッチＳＷが０オフし、メモリＭ０にデータ“１”が保持されると、メモリＭ０の出力によりスイッチＳＷ１がオン、スイッチＳＷ２がオフとなる。この結果、表示素子（液晶層）ＬＱの画素電極ＰＥには、第１の信号ｘＦＲＰが印加され、共通電極ＣＥには共通信号ＶＣＯＭが印加される。

【0018】

図４は上記した副画素ＰＸにおいて、画素電極ＰＥと共通電極ＣＥと間に生じる電位差の変化を示している。図４の時間ｔ０〜ｔ１では、画素電極ＰＥに第１の信号ｘＦＲＰが印加され、共通電極ＣＥに共通信号ＶＣＯＭが印加されている様子を示している。第１の信号ｘＦＲＰと共通信号ＶＣＯＭとは、逆位相の関係にあるから、画素電極ＰＥと共通電極ＣＥの間には、高い電位差が生じている。この時、表示素子は表示状態を形成する。
ここで、メモリＭ０にデータ“０”が保持されたとする。すると、スイッチＳＷ１がオフし、スイッチＳＷ２がオンする。このため、図４の時間ｔ１〜ｔ２に示すように、画素電極ＰＥに第２の信号ＦＲＰが印加され、共通電極ＣＥに共通信号ＶＣＯＭが印加される。このときは第２の信号ＦＲＰと共通信号ＶＣＯＭとは、同位相の関係にあるから、画素電極ＰＥと共通電極ＣＥの間は、低い電位差となる。この時、表示素子は非表示状態を形成する。

【0019】

図５は、図２Ａ、図２Ｂ、図３に示した副画素の回路構成をさらに詳しく示している。スイッチＳＷ０は、例えば薄膜トランジスタＱ０で構成されている。またメモリＭ０は、薄膜トランジスタＱ１、Ｑ２、Ｑ３及びＱ４で構成されている。スイッチＳＷ１は、薄膜トランジスタＱ５、Ｑ６で構成され、スイッチＳＷ２は、薄膜トランジスタＱ７，Ｑ８で構成れている。メモリＭ０にデータ“１”が書き込まれると、薄膜トランジスタＱ１，Ｑ４がオンし、薄膜トランジスタＱ２，Ｑ３がオフする。メモリＭ０の出力により、薄膜トランジスタＱ５、Ｑ６がオンし、薄膜トランジスタＱ７、Ｑ８がオフする。メモリＭ０にデータ“０”が書き込まれると、薄膜トランジスタＱ２，Ｑ３がオフし、薄膜トランジスタＱ１，Ｑ４がオフする。メモリＭ０の出力により、薄膜トランジスタＱ５、Ｑ６がオフし、薄膜トランジスタＱ７、Ｑ８がオンする。

【0020】

図６は、一実施形態である信号供給回路及び表示装置において、特に制御装置ＣＰ内の構成要素を示している。また表示パネルＰＮＬの表示エリアＤＡには、副画素ＰＸに対応する色フィルタの配置例を示している。なお色フィルタの配置例は、図に示す配置順序だけでなく種々の配置例があることは勿論である。この配置例は、例えば第１列が色フィルタＲ、第２列が色フィルタＧである。そして第３の列は色フィルタＢとＷが交互に配置されている。さらに第４列がＲ、第５列がＧである。そして第６の列は色フィルタＷとＢが交互に配置されている。このような色フィルタ配置例が、Ｘ方向へ繰り返し配置されている。ここで第３列、第６列、第９列を行方向（Ｘ方向）へ見ると、色フィルタＷ、Ｂ、Ｗ、Ｂ、・・・のように色フィルタＷとＢが繰り返し配列されている。

【0021】

副画素の好ましい他の配置例としては、４色の副画素Ｒ、Ｇ、Ｂ、Ｗをスクウェア状に配列したものである。具体的にはＰＸ１１、ＰＸ３１、ＰＸ１３をＲとし、ＰＸ２１、ＰＸ４１、ＰＸ２３をＧとし、ＰＸ１２、ＰＸ３２、ＰＸ１４をＢとし、ＰＸ２２、ＰＸ４２、ＰＸ２４をＷとしても良い。

【0022】

制御装置ＣＰは、信号供給回路１１０の他に、電源回路１２４、クロック及びタイミングパルス生成回路１２３、映像データ処理回路１２５、表示電位制御回路１２６などを含む。電源回路１２４は、外部のバッテリーから受け取った電源電圧を用いて種々の電圧を生成する。クロック及びタイミングパルス生成回路１２３は、制御装置ＣＰ内部及びゲート線駆動回路ＧＤ，信号線駆動回路ＳＤなどで用いる各種のクロック、種々のタイミング信号を生成する。

【0023】

制御装置ＣＰは、外部装置（ホストコンピュータと称してもよい）３００からフレキシブル基板３０１に形成された接続ラインを介して映像信号、同期信号、制御データ等を受け取る。映像データ、同期信号は映像データ処理回路１２５に入力されて、表示パネルＰＮＬに供給するための映像データに変換される。制御データは、クロック及びタイミングパルス生成回路１２３に取り込まれ、表示装置の動作を制御するために用いられる。
制御装置ＣＰ内の表示電位制御回路１２６は、白、黒反転点灯やネガ、ポジ反転点灯などの特殊表示状態を得る際に、図２Ａ、図２Ｂ、図３で説明した第１の信号ｘＦＲＰ又は第２の信号ＦＲＰを変化させて画素電極に印加してもよい。

【0024】

図７は、信号供給回路１１０の具体的構成例を示している。信号供給回路１１０は、シリアルデータとして入力する映像データをパラレル変換するシリアルパラレル変換回路１１１０と、パラレル変換された映像データを収集して、例えば１ライン分の映像データを準備するラインデータ生成回路１１２０とを有する。上記したシリアルパラレル変換回路１１１０は、その動作モードが切り替わることが可能であり、このシリアルパラレル変換回路１１１０の動作モードを切り替える回路としてモード制御回路１１０３が備えられている。

【0025】

シリアルパラレル変換回路１１１０は、モード制御回路１１０３からの第１の制御データＣｏｎｔ＿Ｓｉｇが入力する入力端子１１０１を有する。また、ラインデータ生成回路１１２０もモード制御回路１１０３からの第２の制御データＣｏｎｔ＿Ｓｉｇが入力する入力端子１１０５を有する。
シリアルパラレル変換回路１１１０は、スイッチＳＷ１１、オア回路ＯＲ１を有する。初期値入力端子Ｐからデータ“１”が入力され、スイッチＳＷ１１が制御データＣｏｎｔ＿Ｓｉｇによりオンされた場合、レジスタＲｅｇ１にデータ“１”がラッチされる。レジスタＲｅｇ１にデータ“１”がラッチされた後は、スイッチＳＷ１１はオフされる。レジスタＲｅｇ１の出力は、レジスタＲｅｇ２に入力可能であり、レジスタＲｅｇ２の出力は、レジスタＲｅｇ３に入力可能であり、レジスタＲｅｇ３の出力は、レジスタＲｅｇ４に入力可能に構成されている。レジスタＲｅｇ１に入力されたデータ“１”は、入力端子１１０２に入力するクロックにより、順次レジスタＲｅｇ２、レジスタＲｅｇ３、レジスタＲｅｇ４に順次転送される。なお複数のレジスタが直列接続された回路は、レジスタ直列回路或いはカウンタ回路と称されてもよい。

【0026】

しかし、このシリアルパラレル変換回路１１１０は、スイッチＳＷ１２、ＳＷ１３を有し、転送データの巡回路が変更可能となっている。スイッチＳＷ１２は、スイッチＳＷ１３の出力又はレジスタＲｅｇ１の出力のいずれか一方を選択し、オア回路ＯＲ１に入力することができる。スイッチＳＷ１３は、レジスタＲｅｇ３の出力、又はレジスタＲｅｇ４の出力のいずれかを選択して、スイッチＳＷ１２に入力することができる。スイッチＳＷ１２，ＳＷ１３の選択状態は、モード制御回路１１０３からの制御データＣｏｎｔ＿Ｓｉｇにより制御される。

【0027】

レジスタＲｅｇ１、Ｒｅｇ２、Ｒｅｇ３、Ｒｅｇ４の出力は、それぞれラッチ回路Ｌａｔ１、Ｌａｔ２、Ｌａｔ３、Ｌａｔ４のラッチタイミングを決めるラッチパルス入力端子に供給される。ラッチ回路Ｌａｔ１、Ｌａｔ２、Ｌａｔ３、Ｌａｔ４のデータ入力端子には、入力端子１１０３からシリアル映像データが入力される。このシリアル映像データは、図６に示した画像データ処理回路１２５から与えられる。図７のスイッチＳＷ１２、ＳＷ１３の状態の場合、この信号出力回路１１０は、動作モードが４ビットモードである。

【0028】

今、シリアルデータが、赤（Ｒ），緑（Ｇ），青（Ｂ）、白（Ｗ）の映像データであるとすると、これらの映像データは、ラッチ回路Ｌａｔ１、Ｌａｔ２、Ｌａｔ３、Ｌａｔ４に順次ラッチされ、赤（Ｒ）がデータＤ１、緑（Ｇ）がデータＤ２、青（Ｂ）がデータＤ３、白（Ｗ）がデータＤ４として並列データとして出力される。シリアルデータは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）、白（Ｗ）の映像データが繰り返して入力するので、レジスタＲｅｇ１、Ｒｅｇ２、Ｒｅｇ３、Ｒｅｇ４の出力により、それぞれラッチ回路Ｌａｔ１、Ｌａｔ２、Ｌａｔ３、Ｌａｔ４に赤（Ｒ），緑（Ｇ），青（Ｂ）、白（Ｗ）の映像データが順次ラッチされ、このラッチ動作が巡回される。
ラッチ回路Ｌａｔ１、Ｌａｔ２、Ｌａｔ３、Ｌａｔ４の出力データＤ１、データＤ２、データＤ３、データＤ４は、ラインデータ生成回路１１２０のデータ変換部Ｄｃｏｎに入力されて、Ｒ、Ｇ、Ｂ、Ｗ信号に変換される。

【0029】

なお副画素が１ビット記憶メモリを有するものであれば、データ変換部Ｄｃｏｎは省略、或いはタイミングを調整するための単なるバッファ回路として存在する。
ラインデータ生成回路１１２０のデータ変換部Ｄｃｏｎ及びレジスタＲｅｇ１１は、入力端子１１０４からのタイミングパルスＴｉｍによりデータの出力タイミング及びデータの転送タイミングが制御される。データ変換部Ｄｃｏｎから出力された、Ｒ、Ｇ、Ｂ、Ｗ信号は、レジスタＲｅｇ１１からのラッチパルスに基づいて、ラッチ回路Ｌａｔ１１、Ｌａｔ１２、Ｌａｔ１３、Ｌａｔ１４・・・・・にラッチされる。図７では４つのラッチ回路Ｌａｔ１１、Ｌａｔ１２、Ｌａｔ１３、Ｌａｔ１４を示しているが、実際には、１水平ライン分のデータをラッチするラッチ回路が設けられている。

【0030】

図７は、動作モードが４ビットモードであるが、この動作モードは、例えば、外部装置３００が赤（Ｒ），緑（Ｇ），青（Ｂ）、白（Ｗ）の映像データを出力する場合に有効である。または、外部装置３００或いは映像データ処理回路１２５が白（Ｗ）或いはダミーの映像データを生成して出力する場合に有効である。

【0031】

図８は、信号供給回路１１０が、モード制御回路１１０３の制御に基づいて、動作モードが３ビットモードに切り替わったときの状態を示している。図７と同一部分には同一符号を付している。図８の状態が図７の状態と異なる部分は、スイッチＳＷ１３が、レジスタＲｅｇ３の出力を選択してレジスタＲｅｇ１にフィードバックしている点である。この動作モードは、例えば、外部装置３００が赤（Ｒ），緑（Ｇ），青（Ｂ）の映像データを出力する場合に有効である。この場合、データＤ４が例えばオールゼロであるために、オールゼロを利用し、データ変換部Ｄｃｏｎで白（Ｗ）の映像データに代わるＷデータを生成することができる。データ変換部Ｄｃｏｎは、入力端子１１０５から入力する制御データＣｏｎｔ＿Ｓｉｇにより、現在の入力映像データのモードを判断することができる。このモードではレジスタＲｅｇ４が非アクティブである。

【0032】

図９は、動作モードが１ビットモードに切り替わったときの状態を示している。図７、図８と同一部分には同一符号を付している。図９の状態が、図７、図８の状態と異なる部分は、スイッチＳＷ１２が、レジスタＲｅｇ１の出力を選択してレジスタＲｅｇ１にフィードバックしている点である。つまり、パラレル変換部は、外部からのデータを１ビット単位のデータにパラレル変換をしている。この場合、データ変換部Ｄｃｏｎに入力するデータＤ２、Ｄ３、Ｄ４は、ゼロである。データ変換部Ｄｃｏｎは、動作モードを制御する制御データＣｏｎｔ＿Ｓｉｇに基づいて、任意にＤ２、Ｄ３、Ｄ４に関連したＧ、Ｂ、Ｗの映像データを出力することができる。例えば、全画面が黒、或いは白、或いはグレー、或いは単色になるようなデータを出力することができる。この出力データに基づく表示形態は、データ変換部Ｄｃｏｎに内蔵可能なデータ変換テーブルと、制御データＣｏｎｔ＿Ｓｉｇにより任意に設定可能である。このモードではレジスタＲｅｇ２、Ｒｅｇ３、Ｒｅｇ４が非アクティブである。

【0033】

図１０には、先のデータ変換部Ｄｃｏｎの内部構成の一例を示している。データ変換部Ｄｃｏｎは、変換テーブル（メモリ）１１３１を有し、変換テーブル（メモリ）１１３１は、入力データＤ１、Ｄ２、Ｄ３、Ｄ３、Ｄ４をそれぞれ表示部の設計に対応したビット数の映像データＲ、Ｇ、Ｂ、Ｗに変換することができる。またこの変換テーブル１１３１は交換できるように構成されてもよい。図２Ａ−図３で示したように副画素が１ビットのデータを保持する動作を行う場合、入力データＤ１、Ｄ２、Ｄ３、Ｄ３、Ｄ４に対応する出力もそれぞれ１ビットとなる。

【0034】

変換テーブル（メモリ）１１３１から出力された、映像データＲ、Ｇ、Ｂ、Ｗは、それぞれスイッチＳＷ３１、ＳＷ３２、ＳＷ３３、ＳＷ３４にて選択されて、振り分け回路１１３４に入力される。振り分け回路１１３４は、入力端子１１０５からの制御データに基づき、映像データＲ、Ｇ、Ｂ、Ｗが適切な信号線に出力(適切なカラーフィルタに割り当て)されるように信号をふり振り分ける。この処理により、例えば、図６に示したようなカラーフィルタＲ、Ｇ、Ｂ、Ｗを有する副画素のメモリに対して、対応する映像データＲ、Ｇ、Ｂ、Ｗが入力される。したがって、振り分け回路１１３４は一時的にデータを保持するバッファを含む場合もある。映像データＲ、Ｇ、Ｂは、それぞれ、図９に示したラッチ回路Ｌａｔ１１、Ｌａｔ１２、Ｌａｔ１３、Ｌａｔ１４・・・・・のデータ入力端子に供給される。

【0035】

変換テーブル１１３１から出力した映像データＲ、Ｇ、Ｂは、白制御回路１１３３にも入力される。この白制御回路１１３３には、変換テーブル１１３１から出力されたＷ映像データも入力される。白制御回路１１３３は、映像データＲ、Ｇ、Ｂを用いて、白の映像データＷを生成する合成回路ＡＮＤ１に入力される。この合成回路ＡＮＤ１の出力（映像データＷ）は、スイッチＳＷ４２、スイッチＳＷ３４を介して、振り分け回路１１３４に入力される。

【0036】

白制御回路１１３３は、データ変換部Ｄｃｏｎから、データＤ４に基づく白用の映像データＷが入力しているときは、この映像データＷをスイッチＳＷ４１、スイッチＳＷ３４を介して、振り分け回路１１３４に入力することもできる。
スイッチＳＷ４１、スイッチＳＷ４２のいずれか一方がオンされるが、そのオンオフ制御は、セレクタ１１３２からの切り替え信号により実施される。また、各スイッチＳＷ３１，ＳＷ３２，ＳＷ３３、ＳＷ３４のオン及びオフに関してもセレクタ１１３２からの切り替え信号により実施される。

【0037】

基本的には、４ビットモードのときは、スイッチＳＷ４１がオン、スイッチＳＷ４２がオフされる。スイッチＳＷ３４は、省略しても構わない。変換テーブル１１３１への入力が３ビットモードであってＲ，Ｇ，Ｂ映像データが入力し、Ｗ映像データが存在せず、表示部としては４ビットモードで動作させたい場合は、スイッチＳＷ４１がオフ、スイッチＳＷ４２がオンされる。このときは、映像データＲ、Ｇ、Ｂから作成した疑似映像データＷが使用される。

【0038】

上記のセレクタ１１３２は、入力端子１１０５からの制御データＣｏｎｔ＿Ｓｉｇに基づいて、スイッチＳＷ３１−ＳＷ３４、ＳＷ４１、ＳＷ４２などを制御する。また振り分け回路１１３４も制御データＣｏｎｔ＿Ｓｉｇに基づいて、映像データＲ、Ｇ、Ｂ、Ｗを適切なカラーフィルタに割り当てる。

【0039】

図１１Ａ−図１１Ｄは、４ビットモード、３ビットモード、１ビットモード、その他の場合に、各データＤ１、Ｄ２，Ｄ３，Ｄ４に対する各スイッチＳＷ３１，ＳＷ３２，ＳＷ３３，ＳＷ３４のオンオフ状態を示している。

【0040】

図１１Ａは、データＤ１（赤用データ）に対する信号処理回路１１０のスイッチ動作状態を示している。４ビットモードのときは、データＤ１に対して、スイッチＳＷ３１がオン，ＳＷ３２，ＳＷ３３及びＳＷ３４はオフである。３ビットモード及び１ビットモードのときも、データＤ１に対して、スイッチＳＷ３１がオン，ＳＷ３２，ＳＷ３３及びＳＷ３４はオフである。
なお、図１１Ａにおいて、（＊１）で示している記述は、次の事を意味する。外部から赤表示のためのデータが入力している１ビットモードにおいては、赤のみの表示が可能である。或いは色フィルタとして白があるときは白のみの表示も可能である。さらにまた表示パネルの色フィルタが、シアン、マゼンタ、黄のフィルタで構成されている場合もある。このような場合、１ビットモードにおいては、マゼンタのみの表示、黄のみの表示を可能とすることができる。このときは、スイッチＳＷ３１の出力が、振り分け回路１１３４において振り分けられ、マゼンタ、或いは黄のフィルタを有する副画素に供給される。

【0041】

図１１Ｂは、データＤ２（緑用データ）に対する信号処理回路１１０のスイッチ動作状態を示している。４ビットモードのときは、データＤ２に対して、スイッチＳＷ３１がオフ，ＳＷ３２がオン，ＳＷ３３及びＳＷ３４はオフである。３ビットモードときは、データＤ２に対して、スイッチＳＷ３１がオフ，ＳＷ３２がオン，ＳＷ３３及びＳＷ３４はオフである。１ビットモードときは、データＤ２に対して、スイッチＳＷ３１がオン，ＳＷ３２，ＳＷ３３及びＳＷ３４はオフである。
なお、図１１Ｂにおいて、（＊２）で示している記述は、次の事を意味する。外部から緑表示のためのデータが入力している１ビットモードにおいては、緑のみの表示が可能である。或いは色フィルタとして白があるときは白のみの表示も可能である。さらにまた表示パネルの色フィルタが、シアン、マゼンタ、黄のフィルタで構成されている場合もある。このような場合、１ビットモードにおいては、シアンのみの表示、黄のみの表示を可能とすることができる。このときは、スイッチＳＷ３１の出力が、振り分け回路１１３４において振り分けられ、シアン、或いは黄のフィルタを有する副画素に供給される。

【0042】

図１１Ｃは、データＤ３（青用データ）に対する信号処理回路１１０のスイッチ動作状態を示している。４ビットモードのときは、データＤ３に対して、スイッチＳＷ３１，ＳＷ３２がオフ，ＳＷ３３がオン、ＳＷ３４はオフである。３ビットモードときは、データＤ３に対して、スイッチＳＷ３１，ＳＷ３２がオフ，ＳＷ３３がオン、ＳＷ３４はオフである。１ビットモードときは、データＤ３に対して、スイッチＳＷ３１がオン，ＳＷ３２，ＳＷ３３及びＳＷ３４はオフである。
なお、図１１Ｃにおいて、（＊３）に示している記述は、次の事を意味する。外部から青表示のためのデータが入力している１ビットモードにおいては、青のみの表示が可能である。或いは色フィルタとして白があるときは白のみの表示も可能である。さらにまた表示パネルの色フィルタが、シアン、マゼンタ、黄のフィルタで構成されている場合もある。このような場合、１ビットモードにおいては、シアンのみの表示、マゼンタのみの表示を可能とすることができる。このときは、スイッチＳＷ３１の出力が、振り分け回路１１３４において振り分けられ、シアン、或いはマゼンタのフィルタを有する副画素に供給される。

【0043】

図１１Ｄは、データＤ４（白用データ）に対する信号処理回路１１０のスイッチ動作状態を示している。４ビットモードのときは、データＤ４に対して、スイッチＳＷ３１，ＳＷ３２，ＳＷ３３がオフ、ＳＷ３４はオンである。３ビットモードときは、データＤ４に対して、スイッチＳＷ３１，ＳＷ３２、ＳＷ３３がオフ、ＳＷ３４はオンである。１ビットモードときは、データＤ４に対して、スイッチＳＷ３１がオン，ＳＷ３２，ＳＷ３３及びＳＷ３４はオフである。
なお、図１１Ｄにおいて、（＊４）で示している記述は、次の事を意味する。外部から白表示のためのデータが入力している１ビットモードにおいては、白のみの表示が可能である。色フィルタを有する表示パネルが使用されている場合は、振り分け回路１１３４が白フィルタの位置にデータを出力する。さらにまた表示パネルの色フィルタが、Ｒ、Ｇ、Ｂであったり、或いはシアン、マゼンタ、黄のフィルタで構成されている場合は、振り分け回路１１３４がそれぞれのフィルタに対して、例えばすべてデータ“１”を出力する。

【0044】

上記した図１１Ａ−図１１Ｄのスイッチ状態は、データＤ１−Ｄ４毎に示しているので、モード毎に分類されていない。実際の動作は、モードが切り替わるので、４ビットモードにおける各スイッチの状態、３ビットモードにおける各スイッチの状態、１ビットモードにおける各スイッチの状態をそれぞれ集合して図に示してもよい。

【0045】

図１２（ａ）−図１２（ｂ）は、それぞれ、シリアルデータの転送速度を、ビットモード毎に示している。今、例えば１種類の映像データをレジスタの１段をシフトさせるのに、１クロックが必要であるとする。
４ビットモードでは、シリアルデータには映像データＲ，Ｇ，Ｂ，Ｗが含まれる。よって、４ビットモードでは、映像データＲ，Ｇ，Ｂ，Ｗを４サイクル分シフトさせるためには、１６個のクロックを必要とする（図１２（ａ））。

【0046】

映像データＲ，Ｇ，Ｂが外部装置から与えられたとしても、映像データ処理回路１２５において、映像データＷとしてダミーデータを生成する場合もある。この場合は、信号供給回路１１０は、４ビットモードで動作する。この場合シリアルデータには映像データＲ，Ｇ，Ｂ，ダミーデータ（ＤＵＭ）が含まれる。よって、この４ビットモードでも、映像データＲ，Ｇ，Ｂ，ＤＵＭを４サイクル分シフトさせるためには、１６個のクロックを必要とする（図１２（ｂ））。

【0047】

３ビットモードでは、シリアルデータには映像データＲ，Ｇ，Ｂが含まれる（映像データＷが存在しない）。よって、３ビットモードでは、映像データＲ，Ｇ，Ｂを４サイクル分シフトさせるためには、１２個のクロックが要である（図１２（ｃ））。このときは、シリアルパラレル変換回路１１１０は図８に示すスイッチ状態である。

【0048】

１ビットモードでは、シリアルデータには例えば映像データＲのみが送られてくる。よって、１ビットモードでは、映像データＲを４サイクル分シフトさせるためには、４個のクロックで十分である（図１２（ｄ））。このときは、シリアルパラレル変換回路１１１０は図９に示すスイッチ状態である。
上記したように実施形態によると、副画素にメモリ出力が供給される表示装置に用いられる信号供給回路１１０が特徴的な機能を備えている。この信号供給回路１１０は、動作モード制御するモード制御回路１１０３を含む。

【0049】

そして、モード制御回路１１０３により、信号供給回路１１０は、複数の副画素用のデジタルデータを前記メモリに供給する、第１モードと第２モードとに選択的に切り替えられる。ここで、第１モードは、外部からｎ個の前記副画素に対応する第１映像データを受け取り、前記第１映像データに基づいてｎ個の前記副画素用のデジタルデータを前記メモリに供給するモードであり、第２モードは、外部から前記ｎ個よりも少ないｍ個の前記副画素に対応する第２映像データを受け取り、前記第２映像データに基づいてｎ個の前記副画素用のデジタルデータを前記メモリに供給するモードである。ここでモード制御回路１１０３が、前記第１映像データと前記第２映像データを受け取ることに先行して、モード制御データを受け取っている。また第１映像データ及び前記第２の映像データはシリアルデータであり、前記シリアルデータを前記複数の副画素に対応するデジタルデータにパラレル変換するパラレル変換回路１１１０と、前記パラレル変換部の出力データを前記全ての前記複数の副画素用のデジタルデータに変換するラインデータ生成回路１１２０と備えている。

【0050】

第２モードのときラインデータ生成回路１１２０は、複数の前記副画素のうち白色のための副画素に供給するデータを生成することができる。
図１３は、図１０に示したセレクタ１１３２に与えられる制御データＣｏｎｔ＿Ｓｉｇと複数のビットモードとの関係を示している。制御データＣｏｎｔ＿Ｓｉｇは、例えば２ビットＭ１，Ｍ２を含み、第１の４ビットモード（Ｒ、Ｇ、Ｂ、Ｗ）のときは、（Ｍ１，Ｍ２）＝（０，０）である。第２の４ビットモード（Ｒ、Ｇ、Ｂ、ＤＵＭ）のときは、（Ｍ１，Ｍ２）＝（０，１）である。３ビットモード（Ｒ、Ｇ、Ｂ）のときは、（Ｍ１，Ｍ２）＝（１，０）である。１ビットモード（ＲｏｒＧｏｒＢｏｒＷ）のときは、（Ｍ１，Ｍ２）＝（１，１）である。

【0051】

図１４Ａは、図１０に示した振り分け回路１１３４に与えられる制御データＣｏｎｔ＿Ｓｉｇと振り分け先（各色＝色フィルタ）との関係を示している。制御データＣｏｎｔ＿Ｓｉｇは、例えば３ビットＣ１，Ｃ２，Ｃ３を含む。振り分け回路１１３４は、（Ｃ１，Ｃ２，Ｃ３）＝（０，０，０）のときは黒と判断する。この時は、出力ラインＲ、Ｇ、Ｂ、Ｗに対してすべて０を出力する。振り分け回路１１３４は、（Ｃ１，Ｃ２，Ｃ３）＝（１，０，０）のときは赤と判断する。この時は、出力ラインＲ、Ｇ、Ｂ、Ｗに対して（１，０，０，０）を出力する。振り分け回路１１３４は、（Ｃ１，Ｃ２，Ｃ３）＝（０，１，０）のときは緑と判断する。この時は、出力ラインＲ、Ｇ、Ｂ、Ｗに対して（０，１，０，０）を出力する。振り分け回路１１３４は、（Ｃ１，Ｃ２，Ｃ３）＝（０，０，１）のときは青と判断する。この時は、出力ラインＲ、Ｇ、Ｂ、Ｗに対して（０，０，１，０）
）を出力する。振り分け回路１１３４は、（Ｃ１，Ｃ２，Ｃ３）＝（１，１，１）のときは白と判断する。この時は、出力ラインＲ、Ｇ、Ｂ、Ｗに対して（１，１，１，１）
）を出力する。

【0052】

上記のように振り分けられる各データを、図９に示したラッチ回路Ｌａｔ１１、Ｌａｔ１２、Ｌａｔ１３、Ｌａｔ１４、Ｌａｔ１５、・・・・は、レジスタＲｅｇ１１の制御に基づいて、順次ラッチする。振り分け回路１１３４は、（Ｃ１，Ｃ２，Ｃ３）＝（１，１，１）のときは白と判断する。この時は、出力ラインＲ、Ｇ、Ｂ、Ｗに対してすべて１を出力する。上記の構成にすることで、Ｒ，Ｇ，Ｂの３ビットデータに基づいて、４画素駆動を行うことが可能となる。

【0053】

なお、（Ｃ１，Ｃ２，Ｃ３）＝（０，１，１）のときはシアンと判断し、（Ｃ１，Ｃ２，Ｃ３）＝（１，０，１）のときはマゼンタと判断し、（Ｃ１，Ｃ２，Ｃ３）＝（１，１，０）のときはイエローと判断する。この場合、Ｗの出力ラインには０を出力する。

【0054】

上記した説明は、映像データが赤（Ｒ）、緑（Ｇ）、青（Ｂ）、白（Ｗ）であることを前提として説明した。しかし、本発明の考え方は、映像データがシアン、マゼンタ、黄の場合でも適用できる。つまり本発明の考え方は、表示パネルの色フィルタが、シアン、マゼンタ、黄で構成されている場合も適用できる。

【0055】

図１４Ｂは、表示パネルの色フィルタが、シアン、マゼンタ、黄で構成され、制御データがＲ、Ｇ、Ｂの場合の振り分け回路１１３４が制御データを判定する判定例を示している。振り分け回路１１３４は、（Ｃ１，Ｃ２，Ｃ３）＝（１，１，１）のときは白と判断する。このときは、出力ラインＲ、Ｇ、Ｂ、Ｗに対してすべて１を出力する。振り分け回路１１３４は、（Ｃ１，Ｃ２，Ｃ３）＝（０，１，１）のときはシアンと判断する。このときは、シアンフィルタへデータ出力するラッチ回路が接続された出力ラインを１とする。振り分け回路１１３４は、（Ｃ１，Ｃ２，Ｃ３）＝（１，０，１）のときはマゼンタと判断する。このときは、マゼンタフィルタへデータ出力するラッチ回路が接続された出力ラインを１とする。振り分け回路１１３４は、（Ｃ１，Ｃ２，Ｃ３）＝（１，１，０）のときは黄と判断する。このときは、黄フィルタへデータ出力するラッチ回路が接続された出力ラインを１とする。振り分け回路１１３４は、（Ｃ１，Ｃ２，Ｃ３）＝（０，０，０）のときは黒と判断する。この時は、出力ラインＲ、Ｇ、Ｂ、Ｗに対してすべて０を出力する。

【0056】

なお、（Ｃ１，Ｃ２，Ｃ３）＝（１，１，１）の白データが入力された場合、Ｃ１、Ｃ２、Ｃ３から選択されるいずれかの２つを１として出力し、Ｗを合わせて１として出力しても良い。

【0057】

本発明は上記した実施形態に限定されるものではない。表示装置は、図１５に示すように、Ｒ、Ｇ、Ｂの３副画素を縦方向に配列した画素構造を有していても良い。他の構成は図６に示した構成と同じである。このような表示装置が、Ｒ、Ｇ、Ｂのカラー画像表示モードの他に、黒（Ｂｌ）、白（ホワイトＷｈ）のモノクロモードを有している場合にも、本実施形態における発明を適用できる。具体的には、モノクロモードの場合は、外部から入力される制御データをＢｌ、Ｗｈのいずれかを指定する制御データとする。すると振り分け回路１１３４は、制御データが例えばＷｈであると判断すれば、Ｒ、Ｇ、Ｂの出力ラインすべてに１（白表示）を出力する。一方で、振り分け回路１１３４は、制御データが例えばＢｌであると判断すれば、Ｒ、Ｇ、Ｂの出力ラインすべてに０（黒表示）を出力する。このような構成とすることで、モノクロモードは１ビットで３副画素駆動が可能となり、データ転送の高速化と消費電力の低減が可能となる。

【0058】

なお、本明細書における実施形態の表示装置は、ノーマリーブラックモードを採用していることを前提に記載をしている。しかし、ノーマリーホワイトモードを採用している表示装置にも、本発明は適用可能である。

【0059】

上記の説明において、図７乃至図９に示した信号供給回路１１０の入力端子１１０３にはシリアルデータが入力するものとして説明した。
ところで一般にデジタルデバイスで処理されるデータは、バイト単位（例えば８ビット単位、１６ビット単位、３２ビット単位等）で取り扱われることが多い。このため、入力端子１１０３に入力するシリアルデータも８ビット単位で区分することができる。
図１６には、伝送ラインなどで各種のシリアルデータを伝送する伝送形態の一例を示している。伝送ラインにおいて、映像データ、制御データ、アドレスデータ、ダミーデータなどが一定のルールで伝送される。ＳＣＳは、あるまとまったシリアルデータが伝送される期間を指定する期間指定信号（同期信号と称してもよい）である。ＳＩは、シリアルデータであり、モード制御データ（Ｍ０、Ｍ１・・・Ｍ５）、ゲートラインアドレス指定データ（ＡＧ９、ＡＧ８、ＡＧ７、・・・ＡＧ０）、映像データ（Ｄ１Ｒ、Ｄ１Ｇ，Ｄ１Ｂ・・・・ＤｎＢ）、ダミーデータ（・・・・）、その他などが含まれる。さらにデータの境界を示す同期クロック、エラー訂正コードなどが含まれてもよい。ＳＣＬＫは、シリアルクロック（或いはシステムクロック）であり、シリアルデータに同期しており、シリアルデータをサンプリングすることができる。上記のシリアルデータを受け取るシリアルデータ処理部では、８ビット単位のシリアルデータを判断し、映像データ、制御データ、アドレス指定データなどを分離する。映像データは、後述するデータ変換部（データ制御部と称してもよい）に伝送される。制御データ、アドレス指定データなどは、制御装置ＣＰ内で出力タイミングなどが調整され、信号供給回路１１０、ゲート線駆動回路ＧＤなどに送られる。

【0060】

図１７は、図１６に示したシリアルデータを受信して処理する信号供給回路の他の実施形態を示している。入力端子２１０３には、シリアルデータ処理回路２２００で必要な各種の信号がシリアルデータとして入力する。シリアルデータ処理回路２２００は、例えば予め取り決められている同期パルスのパターンを判断する。そして同期パルスのパターン判定結果に基づいて、内部クロックを利用してシリアルクロックＳＣＬＫ、同期信号ＳＣＳを生成している。
シリアルデータ処理回路２２００の内部には、データ分離回路２２０１が設けられている。データ分離回路２２０１は、同期信号ＳＣＳ及びシリアルクロックＳＣＬＫを利用して、モード制御データ（Ｍ０、Ｍ１・・・Ｍ５）、ゲートラインアドレス指定データ（ＡＧ９、ＡＧ８、ＡＧ７、・・・ＡＧ０）、映像データ（Ｄ１Ｒ、Ｄ１Ｇ，Ｄ１Ｂ・・・・ＤｎＢ）、ダミーデータ（・・・・）、などを分離する。
モード制御データ（Ｍ０、Ｍ１・・・Ｍ５）は、４ビットモード、３ビットモード、１ビットモードなどを指定するデータであり、シリアルデータ処理回路２２００及びデータ変換部２３００における映像データの処理形態を決定するために利用される。ゲートラインアドレス指定データ（ＡＧ９、ＡＧ８、ＡＧ７、・・・ＡＧ０）は、映像データが副画素に書き込まれる際に、ゲート線駆動回路ＧＤ（図１に示した）がゲート線Ｇ（Ｇ１〜Ｇｎ）のいずれかを選択するために利用される。
シリアルデータ処理回路２２００においては、シリアルで入力される映像データが、パラレルデータＤ１〜Ｄ８（データには、モードに応じてダミーデータが含まれる場合もある）に変換されて出力される。パラレルデータＤ１〜Ｄ８は、データ変換部２３００に入力され一旦ラッチされる。データ変換部２３００は、振り分け回路２３０１を含む。振り分け回路２３０１は、データ変換部２３００内部にラッチされた各データを、適切なカラーの副画素に振り分けて、後段の水平ライン分を保持するラッチ回路に出力する。即ち、図７、図８、図９に示したように、振り分けられた各データは、１水平ライン分の副画素データを保持するラッチ回路群に出力される。

【0061】

図１８は、図１７に示したシリアルデータ処理回路２２００の内部のシリアルパラレル変換回路の一例を示している。シリアルデータ処理回路２２００は、８ビット単位の入力データを処理するために、直列接続された例えば８つのレジスタＲｅｇ２１−Ｒｅｇ２８を含み、８連続ラッチパルスをサイクリックに発生することができる。また、シリアルデータ処理回路２２００は、８連続するシリアルデータ（映像データ）を順次ラッチできるように８つのラッチ回路Ｌａｔ２１−Ｌａｔ２８を含む。８つのラッチ回路Ｌａｔ２１−Ｌａｔ２８は、８つのレジスタＲｅｇ２１−Ｒｅｇ２８からのラッチパルスに基づいて、入力端子２１０３からの映像データを次々とラッチすることができる。ラッチ回路Ｌａｔ２１−Ｌａｔ２８がラッチした、データＤ１〜Ｄ８は、データ変換部２３００に入力する。
入力端子２１０３は、ラッチ回路Ｌａｔ２１−Ｌａｔ２８のデータ入力端子に対して、スイッチＳＷ３１を介して接続されている。このスイッチＳＷ３１は、図１６に示した映像データ（Ｄ１Ｒ、Ｄ１Ｇ，Ｄ１Ｂ・・・・ＤｎＢ）が入力端子２１０３に入力したときにオンとなる。またスイッチＳＷ３２は、レジスタＲｅｇ２１に初期値“１”を入力するためと、８ビット単位のサイクルでレジスタの出力“１”を巡回させるために利用される。レジスタＲｅｇ２１−Ｒｅｇ２８は、シリアルクロックＳＣＬＫと同相のクロックで駆動されるが、図１８では省略している。

【0062】

図１９は、図１７、図１８に示したデータ変換部２３００の内部構成の一例を示している。データ変換部２３００には、シリアルデータ処理部２２００からシリアルパラレル変換されたデータＤ１−Ｄ８が入力する。これらのデータＤ１−Ｄ８は、ラッチ回路Ｌａｔ４１−Ｌａｔ４８でラッチされることが可能である。ラッチ回路Ｌａｔ４１−Ｌａｔ４８のラッチパルスは、複数のレジスタＲｅｇ１−Ｒｅｇ４により生成される巡回サンプリングパルス（ラッチパルスと称してもよい）ＳＰ１−ＳＰ４の中からセレクタＳＥＬが選択することで、決定されている。巡回パルスＳＰ１−ＳＰ４を生成する回路構成は、図７から図９において説明したレジスタＲｅｇ１−Ｒｅｇ４、スイッチＳＷ１１、ＳＷ１２、ＳＷ１３、オア回路ＯＲ１による回路と同じ回路構成を採用することができる。ラッチ回路Ｌａｔ４１−Ｌａｔ４８によりラッチされたデータは、振り分け回路２３０１に入力される。振り分け回路２３０１は、振り分け回路２３０１は、ラッチ回路Ｌａｔ４１−Ｌａｔ４８にラッチされた各データを、適切なカラーの副画素に振り分けて、後段の水平ライン分を保持するラッチ回路に出力する。即ち、図７、図８、図９に示したように、振り分けられた各データは、１水平ライン分の副画素データを保持するラッチ回路群に出力される。

【0063】

図２０Ａは、映像データＲ、Ｇ、Ｂ及びＷが入力する場合の動作例を示している。この映像データが入力したときは、制御装置ＣＰ及び又は信号供給回路１１０及び又はモード制御回路１１０３及び又はデータ分離回路２２０１などのモード判定部が、モード制御信号を判定し、４ビットモードであることを決定する。４ビットモードのときは、レジスタＲｅｇ１−Ｒｅｇ４から順次巡回サンプリングパルスＳＰ１−ＳＰ４が得られる。このときのスイッチＳＷ１３はレジスタＲｅｇ４の出力を選択し、スイッチＳＷ１２は、スイッチＳＷ３の出力を選択するように切り替えられる。
一方、セレクタＳＥＬ１は、サンプリングパルスＳＰ１を選択するように制御される。したがって、レジスタＲｅｇ１からのサンプリングパルスＳＰ１が採用され、４つのシリアルクロックＳＣＬＫ毎に、ラッチ回路Ｌａｔ４１−Ｌａｔ４８にラッチパルスが供給される。また、シリアルデータ処理回路２２００から出力されるデータは、データＤ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７、Ｄ８、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７、Ｄ８、・・・と順次８ビット単位が繰り返しでラッチされ、そのデータ内容もＲ、Ｇ、Ｂ、Ｗ、Ｒ、Ｇ、Ｂ、Ｗ、Ｒ、Ｇ、Ｂ、Ｗ、Ｒ、Ｇ、Ｂ、Ｗ、・・・・の繰り返しである。よって、４つのリアルクロックＳＣＬＫ毎に、データがラッチされた場合、各ラッチタイミング毎に、（１回目）Ｒ、Ｇ、Ｂ、Ｗ、（２回目）Ｒ、Ｇ、Ｂ、Ｗ、・・・・と８ビットシリアル伝送に同期した映像データを得ることができる。

【0064】

図２０Ｂは、３ビットモードによる映像データＲ、Ｇ及びＢが入力する場合の動作例を示している。この映像データが入力したときは、上記モード判定部が、モード制御信号を判定し、４ビットモードであることを決定する。４ビットモードのときは、レジスタＲｅｇ１−Ｒｅｇ４から順次巡回サンプリングパルスＳＰ１−ＳＰ４が得られる。このときのスイッチＳＷ１３はレジスタＲｅｇ３の出力を選択し、スイッチＳＷ１２は、スイッチＳＷ３の出力を選択するように切り替えられる。
一方、セレクタＳＥＬ１は、このときもサンプリングパルスＳＰ１を選択するように制御される。したがって、レジスタＲｅｇ１からのサンプリングパルスＳＰ１が採用され、この場合は３つのシリアルクロックＳＣＬＫ毎に、ラッチ回路Ｌａｔ４１−Ｌａｔ４８にラッチパルスが供給される。また、シリアルデータ処理回路２２００から出力されるデータは、データＤ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７、Ｄ８、Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７、Ｄ８、・・・と順次８ビット単位が繰り返しでラッチされ、そのデータ内容は、Ｒ、Ｇ、Ｂ、Ｒ、Ｇ、Ｂ、Ｒ、Ｇ、Ｂ、Ｒ、Ｇ、Ｂ、・・・・の繰り返しである。そして、３つのシリアルクロックＳＣＬＫ毎に、データがラッチされた場合、各ラッチタイミング毎に、（１回目）Ｒ、Ｇ、Ｂ、（２回目）Ｒ、Ｇ、Ｂ、・・・・の映像データを得ることができる。ここで、８ビット単位でシリアル伝送される映像データと、ラッチ回路Ｌａｔ４１−Ｌａｔ４８でラッチされるデータＤ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７、Ｄ８との関係は、次のような関係にある。３つの映像データＲ、Ｇ、Ｂに対して伝送単位が８ビットであると、その最少公倍数２４、つまり２４ビット（８ビットの３サイクル）が同期サイクルとなる。つまり、例えばデータＤ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７、Ｄ８に同じパターンの映像データＲ、Ｇ、Ｂ、Ｒ、Ｇ、Ｂ、Ｒ、Ｇが現れるのは、２４ビットサイクルとなる。
したがって、３ビットモードのときは、データ振り分け回路２３０１の動作モードは、２４ビットサイクルが考慮されて、データＤ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７、Ｄ８をそれぞれＲ、Ｇ、Ｂの出力端子へ振り分けるモードが採用される。図２０Ｂの例では、例えばＲ出力端子の場合、Ｄ４、Ｄ７、Ｄ２、Ｄ５、Ｄ８、Ｄ３、Ｄ６、Ｄ１、・・・の順でＲ出力端子へデータが選択されて出力される。

【0065】

図２０Ｃは、１ビットモードによる映像データ＊（＊＝Ｒ、Ｇ、Ｂ、Ｗ、ダミーデータのいずれでもよい）が入力する場合の動作例を示している。この映像データが入力したときは、上記モード判定部が、モード制御信号を判定し、１ビットモードであることを決定する。１ビットモードのときは、レジスタＲｅｇ１からのサンプリングパルスＳＰ１とその反転パルス／ＳＰ１が採用される。このときのスイッチＳＷ１２はレジスタＲｅｇ１の出力を選択するように切り替えられる。このときは、レジスタＲｅｇ１のサンプリングパルスＳＰ１は、“１”、“０”、“１”、“０”、・・・・を繰り返す。
１ビットモードの場合は、シリアルデータ処理回路２２００から出力されるデータは、データＤ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５、Ｄ６、Ｄ７、Ｄ８の何れかが１でもよいが、例えばデータＤ１が伝送データ“１”とされ、他は“０”として取り決められる。これにより、振り分け回路２３０１は、データＤ１を選択する。振り分け回路２３０１は、白モード或いは黒モードに応じて、すべての出力端子Ｒ、Ｇ、Ｂに“０”又は“１”同時に出力する。或いは、振り分け回路２３０１は、１ビットモードとカラー指定情報がある場合、カラー指定情報に応じて、出力端子Ｒ、又はＧ，又はＢに“１”を出力する。

【0066】

図２１は、図１７、図１８、図１９に示した信号供給回路の動作を概略的に説明するためのフローチャートである。まずモード判定部は、同期信号を検出して８ビット単位シリアルデータに対する同期状態となる（ＳＴ１、ＳＴ２）。この同期状態において、予め仕様書などで取り決められているデータ配列に基づいて、シリアルデータ処理回路２２００は、入力データのデータ種類判別及び各種データの振り分けを行う（ＳＴ３）。またデータ分離部２２０１或いはモード判定部は、映像データ及び処理関連データの判定を行う。処理関連データは、図１６で説明したモード制御データ、ゲートアドレス指定データなどである（ＳＴ４）。モード判定が決定すると、先に説明したように４ビットモード或いは３ビットモード或いは１ビットモードが設定される（ＳＴ５）。そしてタイミングクロックに基づいて、各ブロックの動作が実行される（ＳＴ６）。

【0067】

この発明は上記の実施形態に限定されるものではない。図２２は、さらに他の実施形態を示している。図１８に示した実施形態では、レジスタＲｅｇ２１−Ｒｅｇ２８及びラッチ回路Ｌａｔ２１−Ｌａｔ２８は、信号供給回路１１０内において、ゲート線と同じ方向（Ｘ方向）へ配列される構成であった。しかし、制御装置ＣＰにおいて、配列方向の面積に制限があるような場合、或いは配列方向と交差する信号線と同じ方向（Ｙ方向）の面積に余裕がある場合、図２２に示すように、配列してもよい。即ち、複数のレジスタ及び複数のラッチ回路が、それぞれ２行になるように分けて配列してもよい。なお、図１８に示した実施形態と同じ部分には同じ符号を付して具体的な説明は省略する。

【0068】

この発明は上記の実施形態に限定されるものではない。図２３は、さらに他の実施形態を示している。図１８に示した実施形態において、シリアルデータ処理回路２２００では、レジスタＲｅｇ２１−Ｒｅｇ２８が直列接続されており、この直列回路は、ビット転送の途中でビットリターンすることができない。しかし図２３のレジスタ直列回路では、レジスタＲｅｇ２３の出力がレジスタＲｅｇ２４に転送される途中に、スイッチＳＷ４１が設けられている。そのために、このレジスタ直列回路は、レジスタＲｅｇ２３の出力をスイッチＳＷ４１を介して、レジスタＲｅｇ２６に転送することができるし、またスイッチＳＷ４１を介して、レジスタＲｅｇ２４に転送することができる。スイッチＳＷ４２は、最終段のレジスタＲｅｇ２８の出力を初段のレジスタＲｅｇ２１にフィードバックするか、または初期値“１”をレジスタＲｅｇ２１に入力するかを決めるスイッチである。各レジスタＲｅｇ２１−Ｒｅｇ２８から出力される状態出力（“１”または“０”）は、ラッチパルスとして対応するラッチ回路Ｌａｔ２１−Ｌａｔ２８のラッチパルス入力端子に供給される。ラッチ回路Ｌａｔ２１−Ｌａｔ２８はそれぞれラッチパルスが与えられたタイミングでシリアル入力しているデータをラッチし、データＤ１−Ｄ８として出力する。
上記の構成によると、レジスタ直列回路が、データ“１”を転送する場合、８段系路又は６段系路をスイッチ切り替えにより得ることができる。即ち、レジスタＲｅｇ２１−レジスタＲｇｅ２８−レジスタＲｅｇ２１・・・の順でデータ“１”が巡回する８段系路、又は、レジスタＲｅｇ２１−レジスタＲｅｇ２３−レジスタＲｅｇ２６、Ｒｅｇ２７、Ｒｅｇ２８、Ｒｅｇ２１、・・・・の順でデータ“１”が巡回する６段系路である。レジスタの８段は、４の倍数であるから、４ビットモードのときに利用すると便利である。またレジスタの６段は、３の倍数であるから、３ビットモードのときに利用すると便利である。

【0069】

図２４Ａは、図２３に示した信号供給回路１１０が基本４ビットモード（８ビットモードと称してもよい）で動作しているとき、ラッチ回路Ｌａｔ２１−Ｌａｔ２８からの出力データＤ１−Ｄ８と、データ変換部２３００におけるデータラッチタイミングとラッチデータとの関係を示している。１回のラッチにより４つのデータＤ１−Ｄ４がラッチされ、次のラッチにより４つのデータＤ５−Ｄ８がラッチされる。また次のラッチにより４つのデータＤ１−Ｄ４がラッチされ、この次のラッチにより４つのデータＤ５−Ｄ８がラッチされ、このような動作が繰り替えされる。４ビットモードは、映像データＲ、Ｇ、Ｂ、Ｗ（又はＷがダミーデータ）の入力に対して適用される。
図２４Ｂは、図２３に示した信号供給回路１１０が基本３ビットモード（６ビットモードと称してもよい）で動作しているとき、ラッチ回路Ｌａｔ２１−Ｌａｔ２６からの出力データＤ１−Ｄ６と、データ変換部２３００におけるデータラッチタイミングとラッチデータとの関係を示している。１回のラッチにより３つのデータＤ１−Ｄ３がラッチされ、次のラッチにより３つのデータＤ４−Ｄ６がラッチされる。また次のラッチにより３つのデータＤ１−Ｄ３がラッチされ、この次のラッチにより３つのデータＤ４−Ｄ６がラッチされ、このような動作が繰り替えされる。３ビットモードは、映像データＲ、Ｇ、Ｂの入力に対して適用される。
シリアルデータ処理回路が１ビットモードで動作するときは、例えば振り分け回路２３０１は、制御信号（振り分けモード切替信号、カラー指定情報も含む）に応じて、自動的にＲ、Ｇ、Ｂ、Ｗの何れか１つ、又は複数の組み合わせ出力に切り替わる。このとき、レジスタＲｅｇ２１−Ｒｅｇ２８、Ｌａｔ２１−Ｌａｔ２８は、電源節約のために停止してもよい。
上記した実施形態によると、振り分け回路２３０１における振り分け処理の制御が簡単となる。

【0070】

図２５は、データ変換部２３００の他の実施形態を示している。図１９に示したデータ変換部２３００では、サンプリングクパルス（ラッチパルスと称してもよい）を生成するレジスタは、４個で構成されてサンプリングＳＰ１−ＳＰ４を生成した。しかし、図２５に示すようにサンプリングパルス生成回路が８つのレジスタＲｅｇ１−Ｒｅｇ８により構成されてもよい。この場合、先の実施形態で説明したように、４ビットモード、３ビットモード、１ビットモードに対応した適切なサンプリングクロックが生成されることが好ましい。そこで、このサンプリングパルス生成回路は、スイッチＳＷ１１、ＳＷ１４が設けられている。スイッチＳＷ１４は、レジスタＲｅｇ７の出力又はレジスタＲｅｇ８の出力のいずれかを選択することができる。そしてスイッチＳＷ１１は、スイッチＳＷ１４の出力または、初期設定時に取り込むためのデータ“１”の入力端子のいずれかを選択することができる。
レジスタＲｅｇ１−レジスタＲｅｇ８から出力される各サンプリングクパルス（ラッチパルス）は、ラッチ回路Ｌａｔ１−ラッチ回路Ｌａｔ８のラッチパルス入力端子に供給される。ラッチ回路Ｌａｔ１−ラッチ回路Ｌａｔ８のデータ入力端子には、それぞれシリアルデータ処理部２２００で取り出された映像データＤ１−Ｄ８がそれぞれ入力される。

【0071】

上記のサンプリングパルス生成回路は、基本４ビットモード（８ビットモードと称してもよい）のときは、スイッチＳＷ１４はレジスタＲｅｇ８の出力を選択し、スイッチＳＷ１１はスイッチＳＷ１４の出力を選択した状態となる。
このときは、ラッチ回路Ｌａｔ１−Ｌａｔ８からの出力データＤ１−Ｄ８と、データ変換部２３００におけるデータラッチタイミングとラッチデータとの関係は、先の図２４Ａで示した関係と同じである。１回のラッチにより４つのデータＤ１−Ｄ４がラッチされ、次のラッチにより４つのデータＤ５−Ｄ８がラッチされる。また次のラッチにより４つのデータＤ１−Ｄ４がラッチされ、この次のラッチにより４つのデータＤ５−Ｄ８がラッチされ、このような動作が繰り替えされる。４ビットモードは、映像データＲ、Ｇ、Ｂ、Ｗ（又はＷがダミーデータ）の入力に対して適用される。

【0072】

次にサンプリングパルス生成回路が、基本３ビットモード（６ビットモードと称してもよい）のときは、スイッチＳＷ１４はレジスタＲｅｇ６の出力を選択し、スイッチＳＷ１３はスイッチＳＷ１４の出力を選択した状態となる。
このときは、ラッチ回路Ｌａｔ１−Ｌａｔ８からの出力データＤ１−Ｄ８と、データ変換部２３００におけるデータラッチタイミングとラッチデータとの関係は、先の図２４Ｂで示した関係と同じである。１回のラッチにより３つのデータＤ１−Ｄ３がラッチされ、次のラッチにより３つのデータＤ４−Ｄ６がラッチされる。また次のラッチにより３つのデータＤ１−Ｄ３がラッチされ、この次のラッチにより３つのデータＤ４−Ｄ６がラッチされ、このような動作が繰り替えされる。３ビットモードは、映像データＲ、Ｇ、Ｂの入力に対して適用される。
信号供給回路１１０が１ビットモードで動作するときは、例えば振り分け回路２３０１は、制御信号（振り分けモード切替信号、カラー指定情報も含む）に応じて、自動的にＲ、Ｇ、Ｂ、Ｗの何れか１つ、又は複数の組み合わせ出力状態に切り替わる。このとき、データ変換部２３００は、電源節約のために停止してもよい。
上記した実施形態によると、振り分け回路２３０１における振り分け処理の制御が簡単となる。

【0073】

図２６は、上記したサンプリングパルス生成回路の他の実施形態を示している。図２５に示す実施形態は、レジスタＲｅｇ１−Ｒｅｇ８をＸ方向へ直線的に配列した構成である。しかし、配列パターンは、図２５の配列パターンに限定されるものではなく、例えば図２６に示すように、８つのレジスタＲｅｇ１−Ｒｅｇ８を４個ずつ分けて、２行に配列したパターンでもよい。なお図２５と同じ回路には同じ符号を付して説明は省略する。このような配列パターンであると、Ｘ方向の配列長さ短くすることができる。

【0074】

上記したように外部装置の性能に応じて、表示パネルに対するデータ供給方法を工夫することで、データ転送速度の高速化、消費電力の低減化を実現することができる。上記した実施形態は、画素電極が外部光を反射する反射型の表示装置、バックライトを有した透過型の表示装置のいずれでも採用可能である。

【0075】

（１）上記したように実施形態によると、基本的には、
副画素がマトリックス状に配列された表示パネル対して、前記副画素にデジタルデータを供給する信号供給回路であって、前記信号供給回路は、
第１モードでは、外部からｎ個の副画素に対応する第１映像データを受け取り、前記第１映像データに基づいてｎ個の前記副画素のためのデジタルデータを前記表示パネルに供給するモードの動作状態を形成し、
第２モードは、外部から前記ｎ個よりも少ないｍ個の前記副画素に対応する第２映像データを受け取り、前記第２映像データに基づいてｎ個の前記副画素のためのデジタルデータを前記表示パネルに供給するモードの動作状態を形成するものである。
（２）前記第１及び第２の映像データはシリアルデータであり、上記（１）記載の信号供給回路は、前記シリアルデータをパラレルデータに変換するためのラッチパルスを生成するために、複数のレジスタを直列接続したレジスタ直列回路を有する（例えば図７、図８、図９、図１８、図１９、図２２、図２３、図２５、図２６）。
（３）上記（２）記載の前記レジスタ直列回路は、前記第１モードにおけるラッチパルスと、前記第２モードにおけるラッチパルスを選択的に得るために、最終段のレジスタ出力を初段のレジスタのデータ入力端子に帰還する第１の系路と、最終段よりも前の段のレジスタ出力を前記初段のレジスタのデータ入力端子に帰還する第２の系路とを切り替えるスイッチを備える（例えば図７、図８、図９、図１９、図２２、図２３、図２５、図２６）。
（４）上記（２）記載の前記レジスタ直列回路から出力される複数のラッチパルスは、それぞれ前記シリアルデータをラッチする複数のラッチ回路のラッチパルス入力端子に供給される（図７−図９、図１８、図１９、図２３、図２５、図２６）。
（５）上記（２）記載のレジスタ直列回路は、８ビット単位で入力するシリアルデータをパラレルデータに変換するためのシリアルデータ処理回路に設けられている（例えば図１８、図２２、図２３）。
（６）上記（２）記載のレジスタ直列回路は、８ビット単位で入力するシリアルデータをパラレルデータに変換した後の任意のデータを、ラッチするためのラッチパルスを生成するラッチパルス生成回路に用いられる（図１９、図２５、図２６）。
（７）上記（５）又は（６）記載の８ビット単位で入力するシリアルデータは、さらに、映像データの他にアドレス指定データ、モード制御データを含む。
（８）上記（７）記載の前記信号供給回路は、前記モード制御データに基づいて前記第１モード、前記第２モードを切り替える。
（９）上記（１）記載のシリアルデータは、Ｒ、Ｇ、Ｂ、Ｗの映像データ又はＲ、Ｇ、Ｂの映像データのいずれかを含む。
（１０）上記（１）記載の信号供給回路は、さらに、自動的にダミーデータを生成する回路を含む。

【0076】

本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。さらにまた、請求項の各構成要素において、構成要素を分割して表現した場合、或いは複数を合わせて表現した場合、或いはこれらを組み合わせて表現した場合であっても本発明の範疇である。また請求項を制御ロジックとして表現した場合、コンピュータを実行させるインストラクションを含むプログラムとして表現した場合、及び前記インストラクションを記載したコンピュータ読み取り可能な記録媒体として表現した場合でも本発明の装置を適用したものである。

【符号の説明】

【0077】

ＰＮＬ・・・表示パネル、ＳＵＢ１・・・第１基板、ＳＵＢ２・・・第２基板、ＬＱ・・・液晶層、ＤＡ・・・表示エリア、ＰＸ（ＰＸ１１，ＰＸ１２，・・・）・・・副画素、Ｇ（Ｇ１〜Ｇｎ）・・・ゲート線、Ｓ（Ｓ１〜Ｓｍ）・・・信号線、ＧＤ・・・ゲート線駆動回路（第１駆動回路）、ＳＤ・・・ソース線駆動回路（第２駆動回路）、ＣＰ・・・制御装置、１１０・・・信号供給回路、Ｍ０・・・メモリ、１２３・・・電源回路、１２４・・・黒及びタイミングパルス生成回路、１２５・・・映像データ処理回路、１２６・・・表示電位制御回路１２６、ＰＥ・・・画素電極、ＣＥ・・・共通電極、３００・・・外部装置、１１０１・・・シリアルパラレル変換回路、１１２０・・・ラインデータ生成回路、１１０３・・・モード制御回路、２２００・・・シリアルデータ処理回路、２２０１・・・データ分離回路、２３００・・・データ変換部、２３０１・・・振り分け回路。

【図1】

【図2A】

【図2B】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11A】

【図11B】

【図11C】

【図11D】

【図12】

【図13】

【図14A】

【図14B】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20A】

【図20B】

【図20C】

【図21】

【図22】

【図23】

【図24A】

【図24B】

【図25】

【図26】