特許第6760604号(P6760604)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6760604
(24)【登録日】2020年9月7日
(45)【発行日】2020年9月23日
(54)【発明の名称】半導体装置およびその製造方法
(51)【国際特許分類】
   H01L 29/78 20060101AFI20200910BHJP
   H01L 29/12 20060101ALI20200910BHJP
   H01L 29/06 20060101ALI20200910BHJP
   H01L 21/336 20060101ALI20200910BHJP
   H01L 21/20 20060101ALI20200910BHJP
   H01L 21/205 20060101ALI20200910BHJP
【FI】
   H01L29/78 652H
   H01L29/78 652T
   H01L29/78 652P
   H01L29/78 652Q
   H01L29/78 658E
   H01L29/78 652F
   H01L21/20
   H01L21/205
【請求項の数】7
【全頁数】35
(21)【出願番号】特願2017-114848(P2017-114848)
(22)【出願日】2017年6月12日
(62)【分割の表示】特願2016-184043(P2016-184043)の分割
【原出願日】2016年9月21日
(65)【公開番号】特開2018-19069(P2018-19069A)
(43)【公開日】2018年2月1日
【審査請求日】2019年5月21日
(31)【優先権主張番号】特願2016-141048(P2016-141048)
(32)【優先日】2016年7月19日
(33)【優先権主張国】JP
【国等の委託研究の成果に係る記載事項】(出願人による申告)平成26年度、国立研究開発法人新エネルギー・産業技術総合開発機構 「SIP(戦略的イノベーション創造プログラム)/次世代パワーエレクトロニクス/SiCに関する拠点型共通基盤技術開発/SiC次世代パワーエレクトロニクスの統合的研究開発」 委託研究、産業技術力強化法第19条の適用を受ける特許出願
(73)【特許権者】
【識別番号】301021533
【氏名又は名称】国立研究開発法人産業技術総合研究所
(73)【特許権者】
【識別番号】000005108
【氏名又は名称】株式会社日立製作所
(73)【特許権者】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
(73)【特許権者】
【識別番号】000006013
【氏名又は名称】三菱電機株式会社
(74)【代理人】
【識別番号】110002066
【氏名又は名称】特許業務法人筒井国際特許事務所
(72)【発明者】
【氏名】小杉 亮治
(72)【発明者】
【氏名】紀 世陽
(72)【発明者】
【氏名】望月 和浩
(72)【発明者】
【氏名】河田 泰之
(72)【発明者】
【氏名】纐纈 英典
【審査官】 杉山 芳弘
(56)【参考文献】
【文献】 特開2013−138171(JP,A)
【文献】 特開2013−089723(JP,A)
【文献】 特開2015−032611(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 29/06
H01L 29/12
H01L 29/78
H01L 29/872
H01L 29/868
H01L 29/861
(57)【特許請求の範囲】
【請求項1】
所定の結晶主面に対して、<11−20>方向または<1−100>方向の基準結晶方向に傾斜するオフ角が設けられた主面を有する単結晶の基板と、
前記基板の前記主面に沿う第1方向に延在し、前記基板の前記主面に沿って前記第1方向と直交する第2方向に互いに離間して、前記基板に設けられた複数のトレンチと、
前記トレンチの内部に設けられ、前記基板と同じ結晶構造を持つ結晶層からなる第1カラム領域と、
前記第2方向に互いに隣り合う前記トレンチの間の前記基板の部分からなる第2カラム領域と、
を備え、
前記トレンチの前記第1方向の両端部に位置する第1先端部分および第2先端部分は、前記第2方向に第1幅および第2幅をそれぞれ有し、
前記第1先端部分と前記第2先端部分との間の前記トレンチの中央部分は、前記第2方向に第3幅を有し、
前記第1幅および前記第2幅は、前記第3幅よりも小さく、
前記第1先端部分の前記第1方向の長さと、前記第2先端部分の前記第1方向の長さとが互いに異なり、
前記基準結晶方向と前記第1方向との角度誤差が±θ以内であり、
前記θは、前記トレンチの深さをh、前記トレンチの幅をw、kを2より小さい係数とするとき、
θ={arctan{k×(w/h)}}/13である、半導体装置。
【請求項2】
請求項1記載の半導体装置において、
前記第1先端部分は、前記トレンチが延在する前記基準結晶方向の端に位置し、
前記第2先端部分は、前記トレンチが延在する前記基準結晶方向の反対方向の端に位置し、
前記第1先端部分の前記第1方向の長さは、前記第2先端部分の前記第1方向の長さよりも短い、半導体装置。
【請求項3】
所定の結晶主面に対して、<11−20>方向または<1−100>方向の基準結晶方向に傾斜するオフ角が設けられた主面を有する単結晶の基板と、
前記基板の前記主面に沿う第1方向に延在し、前記基板の前記主面に沿って前記第1方向と直交する第2方向に互いに離間して、前記基板に設けられた複数のトレンチと、
前記トレンチの内部に設けられ、前記基板と同じ結晶構造を持つ結晶層からなる第1カラム領域と、
前記第2方向に互いに隣り合う前記トレンチの間の前記基板の部分からなる第2カラム領域と、を備え、
前記トレンチの前記第1方向の両端部に位置する第1先端部分および第2先端部分は、前記第2方向に第1幅および第2幅をそれぞれ有し、
前記第1先端部分と前記第2先端部分との間の前記トレンチの中央部分は、前記第2方向に第3幅を有し、
前記第1幅および前記第2幅は、前記第3幅よりも小さく、
前記第2方向に互いに隣り合う前記トレンチの前記第1先端部分の間および前記第2先端部分の間には、前記トレンチと離間して第1ダミーパターンおよび第2ダミーパターンがそれぞれ配置されており、
前記基準結晶方向と前記第1方向との角度誤差が±θ以内であり、
前記θは、前記トレンチの深さをh、前記トレンチの幅をw、kを2より小さい係数とするとき、
θ={arctan{k×(w/h)}}/13である、半導体装置。
【請求項4】
請求項記載の半導体装置において、前記第1ダミーパターンおよび前記第2ダミーパターンは、平面視において、三角形または台形である、半導体装置。
【請求項5】
請求項1〜4のいずれか一項に記載の半導体装置において、
前記第1幅および前記第2幅が、前記基板の外周方向に向かうに従って小さくなる、半導体装置。
【請求項6】
請求項1〜5のいずれか一項に記載の半導体装置において、
前記トレンチの前記第1方向の両端部に位置する第1先端部分および第2先端部分は、第1深さおよび第2深さをそれぞれ有し、
前記第1先端部分と前記第2先端部分との間の前記トレンチの中央部分は、第3深さを有し、前記第1深さおよび前記第2深さは、前記第3深さよりも浅い、半導体装置。
【請求項7】
請求項6記載の半導体装置において、
前記第1深さおよび前記第2深さが、前記基板の外周方向に向かうに従って浅くなる、半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置およびその製造方法に関し、例えばパワーMOSFET(Metal Oxide Semiconductor Field Effect Transistor)に代表されるパワー半導体素子を含む半導体装置およびその製造方法に好適に利用できるものである。
【背景技術】
【0002】
本技術分野の背景技術として、例えば特開2013−138171号公報(特許文献1)およびRyoji Kosugi et.al., Development of SiC super-junction (SJ) device by deep trench-filling epitaxial growth, Materials Science Forum Vols. 740-742 (2013) pp 785-788(非特許文献1)がある。
【0003】
特許文献1には、セル領域では、スーパージャンクション(Super Junction)構造を構成するn型カラム領域およびp型カラム領域でのn型電荷量とp型電荷量が等しくされ、周辺領域では、セル領域の外周方向に向かうに連れて、スーパージャンクション構造でのn型電荷量が徐々にp型電荷量よりも多くされるチャージバランス変化領域を備える半導体装置が記載されている。
【0004】
また、非特許文献1には、スーパージャンクション構造の製造を前提として、4H−SiC基板に形成した幅2.7μm、深さ7μmのトレンチをボイドの発生なくSiC層で埋め戻した例が報告されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開2013−138171号公報
【非特許文献】
【0006】
【非特許文献1】Ryoji Kosugi et.al., Development of SiC super-junction (SJ) device by deep trench-filling epitaxial growth, Materials Science Forum Vols. 740-742 (2013) pp 785-788
【発明の概要】
【発明が解決しようとする課題】
【0007】
スーパージャンクション構造のパワー半導体素子は、高耐圧を確保しながら、オン抵抗を低減できるという利点を有している。
【0008】
スーパージャンクション構造の形成方法の1つに、トレンチ埋め戻し法(トレンチフィル法とも言う。)がある。トレンチ埋め戻し法は、深いトレンチを有するスーパージャンクション構造を作製することができることから、広い耐圧範囲においてオン抵抗の低減に有効であると考えられる。しかし、高耐圧のパワー半導体素子を実現するには、高アスペクト比のトレンチが必要となるが、トレンチ埋め戻し法では、高アスペクト比のトレンチを埋め込みエピタキシャル成長法によって歩留りよく埋め戻すことは容易ではなく、パワー半導体素子を含む半導体装置の製造歩留りが低いという課題があった。
【0009】
なお、非特許文献1においても、埋め戻しの成功の再現性は低く、その原因は不明であった。
【課題を解決するための手段】
【0010】
上記課題を解決するための代表的な手段としての半導体装置の一つを例示すれば以下のとおりである。すなわち、半導体装置を、所定の結晶方向である基準結晶方向に対して傾斜した結晶主面を有する単結晶の基板と、前記基板の前記結晶主面に沿う第1方向に延在し、前記基板の前記結晶主面に沿って前記第1方向と直交する第2方向に互いに離間して、前記基板に設けられた複数のトレンチと、前記トレンチの内部に設けられ、前記基板と同じ結晶構造を持つ結晶層からなる第1カラム領域と、前記第2方向に互いに隣り合う前記トレンチの間の前記基板の部分からなる第2カラム領域と、を備え、前記基準結晶方向と前記第1方向との角度誤差が±θ以内であり、前記θは、前記トレンチの深さをh、前記トレンチの幅をw、kを2より小さい係数とするとき、θ={arctan{k×(w/h)}}/13で定まるように構成する。
【0011】
他の代表的な手段としての半導体装置の製造方法の一つを例示すれば以下の通りである。すなわち、半導体装置の製造方法であって、所定の結晶方向である基準結晶方向に対して傾斜した結晶主面、および前記基準結晶方向に対して第1角度誤差を持って設けられた基準マークを有する単結晶の基板を準備し、前記基板の前記結晶主面に沿う第1方向に延在し、前記基板の前記結晶主面に沿って前記第1方向と直交する第2方向に互いに離間する複数のトレンチを前記基板に形成するために、前記基板上にエッチング用マスクパターンを形成するためのフォトマスクを準備し、前記フォトマスクを用いて前記基板上に前記エッチング用パターンを形成し、前記エッチング用パターンを用いて前記基板に前記複数のトレンチを形成し、前記複数のトレンチの内部を結晶成長法により前記基板と同じ結晶構造を持つ結晶層で埋め込み、前記基準結晶方向と前記第1方向との角度誤差が±θ以内であり、前記θは、前記トレンチの深さをh、前記トレンチの幅をw、kを2より小さい係数とするとき、θ={arctan{k×(w/h)}}/13で定まるようにする。
【発明の効果】
【0012】
本発明によれば、パワー半導体素子を含む半導体装置の製造歩留りおよび信頼性を向上することができる。
【0013】
上記した以外の課題、構成および効果は、以下の実施の形態の説明により明らかにされる。
【図面の簡単な説明】
【0014】
図1】実施の形態1によるSiC単結晶ウェハに形成された複数の半導体チップのレイアウトの第1例を示す平面図である。
図2】実施の形態1によるSiC単結晶ウェハに形成された複数の半導体チップのレイアウトの第2例を示す平面図である。
図3】実施の形態1による半導体装置に形成された複数のトレンチの埋め戻し態様の一例を説明する概略図である。
図4】実施の形態1による半導体装置の構成を示す平面図である。
図5】実施の形態1による半導体装置の構成を示す断面図(図4のA−A´線で切断した断面図)である。
図6】実施の形態1による半導体装置の製造工程を示す断面図である。
図7図6に続く半導体装置の製造工程を示す断面図である。
図8図7に続く半導体装置の製造工程を示す断面図である。
図9図8に続く半導体装置の製造工程を示す断面図である。
図10図9に続く半導体装置の製造工程を示す断面図である。
図11図10に続く半導体装置の製造工程を示す断面図である。
図12図11に続く半導体装置の製造工程を示す断面図である。
図13図12に続く半導体装置の製造工程を示す断面図である。
図14図13に続く半導体装置の製造工程を示す断面図である。
図15】実施の形態2による基板に形成された複数のトレンチを示す平面図である。
図16】実施の形態2による基板に形成されたトレンチの端部を拡大して示す断面図である。
図17】実施の形態2の変形例による基板に形成された複数のトレンチを示す平面図である。
図18】本発明に先立って本発明者らが検討した、SiC単結晶ウェハに形成された複数の半導体チップのレイアウトの第1比較例を示す平面図である。
図19】本発明に先立って本発明者らが検討した、SiC単結晶ウェハに形成された複数の半導体チップのレイアウトの第2比較例を示す平面図である。
図20】本発明に先立って本発明者らが検討した、半導体装置に形成された複数のトレンチの埋め戻し態様の一例を説明する概略図である。
図21】埋め込みエピタキシャル成長法において、HCl/SiH流量比が33.3、50および66.7の場合の埋め戻し態様の一例を示す図である。
図22】埋め込みエピタキシャル成長法において、エピタキシャル成長中の成長炉内の圧力が10kPaの場合の埋め戻し態様の一例を示す図である。
図23】(a)〜(i)は、<11−20>方向に対する延在方向の傾き角度を変えて基板に形成され、その後、結晶層が埋め戻された、複数のトレンチの断面SEM写真である。
図24】フォトマスク上におけるパターンの<11−20>方向に対する傾き角度θtrenchと、図23から得られたトレンチ上部側面に結晶成長したSiC層の傾き角度θmesaとの関係を示すグラフ図である。
図25】(a)、(b)および(c)は、結晶層がトレンチ上部側面から斜めに傾いて成長する場合における、トレンチ寸法と、結晶層がトレンチを塞いでしまう状態との関係を考察するためのモデルを示す模式図である。
図26図25に示したモデルおよび知見Cから算出した、許容されるトレンチの延在方向と<11−20>方向との角度誤差を示すグラフ図である。
図27】フォトマスク上におけるパターンの<11−20>方向に対する傾き角度θtrenchと、トレンチ底の結晶成長レート(図中上部のプロット)およびメサトップの結晶成長レート(図中下部のプロット)との関係を示すグラフ図である。
図28図27に示したトレンチ底の結晶成長レートのフィッテング曲線から求めたトレンチの延在方向と<11−20>方向との角度誤差θ、および角度誤差θから算出したアライメント余裕係数kをまとめた表である。
【発明を実施するための形態】
【0015】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【0016】
また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【0017】
また、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【0018】
また、「Aからなる」、「Aよりなる」、「Aを有する」、「Aを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【0019】
また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。また、断面図および平面図において、各部位の大きさは実デバイスと対応するものではなく、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図と平面図とが対応する場合においても、図面を分かりやすくするため、特定の部位を相対的に大きく表示する場合がある。また、断面図であっても図面を見易くするためにハッチングを省略する場合もあり、平面図であっても図面を見易くするためにハッチングを付す場合もある。
【0020】
また、単に「基板」と言うときには、特に、明示していない限り、「基板」には、炭化珪素(SiC)単結晶からなる基板または珪素(Si)単結晶からなる基板のみでなく、炭化珪素(SiC)単結晶からなる基板または珪素(Si)単結晶からなる基板の主面上にエピタキシャル層を形成したものも含まれる。
【0021】
また、特に、明示していない限り、ブラケット< >で囲んだ数列(方位指数)は結晶方位を示し、例えば六方晶単結晶では<11−20>方向のように4個の方位指数で記載する。ここで、マイナス記号は直後の方位指数がマイナス成分の方位であること表し、例えば<11−20>では方位指数2がマイナス方向であることを意味する。また、まる括弧( )で囲んだ数列(面指数)は結晶面を示し、例えば六方晶単結晶では(0001)面のように4個の面指数で記載する。
【0022】
以下、本実施の形態を図面に基づいて詳細に説明する。
【0023】
(スーパージャンクション構造の利点)
本実施の形態によるパワーMOSFETはスーパージャンクション構造を有している。このようなスーパージャンクション構造のパワーMOSFETによれば、以下に説明する利点を得ることができる。
【0024】
パワーMOSFETでは、基板の不純物濃度を低くして、オフ状態時に基板に形成される空乏層を延ばすことにより、耐圧を確保している。従って、高耐圧を実現するためには、低不純物濃度の基板を厚くする必要がある。一方、低不純物濃度の基板を厚くすると、パワーMOSFETのオン抵抗が高くなる。つまり、パワーMOSFETにおいては、耐圧の向上とオン抵抗の低減とはトレードオフの関係にあることになる。
【0025】
本実施の形態によるパワーMOSFETでは、周期的に配置されるp型カラム領域とn型カラム領域とからなるスーパージャンクション構造を基板に形成している。スーパージャンクション構造は、通常、n型の基板に一定の間隔を置いて形成される複数のp型カラム領域と、互いに隣り合うp型カラム領域の間のn型の基板からなる複数のn型カラム領域とによって構成される。
【0026】
このスーパージャンクション構造のパワーMOSFETでは、オフ状態において、p型カラム領域とn型カラム領域との境界領域に形成されるpn接合から横方向にも空乏層が延びる。このため、電流通路であるn型カラム領域の不純物濃度を高くしても、2つの境界領域に挟まれるn型カラム領域の内側方向に延びる空乏層が繋がってn型カラム領域全体が空乏化しやすくなる。これにより、オフ状態でn型カラム領域全体が空乏化するため、耐圧を確保することができる。つまり、スーパージャンクション構造のパワーMOSFETでは、電流通路であるn型カラム領域の不純物濃度を高くすることができ、かつ、n型カラム領域全体を空乏化することができる。この結果、スーパージャンクション構造のパワーMOSFETでは、高耐圧を確保しながら、オン抵抗を低減することができる。
【0027】
(トレンチ埋め戻し法の利点)
スーパージャンクション構造においては、パワーMOSFETのオン抵抗の低減を図る観点から、例えば互いに隣り合うp型カラム領域の間隔を狭くして、n型カラム領域の幅を狭くすることが有効である。なぜなら、オン抵抗の低減を図る観点から、電流通路であるn型カラム領域のn型不純物濃度を高くすることが望ましいからである。すなわち、オン抵抗を低減するために、n型カラム領域のn型不純物濃度を高くすると、n型カラム領域への空乏層の延びが小さくなることから、n型カラム領域全体を空乏化させるためには、n型カラム領域の幅を狭くする必要がある。
【0028】
従って、n型カラム領域のn型不純物濃度を高くして、オン抵抗を低減する一方、耐圧も確保することを考慮すると、互いに隣り合うp型カラム領域の間隔を狭くして、n型カラム領域の幅を狭くする必要がある。
【0029】
スーパージャンクション構造を形成する代表的な方法として、「トレンチ埋め戻し法」がある。このトレンチ埋め戻し法では、p型カラム領域は、基板に形成されたトレンチへの埋め込みエピタキシャル成長法で形成される。このため、トレンチの形成精度によって、p型カラム領域の形成精度が決定される。トレンチは、一般に、フォトリソグラフィ技術およびドライエッチング技術によって形成されることから、トレンチ埋め戻し法では、高精度でp型カラム領域を形成することができて、互いに隣り合うp型カラム領域の間隔を狭くすることができる。
【0030】
なお、スーパージャンクション構造を形成する他の方法として、「マルチエピタキシャル法」がある。しかし、このマルチエピタキシャル法では、p型カラム領域をイオン注入法で形成している。このため、深くp型カラム領域を基板に形成するには、多段のイオン注入が必要となり、イオン注入の回数が増加するという課題がある。
【0031】
そこで、本実施の形態では、トレンチ埋め込み法を採用する。以下、トレンチ埋め込み法によって形成されるスーパージャンクション構造のパワーMOSFETについて説明する。
【0032】
(埋め込みエピタキシャル成長法に伴う不具合の詳細な説明)
本実施の形態によるスーパージャンクション構造のパワーMOSFETを含む半導体装置は、ウェハ状の炭化珪素(SiC)単結晶からなる基板(以下、SiC単結晶基板と言う。)に製造される。具体的には、SiC単結晶基板の主面上に形成されたエピタキシャル層にスーパージャンクション構造を構成するp型カラム領域とn型カラム領域とが交互に配置される。このSiC単結晶基板は、一般に、(0001)面が<11−20>方向に4°傾いた主面を有しており、オリエンテーションフラットと<11−20>方向とがほぼ平行になるように、SiC単結晶基板は製造される。従って、SiC単結晶基板の主面上にエピタキシャル成長法により形成されるエピタキシャル層も、SiC単結晶基板と同様の結晶構造を有する。
【0033】
しかし、例えば図18に示すように、SiC単結晶基板SWの製造時におけるプロセス条件のばらつきなどにより、オリエンテーションフラットOFの方向が<11−20>方向と平行にならず、オリエンテーションフラットOFの方向と<11−20>方向との角度誤差が±1°よりも大きくなることがある。このような場合、各半導体チップSCにそれぞれスーパージャンクション構造を構成する複数のトレンチ(溝とも言う。)DTが、オリエンテーションフラットOFの方向とほぼ平行に延在するように形成されると、トレンチDTの延在方向(長手方向とも言う。)と<11−20>方向との角度誤差は±1°よりも大きくなる。
【0034】
また、例えば図19に示すように、オリエンテーションフラットOFの方向と<11−20>方向との角度誤差が±1°よりも小さい場合であっても、各半導体チップSCにそれぞれ形成される複数のトレンチDTの延在方向が、その製造時におけるプロセス条件のばらつきなどにより、オリエンテーションフラットOFの方向とずれることがある。このような場合、トレンチDTの延在方向と<11−20>方向との角度誤差が±1°よりも大きくなることがある。
【0035】
本発明者らが検討したところ、トレンチDTの延在方向と<11−20>方向との角度誤差が±1°よりも大きくなると、埋め込みエピタキシャル成長法によるトレンチDTの内部への半導体層の埋め戻しが難しくなることが明らかとなった。
【0036】
図20は、トレンチDTの延在方向と<11−20>方向との角度誤差が±1°よりも大きい場合における、埋め込みエピタキシャル成長法による埋め戻し態様の一例を説明する概略図である。SiC単結晶基板SWの主面上にエピタキシャル層EPが形成されており、そのエピタキシャル層EPに複数のトレンチDTが一方の方向に延在するように形成されている。トレンチDTの延在方向と<11−20>方向との角度誤差は、例えば±5°程度である。
【0037】
エピタキシャル成長の初期は、トレンチDTの底およびエピタキシャル層EPの凸部の上面などから半導体層SM、例えばSiC層が成長して、トレンチDTの内部は埋め戻されていく。しかし、半導体層SMの成長方向が徐々に傾くため、エピタキシャル成長が進むと、トレンチDTの上部および延在方向の両端部が閉塞して、トレンチDTの内部に空孔(ボイドとも言う。)VOが形成される。特に、トレンチDTの深さが5μm以上、特に10μm以上になると、埋め込みエピタキシャル成長法に伴うこのような不具合が顕著に現れる。
【0038】
(本発明に至った知見)
本発明に至った知見について、以下に詳細に説明する。
【0039】
(1)トレンチの内部を埋め戻すSiC層の結晶成長に関する実験結果
図23(a)〜(i)は、<11−20>方向に対する延在方向の傾き角度を変えて基板に形成され、その後、結晶層が埋め戻された、複数のトレンチの断面SEM写真である。複数のトレンチは、フォトマスク上に<11−20>方向に対する傾き角度を変化させた複数のパターンを形成し、そのフォトマスクを使用して、意図的に<11−20>方向に対して傾きのバリエーションを持たせて基板に形成されている。図23(a)〜(i)には、フォトマスク上で<11−20>方向に対するパターンの傾き角度を−2.0°〜+2.0°の範囲で、0.5°刻みで変化させた場合における、それぞれのトレンチの埋め込みの様子を示している。
【0040】
図23(a)〜(i)では、フォトマスク上におけるパターンの<11−20>方向に対する傾き角度θtrenchを示しており、例えば図23(a)では「−2.0°」と示している。なお、図23(a)に、括弧書きで併記した角度「(−1.5°)」は、後述する「推定される実角度」である。また、<11−20>方向と直交する<−1100>方向に向かって傾斜するパターンをプラス側に傾くパターンと言い、<−1100>方向と反対方向(つまり<1−100>)に向かって傾斜するパターンをマイナス側に傾くパターンと言う。
【0041】
実験条件としては、<11−20>方向に4°オフの4H−SiC基板に複数のトレンチを形成した後、複数のトレンチの内部をSiC層の結晶成長により埋め戻した。トレンチを形成するためのフォトマスクは、実験に使用した基板のオリエンテーションフラットと、θtrench=0°のパターンとが平行になるように露光装置によってアライメントされている。
【0042】
実験に使用した基板はオリエンテーションフラットが<11−20>方向となるように製造されているが、その基板の仕様上のオリエンテーションフラットと<11−20>方向との角度誤差は±5°以内である。トレンチは、ICP(Inductively Coupled Plasma)エッチング法で形成され、トレンチの深さは22μm〜25μm、幅は2.25μm〜2.5μmである。また、隣り合うトレンチを隔てるスペースである基板の凸部の寸法は2.25μm〜2.5μmである。その他、SiC層の埋め戻し結晶成長など、明記しない実験条件は、後述する実施の形態1の≪半導体装置の製造方法≫で説明するものと同様である。
【0043】
実験結果では、図23(d)に示すθtrench=−0.5°のパターンにおいて最良の結果が得られており、トレンチが垂直性を保持したまままSiC層がトレンチの内部に良好な状態で埋め込まれている。一方、図23(c)、(b)、(a)の方向に、すなわちマイナス側にθtrenchが傾いたものは、トレンチ側面から左側に傾斜を持ったSiC層が結晶成長し、角度が大きくなるにつれてトレンチ上部を覆ってしまう。また、図23(e)、(f)、(g)、(h)、(i)の方向に、すなわちプラス側にθtrenchが傾いたものは、トレンチ側面から右側に傾斜を持ったSiC層が結晶成長し、角度が大きくなるにつれてトレンチ上部を覆ってしまう。以上の結果より、以下の知見が得られる。
【0044】
(知見A)θtrenchが大きくなり、トレンチ上部が結晶成長したSiC層で覆われると、トレンチの内部に原料ガスが供給されにくくなるため、トレンチの内部におけるSiC層の埋め戻し結晶成長が阻害される。
【0045】
(知見B)θtrench=−0.5°パターンで、SiC層はほぼ垂直の結晶成長が実現できており、実験に使用した基板のオリエンテーションフラットは厳密な<11−20>方向から0.5°程度ズレて形成されている。このため、図23(a)〜(i)の括弧書きで併記した「トレンチの延在方向と結晶固有の<11−20>方向との間の推定される実角度」を割り当てることができる。この実験では、図23(d)が推定された実角度0°にほぼ対応する。
【0046】
(2)フォトマスク上におけるパターンの<11−20>方向に対する傾き角度θtrenchと、トレンチ上部側面に成長したSiC層の傾き角度θmesaとの関係
図24は、フォトマスク上におけるパターンの<11−20>方向に対する傾き角度θtrenchと、図23から得られたトレンチ上部側面に成長したSiC層の傾き角度θmesaとの関係を示すグラフ図である。θtrenchとθmesaとは直線で近似される比例関係にあることが分かる。この図から、以下の知見が得られる。
【0047】
(知見C)θtrenchとθmesaとは直線で近似される比例関係にあり、その傾きは13である。
【0048】
(3)トレンチ形状と、トレンチの内部における結晶層の成長阻害との関係を検討するためのモデル
図25(a)、(b)および(c)は、結晶層がトレンチ上部側面から斜めに傾いて結晶成長する場合における、トレンチ寸法と、結晶層がトレンチを塞いでしまう状態との関係を考察するためのモデルを示す模式図である。
【0049】
図25(a)は、高さh、幅wのトレンチに対して、トレンチ側面の上部h/2から、傾斜角Q1を持った結晶成長が始まり、トレンチを塞いでしまう第1のモデルを示している。これは、図23に示した実験結果において、トレンチ側面の上部半分位からSiC層が傾斜して成長していることに対応する。従って、図25(a)に示すモデルが、トレンチの内部における結晶層の成長阻害を避けるための最低限の条件となる。図25(a)に示すモデルにおける許容できる最大の傾斜角Q1は、以下の(式1)で表される。
【0050】
Q1=arctan(2w/h) ・・・・(式1)
図25(b)は、効果的にトレンチの内部における結晶層の成長阻害を緩和するための第2のモデルを示している。すなわち、このモデルでは、トレンチの入り口が塞がらないように、トレンチ側面の上部h/2から、傾斜角Q2を持った結晶層が成長し、その結晶成長をトレンチの幅w/2程度に抑えることを基準としている。図25(b)に示すモデルにおける許容できる最大の傾斜角Q2は、以下の(式2)で表される。
【0051】
Q2=arctan(w/h) ・・・・(式2)
図25(c)は、さらに望ましい第3のモデルを示している。すなわち、このモデルでは、トレンチの入り口が塞がらないように、トレンチ側面の上部h/2から、傾斜角Q3を持った結晶層が成長し、その結晶成長を、さらに余裕をもってトレンチの幅w/4程度に抑えることを基準としている。図25(c)に示すモデルにおける許容できる最大の傾斜角Q3は、以下の(式3)で表される。
【0052】
Q3=arctan(w/2h) ・・・・(式3)
すなわち、トレンチの内部における結晶層の成長阻害を避けるためには、結晶層の成長角度は、最低限でも(式1)のQ1より小さい角度であることが必要であり、好ましくは(式2)のQ2より小さい角度であることが望ましく、さらに好ましくは(式3)のQ3より小さい角度であることが望ましいことになる。
【0053】
(4)図25に示したモデルから算出した、許容されるトレンチの延在方向の<11−20>方向に対する角度誤差θ
図26は、図25に示したモデルおよび上記(知見C)から算出した、許容されるトレンチの延在方向と<11−20>方向との角度誤差を示すグラフ図である。すなわち、(式1)のQ1、(式2)のQ2および(式3)のQ3は(知見C)のθmesaに対応するので、図24の実験結果から得られた傾き13を使えば、許容されるトレンチの延在方向の<11−20>方向に対する角度誤差θが、θtrenchに対応する値として得られる。これにより、以下の知見が得られる。
【0054】
(知見D)トレンチの内部における結晶層の成長阻害を避けるためには、トレンチの延在方向と<11−20>方向との角度誤差θは、少なくとも、以下の(式4)より小さい角度であることが必要である。
【0055】
θ=Q1/13={arctan(2w/h)}/13 ・・・・(式4)
好ましくはトレンチの延在方向と<11−20>方向との角度誤差θは、以下の(式5)より小さい角度であるとよい。
【0056】
θ=Q2/13={arctan(w/h)}/13 ・・・・(式5)
さらに好ましくはトレンチの延在方向と<11−20>方向との角度誤差θは、以下の(式6)より小さい角度であるとよい。
【0057】
θ=Q3/13={arctan(w/2h)}/13 ・・・・(式6)
トレンチの延在方向と<11−20>方向との角度誤差θは、許容される角度誤差としてはプラス側およびマイナス側の両側があるので、上記(式4)、(式5)および(式6)で表される±θ以内であることが、トレンチの内部における結晶層の成長阻害を効果的に緩和するための知見である。
【0058】
図26は、上記(式4)、(式5)および(式6)を計算した結果である。図26の縦軸は、図25(a)、(b)および(c)に示した3つのモデルに対して許容されるトレンチの延在方向の<11−20>方向に対する角度誤差θを意味する。第1の横軸は、トレンチの幅wを2μmとしたときの高さhであり、0μm〜40μmの範囲を示している。第2の横軸は、アスペクト比(Ratio=h/w)を表し、無次元の数値であり、0〜20の範囲を示している。
【0059】
図26において、アスペクト比が5よりも小さくなると、関数の性質により延在方向の<11−20>方向に対する角度誤差θの許容値が急減に増大する。従って、このようなアスペクト比が比較的小さな領域(0〜5)では、角度誤差θの余裕が比較的大きい。
【0060】
これに対して、アスペクト比が5以上では、角度誤差θの許容値は、減少するとともに急激な変化をしなくなり、アスペクト比が大きくなるにつれて漸減する。従って、アスペクト比が5以上において、角度誤差θの管理が重要になる。さらにアスペクト比が10以上になると、曲線からほぼ直線で近似されるような漸減する特性も持つようになり、角度誤差θの値自体も小さくなるので、さらに角度誤差θの管理が重要になる。言い換えれば、本発明の適用範囲として、アスペクト比が5以上において顕著な効果が期待できる。さらにアスペクト比が10以上においては、さらに顕著な効果が期待できる。
【0061】
(5)フォトマスク上におけるパターンの<11−20>方向に対する傾き角度θtrenchと、トレンチ底の結晶成長レートとの関係
図27は、図23に示した実験結果をまとめたものであり、フォトマスク上におけるパターンの<11−20>方向に対する傾き角度θtrenchと、トレンチ底(Trench bottom)の結晶成長レートとの関係を示すグラフ図である(図中上部のプロット)。図27には、同様に、メサトップ(Mesa top)(基板の凸部の上面)の結晶成長レートも同時に示してある(図中下部のプロット)。ここで、メサとは凸部を意味し、基板に複数のトレンチを形成することにより、互いに隣り合うトレンチを隔てるスペーサである基板の凸部が形成されるので、それをメサと呼んでいる。図27に示す実験結果の点を結ぶ曲線は、ガウシアンによるフィッテング曲線である。
【0062】
図27から、トレンチ底の結晶成長レートは、θtrenchの影響を敏感に受けることが分かる。すなわち、結晶層が傾いて成長することによりトレンチ最上部の入り口が狭くなることで、トレンチ底に結晶成長の原料ガスが供給されにくくなるメカニズムが働いていると推定される。
【0063】
なお、メサトップの結晶成長レートは、その結晶成長が基板の上面近傍であり、原料ガスの供給の制限を受けにくいことから、θtrenchに対して比較的緩やかな変化である。しかしこの場合でも、θtrench=−0.5°のパターンでメサトップの結晶成長レートが減少しており、トレンチ底に効率的に原料ガスが供給されることを逆の観点から裏づけていると考えられる。
【0064】
ところで、(式4)、(式5)および(式6)をより一般化して定式すれば、以下の(式7)となる。
【0065】
θ={arctan{k×(w/h)}}/13・・・・(式7)
ここで、kは、便宜上「アライメント余裕係数」と定義することにし、kは2より小さい係数となる。(式4)、(式5)および(式6)は、それぞれk=2、k=1およびk=1/2に対応する特定ケースということになる。kが2より小さい程、図23に示した結晶層の斜め成長が抑制され、トレンチの内部における結晶層の埋め戻しの完成度があがることになる。なお、kの理論上の最小値は0であるが、このときθ=0になる。現実の製造プロセスではk=0を実現することは困難であるので、製造歩留りおよび製造コスト(製造余裕)とのバランスからkを選択することで、半導体装置のコストを最適化することができる。
【0066】
(式7)を逆にkについて解くと、以下の(式8)を得る。
【0067】
k=(h/w)×tan(13×θ)・・・・(式8)
(6)アライメント余裕係数kの計算結果
図28に、図27に示したトレンチ底の結晶成長レートのフィッテング曲線の所定の高さにおけるθtrenchの幅から角度誤差θを読み取り、この角度誤差θと(式8)とから算出したアライメント余裕係数kを示している。トレンチ底の結晶成長レートの変化分の高さを「高さ位置(Level)」と呼ぶことにし、ガウシアン曲線の裾(θtrench=−2.0°または+1.0°)を0%(結晶成長レート:GR=2.38μm/h)、ガウシアン曲線のピーク(θtrench=−0.46°)を100%(結晶成長レート:GR=4.33μm/h)とし、0%〜100%の数値として定義する。
【0068】
図28では、高さ位置(Level)の50%、80%および90%においてガウシアン曲線のθtrenchの幅(L−width)を読み取り、それを1/2して角度誤差θを得ている。図23に示した実験条件では、トレンチの深さhは22μm〜25μm、幅wは2.25μm〜2.5μmであったので、(式8)を用いてkを計算する際に、その中央値としてh=23.5μm、w=2.385μmを用いた。
【0069】
以下では、トレンチの入り口が完全に閉じる前のトレンチ埋め戻しの結晶成長において、「高さ位置(Level)」の意味を考察する。単純化されたモデルでは、トレンチ埋め戻しのために供給された原料ガスは、次の3つの部分に分配されると考えられる。
【0070】
(a)トレンチ底で起きる結晶成長への寄与分:A1+A2(θ)
(b)メサトップで起きる結晶成長への寄与分:B1+B2(θ)
(c)トレンチ側面で起きる結晶成長への寄与分:C1+C2(θ)
図23および図27に示した実験結果が、A1、B1およびC1のθtrenchに依存しない定数部と、A2(θ)、B2(θ)およびC2(θ)のθtrenchに依存する変数部の存在を示唆しているからである。
【0071】
上記(a)は、本発明の目的とする部分であり、この部分への原料ガスの寄与を最大化することが望ましい。上記(b)は、メサトップから垂直上方に起きる結晶成長であるため、トレンチ底の埋め戻しに直接害をもたらす訳ではないが、できるだけ少ない方が望ましい。上記(c)は、本発明の目的を阻害する部分であり、この部分への原料ガスの寄与を最小化することが望ましい。
【0072】
原料ガスの供給は一定であり、上記(a)、(b)および(c)の総和は常に一定(const)であるとして、次の式を得る。
【0073】
A1+A2(θ)+B1+B2(θ)+C1+C2(θ)=const・・・・(式9)
ここで、A1、B1およびC1は定数なので右辺に移項して、新たな定数const’としてまとめると次の式を得る。
【0074】
A2(θ)+B2(θ)+C2(θ)=const’・・・・(式10)
(式10)で、A2(θ)への原料ガスの寄与が100%となるときに、残るB2(θ)+C2(θ)は0%になる。これは、図27に示したθtrench=0.5°近傍に対応し、高さ位置(Level)としては100%に対応する。また、これは、上記(a)が最大化、上記(b)および(c)を最小化できた状態である。
【0075】
逆に、(式10)で、A2(θ)への寄与が0%となるときに、残るB2(θ)+C2(θ)は100%になる。これは、図27に示したθtrench=−2.0°またはθtrench=+1.0°近傍に対応し、高さ位置(Level)としては0%に対応する。また、これは、上記(a)が最小化、上記(b)および(c)が最大化となった状態である。以上により、高さ位置(Level)は、近似的に、トレンチ底への結晶成長の効率のよさを表すパラメータとして理解することもできる。以上の結果より、以下の知見が得られる。
【0076】
(知見E)高さh、幅wのトレンチの内部における結晶層の成長阻害を緩和するための、トレンチの延在方向と結晶方位(例えば<11−20>方向)との角度誤差θは少なくとも、一般に以下の式で表される((式7)再掲))。
【0077】
θ={arctan{k×(w/h)}}/13
ここで、kはアライメント余裕係数と定義し、2よりも小さい値であることが必要である。トレンチ底の結晶成長レートが飽和する(0%)場合にくらべ、k=0.9以下であれば50%以上効率的な結晶成長レートが確保される。さらに、k=0.5以下であれば80%以上効率的な結晶成長レートが確保される。さらに好ましくは、k=0.3以下であれば90%以上効率的な結晶成長レートが確保される。
【0078】
本実施の形態では、前述の本発明に至った知見を基に、スーパージャンクション構造のパワーMOSFETを含む半導体装置において、埋め込みエピタキシャル成長法によりトレンチの内部へ確実に結晶層を埋め戻すことにより、半導体装置の製造歩留りおよび信頼性を向上させることのできる新規な技術的思想を提供する。
【0079】
(実施の形態1)
≪半導体装置の特徴および効果≫
本実施の形態1による半導体装置の特徴および効果について、図1図2および図3を用いて説明する。図1は、本実施の形態1によるSiC単結晶ウェハに形成された複数の半導体チップのレイアウトの第1例を示す平面図である。図2は、本実施の形態1によるSiC単結晶ウェハに形成された複数の半導体チップのレイアウトの第2例を示す平面図である。図3は、本実施の形態1による半導体装置に形成された複数のトレンチの埋め戻し態様の一例を説明する概略図である。
【0080】
まず、本実施の形態1による半導体装置の第1例について、図1を用いて説明する。
【0081】
図1に示すように、本実施の形態1によるスーパージャンクション構造のパワーMOSFETを含む半導体装置は、半導体チップSC毎にウェハ状のSiC単結晶基板SWに製造される。具体的には、SiC単結晶基板SWの主面上に、SiC単結晶基板SWと同様の結晶構造を持つエピタキシャル層が形成され、このエピタキシャル層に、x方向(第1方向)に延在するp型カラム領域PCとn型カラム領域NCとが、SiC単結晶基板SWの主面に沿ってx方向と直交するy方向(第2方向)に交互に配置されたスーパージャンクション構造を有している。SiC単結晶基板SWは、例えば4Hポリタイプ六方晶系SiC単結晶(略記すれば「4H−SiC」)からなる。
【0082】
p型カラム領域PCは、x方向に延在し、y方向に互いに離間してエピタキシャル層に形成された複数のトレンチDTに、埋め込みエピタキシャル成長法により埋め込まれた半導体層(SiC層)からなり、y方向に互いに隣り合うp型カラム領域PCの間にエピタキシャル層からなるn型カラム領域NCが形成されている。半導体層は、エピタキシャル層、すなわちSiC単結晶基板SWと同様の結晶構造を持つ結晶層である。
【0083】
トレンチDTは、例えば5μm以上の深さを有しており、例えばアスペクト比が10程度で、深さが20μm程度のトレンチDTを例示することができる。また、トレンチDTは、深くなるほど狭くなる先細り形状となるが、トレンチDTの底面と側面とがなすテーパー角は、例えば88°〜90°程度である。
【0084】
半導体装置の第1例では、SiC単結晶基板SWは、(0001)面が<11−20>方向に4°傾いた主面を有しており、オリエンテーションフラットOFと<11−20>方向との角度誤差は±θ以内となっている。ここでθは、(知見E)で前述したとおり、高さh、幅wのトレンチに対して、{arctan{k×(w/h)}}/13で定まる。ここでkは、少なくとも2より小さく、好ましくは0.9以下、さらに好ましくは0.5、さらにさらに好ましくは0.3以下である。±θ以内の一例として、±1°以内(−1°以上、かつ、1°以下)を代表的な値として挙げることができる。
【0085】
そして、エピタキシャル層に形成される複数のトレンチDTが延在する方向(x方向)と、SiC単結晶基板SWのオリエンテーションフラットOFの方向とが同じになるように、複数のトレンチDTは形成されている。従って、トレンチDTの延在方向(x方向)と<11−20>方向との角度誤差は±θ以内となる。なお、ここで、同じ方向とは、完全に一致した方向という意味ではなく、実質一致した方向またはほぼ一致した方向という意味であって、ばらつきを考慮した一定の範囲を含む。
【0086】
次に、本実施の形態1による半導体装置の第2例について、図2を用いて説明する。
【0087】
図2に示すように、半導体装置の第2例では、SiC単結晶基板SWは、(0001)面が<11−20>方向に4°傾いた主面を有しており、オリエンテーションフラットOFと<11−20>方向との角度誤差は上記±θよりも大きくなっている。そして、エピタキシャル層に形成される複数のトレンチDTが延在する方向(x方向)と、<11−20>方向とが同じになるように、複数のトレンチDTは形成されている。従って、トレンチDTの延在方向(x方向)と<11−20>方向との角度誤差は±θ以内となる。
【0088】
図3は、本実施の形態1による半導体装置の第1例および第2例、すなわち、トレンチDTの延在方向(x方向)と<11−20>方向との角度誤差が±θ以内の場合における、埋め込みエピタキシャル成長法による埋め戻し態様の一例を説明する概略図である。
【0089】
エピタキシャル成長の初期は、トレンチDTの底部およびエピタキシャル層EPの凸部の上面などから半導体層SMが成長して、トレンチDTの内部は埋め戻されていく。さらに、トレンチDTの延在方向(x方向)と<11−20>方向との角度誤差が±θ以内であることから、エピタキシャル成長が進んでも、半導体層SMの成長方向の傾きが小さく、トレンチDTの上部および延在方向の両端部が閉塞する前に、トレンチDTの内部を半導体層SMによって埋め戻すことができる。
【0090】
従って、トレンチDTの内部にボイドが形成されにくくなるので、埋め戻し不良による製造歩留りの低下を防止することができる。また、半導体装置の信頼性を向上させることができる。
【0091】
≪半導体装置の構成≫
本実施の実施例1による半導体装置について図4および図5を用いて説明する。図4は、本実施の形態1による半導体装置の構成を示す平面図である。図5は、図4のA−A´線で切断した断面図である。
【0092】
図4に示すように、本実施の形態1による半導体チップSCは、例えば矩形形状をしており、セル領域(活性部とも言う。)CRと、遷移領域TRと、周辺領域(周端部とも言う。)PERと、を有している。そして、セル領域CRの外側を囲むように遷移領域TRが配置され、さらに、遷移領域TRを囲むように周辺領域PERが配置されている。言い換えれば、周辺領域PERで囲まれた内側領域に、遷移領域TRを介してセル領域CRが配置されている。
【0093】
セル領域CRには、例えばスイッチング素子として機能する複数のスーパージャンクション構造のパワーMOSFETが形成されている。一方、周辺領域PERには、例えば周辺を斜めにエッチングするベベル構造、拡散リング構造、フィールドリング構造またはフィールドプレート構造に代表される周辺構造が形成されている。これらの周辺構造は、基本的に電界集中によってアバランシェ降伏現象を生じにくくする設計思想に基づいて形成されている。
【0094】
以上のように、本実施の形態1による半導体チップSCにおいては、中心領域を含む内側領域に複数のスーパージャンクション構造のパワーMOSFETが形成され、かつ内側領域を囲む外側領域に電界緩和構造である周辺構造が形成されている。
【0095】
以下、セル領域CR、遷移領域TRおよび周辺領域PERのそれぞれの構造について説明する。
【0096】
(1)セル領域CRの構造
図5に示すように、セル領域CRは、基板SUBの主面上のエピタキシャル層EPに、x方向に延在するp型カラム領域PCとn型カラム領域NCとが、基板SUBの主面に沿ってx方向と直交するy方向に交互に配置されたスーパージャンクション構造を有している。さらに、前述したように、複数のp型カラム領域PCが形成される複数のトレンチDTの延在方向(x方向)と<11−20>方向との角度誤差は±θ以内である。ここでθは(知見E)で前述したように定まる。
【0097】
本実施の形態1によるセル領域CRでは、p型カラム領域PCのy方向の幅とn型カラム領域NCのy方向の幅との比が1:1の場合を例示しているが、これに限定されるものではなく、p型カラム領域PCのy方向の幅とn型カラム領域NCのy方向の幅とは互いに異なっていてもよい。
【0098】
以下、具体的に説明する。例えば窒素(N)、リン(P)または砒素(As)などのn型不純物を含有する炭化珪素(SiC)からなる基板SUBの主面上にエピタキシャル層EPが形成されている。このエピタキシャル層EPは、例えば窒素(N)、リン(P)または砒素(As)などのn型不純物が導入された炭化珪素(SiC)を主成分とする半導体層(S層)から構成されており、基板SUBと同様の結晶構造を有する。エピタキシャル層EPのn型不純物濃度は基板SUBの不純物濃度よりも低く、例えば3.0×1016/cmである。
【0099】
そして、エピタキシャル層EP内でy方向に互いに離間するように複数のp型カラム領域PCが形成されている。このp型カラム領域PCのそれぞれは、例えばアルミニウム(Al)またはボロン(B)などのp型不純物が導入された半導体層(SiC層)から構成されている。この半導体層は、エピタキシャル層EPと同じ結晶構造を持つ結晶層であり、p型カラム領域PCのp型不純物濃度は、例えば3.0×1016/cmである。そして、互いに隣り合うp型カラム領域PCで挟まれたエピタキシャル層EPの部分が、n型カラム領域NCになる。この複数のn型カラム領域NCを含むエピタキシャル層EPと基板SUBによって、パワーMOSFETのドレイン領域が構成されている。
【0100】
さらに、スーパージャンクション構造が形成されたエピタキシャル層EPの上面に素子部が形成されている。
【0101】
素子部には、エピタキシャル層EPの上面にp型カラム領域PCと接するチャネル領域CHが形成されており、このチャネル領域CHに内包されるようにソース領域SRが形成されている。このとき、チャネル領域CHは、例えばアルミニウム(Al)またはボロン(B)などのp型不純物が導入された半導体領域から構成され、ソース領域SRは、例えば窒素(N)、リン(P)または砒素(As)などのn型不純物が導入された半導体領域から構成されている。また、ソース領域SRの中央部分には、エピタキシャル層EPの上面からチャネル領域CHに達するボディコンタクト領域BCが形成されている。このボディコンタクト領域BCは、例えばアルミニウム(Al)またはボロン(B)などのp型不純物が導入された半導体領域から構成されており、ボディコンタクト領域BCの不純物濃度は、チャネル領域CHの不純物濃度よりも高くなっている。
【0102】
さらに、互いに隣り合うチャネル領域CHで挟まれる領域上にゲート絶縁膜GIが形成されており、このゲート絶縁膜GI上にゲート電極GEが形成されている。ゲート絶縁膜GIは、例えば酸化シリコン膜により形成されるが、これに限らず、例えば酸化シリコン膜よりも誘電率の高い高誘電率膜により形成することもできる。また、ゲート電極GEは、例えば多結晶シリコン膜により形成されている。このゲート電極GEは、ソース領域SRと整合するように形成されている。また、ゲート電極GEの上面および側壁を覆うように、例えば酸化シリコンからなる層間絶縁膜ILが形成されている。
【0103】
複数のゲート電極GEを覆う層間絶縁膜IL上にわたって、ソース電極SEが形成されている。ソース電極SEは、例えばチタンタングステン(TiW)からなるバリア導体膜とアルミニウム(Al)膜との積層膜により形成される。これにより、ソース電極SEは、ソース領域SRと電気的に接続されるとともに、ボディコンタクト領域BCを介してチャネル領域CHとも電気的に接続される。
【0104】
このとき、ボディコンタクト領域BCは、ソース電極SEとのオーミック接触を確保する機能を有し、このボディコンタクト領域BCが存在することにより、ソース領域SRとチャネル領域CHとは同電位で電気的に接続される。
【0105】
従って、ソース領域SRをエミッタ領域とし、チャネル領域CHをベース領域とし、かつ、n型カラム領域NCをコレクタ領域とする寄生npnバイポーラトランジスタのオン動作を抑制することができる。すなわち、ソース領域SRとチャネル領域CHとが同電位で電気的に接続されているということは、寄生npnバイポーラトランジスタのエミッタ領域とベース領域との間に電位差が生じていないこと意味し、これによって、寄生npnバイポーラトランジスタのオン動作を抑制することができる。
【0106】
ソース電極SEを部分的に覆うように、例えば酸化シリコンからなる表面保護膜PASが形成されており、ソース電極SEの一部領域は、表面保護膜PASから露出している。また、基板SUBの裏面(エピタキシャル層EPが形成された主面と反対側の面)には、金属からなるドレイン電極DEが形成されている。
【0107】
以上のようにして、セル領域CRに複数のスーパージャンクション構造のパワーMOSFETが形成されている。
【0108】
(2)遷移領域TRの構造
図5に示すように、遷移領域TRも、複数のp型カラム領域PCとエピタキシシャル層EPからなる複数のn型カラム領域NCとがy方向に交互に配置されたスーパージャンクション構造を有している。さらに、前述したように、複数のp型カラム領域PCが形成される複数のトレンチDTの延在方向(x方向)と<11−20>方向との角度誤差は±θ以内である。ここでθは(知見E)で前述したように定まる。
【0109】
以下、具体的に説明する。セル領域CRと同様に遷移領域TRにおいても、複数のp型カラム領域PCおよび複数のn型カラム領域NCが同様に形成されている。さらに、セル領域CRのゲート電極GEと同層の多結晶シリコン膜により形成されたゲート引き出し部GPUが、チャネル領域CH上にゲート絶縁膜GIを介して形成されている。そして、このゲート引き出し部GPUの上面および側壁を覆うように層間絶縁膜ILが形成されており、この層間絶縁膜ILの一部にゲート引き出し部GPUの上面の一部を露出する開口部が形成されている。
【0110】
そして、セル領域CRのソース電極SEと同層の積層膜により形成されたゲート引き出し電極GPEが、上記開口部内を含む層間絶縁膜IL上に形成されている。ここで、ゲート引き出し部GPUは、複数のゲート電極GEと電気的に接続されており、ゲート引き出し電極GPEに印加されたゲート電圧は、ゲート引き出し部GPUを介して、複数のゲート電極GEのそれぞれに印加される。
【0111】
さらに、エピタキシャル層EPの上面には、セル領域CRから延在するチャネル領域CHが形成されており、このチャネル領域CHの内部に内包されるようにソース引き出し領域SPRが形成されている。また、チャネル領域CH上を覆うように、エピタキシャル層EPの上面上に層間絶縁膜ILが形成されており、この層間絶縁膜ILには、ソース引き出し領域SPRを露出するように開口部が形成されている。そして、ゲート引き出し電極GPEと同層の積層膜により形成されたソース引き出し電極SPEが、上記開口部内を含む層間絶縁膜IL上に形成されている。
【0112】
遷移領域TRにおいても、ゲート引き出し電極GPEおよびソース引き出し電極SPEを部分的に覆うように、例えば酸化シリコンからなる表面保護膜PASが形成されており、ゲート引き出し電極GPEの一部領域およびソース引き出し電極SPEの一部領域は、表面保護膜PASから露出している。
【0113】
以上のようにして、遷移領域TRに遷移構造が形成されている。
【0114】
(3)周辺領域PERの構造
図5に示すように、周辺領域PERも、複数のp型カラム領域PCとエピタキシャル層EPからなる複数のn型カラム領域NCとがy方向に交互に配置されたスーパージャンクション構造を有している。さらに、前述したように、複数のp型カラム領域PCが形成される複数のトレンチDTの延在方向(x方向)と<11−20>方向との角度誤差は±θ以内である。ここでθは(知見E)で前述したように定まる。
【0115】
以下、具体的に説明する。セル領域CRと同様に周辺領域PERにおいても、複数のp型カラム領域PCおよび複数のn型カラム領域NCが同様に形成されている。さらに、セル領域CRのゲート電極GEと同層の多結晶シリコン膜により形成された複数のダミー電極FEが、セル領域CRのゲート絶縁膜GIと同層の酸化シリコン膜を介して、エピタキシャル層EPの上面上に形成されている。また、複数のダミー電極FEの上面および側壁を覆うように、エピタキシャル層EPの上面上に層間絶縁膜ILが形成されている。
【0116】
周辺領域PERにおいても、例えば酸化シリコンからなる表面保護膜PASが形成されている。
【0117】
以上のようにして、周辺領域PERに周辺構造が形成されている。
【0118】
≪半導体装置の製造方法≫
本実施の形態1による半導体装置の製造方法の一例について図6図14を用いて説明する。図6図14は、本実施の形態1による半導体装置の製造工程を示す断面図である。
【0119】
まず、図6に示すように、主面(表面、上面)上にn型半導体層からなる低濃度のエピタキシャル層EPを形成した基板(ウェハと称する平面略円形状の薄板)SUBを用意する。基板SUBは、例えば4Hポリタイプ型または6Hポリタイプ型の六方晶系SiC単結晶からなり、(0001)面が<11−20>方向に4°傾いた主面を有している。従って、エピタキシャル層EPもSiC単結晶からなり、基板SUBと同様の結晶構造を有する。
【0120】
エピタキシャル層EPには、例えば窒素(N)、リン(P)または砒素(As)などのn型不純物が導入されている。エピタキシャル層EPのn型不純物濃度は、例えば3.0×1016/cm程度であり、エピタキシャル層EPの厚さは、例えば20μm〜30μm程度である。
【0121】
次に、図7に示すように、例えば絶縁材料からなるパターンをハードマスクとした選択的なエッチング法により、セル領域CR、遷移領域TRおよび周辺領域PERのエピタキシャル層EPに、x方向に延在し、y方向に互いに離間する複数のトレンチDTを形成する。
【0122】
例えばトレンチDTのエピタキシャル層EPの上面からの深さは、5μm以上であり、一例として、アスペクト比が10程度、エピタキシャル層EPの上面からの深さが20μm程度のトレンチDTを例示することができる。また、トレンチDTのテーパー角は、例えば88°〜90°程度とすることにより、埋め戻し領域の半導体層の濃度分布を改善することができる。
【0123】
また、トレンチDTの延在方向(x方向)は<11−20>方向と±θ以内の角度誤差を有している。ここでθは(知見E)で前述したように定まる。
【0124】
トレンチDTの形成方法としては、予め準備された基板SUBの仕様によって異なり、以下の第1の方法(図1を用いて説明した第1例)および第2の方法(図2を用いて説明した第2例)を例示することができる。
【0125】
第1の方法: 基板SUBを準備する際に、オリエンテーションフラットの方向と<11−20>方向との角度誤差が±θ1以内(θ1:第1角度誤差)である基板SUBを準備する。現在標準的に入手できるSiC基板の上記角度誤差の標準仕様は、±5°と大きい。これに対して、例えば深さが10μmを超えるような深いトレンチDTを埋め戻す場合には、第1の方法では、例えば上記角度誤差が±0.5°以内となるような、特別仕様の基板SUBを準備することになる。
【0126】
次に、露光装置において、トレンチDTのエッチング用パターンを形成するための露光をフォトマスク(レチクル)を用いて行う。ここで、露光装置に起因するフォトマスクと基板SUBとの間のオフセットなどによる角度誤差(θ2:第2角度誤差)は、第1角度誤差に対して十分小さい、または予め測定して露光装置の調整などで補正されているものとしている。すなわち、露光工程では、第2角度誤差は第1角度誤差よりも十分小さい(θ2<<θ1)ことを前提としている。
【0127】
以上のとおり、第1の方法では、第1角度誤差が(知見E)で前述した±θ以内の基板SUBを準備することにより、トレンチDTの延在方向(x方向)と<11−20>方向との角度誤差を±θ以内とする。
【0128】
第2の方法: ここではまず、基板SUBを準備する際に、オリエンテーションフラットの方向と<11−20>方向との角度誤差が、標準仕様の基板SUBを準備する。例えば現在入手できる標準仕様のSiC基板の角度誤差は±5°以内である。
【0129】
次に、オリエンテーションフラットの方向と<11−20>方向との角度誤差(第1角度誤差)を、例えばX線回折などで測定して誤差データを得る。上記角度誤差の測定は、例えば基板SUBを切り出した結晶インゴット毎にバッチ処理で行ってもよく、または、基板SUBの個体毎に行ってもよい。前者の方が、測定回数が少ない点で有利であるが、基板SUBのバッチ管理が必要になる。後者は個体毎に測定するのでインライン測定装置などが必要になるが、個体毎に測定するので厳密な管理が可能である。以上の角度誤差の測定は、半導体装置の製造メーカが行ってもよい。また、基板メーカなどの第三者が角度誤差の測定を行い、上記誤差データが特定された基板SUBが製造メーカに納入されることで基板SUBを準備してもよい。
【0130】
さらに、露光工程で、予め得ている前述の誤差データを用いて、オリエンテーションフラットに対する角度補正を露光装置で行う。なお、第1の方法で説明したように、使用する露光装置ではθ2<<θ1が前提として満たされている。これにより、トレンチDTの延在方向(x方向)と<11−20>方向との角度誤差を±θ以内とする。ただし、予め準備された基板SUBのオリエンテーションフラットの方向と<11−20>方向との角度誤差は、露光装置において補正可能な範囲である。
【0131】
第1および第2の方法の併用: 要求されるθに応じて、前述の第1および第2の方法の併用が有効である。すなわち、この場合は、標準仕様より小さい第1角度誤差の基板SUBを準備し、その第1角度誤差の誤差データを測定し、その誤差データを用いて露光装置において角度補正を行う。この方法によれば、θを小さくできるので、極めてアスペクト比の大きいトレンチDT(例えばアスペクト比が10以上)の埋め戻しにも対応できるようになり、また、アスペクト比に依らずトレンチDTの内部の埋め戻し結晶領域の不純物濃度分布を均一にする効果も得られる。
【0132】
トレンチDTの形成には、例えばICPエッチング装置を用いる。また、基板SUBを搭載する下部電極のエッチング中の温度は、50℃以上に制御することが望ましく、これにより、所望する形状のトレンチDTを再現性よく、かつ、均一に形成することができる。
【0133】
次に、図8に示すように、例えば埋め込みエピタキシャル成長法により、セル領域CR、遷移領域TRおよび周辺領域PERのそれぞれのエピタキシャル層EPに形成された複数のトレンチDTの内部に、エピタキシャル層EPと同じ結晶構造を持つ結晶層であるp型半導体層を形成する。続いて、隣り合うトレンチDTの間を隔てるエピタキシャル層EP(n型カラム領域NC)の上面に成長したp型半導体層を研削し、さらに、例えばCMP(Chemical Mechanical Polishing)法により研磨することによって、複数のトレンチDTの内部のみにp型半導体層からなるp型カラム領域PCを形成する。y方向に互いに離間するトレンチDTの間が、エピタキシャル層EPからなるn型カラム領域NCとなる。
【0134】
複数のトレンチDTの延在方向と<11−20>方向との角度誤差は±θ以内であることから、アスペクト比が10程度のトレンチDTであっても、トレンチDTの上部および両端部が閉塞されず、ボイドを形成することなく、複数のトレンチDTの内部をp型半導体層によって埋め戻すことができる。
【0135】
さらに、埋め込みエピタキシャル成長法では、ガス種、ガス流量、温度および圧力などを制御することにより、複数のトレンチDTの内部に再現性よくp型半導体層を埋め戻すことができる。ガス種としては、例えば珪素(Si)源ガス、炭素(C)源ガス、水素(H)ガス、塩酸(HCl)ガスおよびドーピングガスを用いる。珪素(Si)源ガスとしては、例えばモノシラン(SiH)ガスなどを用いる。炭素(C)源ガスとしては、例えばエチレン(C)、メチルアセチレン(C)またはプロパン(C)などを用いる。また、p型のドーパントとしてアルミニウム(Al)を選択した場合は、ドーピングガスとして、例えばトリメチルアルミニウム(Trimethylaluminum:TMA)またはトリエチルアルミニウム(Triethylaluminum:TEA)などを用いる。
【0136】
埋め込みエピタキシャル成長法の条件として、HCl/SiH流量比は、例えば30以上、かつ、65以下とし、H/SiH流量比は、例えば500以上、かつ、7,000以下とする。
【0137】
図21は、埋め込みエピタキシャル成長法において、HCl/SiH流量比が33.3、50および66.7の場合の埋め戻し態様の一例を示す図である。H/SiH流量比は、5,000である。
【0138】
図21に示すように、HCl/SiH流量比が33.3であれば、トレンチDTの内部にp型半導体層が良好に埋め戻される。しかし、HCl/SiH流量比が30よりも小さくなると、トレンチDTの上部が閉塞傾向となり、ボイドが発生する。一方、HCl/SiH流量比が65よりも大きくなると、エッチングが過度に強くなり、初期のトレンチDTの形状が崩れる。また、H/SiH流量比が500よりも小さくなると、表面バンチングが顕著となる。一方、H/SiH流量比が7,000よりも大きくなると、過剰エッチングが起こる、またはボイドが発生する。
【0139】
さらに、エピタキシャル成長中の成長炉内の圧力は、例えば30kPa以上、かつ、100kPa以下とする。
【0140】
図22は、埋め込みエピタキシャル成長法において、エピタキシャル成長中の成長炉内の圧力が10kPaの場合の埋め戻し態様の一例を示す図である。
【0141】
図22に示すように、下限圧力となる30kPaより低い圧力では、特にトレンチDTの側面に対して、エッチングが過度に強くなり、初期のトレンチDTの形状が崩れる。一方、上限圧力は高い方が望ましいが、石英炉で安全なエピタキシャル成長を行うためには大気圧が上限圧力となる。
【0142】
なお、埋め込みエピタキシャル成長法の条件は、エピタキシャル成長中に変更することができ、ドーピングガス流量、SiH流量および炭素/珪素(C/Si)比などを、エピタキシャル成長中に適宜変更してもよい。これにより、埋め戻し領域のp型半導体層の濃度分布を一様にすることが可能となる。
【0143】
また、セル領域CR、遷移領域TRおよび周辺領域PERのそれぞれのp型カラム領域PCのp型不純物濃度、幅およびピッチは、チャージバランスがとれるように設定される。本実施の形態1による半導体装置では、p型カラム領域PCのy方向の幅とn型カラム領域NCのy方向の幅との比を1:1とした場合を例示する。この場合、p型カラム領域PCの総電荷量とn型カラム領域NCの総電荷量とが同じとなるように、p型カラム領域PCのp型不純物濃度は設定される。従って、p型カラム領域PCのp型不純物濃度は、n型カラム領域NCを構成するエピタキシャル層EPのn型不純物濃度と同じ、例えば3.0×1016/cm程度である。
【0144】
以上のようにして、本実施の形態1によれば、「トレンチ埋め込み法」によって、エピタキシャル層EPに、p型カラム領域PCとn型カラム領域NCとが交互に形成されたスーパージャンクション構造が形成される。
【0145】
次に、スーパージャンクション構造を形成したエピタキシャル層EPの上面に素子部を形成する工程について説明する。
【0146】
図9に示すように、エピタキシャル層EPの上面を平坦化した後、例えば絶縁材料からなるパターンをハードマスクとした選択的なイオン注入法により、セル領域CRおよび遷移領域TRにチャネル領域CHを形成する。このチャネル領域CHは、エピタキシャル層EPの内部に、例えばアルミニウム(Al)またはボロン(B)などのp型不純物を導入することにより形成されたp型半導体領域である。
【0147】
次に、例えば絶縁材料からなるパターンをハードマスクとした選択的なイオン注入法により、セル領域CRに複数のソース領域SRを形成し、遷移領域TRにソース引き出し領域SPRを形成する。ソース領域SRおよびソース引き出し領域SPRは、エピタキシャル層EPの内部に、例えば窒素(N)、リン(P)または砒素(As)などのn型不純物を導入することにより形成されたn型半導体領域である。セル領域CRに形成された複数のソース領域SRは、遷移領域TRに形成されたソース引き出し領域SPRと電気的に接続される。
【0148】
次に、例えば絶縁材料からなるパターンをハードマスクとした選択的なイオン注入法により、セル領域CRの複数のソース領域SRのそれぞれの中央部に、底部がチャネル領域CHに達するボディコンタクト領域BCを形成する。このボディコンタクト領域BCは、例えばエピタキシャル層EPの内部に、例えばアルミニウム(Al)またはボロン(B)などのp型不純物を導入することにより形成されたp型半導体領域であり、ボディコンタクト領域BCの不純物濃度がチャネル領域CHの不純物濃度よりも高くなるように形成される。
【0149】
なお、このような一連のイオン注入工程では、イオン注入によって生じる欠陥を抑制するため、基板SUBの温度を300℃以上に設定して、イオン注入を行ってもよい。また、ここでの説明は省略するが、高耐圧を確保するのためのイオン注入を行い、終端構造を形成してもよい。
【0150】
次に、一連のイオン注入工程の後、表面荒れを防ぐためのキャップ層、例えば1μm以上の厚さのカーボン膜をスパッタリング法などでエピタキシャル層EPの上面上に堆積させ、不純物活性化のために、例えば1600℃〜1800℃程度の温度で熱処理を行う。その後、キャップ層は除去される。
【0151】
次に、図10に示すように、エピタキシャル層EPの上面上にゲート絶縁膜GIを形成し、このゲート絶縁膜GI上に導体膜PFを形成する。ゲート絶縁膜GIは、例えば酸化シリコンからなり、例えば熱酸化法により形成される。但し、ゲート絶縁膜GIは酸化シリコン膜に限らず、例えば酸化ハフニウム膜に代表される酸化シリコン膜よりも誘電率の高い高誘電率膜であってもよい。一方、ゲート絶縁膜GI上に形成される導体膜PFは、例えば多結晶シリコンからなり、例えばCVD(Chemical Vapor Deposition)法により形成される。
【0152】
次に、図11に示すように、例えばレジストパターンをマスクとした選択的なエッチング法により、導体膜PFをパターニングする。これにより、セル領域CRに複数のゲート電極GEが形成され、遷移領域TRにゲート引き出し部GPUが形成され、周辺領域PERに複数のダミー電極FEが形成される。ゲート引き出し部GPUは、複数のゲート電極GEと電気的に接続するように形成される。
【0153】
次に、複数のゲート電極GE、ゲート引き出し部GPUおよび複数のダミー電極FEを覆う層間絶縁膜ILをエピタキシャル層EPの上面上に形成する。この層間絶縁膜ILは、例えば酸化シリコンからなり、例えばCVD法により形成される。
【0154】
次に、例えばレジストパターンをマスクとした選択的なエッチング法により、セル領域CRの互いに隣り合うゲート電極GEの間において、底部がソース領域SRおよびボディコンタクト領域BCに達する開口部を層間絶縁膜ILに形成するとともに、遷移領域TRのゲート引き出し部GPUの一部を露出する開口部を形成する。また、遷移領域TRにおいては、層間絶縁膜ILに開口部を形成することにより、ソース引き出し領域SPRを露出する。
【0155】
次に、図12に示すように、ソース領域SRおよびボディコンタクト領域BCを露出する開口部、ゲート引き出し部GPUを露出する開口部およびソース引き出し領域SPRを露出する開口部を含む層間絶縁膜IL上に金属膜を形成する。この金属膜は、例えばチタンタングステン(TiW)膜とアルミニウム(Al)膜との積層膜から形成され、例えばスパッタリング法により形成される。
【0156】
そして、例えばレジストパターンをマスクとした選択的なエッチング法により、上記金属膜をパターニングする。これにより、セル領域CRには、ソース領域SRおよびボディコンタクト領域BCに電気的に接続するソース電極SEが形成され、遷移領域TRには、ゲート引き出し部GPUと電気的に接続されるゲート引き出し電極GPEおよびソース引き出し領域SPRと電気的に接続されるソース引き出し電極SPEが形成される。
【0157】
次に、図13に示すように、ソース電極SE、ゲート引き出し電極GPEおよびソース引き出し電極SPEを覆うように表面保護膜PASを形成する。そして、例えばレジストパターンをマスクとした選択的なエッチング法により、表面保護膜PASをパターニングして、ソース電極SEの一部領域、ゲート引き出し電極GPEの一部領域およびソース引き出し電極SPEの一部領域を表面保護膜PASから露出させる。これにより、表面保護膜PASから露出した領域を外部接続領域として機能させることができる。
【0158】
次に、図14に示すように、基板SUBの主面と反対側の裏面から基板SUBを研削して、基板SUBを薄くする。そして、基板SUBの裏面に、ドレイン電極DEとなる金属膜をスパッタリング法または蒸着法により形成する。その後、低抵抗なコンタクトを得るため、例えば1,000℃程度の熱処理相当のレーザーアニール処理を行う。
【0159】
以上のようにして、実施の形態1によるスーパージャンクション構造のパワーMOSFETを有する半導体装置を製造することができる。
【0160】
なお、本実施の形態1では、(0001)面が<11−20>方向に4°傾いた主面(オフ角)を有するSiC単結晶基板を例示したが、これに限定されるものではない。例えば(0001)面が<11−20>方向に1°以上、かつ、5°以下傾いた主面を有するSiC単結晶基板を用いてもよい。また、(0001)面に替えて、(000−1)面の結晶主面にオフ角が設けられたSiC単結晶基板を用いてもよい。
【0161】
また、結晶主面が<11−20>方向に傾いた主面を有する六方晶系SiC単結晶基板を例示したが、これに限定されるものではない。例えば結晶主面が<11−20>方向に直交する<1−100>方向に傾いた主面を有する六方晶系SiC単結晶基板を用いてもよい。また必要があれば、オフ角を設ける結晶方向は上記以外であってもよい。このため、<11−20>方向などのオフ角を設ける所定の結晶方向をより一般的に基準結晶方向と呼ぶことができる。
【0162】
さらに、六方晶系SiC単結晶基板として、現在主流である4HポリタイプのSiC基板(4H−SiC)を例示したが、オフ角のある6HポリタイプのSiC基板(6H−SiC)を用いた場合にも本発明を適用できる。
【0163】
また、六方晶系基板として、窒素ガリウム(GaN)などの他のワイドギャップ化合物半導体にも同様に本発明を適用できる可能性がある。また、3C−SiC、酸化ガリウム(Ga)など結晶構造が違っても、同様の課題に対して本発明を適用できる可能性がある。
【0164】
また、前述の≪半導体装置の製造方法≫においては、オリエンテーションフラットOFを<11−20>方向に対する基準マークとして用いた。ところで、現在市販される4インチのSiC基板では、プライマリー・フラットまたはセカンダリー・フラットと呼ばれる基準マークが設けられている。従って、オリエンテーションフラットとは、プライマリー・フラットおよびセカンダリー・フラットを含む総称である。また、大型のSi基板では、同様な基準マークとしてノッチが用いられる場合がある。従って、本実施の形態1で記載したオリエンテーションフラットOFは、より一般的には基板に設けらた特定結晶方位を示すための基準マークを意味する。
【0165】
このように、本実施の形態1では、トレンチDTの延在方向と<11−20>方向との角度誤差を±θ以内とする。ここでθは(知見E)で前述したように定まる。これにより、トレンチ埋め込み法によりp型カラム領域PCとn型カラム領域NCとを交互に配置したスーパージャンクション構造のパワーMOSFETを形成する際、複数のトレンチDTの内部を、ボイドを形成することなく良好に埋め戻すことができる。その結果、半導体装置の製造歩留りおよび信頼性を向上させることができる。
【0166】
(実施の形態2)
本実施の形態2による半導体装置について図15および図16を用いて説明する。図15は、本実施の形態2による基板に形成された複数のトレンチを示す平面図である。図16は、本実施の形態2による基板に形成されたトレンチの端部を拡大して示す断面図である。
【0167】
(1)第1の特徴およびその効果
図15に示すように、スーパージャンクション構造を構成する複数のトレンチDTは、エピタキシャル層EPに形成されている。複数のトレンチDTは、x方向に延在し、y方向に互いに離間して形成されており、複数のトレンチDTの内部に埋め込みエピタキシャル成長法により半導体層が埋め戻されている。
【0168】
さらに、トレンチDTのx方向の中央部分A1では、平面視においてy方向に一定の幅を有しているが、トレンチDTのx方向の両端部の第1先端部分B1および第2先端部分B2では、平面視においてトレンチDTの側面がx方向に対して傾斜しており、半導体装置の外周に近づくに従ってy方向の幅が徐々に小さくなっている。平面視においてトレンチDTの側面がx方向に対して傾斜した形状を「テーパー形状」という。
【0169】
前述の実施の形態1と同様、トレンチDTの延在方向(x方向)と<11−20>方向との角度誤差は±θ以内である。ここでθは(知見E)で前述したように定まる。
【0170】
また、図16に示すように、トレンチDTの第1先端部分B1および第2先端部分B2では、トレンチDTの底面がエピタキシャル層EPの上面(x方向とy方向とからなる水平面)に対して傾斜しており、半導体装置の外周に近づくに従ってz方向の深さが徐々に浅くなっている。
【0171】
埋め込みエピタキシャル成長法を用いてトレンチDTの内部に半導体層SMを埋め戻す際、トレンチDTの第1先端部分B1および第2先端部分B2では、原料ガスに含まれる珪素(Si)または炭素(C)が消費されやすく、トレンチDTの中央部分A1に比べて、半導体層SMが埋まりにくい傾向がある。しかし、本実施の形態2では、トレンチDTの第1先端部分B1および第2先端部分B2において、トレンチDTの側面および底面に傾斜をつけたことにより、半導体装置の外周に近づくに従ってトレンチDTの体積が徐々に減少するので、埋め込みエピタキシャル成長法によって埋め戻される半導体層SMが減少しても、トレンチDTの内部を半導体層SMによって埋め戻すことができる。
【0172】
(2)第2の特徴およびその効果
図15に示すように、トレンチDTの第1先端部分B1のx方向の長さL1と、トレンチDTの第2先端部分B2のx方向の長さL2とは互いに異なっており、<11−20>方向に位置する第1先端部分B1の長さL1が、<11−20>方向と反対方向に位置する第2先端部分B2の長さL2よりも短くなっている。言い換えると、<11−20>方向に位置する第1先端部分B1の側面とx方向とがなす角度θは、<11−20>方向と反対方向に位置する第2先端部分B2の側面とx方向とがなす角度θよりも大きくなっている。
【0173】
埋め込みエピタキシャル成長法を用いてトレンチDTの内部に半導体層を埋め戻す際、<11−20>方向と反対方向に位置する第2先端部分B2では、<11−20>方向に位置する第1先端部分B1比べて、半導体層が埋まりにくい傾向がある。このため、ほぼ同時に、<11−20>方向に位置する第1先端部分B1と、<11−20>方向と反対方向に位置する第2先端部分B2とを半導体層で埋め戻しできないことが懸念された。
【0174】
しかし、本実施の形態2では、<11−20>方向に位置する第1先端部分B1と、<11−20>方向と反対方向に位置する第2先端部分B2とを互いに異なる形状とする。そして、<11−20>方向に位置する第1先端部分B1よりも<11−20>方向と反対方向に位置する第2先端部分B2をより半導体層が埋まりやすい形状とすることにより、ほぼ同時に、<11−20>方向に位置する第1先端部分B1と、<11−20>方向と反対方向に位置する第2先端部分B2とを半導体層で埋め戻すことができる。
【0175】
(3)第3の特徴およびその効果
図15に示すように、y方向に互いに隣り合うトレンチDTの第1先端部分B1の間にトレンチの第1ダミーパターンDTR1が形成され、y方向に互いに隣り合うトレンチDTの第2先端部分B2の間にトレンチの第2ダミーパターンDTR2が形成されている。そして、第1ダミーパターンDTR1および第2ダミーパターンDTR2のそれぞれの内部にも、埋め込みエピタキシャル成長法を用いて半導体層が埋め戻されている。
【0176】
第1ダミーパターンDTR1は、y方向に互いに隣り合うトレンチDTの第1先端部分B1と離間して配置され、第2ダミーパターンDTR2は、y方向に互いに隣り合うトレンチDTの第2先端部分B2と離間して配置されている。
【0177】
平面視において第1ダミーパターンDTR1および第2ダミーパターンDTR2の形状は、三角形である。トレンチDTの第1先端部分B1の側面に対向する第1ダミーパターンDTR1の側面は、当該第1先端部分B1の側面と平行となるように形成され、同様に、トレンチDTの第2先端部分B2の側面に対向する第2ダミーパターンDTR2の側面は、当該第2先端部分B2の側面と平行となるように形成されている。
【0178】
本発明者らは、比較例として、Si(珪素)単結晶からなる基板(以下、Si単結晶基板と言う。)に複数のトレンチを形成し、埋め込みエピタキシャル成長法により複数のトレンチの内部に半導体層を埋め戻す技術を検討した。その場合、トレンチDTに埋め戻された半導体層の態様に、ダミーパターンの有無による影響は顕著に現れなかった。しかし、SiC単結晶基板の場合は、トレンチDTに埋め戻された半導体層の態様に、ダミーパターンの有無による影響が顕著に現れ、第1ダミーパターンDTR1および第2ダミーパターンDTR2を設けることにより、半導体層の良好な埋め戻しが可能となった。
【0179】
(4)変形例
図17に、本実施の形態2の変形例による半導体装置について図17を用いて説明する。図17は、本実施の形態2の変形例による基板に形成された複数のトレンチを示す平面図である。
【0180】
図17に示すように、平面視において第1ダミーパターンDTR1および第2ダミーパターンDTR2の形状は、台形であってもよい。この場合であっても、トレンチDTの第1先端部分B1の側面に対向する第1ダミーパターンDTR1の側面は、当該第1先端部分B1の側面と平行となるように形成され、同様に、トレンチDTの第2先端部分B2の側面に対向する第2ダミーパターンDTR2の側面は、当該第2先端部分B2の側面と平行となるように形成されている。
【0181】
(5)付記
本実施の形態2は、少なくとも以下の実施の形態を含み、角度誤差θの条件のない発明も把握される。なお、これらの発明と前述の実施の形態1で把握される発明との組合せの発明を排除するものではない。
【0182】
〔付記1〕
所定の結晶方向である基準結晶方向に対して傾斜した結晶主面を有する単結晶の基板と、
前記基板の前記結晶主面に沿う第1方向に延在し、前記基板の前記結晶主面に沿って前記第1方向と直交する第2方向に互いに離間して、前記基板に設けられた複数のトレンチと、
前記トレンチの内部に設けられ、前記基板と同じ結晶構造を持つ結晶層からなる第1カラム領域と、
前記第2方向に互いに隣り合う前記トレンチの間の前記基板の部分からなる第2カラム領域と、
を備え、
前記トレンチの前記第1方向の両端部に位置する第1先端部分および第2先端部分は、前記第2方向に第1幅および第2幅をそれぞれ有し、
前記第1先端部分と前記第2先端部分との間の前記トレンチの中央部分は、前記第2方向に第3幅を有し、
前記第1幅および前記第2幅は、前記第3幅よりも小さい、半導体装置。
【0183】
〔付記2〕
付記1記載の半導体装置において、
前記第1幅および前記第2幅が、前記基板の外周方向に向かうに従って小さくなる、半導体装置。
【0184】
〔付記3〕
付記1記載の半導体装置において、
前記第1先端部分の前記第1方向の長さと、前記第2先端部分の前記第1方向の長さとが互いに異なる、半導体装置。
【0185】
〔付記4〕
付記1記載の半導体装置において、
前記第2方向に互いに隣り合う前記トレンチの前記第1先端部分の間および前記第2先端部分の間には、前記トレンチと離間して第1ダミーパターンおよび第2ダミーパターンがそれぞれ配置されている、半導体装置。
【0186】
〔付記5〕
付記4記載の半導体装置において、
前記第1ダミーパターンおよび前記第2ダミーパターンは、平面視において、三角形または台形である、半導体装置。
【0187】
〔付記6〕
付記1記載の半導体装置において、
前記トレンチの前記第1方向の両端部に位置する第1先端部分および第2先端部分は、第1深さおよび第2深さをそれぞれ有し、
前記第1先端部分と前記第2先端部分との間の前記トレンチの中央部分は、第3深さを有し、
前記第1深さおよび前記第2深さは、前記第3深さよりも浅い、半導体装置。
【0188】
〔付記7〕
付記6記載の半導体装置において、
前記第1深さおよび前記第2深さが、前記基板の外周方向に向かうに従って浅くなる、半導体装置。
【0189】
このように、本実施の形態2によれば、トレンチDTの延在方向と<11−20>方向との角度誤差を考慮したことに加えて、トレンチDTの中央部分A1と第1先端部分B1および第2先端部分B2とを互いに異なる形状とし、さらに、第1ダミーパターンDTR1および第2ダミーパターンDTR2を配置したことにより、複数のトレンチDTに半導体層を良好に埋め込むことができる。その結果、半導体装置の製造歩留りおよび信頼性を向上させることができる。
【0190】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0191】
例えば前記実施の形態では、n型の基板上のn型エピタキシャル層に複数のトレンチを形成した後、複数のトレンチの内部にp型半導体層を埋め戻すことにより複数のp型カラム領域を形成した。これにより、複数のp型カラム領域と、互いに隣り合うp型カラム領域の間のn型エピタキシャル層からなる複数のn型カラム領域と、によって、スーパージャンクション構造を構成した。しかし、これに限定されるものではない。例えばn型の基板上のp型エピタキシャル層に複数のトレンチを形成した後、複数のトレンチの内部にn型半導体層を埋め戻すことにより複数のn型カラム領域を形成してもよい。これにより、複数のn型カラム領域と、互いに隣り合うn型カラム領域の間のp型エピタキシャル層からなる複数のp型カラム領域と、によって、スーパージャンクション構造は構成される。
【0192】
また、前記実施の形態は、スーパージャンクション構造の製造のみには限定されず、比較的深いトレンチの内部を結晶成長で埋め戻すための基盤技術である。従って、基板とトレンチの内部を埋め込む結晶層が同じ結晶構造を持つものであれば、基板と埋め込み結晶層が同一導電型であっても適用できる。このような応用として、例えばMEMS(Micro Electro Mechanical Systems)デバイスが想定できる。
【符号の説明】
【0193】
A1 中央部分
B1 第1先端部分
B2 第2先端部分
BC ボディコンタクト領域
CH チャネル領域
CR セル領域
DE ドレイン電極
DT トレンチ
DTR1 第1ダミーパターン
DTR2 第2ダミーパターン
EP エピタキシャル層
FE ダミー電極
GE ゲート電極
GI ゲート絶縁膜
GPE ゲート引き出し電極
GPU ゲート引き出し部
IL 層間絶縁膜
NC n型カラム領域
OF オリエンテーションフラット
PAS 表面保護膜
PC p型カラム領域
PER 周辺領域
PF 導体膜
SC 半導体チップ
SE ソース電極
SM 半導体層
SPE ソース引き出し電極
SPR ソース引き出し領域
SR ソース領域
SUB 基板
SW SiC単結晶基板
TR 遷移領域
VO ボイド
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