特許第6760612号(P6760612)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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特許6760612位相計測装置およびこの位相計測装置を適用した機器
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6760612
(24)【登録日】2020年9月7日
(45)【発行日】2020年9月23日
(54)【発明の名称】位相計測装置およびこの位相計測装置を適用した機器
(51)【国際特許分類】
   G01R 25/00 20060101AFI20200910BHJP
【FI】
   G01R25/00
【請求項の数】9
【全頁数】22
(21)【出願番号】特願2018-515715(P2018-515715)
(86)(22)【出願日】2017年4月27日
(86)【国際出願番号】JP2017016764
(87)【国際公開番号】WO2017191804
(87)【国際公開日】20171109
【審査請求日】2018年9月19日
【審判番号】不服-7636(P-7636/J1)
【審判請求日】2019年6月10日
(31)【優先権主張番号】特願2016-93389(P2016-93389)
(32)【優先日】2016年5月6日
(33)【優先権主張国】JP
【早期審査対象出願】
(73)【特許権者】
【識別番号】301021533
【氏名又は名称】国立研究開発法人産業技術総合研究所
(74)【代理人】
【識別番号】100165157
【弁理士】
【氏名又は名称】芝 哲央
(74)【代理人】
【識別番号】100126000
【弁理士】
【氏名又は名称】岩池 満
(74)【代理人】
【識別番号】100192441
【弁理士】
【氏名又は名称】渡辺 仁
(72)【発明者】
【氏名】穀山 渉
【合議体】
【審判長】 岡田 吉美
【審判官】 中塚 直樹
【審判官】 中澤 真吾
(56)【参考文献】
【文献】 特開2003−188863(JP,A)
【文献】 特開2006−270372(JP,A)
【文献】 特開2012−217121(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
G01R 25/00
(57)【特許請求の範囲】
【請求項1】
周期的に変動する周期的入力信号の位相をデジタル回路によって計測する位相計測装置であって、
前記周期的入力信号を、所定のサンプリングタイミング毎にそれぞれデジタル化し、デジタル信号として出力するAD変換器と、
前記デジタル信号の符号が変化したことを検出するゼロクロス特定手段と、
前記ゼロクロス特定手段によるゼロクロス検出回数Cを計数し、前記サンプリングタイミング毎に算出する計数処理部と、
前記ゼロクロス特定手段がゼロクロスを判定した直前、直後のサンプリングタイミングにおけるデジタル信号に基づいて、前記ゼロクロス検出回数の端数F(j=1〜L)を算出し、さらに予め定められた平均化に必要なサンプリング回数N(平均化を行うデータ個数)の期間において前記ゼロクロス特定手段がゼロクロスを判定した直後のサンプリングタイミングを示す番号(1≦N≦N)とを用い、端数処理パラメータG=N−Fを演算する端数処理部とを備え、
前記サンプリング回数Nの期間における、期間終了時の前記計数処理部算出値C、および前記端数処理部が演算するL個の端数を下記の数式1により平均化を行い、前記デジタル信号の位相を演算する平均化処理部を備えたことを特徴とする位相計測装置。
【数1】
【請求項2】
前記計数処理部と前記端数処理部の出力を補正部に入力し、前記補正部では、隣接する前記端数処理パラメータGの差分ΔG(Gj+1−G)が予め定めたスレショルド値を上回ったとき、その差分ΔGに基づいて、失われたゼロクロス検出回数を推測して前記計数処理部が演算したゼロクロス検出回数に加算するとともに、ゼロクロスが失われる直前、直後の前記端数処理パラメータGの値に基づいて、失われた前記端数処理パラメータを推測することを特徴とする請求項1に記載された位相計測装置。
【請求項3】
前記計数処理部と前記端数処理部の出力を補正部に入力し、前記補正部では、隣接する前記端数処理パラメータGの差分ΔG(Gj+1−G)が予め定めたスレショルド値を下回ったとき、その差分ΔGに基づいて、誤検出されたゼロクロス検出回数を推測して前記計数処理部が演算したゼロクロス検出回数から減算するとともに、誤検出されたゼロクロスに基づく前記端数処理パラメータGの値を前記平均化処理部へ送信されるデータ列から消去することを特徴とする請求項1に記載された位相計測装置。
【請求項4】
前記周期的入力信号が第1の周期的入力信号Xと第2の周期的入力信号Yとからなり、
前記第1の周期的入力信号Xと第2の周期的入力信号Yに対し、請求項1に記載された位相計測装置を第1の位相計測装置、第2の位相計測装置としてそれぞれ配置し、
前記第1の位相計測装置により計測した前記第1の周期的入力信号Xの位相から、前記第2の位相計測装置により計測した前記第2の周期的入力信号Yの位相を減算する減算器を設け、前記第1の周期的入力信号Xと前記第2の周期的入力信号Yの位相差を計測することを特徴とする位相差計測装置。
【請求項5】
前記AD変換器を駆動するサンプリングレートをfADC、前記平均化処理部の平均化回数をNとしたとき、前記平均化処理部に得られる位相差算出レートがfADC/Nとなることを特徴とする請求項1に記載された位相計測装置。
【請求項6】
前記AD変換器を駆動するサンプリングレートをfADC、前記平均化処理部の平均化回数をNとしたとき、前記平均化処理部に得られる位相差算出レートがfADC/Nとなることを特徴とする請求項4に記載された位相差計測装置。
【請求項7】
レーザ光を計測対象に照射した反射光と、該レーザ光に周波数シフトを加えた参照光とを干渉させ、両者の位相差により、測定対象の変位を計測するレーザヘテロダイン干渉計による変位計測装置において、
前記第1の周期的入力信号Xを前記反射光とし、前記第2の周期的入力信号Yを前記参照光とし、
計測した前記位相差に基づいて、前記測定対象の変位を演算する演算手段を備えることを特徴とする請求項4に記載された位相差計測装置を利用した変位計測装置。
【請求項8】
前記変位計測装置の分解能をd、計測可能の速度範囲の最大値をvmaxとしたとき、下記の関係を満たすようにしたことを特徴とする請求項7に記載された変位計測装置。
=λ/(4N・2
max<λ(fADC−4f)/8
ただし、λはレーザの波長、Nは平均化回数、nはAD変換器の変換ビット数、fADCはAD変換器のサンプリングレート、fは参照信号の周波数である。
【請求項9】
入力信号を高安定基準信号と比較することにより、前記入力信号の位相揺らぎの時刻履歴を計測する位相雑音計測装置であって、
前記第1の周期的入力信号X、前記第2の周期的入力信号Yの一方を前記入力信号、他方を前記高安定基準信号とし、
計測した前記位相差に基づいて、前記入力信号の位相揺らぎを計測する、請求項4に記載された位相差計測装置を利用した位相雑音計測装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、例えば正弦波のように周期的に変動する入力信号(以下、周期的入力信号という。)の位相、あるいは周期的入力信号間の位相差をデジタル回路によって計測する位相計測装置、および、この位相計測装置を適用した機器に関する。
【背景技術】
【0002】
周期的入力信号に対して、その位相あるいは位相差をデジタル回路によって計測する装置(以下、位相計測装置という。)は、無線通信や高周波信号処理、高精度な周波数計測における最も基本的な構成要素である。位相計測装置によって得られた位相情報を時間で微分することにより、周波数を算出できるため、周波数カウンタとしても用いられている。
無線通信・有線通信においては、近年通信の高速大容量化が進んでおり、基準信号源の位相雑音が性能を制限する要因になっている。そのため、基準信号源の評価を行うために、1つの周期的入力信号について、その位相の時刻履歴、パワースペクトルおよびアラン偏差等を計測する装置(以下、位相雑音計測装置という。)などが用いられている。
【0003】
また、2つの周期的入力信号間の位相差を計測する位相計測装置(以下、こうした位相計測装置を「位相差計測装置」ということもある。)は、多くの計測・制御機器を構成する要素として広く用いられている。
例えば、レーザヘテロダイン変位計測装置においては、光変調信号から計測対象の変位を復調するために位相差計測装置が適用されている。
電力制御システムにおいても、周期的に変動する交流電力・電圧・電流信号の計測が必要であり、位相差計測装置がシステムの一部に組み込まれている。特に、電力制御システムの小型化要求に伴い、位相差計測装置の精度を保ったまま簡便な構成とすることが望まれている。
【0004】
位相同期回路(以下、PLL回路という。)は、通信機器や計測装置に広く用いられる回路であり、その内部の要素として、位相差を計測する位相差計測装置が適用されている。
角速度検出センサ(ジャイロセンサとも呼ばれる。)など、一部の物理量計測センサにおいては、その内部にPLL回路が組み込まれているので、同様に位相差計測装置を内在するものといえる。
加えて、デジタルパルス信号(信号の波形が方形波であることを指す。)の位相差を計測する位相差計測装置も、主に通信機器等に広く用いられている。
【0005】
このような位相計測装置や位相差計測装置は、その計測精度、分解能、ダイナミックレンジなどといった性能が最終的なシステム性能に影響を及ぼすため、これらの計測装置の性能を高めつつ簡便性を高める研究開発がなされてきた。
近年、特に実装やコンピュータとのインターフェースの利便性から、AD変換器によって入力信号をデジタルデータへ変換し、その後デジタル処理によって位相や位相差を計測する装置(以下、デジタル位相計測装置あるいはデジタル位相差計測装置という。)が登場し始めている。
【0006】
周期的入力信号の位相や位相差を、デジタルデータの処理によって計測する技術としては、従来からいくつかの手法が知られており、大きく分けて、復調法、計数法、ゼロクロス法に分類することできる。
【0007】
最初に復調法について説明する。
復調法は、回路内部において基準信号を生成し、入力信号と乗算を行うことにより、入力信号の位相を検出するもので、周期的入力信号に対し、この処理を行うことで、位相計測装置を実現できる。
この方法では、一般的に高精度な位相計測が可能であるが、一方では、入力信号の周波数が基準信号よりも大幅に違う場合には復調不可能となるという問題点がある。また、外部からのノイズ等の影響により、入力信号の振幅が短時間で変化した場合には、計測精度に悪影響を及ぼすといった問題を内在している。
このように基準信号との乗算を行う方法以外にも、離散フーリエ変換を行う方法、ヒルベルト変換によって直交位相信号を生成し逆正接演算によって位相算出する方法などがあるが、これらの方法も復調法に分類でき、同様の問題点を内包している。
【0008】
次に計数法は、周期的信号が零を横切る回数をカウンタで計数し、その計数値から位相を算出するという、古くから知られている手法である。その原理から非常に簡単な回路構成で実現できる反面、信号周期の整数倍の位相しか計測できないために、精度に限界がある。そこで、計数法の精度を上げるために、さまざまな工夫がなされてきている。
【0009】
例えば、前段にPLL回路を配置することによって、周期的入力信号の周波数を逓倍した上で、計数法を適用する手法が提案されており、この手法により、入力信号の微小な位相変化を増幅し、精度を上げることができる。しかし、PLL回路には応答速度に限界があるので、周期的入力信号の周波数が激しく変動するような場合(位相変動が激しい場合)には測定の信頼性が低下する。
また、単純な計数法と、より高周波数のクロックによる計数法を組み合わせることで、精度を高める方法も提案されているが、高周波数のクロックを要するとともに、回路構成や信号処理が複雑となるという問題がある。
さらに、整数値しか得られない計数値を補正するために、小数部をゼロクロス点前後の線形補間演算によって算出して補正する技術も提案されている。しかしながら、この補正を加えたとしても、ある計測時間(ゲート時間ともいう。)内の終了時点での計数値のみを用いているため、計測分解能には限界がある。
【0010】
一方、ゼロクロス法では、周期的入力信号が零を横切る点(ゼロクロス)の時間を測定し、それを元に信号の位相を演算している。
具体的には、信号が零を横切る時間間隔が周波数の逆数に比例していることを利用し、メモリに蓄積されたデータに基づいて周期的入力信号の位相差を算出する。
しかし、この方法では、メモリにデータを蓄積したデータのうち、隣り合った2測定点間のデータから位相を推定するため、メモリ容量によって計測時間が制限されるという問題点がある。
また、零を横切る時間から位相へ変換する必要があるため、信号処理等で計算負荷が大きく、リアルタイム処理の実現を困難なものにしている。
【0011】
位相計測装置の性能を高めるためには、各手法の欠点を相補するように、複数の手法を統合することが有効である。特に、高速な位相変化に対応できる計数法と、高精度な位相計測に対応できるゼロクロス法の統合は、復調法のような複雑なデジタル処理を用いずに高速処理と精度を両立する計測装置を構成できることから極めて有効である。
【0012】
この観点から、例えば、特許文献1には、レーザヘテロダイン干渉計に適用する位相差測定装置にアップダウンカウンタを用いた計数法と、入力信号から生成した三角波によるゼロクロス法を組み合わせ、位相差を検出することが開示されている。
【0013】
また、特許文献2には、位相同期回路の一部としてデジタル位相差計測部を用い、入力信号をAD変換した上で、クロック生成部、位相比較部、位相補正部で処理することによって、入力正弦波信号と内部に保持するクロックとの位相差を得ることが開示されている。
この位相差計測部の原理は、まず、AD変換器によって入力信号がデジタル化され、入力信号デジタル値が生成される。次に、クロック生成部によって、入力信号のデジタル値の正負を表現した「符号クロック」が生成される。
次に、位相比較部において、符号クロックを用いて、内部に保持する高速な「カウントクロック」を基準とした計数を行う。同時に、位相補正部において、入力信号デジタル値のゼロクロス点の前後のデータの線形補間演算によって位相補正値を算出し、位相比較部の出力値と位相補正値の合計をとることで所望の位相差を得る。
【0014】
特許文献3においては、位相誤差(本明細書でいう位相差と同義である。)検出装置として、入力信号をAD変換し、位相誤差の検出および補正を行う方法が開示されている。位相誤差の検出は、所定の等化特性を有する等化部と、この等化部から出力される信号を2値化する2値化部と、この等化部と2値化部の出力から、メトリック演算によって所望の位相誤差信号を算出する演算部によって実現される。この補正を実現する方法としては、過去の位相誤差履歴が所定内の範囲にあるかどうかを判定し、範囲外の誤差を検出した場合には、範囲内に収まるような補正を加えるものである。
【0015】
特許文献4には、周波数計測方法および装置として、周期的入力信号のゼロクロス点の前後の振幅値を補間演算することで、該当ゼロクロス点の時刻を次々と算出し、当該周期的入力信号の周波数をゼロクロス点の時刻の差の逆数から算出する方法が開示されている。この方法も「ゼロクロス法」に包含されるものである。
【先行技術文献】
【特許文献】
【0016】
【特許文献1】特許第2946675号公報
【特許文献2】特開2012−217121号公報
【特許文献3】特許第5468372号公報
【特許文献4】特開2007−232380号公報
【発明の概要】
【発明が解決しようとする課題】
【0017】
しかし、特許文献1に開示された技術においては、装置内部でアナログ三角波信号を発生させるため、高精度なアナログ回路を要する。そのため、アナログ部分の雑音・特性の変化が性能の不定要素となるという問題がある。
また、特許文献2に開示された技術においては、サンプリングクロックとカウントクロックという、複数のクロックを内部で用いているため、回路構成が複雑となる。加えて、入力正弦波信号の位相が大きく変動する場合などにおいては、位相比較部における計数値が正確に位相差を反映したものとはならないという問題点がある。さらに、入力正弦波信号と内部に保持するクロックとの位相差の算出値に関しても、位相補正部によって補正が加えられているとはいえ、その分解能がAD変換の分解能そのものに限定されたものとなってしまう。さらに、入力正弦波信号の1周期の終了の瞬間の位相のみを計測に用いるため、入力正弦波信号の周期より早い位相変動がエイリアシングとして計測結果に混入する影響を除去できない、という問題点もある。
特許文献3に開示された技術においては、算出される位相差は補正によって±360°の整数倍の値が付加され、結果として±180°以内の値となるように調整されている。そのため、実際の位相差が±180°を超えてしまっている場合などにおいては、位相差の真の値を反映したものとはならないという問題点がある。
【0018】
さらに、特許文献2および特許文献3に開示された技術は、単一の入力正弦波信号と、内部に保持する基準クロックとの位相差を計測することを目的としており、周波数が様々に変化する周期的入力信号に対し、位相を計測することはできない。
特許文献4には、DSPを用いてリアルタイム演算を行うことが記載されているが、リアルタイム演算可能な周波数は、DSPの演算速度に制限されてしまうため、測定し得る周期的入力信号の周波数に限界がある。また、周波数を演算することが主題となっていることから、周期的入力信号の位相を算出することは意図しておらず、仮に位相を算出したとしても誤差が大きい。
また、特許文献2〜特許文献4で開示されたいずれの技術においても、入力信号の一周期の時間から周波数・位相を算出しているため、計測値は入力信号の周期毎に出力されることになる。このため、入力信号の周波数が大きく変化した場合、計測値が算出される時間間隔が入力信号に依存して大きく変動することとなる。
特に一定のクロックで信号処理を行うデジタル信号処理においては、後段の処理における負荷の増大、応答遅れ、回路構成の複雑化の原因となるため、入力信号の周波数が大きく変動した場合でも、等時間間隔で結果を算出することが望まれている。
【0019】
そこで、本発明の目的は、AD変換器によって得られる入力信号デジタル値から、より簡単な処理によって位相を算出することで、幅広い周波数範囲の周期的信号を入力可能とし、しかも、精度よく、等時間間隔に、かつリアルタイムに、位相や位相差を計測することができるデジタル位相計測装置を提供することにある。
【課題を解決するための手段】
【0020】
本発明では、簡便かつロバストな高精度位相計測を実現するために、周期的入力信号に対して計数法とゼロクロス法を適用し、その結果を積算しつつ合算を行う(これを平均化処理と呼ぶ。)。
具体的には、本発明の位相計測装置は、周期的に変動する周期的入力信号の位相をデジタル回路によって計測する位相計測装置であって、前記周期的入力信号を、所定のサンプリングタイミング毎にそれぞれデジタル化し、デジタル信号として出力するAD変換器と、前記デジタル信号の符号が変化したことを検出するゼロクロス特定手段と、前記ゼロクロス特定手段によるゼロクロス検出回数Cを計数し、前記サンプリングタイミング毎に算出する計数処理部と、前記ゼロクロス特定手段がゼロクロスを判定した直前、直後のサンプリングタイミングにおけるデジタル信号に基づいて、前記ゼロクロス検出回数の端数Fj(j=1〜L)を算出し、さらに予め定められた平均化に必要なサンプリング回数N(平均化を行うデータ個数)の期間におけるゼロクロス検出番号Nj(1≦Nj≦N)とを用い、端数処理パラメータGj=Nj−Fjを演算する端数処理部とを備え、前記サンプリング回数Nの期間における、期間終了時の前記計数処理部算出値C、および前記端数処理部が演算するL個の端数を下記の数式1により平均化を行い、前記デジタル信号の位相を演算する平均化処理部を備えている。
【数1】
【0021】
また、本発明により位相差を計測する位相差計測装置は、前記周期的入力信号が第1の周期的入力信号Xと第2の周期的入力信号Yとからなり、前記第1の周期的入力信号Xと第2の周期的入力信号Yに対し、前述の位相計測装置を第1の位相計測装置、第2の位相計測装置としてそれぞれ配置し、前記第1の位相計測装置により計測した前記第1の周期的入力信号Xの位相から、前記第2の位相計測装置により計測した前記第2の周期的入力信号Yの位相を減算する減算器を設け、前記第1の周期的入力信号Xと前記第2の周期的入力信号Yの位相差を計測する。
【発明の効果】
【0022】
ここで、入力信号の周波数をfI、AD変換器を駆動するサンプリングレートをfADC、AD変換器の変換ビット数をn、平均化回数をNとすると、本発明によれば、平均化処理により、最終的に位相を算出するレートをfADC/Nとすることができる。
これにより、次のような効果を奏する。
(1)広い入力信号周波数範囲
本発明を適用することにより、入力信号の周波数が広帯域を有する場合でも、計測が可能となる。具体的には、fIN<fADC/4の範囲で十分に計測が可能である。
(2)高分解能
位相の分解能をd(単位ラジアン)とすると、本発明によれば、d=2π/(N・2n)の関係があるので、位相計測の分解能を高めることができる。
(3)リアルタイム処理
信号をリアルタイムに処理し、位相を連続的に長時間算出することができる。例えば、FPGAに実装すれば、時間遅れなく、fADC/Nのレートで所望の位相を連続的に得ることができる。
以上の効果は、本発明の位相計測装置を用いて位相差を計測する場合についても同様である。
【図面の簡単な説明】
【0023】
図1図1は、本発明の位相計測装置における信号処理の全体概要を示す図である。
図2図2は、本発明による計数処理部のブロック図である。
図3図3は、本発明による計数処理部の動作を説明する図である。
図4図4は、本発明による端数処理部のブロック図である。
図5図5は、本発明による端数処理部の動作を説明する図である。
図6図6は、入力信号とゼロクロス検出の関係を説明する図である。
図7図7は、平均化処理が行われるまでの動作を説明する図である。
図8図8は、本発明の位相差計測装置における信号処理の全体概要を示す図である。
図9図9は、レーザへテロダイン干渉計に適用した実施例3の全体概要を示す図である。
図10図10は、従来技術と比較した実施例3の利点をまとめた図である。
図11図11は、存在するはずのゼロクロスがノイズにより失われた場合を示す図である。
図12図12は、本発明によりノイズ現象を補正するためのブロック図である。
図13図13は、ヘテロダインレーザ干渉計による高感度計測の例を示す図である。
図14図14は、ノイズ現象補正による効果を示す図である。
図15図15は、高周波変動を低減するための処理を行うブロック図である。
図16図16は、位相雑音計測装置に適用した実施例の全体概要を示す図である。
【発明を実施するための形態】
【0024】
[実施例1]
図面を用いて本発明に基づく位相計測装置の基本原理を説明する。
以下、位相計測装置における周期的入力信号を入力信号Xという。
本発明に基づく位相計測装置1によるデジタル信号処理の全体概要を図1に示す。
入力信号XはAD変換器2によりデジタル化され、Xdとして出力される。なお、AD変換器2には、これを駆動するための駆動クロック3が入力されている。
変換されたデジタルデータXdは、以降のデジタル信号処理部に送られて処理される。デジタル信号処理部は、図1に示されるように、計数処理部4、端数処理部5、平均化処理部6の3つからなる。
以下、計数処理部4、端数処理部5、平均化処理部6の3点に分けて、それらの機能を順に説明する。
なお、予め、最終的にデータを得たいレートにより平均化数Nを定めておく。すなわち、AD変換器2が動作する際のサンプリングレートの1/Nが、最終的に出力データを得るサンプリングレートになるためである。例えば、AD変換器動作のサンプリングレートが500MHzで、所望の位相算出レートが25MHzとすると、N=20と定めればよい。
【0025】
(計数処理部)
図2は、計数処理部4のブロック図である。
動作の詳細を、図3を参照しながら説明する。
ここで、横軸は、サンプリングタイミング毎のデータ番号iである。すなわち、左から順に(i=0番を先頭として)、AD変換器2の駆動サンプリングレート毎に次々とデータが入ってきて、処理される様子を示している。すなわち、図3のデータ間隔は、第1のAD変換器2の駆動サンプリングレート(駆動クロック3の周期)に相当する。
まず、入力信号XがAD変換器2によってデジタル化されたデータXdが図3の(A)に対応する。
ここで、計数処理部4は、ゼロクロス特定手段41により、データXdの正負が切り替わるゼロクロスを検出する。例えば、図3の(A)において、零を横切ったタイミングを検知して、零を超えた時点でのデータ番号で、横切った直後に正論理が立つようにしたものが、図3(B)の信号である。このようにしてゼロクロスを検知することができる。
【0026】
次に、図3(B)で示される信号をカウンタ43に入力することで計数処理が行われる。
カウンタ43は、ゼロクロス特定手段41から検知信号が到着するたびにカウントアップを行い、カウンタ43により保持される値は、図3(C)のようになる。
なお、入力信号Xの周波数がAD変換器2の駆動サンプリングレートよりも非常に小さい場合には、入力信号またはAD変換器2自身に含まれるノイズの影響によって、ゼロクロスの誤検知が生じる場合がある。その場合でも、周知のアルゴリズムによって誤検知を無視することができるので問題とはならない。
【0027】
(端数処理部)
次に、端数処理部5について、全体概要を図4に示す。
以下、端数処理部5の動作の詳細について、図5図6を参照しながら説明する。
まず、入力信号Xについて、第1のAD変換器2によって変換されたデジタルデータ列Xdは、図5(A)に対応する。これは、図3(A)と全く同じである。
次に、線形補間演算処理が行われる。具体的には、測定信号のゼロクロスが検出されたタイミングにおける値(図6の値B)と、その直前の値(図6の値A)をラッチする。
この2つのデータから、数式2のような線形補間演算を行う。
|B|/(|A|+|B|)・・・・・・・(数式2)
この計算値を、ゼロクロス検出タイミング(図6の値Bと同じタイミング)に対応付けて保持し、Fjとする。さらに、端数処理パラメータGj
j=Nj−Fj・・・・・(数式3)
と定める。このときのNjは、ゼロクロス検出タイミングのNデータ内での位置を示す番号である。すなわち、1≦Nj≦Nであり、図5の例では、Njは、2、5、8、11、15、18となる。
その様子を示したのが、図5(B)である。
【0028】
図5(B)では、例えばデータ番号2において、ゼロクロスが検出されているので(図3(B)参照)、データ番号1とデータ番号2の値を用いて数式1の計算を行い、計算値(およそ1.53)を得て、データ番号2の時点に対応付けている。同様に、データ番号5、8、11、15、18の時点でも端数計算値を得る。
【0029】
この端数処理部5の動作においては、入力信号X自体のゼロクロスを検出する必要がある。ゼロクロス検出動作は、端数処理部5内で、独立したゼロクロス検出処理を行ってもよいし、端数処理部5の外部、例えば、計数処理部4より検出信号を送信することで実現してもよい。
【0030】
なお、この処理には除算が含まれているが、一般にFPGAにおいて、高速な浮動小数点演算(除算)を行うのは負荷が大きい。その負荷を小さくするために、「ルックアップテーブル」を用いた除算を適用することもできる。ルックアップテーブルを用いた除算を適用することによって、端数計算値には、数式1の厳密値からの誤差が生じる。しかし、端数計算値は、最終結果の補正項に相当する部分であって、最終結果に及ぼす影響は小さい。よって、この置き換えによって、計測精度の悪化を招くことはない。
【0031】
(平均化処理部)
次に平均化処理部6の動作について説明する。
平均化処理部6では、計数処理部4と端数処理部5から得られた2つのデータ列を、次の数式1に基づいて、位相出力値Uの演算処理を行う。このとき、位相出力値Uは次の数式に従うことで算出することができる。
【数1】
ここで、Nを平均化数、Cを平均化数到達時におけるカウンタ43の出力値、Gjを数式2で計算したj番目のゼロクロスにおける端数処理部5の算出結果、Lは平均化数Nの間に含まれるGjの個数である。例えば、図3の例の場合、N=20、C=6、L=6である。
【0032】
発明者らが先に提案したPCT/JP/2015/081984では、Uを求めるためには、平均化処理部において、AD変換器のサンプリング毎にカウンタ43の出力の積算演算を行う必要があった。高精度にUの値を算出するには、Uとしてビット幅を広くとっておく必要があるため、極めて高速なAD変換器のサンプリング毎に、広いビット幅の数値を積算演算する必要があり、FPGA等に強い演算負荷がかかり、その低減が課題となっていた。数式1によれば、例えば、予め定めた平均化数の間に発生したゼロクロスの総回数C(図3の例ではC=6)だけの必要最小限の累積加算処理を行うだけで、最終計測値Uを演算することが可能となり、先の提案にくらべ、演算負荷を大幅に低減することができる。
また、後述する実施例4のように感度向上のための補正を適用する場合、先の提案では、失われたゼロクロスの位置をリアルタイムで算出するために、複雑な手順が必要であり、計算機に大きな負荷がかかった。それに比べて、本実施例では、Gjがゼロクロスの位置を示す値であることを利用すると、失われたゼロクロスの位置を簡単に補間することができる。すなわち、より小規模で低価格なFPGA上でも、リアルタイムに補正を適用し、本方法の計測感度を高めることができる。
【0033】
なお、実際にFPGAにおいて、上記の平均化処理を実装する場合は、リアルタイム性能を確保するため、次のように行ってもよい。
(1)各データ番号毎のタイミングで、計数処理部4と端数処理部5から出力される C、Gの各データを平均化処理部6へ送信する。
【0034】
(2)平均化処理部6は、メモリを保持しており(初期値は0にする)、各タイミングにおいて、自身の値に受信したGjをその都度加算し、次のデータ受信タイミングまで保持しておく。つまり、メモリ保持値Siは、数式4の漸化式に従う。
i=Si-1+G・・・・・(数式4)
ただし、Gjは、その値が送信されているときのみ演算に用いるものとする。このとき、Siの履歴は、図7(C)に示されるとおりである。
【0035】
(3)(2)の処理を続け、最終データを受けたあと、i=19(最後)の時点で保持されている値をNで割り、さらにその時点での計数処理部出力値Ciから減算することで、数式1の演算が実行でき、Uが得られる。したがって、これを最終的な出力とすればよい。この一連の動作が終了したら、メモリ保持値Siを0に戻して、次の一連の動作に入る。
ここで、Nで割る除算部の負荷を減らす必要がある場合は、Nとして2の累乗の値を選択し、ビットシフト処理に置き換えるという方法もある。
【0036】
平均化処理部6の出力Uと、所望の位相φ(単位ラジアン)には、次の数式5の関係がある。
φ=πU・・・・・・(数式5)
ここでφは入力信号Xの位相(単位ラジアン)である。位相は、測定開始の瞬間(i=0)を基準として計測される。この関係に基づいて、出力UをFPGA内部またはPC上などで処理することにより、位相(単位ラジアン)を算出することができる。
もちろん、後段の処理を考慮して、数式5のように位相(単位ラジアン)に変換することなく、データUのまま後段の処理に用いてもよい。
なお、厳密には、数式5の右辺に、定数εが加算される。理論上、εはπまたは0の値を持つ、測定開始の瞬間(i=0)での入力信号の値の正負によって一律に定まる値であり、簡単に算出することができる。具体的には、測定開始の瞬間(i=0)での入力信号の値が負であれば、ε=πとなる。よって、それを補正値として、数式5に加えておけば良い。
【0037】
結果をリアルタイムに演算・出力する計測器においては、計測を開始する基準となる時刻をセットする機能が求められる。すなわち、動作中において、あるリセット信号を受信した時刻の位相をφ=0と設定し、以後の出力データをその基準時刻をもとに演算する機能が望まれる。この機能は、リセット信号を受信したタイミングにおいて、計数処理部のカウンタ43の値を0にリセットする、あるいは平均化処理部の処理を初期化するという操作により容易に実現できる。
【0038】
以上の処理によって位相を算出することで、幅広い周波数範囲の周期的信号を入力可能とし、しかも、精度よく、かつリアルタイムに計測が可能となる。
なお、FPGAによってデジタル信号処理を実装する例を示したが、FPGAに限らず、ASIC、システムLSI等、デジタル信号処理を実現できる方法であれば、同様に実装できる。
また、それぞれの入力信号Xを正弦波信号として仮定していたが、デジタル回路において用いられるパルス信号(矩形波信号ともいう。)に対しても、バンドパスフィルタあるいはローパスフィルタを適用することで正弦波信号に変換することができる。
したがって、バンドパスフィルタを、位相計測装置の前段に設置することで、パルス信号に対する位相計測装置を構成することができる。
また、算出した位相は、後段の処理によって時間で微分することにより、入力信号Xの周波数に換算することもできる。このように、周波数カウンタとして利用した場合でも、高分解能およびリアルタイム性を確保しつつ、周波数変動範囲が広い信号の周波数を計測することができる。周波数変動範囲が広いことは、言い換えれば、周波数雑音が大きい入力信号に対しても、高速に信頼性の高い計測が可能となるということである。
【0039】
[実施例2]
次に、本発明に基づいて2つの入力信号X、Yの位相差を計測する場合、すなわち位相差計測装置として用いる場合は、図8に示すように、上述した構成の位相計測装置を2個配置し、第1の位相計測装置1aを入力信号X用、第2の位相計測装置1bを入力信号Y用とし、計測した位相UX、UYを減算器7により減算し、位相差(UX―UY)を求めるようにすればよい。
【0040】
以上の処理によって位相差を算出することで、幅広い周波数範囲の2つの周期的信号を入力可能とし、しかも、精度よく、かつリアルタイムに計測が可能となる。
なお、FPGAによってデジタル信号処理を実装する例を示したが、FPGAに限らず、ASIC、システムLSI等、デジタル信号処理を実現できる方法であれば、同様に実装できる。
【0041】
また、それぞれの入力信号X、Yを正弦波信号として仮定していたが、デジタル回路において用いられるパルス信号(矩形波信号ともいう。)に対しても、バンドパスフィルタあるいはローパスフィルタを適用することで正弦波信号に変換することができる。
したがって、バンドパスフィルタを、位相差計測装置の前段に設置することで、パルス信号に対する位相差計測装置を構成することができる。
【0042】
[実施例3]
この実施例は、実施例2の位相差計測装置を、レーザヘテロダイン変位計測装置に適用したもので、以下、入力信号Xを参照信号、入力信号Yを計測信号として本実施例を説明する。
【0043】
レーザ光の位相差を利用した計測装置として、レーザへテロダイン干渉計が広く知られている。レーザへテロダイン干渉計においては、周波数シフトを受けたレーザ光を用いて、測定対象からのレーザ光の反射光と、参照光の位相差により、変位や振動・衝撃を与えた際に発生する変位などを計測する。
【0044】
図9は、レーザへテロダイン干渉計に適用した実施例3の全体概要を示している。
レーザヘテロダイン干渉計による変位計測装置においては、例えば、AOMのような周波数シフトをレーザ光に加えるデバイスに、例えば、80MHzの周波数をもつ参照信号を入力することによって、80MHzの周波数シフトを受けたレーザ光と、計測対象から反射したレーザ光を干渉することで、80MHzに測定対象の変位による位相変調が加わった測定信号が生成される。
この測定信号と参照信号の2つの信号から変位を算出するために、実施例2による位相差測定装置1を適用し、レーザヘテロダイン変位計測装置を構成する。
【0045】
具体的には、測定信号と参照信号の2つの正弦波入力信号を、第1の位相計測装置1a第2の位相計測装置1bにそれぞれ入力し、減算器7により両者を減算することで、位相差に関する出力データUを得る。
ここで、平均化処理部6で得られたデータUと、測定対象の変位(d[m])の関係は、数式6のようになる。λはレーザの波長([m])である。
d=λU/4・・・・・(数式6)
この関係に基づいて、出力UをFPGA内部またはPC上などで、処理することで、変位をリアルタイムに算出することができる。
【0046】
本実施例においては、図9のように、入力信号Xである参照信号をAOM駆動信号、入力信号Yである測定信号を光干渉信号とそれぞれ仮定しているが、レーザヘテロダイン干渉計の構成にはさまざまな場合がある。しかし、一般に、レーザヘテロダイン干渉計の内部では、本発明による位相差計測装置が用いられているという原理は同じである。
したがって、図9の例示にかかわらず、レーザヘテロダイン干渉計の内部の位相差計測装置部分を実施例2に基づく位相差計測装置で置き換えても、本実施例と同様の効果を得ることができる。
【0047】
本発明による位相差計測装置では、高精度であるということと、位相差が大きく変動する場合でも計測可能であることの2つの特長をもつ。これらの特長はそれぞれ変位計測における「計測分解能」と「計測対象の速度範囲」の2つに対応するので、この2点から、従来技術と本実施例の具体例との比較を行う。
【0048】
まず、下記のように、分析に必要なパラメータを定義する。
(1)fh:ヘテロダインビート周波数であり、図9において参照信号の周波数にあたる。この実施例では、80MHzとしている。
(2)fADC:AD変換器を駆動するサンプリングレートで、この実施例では、500MHzとしている。
(3)fs:得たい変位データの計測サンプリングレートであり、この実施例では、N=20としているので、fs=500/N=25MHzである。
なお、一般的なレーザヘテロダイン変位計では、計測サンプリングレートは、通常、1kHz〜1MHzの範囲内である。
(4)Vmax:測定対象の計測可能な最大速度[m/s]である。
(5)dr:計測分解能[m]である。
(6)λ:レーザの波長であり、この実施例では、変位計測器によく用いられるヘリウム・ネオンレーザの633nmとする。もちろん、それ以外の種々のレーザでも適用できる。
【0049】
まず、計測対象の速度範囲が高速な場合にも対応できる特長をもつ従来技術の計数法と本実施例とを、計測分解能の観点から比較する。
従来の計数法では、入力信号(測定信号・参照信号)のゼロクロス回数、という整数値しか計測できない。そこで、分解能を向上させるため、PLL回路等を用いて入力信号を逓倍する手法や、複数回の計数値を平均化する手法を採用されることも多い。このとき、計測分解能は、次の数式7で表すことができる。
r=λ/4LQ・・・・・(数式7)
ここで、LはPLL回路による逓倍率、Qは平均化回数である。市販の製品では、最高でLQ=1024程度を実現し、dr=λ/4096=約0.155nmを達成している。
しかし、この手法は、高速PLL回路等を必要とし、技術的難易度が高くなるため、Lを増加させることは難しい。また、平均化回数Qを大きくすることが考えられるが、原理的には、最大でQ=2fh/fs程度が限界であり、これ以上の向上は見込めない。
【0050】
これに対し、本実施例によれば、PLL回路を一切使用することなく、計測分解能として、市販品の最高レベルであるdr=λ/4096を大きく超えることができる。
すなわち、典型的には、分解能は、次の数式8で表すことができる。
r=λ/(4N・2n)・・・・・(数式8)
ここで、nは、AD変換器の変換ビット数であり、n=8ビットとすると、本実施例では、平均化回数N=20であるから、dr=0.03nmとなる。
広く使用されているfs=1MHzの場合で考えると、N=500であるから、
r=0.0012nm
となる。
このことから、従来技術に基づく計数法による分解能である約0.155nmと比較して、本実施例では100倍程度分解能が改善されることが分かる。
【0051】
次に、計測分解能が良い従来技術の復調法と本実施例とを、計測対象の速度範囲の観点から比較する。
復調法においては、情報理論における「サンプリング定理」によって、計測サンプリングレートの1/2以下の周波数をカットオフ周波数fcとする、ローパスフィルタを適用する必要がある。つまり、次の数式9を満たす必要がある。
c<fs/2・・・・・(数式9)
ここで、カットオフ周波数fcが、次の数式10により、測定可能最大速度を制限する。
(2vmax)/λ=fc・・・・・(数式10)
以上から、次の数式11が導き出される。
max=(λfs)/4・・・・・(数式11)
【0052】
いま、計測サンプリングレートとして、高めの値である、fs=1MHzを採用しているが、それでも、vmax=約0.16m/sが限界となる。
【0053】
一方、本実施例による計測対象の速度範囲は、サンプリング定理から、AD変換器サンプリングレートの1/2以下の入力信号が計測可能である。つまり、
ADCとvmaxの関係は、次の数式12で表される。
ADC=2(2fh+4vmax/λ)・・・・・(数式12)
となる。移項して整理すると、
max=λ(fADC−4fh)/8・・・・・(数式13)
となる。
いま例として使われている値を代入すると、vmax=14.2m/sとなる。
この値と、復調法における速度範囲vmax=約0.16m/sと比較すると、実施例3の方が100倍程度拡大されていることがわかる。
【0054】
分解能と速度範囲以外の観点について、従来技術と比較する。
まず、本発明による方法では、高速な入力信号に対してもリアルタイム処理が可能である。一方、ゼロクロス解析法では、信号のゼロクロス時間を、デジタル化したデータから算出するものであることから、複雑な計算を、一旦メモリに保持したデータに対して適用するため、例えば本実施例における80MHzといった高速な信号についてリアルタイム処理することは、極めて難しい。
さらに、振幅変動への耐性については、本発明では計数法と同等程度に強い。一方で、復調法には弱点がある。具体的には、ノイズの影響等によって信号の振幅が非常に短時間変動した場合、信号にバイアスが乗った場合などに対して出力が敏感であり、望ましくない。
【0055】
以上、実施例3が、従来技術(復調法、計数法、ゼロクロス法)と比較して、どのような利点があるかについて、計測分解能、測定対象の速度範囲、リアルタイム処理の可否、必要なクロック速度、処理の複雑さ、信号の振幅変動耐性の観点からまとめると、図10のとおりである。
このように、本実施例によれば、従来技術ではいずれかの観点で欠点を有しているが、本実施例によれば、すべての観点で要求条件を満たすことができる。
【0056】
なお、レーザドップラ振動計のように、計測対象の速度信号を得たい場合は、レーザヘテロダイン変位計測装置で計測される変位信号を時間微分処理することで、容易に算出できる。
【0057】
[実施例4]
入力信号がノイズの影響を受けた場合や、信号帯雑音比(S/N)が小さい信号の場合、検出されるべきゼロクロスの消失や、不要なゼロクロスの検出といったノイズ現象が発生する。そのような信号に対し、先に提案したように、カウンタ43の出力値の平均値Caをサンプリングタイミング毎に演算する場合、ノイズ現象により正確な計測ができなくなる。
これに対し、本発明を適用すれば、ノイズの影響によりゼロクロスの消失や過剰な検出が生じる場合でも、その影響を取り去るように補正演算を行えば、精度よく計測を行うことができる。
以下、まずゼロクロスが失われる場合についての補正機能を説明する。
図11の例では、データ位置0付近で、本来存在するはずのゼロクロスがノイズの影響によって失われている。このように、ゼロクロスが失われている場合、計測結果には望ましくない(本来あるべきではない)ステップ状の特性が生じる。
このようにゼロクロスが失われる場合には、マイナス側からプラス側に移行する際のゼロクロスが消失すれば、プラス側からマイナス側に移行する際のゼロクロスも消失することから、原理的に必ず2つがセットになり失われることを応用して補正を行う。
【0058】
この処理を行うためのブロック図を図12に示す。なお、実施例1と共通するものについては同一の符号を付している。
この処理では、下記のような手順を適用する。
(1)補正部には、計数処理部4および端数処理部5から結果が常に送信されている。補正部8は、受信した結果にゼロクロス検出の異常があるかどうかを判定し、補正するという機能を持つ。
(2)補正部8におけるゼロクロス検出を失ったかどうかの判定は次のように行う。まず、端数処理部5より送られる値の差分ΔGj=Gj+1−Gjを常にモニタする。
この値があるスレショルド値を上回った場合、ゼロクロスを失ったものと判定する。スレショルド値は、入力信号の平均周波数を利用して定める値であり、初期設定として固定の値を与えてもよいし、ΔGjの長時間平均に適当な係数(通常1より大きく2以下)を掛けることで定めてもよい。また、ゼロクロスが4個以上失われた場合は、ΔGjはスレショルド値を大きく上回ることを利用して、例えばΔGjがスレショルド値の何倍程度であるかを基準として、失われたゼロクロスの個数(2個,4個,6個,8個,…)を判定する。
(3)ゼロクロスが失われたことを検知した場合は、補正部8は受信したデータに以下の処理を行い、後段の平均化処理部6へと送信する。
いま、j番目の差分ΔGjが スレショルドを超えたとし、失われたゼロクロスの個数は2個であると仮定する。まず、計数処理部4からのデータに対しては C→C+2 と変更する。
【0059】
次に、端数処理部5のデータに対しては、Gj+1およびGjの2つをデータ列に追加する。
この処理の理由について説明する。本アルゴリズムでは、端数処理パラメータGはゼロクロスの位置を表現する変数であるので、失われた2個のゼロクロスは、その隣の、正常に検知できたゼロクロスの値をもって近似することができる。
すなわち、例えば、GkおよびGk+1の2個が失われているとする。このとき、Gk+Gk+1=Gk-1+Gk+2という近似式が成立するので、正常に検知できたGk-1とGk+2を、端数処理部5のデータに(すでにデータ列にはGk-1とGk+2 が存在するため、重複するが)追加すれば良い。ちなみに、本来はGk≠Gk-1、Gk+1≠Gk+2であるのだが、後段の平均化処理部6は、Gの総和を取るのだから、上記の近似式で示されるように、和が同じである2個のGk-1とGk+2 を追加するだけで十分であり、複雑な処理を必要とするGk単独の推定処理を行う必要がない。
(4)失われたゼロクロスの個数が2より多い場合、すなわち2p個(pは2以上の整数)であった場合も同様の考え方で補正が可能である。具体的には、j番目の差分ΔGjがスレショルドを超えたとすると、計数処理部4からのデータに対しては C→C+2p と変更する。端数処理部5のデータに対しては、Gj+1とGjの組をpセット、データ列に追加する。
【0060】
ゼロクロスを過剰に検出した場合の補正方法も同様に構成することができる。すなわち、事前に定めたあるスレショルドをΔGjが下回った場合、Gk+Gk+1を端数処理部から消去し、さらに計数処理部からのデータに対してC→C−2と変更すればよい。
【0061】
この手法により、以下の様な効果がある。
(1)ヘテロダインレーザ干渉計においては、低反射率面、粗面における計測など、干渉計への戻り光が弱い場合、入力信号のS/Nが小さいため、ノイズの影響により上記のようにゼロクロスを失ったり過剰に検出したりする現象が発生する。そこで、このような処理を適用することによって、低反射率面での精度を保った計測が可能となる。このため、例えば測定対象物体に反射率を高めるためのミラーや反射板を接着させなくても良いなどの効果がある。
(2)位相雑音計測装置においても、S/Nが小さい入力信号を測定したいというニーズがある。例えば、光ビート信号や受信した電波信号を増幅した信号などを測定したいという場面が多くある。そういった場合には、この実施例を適用することにより、本発明の位相計測を適用することができる。
【0062】
適用例として、ヘテロダインレーザ干渉計による高感度計測の例を挙げる。図13は、反射率の低い黒アルマイト面に振動を与え、30cm離した位置からレーザを照射して、その振動変位を計測している様子である。このセットアップにおいて、本実施例を適用せずに位相計測アルゴリズムを使用し、ヘテロダインレーザ干渉計のデータを処理すると、図14(A)のような出力値を得る。図14(A)では、戻り信号強度が弱いため、ゼロクロスの抜けが多数回生じ、そのたびにレーザの半波長(この例では316ナノメートル)の整数倍だけ、真の値とのずれが生じている。そのずれが蓄積し、計測時間内で約40000ナノメートル程度の大きな誤差が発生している。このように、計測そのものがノイズ現象により無効なものとなってしまう。
一方で、本実施例に示された補正を適用すると、図14(B)のような出力値を得る。この計測結果は、黒アルマイト面に与えた振動と正確に一致している。このように、低反射率面、粗面における計測など、戻り信号強度が弱い場合でも、本実施例に示された補正を適用すれば、精度の高い計測が可能となることが確認できた。
【0063】
本発明による計測結果は、原理上避けられない高周波変動が存在するが、それを低減するための補正を行うことができる。すなわち、本発明においては、周期的信号のゼロクロスを検知し処理することにより、当該周期的信号の位相を計測しているので、平均化を行う区間の区切り方(境界)の影響でゼロクロスの数が変化することで、高周波変動が生じる。
以下例を挙げる。例えば、ある入力信号を平均化数Nで計測する場合、AD変換器から出力されるN個のデータの間に、ゼロクロスが平均的にM個到来しているものと仮定する。この場合、例えば、あるN個のデータの間にM個のゼロクロスが検知されたあと、次の一連のN個のデータにはゼロクロスがM+1個、次の一連のN個のデータにはゼロクロスがM−1個、などというように、ゼロクロスは必ずしもすべての区間でM個ではなく、±1個程度の変動が原理的に発生してしまい、これにより、計測結果に本来生じないノイズ状の特性(これを高周波変動、と呼ぶ。)が生じることとなる。
この現象は、平均化数Nが小さければ小さいほど、Mも一般に小さい値であるため、影響が大きくなる。これは、M+1とMとの相対差異が大きくなるためである。
【0064】
そこで、この高周波変動の影響を緩和するため、この実施例では、図15に示すブロック図により補正処理を導入する。
高周波変動低減処理部は、端数処理部からのデータGjを受信してモニタしている。ここで高周波変動低減処理部は、次のような処理を行う。まず、あるk番目の平均化区間における最後(平均化区間内p個目)の端数処理部5からのデータをGp(k)、次の(k+1番目の)平均化区間内における最初(平均化区間内1個目)の端数処理部5からのデータをG1(k+1)として、補正値Q(k)を
Q(k)=(G1(k+1)+Gp(k)-N)2/(G1(k+1)-Gp(k)+N)/8・・・・・(数式14)
に基づいて算出する。この補正値Q(k)は、区間の境界の影響で余分に計測される値を、理論的に推定したものである。
高周波変動低減処理部には平均化処理部の出力値Uも送信されており、これに対して補正をかける。具体的には、k+1番目の平均化区間の出力値U(k+1)からこの値Q(k)を差し引くとともに、k番目の平均化区間の出力値U(k)にQ(k)を加算する処理を行う。
これによって、上述のように、ゼロクロスの数が平均化区間のあいだで変動する影響で見かけ上のノイズが計測結果に混入する現象を緩和し、特にN値が小さい場合(高周波領域まで位相変動を観測したい場合)において、より精密で正確な計測が行えるようになる。
数式14の演算は演算負荷が大きいため、補正値Q(k)の算出をリアルタイムで行わず、後処理にて実施することもできる。例えば、すべてのkについて、G1(k)、Gp(k)の値を保存しコンピュータ等に送信すれば、コンピュータ上で数式14によりQ(k)を演算し、補正を実行することもできる。
【0065】
[実施例6]
本実施例は位相雑音計測装置に適用したものである。ここで、位相雑音計測装置とは、ある信号の位相揺らぎ(雑音)の時刻履歴を計測する装置である。
位相雑音は、位相ジッタとも呼ばれ、高周波信号源の安定性を評価するための重要な指標である。このため、位相雑音計測装置は、通信機器等の高速化の研究開発に欠かせない機器である。
本発明を適用した位相雑音計測装置を実現するには、図1において、被測定信号を入力信号Xとすればよい。この場合、位相雑音の計測性能(位相雑音計測装置自身のもつ自己ノイズ)は、AD変換器駆動クロックのジッタ(位相雑音レベル)によって決定される。そのため、より低雑音な計測を行いたい場合は、駆動クロックに高安定基準信号を導入すればよい。
【0066】
または、図8において、位相差計測装置の入力信号Xとして被測定信号を、入力信号Yとして高安定基準信号を入力すればよい。この場合は、AD変換器駆動クロックの位相雑音レベルに影響されることなく、被測定信号の位相雑音を計測することができる。
図16に適用図を示す。ここで、高安定基準信号とは、位相雑音が極めて小さい、計測の基準となる周期的信号であり、例えば原子時計によって得られる。
なお、被測定信号、高安定基準信号をそれぞれ入力信号X、Yとしたが、逆でもよい。
【0067】
本発明を適用することにより、被測定信号と高安定基準信号の周波数が大幅に違う場合でも、計測が可能となる。具体的には、被測定信号の周波数をfA、AD変換器を駆動するサンプリングレートをfADCとすると、fA<fADC/4の範囲で計測が可能となり、同時に、位相雑音計測の分解能を高めることができる。
すなわち、nをAD変換器の変換ビット数(例えば、n=8ビット)、Nを平均化回数、位相雑音の分解能をd(単位ラジアン)とすると、d=2π/(N・2n)の関係がある。
【0068】
また、本発明によれば、被測定信号の位相雑音レベルが非常に大きい場合、例えば位相の変動が2πを大きく超える場合においても信頼性の高い計測が可能となる。
具体的に既知の技術による位相雑音計測装置と比較する。既存の位相雑音計測装置としては、
(A)スペクトラム・アナライザやPLLを用いた高精度なタイプ
(B)オシロスコープのようにAD変換し解析するレンジの広いタイプ
が挙げられる。
(A)では、位相雑音が大きすぎる信号は計測がレンジオーバーとなり、計測が不可能である。一方、本技術によると、被測定信号の周波数範囲が広いため位相雑音が大きい場合でも測定を継続し続けることが可能であり、全く問題とならない。(B)では、位相雑音が大きい信号も計測が可能であるが、一方で、メモリ容量に制約を受けるため、長時間のデータ取得を要するような、オフセット周波数が低い領域では計測が不可能となる。本技術はリアルタイム処理を実行できるため、オフセット周波数が極めて低い領域まで信頼性高く測定が可能である。
【産業上の利用可能性】
【0069】
以上説明したように、本発明によれば、簡単な回路構成によって、幅広い周波数範囲の周期的信号を入力可能とし、しかも、精度よく、等時間間隔に、かつリアルタイムに、位相や位相差の計測が可能となるので、レーザヘテロダイン変位計測装置、位相雑音計測装置など、様々な機器に適用されることが期待できる。
【符号の説明】
【0070】
1;位相計測装置
1a;第1の位相計測装置
1b;第2の位相計測装置
2;第1のAD変換器
3;駆動クロック
4;計数処理部
5:端数処理部
6;平均化処理部
7;減算器
8;補正部
41;ゼロクロス特定手段
43;カウンタ
44;アップダウンカウンタ

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