特許第6859945号(P6859945)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6859945
(24)【登録日】2021年3月30日
(45)【発行日】2021年4月14日
(54)【発明の名称】リンギング抑制回路
(51)【国際特許分類】
   H04L 25/02 20060101AFI20210405BHJP
   H03K 17/16 20060101ALI20210405BHJP
   H03K 17/687 20060101ALI20210405BHJP
【FI】
   H04L25/02 F
   H04L25/02 V
   H03K17/16 D
   H03K17/687
【請求項の数】12
【全頁数】14
(21)【出願番号】特願2017-247635(P2017-247635)
(22)【出願日】2017年12月25日
(65)【公開番号】特開2019-114948(P2019-114948A)
(43)【公開日】2019年7月11日
【審査請求日】2019年12月2日
(73)【特許権者】
【識別番号】000004260
【氏名又は名称】株式会社デンソー
(74)【代理人】
【識別番号】110000567
【氏名又は名称】特許業務法人 サトー国際特許事務所
(72)【発明者】
【氏名】本田 卓矢
(72)【発明者】
【氏名】岸上 友久
【審査官】 川口 貴裕
(56)【参考文献】
【文献】 特開2017−063399(JP,A)
【文献】 特開2002−330182(JP,A)
【文献】 特開平01−296838(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H04L 25/02
H03K 17/16
H03K 17/687
(57)【特許請求の範囲】
【請求項1】
一対の高電位側信号線,低電位側信号線によりハイ,ローの2値レベルに変化する差動信号を伝送する伝送線路に接続され、前記信号の伝送に伴い発生するリンギングを抑制するリンギング抑制回路において、
前記一対の信号線間に接続される線間スイッチング素子(N4,P4)と、
前記差動信号のレベルがハイからローに変化したことを検出すると、前記線間スイッチング素子をオンさせてその状態を固定し、一定のオン時間を計時した後に前記オン状態を解除する制御部(9)と、
この制御部が前記線間スイッチング素子をオンさせた時点から一定のマスク時間を設定し、前記マスク時間内は、前記制御部が前記差動信号のレベルがハイからローに変化したことを検出しないようにマスクする連続起動防止部(22,42)とを備えるリンギング抑制回路。
【請求項2】
前記マスク時間の終了時点は、前記差動信号のレベルがハイからローに変化した時点から、信号データの1ビット長以上で且つ2ビット長未満に設定される請求項1記載のリンギング抑制回路。
【請求項3】
前記制御部は、
初期状態でリセットされている第1フリップフロップ(FF2)と、
初期状態でリセットされており、セット状態になると前記第1フリップフロップをリセットするための信号を出力する第2フリップフロップ(FF1)と、
この第2フリップフロップの出力端子と前記第1フリップフロップのリセット端子との間に配置される遅延回路(6)と、
前記差動信号のレベルがローからハイに変化したことを検出すると、前記第1フリップフロップをセットする信号を出力する第1セット信号出力部(4,FET_N7)と、
前記線間スイッチング素子がターンオンしたことを検出すると、前記第2フリップフロップをセットする信号を出力する第2セット信号出力部(3)と、
前記第1フリップフロップがセットされると、前記線間スイッチング素子の導通制御端子をオンレベルにすることを可能にするオン設定部(8)とを備える請求項1又は2記載のリンギング抑制回路。
【請求項4】
前記連続起動防止部(22)は、初期状態でリセットされており、前記第2フリップフロップがセットされることに伴いセット状態になると、前記マスク時間を設定するマスク信号を出力するフリップフロップ(FF3)と、
このフリップフロップがセットされた時点から、前記マスク時間に相当する時間が経過した時点で当該フリップフロップをリセットするリセット信号生成部(23)と、
前記第1フリップフロップをセットする信号を、前記マスク信号により無効化するための論理ゲート(AND1)とで構成される請求項3記載のリンギング抑制回路。
【請求項5】
前記論理ゲートは、前記第1セット信号出力部と、前記第1フリップフロップとの間に配置されている請求項4記載のリンギング抑制回路。
【請求項6】
前記論理ゲートは、前記第1セット信号出力部の前段に配置されている請求項4記載のリンギング抑制回路。
【請求項7】
前記連続起動防止部(32)は、初期状態でリセットされており、前記第1フリップフロップがセットされることに伴いセット状態になると、前記マスク時間を設定するマスク信号を出力するフリップフロップ(FF3)と、
このフリップフロップがセットされた時点から、前記マスク時間に相当する時間が経過した時点で当該フリップフロップをリセットするリセット信号生成部(33)と、
前記第1フリップフロップがセットされた信号を、前記マスク信号により無効化するための論理ゲート(AND1)とで構成される請求項3記載のリンギング抑制回路。
【請求項8】
前記第2セット信号出力部は、非電位基準側導通端子が抵抗素子(R3)を介して電源に接続され、電位基準側導通端子及び導通制御端子がそれぞれ前記線間スイッチング素子の電位基準側導通端子及び導通制御端子に接続される検出用スイッチング素子(N6,P6)を備え、
前記オン設定部は、電位基準側導通端子が前記線間スイッチング素子の電位基準側導通端子に接続される第1〜第4スイッチング素子(N0〜N3,P0〜P3)と、
電位基準側導通端子が電源に接続され、非基準側導通端子が抵抗素子(R1)を介して、前記第2スイッチング素子の非基準側導通端子及び前記第3スイッチング素子の導通制御端子に接続される第5スイッチング素子(P1,N1)と、
電位基準側導通端子が電源に接続され、非基準側導通端子が抵抗素子(R2)を介して、前記第3スイッチング素子の非基準側導通端子及び前記線間スイッチング素子の導通制御端子に接続される第6スイッチング素子(P2,N2)とを備え、
前記第1スイッチング素子の導通制御端子は、前記線間スイッチング素子の導通制御端子に接続され、
前記第2及び第4スイッチング素子の導通制御端子は、前記第1スイッチング素子の非基準側導通端子に接続されると共に、抵抗素子(R0)を介して前記線間スイッチング素子の非基準側導通端子に接続され、
前記第3スイッチング素子の導通制御端子は、前記第2スイッチング素子の非基準側導通端子に接続され、
前記第1フリップフロップがセットされると、前記第5スイッチング素子はオンして前記第6スイッチング素子はオフするように構成される請求項3から7の何れか一項に記載のリンギング抑制回路。
【請求項9】
前記差動信号のレベルがローからハイから変化したことを検出すると、前記制御部による前記変化の検出を一定時間だけマスクする検出マスク部(5)を備える請求項1から3の何れか一項に記載のリンギング抑制回路。
【請求項10】
前記差動信号のレベルがローからハイから変化したことを検出すると、前記制御部による前記変化の検出を一定時間だけマスクする検出マスク部(5)を備える請求項4から8の何れか一項に記載のリンギング抑制回路。
【請求項11】
前記検出マスク部は、第1セット信号出力部が前記第1フリップフロップに出力するセット信号を遅延させる遅延回路を備える請求項10記載のリンギング抑制回路。
【請求項12】
前記マスク時間の終了時点は、前記差動信号のレベルがハイからローに変化した時点から、信号データの1ビット長以上で、且つ2ビット長から前記一定時間を減じた時間未満に設定される請求項9から11の何れか一項に記載のリンギング抑制回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、差動信号を伝送する伝送線路に接続されるリンギング抑制回路に関する。
【背景技術】
【0002】
伝送線路を介してデジタル信号を伝送する場合、受信側においては、信号レベルが変化するタイミングで信号エネルギーの一部が反射することで、オーバーシュートやアンダーシュートのような波形の歪み,すなわちリンギングが生じる問題がある。そして、従来、波形歪みを抑制する技術については様々な提案がされている。
【0003】
例えば特許文献1では、伝送路の信号がCAN通信におけるドミナントからレセッシブに変化した際に、伝送線路間に接続されているFETを一定時間固定的にオンすることでインピーダンスを整合させて、リンギングを抑制する技術が開示されている。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2017−63399号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
しかしながら、特許文献1の構成には、以下のような問題があることが分かった。特許文献1のリンギング抑制回路を搭載した複数の通信ノードによりネットワークを構成する。この際に、図16に示すように通信線の長さが一定以上になっており、通信ノードAにおいて差動信号がドミナントを示している際にグリッジノイズが印加されて瞬間的にレセッシブに変化すると、当該通信ノードAにおいてリンギング抑制動作が行われる。すると、その動作によって信号波形が歪むことになる。
【0006】
図17に示すように、その歪んだ波形の信号は、配線遅延分の遅れを以って他の通信ノードBに到達するため、その通信ノードBにおいてもリンギング抑制動作が行われる。その動作によって歪んだ波形の信号は、また元の通信ノードAに到達する。このように、通信ノードA,B間で歪んだ波形の信号の伝送が繰り返されて波形の歪みが収束せず、通信エラーを発生させてしまう。
【0007】
本発明は上記事情に鑑みてなされたものであり、その目的は、グリッジノイズが印加された場合に発生する信号波形の歪みを、連鎖させることなく収束できるリンギング抑制回路を提供することにある。
【課題を解決するための手段】
【0008】
請求項1記載のリンギング抑制回路によれば、制御部は、差動信号のレベルがハイからローに変化したことを検出すると、線間スイッチング素子をオンさせてその状態を固定し、一定時間を計時した後に前記オン状態を解除する。連続起動防止部は、制御部が線間スイッチング素子をオンさせた時点から一定のマスク時間を設定し、マスク時間内は制御部が差動信号のレベルがハイからローに変化したことを検出しないようにマスクする。
【0009】
このように構成すれば、差動信号のレベルがハイを示している状態で瞬間的にローレベルに変化するようなグリッジノイズが印加されても、制御部はその変化を検出しない。したがって従来技術とは異なり、複数の通信ノード間でリンギング抑制動作が交互に行われ、信号波形の歪が連続的に発生することを防止できる。
【0010】
請求項2記載のリンギング抑制回路によれば、マスク時間の終了時点を、差動信号のレベルがハイからローに変化した時点から、信号データの1ビット長以上で且つ2ビット長未満に設定する。このように構成すれば、差動信号のレベルがハイからローに変化してリンギング抑制動作を行った後、差動信号のレベルがローを示している期間にノイズが重畳された際に、誤動作が発生することを確実に防止できる。
【図面の簡単な説明】
【0011】
図1】第1実施形態であり、リンギング抑制回路の構成を示す図
図2】動作タイミングチャート
図3】マスク時間の終了時点を説明するタイミングチャート(その1)
図4】マスク時間の終了時点を説明するタイミングチャート(その2)
図5】マスク時間の終了時点を説明するタイミングチャート(その3)
図6】マスク時間の終了時点を説明するタイミングチャート(その4)
図7】第2実施形態であり、リンギング抑制回路の構成を示す図
図8】動作タイミングチャート
図9】第3実施形態であり、リンギング抑制回路の構成を示す図
図10】動作タイミングチャート
図11】第4実施形態であり、リンギング抑制回路の構成を示す図
図12】第5実施形態であり、リンギング抑制回路の構成を示す図
図13】第6実施形態であり、リンギング抑制回路の構成を示す図
図14】第7実施形態であり、リンギング抑制回路の構成を示す図
図15】第8実施形態であり、リンギング抑制回路の構成を示す図
図16】従来技術を説明する2つの通信ノードの接続状態を示す図
図17】動作タイミングチャート
【発明を実施するための形態】
【0012】
(第1実施形態)
本発明は、特許文献1に開示されている発明を基本構成として改良を加えたものであるから、以下特許文献1に準拠して説明する。図1に示すリンギング抑制回路21は、特許文献1の第1実施形態である図1に示すリンギング抑制回路10に、連続起動防止回路22を追加したものである。リンギング抑制回路10相当部分によるリンギング抑制動作自体は、特許文献1と同様である。
【0013】
連続起動防止回路22は、ON状態保持回路7におけるDフリップフロップFF1を中心とする構成と同様の構成であり、DフリップフロップFF3,インバータゲートINV4,NチャネルMOSFET_N9,バッファBUF3,NORゲートNOR3,抵抗素子R14及びコンデンサC3の直列回路を備えている。前記直列回路は、遅延回路23を構成している。但し、バッファBUF3の出力端子は、NORゲートNOR3の入力端子の一方に接続されている。DフリップフロップFF3のクロック端子Cは、コンパレータCOMP1の出力端子に接続されている。
【0014】
また、バッファBUF1の出力端子とDフリップフロップFF2のクロック端子Cとの間には、NOTゲートINV5及びANDゲートAND1が挿入されている。DフリップフロップFF3の出力端子Qは、ANDゲートAND1の入力端子の一方に接続されており、ハイアクティブのマスク信号を出力する。尚、連続起動防止部に相当する連続起動防止回路22は、ANDゲートAND1も含む構成である。遅延回路23はリセット信号生成部に相当し、ANDゲートAND1は論理ゲートに相当する。
【0015】
次に、本実施形態の作用について説明する。図2に示すように、通信ノードAでは、差動信号の立上りエッジのタイミングで比較回路4のコンパレータCOMP2の出力信号がハイレベルになる。その時点から、遅延回路5の作用により「ドミナントマスク時間」が経過した後に、DフリップフロップFF2が出力する信号RSC_ENがハイレベルになる。
【0016】
ここで、図17に示したケースと同様に、通信ノードAにおいて差動信号がドミナントを示している際に、グリッジノイズが印加されたとする。すると、FET_N1及びN3のゲートがローレベルになり、これらがターンOFFする。この時、FET_P2がONしているのでFET_N1,N4及びN6のゲートが抵抗素子R2を介してハイレベルになり、これらがターンONする。尚、ゲートは導通制御端子に相当する。また、電位基準側導通端子はFETのソースに相当し、非基準側導通端子はドレインに相当する。
【0017】
これに伴い、ON確認回路3のコンパレータCOMP1の出力端子Qがハイレベルになり、DフリップフロップFF1及びFF3がトリガされる。これにより、DフリップフロップFF3がマスク信号を出力する。マスク信号がハイレベルを示すことで、FET_N9がターンOFFしてコンデンサC3の充電が開始され、バッファBUF3の入力端子のレベルが上昇する。
【0018】
バッファBUF3の出力端子がハイレベルになると、NORゲートNO3を介してDフリップフロップFF3がリセットされ、マスク信号がローレベルになる。マスク信号がハイレベルを示している間は、差動信号がドミナントを示している際にレセッシブレベルに変化しても、ANDゲートAND1を介してDフリップフロップFF2がトリガされなくなる。したがって、リンギング抑制動作が再起動されることはない。
【0019】
そして、上記の通信ノードAにおけるリンギング抑制回路21の動作は、配線長に伴う伝搬遅延時間を経過した後、通信ノードBにおいても同様に行われる。その結果、通信ノードA側におけるグリッジノイズの印加により、リンギング抑制動作が通信ノードA,Bのそれぞれにおいて1回だけ行われる。それに伴う信号波形の歪は生じるが、従来のように歪んだ波形の信号の伝送が繰り返されることはない。
【0020】
尚、遅延回路23において遅延時間を設定することで決定されるマスク時間の終了時点は、差動信号がドミナントからレセッシブに変化した基準時点から、信号データの1ビット長以上で、且つ2ビット長から「ドミナントマスク時間」を減じた時間未満に設定する。これにより、差動信号がレセッシブを示している期間にノイズが重畳された際に、リンギング抑制動作が行われることを防止できる。
【0021】
図3及び図4に示すように、マスク時間の終了時点を基準時点から1ビット長以上とすることで、基準時点直後のレセッシブ期間における誤動作が防止される。また、図5及び図6に示すように、終了時点を基準時点から{(2ビット長)−(ドミナントマスク時間)}未満にすることで、基準時点の2ビット後に到来したレセッシブ期間における誤動作が防止される。尚、ドミナントマスク時間を設定しない場合には、マスク時間の終了時点の最大を2ビット長未満にすれば良い。
【0022】
以上のように本実施形態によれば、制御部9は、伝送線路1において伝送される差動信号がドミナントからレセッシブに変化したことを検出すると、FET_N4をオンさせてその状態を固定し、遅延回路6により一定時間を計時した後にそのオン状態を解除する。そして、連続起動防止回路22は、制御部9がFET_N4をオンさせた時点から一定のマスク時間を設定し、マスク時間内は制御部が差動信号のレベルがハイからローに変化したことを検出しないようにマスクする。
【0023】
具体的には、連続起動防止部22を、初期状態でリセットされており、DフリップフロップFF1がセットされることに伴いセット状態になると、マスク時間を設定するマスク信号を出力するDフリップフロップFF3と、DフリップフロップFF3がセットされた時点から、マスク時間に相当する時間が経過した時点で当該フリップフロップFF3をリセットする遅延回路23と、DフリップフロップFF2をセットする信号を、マスク信号により無効化するためのANDゲートAND1とで構成した。
【0024】
このように構成すれば、差動信号がドミナントを示している状態で、瞬間的にレセッシブに変化するようなグリッジノイズが印加されても制御部9はその変化を検出しない。したがって従来技術とは異なり、通信ノードA,B間でリンギング抑制動作が交互に行われ、信号波形の歪が連続的に発生することを防止できる。
【0025】
また、マスク時間の終了時点を、差動信号のレベルがドミナントからレセッシブに変化した基準時点から、信号データの1ビット長以上で且つ{(2ビット長)−(ドミナントマスク時間)}未満に設定する。これにより、基準時点直後,及び基準時点の2ビット後に到来するレセッシブ期間における誤動作を確実に防止できる。
【0026】
そして、特許文献1と同様に、制御部9を、DフリップフロップFF2と、セット状態になるとDフリップフロップFF2をリセットするための信号を出力するDフリップフロップFF1と、DフリップフロップFF1の出力端子QとDフリップフロップFF2のリセット端子RBとの間に配置される遅延回路6と、差動信号がレセッシブからドミナントから変化したことを検出するとDフリップフロップFF2をセットする信号を出力する比較回路4及びFET_N7と、FET_N4がターンONしたことを検出するとDフリップフロップFF1をセットする信号を出力するON確認回路3と、DフリップフロップFF2がセットされるとFET_N4のゲートをONレベルにすることを可能にするオン設定部8とで構成した。
【0027】
また、ON確認回路3は、ドレインが抵抗素子R3を介して電源線2に接続され、ソース及びゲートがそれぞれFET_N4のソース及びゲートに接続されるFET_N6を備える。オン設定部8は、ソースが低電位側信号線1Lに接続されるFET_N0〜N3と、ソースが電源線2に接続され、ドレインが抵抗素子R1を介してFET_N1のドレイン及びFET_N2のゲートに接続されるFET_P1と、ソースが電源線2に接続され、ドレインが抵抗素子R2を介してFET_N3のドレイン及びFET_N1のゲートに接続されるFET_P2とを備える。
【0028】
そして、FET_N0のゲートをFET_N4のゲートに接続し、FET_N1及びN3のゲートを、FET_N0のドレインに接続すると共に抵抗素子R0を介して高電位側信号線1Hに接続し、FET_N2のゲートをFET_N1のドレインに接続し、DフリップフロップFF2がセットされると、FET_P1はONしてFET_P2はOFFするように構成した。
【0029】
また、遅延回路5は、差動信号のレベルがレセッシブからドミナントに変化したことを検出すると、比較回路4がFET_N7を介して出力するDフリップフロップFF2のセット信号を遅延させることで、制御部8による前記変化の検出を一定時間だけマスクする。これらの構成により、基本的なリンギング抑制動作については、特許文献1と同様に実行される。
【0030】
(第2実施形態)
以下、第1実施形態と同一部分には同一符号を付して説明を省略し、異なる部分について説明する。図7に示すように、第2実施形態のリンギング抑制回路31は、連続起動防止回路22を構成するANDゲートAND1の入力端子の一方が、DフリップフロップFF2の出力端子Qに接続されている点が相違している。DフリップフロップFF3のクロック端子Cは、NOTゲートINV3の出力端子に接続されている。そして、信号RSC_ENは、ANDゲートAND1を介して出力される。
【0031】
次に、第2実施形態の作用について説明する。初期状態で、DフリップフロップFF3の出力端子Qはローレベルである。よって図8に示すように、差動信号がドミナントからレセッシブに変化すると、信号RSC_ENは第1実施形態と同じタイミングで立上る。DフリップフロップFF2がリセットされて信号RSC_ENが立ち下がると、DフリップフロップFF3がトリガされ、マスク信号が立ち上がる。したがって、その立上りのタイミングは、第1実施形態よりも遅くなる。
【0032】
以上のように第2実施形態によれば、連続起動防止回路32を、DフリップフロップFF3と、遅延回路23と、DフリップフロップFF2がセットされた信号を、マスク信号により無効化するためのANDゲートAND1とで構成した。これにより、第1実施形態と同様の効果が得られる。
【0033】
(第3実施形態)
図9に示すように、第3実施形態のリンギング抑制回路41は、連続起動防止回路42を備えている。連続起動防止回路42は、第1実施形態の連続起動防止回路22よりNOTゲートINV5を削除し、ANDゲート1に替えてORゲートOR1を用いている。ORゲートOR1は、比較回路4のNOTゲートINV0の出力端子と、FET_N7のゲートとの間に配置されている。
【0034】
次に、第3実施形態の作用について説明する。図10に示すように、マスク信号は第1実施形態と同じタイミングで立上る。そして、コンパレータCOMP2の出力信号が次にローレベルに変化した際に、マスク信号がハイレベルになることでORゲートOR1の出力信号はハイレベルを維持する。これにより、DフリップフロップFF2がトリガされることをマスクする。そのため、遅延回路43について設定される遅延時間は、第1実施形態よりも長めに設定されている。
【0035】
以上のように第3実施形態によれば、連続起動防止回路42のORゲートOR1を、DフリップフロップFF2の前段となるNOTゲートINV0とFET_N7との間に配置した。これにより、第1実施形態と同様の効果が得られる。
【0036】
(第4〜第8実施形態)
図11から図15は第4〜第8実施形態を示す。これらのリンギング抑制回路51〜55は、特許文献1の第2〜第6実施形態であるリンギング抑制回路11,13〜16に、第1実施形態の連続起動防止回路22を加えたものである。尚、符号の都合上、特許文献1の各実施形態で示していた符号を、以下のように変更している。
・第3〜第6実施形態 NOTゲートINV4,INV5→INV6
・第4実施形態 NOTゲートINV4→INV7
・第5,第6実施形態 ORゲートOR1→OR1
【0037】
(その他の実施形態)
マスク時間の終了時点の最大値は、必ずしも基準時点から1ビット長以上で且つ{(2ビット長)−(ドミナントマスク時間)}未満に設定する必要は無い。
第4〜第8実施形態に、第1実施形態の連続起動防止回路22に換えて、第2又は第3実施形態の連続起動防止回路32又は42を適用しても良い。
遅延回路5及び6,23,43は、抵抗素子及びコンデンサで構成するものに限らず、例えば定電流源との組み合わせで構成しても良い。
抵抗素子R1,R2,R21,R22を、定電流源に置き換えても良い。
本開示は、実施例に準拠して記述されたが、本開示は当該実施例や構造に限定されるものではないと理解される。本開示は、様々な変形例や均等範囲内の変形をも包含する。加えて、様々な組み合わせや形態、さらには、それらに一要素のみ、それ以上、あるいはそれ以下、を含む他の組み合わせや形態をも、本開示の範疇や思想範囲に入るものである。
【符号の説明】
【0038】
図面中、1は通信バス、1Hは高電位側信号線、1Lは低電位側信号線、2は電源線、3はON確認回路、4は比較回路、5,6は遅延回路、7はON状態保持回路、8はオン設定部、9は制御部、21,31,41,51〜55はリンギング抑制回路、FF1,FF2,FF3はDフリップフロップ、N0〜N9はNチャネルMOSFETを示す。
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10
図11
図12
図13
図14
図15
図16
図17