特許第6870518号(P6870518)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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特許6870518集積回路装置、物理量測定装置、電子機器及び移動体
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6870518
(24)【登録日】2021年4月19日
(45)【発行日】2021年5月12日
(54)【発明の名称】集積回路装置、物理量測定装置、電子機器及び移動体
(51)【国際特許分類】
   H01L 21/822 20060101AFI20210426BHJP
   H01L 27/04 20060101ALI20210426BHJP
   H03B 5/32 20060101ALI20210426BHJP
   H03L 7/06 20060101ALI20210426BHJP
【FI】
   H01L27/04 A
   H03B5/32 H
   H03L7/06 210
【請求項の数】16
【全頁数】34
(21)【出願番号】特願2017-143162(P2017-143162)
(22)【出願日】2017年7月25日
(65)【公開番号】特開2019-24060(P2019-24060A)
(43)【公開日】2019年2月14日
【審査請求日】2020年5月22日
(73)【特許権者】
【識別番号】000002369
【氏名又は名称】セイコーエプソン株式会社
(74)【代理人】
【識別番号】100104710
【弁理士】
【氏名又は名称】竹腰 昇
(74)【代理人】
【識別番号】100090479
【弁理士】
【氏名又は名称】井上 一
(74)【代理人】
【識別番号】100124682
【弁理士】
【氏名又は名称】黒田 泰
(74)【代理人】
【識別番号】100166523
【弁理士】
【氏名又は名称】西河 宏晃
(74)【代理人】
【識別番号】100187539
【弁理士】
【氏名又は名称】藍原 由和
(72)【発明者】
【氏名】小松 史和
(72)【発明者】
【氏名】堤 昭夫
【審査官】 市川 武宜
(56)【参考文献】
【文献】 特開2017−108282(JP,A)
【文献】 特開2013−240088(JP,A)
【文献】 特開2001−141853(JP,A)
【文献】 米国特許第09379714(US,B1)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 21/822
H01L 27/04
H03B 5/32
H03L 7/06
(57)【特許請求の範囲】
【請求項1】
第1の信号及び第2の信号に基づく信号処理を行う集積回路装置であって、
前記第2の信号が入力される第2の信号端子が配置される端子領域と、
前記第2の信号の波形整形を行うアナログフロントエンド回路と、
前記第1の信号の遷移タイミングと前記波形整形された前記第2の信号の遷移タイミングとの時間差をデジタル値に変換する時間デジタル変換回路と、
第1の発振回路を有し、前記第1の発振回路により第1の発振子を発振させることで生成された第1のクロック信号を出力する第1のクロック信号生成回路と、
第2の発振回路を有し、前記第2の発振回路により第2の発振子を発振させることで生成された第2のクロック信号を出力する第2のクロック信号生成回路と、
を含み、
前記時間デジタル変換回路は、前記第1のクロック信号と前記第2のクロック信号とに基づいて時間デジタル変換を行い、
前記集積回路装置の第1の辺から、前記第1の辺に対向する第2の辺に向かう方向を第1の方向としたときに、
前記アナログフロントエンド回路は、前記端子領域の前記第1の方向側に配置され、
前記時間デジタル変換回路は、前記アナログフロントエンド回路の前記第1の方向側及び前記第1の方向に交差する方向側の少なくとも一方側に配置されることを特徴とする集積回路装置。
【請求項2】
請求項に記載の集積回路装置において、
前記第1のクロック信号生成回路と前記第2のクロック信号生成回路は、前記時間デジタル変換回路の前記第1の方向側に配置されることを特徴とする集積回路装置。
【請求項3】
請求項1又は2に記載の集積回路装置において、
前記第1の発振回路に接続される第1の発振用端子と、
前記第1の発振回路に接続される第2の発振用端子と、
前記第2の発振回路に接続される第3の発振用端子と、
前記第2の発振回路に接続される第4の発振用端子と、
を含み、
前記集積回路装置の基板に直交する方向での平面視において、前記第1の発振用端子は前記第1の発振子に重なる位置に配置され、第2の発振用端子は前記第1の発振子に重ならない位置に配置され、
前記平面視において、前記第3の発振用端子は前記第2の発振子に重なる位置に配置され、第4の発振用端子は前記第2の発振子に重ならない位置に配置されることを特徴とする集積回路装置。
【請求項4】
請求項に記載の集積回路装置において、
前記第1の発振用端子は前記第2の発振用端子よりも面積が大きく、前記第3の発振用端子は前記第4の発振用端子よりも面積が大きいことを特徴とする集積回路装置。
【請求項5】
請求項3又は4に記載の集積回路装置において、
前記第1のクロック信号生成回路は、前記第1の発振回路と、前記第1の発振回路の発振周波数を制御する制御信号を前記第1の発振回路に対して出力する第1の制御信号生成回路とを含む第1のPLL回路であり、
前記第2のクロック信号生成回路は、前記第2の発振回路と、前記第2の発振回路の発振周波数を制御する制御信号を前記第2の発振回路に対して出力する第2の制御信号生成回路とを含む第2のPLL回路であり、
前記平面視において、前記第1の発振用端子と前記第3の発振用端子の間に、前記第1の制御信号生成回路及び前記第2の制御信号生成回路が配置されることを特徴とする集積回路装置。
【請求項6】
請求項1乃至5のいずれか一項に記載の集積回路装置において、
第3の発振子を発振させることにより基準クロック信号を生成する第3の発振回路を含み、
前記第1のクロック信号生成回路は、前記基準クロック信号に位相同期した前記第1のクロック信号を生成し、前記第2のクロック信号生成回路は、前記基準クロック信号に位相同期した前記第2のクロック信号を生成することを特徴とする集積回路装置。
【請求項7】
請求項に記載の集積回路装置において、
前記第3の発振回路は、第1のクロック信号生成回路及び前記第2のクロック信号生成回路の前記第1の方向側に配置されることを特徴とする集積回路装置。
【請求項8】
請求項6又は7に記載の集積回路装置において、
前記第3の発振回路に接続される第5の発振用端子と、
前記第3の発振回路に接続される第6の発振用端子と、
を含み、
前記集積回路装置の基板に直交する方向での平面視において、前記第5の発振用端子は前記第3の発振子に重なる位置に配置され、第6の発振用端子は前記第3の発振子に重ならない位置に配置されることを特徴とする集積回路装置。
【請求項9】
請求項1乃至8のいずれか一項に記載の集積回路装置において、
前記第1の方向に沿った基準線によって区画される前記集積回路装置の第1の領域に、前記第1のクロック信号生成回路が配置され、前記基準線によって区画される前記集積回路装置の第2の領域に、前記第2のクロック信号生成回路が配置されることを特徴とする集積回路装置。
【請求項10】
第1の信号及び第2の信号に基づく信号処理を行う集積回路装置であって、
前記第2の信号が入力される第2の信号端子が配置される端子領域と、
前記第2の信号の波形整形を行うアナログフロントエンド回路と、
前記第1の信号の遷移タイミングと前記波形整形された前記第2の信号の遷移タイミングとの時間差をデジタル値に変換する時間デジタル変換回路と、
を含み、
前記アナログフロントエンド回路は、
前記第2の信号の電圧レベルと、複数のしきい値電圧とを比較することで、第1〜第nのストップ信号(nは2以上の整数)を出力し、
前記時間デジタル変換回路は、
前記第1の信号に基づく第1〜第nのスタート信号と、前記第1〜第nのストップ信号とに基づいて、時間デジタル変換を行う第1〜第nの時間デジタル変換部を含み、
前記集積回路装置の第1の辺から、前記第1の辺に対向する第2の辺に向かう方向を第1の方向としたときに、
前記アナログフロントエンド回路は、前記端子領域の前記第1の方向側に配置され、
前記時間デジタル変換回路は、前記アナログフロントエンド回路の前記第1の方向側及び前記第1の方向に交差する方向側の少なくとも一方側に配置されることを特徴とする集積回路装置。
【請求項11】
請求項10に記載の集積回路装置において、
前記第1〜第nの時間デジタル変換部は、前記アナログフロントエンド回路の前記第1の方向側に配置されることを特徴とする集積回路装置。
【請求項12】
請求項10に記載の集積回路装置において、
前記第1〜第nの時間デジタル変換部のうちのK個の時間デジタル変換部(Kは1以上の整数)が、前記アナログフロントエンド回路の前記第1の方向側に配置され、前記K個の時間デジタル変換部とは異なるL個の時間デジタル変換部(Lは1以上の整数)が、前記アナログフロントエンド回路の前記第1の方向に交差する方向側に配置されることを特徴とする集積回路装置。
【請求項13】
請求項1乃至12のいずれか一項に記載の集積回路装置において、
前記端子領域には、
前記第1の信号用の第1の信号端子が更に配置され、
前記アナログフロントエンド回路は、
前記第1の信号端子からの前記第1の信号の波形整形を更に行い、
前記時間デジタル変換回路は、
波形整形された前記第1の信号の遷移タイミングと波形整形された前記第2の信号の遷移タイミングとの時間差をデジタル値に変換することを特徴とする集積回路装置。
【請求項14】
請求項1乃至13のいずれか一項に記載の集積回路装置を含むことを特徴とする物理量測定装置。
【請求項15】
請求項1乃至13のいずれか一項に記載の集積回路装置を含むことを特徴とする電子機器。
【請求項16】
請求項1乃至13のいずれか一項に記載の集積回路装置を含むことを特徴とする移動体。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、集積回路装置、物理量測定装置、電子機器及び移動体等に関する。
【背景技術】
【0002】
時間をデジタル値に変換する時間デジタル変換の従来技術としては、例えば特許文献1に開示される技術がある。特許文献1には、第1のクロックパルスを出力する第1の水晶発振器、第2のクロックパルスを出力する第2の水晶発振器、エッジ一致検出回路、同期カウンター、マイコン、及び送信時刻コントロール部を備えた微小時間計測装置が開示されている。エッジ一致検出回路は、第1、第2のクロックパルスの同期点を検出する。同期カウンターは、第1、第2のクロックパルスに同期してカウント処理を行う。マイコンは、同期カウンターの値に基づきスタートパルスからストップパルスまでの未知時間を算出する。送信時刻コントロール部は、エッジ一致検出回路の出力並びに同期カウンター及びマイコンの値に応じてスタートパルスを出力する。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開平5−87954号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
特許文献1の微小時間計測装置では、第1、第2の水晶発振器、エッジ一致検出回路、同期カウンター、マイコン、送信時刻コントロール部の各々が、ディスクリートの別々の回路部品で構成されることとなる。このため、ストップ信号の波形整形を行うアナログフロントエンド回路や、波形整形後の信号に基づき時間デジタル変換を行う時間デジタル変換回路を、1つの集積回路装置(ICチップ)に集積化する手法については提案されていなかった。またストップ信号の信号線等の寄生抵抗や寄生容量を低減し、時間デジタル変換の性能向上を実現する手法についても提案されていなかった。
【課題を解決するための手段】
【0005】
本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態又は態様として実現することが可能である。
【0006】
本発明の一態様は、第1の信号及び第2の信号に基づく信号処理を行う集積回路装置であって、前記第2の信号が入力される第2の信号端子が配置される端子領域と、前記第2の信号の波形整形を行うアナログフロントエンド回路と、前記第1の信号の遷移タイミングと前記波形整形された前記第2の信号の遷移タイミングとの時間差をデジタル値に変換する時間デジタル変換回路と、を含み、前記集積回路装置の第1の辺から、前記第1の辺に対向する第2の辺に向かう方向を第1の方向としたときに、前記アナログフロントエンド回路は、前記端子領域の前記第1の方向側に配置され、前記時間デジタル変換回路は、前記アナログフロントエンド回路の前記第1の方向側及び前記第1の方向に交差する方向側の少なくとも一方側に配置される集積回路装置に関係する。
【0007】
本発明の一態様によれば、第2の信号が入力される第2の信号端子が配置される端子領域の第1の方向側に、アナログフロントエンド回路が配置され、アナログフロントエンド回路の第1の方向側や第1の方向に交差する方向側に、時間デジタル変換回路が配置される。このようなレイアウト配置によれば、第2の信号端子とアナログフロントエンド回路との間やアナログフロントエンド回路と時間デジタル変換回路との間の信号線を適切な配線態様で配線できるようになる。従って、当該信号線の寄生抵抗や寄生容量に起因する時間デジタル変換の性能低下を抑制できる集積回路装置等の提供が可能になる。
【0008】
また本発明の一態様では、第1の発振回路を有し、前記第1の発振回路により第1の発振子を発振させることで生成された第1のクロック信号を出力する第1のクロック信号生成回路と、第2の発振回路を有し、前記第2の発振回路により第2の発振子を発振させることで生成された第2のクロック信号を出力する第2のクロック信号生成回路と、を含み、前記時間デジタル変換回路は、前記第1のクロック信号と前記第2のクロック信号とに基づいて時間デジタル変換を行ってもよい。
【0009】
このように第1、第2の発振子により生成された第1、第2のクロック信号を用いて時間デジタル変換を行うことで、時間デジタル変換の性能を向上できる。
【0010】
また本発明の一態様では、前記第1のクロック信号生成回路と前記第2のクロック信号生成回路は、前記時間デジタル変換回路の前記第1の方向側に配置されてもよい。
【0011】
このようにすれば第1、第2のクロック信号生成回路と時間デジタル変換回路の間の信号線を適切な配線態様で配線できるようになる。
【0012】
また本発明の一態様では、前記第1の発振回路に接続される第1の発振用端子と、前記第1の発振回路に接続される第2の発振用端子と、前記第2の発振回路に接続される第3の発振用端子と、前記第2の発振回路に接続される第4の発振用端子と、を含み、前記集積回路装置の基板に直交する方向での平面視において、前記第1の発振用端子は前記第1の発振子に重なる位置に配置され、第2の発振用端子は前記第1の発振子に重ならない位置に配置され、前記平面視において、前記第3の発振用端子は前記第2の発振子に重なる位置に配置され、第4の発振用端子は前記第2の発振子に重ならない位置に配置されてもよい。
【0013】
このようにすれば、第1、第3の発振用端子については、各々、第1、第2の発振子の一方側電極と接続する一方で、第2、第4の発振用端子については、各々、第1、第2の発振子の他方側電極と接続できるようになる。
【0014】
また本発明の一態様では、前記第1の発振用端子は前記第2の発振用端子よりも面積が大きく、前記第3の発振用端子は前記第4の発振用端子よりも面積が大きくてもよい。
【0015】
このようにすれば、第1、第3の発振用端子の場所を第1、第2の発振子の支持部とした場合に、当該支持部の接続強度の向上等を図れる。
【0016】
また本発明の一態様では、前記第1のクロック信号生成回路は、前記第1の発振回路と、前記第1の発振回路の発振周波数を制御する制御信号を前記第1の発振回路に対して出力する第1の制御信号生成回路とを含む第1のPLL回路であり、前記第2のクロック信号生成回路は、前記第2の発振回路と、前記第2の発振回路の発振周波数を制御する制御信号を前記第2の発振回路に対して出力する第2の制御信号生成回路とを含む第2のPLL回路であり、前記平面視において、前記第1の発振用端子と前記第3の発振用端子の間に、前記第1の制御信号生成回路及び前記第2の制御信号生成回路が配置されてもよい。
【0017】
このようにすれば、第1、第2のクロック信号生成回路として第1、第2のPLL回路を用いれば、第1、第2のクロック信号についての位相同期を実現でき、時間デジタル変換の性能を向上できる。
【0018】
また本発明の一態様では、第3の発振子を発振させることにより基準クロック信号を生成する第3の発振回路を含み、前記第1のクロック信号生成回路は、前記基準クロック信号に位相同期した前記第1のクロック信号を生成し、前記第2のクロック信号生成回路は、前記基準クロック信号に位相同期した前記第2のクロック信号を生成してもよい。
【0019】
このように第1、第2のクロック信号を基準クロック信号に位相同期させることで、第1、第2のクロック信号の位相同期を実現でき、時間デジタル変換の性能を向上できる。
【0020】
また本発明の一態様では、前記第3の発振回路は、第1のクロック信号生成回路及び前記第2のクロック信号生成回路の前記第1の方向側に配置されてもよい。
【0021】
このようにすれば、第1、第2のクロック信号生成回路は、第1の方向側に位置する第3の発振回路から基準クロック信号を受けて、第1、第2のクロック信号を生成し、反対方向側に位置する時間デジタル変換回路に供給できるようになる。
【0022】
また本発明の一態様では、前記第3の発振回路に接続される第5の発振用端子と、前記第3の発振回路に接続される第6の発振用端子と、を含み、前記集積回路装置の基板に直交する方向での平面視において、前記第5の発振用端子は前記第3の発振子に重なる位置に配置され、第6の発振用端子は前記第3の発振子に重ならない位置に配置されてもよい。
【0023】
このようにすれば、第5の発振用端子については、第3の発振子の一方側電極と接続する一方で、第6の発振用端子については、第3の発振子の他方側電極と接続できるようになる。
【0024】
また本発明の一態様では、前記第1の方向に沿った基準線によって区画される前記集積回路装置の第1の領域に、前記第1のクロック信号生成回路が配置され、前記基準線によって区画される前記集積回路装置の第2の領域に、前記第2のクロック信号生成回路が配置されてもよい。
【0025】
このようにすれば、集積回路装置のレイアウト配置の効率化や、集積回路装置への第1、第2の発振子の実装配置の効率化を図れるようになる。
【0026】
また本発明の一態様では、前記アナログフロントエンド回路は、前記第2の信号の電圧レベルと、複数のしきい値電圧とを比較することで、第1〜第nのストップ信号(nは2以上の整数)を出力し、前記時間デジタル変換回路は、前記第1の信号に基づく第1〜第nのスタート信号と、前記第1〜第nのストップ信号とに基づいて、時間デジタル変換を行う第1〜第nの時間デジタル変換部を含んでもよい。
【0027】
このようにすれば、第2の信号であるストップ信号の波形が鈍っていた場合にも適切な時間デジタル変換を実現できるようになる。
【0028】
また本発明の一態様では、前記第1〜第nの時間デジタル変換部は、前記アナログフロントエンド回路の前記第1の方向側に配置されてもよい。
【0029】
このようにすれば、アナログフロントエンド回路の第1の方向側の領域を利用して、第1〜第nの時間デジタル変換部を配置できるようになる。
【0030】
また本発明の一態様では、前記第1〜第nの時間デジタル変換部のうちのK個の時間デジタル変換部(Kは1以上の整数)が、前記アナログフロントエンド回路の前記第1の方向側に配置され、前記K個の時間デジタル変換部とは異なるL個の時間デジタル変換部(Lは1以上の整数)が、前記アナログフロントエンド回路の前記第1の方向に交差する方向側に配置されてもよい。
【0031】
このようにすれば、アナログフロントエンド回路の第1の方向側や第1の方向に交差する方向側の領域を利用して、第1〜第nの時間デジタル変換部を配置できるようになる。
【0032】
また本発明の一態様では、前記端子領域には、前記第1の信号用の第1の信号端子が更に配置され、前記アナログフロントエンド回路は、前記第1の信号端子からの前記第1の信号の波形整形を更に行い、前記時間デジタル変換回路は、波形整形された前記第1の信号の遷移タイミングと波形整形された前記第2の信号の遷移タイミングとの時間差をデジタル値に変換してもよい。
【0033】
このようにすれば、第2の信号のみならず第1の信号についても波形整形して、時間デジタル変換回路に入力し、時間デジタル変換を実行できるようになる。
【0034】
また本発明の他の態様は上記に記載の集積回路装置を含む物理量測定装置に関係する。
【0035】
また本発明の他の態様は上記に記載の集積回路装置を含む電子機器に関係する。
【0036】
また本発明の他の態様は上記に記載の集積回路装置を含む移動体に関係する。
【図面の簡単な説明】
【0037】
図1】本実施形態の集積回路装置のレイアウト配置例。
図2】本実施形態の集積回路装置の詳細な第1のレイアウト配置例。
図3】本実施形態の集積回路装置の詳細な第2のレイアウト配置例。
図4】本実施形態の集積回路装置の詳細な第3のレイアウト配置例。
図5】本実施形態の集積回路装置、物理量測定装置の構成例。
図6】AFE回路、時間デジタル変換回路の詳細な構成例。
図7】本実施形態の物理量測定装置の構成例を示す平面図。
図8】本実施形態の物理量測定装置の構成例を示す斜視図。
図9】バンプ接続の詳細例を説明する断面図。
図10】信号STA、STPを用いた物理量測定の例を示す図。
図11】時間デジタル変換の例を説明する信号波形図。
図12】時間デジタル変換の具体方式を説明する信号波形図。
図13】集積回路装置、物理量測定装置の詳細な構成例。
図14】詳細な構成例の時間デジタル変換を説明する信号波形図。
図15】発振回路の第1の構成例。
図16】発振回路の第2の構成例。
図17】本実施形態の第1の変形例。
図18】本実施形態の第2の変形例。
図19】本実施形態の第3の変形例。
図20】電子機器の構成例。
図21】移動体の構成例。
【発明を実施するための形態】
【0038】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【0039】
1.集積回路装置のレイアウト配置例
図1に本実施形態の集積回路装置10のレイアウト配置例を示す。本実施形態の集積回路装置10(IC)は、信号STA(第1の信号。スタート信号)及び信号STP(第2の信号。ストップ信号)に基づく信号処理(時間デジタル変換等)を行う。集積回路装置10は、端子領域40と、AFE回路30(AFE:Analog Front End)と、時間デジタル変換回路20を含む。またクロック信号生成回路119、129や端子領域41、42を含むことができる。なお集積回路装置10は図1の構成に限定されず、これらの一部の構成要素(例えばクロック信号生成回路)を省略したり、他の構成要素(例えば処理回路)を追加するなどの種々の変形実施が可能である。
【0040】
図1では、集積回路装置10(半導体チップ)の辺SD1(第1の辺)から対向する辺SD2(第2の辺)へと向かう方向を方向DR1(第1の方向)とし、DR1に交差(直交)する方向を方向DR2(第2の方向)としている。またDR1及びDR2に交差(直交)する方向を方向DR3(第3の方向)とし、DR1の反対方向を方向DR4(第4の方向)とし、DR2の反対方向を方向DR5(第5の方向)としている。DR1は集積回路装置10の辺SD3、SD4(第3、第4の辺)に沿った方向であり、DR2は集積回路装置10の辺SD1、SD2に沿った方向であり、DR3は集積回路装置10の基板(半導体基板)に交差(直交)する方向である。なおDR2が左方向、DR5が右方向であってもよい。
【0041】
端子領域40(I/O領域)には、信号STP用(第2の信号用)の信号端子PSP(第2の信号が入力される第2の信号端子)が少なくとも配置される。具体的には端子領域40には、信号端子PSPと、信号STA用(第1の信号用)の信号端子PSA(第1の信号端子)が配置される。更に端子領域40に電源用(VDD、VSS)の端子などを配置してもよい。これらの信号端子PSA、PSPは、例えば集積回路装置10であるICのパッドである。また端子領域40は、複数の端子を内包する領域であり、集積回路装置10の辺SD1に沿った領域となっている。端子領域40は方向DR2を長手方向とする領域である。また集積回路装置10は、辺SD3に沿った端子領域41や辺SD4に沿った端子領域42を有しており、端子領域41、42にも複数の端子が配置されている。端子領域41、42は、方向DR1を長手方向とする領域である。
【0042】
AFE回路30(アナログフロントエンド回路)は、信号の波形整形(バッファリング)を行う回路である。例えば波形が鈍った信号を矩形波等の信号に波形整形する。例えばAFE回路30(波形整形回路、バッファリング回路)は、信号端子PSPからの信号STPの波形整形を行う。例えば波形が鈍った信号STPを所与のしきい値電圧と比較するコンパレーターやバッファー回路などにより、信号STPの波形整形を行う。AFE回路30は、信号端子PSAからの信号STAの波形整形を行うこともできる。例えば波形が鈍った信号STAを所与のしきい値電圧と比較するコンパレーターやバッファー回路などにより、信号STAの波形整形を行う。
【0043】
なお、端子領域40には少なくとも信号端子PSPが配置されていればよく、信号端子PSAは配置されていなくもよい。この場合、AFE回路30は信号端子PSPからの信号STPの波形整形だけを行う。また信号STAを時間デジタル変換回路20が自発的に発生する自発型の場合、信号端子PSAは信号STAの出力端子であってもよい。
【0044】
時間デジタル変換回路20は信号STAの遷移タイミングと信号STPの遷移タイミングとの時間差をデジタル値に変換する。例えば時間デジタル変換回路20は、信号STAと波形整形された信号STPの遷移タイミングの時間差をデジタル値に変換する。AFE回路30が信号STAの波形整形を行う場合は、時間デジタル変換回路20は、波形整形された信号STA(矩形波信号)と波形整形された信号STP(矩形波信号)の遷移タイミングの時間差をデジタル値に変換する。なお本実施形態では、信号STA、STPの遷移タイミングの時間差をデジタル値に変換する時間デジタル変換について主に説明するが、これに限定されるものではない。例えば絶対時刻等を測定するための時間デジタル変換であってもよい。
【0045】
そして本実施形態の集積回路装置10では、集積回路装置10の辺SD1から対向する辺SD2へと向かう方向をDR1とした場合に、図1に示すようにAFE回路30は、端子領域40の方向DR1側(第1の方向側)に配置される。時間デジタル変換回路20は、AFE回路30の方向DR1側及びDR1に交差する方向側の少なくとも一方側に配置される。ここで方向DR1に交差する方向側とは、DR2側、或いは、DR2の反対方向であるDR5側の少なくとも一方側である。図1では時間デジタル変換回路20は、AFE回路30の方向DR1側に配置されている。例えば信号端子PSP等が配置される端子領域40と時間デジタル変換回路20との間に、AFE回路30が配置される。例えば端子領域40とAFE回路30は方向DR1において隣合って配置される。AFE回路30と時間デジタル変換回路20は方向DR1において隣合って配置される。隣合って配置されるとは、例えばその間に回路ブロック(回路素子)を介在せずに配置されることである。回路ブロックは、例えば複数の回路素子(トランジスター等)が配置される所与の面積の領域である。
【0046】
図1の配置構成によれば、端子領域40とAFE回路30の間の距離を短くでき、信号端子PSPからの信号STP等の信号線を適切な配線態様でAFE回路30に配線できる。例えば信号線をショートパスで配線できる。またAFE回路30と時間デジタル変換回路20の間の距離を短くでき、AFE回路30からの波形整形後の信号STP等の信号線を適切な配線態様で時間デジタル変換回路20に配線できる。例えばAFE回路30と時間デジタル変換回路20の間の配線領域で信号線を適切に配線できるようになる。従って、これらの信号線の寄生抵抗や寄生容量に起因する時間デジタル変換の性能低下を抑制でき、時間デジタル変換の性能(精度、分解能)を向上できる。
【0047】
例えば前述の特許文献1の従来技術ではストップパルスやスタートパルスを波形整形する回路は設けられていない。従って鈍った波形の信号を用いて時間デジタル変換が行われてしまうため、時間デジタル変換の高性能化が難しい。これに対して本実施形態では、集積回路装置10内に波形整形を行うAFE回路30が設けられている。従って信号端子PSPからの信号STP等の波形整形を行って、時間デジタル変換回路20に入力できる。これにより、時間デジタル変換回路20は矩形波に近い信号を用いて時間デジタル変換を行うことができ、時間デジタル変換の性能を向上できる。また特許文献1の従来技術では、各回路ブロックがディスクリートの回路部品により実現されているため、回路ブロック間は回路基板の配線により接続される。このため当該信号線の寄生抵抗や寄生容量が大きくなってしまい、時間デジタル変換に性能を低下させてしまう。これに対して本実施形態では、AFE回路30、時間デジタル変換回路20は集積回路装置10に集積化されている。従って、AFE回路30や時間デジタル変換回路20などの回路ブロックを、半導体チップである集積回路装置10内において、近い距離にレイアウト配置できる。従って、ディスクリートの回路部品が回路基板に実装される従来技術の手法に比べて、回路ブロック間の寄生抵抗や寄生容量を低減でき、時間デジタル変換の性能を向上できる。
【0048】
またクロック信号生成回路119(第1のクロック信号生成回路)は、発振回路101(第1の発振回路)を有し、発振回路101により後述の図7図8の発振子XTAL1(第1の発振子)を発振させることで生成されたクロック信号CK1(第1のクロック信号)を出力する。クロック信号生成回路129(第2のクロック信号生成回路)は、発振回路102(第2の発振回路)を有し、発振回路102により発振子XTAL2(第2の発振子)を発振させることで生成されたクロック信号CK2(第2のクロック信号)を出力する。そして時間デジタル変換回路20は、クロック信号CK1、CK2に基づいて時間デジタル変換を行う。このように、発振子XTAL1、XTAL2により生成されたクロック信号CK1、CK2を用いて時間デジタル変換を行えば、半導体素子の遅延素子だけを用いる手法に比べて、時間デジタル変換の性能の向上を図れる。特に発振子XTAL1、XTAL2として水晶振動子を用いれば、温度変動等の環境変動に起因するクロック信号CK1、CK2のクロック周波数の変動を最小限に抑えることができるなどの利点がある。
【0049】
そして本実施形態では、クロック信号生成回路119、129は時間デジタル変換回路20の方向DR1側に配置される。例えばAFE回路30とクロック信号生成回路119、129の間に時間デジタル変換回路20が配置される。例えばクロック信号生成回路119、129と時間デジタル変換回路20は隣合って配置されており、その間に回路ブロックを介さずに配置されている。このようにすれば、クロック信号生成回路119、129と時間デジタル変換回路20の間の距離を短くでき、クロック信号生成回路119、129からのクロック信号CK1、CK2の信号線を適切な配線態様で時間デジタル変換回路20に配線できる。例えばクロック信号生成回路119、129と時間デジタル変換回路20の間の配線領域で、信号線を適切に配線できるようになる。従って、これらの信号線の寄生抵抗や寄生容量に起因する時間デジタル変換の性能低下を抑制でき、時間デジタル変換の性能を向上できる。
【0050】
図2は本実施形態の集積回路装置10の詳細な第1のレイアウト配置例である。図2では時間デジタル変換回路20が時間デジタル変換部TDC1〜TDC4(第1〜第nの時間デジタル変換部)を含む。時間デジタル変換部TDC1〜TDC4はAFE回路30からの第1〜第4のストップ信号(第1〜第nのストップ信号(nは2以上の整数))に基づいて時間デジタル変換を行う。そして時間デジタル変換部TDC1〜TDC4は、AFE回路30の方向DR1側に配置されている。例えば時間デジタル変換部TDC1〜TDC4は、その間に他の回路ブロックを介在せずにAFE回路30に隣合うように配置されている。このようにすればAFE回路30と時間デジタル変換部TDC1〜TDC4の間の信号線を適切な配線態様で配線でき、時間デジタル変換の性能を向上できる。なお時間デジタル変換部TDC1〜TDC4については後述の図6で詳細に説明する。
【0051】
また図2では、図1のクロック信号生成回路119、129としてPLL回路120、130が設けられている。PLL回路120(第1のPLL回路)は、発振回路101と、その発振周波数を制御する制御信号を発振回路101に出力する制御信号生成回路121(第1の制御信号生成回路)を含む。PLL回路130(第2のPLL回路)は、発振回路102と、その発振周波数を制御する制御信号を発振回路102に出力する制御信号生成回路131(第2の制御信号生成回路)を含む。例えば制御信号生成回路121、131が出力する制御信号は制御電圧であり、発振回路101、102は当該制御電圧により発振周波数が制御される電圧制御型の発振回路(VCO)である。但し制御信号はデジタル信号であってもよく、この場合には発振回路101、102はデジタル信号により発振周波数が制御される回路になる。また制御信号は制御電流であってもよく、発振回路101、102は当該制御電流により発振周波数が制御される回路であってもよい。このようにクロック信号生成回路119、129としてPLL回路120、130を用いれば、クロック信号CK1、CK2の精度の向上を図れる。例えばクロック信号CK1とCK2を位相同期させることも可能になり、クロック信号CK1、CK2の間の周波数関係や位相関係を所定の関係に保つことが可能になる。これにより時間デジタル変換の更なる性能向上を図れる。なおPLL回路120、130については後述の図13で詳細に説明する。
【0052】
また集積回路装置10は、図7図8の発振子XTAL3(第3の発振子)を発振させることにより基準クロック信号CKRを生成する発振回路103(第3の発振回路)を含む。そしてPLL回路120は、基準クロック信号CKRに位相同期したクロック信号CK1を生成し、PLL回路130は、基準クロック信号CKRに位相同期したクロック信号CK2を生成する。クロック信号CK1、CK2が基準クロック信号CKRに位相同期することで、CK1、CK2が位相同期するようになり、CK1、CK2の周波数関係や位相関係を所定の関係に保つことが可能になる。
【0053】
そして発振回路103は、PLL回路120、130(クロック信号生成回路119、129)の方向DR1側に配置される。このようにすればPLL回路120、130は、方向DR1側にある発振回路103から基準クロック信号CKRを受けて、クロック信号CK1、CK2を生成し、DR1の反対方向である方向DR4側にある時間デジタル変換回路20に対して、生成されたクロック信号CK1、CK2を供給できる。また図7図8のように集積回路装置10上に発振子XTAL1、XTAL2、XTAL3を搭載する場合に、PLL回路120、130の方向DR1側に配置された発振回路103の上方に、当該発振回路103に接続される発振子XTAL3を実装できるようになる。
【0054】
なお集積回路装置10には、ロジック回路44、45やI/F回路47も設けられている。ロジック回路44、45は種々の処理を行うものであり、例えばゲートアレイ等の自動配置配線などにより実現される。I/F回路47は、外部デバイスとの間で通信によるインターフェース処理を行う回路である。例えばI/F回路47は、PECL(Positive Emitter Coupled Logic)やLVDS(Low Voltage Differential Signaling)などの低振幅の差動信号による高速シリアルインターフェース処理を行う。I/F回路47により、クロック信号CK1、CK2や基準クロック信号CKRのクロック周波数等のモニターが可能になる。また集積回路装置10には、発振回路101に接続される端子P1、P2(第1の発振用端子、第2の発振用端子)と、発振回路102に接続される端子P3、P4(第3の発振用端子、第4の発振用端子)が設けられる。また発振回路103に接続される端子P5、P6(第5の発振用端子、第6の発振用端子)が設けられる。これらの端子P1〜P6については後述の図7図8で詳細に説明する。
【0055】
また図2において、領域R1、R2(第1の領域、第2の領域)は、方向DR1に沿った基準線LNRにより区画される集積回路装置10の領域である。基準線LNRは集積回路装置10の例えば中央を通る仮想的な線である。この場合にPLL回路120は、基準線LNRにより区画される領域R1に配置され、PLL回路130は、LNRにより区画される領域R2に配置される。例えばPLL回路120、130は基準線LNRを対称軸として線対称に配置される。このようにすれば図7図8のように集積回路装置10上に発振子XTAL1、XTAL2を搭載する場合に、発振子XTAL1やPLL回路120については、領域R1側に配置し、発振子XTAL2やPLL回路130については、領域R2側に配置できるようになる。従って集積回路装置10のレイアウト配置の効率化や、集積回路装置10への発振子XTAL1、XTAL2の実装配置の効率的を図れる。これにより集積回路装置10や集積回路装置10が搭載される物理量測定装置50の小型化等を実現できる。
【0056】
図3に集積回路装置10の詳細な第2のレイアウト配置例を示す。図3では、PLL回路120、130のみならず、時間デジタル変換回路20やロジック回路44、46についても基準線LNRを対称軸とした線対称配置となっている。時間デジタル変換回路20の時間デジタル変換部TDC1、TDC2や、信号STP用の信号端子PSPは、領域R1に設けられ、時間デジタル変換部TDC3、TDC4や、信号STA用の信号端子PSAは、領域R2に設けられる。またAFE回路30を構成する回路のうち、信号STPが入力される波形整形回路(コンパレーター、バッファー回路等)は、領域R1に配置され、信号STAが入力される波形整形回路は、領域R2に配置される。従って信号STPに関連する回路は領域R1に配置し、信号STAに関連する回路は領域R2に配置するというように、対称的なレイアウト配置が可能になる。このような対称的なレイアウト配置とすることで、例えば信号線の寄生抵抗や寄生容量についても、領域R1とR2とで等価にすることが容易になり、時間デジタル変換の性能を向上できる。
【0057】
図4に集積回路装置10の詳細な第3のレイアウト配置例を示す。図2図3では、時間デジタル変換部TDC1〜TDC4は、AFE回路30の方向DR1側に配置されている。このようにすれば、AFE回路30からの信号線を方向DR1側に配線して時間デジタル変換部TDC1〜TDC4に接続できる。これに対して図4では、TDC1〜TDC4のうちの2個の時間デジタル変換部TDC2、TDC3(K個の時間デジタル変換部(Kは1以上の整数))が、AFE回路30のDR1側に配置される。そしてTDC2、TDC3とは異なる2個の時間デジタル変換部TDC1、TDC4(L個の時間デジタル変換部(Lは1以上の整数))が、AFE回路30のDR1に交差する方向側に配置される。時間デジタル変換部TDC1は、DR1に交差する方向DR5側に配置され、時間デジタル変換部TDC4は、DR1に交差する方向DR2側に配置される。即ち時間デジタル変換回路20の全てを、方向DR1側に配置する必要は無く、時間デジタル変換回路20の一部を、DR1に交差する方向DR2側や方向DR5側に配置するレイアウト配置も可能である。このようにすればAFE回路30の方向DR1側のみならず、DR1に交差するDR2側やDR5側のスペースを有効活用にして、時間デジタル変換回路20を配置できるようになる。なおDR2側、DR5側の一方側だけに、時間デジタル変換部TDC1、TDC4を配置してもよい。また時間デジタル変換部TDC1〜TDC4の全てをAFE回路30に隣合うように配置する必要は無く、TDC1〜TDC4のうちの幾つかを、AFE回路30との間に回路ブロックが介在するように配置する変形実施も可能である。
【0058】
2.集積回路装置、物理量測定装置の構成例
図5に集積回路装置10及び集積回路装置10を含む物理量測定装置50の構成例を示す。集積回路装置10は、AFE回路30と時間デジタル変換回路20とPLL回路120、130(広義にはクロック信号生成回路)を含む。また集積回路装置10は、発振回路103、処理回路12、信号端子PSA、PSP、発振用の端子P1〜P6を含むことができる。そして物理量測定装置50は、発振子XTAL1〜XTAL3と集積回路装置10を含む。
【0059】
AFE回路30は、信号端子PSAからの信号STAの波形整形と信号端子PSPからの信号STPの波形整形を行う。時間デジタル変換回路20は、波形整形された信号STAと波形整形された信号STPの遷移タイミングの時間差をデジタル値DQに変換する。発振回路103は発振子XTAL3を発振させる発振動作を行って、クロック周波数がfrの基準クロック信号CKRを生成する。PLL回路120、130は、各々、基準クロック信号CKRに位相同期したクロック信号CK1、CK2を生成する。具体的にはPLL回路120の制御信号生成回路121が、発振回路101からのクロック信号CK1と発振回路103からの基準クロック信号CKRとの位相比較に基づく制御信号SC1を、発振回路101に出力することで、CK1をCKRに位相同期させる。またPLL回路130の制御信号生成回路131が、発振回路102からのクロック信号CK2と発振回路103からの基準クロック信号CKRとの位相比較に基づく制御信号SC2を、発振回路102に出力することで、CK2をCKRに位相同期させる。クロック信号CK1、CK2が基準クロック信号CKRに位相同期することで、CK1、CK2が位相同期するようになり、CK1、CK2の周波数関係や位相関係を所定の関係に保つことができる。例えばCK1、CK2のクロック周波数をf1、f2とした場合に、PLL回路120、130(同期化回路、制御部)により、N/f1=M/f2の周波数関係(N、Mは2以上の互いに異なる整数)を保つような制御が行われる。このようなクロック信号CK1、CK2を用いて時間デジタル変換を行えば、CK1、CK2を適切な周波数関係に設定して時間デジタル変換を実行できるため、高性能な時間デジタル変換を実現できる。なお処理回路12は、集積回路装置10の制御処理や演算処理などの各種の処理を行う。処理回路12は、図2図4のロジック回路44、45、46等により実現される。また発振回路101、102、103は、後述の図15図16のようなバッファー回路や抵抗、キャパシターなどの回路素子に加えて、発振回路用の電源を供給する電源回路(レギュレーター)などを含むことができる。
【0060】
図6にAFE回路30、時間デジタル変換回路20の詳細な構成例を示す。AFE回路30は、信号STP(第2の信号。ストップ信号)の電圧レベルと、複数のしきい値電圧Vth1〜Vth4とを比較することで、ストップ信号STP1〜STP4(広義には第1〜第nのストップ信号)を出力する。STP1〜STP4は波形整形されたストップ信号である。またAFE回路30は、信号STA(第1の信号。スタート信号)に基づいて、スタート信号STA1〜STA4(広義には第1〜第nのスタート信号)を出力する。STA1〜STA4は波形整形されたスタート信号である。なお自発型の場合には、スタート信号STA1〜STA4は、AFE回路30から入力されるのではなく、時間デジタル変換回路20の内部で生成されることになる。
【0061】
AFE回路30は、信号STAが入力されて、スタート信号STA1〜STA4を出力する比較回路CP0(波形整形回路)と、信号STPが入力されて、ストップ信号STP1〜STP4を出力する比較回路CP1〜CP4(波形整形回路)を含む。比較回路CP0は、信号STAの電圧レベルとしきい値電圧Vth0を比較するコンパレーターと、このコンパレーターの出力信号をバッファリングしてスタート信号STA1〜STA4を出力する第1〜第4のバッファー回路を含む。比較回路CP1は、信号STPの電圧レベルとしきい値電圧Vth1を比較するコンパレーターと、このコンパレーターの出力信号をバッファリングしてストップ信号STP1を出力するバッファー回路を含む。同様に、比較回路CP2、CP3、CP4は、各々、信号STPの電圧レベルとしきい値電圧Vth2、Vth3、Vth4を比較するコンパレーターと、コンパレーターの出力信号をバッファリングしてストップ信号STP2、STP3、STP4を出力するバッファー回路を含む。そして時間デジタル変換部TDC1は、スタート信号STA1とストップ信号STP1の遷移タイミングの時間差をデジタル値に変換する処理を行ってDQ1を出力する。同様に時間デジタル変換部TDC2、TDC3、TDC4は、各々、スタート信号STA2、STA3、STA4とストップ信号STP2、STP3、STP4の遷移タイミングの時間差をデジタル値に変換する処理を行ってDQ2〜DQ4を出力する。そして時間デジタル変換回路20は演算回路22を含み、演算回路22は、時間デジタル変換部TDC1〜TDC4からの出力値DQ1〜DQ4に基づいて演算処理を行い、信号STAとSTPの遷移タイミングの時間差に対応するデジタル値DQを求める。
【0062】
比較回路CP1〜CP4のしきい値電圧Vth1〜Vth4(第1〜第4のしきい値電圧)は互いに異なる電圧となっており、例えばVth1<Vth2<Vth3<Vth4の関係が成り立っている。このように比較回路CP1〜CP4が互いに異なるしきい値電圧Vth1〜Vth4で信号STPとの電圧比較を行うことで、信号STPの傾き情報を得ることができる。従って演算回路22が、時間デジタル変換部TDC1〜TDC4の出力値DQ1〜DQ4に基づき演算処理を行うことで、信号STPの傾き情報により信号STPの正確な遷移タイミングを特定し、信号STAとSTPの遷移タイミングの時間差に対応するデジタル値DQを求めることができる。特に、受光部等の受信デバイスから入力される信号STPは、信号STAに比べて鈍った波形となっているため、このような傾き情報を用いた演算処理は有効である。
【0063】
3.物理量測定装置
図7図8に物理量測定装置50(振動デバイス)の構成例を示す。図7は、物理量測
定装置50を上側から見た平面図であり、図8は斜め上側から見た斜視図である。物理量測定装置50は発振子XTAL1、XTAL2、XTALと集積回路装置10を含む。なお発振子の個数は2つでもよいし、4つ以上でもよい。本実施形態では集積回路装置10から発振子XTAL1〜XTAL3へと向かう方向を上方向とし、その反対方向を下方向としている。例えば物理量測定装置50のパッケージ52の蓋部側が上方向側であり、底部側が下方向側である。下方向である方向DR3は集積回路装置10の基板に直交する方向である。
【0064】
物理量測定装置50はパッケージ52を有し、パッケージ52は、箱状のベース部53と枠部54(囲繞部)を有する。枠部54の上面には不図示の蓋部が接合される。パッケージ52のベース部53には凹部が設けられ、凹部により形成される収容空間Sに、発振子XTAL1〜XTAL3と集積回路装置10が、蓋部により気密封止されて収容される。
【0065】
パッケージ52の枠部54の内側周縁部には、段差部60、63、66が設けられる。ベース部53の凹部は、内底面と段差部60、63、66の二段構造(ロフト構造)となっており、内底面に集積回路装置10が実装される。段差部60、63、66の各々には、電極61、64、67などの複数の電極が形成されている。電極61、64、67は、ボンディングワイヤー62、65、68を介して集積回路装置10の対応する端子(パッド)に電気的に接続される。電極61、64、67は、パッケージ52の内部配線等を介して、パッケージ52の外底面(外側底面)に設けられた外部接続端子に電気的に接続される。これにより集積回路装置10の端子が対応する外部接続端子に電気的に接続されるようになる。
【0066】
発振子XTAL1、XTAL2、XTAL3は、例えば水晶振動片などの振動片(圧電振動片)により実現される。例えばカット角がATカットやSCカットなどの厚みすべり振動する水晶振動片などにより実現される。但し本実施形態の発振子XTAL1、XTAL2、XTAL3は、これに限定されず、例えば厚みすべり振動型以外の振動片や、水晶以外の材料で形成された圧電振動片などの種々の振動片により実現できる。
【0067】
発振子XTAL1は、基板PS1(圧電基板)と上部電極EU1(広義には他方側電極)と下部電極ED1(広義には一方側電極。不図示)を有する。基板PS1は水晶などの圧電材料で形成された平板状の基板である。上部電極EU1(表面電極)は基板PS1の上面(第1の主面)に形成され、下部電極ED1(裏面電極)は基板PS1の下面(第2の主面)に形成される。上部電極EU1は、励振電極XU1と、端子電極TU1と、XU1とTU1を接続する接続電極を有する。下部電極ED1も、不図示の励振電極XD1と端子電極TD1と接続電極を有する。励振電極XU1、XD1は基板PS1を挟んで対向するように設けられる。端子電極TU1、TD1は基板PS1を挟んで対向するように設けられる。そして励振電極XU1、XD1間に電圧が印加されることで、厚みすべりによる振動が実現される。この場合、励振電極XU1、XD1での基板PS1の肉厚(方向DR3での厚さ)が薄くなった構造を採用できる。このように本実施形態の発振子XTAL1は、励振電極XU1、XD1のみならず、端子電極TU1、TD1や接続電極も基板PS1に密着(積層、蒸着)して形成された構造となっている。発振子XTAL2は、基板PS2と上部電極EU2(他方側電極)と下部電極ED2(一方側電極)を有する。上部電極EU2は、励振電極XU2と端子電極TU2と接続電極を有する。下部電極ED2は、励振電極XD2と端子電極TD2と接続電極を有する。発振子XTAL3は、基板PS3と上部電極EU3(他方側電極)と下部電極ED3(一方側電極)を有する。上部電極EU3は、励振電極XU3と端子電極TU3と接続電極を有する。下部電極ED3は、励振電極XD3と端子電極TD3と接続電極を有する。これらの発振子XTAL2、XTAL3の電極構造等は発振子XTAL1と同様であるため、詳細な説明は省略する。なお一方側電極である下部電極ED1、ED2、ED3は、例えば第3の方向側(集積回路装置側)の電極であり、他方側電極である上部電極EU1、EU2、EU3は、例えば第3の方向(DR3)と反対方向の第4の方向側の電極である。
【0068】
そして本実施形態の物理量測定装置50では、後述の図9で説明するように集積回路装置10の端子P1と発振子XTAL1の下部電極ED1とがバンプ接続され、集積回路装置10の端子P3と発振子XTAL2の下部電極ED2とがバンプ接続される。また集積回路装置10の端子P5と発振子XTAL3の下部電極ED3もバンプ接続される。例えば金属バンプ等の導電性のバンプ(図9のBMP)を用いた接続が行われる。バンプは、端子上に形成された突起状の接続電極である。バンプ接続は、例えば端子同士を向かい合わせて金属突起(導電性突起)であるバンプを介して接続する手法である。バンプ接続は、ワイヤーボンディング接続に比べて、接続長を短くできるなどの利点がある。なおバンプは、樹脂により形成されたバンプのコアを金属でメッキした樹脂コアバンプであってもよい。
【0069】
図9はバンプ接続の詳細例を示す断面図である。図9に示すように、集積回路装置10の端子PD(P1、P3、P5)と発振子XTAL(XTAL1、XTAL2、XTAL3)の下部電極ED(ED1、ED2、ED3)とが、バンプBMPを介して電気的に接続される。具体的には集積回路装置10のパシベーション膜PASに、端子PDを露出するための開口(パッド開口)が形成されている。そして端子PDに対して、Ni/Pd/Auなどの多層のメッキMPLが形成され、その上にバンプBMP(Auバンプ)が形成される。このように端子PDとバンプBMPの間にメッキMPLを形成することで、接続強度を向上できる。そして端子PD上に形成されたバンプBMPは、発振子XTALの下部電極EDの端子電極TD(TD1、TD2、TD3)に接続される。また端子電極TDの上方の上部電極EU(EU1、EU2、EU3)の端子電極TU(TU1、TU2、TU3)に対して、ボンディングワイヤーWR(WR1、WR2、WR3)の一端が接続され、ボンディングワイヤーWRの他端が、集積回路装置10の端子PU(P2、P4、P6)に接続される。例えば図7図8に示すように、ボンディングワイヤーWR1、WR2は、各々、集積回路装置10の発振回路101、102の端子P2、P4に接続される。ボンディングワイヤーWR3は、発振回路103の端子P6に接続される。このようにすることで、発振回路101の端子P1、P2を、各々、発振子XTAL1の上部電極EU1(TU1)、下部電極ED1(TD1)に接続し、発振回路102の端子P3、P4を、各々、発振子XTAL2の上部電極EU2(TU2)、下部電極ED2(TD2)に接続できる。また発振回路103の端子P5、P6を、各々、発振子XTAL3の上部電極EU3(TU3)、下部電極ED3(TD3)に接続できる。
【0070】
このように図7図8の物理量測定装置50によれば、集積回路装置10の端子P1〜P3に対して発振子XTAL1〜XTAL3の下部電極ED1〜ED3をバンプ接続して実装することが可能になる。従って、集積回路装置10の直上に複数の発振子XTAL1〜XTAL3を実装できるようになり、発振子XTAL1〜XTAL3と集積回路装置10をパッケージ52内にコンパクトに収容可能な小型の物理量測定装置50を実現できる。ここで直上に実装とは、例えば集積回路装置10と発振子XTAL1〜XTAL3の間に部材や素子を介することなく、集積回路装置10上に発振子XTAL1〜XTAL3を実装することである。例えば側面視(方向DR1)において集積回路装置10と発振子XTAL1〜XTAL3とが平行(略平行)になり、集積回路装置10の主面と発振子XTAL1〜XTAL3の主面とが対向するように配置される。集積回路装置10と発振子XTAL1〜XTAL3の主面間の距離は短く、バンプBMPの高さに対応する距離になる。
【0071】
例えば従来では、パッケージの実装部分の面積や配線が要因となって、複数の発振子が搭載された小型の物理量測定装置を実現することが困難であった。これに対して本実施形態では、バンプ接続の部分を支持部として、集積回路装置10の直上に複数の発振子XTAL1〜XTAL3を配置できる。例えば図7に示すように平面視において集積回路装置10に対して複数の発振子XTAL1〜XTAL3が重なるような実装が可能になる。従って、パッケージ52の限られた収容空間Sを有効活用して、集積回路装置10及び発振子XTAL〜XTAL3を搭載できるようになり、発振子XTAL〜XTAL3が1つのパッケージ52内にコンパクトに収容された物理量測定装置50を実現できる。
【0072】
また図7図8では、集積回路装置10の端子P2と発振子XTAL1の上部電極EU1との間が、ボンディングワイヤーWR1により接続され、集積回路装置10の端子P4と発振子XTAL2の上部電極EU2との間が、ボンディングワイヤーWR2により接続される。また集積回路装置10の端子P6と発振子XTAL3の上部電極EU3との間が、ボンディングワイヤーWR3により接続される。このように図7図8では、集積回路装置10の端子PD(P1、P3、P5)と発振子XTAL(XTAL1〜XTAL3)の下部電極ED(ED1〜ED3)をバンプ接続し、端子PU(P2、P4、P6)と上部電極EU(EU1〜EU3)をワイヤーボンディング接続している。このようにすれば、集積回路装置10の端子PD、PU間に発振回路100(101〜103)を接続し、発振子XTALの下部電極EDと上部電極EUの間に電圧を印加して、発振子XTALの厚みすべり振動等を実現できるようになる。そして発振回路100と発振子XTALは平面視において重なるように配置されるため、ボンディングワイヤーWR(WR1〜WR3)の長さも短くでき、不要な寄生抵抗や寄生容量を低減できるようになる。
【0073】
また図7図8では、発振子XTAL1の上部電極EU1の端子電極TU1及び下部電極ED1の端子電極TD1と、集積回路装置10の端子P1とが、平面視において重なる(少なくとも一部において重なる)。また発振子XTAL2の上部電極EU2の端子電極TU2及び下部電極ED2の端子電極TD2と、集積回路装置10の端子P3とが、平面視において重なる。即ち図9に示すようにバンプ接続の場所(BMPの位置)の直上においてワイヤーボンディング接続が行われる。発振子XTAL3についても同様である。このようにすれば、発振子XTAL(XTAL1〜XTAL3)をバンプ接続の場所で一点支持して、集積回路装置10の直上に実装できる。例えばバンプ接続の場所を固定端として発振子XTALを振動させることができる。例えば発振子XTALの各々が2点支持されると、発振子XTALと集積回路装置10の熱膨張率の違い等に起因する熱応力が加わってしまい、発振子XTALや集積回路装置10の特性に悪影響を与えるおそれがある。この点、図9に示すように、発振子XTALをバンプ接続の場所で一点支持して実装するようにすれば、このような熱応力の発生を抑制でき、熱応力を原因とする特性悪化等を低減できるようになる。
【0074】
そして本実施形態では、集積回路装置10の端子P1〜P6(第1〜第6の発振用端子)が以下のように配置される。即ち、集積回路装置10の基板に直交(交差)する方向での平面視において、端子P1は発振子XTAL1に重なる位置に配置され、端子P2はXTAL1に重ならない位置に配置される。また端子P3は発振子XTAL2に重なる位置に配置され、端子P4はXTAL2に重ならない位置に配置される。また端子P5は発振子XTAL3に重なる位置に配置され、端子P6はXTAL3に重ならない位置に配置される。このように端子P1〜P6を配置することで、上述したように端子P1については、発振子XTAL1の下部電極ED1とバンプ接続する一方で、端子P2については、XTAL1の上部電極EU1とワイヤーボンディング接続することが可能になる。また端子P3については発振子XTAL2の下部電極ED2とバンプ接続する一方で、端子P4については、XTAL2の上部電極EU2とワイヤーボンディング接続することが可能になる。また端子P5については、発振子XTAL3の下部電極ED3とバンプ接続する一方で、端子P6については、XTAL3の上部電極EU3とワイヤーボンディング接続することが可能になる。従って集積回路装置10への発振子XTAL1〜XTAL3の効率的な実装配置が可能になる。
【0075】
また本実施形態では、図7図8に示すように、端子P1は端子P2よりも面積が大きく、端子P3は端子P4よりも面積が大きくなっている。また端子P5は端子P6よりも面積が大きくなっている。このように本実施形態では、バンプ接続が行われる端子P1、P3、P5は、ワイヤーボンディング接続が行われる端子P2、P4、P6よりも面積が大きく、2倍程度の面積になっている。このように端子P1、P3、P5の面積を大きくすることで、バンプ接続の接続強度の向上や寄生抵抗の低減を図れる。またバンプ接続部分を支持部として発振子の適切な一点支持等を実現できるようになる。
【0076】
なお、以上では、集積回路装置10の一方の端子PDを発振子XTALの下部電極EDにバンプ接続し、他方の端子PUを上部電極EUに接続する場合について説明したが、本実施形態はこれに限定されない。例えば集積回路装置10の端子PD、PUの両方を、発振子XTALの下部電極EDにバンプ接続するようにしてもよい。このようにすれば、集積回路装置10の端子PD、PUの2つのバンプ接続の場所で、発振子XTALを2点支持して実装できるようになる。従ってワイヤーボンディング接続の工程を省略できると共にボンディングワイヤーの寄生抵抗や寄生容量を原因とする性能の劣化を防止できるようになる。
【0077】
また図7図8では、発振子XTAL1、XTAL2は、平面視における長手方向が方向DR1となるように配置される。即ち長手方向が方向DR1に沿うように発振子XTAL1、XTAL2が集積回路装置10上に実装される。そして発振子XTAL3は、平面視における長手方向が方向DR1と交差(直交)する方向DR2となるように配置される。このようにすれば、3つの発振子XTAL1〜XTAL3を、矩形状の集積回路装置10上に効率的に搭載して配置できるようになり、物理量測定装置50の小型化等を実現できる。
【0078】
4.時間デジタル変換
次に時間デジタル変換の詳細例について説明する。図10は、信号STA(スタート信号)と信号STP(ストップ信号)の関係を示す図である。時間デジタル変換回路20は、信号STAとSTPの遷移タイミングの時間差TDFをデジタル値DQに変換する。なお図10では、TDFは信号STAとSTPの立ち上がりの遷移タイミング間(立ち上がりエッジ間)の時間差となっているが、信号STAとSTPの立ち下がりの遷移タイミング間(立ち下がりエッジ間)の時間差であってもよい。例えば本実施形態では、図10に示すように信号STAを用いて照射光(例えばレーザー光)が対象物(例えば車の周囲の物体)に出射される。そして対象物からの反射光の受光により信号STPが生成される。例えば受光信号を波形整形することで信号STPを生成する。このようにすれば、信号STAとSTPの遷移タイミングの時間差TDFをデジタル値DQに変換することで、例えばタイムオブフライト(TOF)の方式で、対象物との距離を物理量として測定でき、例えば車の自動運転やロボットの動作制御などに利用できる。或いは本実施形態では、信号STAを用いて送信音波(例えば超音波)が対象物(例えば生体)に送信される。そして対象物からの受信音波の受信により信号STPが生成される。このようにすれば対象物との距離等を測定でき、超音波による生体情報の測定などが可能になる。なお図10において、信号STAにより送信データを送信し、受信データの受信による信号STPを用いることで、送信データを送信してから受信データを受信するまでの時間を測定してもよい。また本実施形態により測定される物理量は、時間、距離には限定されず、流量、流速、周波数、速度、加速度、角速度又は角加速度等の種々の物理量が考えられる。
【0079】
図11は、本実施形態の時間デジタル変換手法を説明する信号波形図である。位相同期タイミングTMAにおいて、クロック信号CK1、CK2の位相同期が行われており、クロック信号CK1、CK2の遷移タイミングが一致している。その後、クロック信号CK1、CK2のクロック間時間差TR(位相差)が、Δt、2Δt、3Δt・・・というように、クロックサイクル(CCT)毎にΔtずつ増えて行く。そして次の位相同期タイミングTMBにおいて、例えばクロック信号CK1、CK2の位相同期が行われ、クロック信号CK1、CK2の遷移タイミングが一致している。
【0080】
本実施形態では、複数の発振子XTAL1、XTAL2を用い、そのクロック周波数差を用いて時間をデジタル値に変換する。即ち時間デジタル変換回路20は、クロック周波数f1、f2の周波数差|f1−f2|に対応する分解能で時間をデジタル値に変換する。例えばノギスの原理を利用して時間をデジタル値に変換する。このようにすれば、周波数差|f1−f2|を用いて、時間デジタル変換の分解能を設定できるようになり、時間デジタル変換の精度や分解能などの性能の向上等が可能になる。具体的には時間デジタル変換の分解能(時間分解能)は、Δt=|1/f1−1/f2|=|f1−f2|/(f1×f2)と表すことができる。そして時間デジタル変換回路20は、Δt=|1/f1−1/f2|=|f1−f2|/(f1×f2)となる分解能Δtで、時間をデジタル値に変換する。分解能はΔt=|f1−f2|/(f1×f2)と表され、周波数差|f1−f2|に対応する分解能となっている。
【0081】
このようにすればクロック周波数f1、f2の設定により、時間デジタル変換の分解能を設定できるようになる。例えば周波数差|f1−f2|を小さくすることで、分解能Δtを小さくでき、高分解能の時間デジタル変換を実現できる。またクロック周波数f1、f2を高い周波数にすることで、分解能Δtを小さくでき、高分解能の時間デジタル変換を実現できる。そしてクロック信号CK1、CK2を発振子XTAL1、XTAL2を用いて生成すれば、半導体素子の遅延素子を用いる場合に比べて、時間デジタル変換の精度の向上も図れるようになる。特に本実施形態では、発振子XTAL1、XTAL2として水晶振動子を用いているため、製造ばらつきや温度変動等の環境変動に起因するクロック周波数f1、f2の変動を最小限に抑えることができる。従って、分解能Δt=|f1−f2|/(f1×f2)の変動も最小限に抑えることができ、時間デジタル変換の更なる高性能化を実現できる。
【0082】
図11に示すように、位相同期タイミングTMAとTMBの間の期間TABの長さは、クロック信号CK1のNクロック数に対応する長さになっている。また期間TABの長さは、クロック信号CK2のMクロック数に対応する長さになっている。ここでN、Mは2以上の互いに異なる整数である。図11ではN=17、M=16でありN−M=1になっている。またTAB=N/f1=M/f2の関係が成り立っている。f2=16MHzとし、N=17、M=16に設定すれば、f1=17MHzとなり、N/f1=M/f2の関係式が成り立つ。例えばN/f1=M/f2の関係が成り立つように、発振回路101、102の少なくとも一方の発振回路が制御される。このようにすれば位相同期タイミングTMAでクロック信号CK1、CK2の遷移タイミングが一致した後、クロック間時間差TRが、Δt、2Δt、3Δt・・・というようにΔtずつ増えて行く。そして次の位相同期タイミングTMBでは、クロック信号CK1、CK2の遷移タイミングが一致してクロック間時間差TRが0になる。その後、クロックサイクル毎にクロック間時間差TRがΔtずつ増えて行くようになる。
【0083】
このように、位相同期タイミングで0になり、その後にΔt(分解能)ずつ増えて行くクロック間時間差TRを作り出すことで、分解能Δtで時間をデジタル値に変換する時間デジタル変換を実現できる。そして、分解能Δtでの時間デジタル変換の処理において、図11に示すように、期間TAB内の各クロックサイクル(CCT)でのクロック間時間差TRを、一意に特定できるため、時間デジタル変換の処理や回路構成の簡素化を図れる。また位相同期タイミングTMA、TMBにおいてクロック信号CK1、CK2の遷移タイミングを一致(略一致)させることで、時間デジタル変換の精度向上等も図れる。
【0084】
例えば前述の特許文献1の従来手法において、第1、第2の水晶発振器の設計上のクロック周波数の関係として、N/f1=M/f2の関係を成り立たせる手法が考えられる。しかしながら、第1、第2の水晶発振器によるクロック周波数は製造ばらつきや温度変動等の環境変動が原因で変動する。従って設計上においてN/f1=M/f2の関係を成り立たせたとしても、実際の製品ではN/f1=M/f2の関係は成り立たなくなる。従って遷移タイミングにズレ等が生じ、時間デジタル変換の変換精度が低下してしまう。
【0085】
これに対して本実施形態では、製造ばらつきや環境変動に起因するクロック周波数の変動があった場合にも、例えばPLL回路120、130(同期化回路)により、クロック信号CK1、CK2が所与の周波数関係又は位相関係になるように、発振回路101、102の少なくとも一方の発振回路が制御される。これにより、製造ばらつきや環境変動に起因する変動が補償されるように、クロック信号CK1、CK2の周波数関係や位相関係が調整される。従って、このような変動があった場合にも、適正な時間デジタル変換の実現が可能になる。また位相同期タイミングTMA、TMBでのクロック信号CK1、CK2の遷移タイミングのズレに起因する変換精度の低下を防止でき、時間デジタル変換の高性能化を図れるようになる。
【0086】
このように本実施形態では、N/f1=M/f2の関係式が成り立つように発振回路が制御される。また時間デジタル変換の分解能は、Δt=|f1−f2|/(f1×f2)の関係式で表される。従って、下式(1)が成り立つようになる。
【0087】
Δt=|N−M|/(N×f2)=|N−M|/(M×f1) (1)
このようにすれば、時間デジタル変換に要求される分解能Δtに応じてN、M等を設定して、クロック信号CK1、CK2を生成できるようになる。例えば時間デジタル変換の分解能としてΔt=2ns(ナノセカンド)の分解能が要求され、クロック信号CK2のクロック周波数がf2=100MHzであったとする。この場合には、上式(1)において、N=5、M=4に設定することで、分解能Δt=|5−4|/(5×f2)=2nsでの時間デジタル変換を実現できる。この時、N/f1=M/f2の関係式から、クロック信号CK1のクロック周波数はf1=(N/M)×f2=125MHzになる。また時間デジタル変換の分解能としてΔt=1ps(ピコセカンド)の分解能が要求され、クロック信号CK2のクロック周波数がf2=122.865MHzであったとする。この場合には、上式(1)において、N=8139、M=8138に設定することで、分解能Δt=|8139−8138|/(8139×f2)=1psでの時間デジタル変換を実現できる。この時、N/f1=M/f2の関係式から、クロック信号CK1のクロック周波数はf1=(N/M)×f2=122.880MHzになる。
【0088】
また図11において、位相同期タイミングTMAの後、第1〜第iのクロックサイクル(iは2以上の整数)でのクロック信号CK1、CK2の遷移タイミングの時間差であるクロック間時間差TRは、Δt〜i×Δtとなっている。例えば位相同期タイミングTMAの後、第1のクロックサイクル(CCT=1)ではTR=Δtとなっている。同様に第2〜第15のクロックサイクル(CCT=2〜15)ではTR=2Δt〜15Δtとなっている。即ち、第jのクロックサイクル(1≦j≦i)でのクロック間時間差はTR=j×Δtとなる。
【0089】
この場合に本実施形態では、信号STAとSTPの遷移タイミングの時間差TDFが、クロック信号CK1、CK2の遷移タイミングのクロック間時間差であるTR=Δt〜i×Δtのいずれに対応するのかを特定することで、TRに対応するデジタル値DQを求める。例えば図11のB1に示すクロックサイクル(CCT=5)ではTR=5Δtとなっている。そして信号STA、STPの時間差TDFはTR=5Δtよりも長く、TDF>TR=5Δtとなっている。B2に示すクロックサイクル(CCT=14)ではTR=14Δtとなっている。そしてTDFはTR=14Δtよりも短く、TDF<TR=14Δtとなっている。B3に示すクロックサイクル(CCT=10)ではTR=10Δtとなっている。そしてTDFはTR=10Δtと等しく(略同一)なっており、TDF=TR=10Δtとなっている。従って、信号STA、STPの時間差TDFはTR=10Δtに対応していると特定される。この結果、時間差TDFに対応するデジタル値DQは、例えばTR=10Δtに対応するデジタル値であると判断できる。このようにすれば、位相同期タイミングTMAの後、Δtずつ増えて行くクロック間時間差TRを利用して、信号STAとSTPの時間差TDFを求める時間デジタル変換を実現できるようになる。
【0090】
図12は、本実施形態の時間デジタル変換の具体方式の一例である。例えば位相同期タイミングTMA、TMBの間の期間を更新期間TPとする。具体的にはクロック信号CK1、CK2の第1、第2の位相同期タイミングの間の期間が更新期間TP1であり、第2、第3の位相同期タイミングの間の期間が更新期間TP2であり、第3、第4の位相同期タイミングの間の期間が更新期間TP3である。更新期間TP2はTP1の次の更新期間であり、TP3はTP2の次の更新期間である。以降の更新期間も同様である。
【0091】
この場合に時間デジタル変換回路20は、更新期間TP1では例えば第5のクロックサイクル(第mのクロックサイクル。mは1以上の整数)において信号STAを発生し、発生した信号STAに対応して信号レベルが変化する信号STPを取得する。そして第5のクロックサイクルでの信号STAとSTPの時間差TDFとクロック間時間差TR=5Δtとを比較する処理を行う。ここでは、TDFの方がTR=5Δtよりも長いという比較処理の結果となっている。
【0092】
更新期間TP1の次の更新期間TP2では、更新期間TP1での比較処理の結果に応じて設定された第14のクロックサイクル(第nのクロックサイクル。nは1以上の整数。mとnは互いに異なる整数)において信号STAを発生し、発生した信号STAに対応して信号レベルが変化する信号STPを取得する。例えば更新期間TP1では、TDFの方がTR=5Δtよりも長いという比較処理の結果となっている。このため、次の更新期間TP2では、TRが、より長くなるクロックサイクルが設定される。例えば更新期間TP1では、TR=5Δtとなる第5のクロックサイクルで信号STAを発生していたが、更新期間TP2では、TR=14Δtとなる第14のクロックサイクルで信号STAを発生する。そして第14のクロックサイクルでのTDFとTR=14Δtとを比較するための処理を行う。ここでは、TDFの方がTR=14Δtよりも短いという比較処理の結果となっている。
【0093】
更新期間TP2の次の更新期間TP3では、更新期間TP2での比較処理の結果に応じて設定された第10のクロックサイクル(CCT=10)において信号STAを発生する。例えば更新期間TP2では、TDFの方がTR=14Δtよりも短いという比較処理の結果となっているため、TRがより短くなるクロックサイクルが設定されている。例えばTR=10Δtとなる第10のクロックサイクルで信号STAを発生している。そして第10のクロックサイクルでのTDFとTR=10Δtとを比較するための処理を行う。ここでは、TDFとTR=10Δtが同一(略同一)であるという比較処理の結果となっている。従って、時間差TDFに対応するデジタル値DQは、TR=10Δtに対応するデジタル値であると判断される。
【0094】
このように図12では、前回の更新期間での比較処理の結果がフィードバックされて、今回の更新期間において信号STAを発生させるクロックサイクルが設定され、TDFとTRの比較処理が行われる。このように前回の更新期間での比較処理の結果がフィードバックされることで時間デジタル変換を高速化できる。また測定対象となる時間又は物理量が動的に変化した場合にも、この動的変化に追従した時間デジタル変換を実現できる。
【0095】
なお本実施形態の時間デジタル変換は種々の変形実施が可能である。例えば時間計測を行う1回の測定期間において信号STAを複数回発生させて、複数回(例えば1000回以上)の位相比較を行うことで、時間差TDFに対応するデジタル値DQを求める手法(繰り返し手法)を採用してもよい。或いは、図12において信号STAを発生するクロックサイクルを指定するクロックサイクル指定値(クロックサイクル指定情報)を集積回路装置10の記憶部(レジスター)に記憶する。そして各更新期間TP1、TP2、TP3・・・での信号STPとクロック信号CK2との位相比較結果に基づいて、記憶部に記憶されるクロックサイクル指定値を順次に更新する処理を行うことで、時間差TDFに対応するデジタル値DQを求める手法(クロックサイクル指定値の更新手法)を採用してもよい。或いは、クロック周波数f1、f2の周波数差に対応する分解能で、信号STAとSTPの遷移タイミングの時間差TDFに対応するデジタル値DQを、バイナリーサーチにより求める手法(バイナリーサーチ手法)を採用してもよい。具体的には、信号STPとクロック信号CK2の位相比較結果に基づくクロックサイクル指定値の更新を、バイナリーサーチにより実現する。或いはバイナリーサーチの手法により、デジタル値DQの探索範囲を絞った後に、その探索範囲に対応する期間において、クロックサイクル指定値の更新手法により、クロックサイクル毎に信号STAを発生して位相比較を行い、最終的なデジタル値DQを求めるようにしてもよい。或いは、信号STAを集積回路装置10の内部で自発的に発生するのではなく、集積回路装置10の外部から入力された信号STAと、発振子XTAL1、XTAL2を用いて生成したクロック信号CK1、CK2とに基づいて、信号STAとSTPの遷移タイミングの時間差TDFに対応するデジタル値DQを求めてもよい。例えば発振回路101、102による発振子XTAL1、XTAL2の発振動作をフリーランで動作させながら、時間デジタル変換を行ってもよい。
【0096】
5.集積回路装置の詳細な構成例
図13に集積回路装置10の詳細な構成例を示す。図13の集積回路装置10はPLL回路120、130と発振回路103を含む。PLL回路120は、クロック信号CK1と基準クロック信号CKRを第1の位相同期タイミング毎(第1の期間毎)に位相同期させる(遷移タイミングを一致させる)。PLL回路130は、クロック信号CK2と基準クロック信号CKRを第2の位相同期タイミング毎(第2の期間毎)に位相同期させる(遷移タイミングを一致させる)。これによりクロック信号CK1、CK2が位相同期するようになる。基準クロック信号CKRのクロック周波数frはクロック信号CK1、CK2のクロック周波数f1、f2とは異なる周波数であり、例えばf1、f2よりも低い周波数である。発振子XTAL3として水晶振動子を用いることで、ジッターや位相誤差が小さい高精度の基準クロック信号CKRを生成でき、結果的にクロック信号CK1、CK2のジッターや位相誤差も低減でき、時間デジタル変換の高精度化等を図れる。
【0097】
PLL回路120は、分周回路122、124と、位相検出器126を含む。分周回路122は、CK1のクロック周波数f1を1/N1にする分周を行って、クロック周波数がf1/N1となる分周クロック信号DCK1を出力する。分周回路124は、CKRのクロック周波数frを1/M1にする分周を行って、クロック周波数がfr/M1となる分周クロック信号DCK2を出力する。そして位相検出器126は、DCK1とDCK2の位相比較を行い、アップ/ダウン信号である信号PQ1をチャージポンプ回路128に出力する。そして発振回路101(VCXO)は、チャージポンプ回路128からの制御電圧VC1に基づいて発振周波数が制御される発振子XTAL1の発振動作を行って、クロック信号CK1を生成する。PLL回路130は、分周回路132、134と、位相検出器136を含む。分周回路132は、CK2のクロック周波数f2を1/N2にする分周を行って、クロック周波数がf2/N2となる分周クロック信号DCK3を出力する。分周回路134は、CKRのクロック周波数frを1/M2にする分周を行って、クロック周波数がfr/M2となる分周クロック信号DCK4を出力する。そして位相検出器136は、DCK3とDCK4の位相比較を行い、アップ/ダウン信号である信号PQ2をチャージポンプ回路138に出力する。そして発振回路102(VCXO)は、チャージポンプ回路138からの制御電圧VC2に基づいて発振周波数が制御される発振子XTAL2の発振動作を行って、クロック信号CK2を生成する。
【0098】
なお図2図4の制御信号生成回路121は、分周回路122、124、位相検出器126、チャージポンプ回路128により実現され、制御信号生成回路131は、分周回路132、134、位相検出器136、チャージポンプ回路138により実現される。
【0099】
図14図13の集積回路装置10の動作を説明する信号波形図である。なお図14では、説明の簡素化のためにN1=4、M1=3、N2=5、M2=4に設定した例を示しているが、実際にはN1、M1、N2、M2は非常に大きな数に設定される。
【0100】
図14に示すようにCK1をN1=4分周した信号がDCK1となり、CKRをM1=3分周した信号がDCK2となり、期間T12毎に位相同期が行われる。即ちPLL回路120により、T12=N1/f1=M1/frの関係が成り立つように、CK1とCKRの位相同期が行われる。またCK2をN2=5分周した信号がDCK3となり、CKRをM2=4分周した信号がDCK4となり、期間T34毎に位相同期が行われる。即ち、PLL回路130により、T34=N2/f2=M2/frの関係が成り立つように、CK2とCKRの位相同期が行われる。このように期間T12毎にCK1とCKRが位相同期し、期間T34毎にCK2とCKRが位相同期することで、CK1、CK2は期間TAB毎に位相同期されることになる。ここでTAB=T12×M2=T34×M1の関係が成り立つ。例えばM2=4、M1=3の場合にはTAB=T12×4=T34×3になる。
【0101】
図13の分周回路122、124、132、134の分周比N1、M1、N2、M2は、実際には非常に大きい数に設定される。例えば基準クロック信号CKRのクロック周波数がfr=101MHzの場合に、分周比をN1=101、M1=100に設定することで、PLL回路120によりf1=102.01MHzのクロック信号CK1が生成される。また分周比をN2=102、M2=101に設定することで、PLL回路130によりf2=102MHzのクロック信号CK2が生成される。これにより、時間デジタル変換の分解能をΔt=|1/f1−1/f2|=0.96ps(ピコセカンド)に設定でき、高い分解能の時間デジタル変換を実現できる。
【0102】
なお、N1とM1は2以上の異なる整数であり、N2とM2も2以上の異なる整数である。またN1、M1の少なくとも1つと、N2、M2の少なくとも1つは異なる整数になっている。また、望ましくは、N1とN2は、最大公約数が1で、最小公倍数がN1×N2になっており、M1とM2は、最大公約数が1で、最小公倍数がM1×M2になっている。また本実施形態では|N1×M2−N2×M1|=1の関係が成り立つようにN1、M1、N2、M2が設定されている。N1=4、M1=3、N2=5、M2=4に設定される図14を例にとれば、|N1×M2−N2×M1|=|4×4−5×3|=1になる。これはCK1の16個分の長さとCK2の15個分の長さが等しいことを意味する。このようにすれば期間TAB毎にCK1とCK2が、1クロックサイクル分(1クロック期間)ずつずれるようになり、ノギスの原理を利用した時間デジタル変換を実現できる。
【0103】
図13図14では、期間TABよりも短い期間T12毎にCK1とCKRの位相同期が行われ、期間TABよりも短い期間T34毎にCK2とCKRの位相同期が行われる。
従って、1つのPLL回路しか設けない後述の構成例に比べて、位相比較を行う頻度が多くなり、クロック信号CK1、CK2のジッター(累積ジッター)や位相ノイズの低減等を図れる。特に高分解能のΔtを実現するためにN1、M1、N2、M2を大きな数に設定した場合に、1つのPLL回路しか設けない構成例では、期間TABの長さが非常に長くなってしまい、誤差が積算されることでジッターや位相誤差が大きくなってしまう。これに対して図13図14では期間TABよりも短い期間T12、T34毎に位相比較が行われるため、積算誤差を小さくでき、ジッターや位相誤差を小さくできる。
【0104】
なお図13のPLL回路120、130はアナログ方式の回路構成になっているが、デジタル方式(ADPLL)の回路構成を採用してもよい。この場合には各PLL回路(120、130)は、カウンター及びTDCを有する位相検出器と、デジタル演算部などにより実現できる。カウンターは、基準クロック信号(CKR)のクロック周波数(fr)を、クロック信号(CK1、CK2)のクロック周波数(f1、f2)で除算した結果の整数部に相当するデジタルデータを生成する。TDCは、当該除算結果の小数部に相当するデジタルデータを生成する。これらの整数部と小数部の加算結果に対応するデジタルデータがデジタル演算部に出力される。デジタル演算部は、設定周波数データ(FCW1、FCW2)と位相検出器からの比較結果のデジタルデータに基づいて、設定周波数データとの位相誤差を検出し、位相誤差の平滑化処理を行うことで、周波数制御データを生成して、発振回路(101、102)に出力する。発振回路は、周波数制御データに基づいて発振周波数が制御されて、クロック信号(CK1、CK2)を生成する。
【0105】
6.発振回路
図15に発振回路100の第1の構成例を示す。ここでは発振回路101、102、103を代表して、発振回路100と記載している。図15の発振回路100は、発振用のバッファー回路BAB、可変容量回路CB1、CB2(キャパシター)、帰還抵抗RBを含む。バッファー回路BABは1又は複数段(奇数段)のインバーター回路により構成でき、図15では3段のインバーター回路IV1、IV2、IV3により構成されている。このバッファー回路BAB(IV1〜IV3)は、発振のイネーブル・ディスエーブルの制御や、流れる電流の制御が可能な回路であってもよい。
【0106】
発振子XTALの一端(NB1)、他端(NB2)には、各々、可変容量回路CB1、CB2が設けられている。また発振子XTALの一端と他端の間には、帰還抵抗RBが設けられている。可変容量回路CB1、CB2は、制御電圧VC1、VC2(制御信号)に基づいて、その容量値が制御される。可変容量回路CB1、CB2は、可変容量ダイオード(バラクター)などにより実現される。このように容量値を制御することで、発振回路100の発振周波数を調整することが可能になる。
【0107】
図16に発振回路100の第2の構成例を示す。この発振回路100は、電流源IBX、バイポーラートランジスターTRX、抵抗RX、キャパシターCX2、CX3、可変容量回路CX1(可変容量キャパシター)を有する。例えば電流源IBX、バイポーラートランジスターTRX、抵抗RX、キャパシターCX3により発振用のバッファー回路BAXが構成される。電流源IBXは、バイポーラートランジスターTRXのコレクターにバイアス電流を供給する。抵抗RXは、バイポーラートランジスターTRXのコレクターとベースの間に設けられる。容量が可変である可変容量回路CX1の一端は、集積回路装置10の発振子用の第1の端子(発振子用パッド)を介して発振子XTALの一端(NX1)に接続される。キャパシターCX2の一端は、集積回路装置10の発振子用の第2の端子(発振子用パッド)を介して発振子XTALの他端(NX2)に接続される。キャパシターCX3は、その一端が発振子XTALの一端に接続され、その他端がバイポーラートランジスターTRXのコレクターに接続される。
【0108】
バイポーラートランジスターTRXには、発振子XTALの発振により生じたベース・エミッター間電流が流れる。そしてベース・エミッター間電流が増加すると、TRXのコレクター・エミッター間電流が増加し、コレクター電圧VCXが低下する。一方、TRXのベース・エミッター間電流が減少すると、コレクター・エミッター間電流が減少し、コレクター電圧VCXが上昇する。このコレクター電圧VCXはキャパシターCX3を介して発振子XTALの一端にフィードバックされる。即ちキャパシターCX3によりAC成分がカットされて、DC成分がフィードバックされる。このようにバイポーラートランジスターTRX等により構成される発振用のバッファー回路BAXは、ノードNX2の信号の反転信号(位相差が180度の信号)をノードNX1に出力する反転回路(反転増幅回路)として動作する。可変容量ダイオードなどにより構成される可変容量回路CX1の容量値は、制御電圧VCに基づいて制御される。これにより発振回路100の発振周波数の調整が可能になる。
【0109】
なお発振回路100は図15図16の構成に限定されず、種々の変形実施が可能である。例えば可変容量回路(CB1、CB2、CX1)の容量値をデジタル値で調整できるようにしてもよい。この場合には可変容量回路は、複数のキャパシター(キャパシターアレイ)と、デジタル値である周波数制御データに基づき各スイッチ素子のオン、オフが制御される複数のスイッチ素子(スイッチアレイ)により構成されることになる。
【0110】
7.変形例
次に本実施形態の種々の変形例について説明する。例えば本実施形態では3つの発振子XTAL1〜XTAL3を設ける場合について主に説明したが、本実施形態はこれに限定されず、発振子の個数は2つであってもよいし、4つ以上であってもよい。例えば図17の本実施形態の第1の変形例では、2つの発振子XTAL1、XTAL2と、1つのPLL回路120が設けられている。
【0111】
例えばPLL回路120はクロック信号CK1とCK2の位相同期を行う。具体的にはPLL回路120は、CK1、CK2のクロック周波数をf1、f2とした場合に、N/f1=M/f2(N、Mは2以上の異なる整数)となるように、クロック信号CK1、CK2の位相同期を行う。PLL回路120は、分周回路122、124と、位相検出器126を含む。分周回路122は、CK1のクロック周波数f1を1/Nにする分周を行って、クロック周波数がf1/Nとなる分周クロック信号DCK1を出力する。分周回路124は、CK2のクロック周波数f2を1/Mにする分周を行って、クロック周波数がf2/Mとなる分周クロック信号DCK2を出力する。例えば集積回路装置10は発振回路102を含み、この発振回路102は、発振子XTAL2を発振させて、クロック信号CK2を生成し、分周回路124に出力する。そして位相検出器126は、分周クロック信号DCK1と分周クロック信号DCK2の位相比較を行う。このようにすることで、クロック信号CK1、CK2を位相同期タイミング毎に位相同期させることが可能になる。
【0112】
また図11図12では、信号STAを自発的に発生する自発型の時間デジタル変換について説明した。自発型の場合には、集積回路装置10は、発生した信号STAを例えば図1の信号端子PSAから外部に出力する。そして出力された信号STAに基づいて、パルサー等を有する外部の駆動回路が、発光部等の送信デバイスに対して、スタートパルス(駆動信号)を出力する。例えば駆動回路がマイコン等の外部の処理装置により制御される場合には、信号STAを当該処理装置に出力し、当該処理装置が駆動回路にスタートパルスの出力を指示してもよい。また駆動回路は発光部等の送信デバイスに内蔵されていてもよい。そして受光部等の受信デバイスから、ストップパルスである信号STPが、集積回路装置10の信号端子PSPに入力され、時間デジタル変換が行われる。
【0113】
この場合に、集積回路装置10の信号STAの出力タイミングから駆動回路のスタートパルスの出力タイミングまでには、信号遅延による時間差があり、この時間差は時間デジタル変換値のオフセットになってしまう。このようなオフセットを除去するためには、例えば駆動回路が出力するスタートパルス(或いは処理装置のスタート指示信号)を集積回路装置10側に返してもらい、当該スタートパルス(スタート指示信号)を信号STA’として図1の信号端子PSAに入力すればよい。このとき、信号端子PSAを入出力兼用端子として、信号STAを信号端子PSAから出力すると共に、駆動回路からの信号STA’を信号端子PSAに入力してもよい。或いは信号端子PSAとは別に、信号STAの出力用の端子を設けてもよい。そして時間デジタル変換回路20は、図11図12で説明した手法により、自発的に発生した信号STAの遷移タイミングから、外部の駆動回路(処理装置)から入力された信号STA’の遷移タイミングまでの時間差TDSTAを求める。また信号STAの遷移タイミングから信号STPの遷移タイミングまでの時間差TDSTPを求める。例えば時間差TDSTAは第1の時間デジタル変換部が求め、時間差TDSTPは第2の時間デジタル変換部が求める。そしてこれらの時間差の差分値(TDSTP−TDSTA)から最終的な時間デジタル変換値(DQ)を求めればよい。このようにすれば、上述した信号遅延による時間差に起因するオフセットを除去でき、より適切な時間デジタル変換を実現できる。なお時間差TDSTAについては常時に求める必要は無く、例えば電源投入時等の初期設定時にだけ求めるようにしてもよい。
【0114】
また時間デジタル変換回路20は、信号STAを自発的に発生しないパッシブ型の回路であってもよい。図18図19に本実施形態の第2、第3の変形例として、パッシブ型の時間デジタル変換回路20の構成例を示す。
【0115】
図18の時間デジタル変換回路20は、調整回路320、DLL回路310(DLL:Delay locked Loop)、セレクター312、位相比較回路330を含む。DLL回路31
0は複数の遅延素子DE1〜DEnを含む。第1のモードでは、クロック信号CK1を選択し、CK1が信号SLQとしてDLL回路310に入力される。そして調整回路320は、遅延素子DE1〜DEnからの遅延クロック信号DLCK1〜DLCKnとクロック信号CK2とに基づいて、各遅延素子での遅延量がΔt=|1/f1−1/f2|となるように調整する。DE1〜DEnの各遅延素子は、バッファー回路と、バッファー回路の出力ノードに接続される可変容量キャパシター、或いはバッファー回路に電流を供給する可変電流源を有する。そして調整回路320が、SCT1〜SCTnの各制御信号を用いて、可変容量キャパシターの容量値又は可変電流源の電流値を調整することで、各遅延素子での遅延量がΔt=|1/f1−1/f2|となるように調整される。第2のモードでは、セレクター312が信号STAを選択し、信号STAが信号SLQとしてDLL回路310に入力される。そして位相比較回路330の位相比較器LT1〜LTnが、DLL回路310からの遅延クロック信号DLCK1〜DLCKnの位相と信号STPの位相を比較する。そして信号STPの遷移タイミングが、遅延クロック信号DLCKi−1とDLCKiとの間にある場合には、位相比較器LTiの出力信号LQiがアクティブになる。これにより信号STAとSTPの遷移タイミングの時間差TDFが例えばi×Δtであると特定でき、分解能Δt=|1/f1−1/f2|での時間デジタル変換が可能になる。
【0116】
図19は2Dバーニア型の例であり、時間デジタル変換回路20は、DLL回路340、350、セレクター342、352、比較器アレイ部360を含む。DLL回路340は図18と同様に複数の遅延素子を含み、複数の遅延素子からの遅延クロック信号DKA1〜DKAnが比較器アレイ部360に出力される。DLL回路350も複数の遅延素子を含み、複数の遅延素子からの遅延クロック信号DKB1〜DKBmが比較器アレイ部360に出力される。そしてDLL回路340、350では、複数の遅延素子の少なくとも1つの遅延素子の出力に基づいて遅延素子の遅延時間(遅延量)に対してフィードバック制御が行われ、遅延素子の遅延時間が所望の遅延時間にロックされる。比較器アレイ部360は、n列m行の位相比較器LT11〜LTnmを有し、これらの位相比較器LT11〜LTnmでの位相比較結果であるデジタル信号DLQ11〜DLQnmに基づいて、信号STAとSTPの時間差に対応するデジタル値が求められる。
【0117】
第1のモードでは、セレクター342、352が、各々、クロック信号CK1、CK2を選択し、CK1が信号SLQ1としてDLL回路340に入力され、CK2が信号SLQ2としてDLL回路350に入力される。そしてDLL回路340では、複数の遅延素子の全体の遅延時間がクロック信号CK1の1周期分の時間TCK1となるように、各遅延素子の遅延時間がロックされる。DLL回路350では、全体の遅延時間がクロック信号CK2の1周期分の時間TCK2となるように、各遅延素子の遅延時間がロックされる。クロック信号CK1、CK2のクロック周波数はf1<f2(TCK1>TCK2)に設定されており、DLL回路340、350の遅延素子の段数n、mは、n=m=kで同一となっている。従って、DLL回路340の遅延素子の遅延時間DLA=TCK1/kの方がDLL回路350の遅延素子の遅延時間DLB=TCK2/kに比べて長くなる。そして第2のモードでは、セレクター342、352により、信号STAがDLL回路340に入力され、信号STPがDLL回路350に入力される。信号STAの遷移タイミングの方が信号STPの遷移タイミングよりも早いが、DLL回路340での遅延素子の遅延時間DLAの方がDLL回路350での遅延時間DLBに比べて長くなっている。従って信号STAの遷移タイミングが信号STPの遷移タイミングを追い越す時間を、公知に手法により、比較器アレイ部360からのデジタル信号DLQ11〜DLQnmに基づき特定することで、信号STAとSTPの時間差に対応するデジタル値が求められる。
【0118】
図18図19の時間デジタル変換回路20では、発振子XTAL1、XTAL2を用いて生成されたクロック信号CK1、CK2を用いて時間デジタル変換が行われる。従って半導体素子の遅延時間だけを用いる従来手法に比べて、時間デジタル変換の高性能化を図れる。特にクロック信号CK1、CK2をPLL回路等の同期化回路により位相同期させることで、時間デジタル変換の更なる高性能化や処理の簡素化を図れる利点がある。
【0119】
8.電子機器、移動体
図20に本実施形態の集積回路装置10を含む電子機器500の構成例を示す。電子機器500は集積回路装置10、発振子XTAL1〜XTAL3、処理部520を含む。また通信部510、操作部530、表示部540、記憶部550、アンテナANTを含むことができる。電子機器500としては、例えば距離、時間、流速又は流量等の物理量を計測する計測機器、生体情報を測定する生体情報測定機器(超音波測定装置、脈波計等)、車載機器(自動運転用の機器等)、基地局又はルーター等のネットワーク関連機器を想定できる。また頭部装着型表示装置や時計関連機器などのウェアラブル機器、ロボット、印刷装置、投影装置、携帯情報端末(スマートフォン等)、コンテンツを配信するコンテンツ提供機器、或いはデジタルカメラ又はビデオカメラ等の映像機器などを想定できる。
【0120】
通信部510(無線回路)は、アンテナANTを介して外部からデータを受信したり、外部にデータを送信する処理を行う。処理部520(処理回路)は、電子機器500の制御処理や、通信部510を介して送受信されるデータの種々のデジタル処理などを行う。処理部520の機能は、例えばマイクロコンピューターなどのプロセッサーにより実現できる。操作部530は、ユーザーが入力操作を行うためのものであり、操作ボタンやタッチパネルディスプレイなどにより実現できる。表示部540は、各種の情報を表示するものであり、液晶や有機ELなどのディスプレイにより実現できる。記憶部550は、データを記憶するものであり、その機能はRAMやROMなどの半導体メモリーやHDD(ハードディスクドライブ)などにより実現できる。
【0121】
図21に本実施形態の集積回路装置10を含む移動体の例を示す。本実施形態の集積回路装置10は、例えば車、飛行機、バイク、自転車、ロボット、或いは船舶等の種々の移動体に組み込むことができる。移動体は、例えばエンジンやモーター等の駆動機構、ハンドルや舵等の操舵機構、各種の電子機器(車載機器)を備えて、地上や空や海上を移動する機器・装置である。図21は移動体の具体例としての自動車206を概略的に示している。自動車206には、本実施形態の集積回路装置10と発振子を有する物理量測定装置(不図示)が組み込まれる。制御装置208は、この物理量測定装置により測定された物理量情報に基づいて種々の制御処理を行う。例えば物理量情報として、自動車206の周囲の物体の距離情報が測定された場合に、制御装置208は、測定された距離情報を用いて自動運転のための種々の制御処理を行う。制御装置208は、例えば車体207の姿勢に応じてサスペンションの硬軟を制御したり、個々の車輪209のブレーキを制御する。なお本実施形態の集積回路装置10が組み込まれる機器は、このような制御装置208には限定されず、自動車206やロボット等の移動体に設けられる種々の機器に組み込むことができる。
【0122】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義または同義な異なる用語(クロック信号生成回路等)と共に記載された用語(PLL回路等)は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また本実施形態及び変形例の全ての組み合わせも、本発明の範囲に含まれる。また集積回路装置、物理量測定装置、電子機器、移動体の構成・動作や、集積回路装置のレイアウト配置等も本実施形態で説明したものに限定されず、種々の変形実施が可能である。
【符号の説明】
【0123】
PSP、PSA…信号端子、SD1〜SD4…辺、R1、R2…領域、LNR…基準線、
TDC1〜TDC4…時間デジタル変換部、CP0〜CP4…比較回路、
XTAL、XTAL1〜XTAL3…発振子、PD、PU、P1〜P6…端子、
PS、PS1〜PS3…基板、EU、EU1〜EU3…上部電極、
ED、ED1〜ED3…下部電極、XU1〜XU3、XD1〜XD3…励振電極、
TU、TU1〜TU3、TD、TD1〜TD3…端子電極、
SD1〜SD4、SDA〜SDC…辺、WR、WR1〜WR3…ボンディングワイヤー、
BMP…バンプ、MPL…メッキ、PAS…パシベーション膜、
CK1、CK2…クロック信号、CKR…基準クロック信号、STA、STP…信号、
10…集積回路装置、12…処理回路、20…時間デジタル変換回路、22…演算回路、
30…AFE回路、40、41、42…端子領域、44、45、46…ロジック回路、
47…I/F回路、50…物理量測定装置、52…パッケージ、53…ベース部、
54…枠部、60、63、66…段差部、61、64、67…電極、
62、65、68…ボンディングワイヤー、100、101、102、103…発振回路、
119、129…クロック信号生成回路、120、130…PLL回路、
121、131…制御信号生成回路、122、124、132、134…分周回路、
126、136…位相検出器、128、138…チャージポンプ回路、
206…自動車(移動体)、207…車体、208…制御装置、209…車輪、
310…DLL回路、312…セレクター、320…調整回路、330…位相比較回路、
340、350…DLL回路、342、352…セレクター、360…比較器アレイ部、
500…電子機器、510…通信部、520…処理部、530…操作部、
540…表示部、550…記憶部
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10
図11
図12
図13
図14
図15
図16
図17
図18
図19
図20
図21