特許第6950290号(P6950290)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6950290
(24)【登録日】2021年9月28日
(45)【発行日】2021年10月13日
(54)【発明の名称】半導体装置および半導体装置の製造方法
(51)【国際特許分類】
   H01L 29/78 20060101AFI20210930BHJP
   H01L 21/336 20060101ALI20210930BHJP
   H01L 29/12 20060101ALI20210930BHJP
   H01L 21/28 20060101ALI20210930BHJP
   H01L 29/417 20060101ALI20210930BHJP
【FI】
   H01L29/78 652M
   H01L29/78 653C
   H01L29/78 652J
   H01L29/78 652B
   H01L29/78 652D
   H01L29/78 652K
   H01L29/78 652H
   H01L29/78 658A
   H01L29/78 658G
   H01L29/78 658F
   H01L29/78 652T
   H01L21/28 301R
   H01L29/50 M
【請求項の数】6
【全頁数】17
(21)【出願番号】特願2017-114766(P2017-114766)
(22)【出願日】2017年6月9日
(65)【公開番号】特開2019-3967(P2019-3967A)
(43)【公開日】2019年1月10日
【審査請求日】2020年5月14日
(73)【特許権者】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
(74)【代理人】
【識別番号】100104190
【弁理士】
【氏名又は名称】酒井 昭徳
(72)【発明者】
【氏名】小林 勇介
(72)【発明者】
【氏名】大瀬 直之
(72)【発明者】
【氏名】原田 信介
【審査官】 杉山 芳弘
(56)【参考文献】
【文献】 米国特許出願公開第2011/0169075(US,A1)
【文献】 特開2016−040844(JP,A)
【文献】 特開2009−231545(JP,A)
【文献】 特開2016−225566(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 29/78
H01L 21/336
(57)【特許請求の範囲】
【請求項1】
第1導電型の半導体基板と、
前記半導体基板のおもて面に設けられた第1導電型の第1半導体層と、
前記第1半導体層の、前記半導体基板側に対して反対側に設けられた、前記第1半導体層よりも不純物濃度の高い第1導電型の第3半導体層と、
前記第半導体層の、前記半導体基板側に対して反対側に設けられた第2導電型の第2半導体層と、
前記第2半導体層の内部に選択的に設けられた、前記第1半導体層よりも不純物濃度の高い第1導電型の第1半導体領域と、
前記第1半導体領域および前記第2半導体層を貫通して前記第半導体層に達するトレンチと、
前記トレンチの内部にゲート絶縁膜を介して設けられたゲート電極と、
前記トレンチの内部の前記ゲート電極上に設けられた層間絶縁膜と、
前記トレンチの内部の前記層間絶縁膜上に設けられ、前記トレンチの表面まで充填されたバリアメタルと、
前記第1半導体領域、前記第2半導体層および前記バリアメタルに接する第1電極と、
前記半導体基板の裏面に設けられた第2電極と、
を備え
前記第1半導体領域は、上側第1半導体領域と、前記上側第1半導体領域より幅が狭い下側第1半導体領域とからなることを特徴とする半導体装置。
【請求項2】
前記バリアメタルは、TiNまたはTiからなることを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記層間絶縁膜の厚さは、0.3μm以上であることを特徴とする請求項1または2に記載の半導体装置。
【請求項4】
前記第3半導体層の内部に選択的に設けられた、前記トレンチの底面に接する第2導電型の第2半導体領域を備えることを特徴とする請求項1〜3のいずれか一つに記載の半導体装置。
【請求項5】
前記第2半導体領域は、前記トレンチの幅方向と平行なストライプ形状を有していることを特徴とする請求項4に記載の半導体装置。
【請求項6】
第1導電型の半導体基板のおもて面に第1導電型の第1半導体層を形成する第1工程と、
前記第1半導体層の、前記半導体基板側に対して反対側に前記第1半導体層よりも不純物濃度の高い第1導電型の第3半導体層を形成する第2工程と、
前記第3半導体層の、前記半導体基板側に対して反対側に第2導電型の第2半導体層を形成する第3工程と、
前記第2半導体層の内部に選択的に、前記第1半導体層よりも不純物濃度の高い第1導電型の第1半導体領域を形成する第4工程と、
前記第1半導体領域および前記第2半導体層を貫通して前記第3半導体層に達するトレンチを形成する第5工程と、
前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第6工程と、
前記トレンチの内部の前記ゲート電極上に層間絶縁膜を形成する第7工程と、
前記トレンチの内部の前記層間絶縁膜上に、前記トレンチの表面まで充填させたバリアメタルを形成する第8工程と、
前記第1半導体領域、前記第2半導体層および前記バリアメタルに接する第1電極を形成する第9工程と、
前記半導体基板の裏面に第2電極を形成する第10工程と、
を含み、
前記第4工程では、前記第1半導体領域を、上側第1半導体領域と、前記上側第1半導体領域より幅が狭い下側第1半導体領域とに形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
この発明は、半導体装置および半導体装置の製造方法に関する。
【背景技術】
【0002】
従来、パワー半導体素子においては、素子のオン抵抗の低減を図るため、トレンチ構造を有する縦型MOSFET(Metal Oxied Semiconductor Field Effect Transistor:絶縁ゲート型電解効果トランジスタ)が作製(製造)されている。縦型MOSFETでは、チャネルが基板表面に対して平行に形成されるプレーナー構造よりも基板表面に対して垂直に形成されるトレンチ構造の方が単位面積当たりのセル密度を増やすことができるため、単位面積当たりの電流密度を増やすことができ、コスト面から有利である。
【0003】
しかしながら、縦型MOSFETにトレンチ構造を形成するとチャネルを垂直方向に形成するためにトレンチ内壁全域をゲート絶縁膜で覆う構造となり、ゲート絶縁膜のトレンチ底部の部分がドレイン電極に近づくため、ゲート絶縁膜のトレンチ底部の部分に高電界が印加されやすい。特に、ワイドバンドギャップ半導体(シリコンよりもバンドギャップが広い半導体、例えば、炭化珪素(SiC))では超高耐圧素子を作製するため、トレンチ底部のゲート絶縁膜への悪影響は、信頼性を大きく低下させる。
【0004】
このような問題を解消する方法として、ストライプ状の平面パターンを有するトレンチ構造の縦型MOSFETにおいて、トレンチとトレンチの間、トレンチと平行にストライプ状にp+型ベース領域を設ける技術が提案されている(例えば、下記特許文献1参照)。さらに、トレンチ底に、トレンチと平行にストライプ状にp+型ベース領域を設ける技術が提案されている。
【0005】
図12は、従来の炭化珪素半導体装置の構造を示す断面図である。図12に示す従来の炭化珪素半導体装置は、炭化珪素からなる半導体基体(以下、炭化珪素基体とする)100のおもて面(p型ベース層16側の面)側に一般的なトレンチゲート構造のMOSゲートを備える。炭化珪素基体(半導体チップ)100は、炭化珪素からなるn+型支持基板(以下、n+型炭化珪素基板とする)2上にn-型ドリフト層1、電流拡散領域であるn型領域15およびp型ベース層16となる各炭化珪素層を順にエピタキシャル成長させてなる。
【0006】
n型領域15には、トレンチ30の底全体を覆うように第1p+型領域3が選択的に設けられている。第1p+型領域3は、n-型ドリフト層1に達しない深さで設けられている。符号17〜22、25、28は、それぞれ第1n+型ソース領域、p+型コンタクト領域、ゲート絶縁膜、ゲート電極、層間絶縁膜、ソース電極パッド、バリアメタルおよびソース電極である。
【0007】
図12の構成の縦型MOSFETにおいて、第1p+型領域3とn型領域15とのpn接合がトレンチ30よりも深い位置にある。このため、第1p+型領域3とn型領域15との境界に電界が集中し、トレンチ30の底部の電界集中を緩和することが可能となる。
【0008】
また、トレンチ型の縦型MOSFETにおいて、トレンチの内部にゲート電極、層間絶縁膜を埋め込み、トレンチ上面を平坦にして、トレンチ上面において、層間絶縁膜とソースコンタクト領域を同じ高さにする技術がある(例えば、下記特許文献2、3参照)。
【先行技術文献】
【特許文献】
【0009】
【特許文献1】特開2009−260253号公報
【特許文献2】特開2016−040844号公報
【特許文献3】特開2008−306095号公報
【発明の概要】
【発明が解決しようとする課題】
【0010】
しかしながら、上述した従来構造では、セルピッチを4.0μmより小さくすることは困難であった。セルピッチを小さくするには、図12の隣り合うソース電極28間の距離Xまたはソース電極28とトレンチ30との間の距離Yの短縮が必要となる。
【0011】
例えば、Xを狭くすると、コンタクトホールが狭くなる。このため、ソース電極パッド22を構成するアルミニウム(Al)のカバレッジが悪化し、めっき化が困難になる。また、ソース電極28のニッケルシリサイドのカバレッジが悪化し、コンタクト抵抗が増加する。また、バリアメタル25のカバレッジが悪化し、信頼性が低下する。これらは、タングステン(W)プラグを用いることで回避することはできるが、Wは抵抗が大きいため、オン抵抗が増加する可能性がある。
【0012】
一方、Yを狭くすると、ゲート電極20とソース電極28間が狭くなる。このため、ゲート電極20を構成するポリシリコン(Poly−Si)とAlとのショートのリスクが高まり、ポリシリコンとソース電極28を構成するニッケルシリサイドとのショートのリスクも高まる。これにより、ゲート電極20とソース電極28間の絶縁不良により半導体装置の歩留まりが悪化する可能性がある。
【0013】
この発明は、上述した従来技術による問題点を解消するため、オン抵抗を増加させることなく、セルピッチを4.0μmより小さくでき、信頼性が高い半導体装置および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【0014】
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第1導電型の半導体基板のおもて面に第1導電型の第1半導体層が設けられる。前記第1半導体層の、前記半導体基板側に対して反対側に、前記第1半導体層よりも不純物濃度の高い第1導電型の第3半導体層が設けられる。前記第半導体層の、前記半導体基板側に対して反対側に第2導電型の第2半導体層が設けられる。前記第2半導体層の内部に選択的に、前記第1半導体層よりも不純物濃度の高い第1導電型の第1半導体領域が設けられる。前記第1半導体領域および前記第2半導体層を貫通して前記第半導体層に達するトレンチが設けられる。前記トレンチの内部にゲート絶縁膜を介してゲート電極が設けられる。前記トレンチの内部の前記ゲート電極上に層間絶縁膜が設けられる。前記トレンチの内部の前記層間絶縁膜上に、前記トレンチの表面まで充填されたバリアメタルが設けられる。前記第1半導体領域、前記第2半導体層および前記バリアメタルに接する第1電極が設けられる。前記半導体基板の裏面に第2電極が設けられる。前記第1半導体領域は、上側第1半導体領域と、前記上側第1半導体領域より幅が狭い下側第1半導体領域とからなる。
【0016】
また、この発明にかかる半導体装置は、上述した発明において、前記バリアメタルは、TiNまたはTiからなることを特徴とする。
【0017】
また、この発明にかかる半導体装置は、上述した発明において、前記層間絶縁膜の厚さは、0.3μm以上であることを特徴とする。
【0018】
また、この発明にかかる半導体装置は、上述した発明において、前記第半導体層の内部に選択的に設けられた、前記トレンチの底面に接する第2導電型の第2半導体領域を備えることを特徴とする。
【0019】
また、この発明にかかる半導体装置は、上述した発明において、前記第2半導体領域は、前記トレンチの幅方向と平行なストライプ形状を有していることを特徴とする。
【0020】
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、次の特徴を有する。まず、第1導電型の半導体基板のおもて面に第1導電型の第1半導体層を形成する第1工程を行う。次に、前記第1半導体層の、前記半導体基板側に対して反対側に前記第1半導体層よりも不純物濃度の高い第1導電型の第3半導体層を形成する第2工程を行う。次に、前記第3半導体層の、前記半導体基板側に対して反対側に第2導電型の第2半導体層を形成する第3工程を行う。次に、前記第2半導体層の内部に選択的に、前記第1半導体層よりも不純物濃度の高い第1導電型の第1半導体領域を形成する第工程を行う。次に、前記第1半導体領域および前記第2半導体層を貫通して前記第半導体層に達するトレンチを形成する第工程を行う。次に、前記トレンチの内部にゲート絶縁膜を介してゲート電極を形成する第工程を行う。次に、前記トレンチの内部の前記ゲート電極上に層間絶縁膜を形成する第工程を行う。次に、前記トレンチの内部の前記層間絶縁膜上に、前記トレンチの表面まで充填させたバリアメタルを形成する第工程を行う。次に、前記第1半導体領域、前記第2半導体層および前記バリアメタルに接する第1電極を形成する第工程を行う。次に、前記半導体基板の裏面に第2電極を形成する第10工程を行う。前記第4工程では、前記第1半導体領域を、上側第1半導体領域と、前記上側第1半導体領域より幅が狭い下側第1半導体領域とに形成する。
【0021】
上述した発明によれば、トレンチ内にゲート電極、層間絶縁膜、バリアメタルが埋め込まれている。これにより、トレンチの長さで層間絶縁膜の厚さを調節でき、セルピッチを縮小しても、ゲート電極とソース電極との絶縁を担保できる。このため、ゲート電極とソース電極間の絶縁不良により半導体装置の歩留まりの悪化を解消できる。また、半導体基体の表面が平らになるため、めっき化が容易になり、ニッケルシリサイドのカバレッジもよくなる。さらに、第1n+型ソース領域(第1導電型の第1半導体領域)とニッケルシリサイドとの接触面積が増加して、コンタクト抵抗は低減する。このため、セルピッチを4.0μm以下、例えば1.5μmとしても、タングステンプラグを用いる必要はなく、オン抵抗が増加することがない。
【0022】
また、ソース領域として、第1n+型ソース領域および第2n+型ソース領域を設け、第1n+型ソース領域にPまたはAsを注入することにより形成し、第2n+型ソース領域にN2を注入することにより形成する。これにより、ソース領域を深くすることができ、トレンチの長さを長くできる。このため、トレンチ内にゲート電極、層間絶縁膜、バリアメタルを埋め込むことができる。
【発明の効果】
【0023】
本発明にかかる半導体装置および半導体装置の製造方法によれば、オン抵抗を増加させることなく、セルピッチを4.0μmより小さくでき、信頼性が高いという効果を奏する。
【図面の簡単な説明】
【0024】
図1】実施の形態1にかかる炭化珪素半導体装置の構造を示す断面図である。
図2】実施の形態1にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である(その1)。
図3】実施の形態1にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である(その2)。
図4A】実施の形態1にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である(その3A)。
図4B】実施の形態1にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である(その3B)。
図5】実施の形態1にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である(その4)。
図6】実施の形態1にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である(その5)。
図7A】実施の形態2にかかる炭化珪素半導体装置の構造を示す図8のX−X’部分の断面図である。
図7B】実施の形態2にかかる炭化珪素半導体装置の構造を示す図8のY−Y’部分の断面図である。
図7C】実施の形態2にかかる炭化珪素半導体装置の構造を示す図8のZ−Z’部分の断面図である。
図8】実施の形態2にかかる炭化珪素半導体装置の構造を示す図7のa−a’部分の上面図である。
図9A】実施の形態2にかかる炭化珪素半導体装置の製造途中の状態を示す図8のX−X’部分の断面図である(その1A)。
図9B】実施の形態2にかかる炭化珪素半導体装置の製造途中の状態を示す図8のY−Y’部分の断面図である(その1B)。
図10A】実施の形態2にかかる炭化珪素半導体装置の製造途中の状態を示す図8のX−X’部分の断面図である(その2A)。
図10B】実施の形態2にかかる炭化珪素半導体装置の製造途中の状態を示す図8のY−Y’部分の断面図である(その2B)。
図10C】実施の形態2にかかる炭化珪素半導体装置の製造途中の状態を示す図8のZ−Z’部分の断面図である(その2C)。
図11】実施例の炭化珪素半導体装置のセルピッチとオン抵抗の関係を示すグラフである。
図12】従来の炭化珪素半導体装置の構造を示す断面図である。
【発明を実施するための形態】
【0025】
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、nまたはpを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、nやpに付す+および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
【0026】
(実施の形態1)
本発明にかかる半導体装置は、シリコンよりもバンドギャップが広い半導体(以下、ワイドバンドギャップ半導体とする)を用いて構成される。ここでは、ワイドバンドギャップ半導体として例えば炭化珪素(SiC)を用いた半導体装置(炭化珪素半導体装置)の構造を例に説明する。図1は、実施の形態1にかかる炭化珪素半導体装置の構造を示す断面図である。図1には、2つの単位セル(素子の機能単位)のみを示し、これらに隣接する他の単位セルを図示省略する(図7A図7Cにおいても同様)。図1に示す実施の形態1にかかる炭化珪素半導体装置は、炭化珪素からなる半導体基体(炭化珪素基体:半導体チップ)100のおもて面(p型ベース層16側の面)側にMOSゲートを備えたMOSFETである。
【0027】
炭化珪素基体100は、炭化珪素からなるn+型支持基板(n+型炭化珪素基板:第1導電型の半導体基板)2上にn-型ドリフト層(第1導電型の第1半導体層)1およびp型ベース層(第2導電型の第2半導体層)16となる各炭化珪素層を順にエピタキシャル成長させてなる。MOSゲートは、p型ベース層16と、第1n+型ソース領域(第1導電型の第1半導体領域)17、第2n+型ソース領域(第1導電型の第1半導体領域)24、p+型コンタクト領域18、トレンチ30、ゲート絶縁膜19およびゲート電極20で構成される。具体的には、n-型ドリフト層1のソース側(ソース電極28側)の表面層には、p型ベース層16に接するようにn型領域15が設けられている。n型領域15は、キャリアの広がり抵抗を低減させる、いわゆる電流拡散層(Current Spreading Layer:CSL)である。このn型領域15は、例えば、基体おもて面(炭化珪素基体100のおもて面)に平行な方向(以下、横方向とする)に一様に設けられている。
【0028】
n型領域15の内部には、第1p+型領域3および第2p+型領域4(不図示)が選択的に設けられている。第1p+型領域3は、後述するトレンチ30の底面に接するように設けられている。第1p+型領域3は、p型ベース層16とn型領域15との界面よりもドレイン側に深い位置から、n型領域15とn-型ドリフト層1との界面に達しない深さで設けられている。第1p+型領域3を設けることで、トレンチ30の底面付近に、第1p+型領域3とn型領域15との間のpn接合を形成することができる。第1p+型領域3は、例えばアルミニウムがドーピングされ、p型ベース層16よりも不純物濃度が高い。
【0029】
また、第1p+型領域3の幅は、トレンチ30の幅と同じかそれよりも広い。第1p+型領域3の一部をトレンチ側に延在させることで第1p+型領域3同士を接続した構造となっていてもよい。その理由は、第1p+型領域3とn型領域15の接合部分でアバランシェ降伏が起こったときに発生するホールを効率よくソース電極28に退避させることでゲート絶縁膜19への負担を軽減し信頼性をあげるためである。
【0030】
また、第2p+型領域4はn型領域15の表面層に部分的に設けられ、底が第1p+型領域3と接触している(図4B参照)。また、第2p+型領域4は、トレンチ30の側壁と接触する(実施の形態2の図7C参照)。第2p+型領域4は、例えばアルミニウムがドーピングされ、p型ベース層16よりも不純物濃度が高い。
【0031】
p型ベース層16の内部には、互いに接するようにn+型ソース領域およびp+型コンタクト領域18がそれぞれ選択的に設けられている。n+型ソース領域は、互いに接する第1n+型ソース領域17と第2n+型ソース領域24からなる。第1n+型ソース領域17は、p型ベース層16の表面層に設けられている。第2n+型ソース領域24は、第1n+型ソース領域17よりもドレイン側に深い位置に設けられ、第2n+型ソース領域24の幅は第1n+型ソース領域17の幅より狭い。p+型コンタクト領域18の深さは、例えば第2n+型ソース領域24と同じ深さでも良いし、より深くてもよい。
【0032】
第1n+型ソース領域17は、第2n+型ソース領域24より低不純物濃度であり、不純物の種類が異なる。例えば、第1n+型ソース領域17には、リン(P)またはヒ素(As)が注入され、第2n+型ソース領域24には、窒素(N2)が注入される。第1n+型ソース領域17と第2n+型ソース領域24を設けることで、ソース領域を深くすることができる。これにより、トレンチ30を深くすることができる。
【0033】
トレンチ30は、基体おもて面から第1n+型ソース領域17、第2n+型ソース領域24およびp型ベース層16を貫通してn型領域15および第1p+型領域3に達する。トレンチ30の内部には、トレンチ30の側壁に沿ってゲート絶縁膜19が設けられ、ゲート絶縁膜19の内側にゲート電極20が設けられている。ゲート電極20は、図示省略する部分でゲートパッド(不図示)に電気的に接続されている。
【0034】
トレンチ30の内部の、ゲート電極20よりドレイン側に浅い位置(ゲート電極20より上側)に、例えば二酸化珪素(SiO2)からなる層間絶縁膜21が設けられている。層間絶縁膜21の厚さは、0.3μm以上が好ましい。層間絶縁膜21をこの厚さ以上にすることでゲート電極20とソース電極28とを絶縁することができる。また、トレンチ30の内部の、層間絶縁膜21よりドレイン側に浅い位置(層間絶縁膜21より上側)に、ソース電極28からゲート電極20側への金属原子、例えばニッケル(Ni)の拡散を防止するバリアメタル25が設けられている。バリアメタル25は、例えば、窒化チタン(TiN)やTiで形成される。
【0035】
トレンチ30内に層間絶縁膜21およびバリアメタル25を埋め込むことにより、炭化珪素基体100のおもて面を平坦にすることができる。このおもて面全面にNi膜26およびTi膜27がこの順番で設けられている。Ni膜26およびTi膜27はソース電極(第1電極)28を構成し、n+型ソース領域17およびp+型コンタクト領域18に接するとともに、層間絶縁膜21によってゲート電極20と電気的に絶縁されている。ソース電極28上には、例えばAl−Siからなるソース電極パッド22が設けられている。炭化珪素基体100の裏面(n+型ドレイン領域となるn+型炭化珪素基板1の裏面)には、図示しないドレイン電極(第2電極)が設けられている。
【0036】
(実施の形態1にかかる炭化珪素半導体装置の製造方法)
次に、実施の形態1にかかる炭化珪素半導体装置の製造方法について説明する。図2図6は、実施の形態1にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。まず、n+型ドレイン領域となるn+型炭化珪素基板2を用意する。例えば、n+型炭化珪素基板2として、不純物濃度が1×1018〜1×1020/cm3であり、厚さが100μm〜700μmのn+型炭化珪素基板2を用意する。
【0037】
次に、n+型炭化珪素基板2のおもて面に、上述したn-型ドリフト層1をエピタキシャル成長させる。例えば、n-型ドリフト層1を形成するためのエピタキシャル成長の条件を、n-型ドリフト層1の不純物濃度が3×1015〜5×1016/cm3、膜厚が5μm〜40μm程度となるように設定してもよい。ここまでの状態が図2に記載される。
【0038】
次に、フォトリソグラフィおよびp型不純物、例えばAlのイオン注入により、n-型ドリフト層1の表面層に第1p+型領域3を選択的に形成する。例えば、第1p+型領域3を形成するためのイオン注入時のドーズ量を、不純物濃度が1×1017〜1×1019/cm3、深さが0.1μm〜1.0μm、幅が0.5μm〜2.0μmとなるように設定してもよい。
【0039】
次に、フォトリソグラフィおよびn型不純物、例えばN2のイオン注入により、n-型ドリフト層1の表面層に下側n型領域15aを選択的に形成する。下側n型領域15aは、n型領域15の一部になる。例えば、下側n型領域15aを形成するためのイオン注入時のドーズ量を、不純物濃度が1×1016〜1×1018/cm3、深さが0.1μm〜1.5μmとなるように設定してもよい。ここまでの状態が図3に記載される。
【0040】
次に、第1p+型領域3および下側n型領域15aの上に、n型領域をエピタキシャル成長させる。例えば、このn型領域を形成するためのエピタキシャル成長の条件を、n型領域の不純物濃度が3×1016〜5×1016/cm3、厚さが0.3μm〜0.6μmとなるように設定してもよい。このn型領域は後述するイオン注入により形成し、n型領域15の一部となる。
【0041】
次に、フォトリソグラフィおよびp型不純物、例えばAlのイオン注入により、n型領域の表面層に第2p+型領域4を選択的に形成する。例えば、第2p+型領域4を形成するためのイオン注入時のドーズ量を、不純物濃度が1×1017〜1×1019/cm3、深さが0.1μm〜1.0μm、幅が0.5μm〜2.0μmとなるように設定してもよい。
【0042】
次に、フォトリソグラフィおよびn型不純物、例えばN2のイオン注入により、n型領域の表面層に上側n型領域15bを選択的に形成する。例えば、上側n型領域15bを形成するためのイオン注入時のドーズ量を、不純物濃度が1×1016〜1×1018/cm3、深さが0.1μm〜1.5μmとなるように設定してもよい。下側n型領域15aと上側n型領域15bとを合わせて、n型領域15となる。ここまでの状態が図4Aおよび図4Bに記載される。図4Aおよび図4Bは、同じ製造途中の状態で奥行きが異なる断面図である。
【0043】
次に、第2p+型領域4およびn型領域15の上に、p型ベース層16をエピタキシャル成長させる。例えば、このp型ベース層16を形成するためのエピタキシャル成長の条件を、p型ベース層16の不純物濃度が5×1016〜1×1018/cm3、厚さが0.7μm〜2.1μmとなるように設定してもよい。
【0044】
次に、フォトリソグラフィおよびn型不純物、例えばN2のイオン注入により、p型ベース層16の表面層に第2n+型ソース領域24を選択的に形成する。例えば、第2n+型ソース領域24を形成するためのイオン注入時のドーズ量を、不純物濃度が1×1017〜1×1019/cm3、深さが0.6μm〜1.1μm、幅が0.5μm〜1.5μmとなるように設定してもよい。
【0045】
次に、フォトリソグラフィおよびn型不純物、例えばPのイオン注入により、p型ベース層16の表面層に第1n+型ソース領域17を選択的に形成する。例えば、第1n+型ソース領域17を形成するためのイオン注入時のドーズ量を、不純物濃度が1×1018〜1×1020/cm3、深さが0.3μm〜0.6μmとなるように設定してもよい。
【0046】
次に、フォトリソグラフィおよびp型不純物、例えばAlのイオン注入により、p型ベース層16の表面層にp+型コンタクト領域18を選択的に形成する。例えば、p+型コンタクト領域18を形成するためのイオン注入時のドーズ量を、不純物濃度が1×1018〜1×1020/cm3、深さが0.3μm〜0.6μmとなるように設定してもよい。ここまでの状態が図5に記載される。
【0047】
次に、炭化珪素基体100の表面荒れを低減するために、炭化珪素基体100の表面にカーボンキャップと呼ばれるカーボンコート層を形成し、活性化アニールを施す。次に、カーボンキャップを除去し、フォトリソグラフィおよびエッチングにより、第1n+型ソース領域17、第2n+型ソース領域24およびp型ベース層16を貫通して、n型領域15および第1p+型領域3に達するトレンチ30を形成する。また、トレンチエッチング後に、トレンチ30のダメージを除去するための等方性エッチングや、トレンチ30の底部およびトレンチ30の開口部の角を丸めるための水素アニールを施してもよい。等方性エッチングと水素アニールはどちらか一方のみを行ってもよい。また、等方性エッチングを行った後に水素アニールを行ってもよい。
【0048】
次に、トレンチ30の内壁に沿ってゲート絶縁膜19を形成する。このゲート絶縁膜19は、酸素雰囲気中において1200℃程度の温度の熱処理によって熱酸化によって形成してもよい。また、このゲート絶縁膜19は高温酸化(High Temperature Oxide:HTO)等のような化学反応によって堆積する方法で形成してもよい。ゲート絶縁膜19形成後に水素あるいは水蒸気を含んだ雰囲気でPOA(Post Oxidation Annealing)を実施してもよい。次に、トレンチ30に埋め込むように例えばポリシリコンを堆積しエッチングすることで、トレンチ30の内部にゲート電極20となるポリシリコンを残す。その際、エッチバックしてポリシリコンを炭化珪素基体100の表面より内側に残すようにエッチングする。
【0049】
次に、トレンチ30内部のポリシリコンの上に埋め込むように例えばSiO2を堆積しエッチングすることで、トレンチ30の内部に層間絶縁膜21となるSiO2を残す。その際、エッチバックしてSiO2を炭化珪素基体100の表面まで残すようにエッチングしてもよい。また、エッチバックの代わりに、CMP(化学機械研磨:Chemical Mechanical Polishing)加工を用いてもよく、レジストを厚く積むことによりエッチングで形成してもよい。次に、層間絶縁膜21を炭化珪素基体100の表面から、所定の深さ、例えば0.1μm以内ドライエッチングする。ここまでの状態が図6に記載される。
【0050】
次に、トレンチ30内部の層間絶縁膜21の上に埋め込むようにバリアメタル25として、例えばTiNを堆積し、CMP加工により炭化珪素基体100の表面まで残す。次に、炭化珪素基体100のおもて面側に、例えばスパッタ法でNi膜26を形成する。次に、例えば800℃〜1000℃のシンタリング(熱処理)により炭化珪素半導体部(第1n+型ソース領域17およびp+型コンタクト領域18)とNi膜26とを反応させてニッケルシリサイド膜を形成することで、炭化珪素半導体部とのオーミックコンタクトを形成する。
【0051】
次に、ニッケルシリサイド膜上に、ソース電極として、Ti膜27を形成して、Al−Si膜のソース電極パッド22を形成する。例えば、スパッタ法によりTi膜27を形成して、Ti膜27上部へスパッタ法により、Al−Si膜を形成する。
【0052】
次に、n+型炭化珪素基板2の裏面に、ドレイン電極のコンタクト部にスパッタ蒸着などを用いてニッケル(Ni)膜、チタン(Ti)膜などの金属膜を形成する。この金属膜は、Ni膜、Ti膜を複数組み合わせて積層してもよい。その後、金属膜がシリサイド化してオーミックコンタクトを形成するように、高速熱処理(RTA:Rapid Thermal Annealing)などのアニールを施す。その後、例えばTi膜、Ni膜、金(Au)を順に積層した積層膜などの厚い膜を電子ビーム(EB:Electron Beam)蒸着などで形成し、ドレイン電極を形成する。このようにして、図1に示すMOSFETが完成する。
【0053】
以上、説明したように、実施の形態1によれば、トレンチ内にゲート電極、層間絶縁膜、バリアメタルが埋め込まれている。これにより、トレンチの長さで層間絶縁膜の厚さを調節でき、セルピッチを縮小しても、ゲート電極とソース電極との絶縁を担保できる。このため、ゲート電極とソース電極間の絶縁不良による半導体装置の歩留まりの悪化を解消できる。また、半導体基体の表面が平らになるため、めっき化が容易になり、ニッケルシリサイドのカバレッジもよくなる。さらに、第1n+型ソース領域とニッケルシリサイドとの接触面積が増加して、コンタクト抵抗は低減する。このため、セルピッチを4.0μm以下、例えば1.5μmとしても、タングステンプラグを用いる必要はなく、オン抵抗が増加することがない。
【0054】
また、実施の形態1では、ソース領域として、第1n+型ソース領域および第2n+型ソース領域を設け、第1n+型ソース領域にPまたはAsを注入することにより形成し、第2n+型ソース領域にN2を注入することにより形成する。これにより、ソース領域を深くすることができ、トレンチの長さを長くできる。このため、トレンチ内にゲート電極、層間絶縁膜、バリアメタルを埋め込むことができる。
【0055】
(実施の形態2)
次に、実施の形態2にかかる炭化珪素半導体装置の構造について説明する。図7A図7Cは、実施の形態2にかかる炭化珪素半導体装置の構造を示す断面図である。図8は、実施の形態2にかかる炭化珪素半導体装置の構造を示す図7A図7Cのa−a’部分の上面図である。ここで、図7Aは、図8のX−X’部分の断面図であり、図7Bは、図8のY−Y’部分の断面図であり、図7Cは、図8のZ−Z’部分の断面図である。
【0056】
実施の形態2にかかる炭化珪素半導体装置が実施の形態1にかかる炭化珪素半導体装置と異なる点は、n型領域15内の第1p+型領域3と第2p+型領域4の位置と形状である。
【0057】
第1p+型領域3は、図7Aに示すように、n-型ドリフト層1とトレンチ30の底と接するように設けられている。また、図8に示すように、第1p+型領域3は、トレンチ30の幅方向に、ストライプ状の形状を有している。また、図7Cに示すように、第2p+型領域4は、トレンチ30間の第1p+型領域3の上側(ソース電極側)に選択的に設けられている。第1p+型領域3をトレンチ30の幅方向にストライプ状に設けることで、第2p+型領域4およびトレンチ30と第1p+型領域3で合わせずれが生じることを防ぐことができる。
【0058】
(実施の形態2にかかる炭化珪素半導体装置の製造方法)
次に、実施の形態2にかかる炭化珪素半導体装置の製造方法について説明する。図9A図10Cは、実施の形態2にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。実施の形態2にかかる炭化珪素半導体装置の製造方法は、例えば、実施の形態1にかかる炭化珪素半導体装置の製造方法と第1p+型領域3および第2p+型領域4の形成方法が異なる。具体的には、まず、実施の形態1と同様に、n+型炭化珪素基板2を用意し、n-型ドリフト層1をエピタキシャル成長させる工程までの工程を順に行う(図2参照)。
【0059】
次に、n-型ドリフト層1の上に、下側n型領域15aをエピタキシャル成長させる。例えば、この下側n型領域15aを形成するためのエピタキシャル成長の条件を、下側n型領域15aの不純物濃度が1×1016〜1×1018/cm3、厚さが0.1μm〜1.5μmとなるように設定してもよい。
【0060】
次に、フォトリソグラフィおよびp型不純物、例えばAlのイオン注入により、下側n型領域15aの表面層にストライプ状の第1p+型領域3を選択的に形成する。例えば、第1p+型領域3を形成するためのイオン注入時のドーズ量を、不純物濃度が1×1017〜1×1019/cm3、深さが0.1μm〜1.5μm、幅が0.5μm〜2.0μmとなるように設定してもよい。ここまでの状態が図9A図9Bに記載される。図9Aは、図8のX−X’部分の断面図であり、図9Bは、図8のY−Y’部分の断面図である。
【0061】
次に、下側n型領域15aおよび第1p+型領域3の上に、上側n型領域15bをエピタキシャル成長させる。例えば、この上側n型領域15bを形成するためのエピタキシャル成長の条件を、上側n型領域15bの不純物濃度が1×1016〜1×1018/cm3、厚さが0.3μm〜0.6μmとなるように設定してもよい。下側n型領域15aと上側n型領域15bを合わせて、n型領域15となる。
【0062】
次に、フォトリソグラフィおよびp型不純物、例えばAlのイオン注入により、上側n型領域15bの表面層に第2p+型領域4を選択的に形成する。例えば、第2p+型領域3を形成するためのイオン注入時のドーズ量を、不純物濃度が1×1017〜1×1019/cm3、深さが0.1μm〜1.0μm、幅0.5μm〜2.0μmとなるように設定してもよい。ここまでの状態が図10A〜10Cに記載される。図10Aは、図8のX−X’部分の断面図であり、図10Bは、図8のY−Y’部分の断面図であり、図10Cは、図8のZ−Z’部分の断面図である。
【0063】
その後、実施の形態1と同様に、p型ベース層16をエピタキシャル成長させる工程以降の工程を順に行うことで、図7A図7Cに示すMOSFETが完成する。
【0064】
以上、説明したように、実施の形態2によれば、実施の形態1と同様の効果を得ることができる。さらに、実施の形態2では、第1p+型領域がトレンチの幅方向にストライプ状に設けられている。これにより、第1p+型領域とトレンチの位置合わせずれが生じることを防ぐことができる。このため、位置合わせのため、第1p+型領域を大きく形成する必要がないため、半導体装置のセルピッチを縮小させることができる。
【0065】
図11は、実施の形態1、2にかかる炭化珪素半導体装置のセルピッチとオン抵抗の関係を示すグラフである。図11は、n+型炭化珪素基板2の厚さを150μm、ドレイン電流密度Jcを300A/cm2とし、順方向電圧Vthを5Vにしてシミュレーションした結果である。横軸は、炭化珪素半導体装置のセルピッチを示し単位はμmであり、縦軸は、単位活性面積当たりのオン抵抗(RonA)を示し、単位はmΩcm2である。図11によると、従来技術で実現可能なセルピッチ4μm以上の場合、および本発明により実現可能となるセルピッチ4μmより小さい場合に、セルピッチが縮小するにつれてオン抵抗が減少することが分かる。本発明により、セルピッチ4μmより小さい炭化珪素半導体装置を提供できるため、オン抵抗がより少ない炭化珪素半導体装置を提供できる。
【0066】
以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、上述した各実施の形態では、MOSFETを例に説明しているが、これに限らず、所定のゲート閾値電圧に基づいてゲート駆動制御されることで電流を導通および遮断する種々な炭化珪素半導体装置にも広く適用可能である。ゲート駆動制御される炭化珪素半導体装置として、例えばIGBT(Insulated Gate Bipolar Transistor:絶縁ゲート型バイポーラトランジスタ)などが挙げられる。また、上述した各実施の形態では、ワイドバンドギャップ半導体として炭化珪素を用いた場合を例に説明しているが、炭化珪素以外の例えば窒化ガリウム(GaN)などのワイドバンドギャップ半導体にも適用可能である。また、各実施の形態では第1導電型をn型とし、第2導電型をp型としたが、本発明は第1導電型をp型とし、第2導電型をn型としても同様に成り立つ。
【産業上の利用可能性】
【0067】
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置や種々の産業用機械などの電源装置などに使用されるパワー半導体装置に有用であり、特にトレンチゲート構造の炭化珪素半導体装置に適している。
【符号の説明】
【0068】
1 n-型ドリフト層
2 n+型炭化珪素基板
3 第1p+型領域
4 第2p+型領域
15 n型領域
15a 下側n型領域
15b 上側n型領域
16 p型ベース層
17 第1n+型ソース領域
18 p+型コンタクト領域
19 ゲート絶縁膜
20 ゲート電極
21 層間絶縁膜
22 ソース電極パッド
24 第2n+型ソース領域
25 バリアメタル
26 Ni膜
27 Ti膜
28 ソース電極
30 トレンチ
100 炭化珪素基体
図1
図2
図3
図4A
図4B
図5
図6
図7A
図7B
図7C
図8
図9A
図9B
図10A
図10B
図10C
図11
図12