特許第6950380号(P6950380)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

知財求人 - 知財ポータルサイト「IP Force」

▶ 富士電機株式会社の特許一覧
<>
  • 特許6950380-半導体集積回路 図000002
  • 特許6950380-半導体集積回路 図000003
  • 特許6950380-半導体集積回路 図000004
  • 特許6950380-半導体集積回路 図000005
  • 特許6950380-半導体集積回路 図000006
  • 特許6950380-半導体集積回路 図000007
  • 特許6950380-半導体集積回路 図000008
  • 特許6950380-半導体集積回路 図000009
  • 特許6950380-半導体集積回路 図000010
  • 特許6950380-半導体集積回路 図000011
< >
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6950380
(24)【登録日】2021年9月28日
(45)【発行日】2021年10月13日
(54)【発明の名称】半導体集積回路
(51)【国際特許分類】
   H02M 1/08 20060101AFI20210930BHJP
   H03K 17/08 20060101ALI20210930BHJP
   H03K 17/687 20060101ALI20210930BHJP
   H01L 21/822 20060101ALI20210930BHJP
   H01L 27/04 20060101ALI20210930BHJP
   H01L 27/088 20060101ALI20210930BHJP
   H01L 27/06 20060101ALI20210930BHJP
【FI】
   H02M1/08 AZAB
   H03K17/08 C
   H03K17/687 F
   H01L27/04 H
   H01L27/088 331E
   H01L27/06 311B
【請求項の数】6
【全頁数】18
(21)【出願番号】特願2017-170520(P2017-170520)
(22)【出願日】2017年9月5日
(65)【公開番号】特開2019-47682(P2019-47682A)
(43)【公開日】2019年3月22日
【審査請求日】2020年8月13日
(73)【特許権者】
【識別番号】000005234
【氏名又は名称】富士電機株式会社
(74)【代理人】
【識別番号】100105854
【弁理士】
【氏名又は名称】廣瀬 一
(74)【代理人】
【識別番号】100103850
【弁理士】
【氏名又は名称】田中 秀▲てつ▼
(72)【発明者】
【氏名】山路 将晴
【審査官】 土井 悠生
(56)【参考文献】
【文献】 国際公開第2013/005443(WO,A1)
【文献】 特開平07−111446(JP,A)
【文献】 特開2012−009694(JP,A)
【文献】 特開2009−021622(JP,A)
【文献】 特開2011−124397(JP,A)
【文献】 特開2012−004460(JP,A)
【文献】 米国特許出願公開第2011/0181344(US,A1)
【文献】 特開2008−172201(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H02M 1/00−1/44
H03K 17/00−17/70
H01L 21/822
H01L 21/8232−21/8238
H01L 21/8249
H01L 27/04
H01L 27/06
H01L 27/07
H01L 27/085−27/092
H01L 27/118
(57)【特許請求の範囲】
【請求項1】
スイッチング素子の制御端子を駆動する半導体集積回路であって、
正電圧源から供給される正電圧と、負電圧源から供給される負電圧とを交互に前記制御端子に印加することにより前記スイッチング素子をオン・オフする駆動回路と、
前記駆動回路が設けられた半導体チップに内蔵され、前記負電圧源にアノードが接続され、且つ前記制御端子にカソードが接続された負電圧クランプダイオード
とを備え
前記半導体チップが、
第1導電型の半導体基板の上部に設けられた第2導電型のオフセット領域と、
前記オフセット領域の上部に設けられ、前記オフセット領域よりも高不純物密度の第2導電型のアノード領域と、
前記半導体基板の上部に設けられ、前記半導体基板よりも高不純物密度の第1導電型のカソード領域
とを備え、前記負電圧クランプダイオードが前記アノード領域及び前記カソード領域を有し、
前記半導体チップが、前記半導体基板の上部に、前記カソード領域に接して設けられ、前記カソード領域と表面配線で短絡する第2導電型の表面短絡領域を更に備え、
前記アノード領域をエミッタ領域、前記カソード領域をベース領域、前記表面短絡領域をコレクタ領域とする寄生バイポーラトランジスタが形成されていることを特徴とする半導体集積回路。
【請求項2】
スイッチング素子の制御端子を駆動する半導体集積回路であって、
正電圧源から供給される正電圧と、前記スイッチング素子の低位電極端子の電位とを交互に前記制御端子に印加することにより前記スイッチング素子をオン・オフする駆動回路と、
前記駆動回路が設けられた半導体チップに内蔵され、前記低位電極端子にアノードが接続され、且つ前記制御端子にカソードが接続された負電圧クランプダイオード
とを備え
前記半導体チップが、
第1導電型の半導体基板の上部に設けられた第2導電型のオフセット領域と、
前記オフセット領域の上部に設けられ、前記オフセット領域よりも高不純物密度の第2導電型のアノード領域と、
前記半導体基板の上部に設けられ、前記半導体基板よりも高不純物密度の第1導電型のカソード領域
とを備え、前記負電圧クランプダイオードが前記アノード領域及び前記カソード領域を有し、
前記半導体チップが、前記半導体基板の上部に、前記カソード領域に接して設けられ、前記カソード領域と表面配線で短絡する第2導電型の表面短絡領域を更に備え、
前記アノード領域をエミッタ領域、前記カソード領域をベース領域、前記表面短絡領域をコレクタ領域とする寄生バイポーラトランジスタが形成されていることを特徴とする半導体集積回路。
【請求項3】
前記負電圧クランプダイオードが前記負電圧源の電圧以下でクランプすることを特徴とする請求項1に記載の半導体集積回路。
【請求項4】
前記負電圧クランプダイオードがゲート駆動電圧以上の逆耐圧特性を有することを特徴とする請求項1〜3のいずれか1項に記載の半導体集積回路。
【請求項5】
前記負電圧クランプダイオードがゲート抵抗を介さずに前記制御端子に接続されていることを特徴とする請求項1〜4のいずれか1項に記載の半導体集積回路。
【請求項6】
前記駆動回路が、
第1能動素子と、
前記第1能動素子と直列に接続された第2能動素子
とを備え、
前記アノード領域が、前記第2能動素子のバックゲート領域と兼用されることを特徴とする請求項1〜5のいずれか1項に記載の半導体集積回路。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、スイッチング素子のゲートを駆動する半導体集積回路に関する。
【背景技術】
【0002】
スイッチング素子のゲートを駆動するゲート駆動回路において、スイッチング素子のゲートに正・負電圧を印加してオン・オフを行うことが知られている。高速でスイッチングするパワーMOSFET(以下において「MOSFET」という。)の場合、スイッチング時の寄生発振を抑制するためのゲート抵抗がゲート駆動回路の出力とMOSFETのゲート間に接続されている。MOSFETのゲート・ドレイン間及びゲート・ソース間の寄生容量とdV/dtノイズによる変位電流とゲート抵抗によるMOSFETのゲート・ソース間の電位上昇が生じることを利用し、MOSFETのゲートが誤オンするのを防止している。MOSFETのゲートに負電圧を印加することで、ゲート電位の上昇による誤動作を抑制する。ゲートに負電圧を印加するためには、負電圧源が必要である。
【0003】
特許文献1では、ゲート駆動回路の出力とMOSFETのゲート間にターンオン用のゲート抵抗と、ターンオフ用のゲート抵抗及びダイオードとを並列接続し、スイッチング時のゲート電圧上昇を抑制し、スイッチング時の誤動作を防止する。また、MOSFETのゲート・ソース間にコンデンサを接続することで、ゲート・ドレイン間の寄生容量による変位電流を減少させてゲート電圧上昇を抑制し、スイッチング時の誤動作を防止する。また、MOSFETのゲートに負電圧を印加することで、スイッチング時の誤動作を抑制している。
【0004】
しかしながら、特許文献1では、MOSFETのゲート周辺に受動素子部品を追加しているため、部品点数が増加し、プリント基板(PCB)面積の増大を招き、本来のスイッチング素子の利点である電力変換システムの小型化を妨げる。また、オフ時の負電圧印加は、誤オン防止には有効な方法だが、ゲートに定格(例えば、ゲート・ソース間電圧Vgs≧−5V)を超える負電圧ノイズが印加されやすくなるという問題がある。
【0005】
また、炭化珪素(SiC)を用いたMOSFET(以下において「SiC−MOSFET」という。)の信頼性面では、以下のような問題がある。即ち、インバータで動作させた場合にオフ状態でゲートを負電圧に引き過ぎることや、ゲートオフ時に過渡的な寄生インダクタンスや寄生容量の影響でゲート・ソース間の電位がアンダーシュートすることで、ゲート酸化膜界面にホールがトラップされる。さらにスイッチングすることで、界面で電子とホールの再結合を繰り返し、ゲート酸化膜が劣化する。その結果、SiC−MOSFETの閾値がシフトし、スイッチとしての性能が低下する。SiC−MOSFETは、シリコン(Si)を用いたMOSFETに比べ、ゲート酸化膜の欠陥(界面準位)が多く、特に負電圧のホールトラップによる閾値シフトを完全になくすのは難しい。このため、SiC−MOSFETのゲートに定格を超えた負電圧が印加されないようにする必要がある。スイッチング時のゲート電圧のアンダーシュートは、ゲート抵抗調整や寄生インダクタンス等の最小化だけで完全になくすことは困難である。
【0006】
特許文献2においては、スイッチング素子のソース端子とゲート端子の間に双方向ダイオードを接続し、ゲートを負電圧クランプする。特許文献2の双方向ダイオードは外付けのディスクリート部品であり、部品点数の増加を招き、システムコストやPCB面積の増加をもたらす。
【0007】
特許文献3においては、SiC−MOSFET等のスイッチング素子のソース端子にカソードが接続され、ゲート端子にアノードが接続されたダイオードを有し、ダイオードによる順方向電圧降下により負電圧をクランプする。特許文献3では、ダイオードをスイッチング素子内に設けるため、チップサイズの増加につながり、基板コストの高いSiCにとっては大きなコストアップにつながる。
【0008】
特許文献4においては、SiC系MISFET等のスイッチング素子のソース端子にカソードが接続され、ゲート端子にアノードが接続されたダイオードを有し、ダイオードによる順方向電圧降下により負電圧をクランプする。特許文献4のダイオードは外付けのディスクリート部品であり、部品点数の増加を招き、システムコストやPCB面積の増加をもたらす。
【0009】
特許文献5〜8では、ワイドバンドギャップ半導体デバイスのスイッチング時における誤動作を防止するために、受動素子を用いてゲート電圧を保護したり、寄生容量成分を追加したりする構成が開示されている。特許文献5〜8では、受動素子を外付けのディスクリート部品として設けるため、部品点数が増加する。
【先行技術文献】
【特許文献】
【0010】
【特許文献1】特開2015−80335号公報
【特許文献2】特開2013−207553号公報
【特許文献3】特開2015−159235号公報
【特許文献4】特開2015−126342号公報
【特許文献5】特許第4968487号公報
【特許文献6】特開2013−099123号公報
【特許文献7】特開2015−80335号公報
【特許文献8】国際公開第2010/070899号
【発明の概要】
【発明が解決しようとする課題】
【0011】
上記課題に鑑み、本発明は、部品点数を増加させずに、スイッチング素子のスイッチング時の負電圧をクランプし、スイッチング素子の特性劣化を抑制することができる半導体集積回路を提供することを目的とする。
【課題を解決するための手段】
【0012】
本発明の一態様は、スイッチング素子の制御端子を駆動する半導体集積回路であって、(a)正電圧源から供給される正電圧と、負電圧源から供給される負電圧とを交互に制御端子に印加することによりスイッチング素子をオン・オフする駆動回路と、(b)駆動回路が設けられた半導体チップに内蔵され、負電圧源にアノードが接続され、且つ制御端子にカソードが接続された負電圧クランプダイオードとを備える半導体集積回路であることを要旨とする。
【0013】
本発明の他の態様は、スイッチング素子の制御端子を駆動する半導体集積回路であって、(a)正電圧源から供給される正電圧と、スイッチング素子の低位電極端子の電位とを交互に制御端子に印加することにより前記スイッチング素子をオン・オフする駆動回路と、(b)駆動回路が設けられた半導体チップに内蔵され、低位電極端子にアノードが接続され、且つ制御端子にカソードが接続された負電圧クランプダイオードとを備える半導体集積回路であることを要旨とする。
【発明の効果】
【0014】
本発明によれば、部品点数を増加させずに、スイッチング素子のスイッチング時の負電圧をクランプし、スイッチング素子の特性劣化を抑制することができる半導体集積回路を提供することができる。
【図面の簡単な説明】
【0015】
図1】本発明の第1実施形態に係る半導体集積回路を示す回路図である。
図2】第1実施形態に係る負電圧クランプダイオードの一例を示す断面図である。
図3】第1実施形態に係る負電圧クランプダイオードの他の一例を示す断面図である。
図4】第1実施形態に係る負電圧クランプダイオードの更に他の一例を示す断面図である。
図5】第1実施形態に係る負電圧クランプダイオードによるゲートクランプ波形を示すグラフである。
図6】第1実施形態に係る負電圧クランプダイオードによるゲートクランプ波形を示すグラフである。
図7図7(a)は、第1実施形態に係るスイッチング素子のターンオフ時におけるゲート・ソース間電圧波形を示すグラフであり、図7(b)は、比較例に係るスイッチング素子のターンオフ時におけるゲート・ソース間電圧波形を示すグラフである。
図8】本発明の第2実施形態に係る負電圧クランプダイオードの平面図である。
図9図8のA−A方向から見た断面図である。
図10】本発明の第3実施形態に係る半導体集積回路を示す回路図である。
【発明を実施するための形態】
【0016】
以下において、図面を参照して本発明の第1〜第3実施形態を説明する。以下の説明で参照する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【0017】
本発明の第1〜第3実施形態において、第1導電型がn型、第2導電型がp型の場合について例示的に説明するが、導電型を逆の関係に選択して、第1導電型をp型、第2導電型をn型としても構わない。また、本発明の第1実施形態及び添付図面においては、「n」や「p」に上付き文字で付す「+」及び「−」は、「+」及び「−」の付記されていない半導体領域に比してそれぞれ相対的に不純物密度が高い又は低い半導体領域であることを意味する。更に、以下の説明で「第1導電型」及び「第2導電型」の限定を加えた部材や領域は、特に明示の限定がなくても半導体材料からなる部材や領域を意味していることは、技術的にも論理的にも自明である。
【0018】
本発明の第1〜第3実施形態において、「第1主電極領域」とは、絶縁ゲート型FET(MISFET)や絶縁ゲート型静電誘導トランジスタ(MISSIT)においてソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。絶縁ゲート型バイポーラトランジスタ(IGBT)において「第1主電極領域」はエミッタ領域又はコレクタ領域のいずれか一方となる半導体領域を意味する。MISゲート型静電誘導サイリスタ(MISゲートSIサイリスタ)において「第1主電極領域」はアノード領域又はカソード領域のいずれか一方となる半導体領域を意味する。「第2主電極領域」とは、MISFETやMISSITにおいては上記第1主電極領域とはならないソース領域又はドレイン領域のいずれか一方となる半導体領域を意味する。IGBTにおいては「第2主電極領域」は上記第1主電極領域とはならないエミッタ領域又はコレクタ領域のいずれか一方となる領域を意味する。MISゲートSIサイリスタにおいては「第2主電極領域」は上記第1主電極領域とはならないアノード領域又はカソード領域のいずれか一方となる領域を意味する。即ち、「第1主電極領域」がソース領域であれば、「第2主電極領域」はドレイン領域を意味する。「第1主電極領域」がエミッタ領域であれば、「第2主電極領域」はコレクタ領域を意味する。「第1主電極領域」がアノード領域であれば、「第2主電極領域」はカソード領域を意味する。
【0019】
本発明の第1〜第3実施形態において、「高位電極端子」として、MISFETやMISSITにおいてはドレイン端子を選択し、IGBTにおいてはコレクタ端子を選択して説明することとする。このとき、「低位電極端子」として、MISFETやMISSITにおいてはソース端子が選択され、IGBTにおいてはエミッタ端子が選択されることになる。そして、「制御端子」は、MISFETやMISSIT、IGBTにおいてゲート端子に対応する。
【0020】
本発明の第1〜第3実施形態において、「上面」「下面」等の「上」「下」の定義は、図示した断面図上の単なる表現上の問題である。例えば、半導体装置の方位を90°変えて観察すれば「上」「下」の呼称は、「左」「右」になり、180°変えて観察すれば「上」「下」の呼称の関係は逆になることは勿論である。
【0021】
本発明の第1〜第3実施形態において、「半導体基板」又は「半導体チップ」とはチョコラルスキー法(CZ法)やフローティングゾーン法(FZ法)等で引き上げられたインゴットをウェハ状に切断した母材に限定されるものではない。本発明の「半導体基板」又は「半導体チップ」には、母材としての生基板の他、生基板の上面にエピタキシャル成長したエピタキシャル成長基板や生基板の下面に絶縁膜が接したSOI基板等、種々の加工を施した積層構造を有する基体が包括的に含まれる。即ち、「半導体基板」又は「半導体チップ」とは、生基板の他、種々の積層構造や、この積層構造の一部を利用した活性領域等をも含みうる上位概念としての総称である。
【0022】
(第1実施形態)
本発明の第1実施形態に係る電力用半導体集積回路(以下において、単に「半導体集積回路」という。)10,20は、図1に示すように、高電位側スイッチング素子S1及び低電位側スイッチング素子S2のゲートを駆動する高耐圧のゲート駆動回路である。
【0023】
半導体集積回路10,20による駆動対象である高電位側スイッチング素子S1及び低電位側スイッチング素子S2は、例えば電力変換用ブリッジ回路の一相分である。高電位側スイッチング素子S1及び低電位側スイッチング素子S2は、半導体集積回路10,20からの駆動信号に応じて相補的にオン・オフすることにより電力変換を行う。高電位側スイッチング素子S1及び低電位側スイッチング素子S2は、例えばワイドバンドギャップ半導体からなるMOSFETやIGBT等の能動素子で構成できる。第1実施形態では、高電位側スイッチング素子S1及び低電位側スイッチング素子S2のそれぞれがSiC−MOSFETの場合を例に説明する。
【0024】
高電位側スイッチング素子S1及び低電位側スイッチング素子S2は、正極側である高圧の主電源VDCと、主電源VDCに対する負極側となる接地電位との間に直列に接続されてハーフブリッジ回路を構成している。高電位側スイッチング素子S1の高位電極端子(ドレイン端子)が主電源VDCに接続され、低電位側スイッチング素子S2の低位電極端子(ソース端子)が共通端子COMを介して接地電位に接続されている。高電位側スイッチング素子S1の低位電極端子(ソース端子)と低電位側スイッチング素子S2の高位電極端子(ドレイン端子)の間の基準電圧端子VSには、モータ等の負荷(図示省略)が接続され、基準電圧端子VSにおけるVS電位が負荷に供給される。VS電位は、電力変換の過程で0Vから数百Vの間で変化し、負バイアスになる場合もある。
【0025】
半導体集積回路10は、高電位(H)側の入力端子である第1入力端子INHからの入力信号に応じて、高電位側スイッチング素子S1のゲートをオン・オフして駆動する駆動信号を出力端子HO1から出力する。半導体集積回路10は、入力制御回路11と、入力制御回路11の出力側に接続されたレベルシフト回路12と、レベルシフト回路12の出力側に接続された駆動回路13を備える。入力制御回路11、レベルシフト回路12及び駆動回路13は、例えば単一の半導体チップ(半導体基板)上にモノリシックに集積されている。
【0026】
入力制御回路11は、接地端子GND1に印加される接地電位を基準電位とし、電源端子VCCに印加されるVCC電位を電源電位として動作する。入力制御回路11は、第1入力端子INHからの入力信号に応じて、高電位側スイッチング素子S1をオン・オフするためのオン・オフ信号を出力する。レベルシフト回路12は、入力制御回路11により出力されたオン・オフ信号のレベルを変換して出力する。
【0027】
駆動回路13は、電源端子GND2に印加される負電圧(例えばVS−5V)を基準電位とし、電源端子VBに印加されるVB電位(例えばVS+15V)を電源電位として動作する。駆動回路13は、レベルシフト回路12により出力されたオン・オフ信号に応じて、高電位側スイッチング素子S1をオン・オフするための駆動信号を、出力端子HO1を介して出力する。即ち、駆動回路13は、駆動信号として、VB電位(例えばVS+15V)と負電圧(例えばVS−5V)とを交互に出力する。VB電位は正電圧源14から供給され、半導体集積回路10に印加される最高電位であり、VS電位よりも15V程度高く保たれている。負電圧は負電圧源15から供給され、VS電位よりも−5V程度低く保たれている。
【0028】
駆動回路13は、能動素子である第1電界効果トランジスタTR1と、第1電界効果トランジスタとは反対導電型の能動素子である第2電界効果トランジスタTR2とが接続された相補型MOS(CMOS)回路を出力段に備える。第1電界効果トランジスタTR1として例えばpチャネルMOSトランジスタが採用でき、第2電界効果トランジスタTR2として例えばnチャネルMOSトランジスタが採用できる。pチャネルMOSトランジスタTR1のソース端子には電源端子VBが接続されている。nチャネルMOSトランジスタTR2のソース端子には電源端子GND2が接続されている。pチャネルMOSトランジスタTR1のドレイン端子とnチャネルMOSトランジスタTR2のドレイン端子の間には出力端子HO1が接続されている。
【0029】
電源端子GND2と出力端子HO2の間には負電圧クランプダイオードD1が接続されている。負電圧クランプダイオードD1のアノードが電源端子GND2を介して負電圧源15に接続されている。また、負電圧クランプダイオードD1のカソードが出力端子HO2を介して高電位側スイッチング素子S1のゲート端子に接続されている。負電圧クランプダイオードD1は、駆動回路13が設けられる半導体チップに内蔵されている。
【0030】
負電圧クランプダイオードD1は、高電位側スイッチング素子S1のスイッチング時のゲート・ソース間に過渡的に印加される負方向のリンギングノイズをクランプし、高電位側スイッチング素子S1の特性劣化を抑制する。負電圧クランプダイオードD1は、負電圧源15から供給される負電圧(例えばVS−5V)以下で順方向クランプしたのち、寄生バイポーラ動作により低動作抵抗で負電圧クランプする。負電圧クランプダイオードD1は、ゲート駆動電圧以上の逆耐圧特性を有する。
【0031】
半導体集積回路10の電源端子VBには、正電圧(例えばVS+15V)を供給する正電圧源14が接続されている。半導体集積回路10の出力端子HO1には、ターンオン用のゲート抵抗Rg1と、ターンオフ用のゲート抵抗Rg2及び整流ダイオードD3とが並列接続された経路を介して高電位側スイッチング素子S1のゲート端子が接続されている。半導体集積回路10の出力端子HO2には、高電位側スイッチング素子S1のゲート端子が接続されている。半導体集積回路10の接地端子GND1は接地されている。半導体集積回路10の電源端子GND2には負電圧(例えばVS−5V)を供給する負電圧源15が接続されている。電源端子VBと基準電圧端子VSの間にはコンデンサC1が接続されている。負電圧源15と基準電圧端子VSの間にはコンデンサC2が接続されている。整流ダイオードD3、ゲート抵抗Rg1,Rg2、コンデンサC1,C2は、半導体集積回路10を構成する半導体チップとは個別のディスクリート部品である。
【0032】
一方、半導体集積回路20は、低電位(L)側の入力端子である第2入力端子INLからの入力信号に応じて、低電位側スイッチング素子S2のゲートをオン・オフして駆動する駆動信号を出力端子LO1から出力する。半導体集積回路20は、入力制御回路21と、入力制御回路21の出力側に接続された駆動回路23を備える。入力制御回路21及び駆動回路23は、例えば単一の半導体チップ(半導体基板)上にモノリシックに集積されている。
【0033】
入力制御回路21は、接地端子GND3に印加される接地電位を基準電位とし、電源端子VCCに印加されるVCC電位を電源電位として動作する。入力制御回路21は、第2入力端子INLからの入力信号に応じて、低電位側スイッチング素子S2をオン・オフするためのオン・オフ信号を出力する。
【0034】
駆動回路23は、電源端子GND4に印加される負電圧(例えば−5V)を基準電位とし、電源端子VCC2に印加されるVCC2電位(例えば15V)を電源電位として動作する。駆動回路23は、入力制御回路21により出力されたオン・オフ信号に応じて、低電位側スイッチング素子S2をオン・オフするための駆動信号を、出力端子LO1を介して出力する。即ち、駆動回路23は、駆動信号として、VCC2電位(例えば15V)と負電圧(例えば−5V)とを交互に出力する。
【0035】
駆動回路23は、能動素子である第1電界効果トランジスタTR3と、第1電界効果トランジスタTR3とは反対導電型の能動素子である第2電界効果トランジスタTR4とが接続されたCMOS回路を出力段に備える。第1電界効果トランジスタTR3として例えばpチャネルMOSトランジスタが採用でき、第2電界効果トランジスタTR4として例えばnチャネルMOSトランジスタが採用できる。pチャネルMOSトランジスタTR3のソース端子には電源端子VCC2が接続されている。nチャネルMOSトランジスタTR4のソース端子には電源端子GND4が接続されている。pチャネルMOSトランジスタTR3のドレイン端子とnチャネルMOSトランジスタTR4のドレイン端子の間には出力端子LO1が接続されている。
【0036】
電源端子GND4と出力端子LO2の間には負電圧クランプダイオードD2が接続されている。電圧クランプダイオードD2のアノードが電源端子GND4を介して負電圧(例えば−5V)を供給する負電圧源25に接続されている。また、電圧クランプダイオードD2のカソードが出力端子LO2を介して低電位側スイッチング素子S2のゲート端子に接続されている。負電圧クランプダイオードD2は、駆動回路23が設けられる半導体チップに内蔵されている。
【0037】
半導体集積回路20の電源端子VCC2には、正電圧(例えば15V)を供給する正電圧源24が接続されている。半導体集積回路20の出力端子LO1には、ターンオン用のゲート抵抗Rg3と、ターンオフ用のゲート抵抗Rg4及び整流ダイオードD4とが並列接続された経路を介して低電位側スイッチング素子S2のゲート端子が接続されている。半導体集積回路20の出力端子LO2には、低電位側スイッチング素子S2のゲート端子が接続されている。半導体集積回路20の接地端子GND3は接地されている。半導体集積回路20の電源端子GND4には負電圧源25が接続されている。電源端子VCC2と低電位側スイッチング素子S2のソース端子の間にはコンデンサC3が接続されている。低電位側スイッチング素子S2のソース端子と負電圧源25の間にはコンデンサC4が接続されている。整流ダイオードD4、ゲート抵抗Rg3,Rg4、コンデンサC3,C4は、半導体集積回路20が設けられた半導体チップとは個別のディスクリート部品である。
【0038】
図2は、負電圧クランプダイオードD1の断面構造の一例を示す。p型の単結晶Si等からなる支持基板31の上面にSOI絶縁層(BOX層)32が配置され、SOI絶縁層32の上面にn型のSOI半導体層(ウェル領域)33が設けられて誘電体分離された半導体基板(SOI基板)が構成されている。SOI半導体層33には、SOI半導体層33を縦方向に貫通し、SOI絶縁層32に到達するトレンチ絶縁膜38a,38bが形成され、素子分離されている。SOI半導体層33の上面にはフィールド絶縁膜39が設けられている。
【0039】
SOI半導体層33の上部にはp型のオフセット領域34が設けられ、オフセット領域34の上部にはオフセット領域34よりも高不純物密度のp型のアノード領域35が設けられている。アノード領域35はフィールド絶縁膜39のコンタクト孔を介して電源端子GND2に接続されている。SOI半導体層33の上部にオフセット領域34と離間してSOI半導体層33よりも高不純物密度のn型のカソード領域37が設けられている。カソード領域37はフィールド絶縁膜39のコンタクト孔を介して出力端子HO2に接続されている。
【0040】
負電圧クランプダイオードD1は、p型のアノード領域35、p型のオフセット領域34、n型のSOI半導体層33及びn型のカソード領域37で構成される。p型のオフセット領域34とn型のSOI半導体層33のpn接合のアバランシェ降伏電圧は20V以上となるように、不純物密度やディメンジョンが設定される。
【0041】
オフセット領域34とカソード領域37との間のSOI半導体層33の上部には、カソード領域37に接してp型の表面短絡領域36が設けられている。表面短絡領域36はフィールド絶縁膜39のコンタクト孔を介して出力端子HO2に接続され、カソード領域37と表面配線でショート(短絡)している。p型のアノード領域35をエミッタ領域、n型のカソード領域37をベース領域、p型の表面短絡領域36をコレクタ領域とする寄生pnpバイポーラトランジスタ30が形成されている。負電圧がゲートに入力された際には、p型のオフセット領域34とn型のSOI半導体層33とのpn接合に順方向電流が流れる。そして、正孔(ホール)が表面短絡領域36の下を流れる過程でSOI半導体層33の電位が持ち上がり、寄生pnpバイポーラトランジスタ30が動作する。このため、通常の順方向クランプ特性よりも低動作抵抗の負電圧クランプダイオードD1が実現できる。
【0042】
なお、図1に示したpチャネルMOSトランジスタTR1及びnチャネルMOSトランジスタTR2は、図2に示した負電圧クランプダイオードD1が設けられた半導体基板(SOI基板)に設けられる。例えば、pチャネルMOSトランジスタTR1はn型のSOI半導体層33に設けられる。nチャネルMOSトランジスタTR2は、n型のSOI半導体層33の上部に設けられたp型のウェル領域に設けられる。
【0043】
負電圧クランプダイオードD1は基準電圧端子VSや共通端子COMよりも負電圧状態で使用される。このため、負電圧クランプダイオードD1が接続されている電源端子GND2の電位は、半導体集積回路10の入力制御回路11の接地端子GND1が接続されている共通GND電位とは独立させる必要がある。そこで、入力制御回路11、レベルシフト回路12及び駆動回路13を1チップで構成する場合は、図2に示すように誘電体分離されたSOI基板上に負電圧クランプダイオードD1を形成する。一方、入力制御回路11、レベルシフト回路12及び駆動回路13をマルチ体チップで構成する場合は、入力制御回路11が形成される半導体チップとは別に、駆動回路13が形成される半導体チップ上に形成することができる。
【0044】
負電圧クランプダイオードD1は、図3に示すような断面構造を有していてもよい。図3はマルチ体チップで構成する場合であり、入力制御回路11は負電圧クランプダイオードD1とは別の半導体チップに形成されている。p型の半導体基板41の上部に、n型のウェル領域43及びp型のウェル領域42a,42bが設けられ、ウェル領域42a,42b,43の上面にはフィールド絶縁膜48が設けられている。n型のウェル領域43の上部にp型のオフセット領域44が設けられ、オフセット領域44の上部にオフセット領域44よりも高不純物密度のp型のアノード領域45が設けられている。アノード領域45はフィールド絶縁膜48のコンタクト孔を介して電源端子GND2に接続されている。
【0045】
ウェル領域43の上部にオフセット領域44と離間してウェル領域43よりも高不純物密度のn型のカソード領域47が設けられている。オフセット領域44とカソード領域47との間のウェル領域43の上部にカソード領域47に接してp型の表面短絡領域46が設けられている。カソード領域47及び表面短絡領域46はフィールド絶縁膜48のコンタクト孔を介して出力端子HO2に接続され、表面配線で短絡されている。
【0046】
負電圧クランプダイオードD1は、p型のアノード領域45、p型のオフセット領域44、n型のウェル領域43及びn型のカソード領域47で構成されている。また、p型のアノード領域45をエミッタ領域、n型のカソード領域47をベース領域、p型の表面短絡領域46をコレクタ領域とする寄生pnpバイポーラトランジスタ30が形成されている。
【0047】
負電圧クランプダイオードD1は、図4に示すような断面構造を有していてもよい。図4に示す断面構造は、図2に示したp型の表面短絡領域36が無い点が図2に示した断面構造と異なる。p型のアノード領域35、p型のオフセット領域34及びn型のSOI半導体層33及びn型のカソード領域37で負電圧クランプダイオードD1が構成されるが、寄生pnpバイポーラトランジスタは形成されない。なお、図2図4には負電圧クランプダイオードD1の構造を例示したが、図1に示した負電圧クランプダイオードD2も図2図4に示した構造と同様の構造が採用可能である。
【0048】
図5に、図2に示した寄生pnpバイポーラトランジスタ30が形成される構造における負電圧クランプダイオードD1による負電圧クランプ波形を示す。図5から、負電圧クランプダイオードD1及び寄生pnpバイポーラトランジスタ30の動作により負電圧クランプされているのが分かる。
【0049】
図6に、図2に示した寄生pnpバイポーラトランジスタ30が形成された構造の負電圧クランプダイオードD1による負電圧クランプ波形Aを示す。図6には更に、図4に示した寄生pnpバイポーラトランジスタが形成されない構造の負電圧クランプダイオードD1による負電圧クランプ波形Bを示す。図6は、図5で示したグラフの第3象限について180度回転して示している。図6から、図2に示した寄生pnpバイポーラトランジスタ30が形成された構造の方が、図4に示した寄生pnpバイポーラトランジスタが形成されない構造よりも低動作抵抗であるため、クランプ電圧を低いままで維持できるのが分かる。
【0050】
図7(a)は、第1実施形態に係る負電圧クランプダイオードD1を内蔵した半導体集積回路10の高電位側スイッチング素子S1のターンオフ時におけるゲート・ソース間電圧Vgsの波形及びドレイン電流Idの波形を示す。図7(b)は、比較例として、負電圧クランプダイオードが無い構成のゲート・ソース間電圧Vgsの波形及びドレイン電流Idの波形を示す。
【0051】
図7(a)及び図7(b)に示すように、高電位側スイッチング素子S1の閾値電圧Vthは0Vに近い正電圧(2V〜3V程度)に設定されている。高電位側スイッチング素子S1のオフ時のゲート・ソース間電圧Vgsを負電圧(−5V)とし、高電位側スイッチング素子S1の誤オンを防止している。図7(a)に示す本発明の第1実施形態では、図7(b)に示す比較例と比較して、負電圧クランプダイオードD1の寄生容量によりゲート・ソース間電圧Vgsのオーバーシュート電圧が抑制されているのが分かる。更に、負電圧クランプダイオードD1の順方向電圧降下と寄生pnpバイポーラ動作により負電圧がクランプされ、ゲート・ソース間電圧Vgsの−5V未満のリンギングノイズが抑制されているのが分かる。
【0052】
以上説明したように、第1実施形態に係る半導体集積回路10,20は、半導体集積回路10,20内に高電位側スイッチング素子S1及び低電位側スイッチング素子S2のゲートを負電圧クランプする負電圧クランプダイオードD1,D2を内蔵している。よって、第1実施形態に係る半導体集積回路10,20によれば、ゲートへの定格を超える負電圧ノイズをクランプできるので、高電位側スイッチング素子S1及び低電位側スイッチング素子S2の特性劣化を抑制できる。更に、負電圧クランプダイオードD1,D2に寄生pnpバイポーラトランジスタ30が形成されているので、負電圧ノイズを低動作抵抗でクランプできる。更に、負電圧クランプダイオードD1,D2が、半導体集積回路10,20に内蔵されてモノリシックに集積されているため、部品点数を増加させずに、高電位側スイッチング素子S1及び低電位側スイッチング素子S2の高信頼化を図ることができる。
【0053】
また、負電圧クランプダイオードD1,D2を、高電位側スイッチング素子S1及び低電位側スイッチング素子S2のゲート端子にゲート抵抗を介さずにそれぞれ接続するので、低動作抵抗で負電圧ノイズをクランプすることができる。また、負電圧クランプの効きをよくするためには、半導体集積回路10,20を高電位側スイッチング素子S1及び低電位側スイッチング素子S2の近傍に配置することが望ましい。これにより、図6に示したように、高電位側スイッチング素子S1及び低電位側スイッチング素子S2のゲートノイズを低減することができる。
【0054】
更に、負電圧クランプダイオードD1,D2自体の寄生容量が高電位側スイッチング素子S1及び低電位側スイッチング素子S2のゲート端子と負電圧源15,25の間に付加されるため、オーバーシュート電圧ノイズも小さく抑えられる。その結果、誤動作防止のための負電圧の値を小さくすることができ、高電位側スイッチング素子S1及び低電位側スイッチング素子S2の閾値シフト等の特性劣化を抑制することが可能となる。
【0055】
(第2実施形態)
第1実施形態においては、負電圧クランプダイオードD1を、駆動回路13のpチャネルMOSトランジスタTR1及びnチャネルMOSトランジスタTR2と素子分離して設けた場合を例示したが、斯かる例示に限定されるものではない。本発明の第2実施形態として、駆動回路13のpチャネルMOSトランジスタTR1及びnチャネルMOSトランジスタTR2の一部と領域を共有するように負電圧クランプダイオードを設ける場合を説明する。
【0056】
本発明の第2実施形態に係る半導体集積回路10は、図8に示すように、駆動回路13のnチャネルMOSトランジスタTR2の一部と領域を共有するように設けられた負電圧クランプダイオードD11,D12を備える。nチャネルMOSトランジスタTR2は、図9に示すように、p型の単結晶Si等からなる支持基板51、SOI絶縁層(BOX層)52、n型のSOI半導体層(ウェル領域)53で構成されるSOI基板に形成されている。SOI半導体層53の上面にはフィールド絶縁膜61が設けられている。SOI半導体層53には、SOI半導体層53を縦方向に貫通するトレンチ絶縁膜60a,60bが形成されている。SOI半導体層53の上部には、p型のオフセット領域54a,54b,54cが設けられている。
【0057】
図9の左側に位置するオフセット領域54aの上部には、オフセット領域54aよりも高不純物密度のp型のバックゲート領域58aと、バックゲート領域58aに接するようにn型の第1主電極領域(ソース領域)59aとが設けられている。ソース領域59aの上面及びソース領域59aと隣り合うオフセット領域54aの上面には、ゲート絶縁膜(図示省略)を介してゲート電極62aが配置されている。オフセット領域54a,54bの間に位置するSOI半導体層53の上部には、n型の第2主電極領域(ドレイン領域)57aが設けられている。
【0058】
図9の中央に位置するオフセット領域54bの上部には、オフセット領域54bよりも高不純物密度のp型のバックゲート領域58bと、n型の第1主電極領域(ソース領域)59b,59cとが設けられている。ソース領域59b,59cは、バックゲート領域58bを挟んでバックゲート領域58bに接している。ソース領域59bの上面及びソース領域59bと隣り合うオフセット領域54bの上面には、ゲート絶縁膜(図示省略)を介してゲート電極62bが配置されている。ソース領域59cの上面及びソース領域59cと隣り合うオフセット領域54bの上面には、ゲート絶縁膜(図示省略)を介してゲート電極62cが配置されている。オフセット領域54b,54cの間に位置するSOI半導体層53の上部には、n型の第2主電極領域(ドレイン領域)57bが設けられている。
【0059】
図9の右側のオフセット領域54cの上部には、オフセット領域54cよりも高不純物密度のp型のバックゲート領域58cと、バックゲート領域58cに接するようにn型の第1主電極領域(ソース領域)59dとが設けられている。ソース領域59dの上面及びソース領域59dと隣り合うオフセット領域54cの上面には、ゲート絶縁膜(図示省略)を介してゲート電極62dが配置されている。
【0060】
図9の左側のオフセット領域54aの左側に位置するSOI半導体層53の上部には、p型の表面短絡領域56aと、表面短絡領域56aに接してSOI半導体層53よりも高不純物密度のn型のカソード領域55aが設けられている。p型のバックゲート領域58aをアノード領域として兼用し、p型のバックゲート領域58a、p型のオフセット領域54a、n型のSOI半導体層53及びn型のカソード領域55aで負電圧クランプダイオードD11が形成されている。負電圧クランプダイオードD11のアノードは電源端子GND2に接続され、負電圧クランプダイオードD11のカソードは出力端子HO2に接続されている。
【0061】
また、p型のバックゲート領域58aをエミッタ領域、n型のカソード領域55aをベース領域、p型の表面短絡領域56aをコレクタ領域とする寄生pnpバイポーラトランジスタ50aが形成されている。表面短絡領域56aは出力端子HO2に接続され、表面配線でカソード領域55aと短絡している。
【0062】
図9の右側のオフセット領域54cの右側に位置するSOI半導体層53の上部には、p型の表面短絡領域56bと、表面短絡領域56bに接してSOI半導体層53よりも高不純物密度のn型のカソード領域55bが設けられている。p型のバックゲート領域58cをアノード領域として兼用し、p型のバックゲート領域58c、p型のオフセット領域54b、n型のSOI半導体層53及びn型のカソード領域55bで負電圧クランプダイオードD12が形成されている。負電圧クランプダイオードD12のアノードは電源端子GND2に接続され、負電圧クランプダイオードD12のカソードは出力端子HO2に接続されている。
【0063】
また、p型のバックゲート領域58cをエミッタ領域、n型のカソード領域55bをベース領域、p型の表面短絡領域56bをコレクタ領域とする寄生pnpバイポーラトランジスタ50bが形成されている。表面短絡領域56bは出力端子HO2に接続され、表面配線でカソード領域55bと短絡している。第2実施形態に係る半導体集積回路10,20の他の構成は、第1実施形態に係る半導体集積回路10,20と同様である。
【0064】
第2実施形態によれば、駆動回路13のnチャネルMOSトランジスタTR2のバックゲート領域58a,58b,58cと負電圧クランプダイオードD11,D12のアノード領域を共通領域として兼用することにより、チップサイズをより縮小することができる。なお、第2実施形態においては、2つの負電圧クランプダイオードD11,D12を並列接続する場合を例示したが、負電圧クランプダイオードD11,D12のいずれか一方のみを設けてもよい。また、駆動回路13のnチャネルMOSトランジスタTR2の一部と領域を共有するように負電圧クランプダイオードD11,D12を設ける場合を例示したが、駆動回路13のpチャネルMOSトランジスタTR1の一部と領域を共有するように負電圧クランプダイオードを設けてもよい。また、図1に示した低電位(L)側の駆動回路23においても同様に、pチャネルMOSトランジスタTR3又はnチャネルMOSトランジスタTR4の一部と領域を共有するように負電圧クランプダイオードを設けてもよい。
【0065】
(第3実施形態)
第1実施形態においては、図1に示すように、負電圧源15,25を用いた場合を例示したが、例示に過ぎない。ここでは、本発明の第3実施形態として負電圧源を用いない構成を説明する。
【0066】
図10に示すように、本発明の第3実施形態に係る半導体集積回路10の電源端子GND2には、高電位側スイッチング素子S1と低電位側スイッチング素子S2の間の基準電圧端子VSが接続されている。駆動回路13は、正電圧源14から供給される正電圧(VB電位)と、高電位側スイッチング素子S1のソース端子のVS電位とを交互に高電位側スイッチング素子S1のゲート端子に印加することにより、高電位側スイッチング素子S1をオン・オフする。VB電位はVS電位よりも15V程度高く保たれている。
【0067】
負電圧クランプダイオードD1のアノードが高電位側スイッチング素子S1のソース端子に接続されている。また、負電圧クランプダイオードD1のカソードが高電位側スイッチング素子S1のゲート端子に接続されている。負電圧クランプダイオードD1は、駆動回路13が設けられた半導体チップに内蔵されている。負電圧クランプダイオードD1は、図2図4に示した構造を採用可能である。
【0068】
一方、図10に示すように、半導体集積回路20の電源端子GND4には、低電位側スイッチング素子S2のソース端子が接続されている。駆動回路23は、正電圧源24から供給される正電圧と、低電位側スイッチング素子S2のソース端子の接地電位とを交互に低電位側スイッチング素子S2のゲート端子に印加することにより、低電位側スイッチング素子S2をオン・オフする。
【0069】
負電圧クランプダイオードD2のアノードが低電位側スイッチング素子S2のソース端子の間に接続されている。また、負電圧クランプダイオードD2のカソードが低電位側スイッチング素子S2のゲート端子に接続されている。負電圧クランプダイオードD2は、駆動回路23が設けられた半導体チップに内蔵されている。負電圧クランプダイオードD2は、図2図4に示した構造を採用可能である。第3実施形態に係る半導体集積回路10,20の他の構成は、第1実施形態に係る半導体集積回路10,20と同様である。
【0070】
第3実施形態によれば、負電圧源を用いない構成において、高電位側スイッチング素子S1のゲート端子とソース端子の間に負電圧クランプダイオードD1を接続する。更に、低電位側スイッチング素子S2のゲート端子とソース端子の間に負電圧クランプダイオードD2を接続する。このような場合でも、本発明の第1実施形態と同様に、負電圧クランプダイオードD1,D2により負電圧クランプすることができ、高電位側スイッチング素子S1及び低電位側スイッチング素子S2の特性劣化を抑制できる。更に、負電圧クランプダイオードD1,D2が、半導体集積回路10,20に内蔵されてモノリシックに集積されているため、部品点数を増加させずに、高電位側スイッチング素子S1及び低電位側スイッチング素子S2の高信頼化を図ることができる。
【0071】
(その他の実施形態)
上記のように、本発明は第1〜第3実施形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。
【0072】
例えば、第1実施形態においては、図1に示すように、2つの半導体集積回路10,20をそれぞれ1チップに設けた場合を例示したが、2つの半導体集積回路10,20を1チップに一括して設けてもよい。また、2つの半導体集積回路10,20をそれぞれ設けた2つの半導体チップを1パッケージ化してもよい。
【0073】
また、第1実施形態においては、図2及び図3に示すように寄生pnpバイポーラトランジスタ30を形成する場合を例示したが、図2及び図3に示した各半導体領域の極性を反転させて、寄生npnバイポーラトランジスタを形成してもよい。
【0074】
また、第1〜第3実施形態においては、半導体基板としてSiウェハを用いた半導体集積回路10,20を例示したが例示に過ぎない。第1〜第3実施形態で説明した技術的思想は、ガリウムヒ素(GaAs)等の化合物半導体を用いた半導体集積回路にも適用出来る。更に、第1〜第3実施形態で説明した技術的思想は、SiC、窒化ガリウム(GaN)又はダイヤモンド等のワイドバンドギャップ半導体を用いた半導体集積回路に適用することも可能である。更に、インジウムアンチモン(InSb)等のナローギャップ半導体を用いた半導体集積回路に適用することも可能である。
【符号の説明】
【0075】
10,20…半導体集積回路
11,21…入力制御回路
12…レベルシフト回路
13,23…駆動回路
14,24…正電圧源
15,25…負電圧源
30,50a,50b…寄生pnpバイポーラトランジスタ
31,51…支持基板
32,52…SOI絶縁層
33,53…SOI半導体層
34,44,54a,54b,54c…オフセット領域
35,45…アノード領域
36,46,56a,56b…表面短絡領域
37,47,55a,55b…カソード領域
38a,38b,60a,60b…トレンチ絶縁膜
39,48,61…フィールド絶縁膜
41…半導体基板
42a,42b,43…ウェル領域
58a,58b,58c…バックゲート領域
59a,59b,59c,59d…ソース領域
62a,62b,62c,62d…ゲート電極
C1,C2,C3,C4…コンデンサ
D1,D2,D11,D12…負電圧クランプダイオード
D3,D4…整流ダイオード
Rg1,Rg2,Rg3,Rg4…ゲート抵抗
S1…高電位側スイッチング素子
S2…低電位側スイッチング素子
TR1,TR2,TR3,TR4…電界効果トランジスタ
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10