特開 2022-116126 積層型電子部品およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022116126

(43)【公開日】2022-08-09

(54)【発明の名称】積層型電子部品およびその製造方法

(51)【国際特許分類】

   H01F 27/36 20060101AFI20220802BHJP

   H01F 27/00 20060101ALI20220802BHJP

   H01F 17/00 20060101ALI20220802BHJP

   H01G 4/40 20060101ALI20220802BHJP

   H05K 9/00 20060101ALI20220802BHJP

   H03H 7/01 20060101ALI20220802BHJP

【ＦＩ】

H01F27/36 101

H01F27/00 S

H01F27/00 Q

H01F17/00 D

H01G4/40 321A

H05K9/00 Q

H03H7/01 Z

【審査請求】有

【請求項の数】14

【出願形態】ＯＬ

(21)【出願番号】P 2022083715

(22)【出願日】2022-05-23

(62)【分割の表示】P 2017087622の分割

【原出願日】2017-04-26

(71)【出願人】

【識別番号】000003067

【氏名又は名称】ＴＤＫ株式会社

(74)【代理人】

【識別番号】110002907

【氏名又は名称】特許業務法人イトーシン国際特許事務所

(72)【発明者】

【氏名】楠本 翔平

(72)【発明者】

【氏名】大塚 識顕

(72)【発明者】

【氏名】阿部 稔

(72)【発明者】

【氏名】佐藤 義憲

(57)【要約】

【課題】実装の高密度化に伴う電磁気的な不具合の発生を抑制できるようにした積層型電子部品を実現する。
【解決手段】積層型電子部品１は、積層体１０と、複数の端子１１，１２，１３と、積層体１０に対して一体化されたシールド２０とを備えている。複数の端子１１，１２，１３は、積層体１０の底面１０Ａに設けられている。積層体１０の上面１０Ｂは、マーク部分１０Ｂ１と、周辺部分１０Ｂ２とを含んでいる。マーク部分１０Ｂ１と周辺部分１０Ｂ２との間には段差がある。シールド２０は、積層体１０の上面１０Ｂを覆う上面被覆部分２０Ｂと、それぞれ積層体１０の４つの側面１０Ｃ～１０Ｆを覆う４つの側面被覆部分２０Ｃ～２０Ｆとを含んでいる。上面被覆部分２０Ｂの上面は、マーク部分２０Ｂ１と、周辺部分２０Ｂとを含んでいる。マーク部分２０Ｂ１と周辺部分２０Ｂ２との間には段差がある。
【選択図】図１

【特許請求の範囲】

【請求項1】

積層された複数の誘電体層と複数の導体層とを含む積層体と、
前記積層体に対して一体化された複数の端子と、
前記複数の端子とは異なる導体よりなり前記積層体に対して一体化されたシールドとを備えた積層型電子部品であって、
前記積層体は、第１の方向の両端に位置する底面および上面と、前記底面と上面を接続する４つの側面とを有し、
前記複数の端子は、前記積層体の底面に設けられ、
前記積層体の上面は、第１のマーク部分と、前記第１のマーク部分の周辺の第１の周辺部分とを含み、
前記第１のマーク部分と前記第１の周辺部分との間には段差があり、
前記シールドは、前記積層体の上面を覆う上面被覆部分と、それぞれ前記積層体の４つの側面を覆う４つの側面被覆部分とを含み、
前記上面被覆部分の上面は、第２のマーク部分と、前記第２のマーク部分の周辺の第２の周辺部分とを含み、
前記第２のマーク部分と前記第２の周辺部分との間には段差があり、
前記第２のマーク部分は、前記第１のマーク部分に対応する位置にあることを特徴とする積層型電子部品。

【請求項2】

前記第１のマーク部分は、前記第１の周辺部分に対して突出し、
前記第２のマーク部分は、前記第２の周辺部分に対して突出していることを特徴とする請求項１記載の積層型電子部品。

【請求項3】

前記第１のマーク部分は、前記第１の周辺部分に対して窪み、
前記第２のマーク部分は、前記第２の周辺部分に対して窪んでいることを特徴とする請求項１記載の積層型電子部品。

【請求項4】

前記上面被覆部分は、前記４つの側面被覆部分よりも厚いことを特徴とする請求項１ないし３のいずれかに記載の積層型電子部品。

【請求項5】

前記積層体は、第２の方向に延びる中心軸の周りに巻回されたコイルを含み、
前記上面被覆部分および前記４つの側面被覆部分のうち、前記中心軸と交差する１つまたは２つの部分は他の部分よりも厚いことを特徴とする請求項１ないし４のいずれかに記載の積層型電子部品。

【請求項6】

前記上面被覆部分が、前記中心軸と交差することを特徴とする請求項５記載の積層型電子部品。

【請求項7】

前記積層体は、インダクタとキャパシタとを含むことを特徴とする請求項１ないし４のいずれかに記載の積層型電子部品。

【請求項8】

前記インダクタは、前記キャパシタよりも前記積層体の上面により近い位置に配置されていることを特徴とする請求項７記載の積層型電子部品。

【請求項9】

前記複数の端子は、信号端子と、グランド端子とを含み、
前記インダクタは、前記グランド端子には接続されるが前記信号端子には接続されず、
前記キャパシタは、前記信号端子には接続されるが前記グランド端子には接続されないことを特徴とする請求項７または８記載の積層型電子部品。

【請求項10】

ハイパスフィルタの機能を有することを特徴とする請求項７ないし９のいずれかに記載の積層型電子部品。

【請求項11】

前記シールドは、更に、前記４つの側面被覆部分に連続して前記積層体の底面の一部を覆う部分的被覆部を含むことを特徴とする請求項１ないし１０のいずれかに記載の積層型電子部品。

【請求項12】

請求項１記載の積層型電子部品の製造方法であって、
前記積層体および前記複数の端子を含む構造体を作製する工程と、
前記構造体における前記積層体に対して前記シールドを形成する工程とを含むことを特徴とする積層型電子部品の製造方法。

【請求項13】

前記複数の誘電体層は、前記積層体の上面に最も近く且つマーク形成面を有する特定の誘電体層を含み、
前記構造体を作製する工程は、前記マーク形成面に導体層よりなるマーク層を形成する工程を含むことを特徴とする請求項１２記載の積層型電子部品の製造方法。

【請求項14】

前記複数の誘電体層は、前記積層体の上面に最も近く且つマーク形成面を有する特定の誘電体層を含み、
前記構造体を作製する工程は、前記マーク形成面に凹部を形成する工程を含むことを特徴とする請求項１２記載の積層型電子部品の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、積層された複数の誘電体層と複数の導体層とを含む積層体を備えた積層型電子部品およびその製造方法に関する。

【背景技術】

【0002】

近年、携帯電話機やスマートフォンに代表される小型移動体通信機器では、多機能化、小型化が進み、それに伴い、電子部品の実装の高密度化が進んでいる。その結果、小型移動体通信機器では、実装基板に実装される複数の電子部品の間隔や、複数の電子部品を覆うシールドケースと電子部品との距離が小さくなってきている。

【0003】

小型化に適した電子部品としては、例えば特許文献１に記載されているような、積層された複数の誘電体層と複数の導体層とを含む積層体を用いて構成された積層型電子部品が知られている。この積層型電子部品のうち、特に、積層体の底面に複数の端子が配置された構造のものは、積層体の側面に端子が現れないため、高密度実装にも適している。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特許第４５１３０８２号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

近年、電子部品の実装の高密度化により、以下のような電磁気的な不具合の発生が問題となっている。すなわち、複数の電子部品の間隔が小さくなると、複数の電子部品間における電磁干渉が生じやすくなる。また、シールドケースと電子部品との距離が小さくなると、電子部品内の導体とシールドケースとによって形成される容量に起因して、実装時の電子部品の特性が設計時の特性とは異なったものになりやすくなる。

【0006】

特許文献１には、積層体の内部の２つのシールド電極と、積層体の複数の側面に設けられた複数の端面電極を電気的に接続すると共に、２つのシールド電極の一方と接地電極とをビアホールを介して接続した構造の電子部品が記載されている。

【0007】

しかし、特許文献１に記載された電子部品では、２つのシールド電極のうちの上側のシールド電極と複数の端面電極とによって、積層体の内部の複数の構成要素が完全に覆われる訳ではない。そのため、この電子部品では、上述のような実装の高密度化に伴う電磁気的な不具合の発生を十分に抑制することはできない。

【0008】

本発明はかかる問題点に鑑みてなされたもので、その目的は、実装の高密度化に伴う電磁気的な不具合の発生を抑制できるようにした積層型電子部品およびその製造方法を提供することにある。

【課題を解決するための手段】

【0009】

本発明の積層型電子部品は、積層された複数の誘電体層と複数の導体層とを含む積層体と、積層体に対して一体化された複数の端子と、導体よりなり積層体に対して一体化されたシールドとを備えている。

【0010】

積層体は、第１の方向の両端に位置する底面および上面と、底面と上面を接続する４つの側面とを有している。複数の端子は、積層体の底面に設けられている。積層体の上面は、第１のマーク部分と、第１のマーク部分の周辺の第１の周辺部分とを含んでいる。第１のマーク部分と第１の周辺部分との間には段差がある。

【0011】

シールドは、積層体の上面を覆う上面被覆部分と、それぞれ積層体の４つの側面を覆う４つの側面被覆部分とを含んでいる。上面被覆部分の上面は、第２のマーク部分と、第２のマーク部分の周辺の第１の周辺部分とを含んでいる。第２のマーク部分と第１の周辺部分との間には段差がある。第２のマーク部分は、前記第１のマーク部分に対応する位置にある。

【0012】

本発明の積層型電子部品において、第１のマーク部分は、第１の周辺部分に対して突出していてもよく、第２のマーク部分は、第２の周辺部分に対して突出していてもよい。あるいは、第１のマーク部分は、第１の周辺部分に対して窪んでいてもよく、第２のマーク部分は、第２の周辺部分に対して窪んでいてもよい。

【0013】

また、本発明の積層型電子部品において、上面被覆部分は、４つの側面被覆部分よりも厚くてもよい。

【0014】

また、本発明の積層型電子部品において、積層体は、第２の方向に延びる中心軸の周りに巻回されたコイルを含んでいてもよい。上面被覆部分および４つの側面被覆部分のうち、中心軸と交差する１つまたは２つの部分は他の部分よりも厚くてもよい。また、上面被覆部分が、中心軸と交差してもよい。

【0015】

また、本発明の積層型電子部品において、積層体は、インダクタとキャパシタとを含んでいてもよい。この場合、インダクタは、キャパシタよりも積層体の上面により近い位置に配置されていてもよい。

【0016】

また、積層体がインダクタとキャパシタとを含んでいる場合、複数の端子は、信号端子と、グランド端子とを含んでいてもよい。インダクタは、グランド端子には接続されるが信号端子には接続されなくてもよい。キャパシタは、信号端子には接続されるがグランド端子には接続されなくてもよい。

【0017】

また、積層体がインダクタとキャパシタとを含んでいる場合、積層型電子部品は、ハイパスフィルタの機能を有していてもよい。

【0018】

また、本発明の積層型電子部品において、シールドは、更に、４つの側面被覆部分に連続して積層体の底面の一部を覆う部分的被覆部を含んでいてもよい。

【0019】

本発明の積層型電子部品の製造方法は、積層体および複数の端子を含む構造体を作製する工程と、構造体における積層体に対してシールドを形成する工程とを含んでいる。

【0020】

本発明の積層型電子部品の製造方法において、複数の誘電体層は、積層体の上面に最も近く且つマーク形成面を有する特定の誘電体層を含んでいてもよい。

【0021】

複数の誘電体層が特定の誘電体層を含む場合、構造体を作製する工程は、マーク形成面に導体層よりなるマーク層を形成する工程を含んでいてもよい。あるいは、構造体を作製する工程は、マーク形成面に凹部を形成する工程を含んでいてもよい。

【発明の効果】

【0022】

本発明の積層型電子部品およびその製造方法によれば、シールドが積層体の上面および４つの側面の全体を覆うことから、実装の高密度化に伴う電磁気的な不具合の発生を抑制できる積層型電子部品を実現することができるという効果を奏する。

【図面の簡単な説明】

【0023】

【図1】本発明の第１の実施の形態に係る積層型電子部品の外観を示す斜視図である。

【図2】図１に示した積層型電子部品の底部を示す斜視図である。

【図3】図１に示した積層型電子部品の積層体の内部を示す斜視図である。

【図4】図１に示した積層型電子部品の断面図である。

【図5】図４に示した積層型電子部品の一部を示す断面図である。

【図6】本発明の第１の実施の形態におけるシールドの部分的被覆部と端子との関係の第１の例を示す断面図である。

【図7】本発明の第１の実施の形態におけるシールドの部分的被覆部と端子との関係の第２の例を示す断面図である。

【図8】本発明の第１の実施の形態に係る積層型電子部品の回路構成の一例を示す回路図である。

【図9】図３に示した積層体における１層目ないし３層目の誘電体層のパターン形成面を示す説明図である。

【図10】図３に示した積層体における４層目ないし６層目の誘電体層のパターン形成面を示す説明図である。

【図11】図３に示した積層体における７層目ないし９層目の誘電体層のパターン形成面を示す説明図である。

【図12】図３に示した積層体における１０層目の誘電体層のパターン形成面と１１ないし１３層目の誘電体層のパターン形成面と１４層目の誘電体層のパターン形成面を示す説明図である。

【図13】図３に示した積層体における１５層目ないし１７層目の誘電体層のパターン形成面を示す説明図である。

【図14】図３に示した積層体における１７層目の誘電体層のマーク形成面を示す説明図である。

【図15】本発明の第１の実施の形態に係る積層型電子部品の製造方法を示すフローチャートである。

【図16】シミュレーションにおける電子部品の第１ないし第３のモデルの構成を説明するための斜視図である。

【図17】シミュレーションの結果を示す特性図である。

【図18】本発明の第１の実施の形態に係る積層型電子部品の変形例におけるマーク部分が形成された誘電体層を示す斜視図である。

【図19】本発明の第２の実施の形態に係る積層型電子部品の底部を示す斜視図である。

【図20】本発明の第２の実施の形態に係る積層型電子部品の積層体の１層目の誘電体層のパターン形成面を示す説明図である。

【発明を実施するための形態】

【0024】

［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して詳細に説明する。始めに、図１ないし図４を参照して、本発明の第１の実施の形態に係る積層型電子部品（以下、単に電子部品と記す。）１の構造の一例について説明する。図１は、電子部品１の外観を示す斜視図である。図２は、電子部品１の底部を示す斜視図である。図３は、電子部品１の積層体の内部を示す斜視図である。図４は、電子部品１の断面図である。

【0025】

電子部品１は、例えば携帯電話機、スマートフォン等の小型移動体通信機器に用いられるものである。電子部品１は、例えば、フィルタ、バラン、方向性結合器または分波器の機能を有していてもよい。

【0026】

電子部品１は、積層体１０と、積層体に対して一体化された複数の端子と、導体よりなり積層体１０に対して一体化されたシールド２０とを備えている。積層体１０は、積層された複数の誘電体層と複数の導体層とを含んでいる。図１ないし図４に示した例では、複数の端子は、２つの信号端子１１，１２および１つのグランド端子１３である。

【0027】

積層体１０は、第１の方向Ｄ１の両端に位置する底面１０Ａおよび上面１０Ｂと、底面１０Ａと上面１０Ｂを接続する４つの側面１０Ｃ～１０Ｆとを有している。側面１０Ｃ，１０Ｄは互いに反対側を向き、側面１０Ｅ，１０Ｆも互いに反対側を向いている。側面１０Ｃ～１０Ｆは、上面１０Ｂおよび底面１０Ａに対して垂直になっている。図１ないし図４に示した例では、第１の方向Ｄ１は、積層体１０の複数の誘電体層が積層された方向である。

【0028】

以下、基準の位置に対して、第１の方向Ｄ１に平行な方向であって底面１０Ａから上面１０Ｂに向かう方向にある位置を上方と言う。また、基準の位置に対して、第１の方向Ｄ１に平行な方向であって上面１０Ｂから底面１０Ａに向かう方向にある位置を下方と言う。

【0029】

複数の端子１１，１２，１３は、底面１０Ａに設けられている。端子１１，１２，１３の各々は、下方の端に位置する下端面を有している。端子１１，１２，１３の各々の下端面は、底面１０Ａから突出していてもよいし、底面１０Ａと同一平面上に位置していてもよい。図１ないし図４には、端子１１，１２，１３の各々の下端面が底面１０Ａから突出している例を示している。端子１１，１２，１３の各々の下端面が底面１０Ａと同一平面上に位置している場合には、端子１１，１２，１３の各々は、下端面が露出するように、積層体１０に埋め込まれている。

【0030】

シールド２０は、積層体１０の上面１０Ｂおよび４つの側面１０Ｃ～１０Ｆの全体を覆っている。シールド２０は、それぞれ積層体１０の上面１０Ｂと４つの側面１０Ｃ～１０Ｆを覆う５つの部分を含んでいる。以下、シールド２０のうち積層体１０の上面１０Ｂを覆う部分を上面被覆部分２０Ｂと言い、シールド２０のうち積層体１０の側面１０Ｃ～１０Ｆを覆う４つの部分を、それぞれ側面被覆部分２０Ｃ～２０Ｆと言う。

【0031】

シールド２０は、積層された複数の金属層を含んでいてもよい。この場合、複数の金属層の各々は、積層体１０の上面１０Ｂを覆う上面対応部分と、それぞれ積層体の４つの側面１０Ｃ～１０Ｆを覆う４つの側面対応部分とを含み、上面対応部分と４つの側面対応部分が連続していることが好ましい。

【0032】

図４には、シールド２０が、積層された複数の金属層２１，２２，２３からなる例を示している。金属層２１，２２，２３の各々は、上記の上面対応部分と４つの側面対応部分とを含み、上面対応部分と４つの側面対応部分は連続している。金属層２１は、積層体１０の上面１０Ｂおよび４つの側面１０Ｃ～１０Ｆの全体を覆っている。金属層２２は、金属層２１の全体を覆っている。金属層２３は、金属層２２の全体を覆っている。

【0033】

金属層２２は、金属層２１，２３よりも導電率が高くてもよい。この場合、金属層２２の材料は、Ａｇ、Ｃｕ、Ａｕ、Ａｌのいずれかであってもよい。また、金属層２２は、金属層２１，２３よりも厚くてもよい。金属層２１，２３は、金属層２２の腐食を防止する機能を有していてもよい。この場合、金属層２１，２３の材料は、ステンレス鋼であってもよい。

【0034】

積層体１０は、インダクタとキャパシタの少なくとも一方を含んでいてもよい。また、積層体１０は、第２の方向Ｄ２に延びる中心軸の周りに巻回されたコイルを含んでいてもよい。この場合、シールド２０の５つの部分２０Ｂ～２０Ｆのうち、上記の中心軸と交差する１つまたは２つの部分が他の部分よりも厚いことが好ましい。

【0035】

図１ないし図４に示した例では、第２の方向Ｄ２は、第１の方向Ｄ１と同じ方向すなわち積層体１０の複数の誘電体層が積層された方向である。この場合、上面被覆部分２０Ｂが上記の中心軸と交差する。従って、上面被覆部分２０Ｂが側面被覆部分２０Ｃ～２０Ｆよりも厚いことが好ましい。

【0036】

ここで、シールド２０の金属層２１，２２，２３のそれぞれの厚みの一例を示す。この例では、金属層２１，２３の各々の上面対応部分の厚みは０．２μｍであり、金属層２１，２３の各々の４つの側面対応部分の厚みは０．１μｍである。また、この例では、金属層２２の上面対応部分の厚みは２μｍであり、金属層２２の４つの側面対応部分の厚みは１μｍである。この例では、シールド２０の上面被覆部分２０Ｂの厚みは２．４μｍであり、シールド２０の側面被覆部分２０Ｃ～２０Ｆの厚みは１．２μｍである。

【0037】

積層体１０は、複数の面取りされた角部を有していてもよい。複数の面取りされた角部は、積層体１０の６つの面のうちの２つまたは３つが交差する位置に存在する。

【0038】

上面１０Ｂが４つの側面１０Ｃ～１０Ｆのうちの１つまたは２つと交差する位置に存在する複数の角部の曲率半径は、底面１０Ａが４つの側面１０Ｃ～１０Ｆのうちの１つまたは２つと交差する位置に存在する複数の角部の曲率半径よりも大きくてもよい。上面１０Ｂが４つの側面１０Ｃ～１０Ｆのうちの１つまたは２つと交差する位置に存在する複数の角部の曲率半径は、例えば１０μｍ程度である。

【0039】

図５は、上面１０Ｂと側面１０Ｆが交差する位置に存在する角部およびその近傍の部分を示している。図６および図７は、底面１０Ａと側面１０Ｆが交差する位置に存在する角部およびその近傍の部分を示している。

【0040】

図６および図７に示したように、シールド２０は、積層体１０の４つの側面１０Ｃ～１０Ｆを覆う部分に連続して積層体１０の底面１０Ａの一部を覆う部分的被覆部２０Ｐを含んでいてもよい。部分的被覆部２０Ｐは、下方の端に位置する下端部を有している。

【0041】

以下、図６および図７を参照して、部分的被覆部２０Ｐと端子との関係の第１の例と第２の例について説明する。図６および図７は、実装基板１００に電子部品１を実装した状態を示している。実装基板１００は、上面１１０ａを有する板状の基板本体１１０と、基板本体１１０の上面１１０ａに設けられた複数の電極を備えている。複数の電極の各々は、上方の端に位置する上端面を有している。この上端面は、基板本体１１０の上面１１０ａから突出している。実装基板１００の複数の電極は、それぞれ電子部品１の端子１１，１２，１３が接続される３つの電極を含んでいる。図６および図７には、電子部品１の端子１２と、この端子１２が接続される電極１１２を示している。

【0042】

ここで、図６および図７に示したように、積層体１０の底面１０Ａを含む仮想の平面Ｐを想定する。そして、仮想の平面Ｐから電子部品１の端子の下端面までの距離を、端子の突出量と言い、記号Ｐ１で表す。端子１１，１２，１３の各々の下端面が底面１０Ａと同一平面上に位置している場合には、端子の突出量Ｐ１は０である。また、仮想の平面Ｐから部分的被覆部２０Ｐの下端部までの距離を、部分的被覆部２０Ｐの突出量と言い、記号Ｐ２で表す。また、基板本体１１０の上面１１０ａから実装基板１００の電極の上端面までの距離を、電極の突出量と言い、記号Ｐ３で表す。

【0043】

図６に示した第１の例のように、部分的被覆部２０Ｐの突出量Ｐ２は、端子の突出量Ｐ１よりも小さくてもよい。あるいは、図７に示した第２の例のように、部分的被覆部２０Ｐの突出量Ｐ２は、端子の突出量Ｐ１よりも大きくてもよい。あるいは、部分的被覆部２０Ｐの突出量Ｐ２は、端子の突出量Ｐ１と等しくてもよい。

【0044】

部分的被覆部２０Ｐの突出量Ｐ２は、端子の突出量Ｐ１と電極の突出量Ｐ３の和以下である必要がある。部分的被覆部２０Ｐは、積層体１０の底面１０Ａと実装基板１００の基板本体１１０の上面１１０ａとの間の隙間を電磁波が通過することを抑制する機能を有する。この機能が効果的に発揮されるように、部分的被覆部２０Ｐの突出量Ｐ２は、端子の突出量Ｐ１と電極の突出量Ｐ３の和と等しいかそれに近いことが好ましい。

【0045】

図１および図４に示したように、積層体１０の上面１０Ｂは、マーク部分１０Ｂ１と、マーク部分１０Ｂ１の周辺の周辺部分１０Ｂ２とを含んでいる。マーク部分１０Ｂ１と周辺部分１０Ｂ２との間には段差がある。すなわち、マーク部分１０Ｂ１は、周辺部分１０Ｂ２に対して突出しているか窪んでいる。図１および図４には、マーク部分１０Ｂ１が周辺部分１０Ｂ２に対して突出している例を示している。この例では、積層体１０の複数の誘電体層のうち最も上面１０Ｂに近い誘電体層の上面に、導体層よりなるマーク層４７４が配置され、このマーク層４７４の上面がマーク部分１０Ｂ１を構成している。マーク部分１０Ｂ１が周辺部分１０Ｂ２に対して窪んでいる例は、後で変形例として示す。

【0046】

上述のように、マーク部分１０Ｂ１と周辺部分１０Ｂ２との間には段差があることにより、図１および図４に示したように、シールド２０の上面被覆部分２０Ｂの上面は、マーク部分２０Ｂ１と、マーク部分２０Ｂ１の周辺の周辺部分２０Ｂ２とを含む。マーク部分２０Ｂ１は、マーク部分１０Ｂ１に対応する位置にある。マーク部分２０Ｂ１と周辺部分２０Ｂ２との間には、マーク部分１０Ｂ１と周辺部分１０Ｂ２との間の段差と同様の段差がある。従って、本実施の形態では、シールド２０の上面被覆部分２０Ｂによってマーク部分１０Ｂ１が覆われていても、マーク部分１０Ｂ１に対応するマーク部分２０Ｂ１を認識することが可能である。マーク部分２０Ｂ１は、例えば、電子部品１の端子１１，１２，１３の位置関係を認識するために利用される。

【0047】

シールド２０は、グランド端子１３に電気的に接続されている。図３に示した積層体１０は、シールド２０とグランド端子１３とを電気的に接続する２つの接続部を含んでいる。この２つの接続部については、後で詳しく説明する。

【0048】

次に、図８を参照して、電子部品１の回路構成の一例について説明する。この例では、電子部品１はハイパスフィルタの機能を有している。この例の電子部品１は、４つのキャパシタＣ１，Ｃ２，Ｃ３，Ｃ４と、２つのインダクタＬ１，Ｌ２を備えている。キャパシタＣ１～Ｃ４とインダクタＬ１，Ｌ２は、いずれも、互いに反対側に位置する第１端と第２端を有している。

【0049】

キャパシタＣ１の第１端は、信号端子１１に接続されている。キャパシタＣ２の第１端は、キャパシタＣ１の第２端に接続されている。キャパシタＣ２の第２端は、信号端子１２に接続されている。

【0050】

キャパシタＣ３の第１端は、信号端子１１に接続されている。インダクタＬ１の第１端は、キャパシタＣ３の第２端に接続されている。キャパシタＣ４の第１端は、信号端子１２に接続されている。インダクタＬ２の第１端は、キャパシタＣ４の第２端に接続されている。インダクタＬ１の第２端とインダクタＬ２の第２端は、グランド端子１３に接続されている。

【0051】

キャパシタＣ１～Ｃ４とインダクタＬ１，Ｌ２は、全て、積層体１０に含まれている。図３および図４に示した例では、インダクタＬ１，Ｌ２は、それぞれコイルによって構成されている。図４に示したように、インダクタＬ１を構成するコイルは、第２の方向Ｄ２に延びる中心軸ＣＡ１の周りに巻回されている。また、インダクタＬ２を構成するコイルは、第２の方向Ｄ２に延びる中心軸ＣＡ２の周りに巻回されている。この場合、シールド２０の５つの部分２０Ｂ～２０Ｆのうち、上面被覆部分２０Ｂが中心軸ＣＡ１，ＣＡ２と交差する。従って、前述の通り、上面被覆部分２０Ｂが側面被覆部分２０Ｃ～２０Ｆよりも厚いことが好ましい。

【0052】

次に、図３、図４、図９ないし図１４を参照して、図８に示した回路構成に対応する積層体１０の構成の一例について説明する。積層体１０は、積層された１７層の誘電体層を有している。以下、この１７層の誘電体層を、下から順に１層目ないし１７層目の誘電体層と呼ぶ。図９において、（ａ）～（ｃ）は、それぞれ１層目ないし３層目の誘電体層のパターン形成面を示している。図１０において、（ａ）～（ｃ）は、それぞれ４層目ないし６層目の誘電体層のパターン形成面を示している。図１１において、（ａ）～（ｃ）は、それぞれ７層目ないし９層目の誘電体層のパターン形成面を示している。図１２において、（ａ）は１０層目の誘電体層のパターン形成面を示し、（ｂ）は１１層目ないし１３層目のパターン形成面を示し、（ｃ）は１４層目のパターン形成面を示している。図１３において、（ａ）～（ｃ）は、それぞれ１５層目ないし１７層目の誘電体層のパターン形成面を示している。図１４は、１７層目の誘電体層のマーク形成面を示している。１７層目の誘電体層のパターン形成面とマーク形成面は、互いに反対側を向いている。

【0053】

図９（ａ）に示したように、１層目の誘電体層３１のパターン形成面には、信号端子１１を構成するために用いられる導体層３１１と、信号端子１２を構成するために用いられる導体層３１２と、グランド端子１３を構成するために用いられる導体層３１３が形成されている。また、誘電体層３１には、それぞれ導体層３１１，３１２に接続されたスルーホール３１Ｔ１，３１Ｔ２と、導体層３１３に接続されたスルーホール３１Ｔ３，３１Ｔ４が形成されている。

【0054】

図９（ｂ）に示したように、２層目の誘電体層３２のパターン形成面には、キャパシタＣ３を構成するために用いられる導体層３２１と、キャパシタＣ４を構成するために用いられる導体層３２２が形成されている。また、誘電体層３２には、スルーホール３２Ｔ１，３２Ｔ２，３２Ｔ３，３２Ｔ４が形成されている。スルーホール３２Ｔ１は、導体層３２１に接続されている。スルーホール３２Ｔ２は、導体層３２２に接続されている。スルーホール３２Ｔ１～３２Ｔ４には、それぞれ図９（ａ）に示したスルーホール３１Ｔ１～３１Ｔ４が接続されている。

【0055】

図９（ｃ）に示したように、３層目の誘電体層３３のパターン形成面には、キャパシタＣ３を構成するために用いられる導体層３３１と、キャパシタＣ４を構成するために用いられる導体層３３２が形成されている。また、誘電体層３３には、スルーホール３３Ｔ１，３３Ｔ２，３３Ｔ３，３３Ｔ４，３３Ｔ５，３３Ｔ６が形成されている。スルーホール３３Ｔ５は、導体層３３１に接続されている。スルーホール３３Ｔ６は、導体層３３２に接続されている。スルーホール３３Ｔ１～３３Ｔ４には、それぞれ図９（ｂ）に示したスルーホール３２Ｔ１～３２Ｔ４が接続されている。

【0056】

図１０（ａ）に示したように、４層目の誘電体層３４のパターン形成面には、キャパシタＣ１，Ｃ３を構成するために用いられる導体層３４１と、キャパシタＣ２，Ｃ４を構成するために用いられる導体層３４２が形成されている。また、誘電体層３４には、スルーホール３４Ｔ１，３４Ｔ２，３４Ｔ３，３４Ｔ４，３４Ｔ５，３４Ｔ６が形成されている。スルーホール３４Ｔ１は、導体層３４１に接続されている。スルーホール３４Ｔ２は、導体層３４２に接続されている。スルーホール３４Ｔ１～３４Ｔ６には、それぞれ図９（ｃ）に示したスルーホール３３Ｔ１～３３Ｔ６が接続されている。

【0057】

図１０（ｂ）に示したように、５層目の誘電体層３５のパターン形成面には、キャパシタＣ１を構成するために用いられる導体層３５１と、キャパシタＣ２を構成するために用いられる導体層３５２と、導体層３５１と導体層３５２とを接続する導体層３５３が形成されている。図１０（ｂ）では、導体層３５１と導体層３５３の境界と、導体層３５２と導体層３５３の境界を、破線で示している。また、誘電体層３５には、スルーホール３５Ｔ１，３５Ｔ２，３５Ｔ３，３５Ｔ４，３５Ｔ５，３５Ｔ６，３５Ｔ７，３５Ｔ８が形成されている。スルーホール３５Ｔ７は、導体層３５１に接続されている。スルーホール３５Ｔ８は、導体層３５２に接続されている。スルーホール３５Ｔ１～３５Ｔ６には、それぞれ図１０（ａ）に示したスルーホール３４Ｔ１～３４Ｔ６が接続されている。

【0058】

図１０（ｃ）に示したように、６層目の誘電体層３６のパターン形成面には、キャパシタＣ１を構成するために用いられる導体層３６１と、キャパシタＣ２を構成するために用いられる導体層３６２と、シールド２０に接続される導体層３６３，３６４が形成されている。また、誘電体層３６には、スルーホール３６Ｔ１，３６Ｔ２，３６Ｔ３，３６Ｔ４，３６Ｔ５，３６Ｔ６，３６Ｔ７，３６Ｔ８が形成されている。スルーホール３６Ｔ１は、導体層３６１に接続されている。スルーホール３６Ｔ２は、導体層３６２に接続されている。スルーホール３６Ｔ３は、導体層３６３に接続されている。スルーホール３６Ｔ４は、導体層３６４に接続されている。スルーホール３６Ｔ１～３６Ｔ８には、それぞれ図１０（ｂ）に示したスルーホール３５Ｔ１～３５Ｔ８が接続されている。

【0059】

図１１（ａ）に示したように、７層目の誘電体層３７のパターン形成面には、キャパシタＣ１を構成するために用いられる導体層３７１と、キャパシタＣ２を構成するために用いられる導体層３７２が形成されている。また、誘電体層３７には、スルーホール３７Ｔ１，３７Ｔ２，３７Ｔ３，３７Ｔ４，３７Ｔ５，３７Ｔ６，３７Ｔ７が形成されている。スルーホール３７Ｔ７は、導体層３７１に接続されている。スルーホール３７Ｔ１～３７Ｔ７には、それぞれ図１０（ｃ）に示したスルーホール３６Ｔ１～３６Ｔ７が接続されている。図１０（ｃ）に示したスルーホール３６Ｔ８は、導体層３７２に接続されている。

【0060】

図１１（ｂ）に示したように、８層目の誘電体層３８のパターン形成面には、キャパシタＣ１を構成するために用いられる導体層３８１と、キャパシタＣ２，Ｃ４を構成するために用いられる導体層３８２が形成されている。また、誘電体層３８には、スルーホール３８Ｔ１，３８Ｔ３，３８Ｔ４，３８Ｔ５，３８Ｔ６，３８Ｔ７が形成されている。スルーホール３８Ｔ１は、導体層３８１に接続されている。スルーホール３８Ｔ１，３８Ｔ３～３８Ｔ７には、それぞれ図１１（ａ）に示したスルーホール３７Ｔ１，３７Ｔ３～３７Ｔ７が接続されている。図１１（ａ）に示したスルーホール３７Ｔ２は、導体層３８２に接続されている。

【0061】

図１１（ｃ）に示したように、９層目の誘電体層３９のパターン形成面には、キャパシタＣ１を構成するために用いられる導体層３９１と、キャパシタＣ４を構成するために用いられる導体層３９２が形成されている。また、誘電体層３９には、スルーホール３９Ｔ１，３９Ｔ３，３９Ｔ４，３９Ｔ５，３９Ｔ６が形成されている。スルーホール３９Ｔ６は、導体層３９２に接続されている。スルーホール３９Ｔ１，３９Ｔ３～３９Ｔ６には、それぞれ図１１（ｂ）に示したスルーホール３８Ｔ１，３８Ｔ３～３８Ｔ６が接続されている。図１１（ｂ）に示したスルーホール３８Ｔ７は、導体層３９１に接続されている。

【0062】

図１２（ａ）に示したように、１０層目の誘電体層４０のパターン形成面には、キャパシタＣ１を構成するために用いられる導体層４０１が形成されている。また、誘電体層４０には、スルーホール４０Ｔ３，４０Ｔ４，４０Ｔ５，４０Ｔ６が形成されている。スルーホール４０Ｔ３～４０Ｔ６には、それぞれ図１１（ｃ）に示したスルーホール３９Ｔ３～３９Ｔ６が接続されている。図１１（ｃ）に示したスルーホール３９Ｔ１は、導体層４０１に接続されている。

【0063】

図１２（ｂ）に示したように、１１層目ないし１３層目の誘電体層４１～４３の各々には、スルーホール４１Ｔ３，４１Ｔ４，４１Ｔ５，４１Ｔ６が形成されている。誘電体層４１～４３では、上下に隣接する同じ符号のスルーホール同士が互いに接続されている。誘電体層４１に形成されたスルーホール４１Ｔ３～４１Ｔ６には、それぞれ図１２（ａ）に示したスルーホール４０Ｔ３～４０Ｔ６が接続されている。

【0064】

図１２（ｃ）に示したように、１４層目の誘電体層４４には、インダクタＬ１を構成するために用いられる導体層４４１と、インダクタＬ２を構成するために用いられる導体層４４２が形成されている。導体層４４１，４４２の各々は、第１端と第２端を有している。また、誘電体層４４には、スルーホール４４Ｔ３，４４Ｔ４，４４Ｔ９，４４Ｔ１０が形成されている。スルーホール４４Ｔ９は、導体層４４１における第１端の近傍部分に接続されている。スルーホール４４Ｔ１０は、導体層４４２における第１端の近傍部分に接続されている。スルーホール４４Ｔ３，４４Ｔ４には、それぞれ図１２（ｂ）に示した誘電体層４３に形成されたスルーホール４１Ｔ３，４１Ｔ４が接続されている。図１２（ｂ）に示した誘電体層４３に形成されたスルーホール４１Ｔ５は、導体層４４１における第２端の近傍部分に接続されている。図１２（ｂ）に示した誘電体層４３に形成されたスルーホール４１Ｔ６は、導体層４４２における第２端の近傍部分に接続されている。

【0065】

図１３（ａ）に示したように、１５層目の誘電体層４５には、インダクタＬ１を構成するために用いられる導体層４５１と、インダクタＬ２を構成するために用いられる導体層４５２が形成されている。導体層４５１，４５２の各々は、第１端と第２端を有している。また、誘電体層４５には、スルーホール４５Ｔ３，４５Ｔ４，４５Ｔ９，４５Ｔ１０が形成されている。スルーホール４５Ｔ９は、導体層４５１における第１端の近傍部分に接続されている。スルーホール４５Ｔ１０は、導体層４５２における第１端の近傍部分に接続されている。スルーホール４５Ｔ３，４５Ｔ４には、それぞれ図１２（ｃ）に示したスルーホール４４Ｔ３，４４Ｔ４が接続されている。図１２（ｃ）に示したスルーホール４４Ｔ９は、導体層４５１における第２端の近傍部分に接続されている。図１２（ｃ）に示したスルーホール４４Ｔ１０は、導体層４５２における第２端の近傍部分に接続されている。

【0066】

図１３（ｂ）に示したように、１６層目の誘電体層４６には、インダクタＬ１を構成するために用いられる導体層４６１と、インダクタＬ２を構成するために用いられる導体層４６２が形成されている。導体層４６１，４６２の各々は、第１端と第２端を有している。また、誘電体層４６には、スルーホール４６Ｔ３，４６Ｔ４，４６Ｔ９，４６Ｔ１０が形成されている。スルーホール４６Ｔ９は、導体層４６１における第１端の近傍部分に接続されている。スルーホール４６Ｔ１０は、導体層４６２における第１端の近傍部分に接続されている。スルーホール４６Ｔ３，４６Ｔ４には、それぞれ図１３（ａ）に示したスルーホール４５Ｔ３，４５Ｔ４が接続されている。図１３（ａ）に示したスルーホール４５Ｔ９は、導体層４６１における第２端の近傍部分に接続されている。図１３（ａ）に示したスルーホール４５Ｔ１０は、導体層４６２における第２端の近傍部分に接続されている。

【0067】

図１３（ｃ）に示したように、１７層目の誘電体層４７には、インダクタＬ１を構成するために用いられる導体層４７１と、インダクタＬ２を構成するために用いられる導体層４７２と、導体層４７３が形成されている。導体層４７１，４７２の各々は、第１端と第２端を有している。導体層４７３は、導体層４７１の第１端と導体層４７２の第１端に接続されている。図１３（ｃ）では、導体層４７１と導体層４７３の境界と、導体層４７２と導体層４７３の境界を、破線で示している。図１３（ｂ）に示したスルーホール４６Ｔ３は、導体層４７１における第１端の近傍部分に接続されている。図１３（ｂ）に示したスルーホール４６Ｔ４は、導体層４７２における第１端の近傍部分に接続されている。図１３（ｂ）に示したスルーホール４６Ｔ９は、導体層４７１における第２端の近傍部分に接続されている。図１３（ｂ）に示したスルーホール４６Ｔ１０は、導体層４７２における第２端の近傍部分に接続されている。

【0068】

図１４に示したように、１７層目の誘電体層４７のマーク形成面には、導体層よりなるマーク層４７４が形成されている。

【0069】

図３および図４に示した積層体１０は、１層目の誘電体層３１のパターン形成面が積層体１０の底面１０Ａになり、１７層目の誘電体層４７のマーク形成面およびマーク層４７４の上面が積層体１０の上面１０Ｂになるように、１層目ないし１７層目の誘電体層３１～４７が積層されて構成される。

【0070】

以下、図８に示した電子部品１の回路の構成要素と、図３、図４、図９ないし図１４に示した積層体１０の内部の構成要素との対応関係について説明する。キャパシタＣ１は、図１０（ａ）ないし図１２（ａ）に示した導体層３４１，３５１，３６１，３７１，３８１，３９１，４０１と、これらの導体層の間の誘電体層３４～３９とによって構成されている。導体層３４１，３６１，３８１，４０１は、スルーホール３１Ｔ１，３２Ｔ１，３３Ｔ１，３４Ｔ１，３５Ｔ１，３６Ｔ１，３７Ｔ１，３８Ｔ１，３９Ｔ１を介して、信号端子１１を構成する導体層３１１に接続されている。導体層３５１，３７１，３９１は、スルーホール３５Ｔ７，３６Ｔ７，３７Ｔ７，３８Ｔ７を介して互いに接続されている。

【0071】

キャパシタＣ２は、図１０（ａ）ないし図１１（ｂ）に示した導体層３４２，３５２，３６２，３７２，３８２と、これらの導体層の間の誘電体層３４～３７とによって構成されている。導体層３４２，３６２，３８２は、スルーホール３１Ｔ２，３２Ｔ２，３３Ｔ２，３４Ｔ２，３５Ｔ２，３６Ｔ２，３７Ｔ２を介して、信号端子１２を構成する導体層３１２に接続されている。導体層３５２は、導体層３５３を介して、キャパシタＣ１を構成する導体層３５１に接続されている。導体層３５２，３７２は、スルーホール３５Ｔ８，３６Ｔ８を介して互いに接続されている。

【0072】

キャパシタＣ３は、図９（ｂ）ないし図１０（ａ）に示した導体層３２１，３３１，３４１と、これらの導体層の間の誘電体層３２，３３とによって構成されている。導体層３２１，３４１は、スルーホール３１Ｔ１，３２Ｔ１，３３Ｔ１を介して、信号端子１１を構成する導体層３１１に接続されている。

【0073】

キャパシタＣ４は、図９（ｂ）ないし図１０（ａ）に示した導体層３２２，３３２，３４２およびこれらの導体層の間の誘電体層３２，３３と、図１１（ｂ），（ｃ）に示した導体層３８２，３９２およびこれらの導体層の間の誘電体層３８とによって構成されている。導体層３２２，３４２，３８２は、スルーホール３１Ｔ２，３２Ｔ２，３３Ｔ２，３４Ｔ２，３５Ｔ２，３６Ｔ２，３７Ｔ２を介して、信号端子１２を構成する導体層３１２に接続されている。

【0074】

インダクタＬ１は、図１２（ｃ）ないし図１３（ｃ）に示した導体層４４１，４５１，４６１，４７１と、これらの導体層に接続された複数のスルーホールとによって構成されている。導体層４４１は、スルーホール３３Ｔ５，３４Ｔ５，３５Ｔ５，３６Ｔ５，３７Ｔ５，３８Ｔ５，３９Ｔ５，４０Ｔ５，４１Ｔ５を介して、キャパシタＣ３を構成する導体層３３１に接続されている。導体層４７１は、スルーホール３１Ｔ３，３２Ｔ３，３３Ｔ３，３４Ｔ３，３５Ｔ３，３６Ｔ３，３７Ｔ３，３８Ｔ３，３９Ｔ３，４０Ｔ３，４１Ｔ３，４４Ｔ３，４５Ｔ３，４６Ｔ３を介して、グランド端子１３を構成する導体層３１３に接続されている。

【0075】

インダクタＬ２は、図１２（ｃ）ないし図１３（ｃ）に示した導体層４４２，４５２，４６２，４７２と、これらの導体層に接続された複数のスルーホールとによって構成されている。導体層４４２は、スルーホール３３Ｔ６，３４Ｔ６，３５Ｔ６，３６Ｔ６，３７Ｔ６，３８Ｔ６，３９Ｔ６，４０Ｔ６，４１Ｔ６を介して、キャパシタＣ４を構成する導体層３３２，３９２に接続されている。導体層４７２は、スルーホール３１Ｔ４，３２Ｔ４，３３Ｔ４，３４Ｔ４，３５Ｔ４，３６Ｔ４，３７Ｔ４，３８Ｔ４，３９Ｔ４，４０Ｔ４，４１Ｔ４，４４Ｔ４，４５Ｔ４，４６Ｔ４を介して、グランド端子１３を構成する導体層３１３に接続されている。

【0076】

前述のように、積層体１０は、シールド２０とグランド端子１１，１３とを電気的に接続する２つの接続部を含んでいる。スルーホール３１Ｔ３，３２Ｔ３，３３Ｔ３，３４Ｔ３，３５Ｔ３と導体層３６３は、上記２つの接続部のうちの一方を構成する。また、スルーホール３１Ｔ４，３２Ｔ４，３３Ｔ４，３４Ｔ４，３５Ｔ４と導体層３６４は、上記２つの接続部のうちの他方を構成する。

【0077】

次に、図１５を参照して、本実施の形態に係る電子部品１の製造方法について説明する。本実施の形態に係る電子部品１の製造方法は、積層体１０および複数の端子１１，１２，１３を含む構造体を作製する工程と、この構造体における積層体に対してシールド２０を形成する工程とを含んでいる。

【0078】

本実施の形態では、特に、積層体１０の複数の誘電体層の材料をセラミックとして、積層体１０を低温同時焼成法によって作製する。また、この製造方法では、複数の積層体１０を同時に作製する。以下、この場合における電子部品１の製造方法について、図１５を参照して詳細に説明する。

【0079】

図１５に示したように、電子部品１の製造方法は、後に焼成されて構造体になる焼成前構造体を作製する工程Ｓ１０１と、焼成前構造体を研磨する工程Ｓ１０２と、研磨後の焼成前構造体を焼成して構造体にする工程Ｓ１０３と、構造体における積層体に対してシールド２０を形成する工程Ｓ１０４とを含んでいる。工程Ｓ１０１ないし工程Ｓ１０３は、前記の構造体を作製する工程に対応する。

【0080】

焼成前構造体を作製する工程Ｓ１０１では、まず、複数の誘電体層に対応する複数の焼成前のセラミックシートを作製する。１つの焼成前のセラミックシートは、それぞれ後に同種の誘電体層になる複数の誘電体層予定部を含んでいる。１つの焼成前のセラミックシートにおいて、複数の誘電体層予定部は、縦方向と横方向にそれぞれ複数個並ぶように、複数列に配列されている。

【0081】

焼成前構造体を作製する工程Ｓ１０１では、次に、１つ以上のスルーホールが設けられた誘電体層を形成するために用いられる焼成前のセラミックシートにおける複数の誘電体層予定部の各々に、１つ以上のスルーホール用の孔を形成する。次に、スルーホールと導体層の少なくとも一方が設けられた誘電体層を形成するために用いられる焼成前のセラミックシートにおける複数の誘電体層予定部の各々に、後に焼成されてスルーホールを構成する導体部になる焼成前スルーホール用導体部と、後に焼成されて導体層になる焼成前導体層の少なくとも一方を形成する。なお、この時点では、後に複数のマーク層４７４になる複数の焼成前の導体層は形成されていない。

【0082】

焼成前構造体を作製する工程Ｓ１０１では、次に、複数の焼成前のセラミックシートを、複数の誘電体層の積層の順序に対応させて積層して、焼成前シート積層体を形成する。次に、この焼成前シート積層体における、誘電体層４７を形成するために用いられる焼成前のセラミックシートに、後に複数のマーク層４７４になる複数の焼成前の導体層を形成する。次に、焼成前シート積層体に熱と圧力を加えて、複数の焼成前のセラミックシートを一体化する。次に、焼成前シート積層体を切断して、複数の焼成前構造体を作製する。

【0083】

なお、マーク層４７４は、誘電体層４７とは異なる誘電体層に形成してもよい。この場合には、後に複数のマーク層４７４になる複数の焼成前の導体層が形成された焼成前のセラミックシートと、他の複数のセラミックシートとを積層して、焼成前シート積層体を形成してもよい。

【0084】

工程Ｓ１０２では、工程Ｓ１０１で作成された複数の焼成前構造体を研磨して、複数の焼成前構造体の各々に、複数の面取りされた角部を形成する。複数の焼成前構造体を研磨する方法としては、例えばバレル研磨が用いられる。

【0085】

工程Ｓ１０３では、研磨後の複数の焼成前構造体を焼成して、複数の構造体にする。

【0086】

工程Ｓ１０４では、複数の構造体の各々における積層体１０に対してシールド２０を形成する。シールド２０の少なくとも一部は、スパッタ法によって形成されてもよい。シールド２０が金属層２１，２２，２３からなる場合には、金属層２１，２２，２３を全てスパッタ法によって形成してもよい。あるいは、金属層２１をスパッタ法によって形成し、金属層２２をめっき法によって形成し、金属層２３をスパッタ法またはめっき法によって形成してもよい。この場合、金属層２１は本発明における第１の金属層に対応し、金属層２２は本発明における第２の金属層に対応する。

【0087】

次に、本実施の形態に係る電子部品１およびその製造方法の効果について説明する。電子部品１では、シールド２０が、積層体１０の上面１０Ｂおよび４つの側面１０Ｃ～１０Ｆの全体を覆っている。これにより、電子部品１によれば、実装の高密度化に伴う電磁気的な不具合の発生を抑制することができる。以下、これについて具体的に説明する。

【0088】

シールド２０は、電子部品１の積層体１０内の構成要素が発生する電磁波が電子部品１の外部に漏れることを抑制すると共に、電子部品１の近くに実装された他の電子部品が発生する電磁波が電子部品１の積層体１０内へ入り込むことを抑制する。そのため、電子部品１によれば、実装の高密度化に伴って、複数の電子部品間において電磁干渉が生じることを抑制することができる。この効果には、電子部品１の積層体１０内の構成要素が発生する電磁波が他の電子部品に悪影響を与えることを抑制することができるという効果と、他の電子部品が発生する電磁波が電子部品１に悪影響を与えることを抑制することができるという効果とを含む。

【0089】

また、電子部品１を含む複数の電子部品を備えた機器では、複数の電子部品を覆うシールドケースが設けられる場合がある。この場合、シールド２０は、電子部品１の積層体１０内の導体とシールドケースによって容量が形成されることを抑制する。これにより、電子部品１によれば、実装時の電子部品１の特性が設計時の特性とは異なることを抑制することができる。

【0090】

電子部品１の積層体１０内の構成要素のうち、電磁波を発生する構成要素としては、例えば、インダクタＬ１，Ｌ２を構成する２つのコイルが挙げられる。前述の通り、インダクタＬ１を構成するコイルは第２の方向Ｄ２に延びる中心軸ＣＡ１の周りに巻回され、インダクタＬ２を構成するコイルは第２の方向Ｄ２に延びる中心軸ＣＡ２の周りに巻回されている。インダクタＬ１，Ｌ２を構成する２つのコイルの各々が発生する電磁波では、電磁波の各方向の成分のうち、中心軸ＣＡ１，ＣＡ２に平行な第２の方向Ｄ２の成分が最も大きくなる。この場合、シールド２０の５つの部分２０Ｂ～２０Ｆのうち、中心軸ＣＡ１，ＣＡ２と交差する上面被覆部分２０Ｂを、側面被覆部分２０Ｃ～２０Ｆよりも厚くすることにより、２つのコイルが発生する電磁波が電子部品１の外部に漏れることを、効果的に抑制することができる。

【0091】

なお、シールド２０の５つの部分２０Ｂ～２０Ｆの全てを厚くすると、実装基板上の電子部品１の占有面積が大きくなり、実装の高密度化の妨げになる。シールド２０のうち、上面被覆部分２０Ｂを側面被覆部分２０Ｃ～２０Ｆよりも厚くすることにより、実装の高密度化を妨げることなく、２つのコイルが発生する電磁波が電子部品１の外部に漏れることを効果的に抑制することが可能になる。

【0092】

以下、シールド２０による効果を示すシミュレーションの結果について説明する。図１６は、シミュレーションにおける電子部品の第１ないし第３のモデルの構成を説明するための斜視図である。第１ないし第３のモデルは、積層体２１０と、６つの端子２１１，２１２，２１３，２１４，２１５，２１６を備えている。積層体２１０は、底面２１０Ａと、上面２１０Ｂと、４つの側面２１０Ｃ～２１０Ｆとを有している。６つの端子２１１～２１６は、底面２１０Ａに設けられている。

【0093】

端子２１２，２１４は、信号端子である。端子２１１，２１３，２１５は、グランドに接続されるグランド端子である。端子２１６は、無接続端子である。

【0094】

積層体２１０は、コイル２３０を含んでいる。コイル２３０の一端は、信号端子２１２に電気的に接続され、コイル２３０の他端は、信号端子２１４に電気的に接続されている。

【0095】

第１のモデルは、シールドを備えていない。第２のモデルと第３のモデルは、シールドを備えている。シールドは、積層体２１０の上面２１０Ｂを覆う上面被覆部分と、積層体２１０の４つの側面２１０Ｃ～２１０Ｆを覆う４つの側面被覆部分を含んでいる。第２のモデルと第３のモデルでは、グランド端子２１１，２１３，２１５は、シールドに電気的に接続されている。

【0096】

コイル２３０は、図示しない中心軸の周りに巻回され、シールドの上面被覆部分が中心軸と交差する。第２のモデルでは、シールドの上面被覆部分と４つの側面被覆部分は、いずれも１μｍの厚みを有している。第３のモデルでは、シールドの上面被覆部分は２μｍの厚みを有し、シールドの４つの側面被覆部分はいずれも１μｍの厚みを有している。

【0097】

シミュレーションでは、第１ないし第３のモデルについて、コイル２３０に通電した場合に電子部品の周囲に漏れた電界の強度（以下、漏れ電界強度と言う。）の周波数特性を調べた。シミュレーションの結果を図１７に示す。図１７において、横軸は周波数を示し、縦軸は漏れ電界強度を示している。また、図１７において、符号２４１を付した線は第１のモデルの特性を示し、符号２４２を付した線は第２のモデルの特性を示し、符号２４３を付した線は第３のモデルの特性を示している。

【0098】

図１７の横軸の周波数範囲のほぼ全域において、第２のモデルにおける漏れ電界強度は第１のモデルにおける漏れ電界強度よりも小さい。また、図１７の横軸の周波数範囲の全域において、第３のモデルにおける漏れ電界強度は、第１および第２のモデルにおける漏れ電界強度よりも小さい。図１７から、シールドを設けることにより、コイル２３０が発生する電磁波が電子部品の外部に漏れることを抑制できることが分かる。また、図１７から、シールドのうち上面被覆部分を４つの側面被覆部分よりも厚くすることにより、コイル２３０が発生する電磁波が電子部品の外部に漏れることを、より効果的に抑制できることが分かる。

【0099】

次に、本実施の形態に係る電子部品１の他の効果について説明する。本実施の形態では、シールド２０は、積層された複数の金属層を含んでいてもよい。この場合、複数の金属層の各々が上面対応部分と４つの側面対応部分とを含み、上面対応部分と４つの側面対応部分が連続していることが好ましい。これにより、シールド２０によって、積層体１０の上面１０Ｂおよび４つの側面１０Ｃ～１０Ｆの全体を確実に覆うことができ、シールド２０の効果を確実に発揮させることができる。

【0100】

また、本実施の形態では、積層体１０は、複数の面取りされた角部を有していてもよい。これにより、積層体１０の複数の角部にも、シールド２０を構成する材料を確実に被着させることができ、積層体１０の複数の角部においてシールド２０が部分的に欠けることを防止することができる。

【0101】

また、本実施の形態では、シールド２０は、部分的被覆部２０Ｐを含んでいてもよい。部分的被覆部２０Ｐは、積層体１０の底面１０Ａと実装基板１００の基板本体１１０の上面１１０ａとの間の隙間を電磁波が通過することを抑制する機能を有する。これにより、実装の高密度化に伴う電磁気的な不具合の発生を、より効果的に抑制することが可能になる。

【0102】

また、本実施の形態では、積層体１０の上面１０Ｂは、マーク部分１０Ｂ１と周辺部分１０Ｂ２とを含み、マーク部分１０Ｂ１と周辺部分１０Ｂ２との間には段差がある。そのため、本実施の形態では、シールド２０の上面被覆部分２０Ｂの上面に、マーク部分２０Ｂ１が形成される。これにより、本実施の形態によれば、シールド２０の上面被覆部分２０Ｂによってマーク部分１０Ｂ１が覆われていても、マーク部分１０Ｂ１に対応するマーク部分２０Ｂ１を認識することが可能になる。

【0103】

また、本実施の形態に係る電子部品１の製造方法によれば、シールド２０の上面被覆部分２０Ｂと４つの側面被覆部分２０Ｃ～２０Ｆを、これらが連続するように、同時に形成することができる。従って、本実施の形態に係る製造方法によれば、積層体１０の上面１０Ｂおよび４つの側面１０Ｃ～１０Ｆの全体を確実に覆うことのできるシールド２０を容易に形成することができる。

【0104】

また、シールド２０が部分的被覆部２０Ｐを含む場合、本実施の形態に係る電子部品１の製造方法では、シールド２０を構成する材料が積層体１０の底面１０Ａに回り込むようにシールド２０を形成することにより、上面被覆部分２０Ｂおよび側面被覆部分２０Ｃ～２０Ｆと同時に部分的被覆部２０Ｐを形成することができる。

【0105】

次に、図１８を参照して、本実施の形態に係る電子部品１の変形例について説明する。この変形例は、マーク部分１０Ｂ１が周辺部分１０Ｂ２に対して窪んでいる例である。変形例では、積層体１０は、１８層目の誘電体層４８を含んでいる。図１８は、この誘電体層４８を示している。誘電体層４８のマーク形成面には、凹部４８１が形成されている。

【0106】

変形例では、積層体１０は、誘電体層４８のマーク形成面が積層体１０の上面１０Ｂになるように、１層目ないし１８層目の誘電体層３１～４８が積層されて構成される。凹部４８１の底部はマーク部分１０Ｂ１になり、マーク形成面のうち凹部４８１以外の部分は周辺部分１０Ｂ２になる。

【0107】

変形例においても、シールド２０の上面被覆部分２０Ｂの上面にマーク部分２０Ｂ１が形成される。変形例では、マーク部分２０Ｂ１は、周辺部分２０Ｂ２に対して窪んでいる。変形例においても、マーク部分１０Ｂ１に対応するマーク部分２０Ｂ１を認識することが可能になる。

【0108】

［第２の実施の形態］
次に、図１９および図２０を参照して、本発明の第２の実施の形態に係る電子部品１について説明する。図１９は、本実施の形態に係る電子部品１の底部を示す斜視図である。図２０は、本実施の形態における積層体１０の１層目の誘電体層３１のパターン形成面を示す説明図である。

【0109】

図１９に示したように、本実施の形態では、シールド２０は、上面被覆部分２０Ｂおよび側面被覆部分２０Ｃ～２０Ｆの他に、底面被覆部分２０Ａを含んでいる。底面被覆部分２０Ａは、積層体１０の底面１０Ａの一部を覆うと共に複数の信号端子１１，１２に接触せずにグランド端子に接続されている。

【0110】

図２０に示したように、本実施の形態では、積層体１０の１層目の誘電体層３１のパターン形成面には、導体層３１１，３１２，３１５が形成されている。導体層３１１，３１２は、第１の実施の形態と同じである。導体層３１５は、誘電体層３１のパターン形成面のうち、導体層３１１，３１２が配置された部分とその周囲の所定の幅の部分とを除いた、残りの部分を覆っている。

【0111】

導体層３１５のうち、図９（ａ）に示した導体層３１３に対応する部分は、グランド端子１３を構成する。導体層３１５の残りの部分は、底面被覆部分２０Ａを構成する。

【0112】

また、誘電体層３１には、スルーホール３１Ｔ１，３１Ｔ２，３１Ｔ３，３１Ｔ４が形成されている。誘電体層３１におけるスルーホール３１Ｔ１，３１Ｔ２，３１Ｔ３，３１Ｔ４の位置は、第１の実施の形態と同じである。スルーホール３１Ｔ３，３１Ｔ４は、導体層３１５のうちグランド端子１３を構成する部分に接続されている。

【0113】

本実施の形態では、シールド２０は、第１の実施の形態における部分的被覆部分２０Ｐを含んでいない。側面被覆部分２０Ｃ～２０Ｆは、底面被覆部分２０Ａに接続されている。

【0114】

本実施の形態に係る電子部品１では、積層体１０の底面１０Ａのうち、信号端子１１，１２が配置された部分を除いた残りの部分の大部分が、グランド端子１３およびシールド２０の底面被覆部分２０Ａによって覆われている。これにより、本実施の形態によれば、実装の高密度化に伴う電磁気的な不具合の発生を、より効果的に抑制することが可能になる。

【0115】

本実施の形態におけるその他の構成、作用および効果は、第１の実施の形態と同様である。

【0116】

なお、本発明は、上記各実施の形態に限定されず、種々の変更が可能である。例えば、各実施の形態には、第１の方向Ｄ１と第２の方向Ｄ２が同じ方向である例を示したが、第１の方向Ｄ１と第２の方向Ｄ２は互いに異なる方向であってもよい。また、第１の方向Ｄ１と第２の方向Ｄ２の少なくとも一方は、積層体１０の複数の誘電体層が積層された方向に直交する方向であってもよい。

【0117】

また、本発明は、図８に示した回路構成の電子部品に限らず、請求の範囲の要件を満たす限り、種々の回路構成の電子部品に適用することができる。

【符号の説明】

【0118】

１…電子部品、１０…積層体、１０Ｂ１…マーク部分、１０Ｂ２…周辺部分、１１，１２，１３…端子、２０…シールド、２０Ｂ…上面被覆部分、２０Ｂ１…マーク部分、２０Ｂ２…周辺部分、２０Ｃ～２０Ｆ…側面被覆部分。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】