特開 2022-155409 撮像素子および撮像装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022155409

(43)【公開日】2022-10-13

(54)【発明の名称】撮像素子および撮像装置

(51)【国際特許分類】

   H04N 5/374 20110101AFI20221005BHJP

   H04N 5/357 20110101ALI20221005BHJP

【ＦＩ】

H04N5/374

H04N5/357 700

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2021058890

(22)【出願日】2021-03-30

(71)【出願人】

【識別番号】000004112

【氏名又は名称】株式会社ニコン

(74)【代理人】

【識別番号】110000877

【氏名又は名称】弁理士法人ＲＹＵＫＡ国際特許事務所

(72)【発明者】

【氏名】中西 奏太

【テーマコード（参考）】

5C024

【Ｆターム（参考）】

5C024CX03

5C024CY16

5C024GY31

5C024HX01

5C024HX51

(57)【要約】      （修正有）

【課題】制御回路部から読出部へ信号線にノイズが載り難くする撮像素子および撮像装置を提供する。
【解決手段】撮像素子４００において、第２基板２００は、画素ブロックに対応し、画素信号をアナログからデジタルに変換する変換部を含む制御ブロックが複数設けられた制御回路部２１０と、制御ブロックに接続された露光制御部２４０と、制御ブロックに接続され、変換部から画素信号を読み出す読出部２３０と、を備える。読出部２３０は、露光制御部２４０に設けられた信号出力部よりも制御ブロックの近くに配される。
【選択図】図１

【特許請求の範囲】

【請求項1】

画素の露光を制御する露光制御部と、前記画素からの画素信号をアナログからデジタルに変換する変換部と、を含む制御ブロックと、
前記制御ブロックに接続され、前記露光制御部の制御に関する信号を出力する信号出力部と、
前記制御ブロックに接続され、前記変換部から前記画素信号を読み出す読み出し部と
を備え、
前記読み出し部は、前記信号出力部よりも前記制御ブロックの近くに配される撮像素子。

【請求項2】

前記読み出し部に接続され、前記画素信号を画像として処理する画像処理部を更に備え、
前記制御ブロックおよび前記読み出し部は第１基板に配され、前記画像処理部は前記第１基板と積層された第２基板に配される請求項１に記載の撮像素子。

【請求項3】

前記画像処理部は、前記信号出力部にさらに接続される請求項２に記載の撮像素子。

【請求項4】

複数の前記制御ブロックが第１方向および前記第１方向に交差する第２方向に複数並んで制御ブロック群を構成し、
前記読み出し部は、前記制御ブロック群の前記第１方向に沿った辺に隣接して設けられ、前記信号出力部は、前記読み出し部を挟んで前記制御ブロック群と反対側に配される請求項１から３のいずれか１項に記載の撮像素子。

【請求項5】

前記第１方向に並んだ複数の前記制御ブロックは、前記読み出し部に接続される共通の接続線を有する請求項４に記載の撮像素子。

【請求項6】

前記制御ブロックに接続され、前記画素信号の読み出しを制御する読み出し制御部を更に備え、
前記読み出し制御部は、前記制御ブロック群の前記第２方向に沿った辺に隣接して設けられる請求項４または５に記載の撮像素子。

【請求項7】

前記制御ブロック群は、前記第１方向と前記第２方向について並んで配された複数のサブブロック群を含み、
前記複数のサブブロック群のうちの第１サブブロック群に接続された前記読み出し部は前記第１サブブロック群の前記第１方向に沿った辺に隣接して設けられ、前記第１サブブロック群に接続された前記読み出し制御部は前記第１サブブロック群の前記第２方向に沿った辺に隣接して設けられ、
前記複数のサブブロック群のうちの前記第１サブブロック群に隣接した第２サブブロック群に接続された前記読み出し部は前記第２サブブロック群の前記第２方向に沿った辺に隣接して設けられ、前記第２サブブロック群に接続された前記読み出し制御部は前記第２サブブロック群の前記第１方向に沿った辺に隣接して設けられる請求項６に記載の撮像素子。

【請求項8】

請求項１から７のいずれか１項に記載の撮像素子を備える撮像装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、撮像素子および撮像装置に関する。

【背景技術】

【0002】

複数の画素を有する撮像装置において、画素毎の露光時間を変化させることが知られている（例えば、特許文献１）。
特許文献１ 特表２０１５－５３２７９７号公報

【発明の概要】

【0003】

本発明の第１の態様においては、撮像素子であって、画素の露光を制御する露光制御部と、画素からの画素信号をアナログからデジタルに変換する変換部と、を含む制御ブロックと、制御ブロックに接続され、露光制御部の制御に関する信号を出力する信号出力部と、制御ブロックに接続され、変換部から画素信号を読み出す読み出し部とを備え、読み出し部は、信号出力部よりも制御ブロックの近くに配される。

【0004】

本発明の第２の態様においては、撮像装置であって、上記撮像素子を備える。

【0005】

なお、上記の発明の概要は、本発明の特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。

【図面の簡単な説明】

【0006】

【図1】撮像素子４００の概要を示す図である。

【図2】画素部１１０の具体的な構成の一例を示す。

【図3】画素１１２の回路構成の一例を示す。

【図4】制御回路部２１０のより具体的な構成の一例を示す。

【図5】撮像素子４００の配線方法の一例を説明するための模式的な断面図である。

【図6】読出制御部２７０ａ、２７０ｂおよび読出部２３０ａ、２３０ｂの接続関係を示す模式図である。

【図7】読出制御部２７０ｈ～２７０ｋおよび読出部２３０ｈ～２３０ｋの他の接続関係を示す模式図である。

【図8】他の撮像素子９００の概要を示す図である。

【図9】撮像素子９００の接続関係を示す模式的な断面図である。

【図10】実施例に係る撮像装置５００の構成例を示すブロック図である。

【発明を実施するための形態】

【0007】

以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は特許請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。

【0008】

本明細書において、Ｘ軸とＹ軸とは互いに直交し、Ｚ軸はＸＹ平面に直交する。ＸＹＺ軸は右手系を構成する。Ｚ軸と平行な方向を撮像素子の積層方向と称する場合がある。本明細書において、「上」及び「下」の用語は、重力方向における上下方向に限定されない。これらの用語は、Ｚ軸方向における相対的な方向を指すに過ぎない。なお、本明細書では、Ｘ軸方向の配列を「行」とし、Ｙ軸方向の配列を「列」として説明するが、行列方向はこれに限定されない。

【0009】

図１は、撮像素子４００の概要を示す図である。撮像素子４００は、被写体を撮像する。撮像素子４００は、撮像された被写体の画像データを生成する。撮像素子４００は、第１基板１００、第２基板２００および第３基板３００を備える。図１に示すように、第１基板１００は、第２基板２００に積層されている。また、第２基板２００は第３基板３００に積層されている。なお、撮像素子４００の構造は、裏面照射型であっても、表面照射型であってもよい。

【0010】

第１基板１００は、画素部１１０および接続部１５０、Ｉ／Ｏ部１６０を有する。画素部１１０は第１基板１００の中央寄りに配される。画素部１１０のＸ方向の外側には第１基板１００の向かい合う１辺に延在して、１対の接続部１５０が配される。１対の接続部１５０のそれぞれのＸ方向の外側に、当該１辺に延在してＩ／Ｏ部１６０が配される。

【0011】

画素部１１０には、光が入射される。画素部１１０は、入射された光に基づく画素信号を出力する。第１基板１００を画素チップと称することがある。

【0012】

第２基板２００は、制御回路部２１０、読出部２３０、露光制御部２４０、画素駆動部２５０、接続部２６０、読出制御部２７０を有する。第２基板２００を処理回路チップと称することがある。

【0013】

本例の制御回路部２１０は、第２基板２００において、画素部１１０と対向する位置に配置されている。すなわち、制御回路部２１０は、第２基板２００において中央寄りに配される。制御回路部２１０は、画素部１１０の駆動を制御するための制御信号を画素部１１０に出力する。制御回路部２１０にはさらに、画素部１１０から出力された画素信号が入力される。

【0014】

制御回路部２１０は画素信号に対する信号処理を行う。例えば、制御回路部２１０は、アナログ信号をデジタル信号に変換する処理を行う。具体的には、制御回路部２１０は、入力された画素信号をデジタル信号に変換する処理を行う。制御回路部２１０は他の信号処理を行ってもよい。他の信号処理の例としてアナログまたはデジタルのＣＤＳ（相関二重サンプリング）などのノイズ除去処理が挙げられる。

【0015】

読出制御部２７０は制御回路部２１０からの画素信号の読み出しを制御し、当該制御に基づいて読出部２３０が制御回路部２１０から当該画素信号を読み出す。第２基板２００において、読出制御部２７０および読出部２３０は、制御回路部２１０に隣接して配置されている。本例において、読出制御部２７０はＸ方向に延在して、制御回路部２１０のＹ方向の外側に１対配される。一方、読出部２３０はＹ方向に延在して、制御回路部２１０のＸ方向の外側に１対配される。

【0016】

露光制御部２４０は、画素部１１０の露光の制御に関する信号を制御回路部２１０に出力する信号出力部を構成する。第２基板２００において、露光制御部２４０はＹ方向に延在して、１対の読出部２３０のＸ方向の外側にそれぞれ配される。

【0017】

画素駆動部２５０は、第１基板１００の接続部１５０と電気的に接続され、画素部１１０の駆動を制御する。画素駆動部２５０はＹ方向に延在して、１対の露光制御部２４０のＸ方向の外側にそれぞれ配される。

【0018】

接続部２６０は、第１基板１００および第３基板３００と電気的に接続され、第３基板３００からの画素信号を第１基板１００に受け渡す。接続部２６０はＹ方向に延在して、１対の画素駆動部２５０のＸ方向の外側にそれぞれ配される。

【0019】

第３基板３００は、画像処理部３１０、接続部３３０、読出部３４０、３６０を有する。第３基板３００を画像処理チップと称することがある。

【0020】

本例の画像処理部３１０は、第３基板３００において、制御回路部２１０と対向する位置に配置されている。すなわち、画像処理部３１０は、第３基板３００において中央寄りに配される。画像処理部３１０は、制御回路部２１０が出力した画素信号に対する画像処理を行う。

【0021】

接続部３３０は、画像処理部３１０および第２基板２００の読出部２３０と電気的に接続される。これにより、接続部３３０は、読出部２３０により制御回路部２１０から読み出された画素信号を画像処理部３１０に受け渡す。接続部３３０はＹ方向に延在して、画像処理部３１０のＸ方向の外側にそれぞれ１対配される。

【0022】

読出部３４０は、画像処理部３１０および第２基板２００の露光制御部２４０に電気的に接続される。これにより、読出部３４０は、画像処理部３１０から読み出した画素信号を露光制御部２４０に受け渡す。読出部３４０はＹ方向に延在して、接続部３３０のそれぞれのＸ方向の外側に配される。

【0023】

読出部３６０は、画像処理部３１０および第２基板２００の接続部２６０に電気的に接続される。これにより、読出部３６０は、画像処理部３１０から読み出した画素信号を接続部２６０に受け渡す。読出部３６０はＹ方向に延在して、読出部３４０のそれぞれのＸ方向の外側に配される。

【0024】

図２は、画素部１１０の具体的な構成の一例を示す。本例では、画素部１１０と、画素部１１０に設けられた画素ブロック１２０の拡大図を示している。

【0025】

画素部１１０は、行方向および列方向に沿って並んで配置された複数の画素ブロック１２０を有する。本例の画素部１１０は、Ｍ×Ｎ個（Ｍ，Ｎは、自然数）の画素ブロック１２０を有する。本例では、ＭがＮと等しい場合を図示しているが、ＭとＮは異なっていてもよい。

【0026】

画素ブロック１２０は、少なくとも１つの画素１１２を有する。本例の画素ブロック１２０は、ｍ×ｎ個（ｍ，ｎは、自然数）の画素１１２を有する。例えば、画素ブロック１２０は、１６×１６個の画素１１２を有する。画素ブロック１２０に対応する画素１１２の個数はこれに限定されない。本例では、ｍがｎと等しい場合を図示しているが、ｍはｎと異なっていてもよい。画素ブロック１２０は、行方向において共通の制御線に接続された複数の画素１１２を有する。例えば、画素ブロック１２０のそれぞれの画素１１２は、同一の露光時間に設定されるように共通の制御線に接続されている。一例において、行方向に並ぶｎ個の画素１１２が共通の制御線によって接続される。

【0027】

一方、複数の画素ブロック１２０同士では、それぞれ異なる露光時間に設定されてよい。即ち、画素ブロック１２０のそれぞれの画素１１２は同一の露光時間であるが、他の画素ブロック１２０では異なる露光時間に設定されてよい。例えば、画素ブロック１２０の画素１１２が行方向に共通の制御線で接続されている場合に、他の画素ブロック１２０の画素１１２が異なる制御線で共通に接続される。

【0028】

画素ブロック１２０は、後述する制御ブロック２２０に対応して配置される。本実施形態では、１つの制御ブロック２２０に対して、１つの画素ブロック１２０が配置されている。

【0029】

画素１１２は、光を電荷に変換する光電変換機能を有する。画素１１２は、光電変換された電荷を蓄積する。ｍ個の画素１１２は、列方向に沿って並んで配置され、共通の信号線１２２に接続されている。そして、ｍ個の画素１１２は、画素ブロック１２０において、行方向にｎ列並んで配列されている。

【0030】

換言すれば、画素ブロック１２０は、共通の制御線で接続された複数の画素１１２のあつまりである。また、画素ブロック１２０は、同一の露光時間が設定される複数の画素１１２の回路の最小単位であるともいえる。

【0031】

図３は、画素１１２の回路構成の一例を示す。画素１１２は、光電変換部１０４と、転送部１２３と、排出部１２４と、リセット部１２６と、画素出力部１２７とを備える。画素出力部１２７は、増幅部１２８および選択部１２９を有する。本例では、転送部１２３、排出部１２４、リセット部１２６、増幅部１２８および選択部１２９は、Ｎチャンネル型ＦＥＴとして説明するが、トランジスタの種類はこれに限られない。

【0032】

光電変換部１０４は、光を電荷に変換する光電変換機能を有する。光電変換部１０４は、光電変換された電荷を蓄積する。光電変換部１０４は、例えば、フォトダイオードである。

【0033】

転送部１２３は、光電変換部１０４に蓄積された電荷を蓄積部１２５に転送する。転送部１２３は、光電変換部１０４の電荷を転送するトランスファーゲートの一例である。換言すれば、転送部１２３をゲートとし、光電変換部１０４をソースとし、蓄積部１２５をドレインとして、これらがいわゆる転送トランジスタを構成している。転送部１２３のゲート端子は、制御信号φＴＸ１を入力するための画素ブロック１２０ごとのローカルな転送制御線に接続される。

【0034】

排出部１２４は、光電変換部１０４に蓄積された電荷を電源電圧ＶＤＤが供給される電源配線に排出する。排出部１２４のゲート端子は、排出制御信号φＴＸ２を入力するための画素ブロック１２０ごとのローカルな排出制御線に接続される。なお、本例では、排出部１２４は、光電変換部１０４の電荷を電源電圧ＶＤＤが供給される電源配線に排出するとして説明したが、電源電圧ＶＤＤとは異なる電源電圧が供給される電源配線に排出してもよい。

【0035】

蓄積部１２５は、転送部１２３により光電変換部１０４からの電荷が転送される。蓄積部１２５は、フローティングディフュージョン（ＦＤ）の一例である。

【0036】

リセット部１２６は、蓄積部１２５の電荷を所定の電源電圧ＶＤＤが供給される電源配線に排出する。リセット部１２６のゲート端子は、リセット制御信号φＲＳＴを入力するための複数の画素ブロック１２０にわたるグローバルなリセット制御線に接続される。

【0037】

画素出力部１２７は、蓄積部１２５の電位に基づく信号を信号線１２２に出力する。画素出力部１２７は、増幅部１２８および選択部１２９を有する。増幅部１２８は、ゲート端子が蓄積部１２５に接続され、ドレイン端子が電源電圧ＶＤＤの供給される電源配線に接続され、ソース端子が選択部１２９のドレイン端子に接続される。

【0038】

選択部１２９は、画素１１２と信号線１２２の間の電気的な接続を制御する。選択部１２９により画素１１２と信号線１２２が電気的に接続されると、画素１１２から信号線１２２に画素信号が出力される。選択部１２９のゲート端子は、選択制御信号φＳＥＬを入力するための複数の画素ブロック１２０にわたるグローバルな選択制御線に接続される。選択部１２９のソース端子は負荷電流源１２１に接続されている。

【0039】

負荷電流源１２１は、信号線１２２に電流を供給する。負荷電流源１２１は、第１基板１００に設けられてもよいし、第２基板２００に設けられてもよい。

【0040】

以降、光電変換部１０４に蓄積された電荷、蓄積部１２５に転送された電荷および蓄積部１２５の電位に基づく信号のいずれか、または、これらを総称して、画素信号と称する場合がある。

【0041】

付言すれば、画素１１２は少なくとも１つの光電変換部１０４と、当該少なくとも１つの光電変換部１０４からの画像信号を信号線１２２に読み出す読出部としての画素出力部１２７と、を備えている。画素１１２は、画像を構成する画素信号を信号線１２２に出力する回路の最小単位であるともいえる。

【0042】

図４は、制御回路部２１０のより具体的な構成の一例を示す。本例では、制御回路部２１０と、制御回路部２１０に設けられた制御ブロック２２０の拡大図を示している。

【0043】

制御回路部２１０は、行方向および列方向に沿って並んで配置された制御ブロック２２０を有する。本例の制御回路部２１０は、Ｍ×Ｎ個の制御ブロック２２０を有する。

【0044】

制御ブロック２２０は、画素ブロック１２０に対応した位置にそれぞれ配置される。例えば、制御ブロック２２０と画素ブロック１２０は第１基板１００と第２基板２００の積層方向から見て重なった位置に配される。この場合に、制御ブロック２２０と画素ブロック１２０の面積は隣接するブロック間のマージンを含めて略同一であってよい。

【0045】

制御ブロック２２０は、対応する画素ブロック１２０の駆動を制御する。例えば、制御ブロック２２０は、画素ブロック１２０の露光時間を制御する。また、制御ブロック２２０は、ＡＤコンバータ等の処理回路を有し、画素ブロック１２０が出力した信号を処理する。一例において、制御ブロック２２０は、対応する画素ブロック１２０から出力されたアナログの画素信号をデジタル信号に変換する。本例の制御ブロック２２０は、露光制御部１０と、画素駆動部２０と、接合部３０と、変換部４０と、信号出力部５０とを備える。

【0046】

露光制御部１０は、複数の画素１１２の露光を制御する。露光制御部１０は、画素１１２の露光時間を制御するための信号を生成する。一例において、露光制御部１０は、露光の開始タイミングまたは終了タイミングの少なくとも１つを調整して、画素ブロック１２０毎の露光時間を制御する。

【0047】

画素駆動部２０は、信号の出力先である複数の画素１１２と電気的に接続される。画素駆動部２０は、露光制御部１０からの信号に基づき、複数の画素１１２から、任意の画素１１２を選択して駆動する。画素駆動部２０は、列方向に配置されたｍ個の画素１１２と対応した位置に配置されている。撮像素子４００は、入射光の強度に応じて、画素ブロック１２０毎に露光時間を設定が可能であるため、ダイナミックレンジを拡大することができる。

【0048】

接合部３０は、信号の入力元である複数の画素１１２と電気的に接続される。接合部３０は、画素１１２から入力された画素信号を変換部４０に入力する。接合部３０は、行方向に配置されたｎ個の画素１１２に対応して設けられ、変換部４０に画素信号を列毎に入力する。

【0049】

変換部４０は、画素部１１０が出力したアナログ信号をデジタル変換する。本例の変換部４０は、アナログの画素信号をデジタル信号に変換する。変換部４０は、列方向に配列されたｍ個の画素１１２からのアナログ信号を順次デジタル変換する。変換部４０は、行方向にｎ列に並んだ画素１１２からのアナログ信号を並列にデジタル変換する。これは、一つの画素ブロック１２０に対していわゆるカラムＡＤＣ方式であるともいえる。

【0050】

信号出力部５０は、変換部４０からデジタル信号を受信する。一例において、信号出力部５０は、デジタル信号を一時的に記憶する。信号出力部５０は、デジタル信号を記憶するためのラッチ回路を有してよい。

【0051】

なお、１つの画素ブロック１２０に対して１つの制御ブロック２２０を設けることに代えて、Ｎ個（Ｎは２以上の自然数）の画素ブロック１２０に対して１つの制御ブロック２２０を設けてもよい。１つの画素ブロックに対応したＮ個の画素ブロック１２０を画素ブロック群と称することがある。例えば、列方向に沿って並んで配置された２つの画素ブロック１２０を１つの画素ブロック群として、１つの制御ブロック２２０を設けてもよい。この場合、制御ブロック２２０は、画素ブロック１２０毎に露光時間を制御してもよい。

【0052】

付言すれば、制御ブロック２２０は、少なくとも１つの画素ブロック１２０に電気的に接続され、当該少なくとも１つの画素ブロック１２０の画素１１２を制御する回路の最小単位であるともいえる。また、制御回路部２１０は、制御ブロック２２０の群で構成されているともいえる。

【0053】

図５は、撮像素子４００の配線方法の一例を説明するための模式的な断面図である。図５において、複数の信号線（例えばビット数に対応する互いに並行する信号線）を１本の信号線で代表して示している場合がある。

【0054】

画素駆動部２５０は、接続部１５０を介して、それぞれの画素ブロック１２０に信号を出力するリセット制御線１４３、選択制御線１４５に接続されている。画素駆動部２５０は、リセット制御線１４３を介して複数の画素ブロック１２０に、リセット制御信号φＲＳＴを供給し、選択制御線１４５を介して選択制御信号φＳＥＬを供給する。

【0055】

露光制御部２４０は、転送選択制御線２４２を介して複数の制御ブロック２２０に転送選択制御信号φＴＸＳＥＬおよび露光時間に対応する信号ＴＸＤＡＴＡを供給する。転送選択制御信号φＴＸＳＥＬおよび信号ＴＸＤＡＴＡは、画素ブロック１２０毎の露光時間を制御するために、制御ブロック２２０の露光制御部１０に供給される。転送選択制御信号φＴＸＳＥＬが供給された制御ブロック２２０は画素駆動部２０から、転送選択制御信号φＴＸＳＥＬを対応する画素ブロック１２０に出力する。画素ブロック１２０は、転送選択制御信号φＴＸＳＥＬおよび信号ＴＸＤＡＴＡに基づいて、転送制御信号φＴＸ１または排出制御信号φＴＸ２を画素１１２に入力するか否かを決定する。これにより、画素１１２への転送制御信号φＴＸ１または排出制御信号φＴＸ２の入力されたりスキップされたりする。

【0056】

例えば、制御ブロック２２０は、転送制御信号φＴＸ１が露光の終了時刻を決定する場合、転送制御信号φＴＸ１をスキップさせることによって露光時間を延長する。また、制御ブロック２２０は、転送制御信号φＴＸ１が露光の開始時刻を決定する場合、転送制御信号φＴＸ１をスキップさせることによって露光時間を短縮できる。このように、転送選択制御信号φＴＸＳＥＬによって、画素ブロック１２０の露光時間を調整することができる。排出制御信号φＴＸ２が露光の開始時刻または終了時刻を決定する場合も同様である。

【0057】

リセット制御線１４３、選択制御線１４５および転送選択制御線２４２は、グローバルに配線されている、すなわち、複数の画素ブロック１２０に共通して設けられる。本例のリセット制御線１４３、選択制御線１４５および転送選択制御線２４２は、行方向に画素部１１０を横断するように配線されている。リセット制御線１４３、選択制御線１４５および転送選択制御線２４２は、列方向に画素部１１０を横断するように配線されてもよい。

【0058】

例えば、リセット制御線１４３は、画素ブロック１２０のリセット部１２６のゲート端子に接続され、リセット制御信号φＲＳＴを供給する。選択制御線１４５は、画素ブロック１２０の選択部１２９のゲート端子に接続され、選択制御信号φＳＥＬを供給する。また、転送選択制御線２４２は、複数の制御ブロック２２０のそれぞれに接続され、露光制御部１０に転送選択制御信号φＴＸＳＥＬおよび信号ＴＸＤＡＴＡを供給する。

【0059】

一方、制御ブロック２２０の画素駆動部２０からのローカルな制御線である転送制御線１４１および排出制御線１４２は、画素ブロック１２０に接続される。本例の転送制御線１４１は、画素ブロック１２０に設けられた転送部１２３のゲート端子に接続される。転送制御線１４１は、画素駆動部２０から出力された転送制御信号φＴＸ１を画素ブロック１２０に供給する。本例の排出制御線１４２は、画素ブロック１２０に設けられた排出部１２４のゲート端子に接続される。排出制御線１４２は、画素駆動部２０から出力された排出制御信号φＴＸ２を画素ブロック１２０に供給する。

【0060】

接合部３０は、信号線１２２および電源線１３０に接続される。接合部３０は、基準電位ＶＧＮＤに設定されたグランド線１３２に接続される。接合部３０は、画素信号を対応して設けられた変換部４０に出力する。例えば、変換部４０は、行方向にｎ個設けられる。

【0061】

グランド線１３２は、予め定められた基準電位ＶＧＮＤに設定される。本例のグランド線１３２は、行方向に第１基板１００を横断するように配線されている。

【0062】

複数のバンプ１５２は、第１基板１００および第２基板２００が互いに接合する接合面に設けられる。第１基板１００のバンプ１５２は、第２基板２００のバンプ１５２と位置合わせされている。対向する複数のバンプ１５２は、第１基板１００および第２基板２００の加圧処理等により接合されて、電気的に接続される。

【0063】

本例の撮像素子４００は、ローカルな制御線によって、転送部１２３および排出部１２４の少なくとも１つのタイミングを変化させることにより、画素ブロック１２０毎に露光時間を制御する。撮像素子４００は、ローカルな制御線とグローバルな制御線を組み合わせることにより、より少ない制御線で露光時間の制御を実現することができる。

【0064】

制御ブロック２２０の信号出力部５０は、信号線２３２により読出制御部２７０および読出部２３０に接続されている。読出制御部２７０の制御により、信号出力部５０に記憶されている画素信号が読出部２３０に読み出される。付言すれば、上記の露光制御部２４０および画素駆動部２５０は、読出部２３０を挟んで制御回路部２１０と反対側に配される。なお、断面図として示す都合上、図５では読出制御部２７０と読出部２３０とを同じ位置に描いている。

【0065】

図６は、読出制御部２７０ａ、２７０ｂおよび読出部２３０ａ、２３０ｂの接続関係を示す模式図である。図１で説明した通り、本例では制御回路部２１０を挟んで１対の読出制御部２７０ａ、２７０ｂが設けられるとともに、制御回路部２１０を挟んで読出部２３０ａ、２３０ｂが設けられる。

【0066】

読出制御部２７０ａ、２７０ｂは制御回路部２１０のＸ方向に沿った辺に隣接して設けられる。読出制御部２７０ａは制御回路部２１０のうちの一部、例えば制御回路部２１０の上半分に含まれる制御ブロック２２０に信号線２３２ａで接続されている。一方、読出制御部２７０ａは制御回路部２１０のうちの他の一部、例えば下半分の制御ブロック２２０に信号線２３２ｂで接続されている。この場合、信号線２３２ａ、２３２ｂはそれぞれ列方向の制御ブロック２２０に共通して接続される。

【0067】

読出部２３０ａ、２３０ｂは制御回路部２１０のＹ方向に沿った辺に隣接して設けられる。読出部２３０ａは制御回路部２１０のうちの一部、例えば制御回路部２１０の上半分に含まれる制御ブロック２２０に信号線２３２ｃで接続されている。一方、読出部２３０ｂは制御回路部２１０のうちの他の一部、例えば下半分の制御ブロック２２０に信号線２３２ｄで接続されている。この場合、信号線２３２ｃ、２３２ｄはそれぞれ行方向の制御ブロック２２０に共通して接続される。

【0068】

これにより、制御回路部２１０の上半分に含まれる制御ブロック２２０は、読出制御部２７０ａによって制御されて、画素信号を読出部２３０ａに出力する。一方、制御回路部２１０の下半分に含まれる制御ブロック２２０は、読出制御部２７０ｂによって制御されて、画素信号を読出部２３０ｂに出力する。

【0069】

図６には読出部２３０ａの一部である読出回路２３４の一例が示されている。読出回路２３４はいわゆるセンスアンプと呼ばれる回路を含む。この例による読出回路２３４は、信号出力部５０からの画素信号が入力されるコンパレータ２３５と、入力の手前に配され、プリチャージが加えられるトランジスタ２３６、２３７、２３８とを有する。この読出回路２３４は、信号出力部５０に記憶されている信号がＨ（ハイ）であるかＬ（ロー）を判定する場合に、各判定閾値までの電位差が一般的なＣＭＯＳ論理回路よりも数分の一程度の小さい電位差で高速に判定して、出力することができる。その一方、判定に係る電位差が小さいのでノイズが載ることを避けることが好ましい。

【0070】

付言すれば、他の制御信号、例えば、露光制御部２４０から転送選択制御線２４２により出力される転送選択制御信号φＴＸＳＥＬはデジタルの信号であり、かつ、その電圧は読出回路２３４で判定される電位差に比べて大きい。したがって、転送選択制御線２４２が読出部２３０を跨ぐように配されても、ノイズによる影響を受けにくい。

【0071】

本実施形態において、読出部２３０ａ、２３０ｂは制御回路部２１０に隣接して設けられる。付言すれば、読出部２３０ａ、２３０ｂと制御回路部２１０との間に、他の回路、例えば露光制御部２４０は設けられていない。すなわち、読出部２３０ａ、２３０ｂは、他の回路、例えば露光制御部２４０よりも制御回路部２１０の近くに設けられている。よって、制御回路部２１０から読出回路２３４への信号線２３２ｃ、２３２ｄにノイズが載り難く、誤動作を防ぐことができる。

【0072】

図５にもどり、読出部２３０は第３基板３００の接続部３３０と貫通電極６２、３６２によって接続されている。接続部３３０は信号線３３２で画像処理部３１０に接続されている。したがって、読出部２３０により制御ブロック２２０から読み出された画素信号は接続部３３０を介して画像処理部３１０に入力される。

【0073】

読出部３４０は、信号線３４２により画像処理部３１０に接続されるとともに、貫通電極６２、３６２によって第２基板２００の露光制御部２４０に接続されている。読出部３４０は、画像処理部３１０から画像処理された画素信号を読み出す。さらに読出部３４０は、読み出した画素信号を、貫通電極３６４、６４を介して露光制御部２４０に出力する。露光制御部２４０は、入力された画素信号に基づいて、例えば、画像処理部３１０の画像処理として算出したコントラストなどに基づいて、転送選択制御信号φＴＸＳＥＬを制御ブロック２２０の各々に供給する。

【0074】

読出部３６０は、信号線３６１により画像処理部３１０に接続されるとともに、貫通電極６２、３６２によって第２基板２００の接続部２６０に接続されている。接続部２６０はバンプ１５２によってＩ／Ｏ部１６０に接続されている。これにより、読出部３４０は、例えば画像処理部３１０から画像処理された画素信号を読み出して、Ｉ／Ｏ部１６０から、撮像素子４００の外部に出力することができる。

【0075】

付言すれば、第１基板１００と第２基板２００とは配線側が接合されるのでバンプ１５２によって電気的に接続されている。一方、第２基板２００と第３基板３００とは基板側が接合されるので、貫通電極６２、３６２で電気的に接続されている。これらに代えて、第１基板１００と第２基板２００とを貫通電極を用いて基板側で電気的に接続し、第２基板２００と第３基板３００とをバンプを用いて配線側で電気的に接続してもよい。

【0076】

以上、本実施形態によれば、読出部２３０ａ、２３０ｂは制御回路部２１０に隣接して設けられるので、制御回路部２１０から読出回路２３４への信号線２３２ｃ、２３２ｄにノイズが載り難く、誤動作を防ぐことができる。

【0077】

なお、本実施形態において、読出制御部２７０が一対設けられるとともに読出部２３０が一対設けられている。これに代えて、読出制御部２７０および読出部２３０をそれぞれ１つ設けて、すべての制御ブロック２２０に接続してもよい。さらに、本実施形態において、読出制御部２７０が制御回路部２１０のＹ方向側に配され、読出部２３０が制御回路部２１０のＸ方向側に配されている。これに代えて、読出制御部２７０が制御回路部２１０のＸ方向側に配され、読出部２３０が制御回路部２１０のＹ方向側に配されてもよい。

【0078】

図７は、読出制御部２７０ｈ～２７０ｋおよび読出部２３０ｈ～２３０ｋの他の接続関係を示す模式図である。本例では制御回路部２１０が上下左右の４つの制御ブロック群に分かれて制御される。

【0079】

右上すなわち第一象限の制御ブロック２２０は、Ｘ方向に隣接して配された読出制御部２７０ｈと信号線２３２ｐで接続されるとともに、Ｙ方向に隣接して配された読出部２３０ｈと信号線２３２ｑで接続される。これにより、制御回路部２１０の第一象限に含まれる制御ブロック２２０は、読出制御部２７０ｈによって制御されて、画素信号を読出部２３０ｈに出力する。

【0080】

左上すなわち第二象限の制御ブロック２２０は、Ｙ方向に隣接して配された読出制御部２７０ｉと信号線２３２ｒで接続されるとともに、Ｘ方向に隣接して配された読出部２３０ｉと信号線２３２ｓで接続される。これにより、制御回路部２１０の第二象限に含まれる制御ブロック２２０は、読出制御部２７０ｉによって制御されて、画素信号を読出部２３０ｉに出力する。

【0081】

左下すなわち第三象限の制御ブロック２２０は、Ｘ方向に隣接して配された読出制御部２７０ｊと信号線２３２ｔで接続されるとともに、Ｙ方向に隣接して配された読出部２３０ｊと信号線２３２ｕで接続される。これにより、制御回路部２１０の第三象限に含まれる制御ブロック２２０は、読出制御部２７０ｊによって制御されて、画素信号を読出部２３０ｊに出力する。

【0082】

右下すなわち第四象限の制御ブロック２２０は、Ｙ方向に隣接して配された読出制御部２７０ｋと信号線２３２ｖで接続されるとともに、Ｘ方向に隣接して配された読出部２３０ｋと信号線２３２ｗで接続される。これにより、制御回路部２１０の第四象限に含まれる制御ブロック２２０は、読出制御部２７０ｋによって制御されて、画素信号を読出部２３０ｋに出力する。

【0083】

図８は他の撮像素子９００の概要を示す図であり、図９は撮像素子９００の接続関係を示す模式的な断面図である。図８および図９の撮像素子９００において、図１から図７の撮像素子４００と同じ構成については同じ参照番号を付して説明を省略する。

【0084】

撮像素子９００において、撮像素子４００の画素駆動部２５０に対応する画素駆動部６５０が第１基板６００に設けられている。これに伴い、第１基板６００には、撮像素子４００の接続部１５０に対応する構成が配されていない。また、第２基板７００には、撮像素子４００の画素駆動部２５０に対応する構成は設けられていない。

【0085】

撮像素子９００においても、読出制御部２７０は、制御回路部２１０および読出部２３０は、制御回路部２１０に隣接して配置されている。付言すれば、読出部２３０と制御回路部２１０との間に、他の回路、例えば露光制御部２４０は設けられていない。すなわち、読出部２３０は、他の回路、例えば露光制御部２４０よりも制御回路部２１０の近くに設けられている。よって、制御回路部２１０から読出部２３０への信号線２３２にノイズが載り難く、誤動作を防ぐことができる。

【0086】

なお、上記いずれの実施形態においても、画素１１２の第２転送部１２４を省略してもよい。さらに、第１転送部１２３も省略してもよいが、その場合には蓄積部１２５はフローティングディフュージョンとしての機能を有しなくなる。また、蓄積部１２５、画素出力部１２７を他の画素と共有してもよい。また、画素１１２は複数の光電変換部１０４および第１転送部１２３で構成してもよい。

【0087】

また、第１基板１００、６００と第２基板２００、７００とは、バンプ１５２により機械的にも接合されるが、これに加えて、電気的な接続に関与しないダミーバンプを複数設けたり、接着剤を用いることにより基板同士の機械的な接合強度を高めてもよい。これに代えてまたはこれに加えて、バンプ１５２は主に電気的な接続を担い、これとは別個に基板の接合面を活性化させて接合面同士を接合することで機械的な強度を保ってもよい。第２基板２００、７００と第３基板３００、８００も同様に、電気的な接続の他に、または、それに加えて、ダミーバンプ、接着剤、活性化による接合等により、機械的な強度を保ってもよい。

【0088】

図１０は、実施例に係る撮像装置５００の構成例を示すブロック図である。撮像装置５００は、撮像素子４００と、システム制御部５０１と、駆動部５０２と、測光部５０３と、ワークメモリ５０４と、記録部５０５と、表示部５０６と、駆動部５１４と、撮影レンズ５２０とを備える。撮像素子４００を備える例で説明するが、これに代えて撮像素子９００を備えてもよい。

【0089】

撮影レンズ５２０は、光軸ＯＡに沿って入射する被写体光束を撮像素子４００へと導く。撮影レンズ５２０は、複数の光学レンズ群から構成され、シーンからの被写体光束をその焦点面近傍に結像させる。撮影レンズ５２０は、撮像装置５００に対して着脱できる交換式レンズであってもよい。なお、図１０では瞳近傍に配置された仮想的な１枚のレンズで当該撮影レンズ５２０を代表して表している。

【0090】

駆動部５１４は、撮影レンズ５２０を駆動する。一例において、駆動部５１４は、撮影レンズ５２０の光学レンズ群を移動させて合焦位置を変更する。また、駆動部５１４は、撮影レンズ５２０内の虹彩絞りを駆動して撮像素子４００に入射する被写体光束の光量を制御してよい。

【0091】

駆動部５０２は、システム制御部５０１からの指示に従って撮像素子４００のタイミング制御、領域制御等の電荷蓄積制御を実行する制御回路を有する。また、操作部５０８は、レリーズボタン等により撮像者からの指示を受け付ける。

【0092】

撮像素子４００は、画素信号をシステム制御部５０１の画像処理部５１１へ引き渡す。画像処理部５１１は、ワークメモリ５０４をワークスペースとして種々の画像処理を施した画像データを生成する。例えば、ＪＰＥＧファイル形式の画像データを生成する場合は、ベイヤー配列で得られた信号からカラー映像信号を生成した後に圧縮処理を実行する。生成された画像データは、記録部５０５に記録されるとともに、表示信号に変換されて予め設定された時間の間、表示部５０６に表示される。

【0093】

測光部５０３は、画像データを生成する一連の撮影シーケンスに先立ち、シーンの輝度分布を検出する。測光部５０３は、例えば１００万画素程度のＡＥセンサを含む。システム制御部５０１の演算部５１２は、測光部５０３の出力を受けてシーンの領域ごとの輝度を算出する。

【0094】

演算部５１２は、算出した輝度分布に従ってシャッタ速度、絞り値、ＩＳＯ感度を決定する。測光部５０３は撮像素子４００で兼用してもよい。なお、演算部５１２は、撮像装置５００を動作させるための各種演算も実行する。駆動部５０２は、一部または全部が撮像素子４００に搭載されてよい。システム制御部５０１の一部が撮像素子４００に搭載されてもよい。また、撮像素子４００に代えて撮像素子９００を用いてもよい。

【0095】

以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、特許請求の範囲の記載から明らかである。

【0096】

特許請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。特許請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。

【符号の説明】

【0097】

１０ 露光制御部、２０ 画素駆動部、３０ 接合部、４０ 変換部、５０ 信号出力部、６２、６４、３６２、３６４ 貫通電極、１００、６００ 第１基板、１０４ 光電変換部、１１０ 画素部、１１２ 画素、１２０ 画素ブロック、１２１ 負荷電流源、１２２、２３２、３３２、３４２、３６１ 信号線、１２３ 転送部、１２４ 排出部、１２５ 蓄積部、１２６ リセット部、１２７ 画素出力部、１２８ 増幅部、１２９ 選択部、１３０ 電源線、１３２ グランド線、１４１ 転送制御線、１４２ 排出制御線、１４３ リセット制御線、１４５ 選択制御線、１５０ 接続部、１５２ バンプ、１６０ Ｉ／Ｏ部、２００、７００ 第２基板、２１０ 制御回路部、２２０ 制御ブロック、２３０ 読出部、２３６、２３７、２３８ トランジスタ、２４０ 露光制御部、２４２ 転送選択制御線、２５０、６５０ 画素駆動部、２６０ 接続部、２７０ 読出制御部、３００、８００ 第３基板、３１０ 画像処理部、３３０ 接続部、３４０、３６０ 読出部、４００、９００ 撮像素子、５００ 撮像装置、５０１ システム制御部、５０２ 駆動部、５０３ 測光部、５０４ ワークメモリ、５０５ 記録部、５０６ 表示部、５０８ 操作部、５１１ 画像処理部、５１２ 演算部、５１４ 駆動部、５２０ 撮影レンズ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】