特開 2022-180809 サージ抑制装置およびシールドシステム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022180809

(43)【公開日】2022-12-07

(54)【発明の名称】サージ抑制装置およびシールドシステム

(51)【国際特許分類】

   H02H 9/04 20060101AFI20221130BHJP

   H02H 7/00 20060101ALI20221130BHJP

   H02M 1/12 20060101ALN20221130BHJP

【ＦＩ】

H02H9/04 A

H02H7/00 C

H02M1/12

【審査請求】未請求

【請求項の数】21

【出願形態】ＯＬ

(21)【出願番号】P 2021087507

(22)【出願日】2021-05-25

(71)【出願人】

【識別番号】000006013

【氏名又は名称】三菱電機株式会社

(74)【代理人】

【識別番号】110001195

【氏名又は名称】弁理士法人深見特許事務所

(72)【発明者】

【氏名】▲高▼橋 慶多

(72)【発明者】

【氏名】窪田 正博

(72)【発明者】

【氏名】金本 貴志

【テーマコード（参考）】

5G013

5G053

5H740

【Ｆターム（参考）】

5G013AA01

5G013AA04

5G013BA02

5G013DA03

5G013DA10

5G053AA10

5G053BA01

5G053BA04

5G053BA08

5G053CA05

5G053EC05

5H740AA01

5H740NN02

(57)【要約】

【課題】ＨＥＭＰの第１パルスと第２パルスの両方とも防護可能なサージ抑制装置を提供する。
【解決手段】サージ抑制装置１０１は、防護対象装置５に接続される入力配線１０と、各々が、入力配線１０に印加された高強度パルスを入力配線１０の途中においてバイパスする第１サージ抑制素子１および第２サージ抑制素子２とを備える。ここで、第１サージ抑制素子１の動作電圧は第２サージ抑制素子２の動作電圧よりも高く、第１サージ抑制素子１の配線長は第２サージ抑制素子２の配線長よりも短く、第２サージ抑制素子２の耐電流は第１サージ抑制素子１の耐電流よりも大きい。
【選択図】図１

【特許請求の範囲】

【請求項1】

防護対象装置に接続される第１入力配線と、
各々が、前記第１入力配線に印加されたパルスを前記第１入力配線の途中においてバイパスする第１サージ抑制素子および第２サージ抑制素子とを備え、
前記第１サージ抑制素子の動作電圧は前記第２サージ抑制素子の動作電圧よりも高く、前記第１サージ抑制素子の配線長は前記第２サージ抑制素子の配線長よりも短く、前記第２サージ抑制素子の耐電流は前記第１サージ抑制素子の耐電流よりも大きい、サージ抑制装置。

【請求項2】

前記防護対象装置に接続される第２入力配線をさらに備え、
前記第１サージ抑制素子および前記第２サージ抑制素子の各々は、前記第１入力配線と前記第２入力配線との間に接続される、請求項１に記載のサージ抑制装置。

【請求項3】

接地電極をさらに備え、
前記第１サージ抑制素子および前記第２サージ抑制素子の各々は、前記第１入力配線と前記接地電極との間に接続される、請求項１に記載のサージ抑制装置。

【請求項4】

前記接地電極としての筐体をさらに備える、請求項３に記載のサージ抑制装置。

【請求項5】

前記第２サージ抑制素子に直列に接続されたヒューズをさらに備える、請求項１～４のいずれか１項に記載のサージ抑制装置。

【請求項6】

前記第１サージ抑制素子に直列に接続されたヒューズをさらに備える、請求項１～５のいずれか１項に記載のサージ抑制装置。

【請求項7】

前記第１入力配線の途中に接続された追加インダクタをさらに備え、
前記追加インダクタは、前記第１入力配線と前記第１サージ抑制素子との接続点と、前記防護対象装置との間に接続される、請求項１～６のいずれか１項に記載のサージ抑制装置。

【請求項8】

前記第２サージ抑制素子の動作電圧を測定するための前記第２サージ抑制素子用の動作電圧測定装置をさらに備える、請求項１～７のいずれか１項に記載のサージ抑制装置。

【請求項9】

前記第２サージ抑制素子用の前記動作電圧測定装置の駆動電圧は、前記第１入力配線から分岐接続された配線を介して供給される、請求項８に記載のサージ抑制装置。

【請求項10】

前記第２サージ抑制素子と前記第１入力配線との間を電気的に開閉するスイッチと、
前記スイッチの開閉を制御するスイッチ制御部とをさらに備える、請求項８または９に記載のサージ抑制装置。

【請求項11】

前記第１サージ抑制素子の動作電圧を測定するための前記第１サージ抑制素子用の動作電圧測定装置をさらに備える、請求項１～１０のいずれか１項に記載のサージ抑制装置。

【請求項12】

前記第１サージ抑制素子用の前記動作電圧測定装置の駆動電圧は、前記第１入力配線から分岐接続された配線を介して供給される、請求項１１に記載のサージ抑制装置。

【請求項13】

前記第１サージ抑制素子と前記第１入力配線との間を電気的に開閉するスイッチと、
前記スイッチの開閉を制御するスイッチ制御部とをさらに備える、請求項１１または１２に記載のサージ抑制装置。

【請求項14】

前記第１サージ抑制素子は、互いに直列接続された第１素子および第２素子を含み、
前記第１素子は、短絡故障の可能性が相対的に高いサージ抑制素子であり、前記第２素子は短絡故障の可能性が相対的に低いサージ抑制素子である、請求項１～１３のいずれか１項に記載のサージ抑制装置。

【請求項15】

前記第１素子の耐電流よりも前記第２素子の耐電流の方が高い、請求項１４に記載のサージ抑制装置。

【請求項16】

前記第２サージ抑制素子は、互いに直列接続された第３素子および第４素子を含み、
前記第３素子は、短絡故障の可能性が相対的に高いサージ抑制素子であり、前記第４素子は、短絡故障の可能性が相対的に低いサージ抑制素子である、請求項１～１５のいずれか１項に記載のサージ抑制装置。

【請求項17】

前記第３素子の耐電流よりも前記第４素子の耐電流の方が高い、請求項１６に記載のサージ抑制装置。

【請求項18】

前記第２サージ抑制素子を流れる電流を測定するための電流測定装置をさらに備える、請求項１～１７のいずれか１項に記載のサージ抑制装置。

【請求項19】

前記第１サージ抑制素子を流れる電流を測定するための電流測定装置をさらに備える、請求項１～１８のいずれか１項に記載のサージ抑制装置。

【請求項20】

前記第２サージ抑制素子に直列に接続されたインダクタをさらに備える、請求項１～１９のいずれか１項に記載のサージ抑制装置。

【請求項21】

電磁シールド室の周囲を囲む導電性の壁と、
前記導電性の壁に電気的に接続された請求項１～２０のいずれか１項に記載のサージ抑制装置とを備える、シールドシステム。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、サージ抑制装置およびシールドシステムに関する。

【背景技術】

【0002】

従来、交流電源側から被保護機器へ侵入する誘導雷サージを保護するためのサージ抑制装置が知られている。誘導雷サージ試験に関してＩＥＣ６１０００―４―５規格が定められている。この規格による高強度パルスの諸元は、電流の立ち上がり時間が８μｓ（マイクロ秒）であり、パルス幅が２０μｓである。

【0003】

電源線路または信号線路に印加され得る高強度パルスは誘導雷のみではなく、ＨＥＭＰ（High-altitude Electro-magnetic Pulse：高高度核爆発電磁パルス）に対する対策も重要である。ＨＥＭＰによる高強度パルスの諸元は、ＭＩＬ規格のＭＩＬ－ＳＴＤ－１８８－１２５－１、ＭＩＬ－ＳＴＤ－１８８－１２５－２において定められている。ＨＥＭＰでは、第１パルスおよび第２パルスの両方のパルスへの防護性能が必要となる。

【0004】

具体的に、第１パルスは、立上り時間が２０ｎｓ以下、幅が５００ｎｓ～５５０ｎｓ、ピーク電流が５０００Ａと規定されている。一方、第２パルスは、立上り時間は１．５μｓ、幅が３ｍｓ～５ｍｓ、ピーク電流が２５０Ａと規定されている。

【0005】

特許文献１（特開２０２０－１２７２５２号公報）は、高強度パルスの侵入を防止するために、貫通型のサージ抑制素子（具体的にはバリスタ）を入力端に配置した構成を開示している。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２０２０－１２７２５２号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

ＨＥＭＰによる高強度パルスの侵入を防止するためには、第１パルスおよび第２パルスの両方に対する対策を講じなければならない。特許文献１に開示された貫通型のサージ抑制素子の場合には、配線長を短くすることができるので、立ち上がり時間の短い第１パルスへの防御に適している。しかしながら、第２パルスがさらに印加されたときにサージ抑制素子が破壊されないようにするには耐電流を高める必要があり、結果としてサージ抑制素子が大型化してしまう。サージ抑制素子が大型化すると配線イダンダクタンスが増加するので、立ち上がり時間の短い第１パルスへの防護性能が低下してしまうという問題が生じる。

【0008】

本開示は、上記の問題点を考慮してなされたものであり、その目的は、ＨＥＭＰの第１パルスおよび第２パルスの両方とも防護可能なサージ抑制装置を提供することである。

【課題を解決するための手段】

【0009】

本開示のサージ抑制装置は、防護対象装置に接続される第１入力配線と、各々が、第１入力配線に印加されたパルスを第１入力配線の途中においてバイパスする第１サージ抑制素子および第２サージ抑制素子とを備える。ここで、第１サージ抑制素子の動作電圧は第２サージ抑制素子の動作電圧よりも高く、第１サージ抑制素子の配線長は第２サージ抑制素子の配線長よりも短く、第２サージ抑制素子の耐電流は第１サージ抑制素子の耐電流よりも大きい。

【発明の効果】

【0010】

本開示のサージ抑制装置によれば、入力パルスをバイパスするために上記の第１サージ抑制素子および第２サージ抑制素子を設けることによって、ＨＥＭＰの第１パルスと第２パルスの両方とも防護できる。

【図面の簡単な説明】

【0011】

【図1】実施の形態１のサージ抑制装置の構成を示す回路図である。

【図2】図１の防護対象装置５の一例としてフィルタ装置の構成例を示す回路図である。

【図3】図１のサージ抑制装置の第１の変形例を示す回路図である。

【図4】図１のサージ抑制装置の第２の変形例を示す回路図である。

【図5】図１のサージ抑制装置の第３の変形例を示す回路図である。

【図6】コンデンサにＨＥＭＰ第１パルスを印加したときのコンデンサ電圧波形を示す図である。

【図7】コンデンサにＨＥＭＰ第１パルスを印加したときのコンデンサ電圧最大値と第１サージ抑制素子の配線インダクタンスとの関係を示す図である。

【図8】コンデンサにＨＥＭＰ第２パルスを印加したときのコンデンサ電圧波形を示す図である。

【図9】コンデンサにＨＥＭＰ第２パルスを印加したときのコンデンサ電圧最大値と第２サージ抑制素子の配線インダクタンスとの関係を示す図である。

【図10】実施の形態２に係るサージ抑制装置の構成を示す回路図である。

【図11】実施の形態２の変形例に係るサージ抑制装置の構成を示す回路図である。

【図12】実施の形態３に係るサージ抑制装置の構成を示す回路図である。

【図13】実施の形態４に係るサージ抑制装置の構成を示す回路図である。

【図14】実施の形態５に係るサージ抑制装置の構成を示す回路図である。

【図15】実施の形態５の変形例に係るサージ抑制装置の構成を示す回路図である。

【図16】実施の形態６に係るサージ抑制装置の構成を示す回路図である。

【図17】実施の形態６の変形例に係るサージ抑制装置の構成を示す回路図である。

【図18】実施の形態７に係るサージ抑制装置の構成を示す回路図である。

【図19】実施の形態８に係るサージ抑制装置の構成を示す回路図である。

【図20】実施の形態８の変形例に係るサージ抑制装置の構成を示す回路図である。

【発明を実施するための形態】

【0012】

以下、各実施の形態について図面を参照して詳しく説明する。なお、同一または相当する部分には同一の参照符号を付して、その説明を繰り返さない。

【0013】

実施の形態１．
以下、図１～図９を参照して、実施の形態１に係るサージ抑制装置の構成および動作について説明する。

【0014】

［サージ抑制装置の構成および動作］
図１は、実施の形態１のサージ抑制装置の構成を示す回路図である。図１に示すように、サージ抑制装置１０１は、防護対象装置５の入力配線１０と、第１サージ抑制素子１と、第２サージ抑制素子２と、これらを内蔵する筐体４とを備える。入力配線１０は、筐体４の開口から筐体４の内部に延在し、防護対象装置５の入力端子に接続される。入力配線１０は、電源電圧または信号電圧を防護対象装置５に伝送するために用いられる。

【0015】

第１サージ抑制素子１および第２サージ抑制素子２の各々は、入力配線１０の始点に印加されたパルスを、入力配線１０の途中においてサージ抑制装置１０１の筐体４にバイパスする。図１の場合、第１サージ抑制素子１および第２サージ抑制素子２は、入力配線１０の途中と筐体４との間に互いに並列に接続される。ここで、サージ抑制素子とは、ある動作電圧以下ではインピーダンスが高く、その動作電圧以上ではインピーダンスが低くなる非線形特性を有する素子である。

【0016】

図１では、第１サージ抑制素子１および第２サージ抑制素子２として、金属酸化物バリスタ（ＭＯＶ：Metal Oxide Varistor）１Ａ，２Ａが用いられている。第１サージ抑制素子１および第２サージ抑制素子２のその他の構成例については、図３～図５を参照して後述する。

【0017】

ここで、第１サージ抑制素子１の特性と第２サージ抑制素子２の特性とは以下の点で異なる。第１に、第１サージ抑制素子１の動作電圧は、第２サージ抑制素子２の動作電圧よりも高い。第２に、第１サージ抑制素子１の配線長は、第２サージ抑制素子２の配線長よりも短い。具体的に、図１の回路図では、第２サージ抑制素子２の配線インダクタンス３が図示されている。第１サージ抑制素子１の配線インダクタンスは、第２サージ抑制素子２の配線インダクタンス３に比べて小さいので図では省略している。第３に、第２サージ抑制素子２の耐電流は、第１サージ抑制素子１の耐電流よりも大きい。

【0018】

上記のサージ抑制装置１０１の構成によれば、ＨＥＭＰの第１パルスおよび第２パルスの両方とも防護できる。以下、その理由を説明する。前述のように、ＨＥＭＰの第１パルスは、立上り時間が２０ｎｓ以下、幅が５００ｎｓ～５５０ｎｓであり、誘導雷パルスより幅が短い。したがって、ＨＥＭＰの第１パルスのエネルギーは小さいものの立上り時間が非常に早いため、サージ抑制素子の配線長が長い場合は配線のインダクタンスと電流の立上り速度の積に起因して生じる過電圧を無視できない。このため、サージ抑制素子の配線長を可能な限り短くする必要がある。一方、ＨＥＭＰの第２パルスの立上り時間は１．５μｓと第１パルスよりも低速なため、サージ抑制素子の配線長を必ずしも短くする必要はない。また、第１パルスのピーク電流は５０００Ａであるのに対し第２パルスのピーク電流は２５０Ａである。しかしながら、ＨＥＭＰ第２パルスは幅が３ｍｓ～５ｍｓと、第１パルスの幅の１００００倍程度幅が長く、第２パルスのエネルギーは第１パルスのエネルギーよりも１０倍以上高くなり得るため、サージ抑制素子は第２パルスが印加されても破壊しないようにする必要がある。

【0019】

そこで、上述のように第１サージ抑制素子１および第２サージ抑制素子２に特性の違いを設けることによって、図１のサージ抑制装置１０１の構成によれば、高速かつ低エネルギーのＨＥＭＰ第１パルスは、配線インダクタンスの小さい第１サージ抑制素子１を主として流れる。したがって、配線インダクタンスと電流立上り速度の積で生じる過電圧による防護対象装置５の破壊を防ぐことができる。また、低速かつ高エネルギーなＨＥＭＰ第２パルスは、動作電圧の小さい第２サージ抑制素子２を主として流れる。このため、第１サージ抑制素子１の耐電流はＨＥＭＰ第２パルスに耐えるほど大きくする必要が無くなり、第１サージ抑制素子１を小型化することができる。これにより第１サージ抑制素子１の配線インダクタンスを小さくすることができ、ＨＥＭＰ第１パルスの防護性能を向上できる。これらの理由から、実施の形態１のサージ抑制装置１０１の構成によれば、ＨＥＭＰ第１パルスおよび第２パルスの両方とも防護できる。

【0020】

通常時に入力配線１０を伝送する電源電圧または信号電圧は、第１サージ抑制素子１および第２サージ抑制素子２の各々の動作電圧よりも小さい。したがって、誘導雷パルスまたはＨＥＭＰなどが印加されていない通常時において、サージ抑制装置１０１は、電源電圧および信号電圧の値に影響を及ぼさない。サージ抑制素子１，２の動作電圧を上回るパルスが印加されると、サージ抑制素子のインピーダンスが小さくなることによりパルス電流がサージ抑制素子にバイパスされる。この結果、防護対象装置５の入力端子に生じる過電圧を防止できる。

【0021】

一局面において、第２サージ抑制素子２に直列に磁性体コアやコイルなどのインダクタが設けられる。第２サージ抑制素子２に直列にインダクタが無い場合、ＨＥＭＰ第１パルス印加時に第１サージ抑制素子１に生じる残留電圧が、第２サージ抑制素子２の配線インダクタンス３にも生じる。この場合に、第２サージ抑制素子２の配線と筐体４との間で絶縁破壊が起きる可能性がある。第２サージ抑制素子２に直列にインダクタを接続することにより、第１サージ抑制素子１に生じる残留電圧は第２サージ抑制素子２に直列接続したインダクタに主として生じるようになる。この結果、配線インダクタンス３に生じる電圧が低減するので、配線と筐体の間での絶縁破壊を防ぐことができ、サージ抑制装置１０１の信頼性が向上する。

【0022】

防護対象装置５の入力端子が複数の場合には、入力端子に対応してサージ抑制装置１０１の入力配線１０が複数設けられる。この場合、複数の入力配線１０の各々に対して、第１サージ抑制素子１および第２サージ抑制素子２が設けられる。

【0023】

サージ抑制装置１０１の筐体４を設けた方が接地電極のインダクタンスを低減できる。しかし、筐体４を用いずに、接地電位が与えられる接地電極ＧＮＤにサージ抑制素子１，２を直接接続してもよい。ＨＥＭＰ第１パルス防護性能の観点から、第１サージ抑制素子１のインダクタンスを小さくするために、接地電極幅を可能な限り広く、接地電極長を短くすることが望ましい。第１サージ抑制素子１の接地電極と第２サージ抑制素子２の接地電極とは同一でもよいし、分離されていてもよい。サージ抑制装置１０１の筐体４を用いる場合であっても、筐体４の接地経路の幅を可能な限り広く、接地経路長を短くすることが望ましい。

【0024】

サージ抑制装置の筐体４と防護対象装置５の筐体２０とは一体であってもよいし、別体であってもよい。また、第１サージ抑制素子１と第２サージ抑制素子２とは必ずしも同じ筐体４に入っている必要はなく、別々の筐体に入っていてもよい。もしくは、第１サージ抑制素子１および第２サージ抑制素子２のいずれか一方が筐体を用いずに接地電極に直接接続されていてもよい。防護対象装置５が電磁シールドシステムであるか、または電磁シールドシステムに搭載されたフィルタ装置である場合には、サージ抑制装置１０１の筐体４は、電磁シールド室の周囲を囲む導電性の壁面のいずれかに接続されていることが望ましい。

【0025】

［防護対象装置の一例］
図２は、図１の防護対象装置５の一例としてフィルタ装置の構成例を示す回路図である。

【0026】

フィルタ装置５Ａは、電源線路または信号線路（図１の入力配線１０に対応する）に挿入された状態で設けられる。フィルタ装置５Ａは、電源線路上もしくは信号線路上に発生する高周波のノイズ成分などを除去する。このようなフィルタ回路として、インダクタとコンデンサとを組み合わせることで構成されたＬＣフィルタがしばしば用いられる。

【0027】

ＬＣフィルタ回路に誘導雷パルスまたはＨＥＭＰなどの高強度のパルス９０が印加されると、ＬＣフィルタの端子に過電圧が生じるため、コンデンサ部品が劣化したり、絶縁破壊したりといった問題が生じる可能性がある。そこで、フィルタ装置５Ａの入力端子の過電圧を防止するサージ抑制装置１０１が設けられる。

【0028】

図２に示すように、フィルタ装置５Ａは、π型フィルタとして構成され、筐体２０と、インダクタ４１と、入力側貫通型コンデンサ２１と、入力側リード線付コンデンサ３１と、出力側貫通型コンデンサ２２と、出力側リード線付コンデンサ３２とを含む。

【0029】

インダクタ４１は、入力端子２５と出力端子２６との間を接続する線路２７に直列に接続される。貫通型コンデンサ２１は、入力端子２５とインダクタ４１の入力側の端子４１Ａとの間の線路２７に直列に接続される。貫通型コンデンサ２１の外周は筐体２０に直結される。同様に、貫通型コンデンサ２２は、出力端子２６とインダクタ４１の出力側の端子４１Ｂとの間の線路２７に直列に接続される。貫通型コンデンサ２２の外周は筐体２０に直結される。リード線付コンデンサ３１は、入力端子２５とインダクタ４１の端子４１Ａとの間の線路２７と筐体２０との間に接続される。同様に、リード線付コンデンサ３２は、出力端子２６とインダクタ４１の端子４１Ｂとの間の線路２７と筐体２０との間に接続される。インダクタ４１およびリード線付コンデンサ３１，３２は、筐体２０に内蔵される。筐体２０は、グランドＧＮＤに接続される。

【0030】

図２では単一線路のフィルタ装置を示しているが、線路は複数であってもよい。この場合、線路２７ごとに、貫通型コンデンサ２１，２２、リード線付コンデンサ３１，３２、およびインダクタ４１が設けられる。さらに、異なる線路間にコンデンサを接続してもよい。

【0031】

線路２７は、バスバー、銅ケーブル、プリント基板のパターンなどのいずれであってもよい。プリント基板のパターンで接続される場合は、リード線付コンデンサ３１，３２はリード線の無い面実装部品であってもよい。

【0032】

インダクタ４１は、必ずしも巻線を施したコイルでなくてもよく、環状の磁性体コアの中空部に線路２７を貫通させたものでもよい。磁性体コアを用いずに線路２７のインダクタンスを利用してもよい。

【0033】

コンデンサをＣ、インダクタをＬで表現すると、π型フィルタはＣ－Ｌ－Ｃフィルタとも表現できる。フィルタ装置５Ａは、必ずしもこのようなＣ－Ｌ－Ｃフィルタでなくてもよい。たとえば、入力側のコンデンサが無いＬ－Ｃフィルタでもよく、出力側のコンデンサが無いＣ－Ｌフィルタでもよく、フィルタを多段接続したＣ－Ｌ－Ｃ－Ｌ－Ｃフィルタであってもよく、その他の多様な構成をとってもよい。

【0034】

貫通型コンデンサ２１、２２はリード線付コンデンサ３１、３２よりも線路長が短いことから、高周波のノイズ低減に有効であるが、高周波のノイズ低減が必須でない場合には貫通型コンデンサ２１、２２は無くてもよい。また、貫通型コンデンサ２１、２２で十分な静電容量が得られる場合にはリード線付コンデンサ３１、３２は無くてもよい。

【0035】

サージ抑制装置１０１が無い場合には、フィルタ装置５Ａの入力端子２５に高強度のパルスが印加される。このため、特に入力側貫通型コンデンサ２１および入力側リード線付コンデンサ３１に過電圧が生じるため、これらの入力側コンデンサ２１，３１に劣化または絶縁破壊が生じる可能性がある。入力側コンデンサ２１，３１が無い場合であっても、インダクタ４１がコイルの場合はインダクタ４１の巻線同士の間に過電圧が生じることで絶縁破壊が起こる可能性がある。さらに、インダクタ４１がコイルの場合でなくとも線路２７と筐体２０の間で絶縁破壊が起こる可能性がある。

【0036】

防護対象装置５はこのようなフィルタ装置のみであるとは限らず、フィルタ装置を１要素として内蔵した装置であってもよい。この場合、フィルタ装置の筐体２０は防護対象装置５の筐体を兼ねていてもよい。防護対象装置５が電磁シールド室である場合には、フィルタ装置の筐体２０は、電磁シールド室を構成する床面および天井面を含む導電性の壁面のいずれかに接続される。

【0037】

［図１のサージ抑制装置の変形例］
以下、図３～図５を参照して、図１のサージ抑制装置１０１の構成の変形例について説明する。

【0038】

図３は、図１のサージ抑制装置の第１の変形例を示す回路図である。図３のサージ抑制装置１０１Ａは、第１サージ抑制素子１および第２サージ抑制素子２の各々が、ＭＯＶ１Ａ，２Ａに代えてガス放電管（ＧＤＴ：Gas Discharge Tube）１Ｂ，２Ｂで構成されている点で図１のサージ抑制装置１０１と異なる。図３のその他の点については、図１の場合と同様であるので同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

【0039】

第１サージ抑制素子１および第２サージ抑制素子２の各々は、ある動作電圧以下でインピーダンスが高く、その動作電圧以上ではインピーダンスが低くなる非線形特性を有する素子であればよく、その種類は問わない。たとえば、第１サージ抑制素子１および第２サージ抑制素子２の各々は、ツェナーダイオードであってもよい。また、第１サージ抑制素子１と第２サージ抑制素子２とで、異なる種類とのサージ抑制素子を用いてもよい。

【0040】

なお、ＧＤＴの動作電圧は放電管内部の放電が開始する電圧で定義されるが、ＧＤＴ内部における放電現象発生の遅延に起因して、直流の動作電圧よりもパルス印加時の動作電圧の方が高くなりやすい傾向がある。このため、第１サージ抑制素子の動作電圧と第２サージ抑制素子の動作電圧の大小関係を考える際には、ＧＤＴ等の放電現象を利用したサージ抑制素子については、直流の動作電圧ではなく、ＨＥＭＰ第２パルスもしくは雷パルスを印加したときの動作電圧を用いる必要がある。

【0041】

一方、ＭＯＶおよびツェナーダイオードの動作電圧は多くの場合１ｍＡの電流が流れるときの電圧で定義される。サージ抑制素子の耐電流はパルスの幅によって異なるため、同じパルス諸元で比較する必要がある。サージ抑制素子の耐電流はＩＥＣ－６１０００－４－５規格で定義される立上り時間８μｓ、幅２０μｓのパルス電流に基づき定義されることが多い。

【0042】

図４は、図１のサージ抑制装置の第２の変形例を示す回路図である。図４のサージ抑制装置１０１Ｂは、第１サージ抑制素子１および第２サージ抑制素子２の各々が、ＭＯＶ（１Ａ，２Ａ）とＧＤＴ（１Ｂ，２Ｂ）とのように異なる種類のサージ抑制素子を直列接続したものである点で、図１のサージ抑制装置１０１と異なる。ここで、第１サージ抑制素子１に用いる個々のサージ抑制素子の動作電圧の合計は、第２サージ抑制素子２に用いる個々のサージ抑制素子の動作電圧の合計よりも高くする必要がある。図４のその他の点は、図１の場合と同様であるので同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

【0043】

ＭＯＶおよびツェナーダイオードは故障時に短絡する可能性が高いが、ＧＤＴは故障時に短絡する可能性が低い。一方で、ＧＤＴ単体で使用する場合はパルス印加が終わった後も短絡状態が持続する続流現象が生じてしまう可能性がある。そのため、ＭＯＶまたはツェナーダイオードとＧＤＴとを直列接続することにより、続流現象を防ぎつつ、短絡状態の継続により生じる入力配線１０の電圧変動、および過電流によるサージ抑制素子の過剰な発熱を防ぐことができる。

【0044】

図５は、図１のサージ抑制装置の第３の変形例を示す回路図である。図５のサージ抑制装置１０１Ｃは、第１サージ抑制素子１が、単体のサージ抑制素子を複数個並列に接続したものである点で、図１のサージ抑制装置１０１と異なる。図５の構成のサージ抑制装置１０１Ｃによれば、第１サージ抑制素子１のインダクタンスを低減させることにより、ＨＥＭＰ第１パルスに対する防護性能を向上できる。

【0045】

また、図５には示していないが、第２サージ抑制素子２についても、単体のサージ抑制素子を複数個並列に接続してもよい。この構成により、第２サージ抑制素子２の耐電流を向上できる。

【0046】

図５のその他の点は、図１の場合と同様であるので同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

【0047】

［シミュレーション結果］
以下、図６および図７を参照して、図１の第１サージ抑制素子１をコンデンサにバイパス接続した状態で、ＨＥＭＰ第１パルスをコンデンサに印加した場合の第１のシミュレーションの結果について説明する。さらに、図８および図９を参照して、図１の第２サージ抑制素子２をコンデンサにバイパス接続した状態で、ＨＥＭＰ第２パルスをコンデンサに印加した場合の第２のシミュレーション結果について説明する。

【0048】

具体的に、第１のシミュレーションでは、図１の第１サージ抑制素子１のみがコンデンサに並列接続される。コンデンサ容量を５０ｎＦとし、第１サージ抑制素子１とコンデンサとの間の配線のインダクタンスを５０ｎＨと仮定した。第１サージ抑制素子１の配線のインダクタンスを２０ｎＨから１２０ｎＨまで変化させてシミュレーションを行った。ただし、本シミュレーションで用いる数値は、あくまでも一例であり、実施の形態１の効果を得るために、コンデンサ容量および配線インダクタンスの値が制約されることを意味するものではない。

【0049】

図６は、コンデンサにＨＥＭＰ第１パルスを印加したときのコンデンサ電圧波形を示す図である。図６では、第１サージ抑制素子１の配線のインダクタンスを１２０ｎＨと４０ｎＨとの２通りで比較した場合のコンデンサ電圧波形が示されている。図６に示すように、第１サージ抑制素子１の配線インダクタンスが小さい方が、コンデンサ電圧の最大値が小さくなることがわかる。

【0050】

図７は、コンデンサにＨＥＭＰ第１パルスを印加したときのコンデンサ電圧最大値と第１サージ抑制素子の配線インダクタンスとの関係を示す図である。図７では、第１サージ抑制素子１の配線インダクタンスを２０ｎＨから１２０ｎＨまでの間で変化させた場合において、コンデンサ電圧の最大値と第１サージ抑制素子１の配線インダクタンスとの関係がプロットされている。

【0051】

図７に示すように、第１サージ抑制素子１の配線インダクタンスが大きくなるほどコンデンサの最大電圧が大きくなり、結果としてコンデンサの絶縁破壊リスクが大きくなるといえる。したがって、第１サージ抑制素子１の配線インダクタンスが大きくなると、ＨＥＭＰ第１パルスからコンデンサを防護できない可能性が高くなる。

【0052】

次に、第２のシミュレーションでは、図１の第２サージ抑制素子２のみがコンデンサに並列接続される。コンデンサ容量を５０ｎＦとし、第２サージ抑制素子２とコンデンサとの間の配線のインダクタンスを５０ｎＨと仮定した。第２サージ抑制素子２の動作電圧は、図６および図７で示した第１サージ抑制素子１の動作電圧の半分の値に設定した。第２サージ抑制素子２の配線のインダクタンスを２０ｎＨから１２０ｎＨまで変化させてシミュレーションを行った。ただし、本シミュレーションで用いる数値は、あくまでも一例であり、実施の形態１の効果を得るために、コンデンサ容量および配線インダクタンスの値が制約されることを意味するものではない。また、第２サージ抑制素子２の動作電圧が第１サージ抑制素子１の動作電圧の半分であることに限定されるものではない。

【0053】

図８は、コンデンサにＨＥＭＰ第２パルスを印加したときのコンデンサ電圧波形を示す図である。図８では、第２サージ抑制素子２の配線のインダクタンスを１２０ｎＨと４０ｎＨとの２通りで比較した場合のコンデンサ電圧波形が示されている。図８に示すように、第２サージ抑制素子２の配線インダクタンスの違いによって、コンデンサ電圧に大きな違いがないことがわかる。

【0054】

図９は、コンデンサにＨＥＭＰ第２パルスを印加したときのコンデンサ電圧最大値と第２サージ抑制素子の配線インダクタンスとの関係を示す図である。図９では、第２サージ抑制素子２の配線インダクタンスを２０ｎＨから１２０ｎＨまでの間で変化させた場合において、コンデンサ電圧の最大値と第２サージ抑制素子２の配線インダクタンスとの関係がプロットされている。

【0055】

図９に示すように、ＨＥＭＰ第２パルス印加時のコンデンサ最大電圧は、第２サージ抑制素子２の配線インダクタンスに大きく依存しないことがわかる。したがって、第２サージ抑制素子２をある程度大型化することにより配線インダクタンスがより大きくなったとしても、ＨＥＭＰ第２パルスに対する防護性能を保持することができる。

【0056】

ただし、配線インダクタンスが大きい第２サージ抑制素子２は、ＨＥＭＰ第１パルスに対する防護性能が得られないことに注意する必要がある。このため、本実施形態のサージ抑制装置１０１では、配線インダクタンスの小さい第１サージ抑制素子１が追加で設けられる。第１サージ抑制素子１は、第２サージ抑制素子２よりも耐電流を小さくする必要があるので、ＨＥＭＰ第２パルスによる第１サージ抑制素子１の劣化を防ぐため、ＨＥＭＰ第２パルスの電流の大半は、第１サージ抑制素子１に流れないようする必要がある。図８に示すように、本シミュレーションの条件下では、第２サージ抑制素子２の機能により、ＨＥＭＰ第２パルスが立ち上がる瞬間を除き、コンデンサ電圧が０．８ｋＶ未満にクランプされている。したがって、ＨＥＭＰ第１パルスの防護用に動作電圧がおよそ０．８ｋＶ以上のサージ抑制素子１を追加で設けることにより、ＨＥＭＰ第２パルスの電流の大半を第２サージ抑制素子２に流し、第１サージ抑制素子１に流さないようにできる。これにより、ＨＥＭＰ第１パルスと第２パルスとの両方の防護を両立できる。なお、図８ではＨＥＭＰ第２パルスが立ち上がる瞬間に０．８ｋＶを超過している時間帯があり、この時間帯にＨＥＭＰ第１パルス防護用のサージ抑制素子１に電流が流れる可能性があるが、ＨＥＭＰ第２パルスの全幅に比べて非常に短い期間であるので問題にならない。

【0057】

［実施の形態１の効果］
上記のとおり、実施の形態１のサージ抑制装置１０１は、防護対象装置５に接続される入力配線１０と、各々が、入力配線１０に印加された高強度パルスを入力配線１０の途中においてバイパスする第１サージ抑制素子１および第２サージ抑制素子２とを備える。ここで、第１サージ抑制素子１の動作電圧は第２サージ抑制素子２の動作電圧よりも高く、第１サージ抑制素子１の配線長は第２サージ抑制素子２の配線長よりも短く、第２サージ抑制素子２の耐電流は第１サージ抑制素子１の耐電流よりも大きい。

【0058】

上記のサージ抑制装置１０１の構成によれば、高速かつ低エネルギーなＨＥＭＰ第１パルスは、配線インダクタンスの小さい第１サージ抑制素子１を主として流れる。このため、配線インダクタンスと電流変化速度の積で生じる過電圧による防護対象装置５の破壊を防ぐことができる。さらに、低速かつ高エネルギーなＨＥＭＰ第２パルスは、動作電圧の小さい第２サージ抑制素子２を主として流れる。このため、第１サージ抑制素子１の耐電流はＨＥＭＰ第２パルスに耐えるほど大きくする必要が無くなり、第１サージ抑制素子１を小型化することができる。これにより第１サージ抑制素子１の配線インダクタンスを小さくすることができ、ＨＥＭＰ第１パルスの防護性能を向上できる。

【0059】

実施の形態２．
図１０は、実施の形態２に係るサージ抑制装置の構成を示す回路図である。実施の形態２に係るサージ抑制装置１０２は、第１入力配線１１および第２入力配線１２を有する防護対象装置５を防護する。

【0060】

図１０に示すように、サージ抑制装置１０２は、第１入力配線１１と第２入力配線１２との間に互いに並列に接続された第１サージ抑制素子１および第２サージ抑制素子２を備える。したがって、図１０のサージ抑制装置１０２の基本的構成要素は、図１のサージ抑制装置１０１と同じであるが、その接続が図１のサージ抑制装置１０１の場合と異なる。

【0061】

本実施形態のサージ抑制装置１０２の構成によれば、第１入力配線１１と第２入力配線１２との間に差動でパルスが印加される際の防護性能を向上できる。実施の形態１の構成を複数線路に適用した場合でも差動でパルスが印加される際の防護は可能であるが、サージ抑制装置の筐体４を経由してパルスが線路間を伝搬する。本実施形態の構成の場合には、第１サージ抑制素子１がサージ抑制装置の筐体４を経由せずに直接線路間に接続される。したがって、第１サージ抑制素子を通って線路間を接続する経路のインダクタンスを小さくすることができ、入力配線１１，１２間に差動で高強度パルスが印加される場合の防護性能を向上できる。

【0062】

ただし、本実施の形態の構成だけでは入力配線１１，１２に同相でパルスが印加される場合、および入力配線１１，１２の一方との間に高強度パルスが印加される場合に、防護対象装置５の防護ができない。したがって、これらの場合も防護できるようにするために、実施の形態２の構成に実施の形態１の構成を組み合わせるのが好ましい。

【0063】

図１１は、実施の形態２の変形例に係るサージ抑制装置の構成を示す回路図である。図１１のサージ抑制装置１０２Ａは、第１サージ抑制素子１および第２サージ抑制素子２の構成が図１０の場合と異なる。

【0064】

具体的に、図１１の第１サージ抑制素子１は、第１入力配線１１と第２入力配線１２との間に直列接続されたサージ抑制素子１Ａ１，１Ａ２と、サージ抑制素子１Ａ１，１Ａ２の中点と筐体４との間に接続されたサージ抑制素子１Ｂとを備える。同様に、図１１の第２サージ抑制素子２は、第１入力配線１１と第２入力配線１２との間に直列接続されたサージ抑制素子２Ａ１，２Ａ２と、サージ抑制素子２Ａ１，２Ａ２の中点と筐体４との間に接続されたサージ抑制素子２Ｂとを備える。

【0065】

上記の構成によれば、差動および同相のいずれの高強度パルスに対しても防護が可能となる。なお、図１０および図１１の場合には、サージ抑制素子１Ａ１，１Ａ２，１Ｂ１，１Ｂ２としてＭＯＶを用い、サージ抑制素子１Ｂ，２ＢとしてＧＤＴを用いているが、これに限定されない。組み合わせるサージ抑制素子は異なる種類であってもよいし、同じ種類であってもよい。

【0066】

図１０および図１１のその他の点は図１の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。なお、図１０および図１１では、２つの線路１１，１２を有するサージ抑制装置１０２，１０２Ａを示しているが、線路の数は３つ以上であっても同様である。

【0067】

実施の形態３．
図１２は、実施の形態３に係るサージ抑制装置の構成を示す回路図である。図１２のサージ抑制装置１０３は、第２サージ抑制素子２と直列にヒューズ５１をさらに備える点で図１のサージ抑制装置１０１と異なる。図１２のその他の点は図１の場合と同様であるので、同一または相当する部分には、同一の参照符号を付して説明を繰り返さない。

【0068】

本実施形態の構成により、第２サージ抑制素子２が短絡破壊した場合に、短絡状態が継続することで生じる入力配線１０の電圧変動および過電流による第２サージ抑制素子２の過剰な発熱を防止できる。

【0069】

なお、第１サージ抑制素子１に直列にヒューズを接続していてもよい。この場合、第１サージ抑制素子が短絡破壊した場合に、短絡状態が継続することで生じる入力配線１０の電圧変動および過電流による第１サージ抑制素子１の過剰な発熱を防止できる。

【0070】

実施の形態４．
図１３は、実施の形態４に係るサージ抑制装置の構成を示す回路図である。図１３のサージ抑制装置１０４は、入力配線１０の途中に入力配線１０と直列に追加インダクタ６１をさらに備える点で図１のサージ抑制装置１０１と異なる。追加インダクタ６１は、入力配線１０と第１サージ抑制素子１との接続点１０Ａと、防護対象装置５との間に設けられる。追加インダクタ６１は、必ずしも巻線を施したコイルでなくてもよい。たとえば、追加インダクタ６１は、環状の磁性体コアの中空部に配線１０を貫通させたものでもよいし、磁性体コアを用いずに配線１０のインダクタンスを利用してもよい。

【0071】

本実施形態のサージ抑制装置１０４の構成によれば、ＨＥＭＰ第１パルスが印加されたときに第１サージ抑制素子１に生じる残留電圧を、追加インダクタ６１よりも第２サージ抑制素子２に近い側において減衰させる効果が得られる。したがって、ＨＥＭＰ第１パルスに対する防護性能を向上できる。

【0072】

なお、追加インダクタ６１よりも第１サージ抑制素子１に近い側に第２サージ抑制素子２を接続するよりも、図１３に示すように、追加インダクタ６１よりも防護対象装置５に近い側に第２サージ抑制素子２を接続するほうが望ましい。これにより、ＨＥＭＰ第１パルスが印加されたときに第２サージ抑制素子２の配線と筐体４との間に生じる電圧を低減できるので、配線の絶縁破壊を防止できる。

【0073】

図１３のその他の点は図１の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

【0074】

実施の形態５．
図１４は、実施の形態５に係るサージ抑制装置の構成を示す回路図である。図１４のサージ抑制装置１０５は、スイッチ７１、スイッチ制御部７２、および動作電圧測定装置８２をさらに備える点で図１のサージ抑制装置１０１と異なる。

【0075】

スイッチ７１は、第２サージ抑制素子２と入力配線１０との間に接続され、第２サージ抑制素子２と入力配線１０との間を電気的に開閉できる。スイッチ７１は、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）またはバイポーラトランジスタなどの半導体スイッチであってもよいし、機械的スイッチであってもよい。

【0076】

スイッチ制御部７２は、スイッチ７１の開閉を制御する。スイッチ制御部７２は、ＣＰＵ（Central Processing Unit）およびメモリを含むマイクロコンピュータによって構成されてもよいし、ＦＰＧＡ（Field Programmable Gate Array）によって構成されてもよいし、ＡＳＩＣ（Application Specific Integrated Circuit）などの専用の回路によって構成されてもよい。

【0077】

動作電圧測定装置８２は、第２サージ抑制素子２の動作電圧を測定する。動作電圧測定装置８２は、たとえば、可変の電圧源と電流計とを有する。具体的に動作電圧測定装置８２は、第２サージ抑制素子２に印加する電圧を変化させながら、第２サージ抑制素子２に閾値電流が流れたときの電圧を動作電圧として検知する。第２サージ抑制素子２に印加する電圧は、直流、交流、直流に交流成分が重畳されたもののいずれであってもよい。閾値電流は、必要とする劣化検出の感度に応じて任意に選択することができ、たとえば、１ｍＡでもよいし、０．１ｍＡでもよいし、１０ｍＡでもよい。

【0078】

本実施形態のサージ抑制装置１０５によれば、サージ抑制装置１０５の製品出荷直後からの動作電圧の変化を測定することにより、第２サージ抑制素子２が破壊する前に劣化の兆候を検知できる。サージ抑制素子は印加されたパルスのエネルギーの総量が閾値を上回ると破壊するが、破壊の前段階である劣化状態では、動作電圧が変化することが知られている。

【0079】

また、スイッチ７１によって第２サージ抑制素子２と入力配線１０とを切り離すことによって、入力配線１０に印加される電圧を遮断せずに高頻度での第２サージ抑制素子２の動作電圧の測定が可能となる。これにより、サージ抑制装置１０５の信頼性が向上する。入力配線１０に印加される電圧の遮断を許容できる場合には、スイッチ７１およびスイッチ制御部７２は無くてもよい。

【0080】

図１４には図示されていないが、第１サージ抑制素子１の動作電圧の変化量も測定できるようにするために、第１サージ抑制素子１の動作電圧を測定可能な動作電圧測定装置をさらに備えていてもよい。この場合、第１サージ抑制素子１と入力配線１０との間を電気的に開閉可能なスイッチをさらに備えていてもよい。スイッチによって第１サージ抑制素子１と入力配線１０とを切り離すことにより、入力配線１０に印加される電圧を遮断せずに高頻度での第１サージ抑制素子１の動作電圧の検査が可能となるので、サージ抑制装置１０５の信頼性が向上する。

【0081】

図１４のその他の点は図１の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

【0082】

図１５は、実施の形態５の変形例に係るサージ抑制装置の構成を示す回路図である。図１５のサージ抑制装置１０５Ａは、動作電圧測定装置８２の駆動電圧が入力配線１０から分岐された配線を介して供給される点で図１４のサージ抑制装置１０５と異なる。図１５のその他の点は図１４の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

【0083】

図１５のサージ抑制装置１０５Ａの構成によれば、動作電圧測定装置８２を駆動するための電源を別途設けなくてもよい。これにより、動作電圧測定装置８２をサージ抑制装置１０５Ａの筐体４内に内蔵することができ、サージ抑制装置１０５Ａを小型化できる。同様に、第１サージ抑制素子１の動作電圧を測定するための動作電圧測定回路が設けられている場合には、この動作電圧測定回路の駆動電圧を、入力配線１０から分岐された配線を介して供給してもよい。

【0084】

実施の形態６．
図１６は、実施の形態６に係るサージ抑制装置の構成を示す回路図である。図１６のサージ抑制装置１０６は、第１サージ抑制素子１が短絡故障の可能性が相対的に高いサージ抑制素子１Ａと短絡故障の可能性が相対的に低いサージ抑制素子１Ｂとを直列接続した素子である点で、図１４のサージ抑制装置１０５と異なる。短絡故障の可能性が相対的に高いサージ抑制素子１Ａとは、たとえば、ＭＯＶまたはツェナーダイオードであり、短絡故障の可能性が相対的に低いサージ抑制素子１Ｂとは、たとえば、ＧＤＴである。短絡故障の可能性が相対的に低いサージ抑制素子１Ｂは故障しても基本的に開放状態になる。本開示において、短絡故障の可能性が相対的に高いサージ抑制素子１Ａを第１素子とも称し、短絡故障の可能性が相対的に低いサージ抑制素子１Ｂを第２素子とも称する。

【0085】

上記の構成によれば、第１サージ抑制素子１が破壊した場合には、基本的に開放状態になるので、短絡状態が継続することにより生じる入力配線１０の電圧変動および過電流による第１サージ抑制素子１の過剰な発熱を防止できる。

【0086】

図１６のその他の点は図１４の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

【0087】

図１７は、実施の形態６の変形例に係るサージ抑制装置の構成を示す回路図である。図１７のサージ抑制装置１０６Ａは、第１サージ抑制素子１を構成する個々のサージ抑制素子１Ａ，１Ｂのうち短絡故障の可能性が相対的に高いサージ抑制素子１Ａの動作電圧を測定する動作電圧測定装置８１をさらに備える点で、図１６のサージ抑制装置１０６と異なる。

【0088】

図１４を参照して説明した動作電圧測定装置８２の場合と同様に、動作電圧測定装置８１は、たとえば、可変の電圧源と電流計とを有する。動作電圧測定装置８１は、サージ抑制素子１Ａに印加する電圧を変化させながら、サージ抑制素子１Ａに閾値電流が流れたときの電圧を動作電圧として検出する。サージ抑制素子１Ａに印加する電圧は、直流、交流、直流に交流成分が重畳されたもののいずれであってもよい。閾値電流は、必要とする劣化検出の感度に応じて任意に選択することができ、たとえば、１ｍＡでもよいし、０．１ｍＡでもよいし、１０ｍＡでもよい。図１７のその他の点は図１６の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

【0089】

本変形例のサージ抑制装置１０６Ａの構成により、第１サージ抑制素子１を構成する個々のサージ抑制素子１Ａ，１Ｂのうち、短絡故障の可能性が相対的に高いサージ抑制素子１Ａが破壊する前に、その劣化の兆候を検知できる。また、通常時はＧＤＴなどの短絡故障の可能性が相対的に低いサージ抑制素子１Ｂが入力配線１０との接続を遮断するため、スイッチを用いることなくかつ入力配線１０に印加される電圧を遮断せずに、短絡故障の可能性が相対的に高いサージ抑制素子１Ａの劣化検査が可能になる。この結果、サージ抑制装置１０６Ａの信頼性が向上する。

【0090】

ここで、短絡故障の可能性が相対的に高いＭＯＶなどのサージ抑制素子１Ａの耐電流よりも、短絡故障の可能性が相対的に低いＧＤＴなどのサージ抑制素子１Ｂの耐電流の方を高くしておくのが望ましい。これにより、短絡故障の可能性が相対的に高いサージ抑制素子１Ａが先に劣化するため、短絡故障の可能性が相対的に低いサージ抑制素子１Ｂの劣化検査は不要になる。

【0091】

なお、第２サージ抑制素子２についても、上記の第１サージ抑制素子１の場合と同様に、短絡故障の可能性が相対的に高いサージ抑制素子（第３素子）と短絡故障の可能性が相対的に低いサージ抑制素子（第４素子）とを直列接続した構成としてもよい。これにより、スイッチ７１が不要になる。さらに、この場合において、第３素子の耐電流よりも第４素子の耐電流を高くするのが望ましい。

【0092】

実施の形態７．
図１８は、実施の形態７に係るサージ抑制装置の構成を示す回路図である。図１８のサージ抑制装置１０７は、入力配線１０の途中に入力配線１０と直列に追加インダクタ６１をさらに備える点で、図１６のサージ抑制装置１０６と異なる。図１３のサージ抑制装置１０４の場合と同様に、追加インダクタ６１は、入力配線１０と第１サージ抑制素子１との接続点１０Ａと、防護対象装置５との間に設けられる。図１８のその他の点は図１６の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

【0093】

本実施形態のサージ抑制装置１０７によれば、ＨＥＭＰ第１パルスが印加されたときに第１サージ抑制素子１に生じる残留電圧を、追加インダクタ６１よりも第２サージ抑制素子２に近い側において減衰させる効果が得られる。したがって、動作電圧測定装置８２が接続される第２サージ抑制素子２の端子の電圧上昇を抑制できるので、当該端子の劣化を防止できる。この結果、サージ抑制装置１０７の信頼性が向上する。

【0094】

実施の形態８．
図１９は、実施の形態８に係るサージ抑制装置の構成を示す回路図である。図１９のサージ抑制装置１０８は、第２サージ抑制素子２に流れる電流を測定可能な電流測定装置８３をさらに備える点で、図１のサージ抑制装置１０１と異なる。図１９のその他の点は図１の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

【0095】

第２サージ抑制素子２の劣化が進んで動作電圧が低下した場合には、入力配線１０に印加される電源電圧または信号電圧が第２サージ抑制素子２の規定の動作電圧以下であっても、第２サージ抑制素子２を流れる電流が変化する場合がある。本実施形態のサージ抑制装置１０７によれば、スイッチによって第２サージ抑制素子２と入力配線１０とを切り離すことなく、かつ入力配線１０に印加される電圧を遮断することなく、高頻度で第２サージ抑制素子２の劣化検査が可能になる。したがって、サージ抑制装置１０８の信頼性が向上する。

【0096】

なお、第１サージ抑制素子１の劣化検査も可能にするために第１サージ抑制素子１に流れる電流を測定可能な電流測定装置をさらに設けていてもよい。この構成によれば、スイッチによって第１サージ抑制素子１と入力配線１０を切り離すことなく、かつ入力配線１０に印加される電圧を遮断することなく、高頻度で第１サージ抑制素子１の劣化検査が可能になる。したがって、サージ抑制装置１０８の信頼性が向上する。

【0097】

図２０は、実施の形態８の変形例に係るサージ抑制装置の構成を示す回路図である。図２０のサージ抑制装置１０８Ａは、第１サージ抑制素子１が短絡故障の可能性が相対的に高いサージ抑制素子１Ａと短絡故障の可能性が相対的に低いサージ抑制素子１Ｂとを直列接続した素子である点で、図１９のサージ抑制装置１０８と異なる。短絡故障の可能性が相対的に高いサージ抑制素子１Ａとは、たとえば、ＭＯＶまたはツェナーダイオードであり、短絡故障の可能性が相対的に低いサージ抑制素子１Ｂとは、たとえば、ＧＤＴである。

【0098】

図２０のサージ抑制装置１０８Ａは、さらに、第１サージ抑制素子１を構成する個々のサージ抑制素子１Ａ，１Ｂのうち、短絡故障の可能性が相対的に高いサージ抑制素子１Ａの動作電圧を測定する動作電圧測定装置８１をさらに備える点で、図１９のサージ抑制装置１０８と異なる。図２０のその他の点は図１９の場合と同様であるので、同一または相当する部分には同一の参照符号を付して説明を繰り返さない。

【0099】

本変形例のサージ抑制装置１０８Ａによれば、第２サージ抑制素子２の劣化の兆候だけでなく、図１７を参照して説明したように、第１サージ抑制素子１のうち短絡故障の可能性が相対的に高いサージ抑制素子１Ａの劣化の兆候も検知可能になる。

【0100】

今回開示された実施の形態はすべての点で例示であって制限的なものでないと考えられるべきである。この出願の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

【符号の説明】

【0101】

１ 第１サージ抑制素子、１Ａ１，１Ａ２，１Ａ，１Ｂ，１Ｂ１，１Ｂ２，２Ａ１，２Ａ２，２Ｂ サージ抑制素子、２ 第２サージ抑制素子、３ 配線インダクタンス、４，２０ 筐体、５ 防護対象装置、５Ａ フィルタ装置、１０，１１，１２ 入力配線、１０Ａ 接続点、２１ 入力側貫通型コンデンサ、２２ 出力側貫通型コンデンサ、２５ 入力端子、２６ 出力端子、３１ 入力側リード線付コンデンサ、３２ 出力側リード線付コンデンサ、４１ インダクタ、５１ ヒューズ、６１ 追加インダクタ、７１ スイッチ、７２ スイッチ制御部、８１，８２ 動作電圧測定装置、８３ 電流測定装置、１０１～１０８ サージ抑制装置、ＧＮＤ 接地電極。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】