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特開2022-49251アナログ・デジタル変換器及びアナログ・デジタル変換方法
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2022049251
(43)【公開日】2022-03-29
(54)【発明の名称】アナログ・デジタル変換器及びアナログ・デジタル変換方法
(51)【国際特許分類】
H03M 1/12 20060101AFI20220322BHJP
H03M 1/56 20060101ALI20220322BHJP
【ＦＩ】
H03M1/12 A
H03M1/56
【審査請求】未請求
【請求項の数】14
【出願形態】ＯＬ
(21)【出願番号】P 2020155359
(22)【出願日】2020-09-16
(71)【出願人】
【識別番号】516205214
【氏名又は名称】株式会社テックイデア
(74)【代理人】
【識別番号】100173646
【弁理士】
【氏名又は名称】大森 桂子
(72)【発明者】
【氏名】松澤 昭
(72)【発明者】
【氏名】野原 正也
【テーマコード（参考）】
5J022
【Ｆターム（参考）】
5J022AA09
5J022AA15
5J022BA01
5J022BA05
5J022CB02
5J022CB07
5J022CB08
5J022CE05
5J022CF02
5J022CF03
5J022CF08
(57)【要約】
【課題】小面積で、かつ、高精度、低消費電力、高速及び低ノイズで動作するアナログ・デジタル変換器及びアナログ・デジタル変換方法を提供する。
【解決手段】第１，第２の入力端３ａ，３ｂ、第１，第２の出力端４ａ，４ｂ、第１の入力端３ａと第１の出力端４ａを短絡又は開放する第１のスイッチＳ１ａ、第２の入力端３ｂと第２の出力端４ｂを短絡又は開放する第２のスイッチＳ１ｂを備え、第１の出力端４ａから第１の入力端３ａと第２の入力端３ｂ間の反転増幅信号を出力し、第２の出力端４ｂから第２の入力端３ｂと第１の入力端３ａ間の反転増幅信号を出力する差動増幅器１と、第１，第２の容量６ａ，６ｂと、第１の容量６ａを介して第１の入力端３ａに接続される第１の信号入力端５ａと、第２の容量６ｂを介して第２の入力端３ｂと接続される第２の信号入力端５ｂを有するＡＤＣ１０を用いて、アナログ・デジタル変換を行う。
【選択図】図１
【解決手段】第１，第２の入力端３ａ，３ｂ、第１，第２の出力端４ａ，４ｂ、第１の入力端３ａと第１の出力端４ａを短絡又は開放する第１のスイッチＳ１ａ、第２の入力端３ｂと第２の出力端４ｂを短絡又は開放する第２のスイッチＳ１ｂを備え、第１の出力端４ａから第１の入力端３ａと第２の入力端３ｂ間の反転増幅信号を出力し、第２の出力端４ｂから第２の入力端３ｂと第１の入力端３ａ間の反転増幅信号を出力する差動増幅器１と、第１，第２の容量６ａ，６ｂと、第１の容量６ａを介して第１の入力端３ａに接続される第１の信号入力端５ａと、第２の容量６ｂを介して第２の入力端３ｂと接続される第２の信号入力端５ｂを有するＡＤＣ１０を用いて、アナログ・デジタル変換を行う。
【選択図】図１
【特許請求の範囲】
【請求項1】
第１及び第２の入力端と、第１及び第２の出力端と、前記第１の入力端と前記第１の出力端を短絡又は開放する第１のスイッチと、前記第２の入力端と前記第２の出力端を短絡又は開放する第２のスイッチとを備え、前記第１の出力端から前記第１の入力端と前記第２の入力端間の反転増幅信号を出力すると共に、前記第２の出力端から前記第２の入力端と前記第１の入力端間の反転増幅信号を出力する差動増幅器と、
第１及び第２の容量と、
前記第１の容量を介して前記差動増幅器の前記第１の入力端に接続される第１の信号入力端と、
前記第２の容量を介して前記差動増幅器の前記第２の入力端と接続される第２の信号入力端と
を有し、
前記第１の信号入力端と前記第２の信号入力端に共通の被変換信号が入力され、
前記第１のスイッチにより前記第１の入力端と前記第１の出力端が短絡されると共に、前記第２のスイッチにより前記第２の入力端と前記第２の出力端が短絡され、その後、前記第１及び前記第２のスイッチは開放されて、前記第２の信号入力端に時間と共にステップ状に上昇又は下降する上位参照電圧が印加され、前記差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報が記録されて上位アナログ・デジタル変換値を得、
次に、前記第１のスイッチにより前記第１の入力端と前記第１の出力端が短絡されると共に、前記第２のスイッチにより前記第２の入力端と前記第２の出力端を短絡され、その後、前記第１及び前記第２のスイッチが開放されて、前記第１の信号入力端にバイアス電圧に対して時間と共に上昇又は下降する下位参照電圧を加えた電圧が印加されると共に、前記第２の信号入力端にバイアス電圧に時間と共に上昇又は下降する下位参照電圧を引いた電圧が印加され、前記差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報が記録されて下位アナログ・デジタル変換値を得て、
前記上位アナログ・デジタル変換値と前記下位アナログ・デジタル変換値を加えて、前記被変換信号のアナログ・デジタル変換値とするアナログ・デジタル変換器。
第１及び第２の容量と、
前記第１の容量を介して前記差動増幅器の前記第１の入力端に接続される第１の信号入力端と、
前記第２の容量を介して前記差動増幅器の前記第２の入力端と接続される第２の信号入力端と
を有し、
前記第１の信号入力端と前記第２の信号入力端に共通の被変換信号が入力され、
前記第１のスイッチにより前記第１の入力端と前記第１の出力端が短絡されると共に、前記第２のスイッチにより前記第２の入力端と前記第２の出力端が短絡され、その後、前記第１及び前記第２のスイッチは開放されて、前記第２の信号入力端に時間と共にステップ状に上昇又は下降する上位参照電圧が印加され、前記差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報が記録されて上位アナログ・デジタル変換値を得、
次に、前記第１のスイッチにより前記第１の入力端と前記第１の出力端が短絡されると共に、前記第２のスイッチにより前記第２の入力端と前記第２の出力端を短絡され、その後、前記第１及び前記第２のスイッチが開放されて、前記第１の信号入力端にバイアス電圧に対して時間と共に上昇又は下降する下位参照電圧を加えた電圧が印加されると共に、前記第２の信号入力端にバイアス電圧に時間と共に上昇又は下降する下位参照電圧を引いた電圧が印加され、前記差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報が記録されて下位アナログ・デジタル変換値を得て、
前記上位アナログ・デジタル変換値と前記下位アナログ・デジタル変換値を加えて、前記被変換信号のアナログ・デジタル変換値とするアナログ・デジタル変換器。
【請求項2】
前記下位アナログ・デジタル変換値を得る際、前記第１及び前記第２のスイッチが開放され、前記第１の信号入力端にバイアス電圧に対して時間と共に上昇又は下降する下位参照電圧を加えた電圧が印加されると共に、前記第２の信号入力端にバイアス電圧が印加され、前記差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報が記録されて下位アナログ・デジタル変換値を得る請求項１に記載のアナログ・デジタル変換器。
【請求項3】
前記下位アナログ・デジタル変換値を得る際、前記第１及び前記第２のスイッチが開放され、前記第１の信号入力端にバイアス電圧が印加されると共に、前記第２の信号入力端にバイアス電圧に対し時間とともに上昇もしくは下降する下位参照電圧を加えた電圧が印加されると共に、前記差動増幅器の出力の状態が遷移したタイミングでクロックのカウント数の時間情報が記録されて下位アナログ・デジタル変換値を得る請求項１に記載のアナログ・デジタル変換器。
【請求項4】
下位アナログ・デジタル変換の参照電圧範囲は、上位アナログ・デジタル変換の量子化電圧よりも大きく、且つ上位アナログ・デジタル変換の単位交換範囲を含む請求項１に記載のアナログ・デジタル変換器。
【請求項5】
基準信号に基づき第１のアナログ・デジタル変換値を得た後、信号電圧に基づき第２のアナログ・デジタル変換値を得て、前記第２のアナログ・デジタル変換値から前記第１のアナログ・デジタル変換値を引いた値を最終のアナログ・デジタル変換値とする請求項１に記載のアナログ・デジタル変換器。
【請求項6】
第１及び第２の入力端と、第１及び第２の出力端と、前記第１の入力端と前記第１の出力端を短絡又は開放する第１のスイッチと、前記第２の入力端と前記第２の出力端を短絡又は開放する第２のスイッチとを備え、前記第１の出力端から前記第１の入力端と前記第２の入力端間の反転増幅信号を出力すると共に、前記第２の出力端から前記第２の入力端と前記第１の入力端間の反転増幅信号を出力する差動増幅器と、
第１及び第２の容量と、
前記第１の容量を介して前記差動増幅器の前記第１の入力端に接続される第１の信号入力端と、
前記第２の容量を介して前記差動増幅器の前記第２の入力端と接続される第２の信号入力端と
を有し、
先ず、前記第１の信号入力端と前記第２の信号入力端に共通の基準信号が入力され、前記第１のスイッチにより前記第１の入力端と前記第１の出力端が短絡されると共に、前記第２のスイッチにより前記第２の入力端と前記第２の出力端が短絡され、その後、前記第１及び前記第２のスイッチは開放されて、前記第２の信号入力端に時間と共にステップ状に上昇又は下降する上位参照電圧が印加され、前記差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報が記録されて前記基準信号のアナログ・デジタル変換値を得、
次に、前記第２の信号入力端に基準参照電圧が入力され、前記第１のスイッチにより前記第１の入力端と前記第１の出力端が短絡されると共に、前記第２のスイッチにより前記第２の入力端と前記第２の出力端を短絡され、その後、前記第１及び前記第２のスイッチが開放されて、前記第１の信号入力端に被変換信号電圧が印加されると共に、前記第２の信号入力端にしきい値電圧が入力され、前記差動増幅器の出力極性により前記基準信号電圧と前記被変換信号の差電圧と前記しきい値電圧が比較され、
その結果、前記被変換信号が前記しきい値電圧よりも小さい場合は、前記第２の信号入力端に時間と共に連続的に上昇又は下降する前記参照電圧が印加され、前記差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報が記録されて前記基準信号電圧と前記被変換信号の差電圧のアナログ・デジタル変換値を得、
前記被変換信号が前記しきい値電圧よりも大きい場合は、前記第１の信号入力端と前記第２の信号入力端に共通の被変換信号が入力され、前記第１のスイッチにより前記第１の入力端と前記第１の出力端が短絡されると共に、前記第２のスイッチにより前記第２の入力端と前記第２の出力端が短絡され、その後、前記第１及び前記第２のスイッチが開放され、前記第２の信号入力端に時間と共にステップ状に上昇又は下降する上位の参照電圧が印加され、前記差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報が記録されて上位アナログ・デジタル変換値を得、
更に、前記第１のスイッチにより前記第１の入力端と前記第１の出力端が短絡されると共に、前記第２のスイッチにより前記第２の入力端と前記第２の出力端が短絡され、その後、前記第１及び前記第２のスイッチが開放され、前記第１の信号入力端にバイアス電圧に時間と共に上昇又は下降する下位参照電圧を加えた電圧が印加され、前記第２の信号入力端にバイアス電圧に時間と共に上昇又は下降する下位参照電圧を引いた電圧が印加され、前記差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報が記録されて下位アナログ・デジタル変換値を得、
前記上位アナログ・デジタル変換値と前記下位アナログ・デジタル変換値を加え、前記基準アナログ・デジタル変換値を引いた値を前記被変換信号と前記基準信号の差分のアナログ・デジタル変換出力とするアナログ・デジタル変換器。
第１及び第２の容量と、
前記第１の容量を介して前記差動増幅器の前記第１の入力端に接続される第１の信号入力端と、
前記第２の容量を介して前記差動増幅器の前記第２の入力端と接続される第２の信号入力端と
を有し、
先ず、前記第１の信号入力端と前記第２の信号入力端に共通の基準信号が入力され、前記第１のスイッチにより前記第１の入力端と前記第１の出力端が短絡されると共に、前記第２のスイッチにより前記第２の入力端と前記第２の出力端が短絡され、その後、前記第１及び前記第２のスイッチは開放されて、前記第２の信号入力端に時間と共にステップ状に上昇又は下降する上位参照電圧が印加され、前記差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報が記録されて前記基準信号のアナログ・デジタル変換値を得、
次に、前記第２の信号入力端に基準参照電圧が入力され、前記第１のスイッチにより前記第１の入力端と前記第１の出力端が短絡されると共に、前記第２のスイッチにより前記第２の入力端と前記第２の出力端を短絡され、その後、前記第１及び前記第２のスイッチが開放されて、前記第１の信号入力端に被変換信号電圧が印加されると共に、前記第２の信号入力端にしきい値電圧が入力され、前記差動増幅器の出力極性により前記基準信号電圧と前記被変換信号の差電圧と前記しきい値電圧が比較され、
その結果、前記被変換信号が前記しきい値電圧よりも小さい場合は、前記第２の信号入力端に時間と共に連続的に上昇又は下降する前記参照電圧が印加され、前記差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報が記録されて前記基準信号電圧と前記被変換信号の差電圧のアナログ・デジタル変換値を得、
前記被変換信号が前記しきい値電圧よりも大きい場合は、前記第１の信号入力端と前記第２の信号入力端に共通の被変換信号が入力され、前記第１のスイッチにより前記第１の入力端と前記第１の出力端が短絡されると共に、前記第２のスイッチにより前記第２の入力端と前記第２の出力端が短絡され、その後、前記第１及び前記第２のスイッチが開放され、前記第２の信号入力端に時間と共にステップ状に上昇又は下降する上位の参照電圧が印加され、前記差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報が記録されて上位アナログ・デジタル変換値を得、
更に、前記第１のスイッチにより前記第１の入力端と前記第１の出力端が短絡されると共に、前記第２のスイッチにより前記第２の入力端と前記第２の出力端が短絡され、その後、前記第１及び前記第２のスイッチが開放され、前記第１の信号入力端にバイアス電圧に時間と共に上昇又は下降する下位参照電圧を加えた電圧が印加され、前記第２の信号入力端にバイアス電圧に時間と共に上昇又は下降する下位参照電圧を引いた電圧が印加され、前記差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報が記録されて下位アナログ・デジタル変換値を得、
前記上位アナログ・デジタル変換値と前記下位アナログ・デジタル変換値を加え、前記基準アナログ・デジタル変換値を引いた値を前記被変換信号と前記基準信号の差分のアナログ・デジタル変換出力とするアナログ・デジタル変換器。
【請求項7】
前記基準信号電圧と前記被変換信号の差電圧と前記しきい値電圧を比較する際、前記第１及び前記第２のスイッチが開放され、前記第１の信号入力端にバイアス電圧に対し時間と共に上昇又は下降する下位参照電圧を加えた電圧が印加されると共に、前記第２の信号入力端にバイアス電圧が印加され、前記差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報が記録されて下位アナログ・デジタル変換値を得る請求項６に記載のアナログ・デジタル変換器。
【請求項8】
前記基準信号電圧と前記被変換信号の差電圧と前記しきい値電圧を比較する際、前記第１及び前記第２のスイッチが開放され、前記第１の信号入力端にバイアス電圧が印加されると共に、前記第２の信号入力端にバイアス電圧に対し時間と共に上昇又は下降する下位参照電圧を加えた電圧が印加され、前記差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報が記録されて下位アナログ・デジタル変換値を得る請求項６に記載のアナログ・デジタル変換器。
【請求項9】
前記第２の信号入力端に前記基準参照電圧が入力され、前記第１及び第２の出力端が短絡された後、前記第１及び前記第２のスイッチが開放される前に、
前記第１及び前記第２のスイッチが開放され、前記第１の信号入力端に基準信号電圧が印加されると共に、前記第２の信号入力端に時間と共に連続的に上昇又は下降する参照電圧が印加され、前記差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報が記録されて準基準信号のアナログ・デジタル変換値を得、前記被変換信号のアナログ・デジタル変換値から、前記準基準信号のアナログ・デジタル変換値を引いた値を、相関２重サンプリングを行った被変換信号のアナログ・デジタル変換値とする請求項６に記載のアナログ・デジタル変換器。
前記第１及び前記第２のスイッチが開放され、前記第１の信号入力端に基準信号電圧が印加されると共に、前記第２の信号入力端に時間と共に連続的に上昇又は下降する参照電圧が印加され、前記差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報が記録されて準基準信号のアナログ・デジタル変換値を得、前記被変換信号のアナログ・デジタル変換値から、前記準基準信号のアナログ・デジタル変換値を引いた値を、相関２重サンプリングを行った被変換信号のアナログ・デジタル変換値とする請求項６に記載のアナログ・デジタル変換器。
【請求項10】
前記第２の信号入力端に時間と共にステップ状に上昇又は下降する上位参照電圧が印加され、前記第１及び第２の出力端が短絡される際に、前記第２のスイッチにより前記第２の入力端と前記第２の出力端が短絡される時間を制御する短絡時間制御部を有する請求項１又は６に記載のアナログ・デジタル変換器。
【請求項11】
短絡時間制御部は、前記上位参照電圧を、他のアナログ・デジタル変換器により、所定の間隔をあけて２回アナログ・デジタル変換を行い、それにより得た変換値から前記第２の入力端と前記第２の出力端の短絡される時間を制御する請求項１０に記載のアナログ・デジタル変換器。
【請求項12】
前記短絡時間制御部は、前記第２のスイッチにより前記第２の入力端と前記第２の出力端が短絡される比較器の数を検知して前記第１の入力端と前記第１の出力端及び前記第２の入力端と前記第２の出力端の短絡される時間を制御する請求項１０に記載のアナログ・デジタル変換器。
【請求項13】
第１及び第２の入力端と、第１及び第２の出力端と、前記第１の入力端と前記第１の出力端を短絡又は開放する第１のスイッチと、前記第２の入力端と前記第２の出力端を短絡又は開放する第２のスイッチとを備え、前記第１の出力端から前記第１の入力端と前記第２の入力端間の反転増幅信号を出力すると共に、前記第２の出力端から前記第２の入力端と前記第１の入力端間の反転増幅信号を出力する差動増幅器と、
第１及び第２の容量と、
前記第１の容量を介して前記差動増幅器の前記第１の入力端に接続される第１の信号入力端と、
前記第２の容量を介して前記差動増幅器の前記第２の入力端と接続される第２の信号入力端と
を有するアナログ・デジタル変換器により、
前記第１の信号入力端と前記第２の信号入力端に共通に被変換信号を入力し、第１のスイッチにより前記第１の入力端と前記第１の出力端を短絡させると共に、第２のスイッチにより前記第２の入力端と前記第２の出力端を短絡させる第１動作工程と、
前記第１及び前記第２のスイッチを開放し、前記第２の信号入力端に時間と共にステップ状に上昇又は下降する上位参照電圧を印加し、前記差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報を記録して上位アナログ・デジタル変換値とする第２動作工程と、
前記第１のスイッチにより前記第１の入力端と前記第１の出力端を短絡させると共に、前記第２のスイッチにより前記第２の入力端と前記第２の出力端を短絡させる第３動作工程と、
前記第１及び前記第２のスイッチを開放し、前記第１の信号入力端にバイアス電圧に対して時間と共に上昇又は下降する下位参照電圧を加えた電圧を印加し、前記第２の信号入力端にバイアス電圧に時間と共に上昇又は下降する下位参照電圧を引いた電圧を印加し、前記差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報を記録して下位アナログ・デジタル変換値とし、前記上位アナログ・デジタル変換値と前記下位アナログ・デジタル変換値を加えて被変換信号のアナログ・デジタル変換値とする第４動作工程と、
を行うアナログ・デジタル変換方法。
第１及び第２の容量と、
前記第１の容量を介して前記差動増幅器の前記第１の入力端に接続される第１の信号入力端と、
前記第２の容量を介して前記差動増幅器の前記第２の入力端と接続される第２の信号入力端と
を有するアナログ・デジタル変換器により、
前記第１の信号入力端と前記第２の信号入力端に共通に被変換信号を入力し、第１のスイッチにより前記第１の入力端と前記第１の出力端を短絡させると共に、第２のスイッチにより前記第２の入力端と前記第２の出力端を短絡させる第１動作工程と、
前記第１及び前記第２のスイッチを開放し、前記第２の信号入力端に時間と共にステップ状に上昇又は下降する上位参照電圧を印加し、前記差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報を記録して上位アナログ・デジタル変換値とする第２動作工程と、
前記第１のスイッチにより前記第１の入力端と前記第１の出力端を短絡させると共に、前記第２のスイッチにより前記第２の入力端と前記第２の出力端を短絡させる第３動作工程と、
前記第１及び前記第２のスイッチを開放し、前記第１の信号入力端にバイアス電圧に対して時間と共に上昇又は下降する下位参照電圧を加えた電圧を印加し、前記第２の信号入力端にバイアス電圧に時間と共に上昇又は下降する下位参照電圧を引いた電圧を印加し、前記差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報を記録して下位アナログ・デジタル変換値とし、前記上位アナログ・デジタル変換値と前記下位アナログ・デジタル変換値を加えて被変換信号のアナログ・デジタル変換値とする第４動作工程と、
を行うアナログ・デジタル変換方法。
【請求項14】
第１及び第２の入力端と、第１及び第２の出力端と、前記第１の入力端と前記第１の出力端を短絡又は開放する第１のスイッチと、前記第２の入力端と前記第２の出力端を短絡又は開放する第２のスイッチとを備え、前記第１の出力端から前記第１の入力端と前記第２の入力端間の反転増幅信号を出力すると共に、前記第２の出力端から前記第２の入力端と前記第１の入力端間の反転増幅信号を出力する差動増幅器と、
第１及び第２の容量と、
前記第１の容量を介して前記差動増幅器の前記第１の入力端に接続される第１の信号入力端と、
前記第２の容量を介して前記差動増幅器の前記第２の入力端と接続される第２の信号入力端と
を有するアナログ・デジタル変換器により、
前記第１の信号入力端と前記第２の信号入力端に共通の基準信号を入力し、前記第１のスイッチにより前記第１の入力端と前記第１の出力端が短絡させると共に、前記第２のスイッチにより前記第２の入力端と前記第２の出力端を短絡させる第１動作工程と、
前記第１及び前記第２のスイッチを開放し、前記第２の信号入力端に時間と共に連続的に上昇又は下降する上位参照電圧を印加し、前記差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報を記録して基準信号のアナログ・デジタル変換値とする第２動作工程と、
前記第２の信号入力端に基準参照電圧を入力し、前記第１のスイッチにより前記第１の入力端と前記第１の出力端を短絡させると共に、前記第２のスイッチにより前記第２の入力端と前記第２の出力端を短絡される第３動作工程と、
前記第１及び前記第２のスイッチを開放し、前記第１の信号入力端に被変換信号電圧を印加すると共に、前記第２の信号入力端にしきい値電圧を入力し、前記差動増幅器の出力極性により前記基準信号電圧と前記被変換信号の差電圧と前記しきい値電圧とを比較する第４動作工程と、
前記被変換信号が前記しきい値電圧よりも小さい場合に、前記第２の信号入力端に時間と共に連続的に上昇又は下降する前記参照電圧を印加し、前記差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報を記録して前記基準信号電圧と前記被変換信号の差電圧のアナログ・デジタル変換値とする第５動作工程と、
前記被変換信号が前記しきい値電圧よりも大きい場合に、前記第１の信号入力端と前記第２の信号入力端に共通の被変換信号を入力し、前記第１のスイッチにより前記第１の入力端と前記第１の出力端を短絡させると共に、前記第２のスイッチにより前記第２の入力端と前記第２の出力端を短絡させる第６動作工程と、
前記第及び前記第２のスイッチを開放し、前記第２の信号入力端に時間と共にステップ状に上昇又は下降する上位の参照電圧を印加し、前記差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報を記録して上位アナログ・デジタル変換値とする第７動作工程と、
前記第１のスイッチにより前記第１の入力端と前記第１の出力端を短絡させると共に、前記第２のスイッチにより前記第２の入力端と前記第２の出力端を短絡させる第８動作工程と、
前記第１及び前記第２のスイッチを開放し、前記第１の信号入力端にバイアス電圧として時間と共に上昇又は下降する下位参照電圧を加えた電圧を印加すると共に、前記第２の信号入力端にバイアス電圧として時間と共に上昇又は下降する下位参照電圧を引いた電圧を印加し、前記差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報を記録して下位アナログ・デジタル変換値とし、前記上位アナログ・デジタル変換値と前記下位アナログ・デジタル変換値を加え、前記基準アナログ・デジタル変換値を引いた値を前記被変換信号と前記基準信号の差分のアナログ・デジタル変換出力とする第９動作工程と、
を行うアナログ・デジタル変換方法。
第１及び第２の容量と、
前記第１の容量を介して前記差動増幅器の前記第１の入力端に接続される第１の信号入力端と、
前記第２の容量を介して前記差動増幅器の前記第２の入力端と接続される第２の信号入力端と
を有するアナログ・デジタル変換器により、
前記第１の信号入力端と前記第２の信号入力端に共通の基準信号を入力し、前記第１のスイッチにより前記第１の入力端と前記第１の出力端が短絡させると共に、前記第２のスイッチにより前記第２の入力端と前記第２の出力端を短絡させる第１動作工程と、
前記第１及び前記第２のスイッチを開放し、前記第２の信号入力端に時間と共に連続的に上昇又は下降する上位参照電圧を印加し、前記差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報を記録して基準信号のアナログ・デジタル変換値とする第２動作工程と、
前記第２の信号入力端に基準参照電圧を入力し、前記第１のスイッチにより前記第１の入力端と前記第１の出力端を短絡させると共に、前記第２のスイッチにより前記第２の入力端と前記第２の出力端を短絡される第３動作工程と、
前記第１及び前記第２のスイッチを開放し、前記第１の信号入力端に被変換信号電圧を印加すると共に、前記第２の信号入力端にしきい値電圧を入力し、前記差動増幅器の出力極性により前記基準信号電圧と前記被変換信号の差電圧と前記しきい値電圧とを比較する第４動作工程と、
前記被変換信号が前記しきい値電圧よりも小さい場合に、前記第２の信号入力端に時間と共に連続的に上昇又は下降する前記参照電圧を印加し、前記差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報を記録して前記基準信号電圧と前記被変換信号の差電圧のアナログ・デジタル変換値とする第５動作工程と、
前記被変換信号が前記しきい値電圧よりも大きい場合に、前記第１の信号入力端と前記第２の信号入力端に共通の被変換信号を入力し、前記第１のスイッチにより前記第１の入力端と前記第１の出力端を短絡させると共に、前記第２のスイッチにより前記第２の入力端と前記第２の出力端を短絡させる第６動作工程と、
前記第及び前記第２のスイッチを開放し、前記第２の信号入力端に時間と共にステップ状に上昇又は下降する上位の参照電圧を印加し、前記差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報を記録して上位アナログ・デジタル変換値とする第７動作工程と、
前記第１のスイッチにより前記第１の入力端と前記第１の出力端を短絡させると共に、前記第２のスイッチにより前記第２の入力端と前記第２の出力端を短絡させる第８動作工程と、
前記第１及び前記第２のスイッチを開放し、前記第１の信号入力端にバイアス電圧として時間と共に上昇又は下降する下位参照電圧を加えた電圧を印加すると共に、前記第２の信号入力端にバイアス電圧として時間と共に上昇又は下降する下位参照電圧を引いた電圧を印加し、前記差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報を記録して下位アナログ・デジタル変換値とし、前記上位アナログ・デジタル変換値と前記下位アナログ・デジタル変換値を加え、前記基準アナログ・デジタル変換値を引いた値を前記被変換信号と前記基準信号の差分のアナログ・デジタル変換出力とする第９動作工程と、
を行うアナログ・デジタル変換方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、アナログ・デジタル変換器（Analog to Digital Converter；ＡＤＣ）及びこの変換器を用いてアナログ・デジタル変換を行う方法に関する。
【背景技術】
【0002】
電圧情報を時間情報に変換し、時間を計測することでアナログ・デジタル変換を行う時間領域ＡＤＣがある。最も簡単な時間領域ＡＤＣとしては、図１６に示す積分型ＡＤＣがある。この積分型ＡＤＣは、主としてＣＭＯＳ（Complementary Metal Oxide Semiconductor；相補性金属酸化膜半導体）イメージセンサのコラムＡＤＣとして用いられている。図１６に示す積分型ＡＤＣにおいて、入力信号電圧Ｖｓｉｇは、時間と共に電圧がリニアに変化するランプ信号を参照電圧として、比較器で比較される。比較器の出力は、クロック数をカウントするカウンターの停止信号となる。参照電圧が入力信号電圧Ｖｓｉｇよりも低い電圧になったときに比較器から停止信号が出力され、カウンターを停止させる。そして、このカウント値が出力値となり、アナログ・デジタル変換が行われる。
【0003】
この積分型ＡＤＣは、回路が単純で設計しやすく、原理上ＤＮＬ（differential non-linearity；微分非直線性誤差）が極めて良好であるため、ＣＭＯＳイメージセンサのコラムＡＤＣとして大量に用いられている。しかしながら、積分型ＡＤＣは、分解能をＮ、必要クロック数ｍとしたとき、下記数式１で表されるように、分解能Ｎに対して必要クロック数ｍが指数関数的に増大する。
【0004】
【数1】
【0005】
消費電力はクロック数に比例するため、積分型ＡＤＣには、分解能Ｎを増やすと消費電力が指数関数的に増大するという課題がある。特に、最近のＣＭＯＳイメージセンサは、４Ｋや８Ｋへの対応が求められ、４０００個又は８０００個のＡＤＣが並列動作するため、ＡＤＣの消費電力低減が大きな課題になっている。
【0006】
また、クロック周波数をｆｃｌｋとすると、必要な変換時間Ｔｃｏｎｖは、下記数式２で表される。
【0007】
【数2】
【0008】
このように、必要な変換時間Ｔｃｏｎｖは、分解能Ｎに対して指数関数的に増大するため、積分型ＡＤＣにおいて変換時間Ｔｃｏｎｖを短縮するには、クロック周波数ｆｃｌｋを上げる必要があり、設計が困難になるという課題がある。
【0009】
これらの課題に対しては、積分型アナログ・デジタル変換を２段階で行うＡＤＣが提案されている。図１７は２段階の積分型ＡＤＣの従来構成を示す図であり、図１８はその上位及び下位の参照電圧を示す波形図である。なお、ＣＭＯＳイメージセンサにおいて画素の信号電圧は、高い一定バイアス信号ＶＢからの電圧降下の大きさで表されるため、以下の説明ではこの画素信号ＶＳを入力信号として用いる。
【0010】
図１７に示す積分型ＡＤＣでは、先ず上位変換を行う。具体的には、初めにスイッチＳ１，Ｓ２を閉じ、スイッチＳ３を開く。ここで、図１８に示すように、電圧ＶＲＣは、高い電圧ＶＢから量子化電圧ＶＱＣ単位で、時間と共に段階的に降下する。量子化電圧ＶＱＣ単位は、フルスケール電圧ＶＦＳと、上位アナログ・デジタル変換の分解能Ｎを用いて、下記数式３で表される。
【0011】
【数3】
【0012】
カウンターには、１ステップごとに１クロックが与えられる。この例では、電圧ＶＲＣが（ＶＢ－２ＶＱＣ）になった時に比較器出力が反転してカウンターが停止し、カウント値が上位変換値として出力される。次に、スイッチを制御する論理回路によりスイッチＳ１，Ｓ２を開く。これにより、容量ＣＨにはＶＲＣの電圧であるＶＢ－２ＶＱＣが保持される。これをより一般化した入力信号電圧ＶＳＩＧは、下記数式４で表される。
【0013】
【数4】
【0014】
また、同様に保持される参照電圧ＶＲＣは、下記数式５で表される。
【0015】
【数5】
【0016】
比較器の参照電圧端の保存電荷ＱＸは、比較器の参照電圧端における寄生容量をＣＰとして、下記数式６で表される。
【0017】
【数6】
【0018】
次に、下位変換を行う。具体的には、スイッチＳ３が閉じられ、ＶＲには下位変換を行うランプ信号が印加される。ランプ信号は、時間と共に一定の電圧傾斜で参照信号が降下する信号であり、基本的にフルスケール電圧は上位変換の量子化電圧ＶＱＣに設定されている。そして、参照電圧が降下するタイミングでカウンターにクロックを印加する。比較器の参照電圧端の電圧ＶＸは、電荷保存則から下記数式７に示す関係式で表され、下記数式７から下記数式８が導かれる。
【0019】
【数7】
【0020】
【数8】
【0021】
また、ＶＲＦは、下記数式９で表される。なお、下記数式９におけるＴＦは、下位のアナログ・デジタル変換においてフルスケールになる時間である。
【0022】
【数9】
【0023】
そして、上記数式５及び上記数式９を用いて上記数式８を表すと、下記数式１０となる。
【0024】
【数10】
【0025】
従って、比較器の電圧が反転する規格化時刻（ｔ／ＴＦ）は、ＶｓｉｇとＶｘが等しい電圧であるため、上記数式４と上記数式７を用いて、下記数式１１で表される。
【0026】
【数11】
【0027】
そして、上記数式１１から下記数式１２が導かれる。
【0028】
【数12】
【0029】
従って、寄生容量ＣＰがゼロの場合は、比較器の反転時刻をカウンターでカウントして出力すれば、正確な下位アナログ・デジタル変換が実現できる。このため、全体のビット数をＮ、上位ビットをｎとすれば、上位と下位を合わせたクロック数ｍは下記数式１３で表される。
【0030】
【数13】
【0031】
上記数式１３において、最小値はｎ＝Ｎ／２なので、最小クロック数ｍｍｉｎは下記数式１４で表される。
【0032】
【数14】
【0033】
以上から、例えば分解能１０ビットでは６４回、１２ビットでは１２８回と、従来の積分型ＡＤＣのクロック数のそれぞれ１／１６及び１／３２と大幅なクロック数の低減が見込める。消費電力と変換時間はクロック数に比例するので、大幅な消費電力削減やＡＤＣの高速化が実現できる。
【先行技術文献】
【特許文献】
【0034】
【特許文献1】米国特許第８２０３４７７号明細書
【非特許文献】
【0035】
【非特許文献1】S. Lim, et al., “A High-Speed CMOS Image Sensor With Column-Parallel Two-Step Single-Slope ADCs,” IEEE Tran. on Electron Devices, Vol. 56, No. 3, March 2009, pp.393-397.
【非特許文献2】J. Lee, et al., “High Frame-Rate VGA CMOS Image Sensor Using Non-Memory Capacitor Two-Step Single-Slope ADCs,” IEEE Tran. on Circuits and Systems-I: Regular Papers, Vol. 62, No.9, September 2015, pp. 2147-2155.
【発明の概要】
【発明が解決しようとする課題】
【0036】
しかしながら、前述した従来のＡＤＣには、以下に示す課題がある。従来のＡＤＣの最大の問題は、寄生容量ＣＰの存在により、下位変換において誤差が生じることである。上記数式１２から、誤差δの最大値は下記数式１５で求められる。
【0037】
【数15】
【0038】
誤差の許容値は、下位変換の１／４ＬＳＢ以内で、ＡＤＣ全体の分解能を１２ビット、上位ビットを６ビット、下位の分解能を６ビットとすると、約０．４％となる。寄生容量ＣＰは、ある程度の大きさで存在するので、この影響を目標とする精度内に抑えようとすると保持容量ＣＨを大きくせざるを得ない。しかしながら、このことは専有面積を増大させ、μｍレベルの繰り返しピッチが要求されるＣＭＯＳイメージセンサの設計を困難にする。
【0039】
また、容量自体が寄生容量を持ち、その大きさは保持容量ＣＨに比例するため、保持容量ＣＨを大きくしても一定の誤差は発生する。更に、保持容量ＣＨが大きいと、ランプ波発生回路の負荷容量が増大し、セットリング時間が増大して変換時間が長くなる他、セットリング時間を所定の範囲内に収めようとすると、ランプ波発生回路の消費電力が増大するという課題がある。
【0040】
ここで、フレーム数をＮＦ、垂直画素数をＮＶとし、ＣＤＳ動作を行うために水平同期期間に２回の変換を行い、１回のアナログ・デジタル変換において半分の時間を上位変換に充てるものとする。上位変換のビット数ｎが、全体の変換ビット数Ｎの半分とすると、上位変換の１ステップの時間ｔｓｔｅｐは、下記数式１６で表される。
【0041】
【数16】
【0042】
そして、下位ビットの１／４ＬＳＢでセットリングするための時定数τは、下記数式１７で与えられる。
【0043】
【数17】
【0044】
各ＡＤＣの保持容量をＣＨ、水平画素数をＮＨとすると、時定数τと必要なランプ波発生回路の出力抵抗Ｒとの関係は、下記数式１８で表される。
【0045】
【数18】
【0046】
ランプ波発生回路を通常用いられている電流型デジタル・アナログ変換器（Digital to Analog Converter：ＤＡＣ）とし、出力振幅を１．０Ｖ、電源電圧を３．０Ｖとすると、ランプ波発生回路の消費電力ＰＤは、下記数式１９で与えられる。
【0047】
【数19】
【0048】
ここで、１２０フレーム／秒の８Ｋカメラシステムを想定すると、ＮＦ＝１２０、ＮＶ＝４０００、ＮＨ＝８０００、ＣＨを５００ｆＦとして分解能１０ビット及び１２ビットの時のそれぞれの値は、１０ビットではｔｓｔｅｐ＝１６ｎｓ、τ＝３．３ｎｓ、Ｒ＝０．８Ω、ＰＤ＝３．８Ｗ、１２ビットではｔｓｔｅｐ＝８ｎｓ、τ＝１．４ｎｓ、Ｒ＝０．４Ω、ＰＤ＝８．３Ｗと算出される。このように、従来の方法には、ランプ波発生回路の消費電力が極めて大きいという課題がある。
【0049】
更に、容量ＣＨをスイッチングすると、熱雑音が発生する。熱雑音ｖｎは下記数式２０で表される。
【0050】
【数20】
【0051】
ここで、常温の３００°Ｋのとき、ｋＴは４．２×１０－２１なので、許容ノイズ電圧を１００μＶとすると、ＣＨは０．４ｐＦとなる。この値では消費電力が極めて大きくなる。このように、従来の方法では、精度、面積、ランプ波発生回路の消費電力、ノイズ電圧に厳しいトレードオフがあり、この技術の実用化を困難にしている。
【0052】
そこで、本発明は、小面積で、かつ、高精度、低消費電力、高速及び低ノイズで動作するアナログ・デジタル変換器及びアナログ・デジタル変換方法を提供することを目的とする。
【課題を解決するための手段】
【0053】
本発明者は、前述した課題を解決するため、２ステップで動作するアナログ・デジタル変換器について検討を行い、回路形式及びスイッチ動作に工夫を加えることにより、寄生容量の影響を無くし、ランプ波発生回路の負荷容量を極めて小さくでき、高精度、低消費電力、高速、低ノイズで動作するアナログ・デジタル変換器を実現できることを見出し、本発明に至った。
【0054】
即ち、本発明に係るアナログ・デジタル変換器は、第１及び第２の入力端と、第１及び第２の出力端と、前記第１の入力端と前記第１の出力端を短絡又は開放する第１のスイッチと、前記第２の入力端と前記第２の出力端を短絡又は開放する第２のスイッチとを備え、前記第１の出力端から前記第１の入力端と前記第２の入力端間の反転増幅信号を出力すると共に、前記第２の出力端から前記第２の入力端と前記第１の入力端間の反転増幅信号を出力する差動増幅器と、第１及び第２の容量と、前記第１の容量を介して前記差動増幅器の前記第１の入力端に接続される第１の信号入力端と、前記第２の容量を介して前記差動増幅器の前記第２の入力端と接続される第２の信号入力端とを有し、前記第１の信号入力端と前記第２の信号入力端に共通の被変換信号が入力されると、前記第１のスイッチにより前記第１の入力端と前記第１の出力端が短絡されると共に、前記第２のスイッチにより前記第２の入力端と前記第２の出力端が短絡され、その後、前記第１及び前記第２のスイッチは開放されて、前記第２の信号入力端に時間と共にステップ状に上昇又は下降する上位参照電圧が印加され、前記差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報が記録されて上位アナログ・デジタル変換値を得、次に、前記第１のスイッチにより前記第１の入力端と前記第１の出力端が短絡されると共に、前記第２のスイッチにより前記第２の入力端と前記第２の出力端を短絡され、その後、前記第１及び前記第２のスイッチが開放されて、前記第１の信号入力端にバイアス電圧に対して時間と共に上昇又は下降する下位参照電圧を加えた電圧が印加されると共に、前記第２の信号入力端にバイアス電圧に時間と共に上昇又は下降する下位参照電圧を引いた電圧が印加され、前記差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報が記録されて下位アナログ・デジタル変換値を得て、前記上位アナログ・デジタル変換値と前記下位アナログ・デジタル変換値を加えて、前記被変換信号のアナログ・デジタル変換値とする。
また、本発明に係る他のアナログ・デジタル変換器は、第１及び第２の入力端と、第１及び第２の出力端と、前記第１の入力端と前記第１の出力端を短絡又は開放する第１のスイッチと、前記第２の入力端と前記第２の出力端を短絡又は開放する第２のスイッチとを備え、前記第１の出力端から前記第１の入力端と前記第２の入力端間の反転増幅信号を出力すると共に、前記第２の出力端から前記第２の入力端と前記第１の入力端間の反転増幅信号を出力する差動増幅器と、第１及び第２の容量と、前記第１の容量を介して前記差動増幅器の前記第１の入力端に接続される第１の信号入力端と、前記第２の容量を介して前記差動増幅器の前記第２の入力端と接続される第２の信号入力端とを有し、先ず、前記第１の信号入力端と前記第２の信号入力端に共通の基準信号が入力され、前記第１のスイッチにより前記第１の入力端と前記第１の出力端が短絡されると共に、前記第２のスイッチにより前記第２の入力端と前記第２の出力端が短絡され、その後、前記第１及び前記第２のスイッチは開放されて、前記第２の信号入力端に時間と共にステップ状に上昇又は下降する上位参照電圧が印加され、前記差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報が記録されて前記基準信号のアナログ・デジタル変換値を得、次に、前記第２の信号入力端に基準参照電圧が入力され、前記第１のスイッチにより前記第１の入力端と前記第１の出力端が短絡されると共に、前記第２のスイッチにより前記第２の入力端と前記第２の出力端を短絡され、その後、前記第１及び前記第２のスイッチが開放されて、前記第１の信号入力端に被変換信号電圧が印加されると共に、前記第２の信号入力端にしきい値電圧が入力され、前記差動増幅器の出力極性により前記基準信号電圧と前記被変換信号の差電圧と前記しきい値電圧が比較され、その結果、前記被変換信号が前記しきい値電圧よりも小さい場合は、前記第２の信号入力端に時間と共に連続的に上昇又は下降する前記参照電圧が印加され、前記差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報が記録されて前記基準信号電圧と前記被変換信号の差電圧のアナログ・デジタル変換値を得、前記被変換信号が前記しきい値電圧よりも大きい場合は、前記第１の信号入力端と前記第２の信号入力端に共通の被変換信号が入力され、前記第１のスイッチにより前記第１の入力端と前記第１の出力端が短絡されると共に、前記第２のスイッチにより前記第２の入力端と前記第２の出力端が短絡され、その後、前記第１及び前記第２のスイッチが開放され、前記第２の信号入力端に時間と共にステップ状に上昇又は下降する上位の参照電圧が印加され、前記差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報が記録されて上位アナログ・デジタル変換値を得、更に、前記第１のスイッチにより前記第１の入力端と前記第１の出力端が短絡されると共に、前記第２のスイッチにより前記第２の入力端と前記第２の出力端が短絡され、その後、前記第１及び前記第２のスイッチが開放され、前記第１の信号入力端にバイアス電圧に時間と共に上昇又は下降する下位参照電圧を加えた電圧が印加され、前記第２の信号入力端にバイアス電圧に時間と共に上昇又は下降する下位参照電圧を引いた電圧が印加され、前記差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報が記録されて下位アナログ・デジタル変換値を得、前記上位アナログ・デジタル変換値と前記下位アナログ・デジタル変換値を加え、前記基準アナログ・デジタル変換値を引いた値を前記被変換信号と前記基準信号の差分のアナログ・デジタル変換出力とする。
また、本発明に係る他のアナログ・デジタル変換器は、第１及び第２の入力端と、第１及び第２の出力端と、前記第１の入力端と前記第１の出力端を短絡又は開放する第１のスイッチと、前記第２の入力端と前記第２の出力端を短絡又は開放する第２のスイッチとを備え、前記第１の出力端から前記第１の入力端と前記第２の入力端間の反転増幅信号を出力すると共に、前記第２の出力端から前記第２の入力端と前記第１の入力端間の反転増幅信号を出力する差動増幅器と、第１及び第２の容量と、前記第１の容量を介して前記差動増幅器の前記第１の入力端に接続される第１の信号入力端と、前記第２の容量を介して前記差動増幅器の前記第２の入力端と接続される第２の信号入力端とを有し、先ず、前記第１の信号入力端と前記第２の信号入力端に共通の基準信号が入力され、前記第１のスイッチにより前記第１の入力端と前記第１の出力端が短絡されると共に、前記第２のスイッチにより前記第２の入力端と前記第２の出力端が短絡され、その後、前記第１及び前記第２のスイッチは開放されて、前記第２の信号入力端に時間と共にステップ状に上昇又は下降する上位参照電圧が印加され、前記差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報が記録されて前記基準信号のアナログ・デジタル変換値を得、次に、前記第２の信号入力端に基準参照電圧が入力され、前記第１のスイッチにより前記第１の入力端と前記第１の出力端が短絡されると共に、前記第２のスイッチにより前記第２の入力端と前記第２の出力端を短絡され、その後、前記第１及び前記第２のスイッチが開放されて、前記第１の信号入力端に被変換信号電圧が印加されると共に、前記第２の信号入力端にしきい値電圧が入力され、前記差動増幅器の出力極性により前記基準信号電圧と前記被変換信号の差電圧と前記しきい値電圧が比較され、その結果、前記被変換信号が前記しきい値電圧よりも小さい場合は、前記第２の信号入力端に時間と共に連続的に上昇又は下降する前記参照電圧が印加され、前記差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報が記録されて前記基準信号電圧と前記被変換信号の差電圧のアナログ・デジタル変換値を得、前記被変換信号が前記しきい値電圧よりも大きい場合は、前記第１の信号入力端と前記第２の信号入力端に共通の被変換信号が入力され、前記第１のスイッチにより前記第１の入力端と前記第１の出力端が短絡されると共に、前記第２のスイッチにより前記第２の入力端と前記第２の出力端が短絡され、その後、前記第１及び前記第２のスイッチが開放され、前記第２の信号入力端に時間と共にステップ状に上昇又は下降する上位の参照電圧が印加され、前記差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報が記録されて上位アナログ・デジタル変換値を得、更に、前記第１のスイッチにより前記第１の入力端と前記第１の出力端が短絡されると共に、前記第２のスイッチにより前記第２の入力端と前記第２の出力端が短絡され、その後、前記第１及び前記第２のスイッチが開放され、前記第１の信号入力端にバイアス電圧に時間と共に上昇又は下降する下位参照電圧を加えた電圧が印加され、前記第２の信号入力端にバイアス電圧に時間と共に上昇又は下降する下位参照電圧を引いた電圧が印加され、前記差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報が記録されて下位アナログ・デジタル変換値を得、前記上位アナログ・デジタル変換値と前記下位アナログ・デジタル変換値を加え、前記基準アナログ・デジタル変換値を引いた値を前記被変換信号と前記基準信号の差分のアナログ・デジタル変換出力とする。
【0055】
本発明に係るアナログ・デジタル変換方法は、第１及び第２の入力端と、第１及び第２の出力端と、前記第１の入力端と前記第１の出力端を短絡又は開放する第１のスイッチと、前記第２の入力端と前記第２の出力端を短絡又は開放する第２のスイッチとを備え、前記第１の出力端から前記第１の入力端と前記第２の入力端間の反転増幅信号を出力すると共に、前記第２の出力端から前記第２の入力端と前記第１の入力端間の反転増幅信号を出力する差動増幅器と、第１及び第２の容量と、前記第１の容量を介して前記差動増幅器の前記第１の入力端に接続される第１の信号入力端と、前記第２の容量を介して前記差動増幅器の前記第２の入力端と接続される第２の信号入力端とを有するアナログ・デジタル変換器により、前記第１の信号入力端と前記第２の信号入力端に共通に被変換信号を入力し、第１のスイッチにより前記第１の入力端と前記第１の出力端を短絡させると共に、第２のスイッチにより前記第２の入力端と前記第２の出力端を短絡させる第１動作工程と、前記第１及び前記第２のスイッチを開放し、前記第２の信号入力端に時間と共にステップ状に上昇又は下降する上位参照電圧を印加し、前記差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報を記録して上位アナログ・デジタル変換値とする第２動作工程と、前記第１のスイッチにより前記第１の入力端と前記第１の出力端を短絡させると共に、前記第２のスイッチにより前記第２の入力端と前記第２の出力端を短絡させる第３動作工程と、前記第１及び前記第２のスイッチを開放し、前記第１の信号入力端にバイアス電圧に対して時間と共に上昇又は下降する下位参照電圧を加えた電圧を印加し、前記第２の信号入力端にバイアス電圧に時間と共に上昇又は下降する下位参照電圧を引いた電圧を印加し、前記差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報を記録して下位アナログ・デジタル変換値とし、前記上位アナログ・デジタル変換値と前記下位アナログ・デジタル変換値を加えて被変換信号のアナログ・デジタル変換値とする第４動作工程とを行う。
また、本発明に係る他のアナログ・デジタル変換方法は、第１及び第２の入力端と、第１及び第２の出力端と、前記第１の入力端と前記第１の出力端を短絡又は開放する第１のスイッチと、前記第２の入力端と前記第２の出力端を短絡又は開放する第２のスイッチとを備え、前記第１の出力端から前記第１の入力端と前記第２の入力端間の反転増幅信号を出力すると共に、前記第２の出力端から前記第２の入力端と前記第１の入力端間の反転増幅信号を出力する差動増幅器と、第１及び第２の容量と、前記第１の容量を介して前記差動増幅器の前記第１の入力端に接続される第１の信号入力端と、前記第２の容量を介して前記差動増幅器の前記第２の入力端と接続される第２の信号入力端とを有するアナログ・デジタル変換器により、前記第１の信号入力端と前記第２の信号入力端に共通の基準信号を入力し、前記第１のスイッチにより前記第１の入力端と前記第１の出力端が短絡させると共に、前記第２のスイッチにより前記第２の入力端と前記第２の出力端を短絡させる第１動作工程と、前記第１及び前記第２のスイッチを開放し、前記第２の信号入力端に時間と共に連続的に上昇又は下降する上位参照電圧を印加し、前記差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報を記録して基準信号のアナログ・デジタル変換値とする第２動作工程と、前記第２の信号入力端に基準参照電圧を入力し、前記第１のスイッチにより前記第１の入力端と前記第１の出力端を短絡させると共に、前記第２のスイッチにより前記第２の入力端と前記第２の出力端を短絡される第３動作工程と、前記第１及び前記第２のスイッチを開放し、前記第１の信号入力端に被変換信号電圧を印加すると共に、前記第２の信号入力端にしきい値電圧を入力し、前記差動増幅器の出力極性により前記基準信号電圧と前記被変換信号の差電圧と前記しきい値電圧とを比較する第４動作工程と、前記被変換信号が前記しきい値電圧よりも小さい場合に、前記第２の信号入力端に時間と共に連続的に上昇又は下降する前記参照電圧を印加し、前記差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報を記録して前記基準信号電圧と前記被変換信号の差電圧のアナログ・デジタル変換値とする第５動作工程と、前記被変換信号が前記しきい値電圧よりも大きい場合に、前記第１の信号入力端と前記第２の信号入力端に共通の被変換信号を入力し、前記第１のスイッチにより前記第１の入力端と前記第１の出力端を短絡させると共に、前記第２のスイッチにより前記第２の入力端と前記第２の出力端を短絡させる第６動作工程と、前記第及び前記第２のスイッチを開放し、前記第２の信号入力端に時間と共にステップ状に上昇又は下降する上位の参照電圧を印加し、前記差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報を記録して上位アナログ・デジタル変換値とする第７動作工程と、前記第１のスイッチにより前記第１の入力端と前記第１の出力端を短絡させると共に、前記第２のスイッチにより前記第２の入力端と前記第２の出力端を短絡させる第８動作工程と、前記第１及び前記第２のスイッチを開放し、前記第１の信号入力端にバイアス電圧として時間と共に上昇又は下降する下位参照電圧を加えた電圧を印加すると共に、前記第２の信号入力端にバイアス電圧として時間と共に上昇又は下降する下位参照電圧を引いた電圧を印加し、前記差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報を記録して下位アナログ・デジタル変換値とし、前記上位アナログ・デジタル変換値と前記下位アナログ・デジタル変換値を加え、前記基準アナログ・デジタル変換値を引いた値を前記被変換信号と前記基準信号の差分のアナログ・デジタル変換出力とする第９動作工程とを行う。
また、本発明に係る他のアナログ・デジタル変換方法は、第１及び第２の入力端と、第１及び第２の出力端と、前記第１の入力端と前記第１の出力端を短絡又は開放する第１のスイッチと、前記第２の入力端と前記第２の出力端を短絡又は開放する第２のスイッチとを備え、前記第１の出力端から前記第１の入力端と前記第２の入力端間の反転増幅信号を出力すると共に、前記第２の出力端から前記第２の入力端と前記第１の入力端間の反転増幅信号を出力する差動増幅器と、第１及び第２の容量と、前記第１の容量を介して前記差動増幅器の前記第１の入力端に接続される第１の信号入力端と、前記第２の容量を介して前記差動増幅器の前記第２の入力端と接続される第２の信号入力端とを有するアナログ・デジタル変換器により、前記第１の信号入力端と前記第２の信号入力端に共通の基準信号を入力し、前記第１のスイッチにより前記第１の入力端と前記第１の出力端が短絡させると共に、前記第２のスイッチにより前記第２の入力端と前記第２の出力端を短絡させる第１動作工程と、前記第１及び前記第２のスイッチを開放し、前記第２の信号入力端に時間と共に連続的に上昇又は下降する上位参照電圧を印加し、前記差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報を記録して基準信号のアナログ・デジタル変換値とする第２動作工程と、前記第２の信号入力端に基準参照電圧を入力し、前記第１のスイッチにより前記第１の入力端と前記第１の出力端を短絡させると共に、前記第２のスイッチにより前記第２の入力端と前記第２の出力端を短絡される第３動作工程と、前記第１及び前記第２のスイッチを開放し、前記第１の信号入力端に被変換信号電圧を印加すると共に、前記第２の信号入力端にしきい値電圧を入力し、前記差動増幅器の出力極性により前記基準信号電圧と前記被変換信号の差電圧と前記しきい値電圧とを比較する第４動作工程と、前記被変換信号が前記しきい値電圧よりも小さい場合に、前記第２の信号入力端に時間と共に連続的に上昇又は下降する前記参照電圧を印加し、前記差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報を記録して前記基準信号電圧と前記被変換信号の差電圧のアナログ・デジタル変換値とする第５動作工程と、前記被変換信号が前記しきい値電圧よりも大きい場合に、前記第１の信号入力端と前記第２の信号入力端に共通の被変換信号を入力し、前記第１のスイッチにより前記第１の入力端と前記第１の出力端を短絡させると共に、前記第２のスイッチにより前記第２の入力端と前記第２の出力端を短絡させる第６動作工程と、前記第及び前記第２のスイッチを開放し、前記第２の信号入力端に時間と共にステップ状に上昇又は下降する上位の参照電圧を印加し、前記差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報を記録して上位アナログ・デジタル変換値とする第７動作工程と、前記第１のスイッチにより前記第１の入力端と前記第１の出力端を短絡させると共に、前記第２のスイッチにより前記第２の入力端と前記第２の出力端を短絡させる第８動作工程と、前記第１及び前記第２のスイッチを開放し、前記第１の信号入力端にバイアス電圧として時間と共に上昇又は下降する下位参照電圧を加えた電圧を印加すると共に、前記第２の信号入力端にバイアス電圧として時間と共に上昇又は下降する下位参照電圧を引いた電圧を印加し、前記差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報を記録して下位アナログ・デジタル変換値とし、前記上位アナログ・デジタル変換値と前記下位アナログ・デジタル変換値を加え、前記基準アナログ・デジタル変換値を引いた値を前記被変換信号と前記基準信号の差分のアナログ・デジタル変換出力とする第９動作工程とを行う。
【発明の効果】
【0056】
本発明によれば、寄生容量の影響を無くし、ランプ波発生回路の負荷容量を極めて小さくできるため、高精度、低消費電力、高速、低ノイズで動作するアナログ・デジタル変換器及びアナログ・デジタル変換方法を実現できる。
【図面の簡単な説明】
【0057】
【図1】本発明の第１の実施形態のＡＤＣの構成を示すブロック図である。
【図3】Ａ及びＢは本発明の第１の実施形態のＡＤＣ１０の動作を表す回路図である。
【図4】Ａ及びＢは本発明の第１の実施形態のＡＤＣ１０の動作を表す回路図である。
【図5】Ａ～Ｃは本発明の第１の実施形態のＡＤＣ１０の第４工程における電圧関係を示す図である。
【図6】Ａ～Ｃは上位及び下位のアナログ・デジタル変換におけるオフセット電圧による変換エラーの発生の原理と、この変換エラーの発生を抑圧できることを示す電圧図である。
【図7】本発明の第２の実施形態のＡＤＣの動作工程を示すフローチャートである。
【図13】Ａ及びＢは本発明の第３の実施形態のＡＤＣの各動作工程における状態を表す回路図である。
【図14】本発明の第３の実施形態のＡＤＣの各動作工程における状態を表す回路図である。
【図15】本発明の第４の実施形態のＡＤＣにおける上位参照電圧の応答と短絡時間を制御する方法を表す図である。
【図16】最も簡単な時間領域ＡＤＣとしての積分型ＡＤＣの構成を示す図である。
【図17】２段階の積分型ＡＤＣの従来構成を示す図である。
【図18】２段階の積分型ＡＤＣの上位及び下位の参照電圧を示す波形図である。
【発明を実施するための形態】
【0058】
以下、本発明を実施するための形態について、添付の図面を参照して詳細に説明する。なお、本発明は、以下に説明する実施形態に限定されるものではない。
【0059】
（第１の実施形態）
先ず、本発明の第１の実施形態に係るアナログ・デジタル変換器（ＡＤＣ）について説明する。図１は本実施形態のＡＤＣの構成を示すブロック図である。図１に示すように、本実施形態のＡＤＣ１０には、第１及び第２の入力端３ａ，３ｂと、第１及び第２の出力端４ａ，４ｂを備え、比較器となる差動増幅器１が設けられている。差動増幅器１の第１の出力端４ａは、第１の入力端３ａと第２の入力端３ｂ間の反転増幅信号を出力し、第２の出力端４ｂは、第２の入力端３ｂと第１の入力端３ａ間の反転増幅信号を出力する。
先ず、本発明の第１の実施形態に係るアナログ・デジタル変換器（ＡＤＣ）について説明する。図１は本実施形態のＡＤＣの構成を示すブロック図である。図１に示すように、本実施形態のＡＤＣ１０には、第１及び第２の入力端３ａ，３ｂと、第１及び第２の出力端４ａ，４ｂを備え、比較器となる差動増幅器１が設けられている。差動増幅器１の第１の出力端４ａは、第１の入力端３ａと第２の入力端３ｂ間の反転増幅信号を出力し、第２の出力端４ｂは、第２の入力端３ｂと第１の入力端３ａ間の反転増幅信号を出力する。
【0060】
図２は図１に示す差動増幅器１の回路例を示す図である。図２に示すように、差動増幅器１には、差動入力電圧を差動電流に変換する一対のトランジスタＭ１ａ，Ｍ１ｂが設けられている。トランジスタＭ１ａ，Ｍ１ｂは、互いのソースが接続されており、電流源として動作するトランジスタＭ０により一定電流でバイアスされている。また、差動増幅器１は、カレントミラーとして動作するトランジスタＭ２ａ，Ｍ２ｂを備えており、このトランジスタＭ２ａ，Ｍ２ｂにより差動電流が差動電圧に変換される。
【0061】
また、本実施形態のＡＤＣは、第１の信号入力端５ａと第２の信号入力端５ｂを有し、第１の信号入力端５ａは、第１の容量Ｃａを介して差動増幅器１の第１の入力端３ａと接続され、第２の信号入力端５ｂは、第２の容量Ｃｂを介して第２の入力端３ｂと接続されている。また、差動増幅器１は、第１及び第２のスイッチＳ１ａ，Ｓ１ｂを備えており、第１のスイッチＳ１ａにより第１の入力端３ａと第１の出力端４ａが短絡可能となり、第２のスイッチＳ１ｂにより第２の入力端３ｂと第２の出力端４ｂが短絡可能になっている。そして、第１及び第２のスイッチＳ１ａ，Ｓ１ｂを閉じると、各スイッチの接続端に共通出力電圧Ｖｃが発生する。
【0062】
図２に示した回路では、第１の出力端４ａに電圧がほぼ一定の電圧Ｖｃが発生し、カウンターを停止させる比較器出力は第２の出力端４ｂに発生する。この回路では、完全な差動出力は得られないが、第１の出力端４ａから見た第２の出力端４ｂの極性が差動入力信号の極性によって決定されるので、比較器を構成する差動増幅器として扱うことができる。
【0063】
一方、図１に示すように、本実施形態のＡＤＣは、カウンター２を有し、クロック数をカウントする。カウンター２は、比較器の出力によりカウントを停止し、停止したときのカウント値がアナログ・デジタル変換値として出力される。また、第１の容量ＣａにはスイッチＳ２ａ，Ｓ３ａが、第２の容量ＣｂにはスイッチＳ２ｂ，Ｓ３ｂがそれぞれ接続されており、入力電圧を選択できるようになっている。これらスイッチは、比較器の出力信号を入力とする論理回路により制御される。
【0064】
次に、本実施形態のＡＤＣの動作について説明する。図３Ａ，Ｂ及び図４Ａ，Ｂは本実施形態のＡＤＣ１０の動作を表す図である。図３Ａに示すように、第１動作工程では、スイッチＳ２ａ，Ｓ２ｂが閉じられ、第１の信号入力端５ａと第２の信号入力端５ｂに共通に被変換信号ＶＳＩＧが入力される。また、第１のスイッチＳ１ａにより差動増幅器１の第１の入力端３ａと第１の出力端４ａが短絡され、同時に第２のスイッチにＳ１ｂにより差動増幅器１の第２の入力端３ｂと第２の出力端４ｂが短絡される。
【0065】
このとき、差動増幅器１の共通出力電圧がＶｃであるので、容量Ｃａ，Ｃｂに保持される電荷Ｑａ，Ｑｂは、下記数式２１で表される。
【0066】
【数21】
【0067】
同様に、差動増幅器１の入力端の寄生容量をそれぞれ等しくＣｐとすると、保存電荷Ｑｐは下記数式２２で表される。
【0068】
【数22】
【0069】
図３Ｂに示すように、第２動作工程では、第１のスイッチＳ１ａ及び第２のスイッチＳ１ｂが開放され、第２の信号入力端５ｂに時間と共にステップ状に上昇又は下降する上位の参照電圧ＶＲＣが印加され、差動増幅器１の出力の状態が遷移したタイミングでクロックの時間情報を記録し、上位アナログ・デジタル変換値とする。それと共に、第１のスイッチＳ１ａにより第１の入力端３ａと第１の出力端４ａが短絡され、同時に第２のスイッチＳ１ｂにより第２の入力端３ｂと第２の出力端４ｂが短絡される。
【0070】
以上の動作において図３Ｂに示す第１及び第２のスイッチＳ１ａ，Ｓ１ｂが開放されているときの差動増幅器１の入力端の電圧Ｖａ，Ｖｂを求める。電圧ＶａはＶｃに等しい。電圧Ｖｂは電荷保存則により下記数式２３に示す関係が成り立つ。
【0071】
【数23】
【0072】
上記数式２３から、Ｖｂは下記数式２４で表される。
【0073】
【数24】
【0074】
差動増幅器１の入力端子間電圧（Ｖａ－Ｖｂ）は、下記数式２５で求められる。
【0075】
【数25】
【0076】
差動増幅器１の出力は、寄生容量Ｃｐに依らず、ＶＳＩＧ＝ＶＲＣのときに反転する。従って、差動増幅器１の出力の状態が遷移したタイミングでカウンターを停止させ、クロック数などの時間情報を記録し、上位アナログ・デジタル変換値とすれば、高精度なアナログ・デジタルが可能となる。
【0077】
次に、第３動作工程では、図４Ａに示すように、第１のスイッチＳ１ａにより第１の入力端と第１の出力端が短絡され、それと同時に第２のスイッチＳ１ｂにより第２の入力端と第２の出力端が短絡される。この状態で容量Ｃａ，Ｃｂに蓄積される電荷Ｑａ，Ｑｂは、下記数式２６で表される。
【0078】
【数26】
【0079】
同様に、寄生容量Ｃｐに蓄積される電荷Ｑｐは、下記数式２７で表される。
【0080】
【数27】
【0081】
次に、第４動作工程では、図４Ｂに示すように、第１及び第２のスイッチＳ１ａ，Ｓ１ｂを開放し、第1の信号入力端にバイアス電圧ＶＭに、時間と共に上昇又は下降する下位参照電圧ＶＦ／２を加えた電圧を印加し、第２の信号入力端には、バイアス電圧ＶＭに、時間と共に上昇又は下降する下位参照電圧を引いた電圧ＶＦ／２を印加する。そして、差動増幅器１の出力の状態が遷移したタイミングでクロックの時間情報を記録し、下位アナログ・デジタル変換値とする。差動増幅器１の入力端の電圧Ｖａ及びＶｂを求める。第１の入力端及び第２の入力端では、電荷保存則により下記数式２８に示す関係が成り立つ。
【0082】
【数28】
【0083】
上記数式２８から、Ｖａ，Ｖｂは、下記数式２９で表される。
【0084】
【数29】
【0085】
そして、差動増幅器１の入力端子間電圧Ｖａ－Ｖｂは、下記数式３０で表される。
【0086】
【数30】
【0087】
従って、差動増幅器１の出力は、寄生容量Ｃｐに依らず、ＶＳＩＧ＝ＶＲＣ+ＶＲＦのときに反転する。この結果から、本実施形態のＡＤＣは、寄生容量Ｃｐの影響を受けず、高精度な２段階アナログ・デジタル変換が可能であると言える。なお、下位参照電圧ＶＦの与え方は、幾通りか考えられる。要は、差動増幅器１の入力端子間電圧Ｖａ－Ｖｂが上記数式３０になるように与えればよい。
【0088】
図５Ａ～Ｃは本実施形態のＡＤＣ１０の第４動作工程における電圧関係を示す図である。図５Ａは、図４Ｂに示すように、差動信号となるように下位参照電圧ＶＦ／２を第１の信号入力端に、下位参照電圧－ＶＦ／２を第２の信号入力端に与えた場合を示している。図５Ｂは、下位参照電圧ＶＦを第１の信号入力端に与えた場合、図５Ｃは、下位参照電圧－ＶＦを第２の信号入力端に与えた場合を示している。いずれも差動増幅器１の入力端子間電圧Ｖａ－Ｖｂは、上記数式３０で表される。
【0089】
次に、ランプ波発生回路の負荷容量について考察する。図３ＢにＶＲＣで示したランプ波の負荷となる容量は、容量Ｃｂの容量値Ｃが寄生容量Ｃｐに比べて十分大きい時はＣｐである。この状態は、通常のランプ波の負荷容量と同じであり、特段の問題点を有しない。
【0090】
また、図４Ａの状態では、負荷となる容量はＣｂとなるが、このときの電荷の移動により実効的な負荷容量が決まる。図３Ｂに示した状態での容量Ｃｂの電荷Ｑｂ＿２は、上記数式２１に基づき下記数式３１で求められる。
【0091】
【数31】
【0092】
一方、図４Ａに示した状態での容量Ｃｂの電荷Ｑｂ＿２は、上記数式２６に基づき、下記数式３２で求められる。
【0093】
【数32】
【0094】
従って、入力端から見た電荷の変化ΔＱは、下記数式３３により求められる。
【0095】
【数33】
【0096】
上位変換のステップ状のランプ波の単位ステップ電圧ＶＱＣは、フルスケール電圧ＶＦＳを上位変換のステップ数２ｎで割ったものであることを踏まえると、下記数式３４に示す関係が成立する。
【0097】
【数34】
【0098】
本発明では、容量Ｃｂは等価的に１／２ｎとなり、上位ビットが５ビットで１／３２、６ビットで１／６４となり、負荷容量が有意に増大することはない。このため、本実施形態のＡＤＣは、電力消費の増大を招くことはないという優れた特長を有している。このことは、消費電力が増大しないということだけでなく、上位参照電圧のセットリング時間が短く、変換周波数を高速化でき、更には、セットリング誤差が小さいため、高精度化しやすいということも意味しており、本実施形態のＡＤＣは優れた性能を発揮できることが期待される。
【0099】
ところで、本実施形態のＡＤＣは、寄生容量Ｃｐの影響を受けず、高精度な２段階デジタル・アナログ変換が可能であるといえるが、上位のアナログ・デジタル変換と、下位のアナログ・デジタル変換には、一定量のオフセット電圧が生じる場合がある。このため、下位のアナログ・デジタル変換の参照電圧範囲は、上位のアナログ・デジタル変換の量子化電圧よりも大きく、かつ、上位のアナログ・デジタル変換の単位変換範囲を包含するようにすることで、オフセット電圧の影響を抑圧することが可能である。
【0100】
図６Ａ～Ｃは上位及び下位のアナログ・デジタル変換におけるオフセット電圧による変換エラーの発生の原理と、この変換エラーの発生を抑圧できることを示す電圧図である。図６Ａは理想的な２段階のアナログ・デジタル変換の様子を示している。説明を簡単にするため、下位のアナログ・デジタル変換は２ビットとする。入力信号電圧ＶＳＩＧ＿Ａは、上位の参照電圧ＶＲＣ＿ｋ－１とＶＲＣ＿ｋの間にあり、上位アナログ・デジタル変換値は「４」を出力したと仮定する。このとき、下位アナログ・デジタル変換値は０～３である。
【0101】
図６Ａの理想状態では、下位アナログ・デジタル変換値は「０」であるから、全体のアナログ・デジタル変換値は「４」になる。次に、図６Ｂのオフセット電圧Ｖｏｆｆが存在し、下位アナログ・デジタル変換の範囲が上にずれた場合は、下位アナログ・デジタル変換値は「１」であるから、全体のアナログ・デジタル変換値は「５」になる。その近傍の入力信号電圧ＶＳＩＧ＿Ｂの場合は、上位アナログ・デジタル値は「０」を出力し、下位アナログ・デジタル値は「３」であるので、全体のアナログ・デジタル値は「３」になる。
【0102】
従って、入力信号電圧が連続的に変化しているのにも係わらず、変換値は「３」から「５」に不連続に変化しており、アナログ・デジタル変換ミスが発生する。そこで、図５Ｃに示したように、下位アナログ・デジタル変換の参照電圧範囲は、上位アナログ・デジタル変換の量子化電圧よりも大きく、かつ、上位アナログ・デジタル変換の単位変換範囲を包含するように構成する。
【0103】
これにより、入力信号電圧がＶＳＩＧ＿Ａの場合の全体のアナログ・デジタル変換値は「５」となり、入力信号電圧がＶＳＩＧ＿Ｂの場合の全体のアナログ・デジタル変換値は「４」となり、変換値は連続的に変化するので直線性誤差は生じない。ただし、変換値は入力信号に一定のオフセット電圧が加算されたようになるので、これを厳密にキャンセルするには、初めに基準信号を与えて第１のアナログ・デジタル変換値を得、次に信号電圧を与えて第２のアナログ・デジタル変換値を得、第２のアナログ・デジタル変換値から第１のアナログ・デジタル変換値を引いた値を最終的なアナログ・デジタル変換値とすればよい。
【0104】
（第２の実施形態）
次に、本発明の第２の実施形態のＡＤＣについて説明する。前述した第１の実施形態の構成は、積分型などの時間情報を用いてアナログ・デジタル変換を行うＡＤＣについて低消費電力化と高速化を図ることができるが、直線性やノイズ特性は従来に比べ向上するものではない。この形式のＡＤＣが広く用いられている用途は、ＣＯＭＳイメージセンサであるが、この用途においては最初に基準信号となるリセットレベルの信号がＡＤＣに送られ、次に光起電力により生じた電子による画素信号がＡＤＣ送られ、その差分信号を最終信号とするＣＤＳ（相関２重検出）処理により、ノイズの少ない信号を得ている。
次に、本発明の第２の実施形態のＡＤＣについて説明する。前述した第１の実施形態の構成は、積分型などの時間情報を用いてアナログ・デジタル変換を行うＡＤＣについて低消費電力化と高速化を図ることができるが、直線性やノイズ特性は従来に比べ向上するものではない。この形式のＡＤＣが広く用いられている用途は、ＣＯＭＳイメージセンサであるが、この用途においては最初に基準信号となるリセットレベルの信号がＡＤＣに送られ、次に光起電力により生じた電子による画素信号がＡＤＣ送られ、その差分信号を最終信号とするＣＤＳ（相関２重検出）処理により、ノイズの少ない信号を得ている。
【0105】
特に光が弱い、いわゆる黒レベルの信号では、ＡＤＣなどの読出し回路のノイズの小ささやアナログ・デジタル変換の滑らかさが画質に大きく影響するため、ＡＤＣの対処が必要である。幸い信号レベルがある程度の大きさになると、光電変換時に発生するショットノイズが優勢となり、ＡＤＣのノイズやアナログ・デジタル変換の滑らかさは目立たなくなる。その信号の大きさは、ＣＭＯＳイメージセンサの仕様によって異なるが、数１０ｍＶ程度と考えられる。
【0106】
図７は本実施形態のＡＤＣの動作工程を示すフローチャートであり、図８～１２は図７に示す各工程における動作状態を示す回路図である。本実施形態のＡＤＣでは、図７に示す第１動作工程Ｓ１、第２動作工程Ｓ２及び第３動作工程Ｓ３は共通して行い、第４動作工程Ｓ４において信号電圧ＶＳＩＧの大きさをしきい値電圧ＶＴＨと比較し、しきい値電圧ＶＴＨよりも大きい場合は第６動作工程Ｓ６、第７動作工程Ｓ７、第８動作工程Ｓ８、第９動作工程Ｓ９を行い、しきい値電圧ＶＴＨよりも小さい場合は第５動作工程Ｓ５を実施する。
【0107】
［第１動作工程Ｓ１］
第１動作工程Ｓ１では、図８Ａに示すように、スイッチＳ２ａ，Ｓ２ｂが閉じられ、第１の信号入力端と第２の信号入力端に共通に基準信号ＶＲＳＴが入力される。第１のスイッチＳ１ａにより差動増幅器の第１の入力端と第１の出力端が短絡され、同時に第２のスイッチにＳ１ｂにより差動増幅器の第２の入力端と第２の出力端が短絡される。この時に容量Ｃａ，Ｃｂに保持される電荷Ｑａ，Ｑｂは、差動増幅器の共通出力電圧がＶｃであるから、下記数式３５で表される。
第１動作工程Ｓ１では、図８Ａに示すように、スイッチＳ２ａ，Ｓ２ｂが閉じられ、第１の信号入力端と第２の信号入力端に共通に基準信号ＶＲＳＴが入力される。第１のスイッチＳ１ａにより差動増幅器の第１の入力端と第１の出力端が短絡され、同時に第２のスイッチにＳ１ｂにより差動増幅器の第２の入力端と第２の出力端が短絡される。この時に容量Ｃａ，Ｃｂに保持される電荷Ｑａ，Ｑｂは、差動増幅器の共通出力電圧がＶｃであるから、下記数式３５で表される。
【0108】
【数35】
【0109】
同様に、差動増幅器の入力端の寄生容量をそれぞれ等しくＣｐとすると、保存電荷Ｑｐは下記数式３６で表される。
【0110】
【数36】
【0111】
［第２動作工程Ｓ２］
第２動作工程Ｓ２では、図８Ｂに示すように、第１及び第２のスイッチＳ１ａ，Ｓ１ｂが開放され、第２の信号入力端に時間と共に連続的に上昇又は下降する上位の参照電圧ＶＲが印加され、差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報を記録して基準信号のアナログ・デジタル変換値とする。
第２動作工程Ｓ２では、図８Ｂに示すように、第１及び第２のスイッチＳ１ａ，Ｓ１ｂが開放され、第２の信号入力端に時間と共に連続的に上昇又は下降する上位の参照電圧ＶＲが印加され、差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報を記録して基準信号のアナログ・デジタル変換値とする。
【0112】
以上動作において、図８Ｂに示す第１のスイッチＳ１ａ及び第２のスイッチＳ１ｂが開放されているときの差動増幅器の入力端の電圧Ｖａ，Ｖｂを求める。電圧ＶａはＶｃに等しい。電圧Ｖｂは、電荷保存則により下記数式３７が成り立つ。
【0113】
【数37】
【0114】
上記数式３７から、Ｖｂは、下記数式３８で求められる。
【0115】
【数38】
【0116】
そして、差動増幅器の入力端子間電圧（Ｖｃ－Ｖｂ）は、下記数式３９で表される。
【0117】
【数39】
【0118】
従って、差動増幅器の出力は、寄生容量Ｃｐに依らず、ＶＲＳＴ＝ＶＲのときに反転する。そこで、本実施形態のＡＤＣでは、差動増幅器の出力の状態が遷移したタイミングでカウンターを停止させ、クロック数などの時間情報を記録し、基準信号のアナログ・デジタル変換値とする。
【0119】
［第３動作工程Ｓ３］
第３動作工程では、図９Ａに示すように、第２の信号入力端に基準参照電圧ＶＲ0を印加する。その後、第１のスイッチＳ１ａにより第１の入力端と第１の出力端が短絡され、同時に第２のスイッチＳ１ｂにより第２の入力端と第２の出力端が短絡される。この状態で、この時容量Ｃａ，Ｃｂに保持される電荷Ｑａ，Ｑｂは、差動増幅器の共通出力電圧をＶｃとして、下記数式４０で表される。
第３動作工程では、図９Ａに示すように、第２の信号入力端に基準参照電圧ＶＲ0を印加する。その後、第１のスイッチＳ１ａにより第１の入力端と第１の出力端が短絡され、同時に第２のスイッチＳ１ｂにより第２の入力端と第２の出力端が短絡される。この状態で、この時容量Ｃａ，Ｃｂに保持される電荷Ｑａ，Ｑｂは、差動増幅器の共通出力電圧をＶｃとして、下記数式４０で表される。
【0120】
【数40】
【0121】
同様に、差動増幅器の入力端の寄生容量をそれぞれ等しくＣｐとすると、保存電荷Ｑｐは下記数式４１で表される。
【0122】
【数41】
【0123】
［第４動作工程Ｓ４］
第４動作工程Ｓ４では、図９Ｂに示すように、第１のスイッチＳ１ａ及び第２のスイッチＳ１ｂが開放され、第１の信号入力端には信号電圧ＶＳＩＧが印加され、第２の信号入力端にはしきい値電圧ＶＴＨが入力され、差動増幅器の出力極性により被変換信号としきい値電圧ＶＴが比較される。以上の動作において、差動増幅器の入力端の電圧Ｖａ，Ｖｂを求める。この電圧Ｖａ，Ｖｂは、電荷保存則により下記数式４２で表される。
第４動作工程Ｓ４では、図９Ｂに示すように、第１のスイッチＳ１ａ及び第２のスイッチＳ１ｂが開放され、第１の信号入力端には信号電圧ＶＳＩＧが印加され、第２の信号入力端にはしきい値電圧ＶＴＨが入力され、差動増幅器の出力極性により被変換信号としきい値電圧ＶＴが比較される。以上の動作において、差動増幅器の入力端の電圧Ｖａ，Ｖｂを求める。この電圧Ｖａ，Ｖｂは、電荷保存則により下記数式４２で表される。
【0124】
【数42】
【0125】
上記数式４２から、電圧Ｖａ，Ｖｂは下記数式４３となる。
【0126】
【数43】
【0127】
差動増幅器の入力端子間電圧（Ｖａ－Ｖｂ）は、下記数式４４で表される。
【0128】
【数44】
【0129】
従って、（ＶＳＩＧ－ＶＲＳＴ）と（ＶＴＨ－ＶＲ０）の大きさの比較により、比較器の出力極性が決定される。
【0130】
［第５動作工程Ｓ５］
信号が下記数式４５に示す関係にあるとき、第５動作工程Ｓ５として、図１０Ａに示すように第２の信号入力端に時間と共に連続的に上昇又は下降する参照電圧ＶＲが印加され、差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報を記録し、被変換信号のアナログ・デジタル変換値とする。
信号が下記数式４５に示す関係にあるとき、第５動作工程Ｓ５として、図１０Ａに示すように第２の信号入力端に時間と共に連続的に上昇又は下降する参照電圧ＶＲが印加され、差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報を記録し、被変換信号のアナログ・デジタル変換値とする。
【0131】
【数45】
【0132】
この状態では、差動増幅器の端子間電圧（Ｖａ－Ｖｂ）は、下記数式４６においてＶＴＨをＶＲとすればよい。
【0133】
【数46】
【0134】
従って、（ＶＳＩＧ－ＶＲＳＴ）と（ＶＲ－ＶＲ０）の大きさの比較により比較器の出力極性が決定され、差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報を記録し、被変換信号のアナログ・デジタル変換値とすれば、ＶＳＩＧとＶＲＳＴ間でＣＤＳを行った差分信号がアナログ・デジタル変換される。この動作においては、２段階のアナログ・デジタル変換を行なわず、参照電圧信号として連続信号を用いているので、上位アナログ・デジタル変換における参照電圧切り替えに伴う変換誤差を生じないため、黒レベルの信号においても良好な画質を得ることができる。
【0135】
［第６動作工程Ｓ６］
一方、信号が、上記数式４５に示す関係を満たさないときは、第６動作工程Ｓ６を行う。第６動作工程では、図１０Ｂに示すように、スイッチＳ２ａ，Ｓ２ｂが閉じられ、第１のスイッチＳ１ａにより差動増幅器の第１の入力端と第１の出力端が短絡され、同時に第２のスイッチＳ１ｂにより差動増幅器の第２の入力端と第２の出力端が短絡される。この時の容量Ｃａ，Ｃｂに蓄積される電荷は、上記数式２１と寄生容量Ｃｐに蓄積される電荷Ｑｐは上記数式２２と同じである。
一方、信号が、上記数式４５に示す関係を満たさないときは、第６動作工程Ｓ６を行う。第６動作工程では、図１０Ｂに示すように、スイッチＳ２ａ，Ｓ２ｂが閉じられ、第１のスイッチＳ１ａにより差動増幅器の第１の入力端と第１の出力端が短絡され、同時に第２のスイッチＳ１ｂにより差動増幅器の第２の入力端と第２の出力端が短絡される。この時の容量Ｃａ，Ｃｂに蓄積される電荷は、上記数式２１と寄生容量Ｃｐに蓄積される電荷Ｑｐは上記数式２２と同じである。
【0136】
［第７動作工程Ｓ７］
第７動作工程では、図１１Ａに示すように、第２の信号入力端に時間と共にステップ状に上昇又は下降する上位参照電圧ＶＲＣが印加され、差動増幅器の出力の状態が遷移したタイミングでクロックのカウント値の時間情報を記録し、上位アナログ・デジタル変換値とする。
第７動作工程では、図１１Ａに示すように、第２の信号入力端に時間と共にステップ状に上昇又は下降する上位参照電圧ＶＲＣが印加され、差動増幅器の出力の状態が遷移したタイミングでクロックのカウント値の時間情報を記録し、上位アナログ・デジタル変換値とする。
【0137】
［第８動作工程Ｓ８］
第８動作ステップＳ８では、図１１Ｂに示すように、第１のスイッチＳ１ａにより第１の入力端と第１の出力端が短絡され、同時に第２のスイッチＳ１ｂにより第２の入力端と第２の出力端が短絡される。この状態で容量Ｃａ，Ｃｂに蓄積される電荷Ｑａ，Ｑｂは、上記数式２６と寄生容量Ｃｐに蓄積される電荷Ｑｐは上記数式２７と同じである。
第８動作ステップＳ８では、図１１Ｂに示すように、第１のスイッチＳ１ａにより第１の入力端と第１の出力端が短絡され、同時に第２のスイッチＳ１ｂにより第２の入力端と第２の出力端が短絡される。この状態で容量Ｃａ，Ｃｂに蓄積される電荷Ｑａ，Ｑｂは、上記数式２６と寄生容量Ｃｐに蓄積される電荷Ｑｐは上記数式２７と同じである。
【0138】
［第９動作工程Ｓ９］
第９動作ステップＳ９では、第１のスイッチＳ１ａ及び第２のスイッチＳ１ｂを開放し、第１の信号入力端にバイアス電圧ＶＭに時間と共に上昇又は下降する下位参照電圧ＶＦ／２を加えた電圧を印加し、第２の信号入力端にバイアス電圧ＶＭに時間と共に上昇又は下降する下位参照電圧ＶＦ／２を引いた電圧を印加し、差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報を記録し、下位アナログ・デジタル変換値とする。
第９動作ステップＳ９では、第１のスイッチＳ１ａ及び第２のスイッチＳ１ｂを開放し、第１の信号入力端にバイアス電圧ＶＭに時間と共に上昇又は下降する下位参照電圧ＶＦ／２を加えた電圧を印加し、第２の信号入力端にバイアス電圧ＶＭに時間と共に上昇又は下降する下位参照電圧ＶＦ／２を引いた電圧を印加し、差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報を記録し、下位アナログ・デジタル変換値とする。
【0139】
この状態での差動増幅器の入力電位差（Ｖａ－Ｖｂ）は、上記数式３０と同一で、寄生容量Ｃｐの影響を受けずに高精度な２段階アナログ・デジタル変換を行うことができる。そこで、上位アナログ・デジタル変換値と下位アナログ・デジタル変換値を加え、基準アナログ・デジタル変換値を引いた値をアナログ・デジタル変換出力とする。これにより、ＣＤＳがかかった高品質なアナログ・デジタル変換が実現できる。
【0140】
この第２の実施形態のＡＤＣでは、信号強度が小さく、例えばＣＭＯＳイメージセンサからの信号では、黒レベルの微弱信号の場合に被変換信号と基準信号の差を参照電圧に切替えず、時間と共に継続的に上昇又は下降する参照電圧を用いて変換するので、切替時に発生する変換誤差が入らず、なめらかで高品質なアナログ・デジタル変換を実現することができる。
【0141】
また、基準信号はほぼ一定電圧で、変換電圧範囲が狭く、微弱信号の変換電圧範囲も狭いため、アナログ・デジタル変換に必要なクロック数も限定されるので、低消費電力化を妨げるものではない。本実施形態のＡＤＣは、被変換信号と基準信号の差が大きい時は、第１の実施形態と同様の２段階のアナログ・デジタル変換を行うため、従来の積分型ＡＤＣに対して必要なクロック数が大幅に低減され、消費電力を大幅に低減することができると共に高速でアナログ・デジタル変換することが可能となる。
【0142】
（第３の実施形態）
次に、本発明の第３の実施形態のＡＤＣについて説明する。前述した第２の実施形態のＡＤＣでは、切替時に発生する変換誤差が入らず、なめらかで高品質なアナログ・デジタル変換を実現することができるが、差動増幅器のオフセット電圧の変動や容量Ｃａ，ＣｂにおけるｋＴ／Ｃノイズを除去できず、微弱光の再生において画質が若干劣化することがある。
次に、本発明の第３の実施形態のＡＤＣについて説明する。前述した第２の実施形態のＡＤＣでは、切替時に発生する変換誤差が入らず、なめらかで高品質なアナログ・デジタル変換を実現することができるが、差動増幅器のオフセット電圧の変動や容量Ｃａ，ＣｂにおけるｋＴ／Ｃノイズを除去できず、微弱光の再生において画質が若干劣化することがある。
【0143】
容量Ｃａ，ＣｂのｋＴ／Ｃノイズは、差動構成により１．４倍、ＣＤＳにより同じく１．４倍とすると、上記数式２０の２倍の電圧になるので、再度ノイズ電圧を記述すると、下記数式４７になる。
【0144】
【数47】
【0145】
容量Ｃａ，Ｃｂの容量値Ｃを通常使用される２００ｆＦ程度とすると、ノイズレベルは２９０μＶである。低ノイズＣＭＯＳイメージセンサの読出しノイズの目標は１００μＶ程度であるので、３倍ほど大きく、改善が必要である。本実施形態のＡＤＣこのようなノイズの課題の解決を目指したものである。
【0146】
そこで、本実施形態のＡＤＣでは、前述した第２の実施形態において図９Ａに示した第３動作工程と、図９Ｂに示した第４動作工程の間に、新たに「第１のスイッチＳ１ａ及び第２のスイッチＳ１ｂが開放され、第１の信号入力端には基準信号電圧が印加され、第２の信号入力端には時間と共に連続的に上昇又は下降する参照電圧が印加され、差動増幅器の出力の状態が遷移したタイミングでクロックの時間情報を記録、準基準信号のアナログ・デジタル変換値とする工程」を加える。
【0147】
前述した第２の実施形態において、図１０Ａに示した第５動作工程で得られた被変換信号のアナログ・デジタル変換値から準基準信号のアナログ・デジタル変換値を引いた値を、ＣＤＳを行った被変換信号のアナログ・デジタル変換値とすることにより、オフセット電圧の変動や容量Ｃａ，ＣｂのｋＴ／Ｃノイズを除去することができる。
【0148】
以上の動作について図面を用いて詳細に説明する。図１３及び図１４は本実施形態のＡＤＣの各動作工程における状態を表す回路図である。ここで、図１３Ａは、前述した第２の実施形態において図９Ａに示した状態に相当する。ただし、容量Ｃａにはオフセット電圧の変動や容量Ｃａ，ＣｂのｋＴ／Ｃノイズなどの電圧誤差ΔＶが入っているものとする。従って、保持電荷Ｑａ，Ｑｂは、上記数式４０に対して電圧誤差ΔＶを考慮し、下記数式４８で表される。
【0149】
【数48】
【0150】
同様に、差動増幅器の入力端の寄生容量を、それぞれ等しくＣｐとすると、保存電荷Ｑｐａ，Ｑｐｂは下記数式４９となる。
【0151】
【数49】
【0152】
次に、図１３Ｂに示す状態における差動増幅器の入力端の電Ｖａ，Ｖｂを求める。ここで、電圧Ｖａは下記数式５０で表される。
【0153】
【数50】
【0154】
また、電圧Ｖｂは、電荷保存則により、下記数式５１の関係が成立する。
【0155】
【数51】
【0156】
そして、上記数式５１から、電圧Ｖｂは下記数式５２で表される。
【0157】
【数52】
【0158】
以上から、差動増幅器の端子間電圧（Ｖａ－Ｖｂ）は、下記数式５３により求められる。
【0159】
【数53】
【0160】
ここで、アナログ・デジタル変換値は、端子間電圧（Ｖａ－Ｖｂ）が０のときの参照電圧で与えられるので、そのときの参照電圧をＶＲ１とすると、下記数式５４に示すように電圧誤差ΔＶを反映した値になる。
【0161】
【数54】
【0162】
次に、図１４に示す状態において、アナログ・デジタル変換時の電圧Ｖａ，Ｖｂは、電荷保存則から、下記数式５５に示す関係が成立する。
【0163】
【数55】
【0164】
上記数式５５から、電圧Ｖａ，Ｖｂは、下記数式５６で表される。
【0165】
【数56】
【0166】
以上から、差動増幅器の端子間電圧（Ｖａ－Ｖｂ）は、下記数式５７により求められる。
【0167】
【数57】
【0168】
従って、アナログ・デジタル変換値は、この時の参照電圧をＶＲ２として、下記数式５８から求められる。
【0169】
【数58】
【0170】
上記数式５８で表されるアナログ・デジタル変換値から、上記数式５４で表されるアナログ・デジタル変換値を引いた値は、下記数式５９となり、電圧誤差ΔＶはキャンセルされる。
【0171】
【数59】
【0172】
このように、本実施形態のＡＤＣでは、オフセット電圧の変動や容量Ｃａ，ＣｂのｋＴ／Ｃノイズなどの電圧誤差ΔＶがゼロになるので、極めて高精度で低ノイズなアナログ・デジタル変換を実現することができる。
【0173】
（第４の実施形態）
次に、本実施形態の第４の実施形態に係るＡＤＣについて説明する。前述した第２の実施形態のＡＤＣでは、第３動作工程において、第２のスイッチにより第２の入力端と第２の出力端が短絡されるが、この場合、短絡時間を適切に制御しないと、上位参照電圧を十分な精度でサンプリングできずに変換誤差が生じる。特に、第２のスイッチにより第２の入力端と第２の出力端が短絡される比較器の数が多い場合、上位参照電圧に接続される容量が大きくなるため、十分長い短絡時間が必要となる。
次に、本実施形態の第４の実施形態に係るＡＤＣについて説明する。前述した第２の実施形態のＡＤＣでは、第３動作工程において、第２のスイッチにより第２の入力端と第２の出力端が短絡されるが、この場合、短絡時間を適切に制御しないと、上位参照電圧を十分な精度でサンプリングできずに変換誤差が生じる。特に、第２のスイッチにより第２の入力端と第２の出力端が短絡される比較器の数が多い場合、上位参照電圧に接続される容量が大きくなるため、十分長い短絡時間が必要となる。
【0174】
信号電圧Ｖｓｉｇと上位参照電圧ＶＲＣの電圧差をΔＶｓｉｇとしたとき、短絡後の参照電圧の誤差電圧Ｖｅは下記数式６０で表される。
【0175】
【数60】
【0176】
ここで、上記数式６０におけるτは時定数であり、下記数式６１で表される。
【0177】
【数61】
【0178】
また、上記数式６１において、ＲＤＡＣは上位参照電圧を発生するＤＡＣの出力抵抗であり、ｋは対象となる比較器の数、Ｃは容量Ｃｂの容量値である。
【0179】
図１５にＲＤＡＣを１００Ωとしたときの負荷容量ＣＬ（＝ｎＣ）が１２ｐＦと４００ｐＦのときの上位参照電圧の応答の様子を示す。図１５に示すように、負荷容量ＣＬが小さいときは短時間でセットリングするが、負荷容量ＣＬが大きいときはセットリングに長時間を要する。今回目標としている誤差電圧をεとすると、サンプリングされた上位参照電圧ＶＲＣが誤差電圧εに入る時間ｔｓｓは、下記数式６２で表される。
【0180】
【数62】
【0181】
従って、短絡時間は上記数式６２を満足するよう制御する必要がある。短絡時間制御の方法としては、図１５に示すように、時刻ｔ１で上位参照電圧を変換した変換値Ｖ１と，時刻ｔ２で上位参照電圧を変換した変換値Ｖ２を用いる方法がある。上記数式６０から、下記数式６３に示す関係を得ることができる。
【0182】
【数63】
【0183】
上記数式６３から時定数τを算出し、上記数式６２を用いて必要な短絡時間を算出して短絡時間を制御することができる。なお、上記数式６２ではΔＶｓｉｇを用いているが、ΔＶｓｉｇの最大値は上位参照電圧ＶＲＣの単位ステップ電圧ＶＱＣであるから、この値を用いることが簡便である。例えば、１０ビット分解能で上位の変換分解能を５ビットとすると、短絡時間は下記数式６４で示す程度になる。
【0184】
【数64】
【0185】
その他の制御方法としては、上記数式６１に示すように、時定数は対象となる比較器の数ｋに比例するので、対象となる比較器のｋを検出し、あらかじめ分かっているＲＤＡＣとＣを用いて上記数式６１から時定数を算出し、上記数式６４から必要な短絡時間を算出して短絡時間を制御する方法がある。いずれの場合も、このように短絡時間を制御することで高精度なアナログ・デジタル変換が可能である。
【0186】
また、短絡時間を最も負荷容量が大きい時でも定められた誤差以内になるように設定する方法も考えられるが、無駄に長い変換時間が必要となり、変換周波数が低下する。一方、上述した短絡時間の制御を用いることで、高速なアナログ・デジタル変換を実現できる。
【符号の説明】
【0187】
１ 差動増幅器
２ カウンター
３ａ 第１の入力端
３ｂ 第２の入力端
４ａ 第１の出力端
４ｂ 第２の出力端
５ａ 第１の信号入力端
５ｂ 第２の信号入力端
６ａ 第１の容量
６ｂ 第２の容量
１０ アナログ・デジタル変換器（ＡＤＣ）
２ カウンター
３ａ 第１の入力端
３ｂ 第２の入力端
４ａ 第１の出力端
４ｂ 第２の出力端
５ａ 第１の信号入力端
５ｂ 第２の信号入力端
６ａ 第１の容量
６ｂ 第２の容量
１０ アナログ・デジタル変換器（ＡＤＣ）
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】