特開 2022-90361 半導体装置及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2022090361

(43)【公開日】2022-06-17

(54)【発明の名称】半導体装置及びその製造方法

(51)【国際特許分類】

   H01L 21/336 20060101AFI20220610BHJP

   H01L 29/786 20060101ALI20220610BHJP

   H01L 21/28 20060101ALI20220610BHJP

   H01L 29/423 20060101ALI20220610BHJP

   H01L 29/41 20060101ALI20220610BHJP

【ＦＩ】

H01L29/78 616M

H01L29/78 616A

H01L29/78 618B

H01L29/78 617K

H01L29/78 627Z

H01L21/28 301B

H01L29/58 G

H01L29/44 S

【審査請求】未請求

【請求項の数】6

【出願形態】ＯＬ

(21)【出願番号】P 2020202722

(22)【出願日】2020-12-07

(71)【出願人】

【識別番号】502356528

【氏名又は名称】株式会社ジャパンディスプレイ

(74)【代理人】

【識別番号】110001737

【氏名又は名称】特許業務法人スズエ国際特許事務所

(72)【発明者】

【氏名】三浦 健太郎

(72)【発明者】

【氏名】渡壁 創

(72)【発明者】

【氏名】小野寺 涼

【テーマコード（参考）】

4M104

5F110

【Ｆターム（参考）】

4M104AA01

4M104AA03

4M104AA08

4M104AA09

4M104CC01

4M104CC05

4M104DD65

4M104DD71

4M104EE03

4M104EE06

4M104EE14

4M104EE17

4M104FF08

4M104GG09

4M104GG14

4M104HH14

4M104HH15

5F110AA13

5F110AA16

5F110BB11

5F110CC02

5F110DD01

5F110DD02

5F110DD11

5F110DD13

5F110DD14

5F110DD17

5F110EE23

5F110EE30

5F110EE37

5F110FF02

5F110FF03

5F110FF09

5F110GG01

5F110GG02

5F110GG13

5F110HJ02

5F110HJ13

5F110HL14

5F110HM15

5F110NN03

5F110NN23

5F110NN24

5F110NN27

5F110NN44

5F110NN46

5F110NN77

5F110NN78

5F110QQ04

5F110QQ08

5F110QQ11

(57)【要約】

【課題】駆動能力及び信頼性を向上することが可能な半導体装置の製造方法を提供する。
【解決手段】本実施形態の半導体装置の製造方法は、多結晶シリコン半導体の上方に第１絶縁層を形成し、前記第１絶縁層の上に島状の酸化物半導体を形成し、前記酸化物半導体の上に第２絶縁層を形成し、前記第１絶縁層及び前記第２絶縁層を含む複数の絶縁層に、前記多結晶シリコン半導体まで貫通したコンタクトホールを形成し、前記第２絶縁層の上に金属膜を形成し、前記金属膜の上にパターニングしたレジストを形成し、前記レジストをマスクとして前記金属膜をエッチングし、前記酸化物半導体に重畳するゲート電極、前記コンタクトホールにおいて前記多結晶シリコン半導体にそれぞれ接するソース電極及びドレイン電極を形成し、前記レジストを除去することなく、前記酸化物半導体にイオン注入を行い、前記レジストを除去する。
【選択図】図２

【特許請求の範囲】

【請求項1】

多結晶シリコン半導体の上方に第１絶縁層を形成し、
前記第１絶縁層の上に島状の酸化物半導体を形成し、
前記酸化物半導体の上に第２絶縁層を形成し、
前記第１絶縁層及び前記第２絶縁層を含む複数の絶縁層に、前記多結晶シリコン半導体まで貫通したコンタクトホールを形成し、
前記第２絶縁層の上に金属膜を形成し、
前記金属膜の上にパターニングしたレジストを形成し、
前記レジストをマスクとして前記金属膜をエッチングし、前記酸化物半導体に重畳するゲート電極、前記コンタクトホールにおいて前記多結晶シリコン半導体にそれぞれ接するソース電極及びドレイン電極を形成し、
前記レジストを除去することなく、前記酸化物半導体にイオン注入を行い、
前記レジストを除去する、半導体装置の製造方法。

【請求項2】

前記イオン注入を行う前に、前記レジストの体積を縮小し、前記ゲート電極の上面のうち、前記ゲート電極の側面に沿った一部の上面を露出する、請求項１に記載の半導体装置の製造方法。

【請求項3】

前記イオン注入を行うことにより、前記酸化物半導体に、第１領域と、前記第１領域よりも低抵抗の第２領域と、前記第２領域よりも低抵抗の第３領域とを形成し、
前記第１領域は、前記レジスト及び前記ゲート電極に重畳し、
前記第２領域は、前記レジストから露出した前記ゲート電極に重畳し、
前記第３領域は、前記レジスト及び前記ゲート電極から露出している、請求項２に記載の半導体装置の製造方法。

【請求項4】

前記第２絶縁層は、シリコン酸化物によって形成されている、請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。

【請求項5】

基材と、
前記基材の上方に配置された多結晶シリコン半導体と、
前記多結晶シリコン半導体に重畳する第１ゲート電極と、
前記第１ゲート電極の上方に配置された第１絶縁層と、
前記第１絶縁層の上に配置された酸化物半導体と、
前記酸化物半導体を覆う第２絶縁層と、
前記第２絶縁層の上に配置され、前記酸化物半導体に重畳する第２ゲート電極、前記多結晶シリコン半導体に接するソース電極及びドレイン電極と、を備え、
前記酸化物半導体は、不純物を含み、
前記第２絶縁層は、前記ソース電極と重畳する第１重畳領域と、前記第２ゲート電極と重畳する第２重畳領域と、前記第１重畳領域及び前記第２重畳領域を囲む周辺領域と、を有し、
前記第１重畳領域の不純物濃度は、前記第２重畳領域の不純物濃度と同等であり、
前記周辺領域の不純物濃度は、前記第１重畳領域及び前記第２重畳領域のそれぞれの不純物濃度より高い、半導体装置。

【請求項6】

前記酸化物半導体は、第１不純物濃度の第１領域と、前記第１不純物濃度より高い第２不純物濃度の第２領域と、前記第２不純物濃度より高い第３不純物濃度の第３領域と、を有し、
前記第１領域及び前記第２領域は、前記第２ゲート電極に重畳し、
前記第３領域は、前記第２ゲート電極に重畳していない、請求項５に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置及びその製造方法に関する。

【背景技術】

【0002】

例えば液晶表示装置において、表示領域の画素回路に酸化物半導体を備えたトランジスタが設けられ、且つ、周辺領域の駆動回路にシリコン半導体を備えたトランジスタが設けられる技術が提案されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１７－１８３３１２号公報

【特許文献2】特開２０２０－１２９６３５号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明の目的は、駆動能力及び信頼性を向上することが可能な半導体装置及びその製造方法を提供することにある。

【課題を解決するための手段】

【0005】

一実施形態の半導体装置の製造方法は、
多結晶シリコン半導体の上方に第１絶縁層を形成し、前記第１絶縁層の上に島状の酸化物半導体を形成し、前記酸化物半導体の上に第２絶縁層を形成し、前記第１絶縁層及び前記第２絶縁層を含む複数の絶縁層に、前記多結晶シリコン半導体まで貫通したコンタクトホールを形成し、前記第２絶縁層の上に金属膜を形成し、前記金属膜の上にパターニングしたレジストを形成し、前記レジストをマスクとして前記金属膜をエッチングし、前記酸化物半導体に重畳するゲート電極、前記コンタクトホールにおいて前記多結晶シリコン半導体にそれぞれ接するソース電極及びドレイン電極を形成し、前記レジストを除去することなく、前記酸化物半導体にイオン注入を行い、前記レジストを除去する。

【0006】

一実施形態の半導体装置は、
基材と、前記基材の上方に配置された多結晶シリコン半導体と、前記多結晶シリコン半導体に重畳する第１ゲート電極と、前記第１ゲート電極の上方に配置された第１絶縁層と、前記第１絶縁層の上に配置された酸化物半導体と、前記酸化物半導体を覆う第２絶縁層と、前記第２絶縁層の上に配置され、前記酸化物半導体に重畳する第２ゲート電極、前記多結晶シリコン半導体に接するソース電極及びドレイン電極と、を備え、前記酸化物半導体は、不純物を含み、前記第２絶縁層は、前記ソース電極と重畳する第１重畳領域と、前記第２ゲート電極と重畳する第２重畳領域と、前記第１重畳領域及び前記第２重畳領域を囲む周辺領域と、を有し、前記第１重畳領域の不純物濃度は、前記第２重畳領域の不純物濃度と同等であり、前記周辺領域の不純物濃度は、前記第１重畳領域及び前記第２重畳領域のそれぞれの不純物濃度より高い。

【図面の簡単な説明】

【0007】

【図1】図１は、本実施形態に係る半導体装置１の一構成例を示す断面図である。

【図2】図２は、トランジスタＴＲ１及びＴＲ２の製造方法を説明するための図である。

【図3】図３は、トランジスタＴＲ１及びＴＲ２の製造方法を説明するための断面図である。

【図4】図４は、トランジスタＴＲ１及びＴＲ２の製造方法を説明するための断面図である。

【図5】図５は、トランジスタＴＲ１及びＴＲ２の製造方法を説明するための断面図である。

【図6】図６は、トランジスタＴＲ１及びＴＲ２の製造方法を説明するための断面図である。

【図7】図７は、トランジスタＴＲ１及びＴＲ２の製造方法を説明するための断面図である。

【図8】図８は、トランジスタＴＲ１及びＴＲ２の製造方法を説明するための断面図である。

【図9】図９は、トランジスタＴＲ１及びＴＲ２の製造方法を説明するための断面図である。

【図10】図１０は、トランジスタＴＲ１及びＴＲ２の製造方法を説明するための断面図である。

【図11】図１１は、イオン注入後の不純物の分布を模式的に示す断面図である。

【図12】図１２は、イオン注入後の不純物の分布を模式的に示す平面図である。

【図13】図１３は、レジストＲ２の体積を縮小する工程を説明するための図である。

【図14】図１４は、イオン注入を行う工程を説明するための図である。

【図15】図１５は、イオン注入後の不純物の分布及び酸素欠損の分布を模式的に示す断面図である。

【発明を実施するための形態】

【0008】

以下、本発明の実施形態について、図面を参照しながら説明する。

【0009】

なお、開示はあくまで一例に過ぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は、説明をより明確にするため、実際の態様に比べて、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同一又は類似した機能を発揮する構成要素には同一の参照符号を付し、重複する詳細な説明を適宜省略することがある。

【0010】

なお、図面には、必要に応じて理解を容易にするために、互いに直交するＸ軸、Ｙ軸、及び、Ｚ軸を記載する。Ｘ軸に沿った方向をＸ方向または第１方向と称し、Ｙ軸に沿った方向をＹ方向または第２方向と称し、Ｚ軸に沿った方向をＺ方向または第３方向と称する。Ｘ軸及びＹ軸によって規定される面をＸ－Ｙ平面と称し、Ｘ－Ｙ平面を見ることを平面視という。

【0011】

本実施形態に係る半導体装置１は、液晶表示装置、有機エレクトロルミネッセンス表示装置、電気泳動表示装置、ＬＥＤ表示装置などの各種表示装置の他、静電容量式センサーや光学式センサーなどの各種センサー、その他の電子機器に適用可能である。

【0012】

図１は、本実施形態に係る半導体装置１の一構成例を示す断面図である。
半導体装置１は、基材１０と、絶縁層１１乃至１９と、トランジスタＴＲ１及びＴＲ２と、素子電極３０と、を備えている。

【0013】

トランジスタＴＲ１は、半導体ＳＣ１と、ゲート電極（第１ゲート電極）ＧＥ１と、ソース電極（第１ソース電極）ＳＥ１と、ドレイン電極（第１ドレイン電極）ＤＥ１と、を備えている。半導体ＳＣ１は、例えば多結晶シリコン半導体であるが、その他のシリコン系半導体であってもよい。ゲート電極ＧＥ１は、ゲート線と電気的に接続された電極である。ソース電極ＳＥ１は、ソース線ＳＬと電気的に接続された電極である。

【0014】

トランジスタＴＲ２は、半導体ＳＣ２と、ゲート電極（第２ゲート電極）ＧＥ２と、ソース電極（第２ソース電極）ＳＥ２と、ドレイン電極（第２ドレイン電極）ＤＥ２と、を備えている。半導体ＳＣ２は、例えば酸化物半導体である。ゲート電極ＧＥ２は、ゲート線と電気的に接続された電極である。ソース電極ＳＥ２は、ソース線あるいは電源線などと電気的に接続された電極である。ドレイン電極ＤＥ２は、素子電極３０と電気的に接続された電極である。

【0015】

基材１０は、ガラス、樹脂フィルム等の絶縁性の材料によって形成されている。絶縁層１１は、基材１０の上に配置されている。

【0016】

遮光層ＬＳ１は、トランジスタＴＲ１に対応して設けられ、絶縁層１１の上に配置され、絶縁層１２によって覆われている。遮光層ＬＳ１は、例えば金属層である。半導体ＳＣ１は、遮光層ＬＳ１の直上に位置し、絶縁層１２の上に配置され、絶縁層１３によって覆われている。

【0017】

ゲート電極ＧＥ１は、半導体ＳＣ１の直上に位置し、絶縁層１３の上に配置され、絶縁層１４によって覆われている。ゲート電極ＧＥ１は、例えば遮光層ＬＳ１と同電位である。

【0018】

ソース電極ＳＥ１及びドレイン電極ＤＥ１は、絶縁層１５の上に配置され、絶縁層１６によって覆われている。これらのソース電極ＳＥ１及びドレイン電極ＤＥ１は、それぞれ絶縁層１３乃至１５を貫通するコンタクトホールＣＨ１１及びＣＨ１２を介して半導体ＳＣ１に接している。
ソース線ＳＬは、絶縁層１６の上に配置され、絶縁層１７によって覆われている。ソース線ＳＬは、絶縁層１６を貫通するコンタクトホールＣＨ１３を介してソース電極ＳＥ１に接している。

【0019】

遮光層ＬＳ２は、トランジスタＴＲ２に対応して設けられ、絶縁層１３の上に配置され、絶縁層１４によって覆われている。ゲート電極ＧＥ１及び遮光層ＬＳ２は、同一層に位置し、同一材料によって形成された金属層である。半導体ＳＣ２は、遮光層ＬＳ２の直上に位置し、絶縁層１４の上に配置され、絶縁層１５によって覆われている。

【0020】

ゲート電極ＧＥ２は、半導体ＳＣ２の直上に位置し、絶縁層１５の上に配置され、絶縁層１６によって覆われている。ゲート電極ＧＥ２は、例えば遮光層ＬＳ２と同電位である。ゲート電極ＧＥ２、ソース電極ＳＥ１、及び、ドレイン電極ＤＥ１は、同一層に位置し、同一材料によって形成された金属層である。

【0021】

ソース電極ＳＥ２及びドレイン電極ＤＥ２は、絶縁層１６の上に配置され、絶縁層１７によって覆われている。これらのソース電極ＳＥ２及びドレイン電極ＤＥ２は、それぞれ絶縁層１５及び１６を貫通するコンタクトホールＣＨ２１及びＣＨ２２を介して半導体ＳＣ２に接している。ソース電極ＳＥ２、ドレイン電極ＤＥ２、及び、ソース線ＳＬは、同一層に位置し、同一材料によって形成された金属層である。

【0022】

接続電極ＣＮ１は、絶縁層１８の上に配置され、絶縁層１９によって覆われている。接続電極ＣＮ１は、絶縁層１７及び１８を貫通するコンタクトホールＣＨ２３を介してドレイン電極ＤＥ２に接している。接続電極ＣＮ１は、例えば、インジウム錫酸化物（ＩＴＯ）やインジウム亜鉛酸化物（ＩＺＯ）などの透明導電材料によって形成された透明電極であるが、金属層であってもよい。

【0023】

素子電極３０は、絶縁層１９の上に配置され、絶縁層１９を貫通するコンタクトホールＣＨ２４を介して接続電極ＣＮ１に接している。素子電極３０は、各種電子機器の画素電極、下部電極、アノード、あるいは、カソードなどを構成するものである。素子電極３０は、例えば、ＩＴＯやＩＺＯなどの透明導電材料によって形成された透明電極である。なお、素子電極３０は、銀、アルミニウムなどの金属材料によって形成された金属電極であってもよい。また、素子電極３０は、透明電極及び金属電極の積層体であってもよい。例えば、素子電極３０は、透明電極、金属電極、及び、透明電極の順に積層された積層体として構成されてもよいし、３層以上の積層体として構成されてもよい。

【0024】

絶縁層１１乃至１７は、例えば、シリコン窒化物（ＳｉＮ）、シリコン酸化物（ＳｉＯ）などによって形成された透明な無機絶縁層である。なお、絶縁層１１乃至１７の各々は、単一の絶縁材料によって形成された単層体であってもよいし、複数の絶縁材料によって形成された積層体であってもよい。
絶縁層１８及び１９は、ポリイミドなどによって形成された透明な有機絶縁層である。

【0025】

次に、図１に示したトランジスタＴＲ１及びＴＲ２の製造方法の一例について説明する。

【0026】

図２は、トランジスタＴＲ１及びＴＲ２の製造方法を説明するための図である。なお、図３乃至図１０は、図２に示した主要な工程を示す断面図である。図３乃至図１０の断面図においては、基材１０及び絶縁層１１の図示を省略している。

【0027】

まず、図３に示すように、半導体（多結晶シリコン半導体）ＳＣ１、絶縁層１３、ゲート電極ＧＥ１及び遮光層ＬＳ２を形成した後に、シリコン窒化物を堆積して薄膜１４Ａを形成し、その後にシリコン酸化物を堆積して薄膜１４Ｂを形成する（ステップＳＴ１）。薄膜１４Ａ及び薄膜１４Ｂの積層体は、上記の絶縁層（第１絶縁層）１４に相当する。

【0028】

続いて、絶縁層１４（あるいは薄膜１４Ｂ）の上に、酸化物半導体膜を形成し、この酸化物半導体膜をパターニングする。これにより、図３に示すように、遮光層ＬＳ２の直上に、島状の半導体（酸化物半導体）ＳＣ２を形成する（ステップＳＴ２）。

【0029】

なお、酸化物半導体ＳＣ２を形成する以前に、ゲート電極ＧＥ１等をマスクとして半導体ＳＣ１に不純物をドープし、チャネル領域Ｃ１、ソース領域Ｓ１、及び、ドレイン領域Ｄ１を形成する。ドープする不純物は、例えばｎチャネル型の場合にはリン（Ｐ）であり、ｐチャネル型の場合にはホウ素（Ｂ）である。

【0030】

図示した例はｎチャネル型に相当し、半導体ＳＣ１は、ソース領域Ｓ１とチャネル領域Ｃ１との間の低抵抗領域ＳＬ１と、ドレイン領域Ｄ１とチャネル領域Ｃ１との間に低抵抗領域ＤＬ１と、を有している。
低抵抗領域ＳＬ１及びＤＬ１は、チャネル領域Ｃ１と比較して、不純物濃度が高く、低抵抗である。ソース領域Ｓ１及びドレイン領域Ｄ１は、低抵抗領域ＳＬ１及びＤＬ１と比較して、不純物濃度が高く、低抵抗である。本明細書における不純物濃度とは、単位体積当たりの不純物数として表すことができる。

【0031】

続いて、図４に示すように、絶縁層１４及び半導体ＳＣ２の上に、シリコン酸化物を堆積して、絶縁層（第２絶縁層）１５を形成する（ステップＳＴ３）。これにより、半導体ＳＣ２は、シリコン酸化物である薄膜１４Ｂと絶縁層１５との間に位置することになる。

【0032】

続いて、図５に示すように、絶縁層１５の上にパターニングしたレジストＲ１を形成し、レジストＲ１をマスクとして、絶縁層１３乃至１５をエッチングし、絶縁層１３乃至１５を半導体ＳＣ１まで貫通したコンタクトホールＣＨ１１及びＣＨ１２を形成する（ステップＳＴ４）。コンタクトホールＣＨ１１においてはドレイン領域Ｄ１の一部が露出し、コンタクトホールＣＨ１２においてはソース領域Ｓ１の一部が露出する。
なお、この段階では、半導体ＳＣ２まで貫通するコンタクトホールは形成されない。つまり、半導体ＳＣ２に重畳する領域の絶縁層１５は、レジストＲ１によって覆われている。コンタクトホールＣＨ１１及びＣＨ１２を形成した後に、レジストＲ１を除去する。

【0033】

続いて、図６に示すように、絶縁層１５の上に、金属膜Ｍを形成する（ステップＳＴ５）。金属膜Ｍは、コンタクトホールＣＨ１１においてドレイン領域Ｄ１に接し、また、コンタクトホールＣＨ１２においてソース領域Ｓ１に接する。

【0034】

続いて、図７に示すように、金属膜Ｍの上に、所望の形状にパターニングしたレジストＲ２を形成する（ステップＳＴ６）。レジストＲ２は、金属膜Ｍのうち、ソース電極ＳＥ１、ドレイン電極ＤＥ１、ゲート電極ＧＥ２等を形成すべき領域に重なっている。また、コンタクトホールＣＨ１１及びＣＨ１２においては、レジストＲ２は、金属膜Ｍに重なっている。

【0035】

続いて、図８に示すように、レジストＲ２をマスクとして金属膜Ｍをエッチングし、コンタクトホールＣＨ１２においてソース領域Ｓ１に接したソース電極ＳＥ１、コンタクトホールＣＨ１１においてドレイン領域Ｄ１に接したドレイン電極ＤＥ１、半導体ＳＣ２に重畳するゲート電極ＧＥ２などを形成する（ステップＳＴ７）。金属膜Ｍをエッチングすることで、金属膜Ｍが除去された領域では、絶縁層１５が露出する。

【0036】

続いて、図９に示すように、レジストＲ２を除去することなく、半導体ＳＣ２にイオン注入を行う（ステップＳＴ８）。つまり、イオン注入は、それぞれレジストＲ２が積層された状態のソース電極ＳＥ１、ドレイン電極ＤＥ１、ゲート電極ＧＥ２をマスクとして行う。一例では、イオン注入により不純物としてホウ素（Ｂ）を半導体ＳＣ２にドープする。なお、ホウ素の代わりに、リン（Ｐ）やアルゴン（Ａｒ）を半導体ＳＣ２にドープしてもよい。

【0037】

これにより、半導体ＳＣ２には、ほとんど不純物がドープされないチャネル領域Ｃ２と、不純物がドープされたソース領域Ｓ２及びドレイン領域Ｄ２とがそれぞれ形成される。また、図示した例では、チャネル領域Ｃ２とソース領域Ｓ２との間に低抵抗領域ＳＬ２が形成され、チャネル領域Ｃ２とドレイン領域Ｄ２との間に低抵抗領域ＤＬ２が形成される。

【0038】

続いて、図１０に示すように、レジストＲ２を除去する（ステップＳＴ９）。その後、絶縁層１６を形成し、絶縁層１５及び１６を貫通するコンタクトホールＣＨ２１及びＣＨ２２を形成し、ソース電極ＳＥ２及びドレイン電極ＤＥ２を形成する。これにより、トランジスタＴＲ１及びＴＲ２を備えた半導体装置１が製造される。

【0039】

以上説明したように、多結晶シリコン半導体ＳＣ１を形成した後に、酸化物半導体ＳＣ２を形成する過程において、レジストＲ２が積層された状態のソース電極ＳＥ１、ドレイン電極ＤＥ１、ゲート電極ＧＥ２をマスクとして酸化物半導体ＳＣ２にイオン注入を行う。このため、レジストＲ２を除去した後にイオン注入を行う場合と比較して、ソース電極ＳＥ１及びドレイン電極ＤＥ１を介して多結晶シリコン半導体ＳＣ１へのイオン注入が抑制される。これにより、多結晶シリコン半導体ＳＣ１とソース電極ＳＥ１とのコンタクト抵抗の増大、及び、多結晶シリコン半導体ＳＣ１とドレイン電極ＤＥ１とのコンタクト抵抗の増大が抑制される。したがって、トランジスタの駆動能力を向上させることが可能となる。

【0040】

また、多結晶シリコン半導体ＳＣ１への不所望なイオン注入を抑制するための別途の工程が不要であり、製造コストの増加が抑制される。

【0041】

なお、ソース電極ＳＥ１及びドレイン電極ＤＥ１の膜厚を増大することで、不所望なイオン注入が抑制されるが、ゲート電極ＧＥ２もソース電極ＳＥ１と同時に形成されるため、ゲート電極ＧＥ２の膜厚も増大する。これらの電極の膜厚が増大すると、これらの電極の後に形成される絶縁層が電極のエッジ部分で途切れる絶縁不良や、これらの電極の後に形成される他の導電層（電極及び配線）とのショートや断線等の不良を招くおそれがあり、望ましくない。

【0042】

図１１は、イオン注入後の不純物の分布を模式的に示す断面図である。図中の『Ｂ』は、注入される不純物であるホウ素（Ｂ）を意味するものである。

【0043】

レジストＲ２をマスクとするエッチングによって形成されたゲート電極ＧＥ２では、レジストＲ２に接する上面ＧＵ２の幅が絶縁層１５に接する底面ＧＢ２の幅より小さい。また、側面ＧＳ２は斜面であり、底面ＧＢ２と側面ＧＳ２とのなす角度θは鋭角である。一例では、角度θは６０°程度である。

【0044】

半導体ＳＣ２において、レジストＲ２及びゲート電極ＧＥ２に重畳する領域がチャネル領域（第１領域）Ｃ２に相当し、レジストＲ２から露出しゲート電極ＧＥ２に重畳する領域が低抵抗領域（第２領域）ＤＬ２及びＳＬ２に相当し、レジストＲ２及びゲート電極ＧＥ２から露出した領域がソース領域（第３領域）Ｓ２及びドレイン領域（第３領域）Ｄ２に相当する。つまり、ソース領域（第３領域）Ｓ２及びドレイン領域（第３領域）Ｄ２は、ゲート電極ＧＥ２には重畳していない。

【0045】

低抵抗領域ＳＬ２及びＤＬ２は、チャネル領域Ｃ２と比較して、不純物濃度が高く、低抵抗である。ソース領域Ｓ２及びドレイン領域Ｄ２は、低抵抗領域ＳＬ２及びＤＬ２と比較して、不純物濃度が高く、低抵抗である。なお、酸化物半導体について、不純物濃度が高いということは、単位体積当たりの酸素欠損数が多い、あるいは、単位体積当たりの結晶欠陥数が多いことを意味するものである。

【0046】

図示したように、チャネル領域Ｃ２に含まれる不純物は極めて少なく、また、絶縁層１５のうち、チャネル領域Ｃ２とゲート電極ＧＥ２との間の領域に含まれる不純物も極めて少ない。低抵抗領域ＳＬ２に含まれる不純物は、チャネル領域Ｃ２に含まれる不純物より多いが、ソース領域Ｓ２に含まれる不純物より少ない。また、低抵抗領域ＤＬ２に含まれる不純物は、チャネル領域Ｃ２に含まれる不純物より多いが、ドレイン領域Ｄ２に含まれる不純物より少ない。

【0047】

図１２は、イオン注入後の不純物の分布を模式的に示す平面図である。
絶縁層１５は、ソース電極ＳＥ１と重畳する第１重畳領域１５１と、ゲート電極ＧＥ２と重畳する第２重畳領域１５２と、第１重畳領域１５１及び第２重畳領域１５２を囲む周辺領域１５３と、を有している。第１重畳領域１５１は、コンタクトホールＣＨ１２を囲む枠状の領域である。

【0048】

イオン注入の際、ソース電極ＳＥ１及びゲート電極ＧＥ２の上にはいずれもレジストＲ２が積層されていたため、第１重畳領域１５１の不純物濃度は、第２重畳領域１５２の不純物濃度と同等である。なお、絶縁層１５のうち、ドレイン電極ＤＥ１と重畳する領域における不純物濃度も、第１重畳領域１５１の不純物濃度と同等である。

【0049】

一方で、イオン注入の際、レジストＲ２から露出していた周辺領域１５３の不純物濃度は、第１重畳領域１５１及び第２重畳領域１５２のそれぞれの不純物濃度より高い。上記の製造方法を適用した場合、絶縁層１５には、図示したような不純物の分布が形成される。また、絶縁層１４についても絶縁層１５と同様の不純物の分布が形成される。このように不純物濃度の分布が形成されるため、チャネルにかかる電界が緩和されトランジスタの信頼性が向上する。

【0050】

次に、本実施形態に係る半導体装置の製造方法の変形例について説明する。ここで説明する変形例は、図２に示したステップＳＴ７の金属膜Ｍのエッチングの後であって、且つ、ステップＳＴ８のイオン注入の前に、レジストＲ２の体積を縮小する工程（ステップＳＴ１０）を追加するものである。

【0051】

図１３は、レジストＲ２の体積を縮小する工程を説明するための図である。
レジストＲ２の体積を縮小する手法として、例えば、アッシング処理が適用可能である。レジストＲ２をマスクとして金属膜Ｍをエッチングした後に、アッシング処理を行うことにより、レジストＲ２の体積が縮小する。なお、アッシング処理の代わりに、金属膜Ｍのドライエッチング中に、酸素や窒素などの導入量を増やし、レジストＲ２と金属膜Ｍとの選択比を下げることで、レジストＲ２の体積を縮小してもよい。

【0052】

これにより、レジストＲ２のエッジが後退し、ゲート電極ＧＥ２の上面ＧＵ２のうち、側面ＧＳ２に沿った一部の上面ＧＵ２１がレジストＲ２から露出する。露出する上面ＧＵ２１の幅は、アッシング条件によって調整することができる。

【0053】

図１４は、イオン注入を行う工程を説明するための図である。
図１３を参照して説明したレジストＲ２の体積を縮小する工程の後に、レジストＲ２を除去することなく、半導体ＳＣ２にイオン注入を行う。つまり、イオン注入は、レジストＲ２が積層された状態のゲート電極ＧＥ２をマスクとして行う。

【0054】

これにより、半導体ＳＣ２には、ほとんど不純物がドープされないチャネル領域Ｃ２と、不純物がドープされたソース領域Ｓ２及びドレイン領域Ｄ２と、チャネル領域Ｃ２とソース領域Ｓ２との間に低抵抗領域ＳＬ２と、チャネル領域Ｃ２とドレイン領域Ｄ２との間に低抵抗領域ＤＬ２とがそれぞれ形成される。

【0055】

図１５は、イオン注入後の不純物の分布及び酸素欠損の分布を模式的に示す断面図である。図中の左側の断面における『Ｂ』は、注入される不純物であるホウ素（Ｂ）を意味するものであり、図中の右側の断面における白丸は、不純物によって生じた酸素欠損を模式的に示すものである。

【0056】

半導体ＳＣ２において、レジストＲ２及びゲート電極ＧＥ２に重畳する領域がチャネル領域（第１領域）Ｃ２に相当し、レジストＲ２から露出しゲート電極ＧＥ２に重畳する領域が低抵抗領域（第２領域）ＤＬ２及びＳＬ２に相当し、レジストＲ２及びゲート電極ＧＥ２から露出した領域がソース領域（第３領域）Ｓ２及びドレイン領域（第３領域）Ｄ２に相当する。

【0057】

上記の通り、レジストＲ２から露出した上面ＧＵ２１の幅は、アッシング条件によって調整することができる。このため、低抵抗領域ＤＬ２及びＳＬ２の幅も、アッシング条件によって自在に調整することができる。

【0058】

図の左側の断面に示すように、低抵抗領域ＳＬ２及びＤＬ２は、チャネル領域Ｃ２と比較して、不純物濃度が高く、低抵抗である。ソース領域Ｓ２及びドレイン領域Ｄ２は、低抵抗領域ＳＬ２及びＤＬ２と比較して、不純物濃度が高く、低抵抗である。
また、他の観点では、図の右側の断面に示すように、低抵抗領域ＳＬ２及びＤＬ２は、チャネル領域Ｃ２と比較して、酸素欠損数が多く、低抵抗である。ソース領域Ｓ２及びドレイン領域Ｄ２は、低抵抗領域ＳＬ２及びＤＬ２と比較して、酸素欠損数が多く、低抵抗である。

【0059】

このように、トランジスタＴＲ２を構成する半導体ＳＣ２は、チャネル領域Ｃ２とソース領域Ｓ２との間の低抵抗領域ＳＬ２と、チャネル領域Ｃ２とドレイン領域Ｄ２との間の低抵抗領域ＤＬ２とを有している。このため、ソース－ドレイン間に印加されうる高電圧に関して、高い耐電圧特性を得ることができる。

【0060】

以上説明したように、本実施形態によれば、駆動能力及び信頼性を向上することが可能な半導体装置及びその製造方法を提供することができる。

【0061】

以上、本発明の実施形態として説明した半導体装置を基にして、当業者が適宜設計変更して実施し得る全ての半導体装置も、本発明の要旨を包含する限り、本発明の範囲に属する。
本発明の思想の範疇において、当業者であれば、各種の変形例に想到し得るものであり、それら変形例についても本発明の範囲に属するものと解される。例えば、上述の実施形態に対して、当業者が適宜、構成要素の追加、削除、もしくは設計変更を行ったもの、または、工程の追加、省略もしくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
また、上述の実施形態において述べた態様によりもたらされる他の作用効果について、本明細書の記載から明らかなもの、または当業者において適宜想到し得るものについては、当然に本発明によりもたらされるものと解される。

【符号の説明】

【0062】

１…半導体装置 １４…絶縁層（第１絶縁層） １５…絶縁層（第２絶縁層） １５１…第１重畳領域 １５２…第２重畳領域 １５３…周辺領域
ＴＲ１…トランジスタ ＧＥ１…ゲート電極（第１ゲート電極） ＳＥ１…ソース電極（第１ソース電極） ＤＥ１…ドレイン電極（第１ドレイン電極）
ＳＣ１…半導体（多結晶シリコン半導体） Ｃ１…チャネル領域 ＳＬ１、ＤＬ１…低抵抗領域 Ｓ１…ソース領域 Ｄ１…ドレイン領域
ＴＲ２…トランジスタ ＧＥ２…ゲート電極（第２ゲート電極） ＳＥ２…ソース電極（第２ソース電極） ＤＥ２…ドレイン電極（第２ドレイン電極）
ＳＣ２…半導体（酸化物半導体） Ｃ２…チャネル領域 ＳＬ２、ＤＬ２…低抵抗領域 Ｓ２…ソース領域 Ｄ２…ドレイン領域

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】