特開 2023-133942 疑似乱数発生器、アナログデジタル変換器及び電子機器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023133942

(43)【公開日】2023-09-27

(54)【発明の名称】疑似乱数発生器、アナログデジタル変換器及び電子機器

(51)【国際特許分類】

   G06F 7/58 20060101AFI20230920BHJP

   G09C 1/00 20060101ALI20230920BHJP

   H03K 3/84 20060101ALI20230920BHJP

   H03M 1/08 20060101ALI20230920BHJP

   H03M 1/12 20060101ALN20230920BHJP

【ＦＩ】

G06F7/58 640

G09C1/00 650B

H03K3/84 A

H03M1/08 A

H03M1/12 A

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2022039213

(22)【出願日】2022-03-14

(71)【出願人】

【識別番号】000006507

【氏名又は名称】横河電機株式会社

(74)【代理人】

【識別番号】110002147

【氏名又は名称】弁理士法人酒井国際特許事務所

(72)【発明者】

【氏名】岸本 勇作

【テーマコード（参考）】

5J022

5J300

【Ｆターム（参考）】

5J022AA01

5J022BA02

5J022CD07

5J022CE09

5J022CF08

5J022CF10

5J300UA07

5J300UA18

5J300UA20

5J300UA28

5J300WA08

5J300WB01

(57)【要約】

【課題】簡易な回路構成、かつ、少ない追加消費電力で、疑似乱数の長周期化を図ることができる疑似乱数発生器、アナログデジタル変換器及び電子機器を提供すること。
【解決手段】メインクロックＣＬＫ１で動作する第１の線形帰還シフトレジスタを用いたメイン乱数発生部１０と、メインクロックＣＬＫ１の周期よりも長い周期のサブクロックＣＬＫ２で動作する１以上の第２の線形帰還シフトレジスタを用いたサブ乱数発生部２０と、第１の線形帰還シフトレジスタを構成する各レジスタの一部の出力ビットを、第２の線形帰還シフトレジスタを構成する各レジスタの出力ビットの一部である置換ビットに置き換えるビット選択切替回路３０と、を備え、メイン乱数発生部１０の出力ビットを疑似乱数として出力する。
【選択図】図１

【特許請求の範囲】

【請求項1】

メインクロックで動作する第１の線形帰還シフトレジスタを用いたメイン乱数発生部と、
前記メインクロックの周期よりも長い周期のサブクロックで動作する１以上の第２の線形帰還シフトレジスタを用いたサブ乱数発生部と、
前記第１の線形帰還シフトレジスタを構成する各レジスタの一部の出力ビットを、前記第２の線形帰還シフトレジスタを構成する各レジスタの出力ビットの一部である置換ビットに置き換えるビット選択切替回路と、
を備え、前記メイン乱数発生部の出力ビットを疑似乱数として出力する疑似乱数発生器。

【請求項2】

前記第１の線形帰還シフトレジスタにおける帰還信号のタップ位置は、原始多項式に対応し、前記第１の線形帰還シフトレジスタは、Ｍ系列の疑似乱数系列を生成する、
請求項１に記載の疑似乱数発生器。

【請求項3】

前記第１の線形帰還シフトレジスタにおける帰還信号のタップ位置は、レジスタ数を次数とする原始多項式に対応し、前記第１の線形帰還シフトレジスタは、Ｍ系列の疑似乱数系列を生成し、
前記第２の線形帰還シフトレジスタにおける帰還信号のタップ位置は、レジスタ数を次数とする原始多項式に対応し、前記第２の線形帰還シフトレジスタは、Ｍ系列の疑似乱数系列を生成する、
請求項１に記載の疑似乱数発生器。

【請求項4】

前記第１の線形帰還シフトレジスタ及び１以上の第２の線形帰還シフトレジスタのレジスタ数は、異なり、２以上の第２の線形帰還シフトレジスタのレジスタ数は異なるものを含む、
請求項１～３のいずれか一つに記載の疑似乱数発生器。

【請求項5】

２以上の第２の線形帰還シフトレジスタのサブクロックは異なるものを含む、
請求項１～３のいずれか一つに記載の疑似乱数発生器。

【請求項6】

前記ビット選択切替回路は、
前記第１の線形帰還シフトレジスタにおいて、置換対象の出力ビットが保持される前段レジスタと前記置換ビットが出力される次段レジスタとの間に配置され、前記置換ビットを選択して前記前段レジスタからの出力ビットを前記置換ビットに置換して前記次段レジスタに出力するビット選択器と、
前記置換ビットの出力タップ位置と前記ビット選択器との間を接続する接続線と、
前記メインクロックと前記サブクロックとを用いて前記前段レジスタからの出力ビットを前記置換ビットに切り替えるビット選択信号を生成して前記ビット選択器に出力するビット選択制御部と、
を備える請求項１～３のいずれか一つに記載の疑似乱数発生器。

【請求項7】

前記ビット選択制御部は、前記ビット選択信号を一定周期又は変則周期で生成する、
請求項６に記載の疑似乱数発生器。

【請求項8】

メインクロックで動作する線形帰還シフトレジスタを用いたメイン乱数発生部と、
前記メインクロックの周期よりも長い周期のサブクロックで動作して疑似乱数を出力する１以上のサブ乱数発生部と、
前記線形帰還シフトレジスタを構成する各レジスタの一部の出力ビットを、前記サブ乱数発生部の出力ビットの一部である置換ビットに置き換えるビット選択切替回路と、
を備え、前記メイン乱数発生部の出力ビットを疑似乱数として出力する疑似乱数発生器。

【請求項9】

請求項１～８のいずれか一つに記載の疑似乱数発生器が出力する疑似乱数を用いてディザー信号を生成する、
アナログデジタル変換器。

【請求項10】

請求項１～８のいずれか一つに記載の疑似乱数発生器を備え、前記疑似乱数発生器が出力する疑似乱数を用いた回路を有する、
電子機器。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、簡易な回路構成、かつ、少ない追加消費電力で、疑似乱数の長周期化を図ることができる疑似乱数発生器、アナログデジタル変換器及び電子機器に関する。

【背景技術】

【0002】

従来、疑似乱数を発生するアルゴリズムとして線形帰還シフトレジスタを用いた手法がある。この手法は計算量が少なく、デジタル回路で容易に実装できるという特徴を持つ。線形帰還シフトレジスタは、自身を構成するビットの一部の排他的論理和を入力とするシフトレジスタである。線形帰還シフトレジスタの出力はクロックに同期して、一定周期の間、０と１の値をランダムに出力することが知られている。また、線形帰還シフトレジスタは、排他的論理和の入力に使用するレジスタの選択により、設定可能な最長の周期となる乱数の数列であるＭ系列の疑似乱数を発生させることができる。

【0003】

この疑似乱数の使用例としては、例えばアナログデジタル変換時に発生する量子化誤差を軽減するためのディザリングが挙げられる。これは、入力信号に意図的にランダムな雑音を重畳させる方法である。この雑音の発生源として、疑似乱数を使用したノイズ発生器が用いられる。

【0004】

なお、特許文献１には、独立した２つの数列の排他的論理和を取ることで、２つの数列の最小公倍数となる周期の乱数を得ることができる乱数発生装置が開示されている。また、特許文献２には、線形帰還シフトレジスタのタップ位置、すなわち排他的論理和の入力とするレジスタの位置を任意に変更できる乱数生成回路が開示されている。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２００１－１４２６８２号公報

【特許文献2】特開２００６－２１５８２５号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

ここで、Ｍ系列の周期は（２＾ｎ）－１であるため、例えば、８ビットの線形帰還シフトレジスタの場合、出力する数列の周期の最大値は２５５である。これは、例えば、基準クロックの周波数が１ＭＨｚの場合、０．２５５ｍｓと非常に短い周期となる。乱数の周期が短い場合、用途によっては不都合が生じる。例えば、乱数出力をアナログデジタル変換時に生じる量子化誤差を軽減させるためのディザリングに使用する場合であって、乱数の周期がアナログデジタル変換のサンプリング時間に対して十分長くない場合、２つの周期処理が相互に影響した結果、変換結果にビートが生じ、変換精度が悪化するなどの問題が生じる。このため、一般的に乱数は周期が長いことが望ましい。

【0007】

線形帰還シフトレジスタを用いて発生させる乱数の周期を長くするために行われる一般的な方法は、乱数の発生元になっているシフトレジスタを構成するレジスタ数を単純に増やすことである。例えば、１６ビットの線形帰還シフトレジスタであれば周期の最大値は６５５３５となり、２４ビットの線形帰還シフトレジスタであれば周期の最大値は１６７７７２１５となり、レジスタ数の増加とともに乱数の周期は増えていく。

【0008】

しかしながら、単純にシフトレジスタを構成するレジスタ数を増やす方法は、消費電力の増加が大きいという問題がある。一般的にデジタル回路の消費電力は、レジスタの動作率が同じであれば、レジスタの数に比例して増える。例えば、１６ビットのシフトレジスタは８ビットのシフトレジスタの２倍の消費電力となり、２４ビットのシフトレジスタであれば８ビットのシフトレジスタの３倍の消費電力となる。

【0009】

本発明は、上記に鑑みてなされたものであって、簡易な回路構成、かつ、少ない追加消費電力で、疑似乱数の長周期化を図ることができる疑似乱数発生器、アナログデジタル変換器及び電子機器を提供することを目的とする。

【課題を解決するための手段】

【0010】

上述した課題を解決し、目的を達成するために、本発明は、メインクロックで動作する第１の線形帰還シフトレジスタを用いたメイン乱数発生部と、前記メインクロックの周期よりも長い周期のサブクロックで動作する１以上の第２の線形帰還シフトレジスタを用いたサブ乱数発生部と、前記第１の線形帰還シフトレジスタを構成する各レジスタの一部の出力ビットを、前記第２の線形帰還シフトレジスタを構成する各レジスタの出力ビットの一部である置換ビットに置き換えるビット選択切替回路と、を備え、前記メイン乱数発生部の出力ビットを疑似乱数として出力する。

【0011】

また、本発明は、上記の発明において、前記第１の線形帰還シフトレジスタにおける帰還信号のタップ位置は、原始多項式に対応し、前記第１の線形帰還シフトレジスタは、Ｍ系列の疑似乱数系列を生成する。

【0012】

また、本発明は、上記の発明において、前記第１の線形帰還シフトレジスタにおける帰還信号のタップ位置は、レジスタ数を次数とする原始多項式に対応し、前記第１の線形帰還シフトレジスタは、Ｍ系列の疑似乱数系列を生成し、前記第２の線形帰還シフトレジスタにおける帰還信号のタップ位置は、レジスタ数を次数とする原始多項式に対応し、前記第２の線形帰還シフトレジスタは、Ｍ系列の疑似乱数系列を生成する。

【0013】

また、本発明は、上記の発明において、前記第１の線形帰還シフトレジスタ及び１以上の第２の線形帰還シフトレジスタのレジスタ数は、異なり、２以上の第２の線形帰還シフトレジスタのレジスタ数は異なるものを含む。

【0014】

また、本発明は、上記の発明において、２以上の第２の線形帰還シフトレジスタのサブクロックは異なるものを含む。

【0015】

また、本発明は、上記の発明において、前記ビット選択切替回路は、前記第１の線形帰還シフトレジスタにおいて、置換対象の出力ビットが保持される前段レジスタと前記置換ビットが出力される次段レジスタとの間に配置され、前記置換ビットを選択して前記前段レジスタからの出力ビットを前記置換ビットに置換して前記次段レジスタに出力するビット選択器と、前記置換ビットの出力タップ位置と前記ビット選択器との間を接続する接続線と、前記メインクロックと前記サブクロックとを用いて前記前段レジスタからの出力ビットを前記置換ビットに切り替えるビット選択信号を生成して前記ビット選択器に出力するビット選択制御部と、を備える。

【0016】

また、本発明は、上記の発明において、前記ビット選択制御部は、前記ビット選択信号を一定周期又は変則周期で生成する。

【0017】

また、本発明は、インクロックで動作する線形帰還シフトレジスタを用いたメイン乱数発生部と、前記メインクロックの周期よりも長い周期のサブクロックで動作して疑似乱数を出力する１以上のサブ乱数発生部と、前記線形帰還シフトレジスタを構成する各レジスタの一部の出力ビットを、前記サブ乱数発生部の出力ビットの一部である置換ビットに置き換えるビット選択切替回路と、を備え、前記メイン乱数発生部の出力ビットを疑似乱数として出力する。

【0018】

また、本発明は、アナログデジタル変換器であり、上記の発明のいずれか一つに記載の疑似乱数発生器が出力する疑似乱数を用いてディザー信号を生成する。

【0019】

また、本発明は、電子機器であり、上記の発明のいずれか一つに記載の疑似乱数発生器を備え、前記疑似乱数発生器が出力する疑似乱数を用いた回路を有する。

【発明の効果】

【0020】

本発明によれば、簡易な回路構成、かつ、少ない追加消費電力で、疑似乱数の長周期化を図ることができる。

【図面の簡単な説明】

【0021】

【図1】図１は、本発明の実施の形態である疑似乱数発生器の構成を示す回路図である。

【図2】図２は、ビット選択制御部によるビット選択信号の生成を説明するタイミングチャートである。

【図3】図３は、メイン乱数発生部に対応した乱数発生部の構成を示す回路図である。

【図4】図４は、図３に示した乱数発生部が発生する疑似乱数の周期をランダムウォークで示した図である。

【図5】図５は、図５は、図１に示した疑似乱数発生器が発生する疑似乱数の周期をランダムウォークで示した図である。

【図6】図６は、本発明の実施の形態の変形例による疑似乱数発生器の構成を示す模式図である。

【図7】図７は、ディザー信号生成のために図１に示した疑似乱数発生器を用いたアナログデジタル変換器及びこのアナログデジタル変換器を用いた電子機器の一例である差圧圧力伝送路の構成を示すブロック図である。

【発明を実施するための形態】

【0022】

以下、添付図面を参照してこの発明を実施するための形態について説明する。

【0023】

＜疑似乱数発生器の構成＞
図１は、本発明の実施の形態である疑似乱数発生器１の構成を示す回路図である。図１に示すように、疑似乱数発生器１は、メイン乱数発生部１０、サブ乱数発生部２０及びビット選択切替回路３０を有する。メイン乱数発生部１０は、メインクロックＣＬＫ１で動作する第１の線形帰還シフトレジスタである。また、サブ乱数発生部２０は、メインクロックＣＬＫ１の周期よりも長い周期のサブクロックＣＬＫ２で動作する第２の線形帰還シフトレジスタである。ビット選択切替回路３０は、第１の線形帰還シフトレジスタを構成する各レジスタＲ１～Ｒ８の一部の出力ビットを、第２の線形帰還シフトレジスタを構成する各レジスタＲ０１～Ｒ１６の出力ビットの一部である置換ビットに置き換える選択切替を行う。そして、疑似乱数発生器１は、メイン乱数発生部１０の出力ビットを疑似乱数出力信号Ｓ１として出力する。

【0024】

これにより、第１の線形帰還シフトレジスタの各レジスタ値の一部は、第２の線形帰還シフトレジスタの一部のレジスタ値に継続的に置き換えられる。これは、レジスタ値の置き換え時点における第１の線形帰還シフトレジスタのシード信号の一部変更であり、第１の線形帰還シフトレジスタ単体の周期の位相が逐次変更されることでもある。したがって、疑似乱数出力信号Ｓ１は、第１の線形帰還シフトレジスタ単体の疑似乱数列の周期性が乱されて長周期化された疑似乱数として出力される。

【0025】

第１の線形帰還シフトレジスタにおける帰還信号のタップ位置は、原始多項式に対応する。したがって、第１の線形帰還シフトレジスタは、Ｍ系列の疑似乱数系列を生成する。具体的に、第１の線形帰還シフトレジスタは、８ビットのシフトレジスタであり、８次の原始多項式Ｘ^８＋Ｘ^６＋Ｘ^５＋Ｘ^４＋１に対応したタップ位置Ｐ８，Ｐ６，Ｐ５，Ｐ４からそれぞれ各帰還信号をとる。各帰還信号は、排他的論理和回路１１による排他的論理和をとった後、レジスタＲ１に戻るとともに、疑似乱数出力信号Ｓ１として出力する。この第１の線形帰還シフトレジスタは、フィナボッチ線形帰還シフトレジスタである。なお、初期のシード信号は予め設定される。したがって、この第１の線形帰還シフトレジスタは、第１の線形帰還シフトレジスタ自身では、最大周期長が２５５となる。

【0026】

一方、第２の線形帰還シフトレジスタにおける帰還信号のタップ位置は、原始多項式に対応する。したがって、第１の線形帰還シフトレジスタは、Ｍ系列の疑似乱数系列を生成する。具体的に、第２の線形帰還シフトレジスタは、１６ビットのシフトレジスタであり、１６次の原始多項式Ｘ^１６＋Ｘ^１５＋Ｘ^１３＋Ｘ^４＋１に対応したタップ位置Ｐ１６，Ｐ１５，Ｐ１３，Ｐ０４からそれぞれ各帰還信号をとる。各帰還信号は、排他的論理和回路２１による排他的論理和をとった後、レジスタＲ０１に戻る。この排他的論理和の信号はＭ系列の疑似乱数数列を生成する。この第１の線形帰還シフトレジスタは、フィナボッチ線形帰還シフトレジスタである。初期のシード信号は予め設定される。したがって、この第２の線形帰還シフトレジスタは、第２の線形帰還シフトレジスタ自身では、最大周期長が６５５３５となる。なお、上記のフィナボッチ線形帰還シフトレジスタに替えてガロア線形帰還シフトレジスタとしてもよい。

【0027】

ここで、ビット選択切替回路３０は、ビット選択器４１，４２、接続線Ｌ１，Ｌ２及びビット選択制御部４３を有する。ビット選択器４１は、レジスタＲ１とレジスタＲ２との間に配置される。ビット選択器４１には、レジスタＲ１のレジスタ値が入力されるとともに、接続線Ｌ１を介してサブ乱数発生部２０のレジスタＲ０２とレジスタＲ０３との間のタップ位置Ｐ０２から置換ビットであるレジスタＲ０２のレジスタ値が入力される。ビット選択器４１は、ビット選択制御部４３に接続される。ビット選択制御部４３は、メインクロックＣＬＫ１とサブクロックＣＬＫ２とを用いてレジスタＲ１のレジスタ値をレジスタＲ０２のレジスタ値に切り替えるセットトリガパルスとしてのビット選択信号ＳＰを生成してビット選択器４１に出力する。ビット選択器４１は、ビット選択信号ＳＰに従って、レジスタＲ１のレジスタ値をレジスタＲ０２のレジスタ値に置き換えてレジスタＲ２に出力する。

【0028】

同様に、ビット選択器４２は、レジスタＲ６とレジスタＲ７との間に配置される。ビット選択器４２には、レジスタＲ６のレジスタ値が入力されるとともに、接続線Ｌ２を介してサブ乱数発生部２０のレジスタＲ１５とレジスタＲ１６との間のタップ位置Ｐ１５から置換ビットであるレジスタＲ１５のレジスタ値が入力される。ビット選択器４２は、ビット選択制御部４３に接続される。ビット選択制御部４３は、ビット選択信号ＳＰを生成してビット選択器４２に出力する。ビット選択器４２は、ビット選択信号ＳＰに従って、レジスタＲ６のレジスタ値をレジスタＲ１５のレジスタ値に置き換えてレジスタＲ７に出力する。

【0029】

図２は、ビット選択制御部４３によるビット選択信号ＳＰの生成を説明するタイミングチャートである。ビット選択制御部４３には、メインクロックＣＬＫ１とサブクロックＣＬＫ２とが入力される。上記のように、サブクロックＣＬＫ２の周期は、メインクロックＣＬＫ１の周期よりも長い（図２（ａ），（ｂ）参照）。具体的に、サブクロックＣＬＫ２の周期は、メインクロックＣＬＫ１の周期の１６倍としている。

【0030】

ビット選択制御部４３は、サブクロックＣＬＫ２の立上りを時点ｔ１で検出すると、時点ｔ１直後の時点ｔ２におけるメインクロックＣＬＫ１の立上りを検出する。そして、ビット選択制御部４３は、時点ｔ２に立上り、メインクロックＣＬＫ１と同じパルス幅をもつビット選択信号ＳＰを生成する（図２（ｃ）参照）。そして、このビット選択信号ＳＰは、ビット選択器４１，４２に送られる。

【0031】

なお、図２では、メインクロックＣＬＫ１とサブクロックＣＬＫ２とが非同期の場合について説明したが、これに限らず、メインクロックＣＬＫ１とサブクロックＣＬＫ２とが同期していてもよい。この場合、例えば、サブクロックＣＬＫ２は、メインクロックＣＬＫ１を分周して生成する。

【0032】

本実施の形態では、サブクロックＣＬＫ２は、メインクロックＣＬＫ１の周期の１６倍、周波数では（１／１６）倍に設定している。また、サブ乱数発生部２０のシフトレジスタ数は、メイン乱数発生部１０のシフトレジスタ数の２倍の１６ビットとしている。したがって、サブ乱数発生部２０の消費電力は、メイン乱数発生部１０の（１／８）となる。これにより、疑似乱数発生器１は、従来のメイン乱数発生部１０のみによる疑似乱数発生器の（１／８）の消費電力の追加のみで済む。つまり、（１／８）の消費電力の増加で、従来のメイン乱数発生部１０のみによる疑似乱数発生器の周期よりも長周期化した疑似乱数を簡易な構成で得ることができる。

【0033】

＜従来例の周期と本実施の形態の周期との比較＞
図３は、メイン乱数発生部１０に対応した乱数発生部１０ａの構成を示す回路図である。また、図４は、図３に示した乱数発生部１０ａが発生する疑似乱数の周期をランダムウォークで示した図である。さらに、図５は、図１に示した疑似乱数発生器１が発生する疑似乱数の周期をランダムウォークで示した図である。

【0034】

図３に示した従来の乱数発生部１０ａは、メイン乱数発生部１０のビット選択器４１，４２を除いたものであり、第１の線形帰還シフトレジスタのみによって乱数を発生する。すなわち、従来の乱数発生部１０ａは、８ビットのＭ系列を構成する線形帰還シフトレジスタである。

【0035】

図４は、図３に示した従来の乱数発生部１０ａが発生する疑似乱数をランダムウォークで示している。従来の乱数発生部１０ａは、メイン乱数発生部１０のメインクロックＣＬＫ１と同じクロックで動作させている。ここで、ランダムウォークは、ビット出力が１ならば＋１、０ならば－１を連続的に加算したものである。

【0036】

図４に示すように、従来の乱数発生部１０ａは、周期が２５５クロック（ビット）のＭ系列であり、メインクロックＣＬＫ１が８ＭＨｚの時、周期は約０．０３ｍｓとなる。

【0037】

これに対し、本実施の形態の疑似乱数発生器１は、周期が約３２００００００クロック（ビット）であり、メインクロックＣＬＫ１が８ＭＨｚの時、周期は約４ｓとなる。したがって、疑似乱数発生器１は、メイン乱数発生部１０に対応する従来の乱数発生部１０ａの周期を１０万倍以上に長周期化することができる。

【0038】

しかも、本実施の形態では、従来の乱数発生部１０ａの周期よりはるかに長い長周期化を、追加の消費電力が少なく、かつ、簡易な構成で実現することができる。

【0039】

なお、上記のメイン乱数発生部１０及びサブ乱数発生部２０は、Ｍ系列の線形帰還シフトレジスタをそれぞれ用いていたが、これに限らず、Ｍ系列の線形帰還シフトレジスタでなくてもよい。すなわち、帰還多項式が原始多項式でない線形帰還シフトレジスタであってもよい。

【0040】

＜変形例＞
図６は、本発明の実施の形態の変形例による疑似乱数発生器１ａの構成を示す模式図である。図６に示すように、本変形例では、サブ乱数発生部２０に対応した複数のサブ乱数発生部２０ａ，２０ｂを設け、サブ乱数発生部２０ａ，２０ｂの各線形帰還シフトレジスタの出力ビットの一部により、メイン乱数発生部１０の第１の線形帰還シフトレジスタの一部の出力ビットをそれぞれ置き換えるようにしている。この場合も、ビット選択制御部４３によってビット置き換えのタイミングが制御される。

【0041】

なお、サブクロックＣＬＫ２，ＣＬＫ３は、メインクロックＣＬＫ１よりも周期が長いが、異なっていてもよい。この場合、サブ乱数発生部２０ａによるビット置き換え対象のビット選択器に対しては、サブクロックＣＬＫ２を用いてビット選択信号ＳＰ２の立上りを機に生成して出力する。また、サブ乱数発生部２０ｂによるビット置き換え対象のビット選択器に対しては、サブクロックＣＬＫ３を用いてビット選択信号ＳＰ３の立上りを機に生成して出力する。

【0042】

また、サブ乱数発生部２０ａ，２０ｂのシフトレジスタのレジスタ数は、メイン乱数発生部１０のシフトレジスタのレジスタ数よりも少なくてもよい。図６では、サブ乱数発生部２０ａのシフトレジスタのレジスタ数を、メイン乱数発生部１０のシフトレジスタのレジスタ数よりも多くし、サブ乱数発生部２０ｂのシフトレジスタのレジスタ数を、メイン乱数発生部１０のシフトレジスタのレジスタ数よりも少なくしている。すなわち、サブ乱数発生部２０，２０ａ，２０ｂのシフトレジスタのレジスタ数は、メイン乱数発生部１０のシフトレジスタのレジスタ数と同数であってもよいし、異なっていてもよい。

【0043】

なお、上記の実施の形態及び変形例では、接続線Ｌ１，Ｌ２がサブ乱数発生部２０，２０ａ，２０ｂ側のタップ位置と、メイン乱数発生部１０のビット選択器とが一対一で対応していたが、これに限らず、接続線Ｌ１，Ｌ２を分岐して、サブ乱数発生部２０，２０ａ，２０ｂ側の１つのタップ位置から複数のビット選択器に接続するようにしてもよい。さらに、サブ乱数発生部側のタップ位置やビット選択器の位置あるいは個数は任意に設定すればよい。

【0044】

また、サブ乱数発生部２０，２０ａ，２０ｂは、線形帰還シフトレジスタでなくてもよく、メインクロックＣＬＫ１の周期よりも長い周期のサブクロックＣＬＫ２，ＣＬＫ３で動作して疑似乱数を出力するものであればよい。この場合、サブ乱数発生部２０，２０ａ，２０ｂが生成する疑似乱数は、例えば、予めメモリに格納された数列を用いてもよい。

【0045】

なお、ビット選択制御部４３は、ビット選択信号ＳＰ、ＳＰ２，ＳＰ３を一定周期又は変則パターンなどによる変則周期で生成するようにしてもよい。変則周期でビット選択信号ＳＰ、ＳＰ２，ＳＰ３を生成する場合、サブ乱数発生部２０，２０ａ，２０ｂの周期に変則周期が加えられることになり、さらに疑似乱数の周期を長くすることができる。

【0046】

さらに、ビット選択制御部４３は、１ビットのみを変換させるビット選択信号ＳＰをビット選択器４１，４２に送っていたが、ビット選択信号ＳＰを連続して２ビット以上置換ビットに置き換える信号としてもよい。また、ビット選択信号ＳＰを変則パターンのパルス群としてもよい。

【0047】

＜応用例＞
図７は、ディザー信号生成のために図１に示した疑似乱数発生器１を用いたアナログデジタル変換器１１０及びこのアナログデジタル変換器１１０を用いた電子機器の一例である差圧圧力伝送路１００の構成を示すブロック図である。図７に示すように、差圧圧力伝送路１００は、センサー部１０１、アナログデジタル変換器１１０、デジタル信号処理回路１０５及び通信部１０６を有する。

【0048】

センサー部１０１は、流体が流れる配管の互いに異なる位置に接続された導圧管と、導圧管内の圧力と導圧管内の圧力との差圧及び静圧を検出する、なお、温度センサーを含めてもよい。

【0049】

アナログデジタル変換器１１０は、ディザー信号生成器１０２、加算器１０３及びアナログデジタル変換回路１０４を有する。ディザー信号生成器１０２は、疑似乱数発生器１が生成した長周期の疑似乱数を用いてアナログのディザー信号を加算器１０３に出力する。加算器１０３は、センサー部１０１から出力されたアナログセンサー信号にディザー信号を加算する。

【0050】

アナログデジタル変換回路１０４は、ディザー信号が重畳したアナログ入力信号をデジタル信号に変換する。アナログ入力信号はディザー信号が重畳されているため、量子化誤差を軽減させることができる。特に、ディザー信号は、疑似乱数の周期がアナログデジタル変換のサンプリング時間に対して十分長いため、変換精度を悪化させる問題が生じない。

【0051】

デジタル信号処理回路１０５は、入力されたデジタル信号をもとに、センサー部１０１が検出した圧力値を演算する。そして、通信部１０６は、圧力値を逐次外部に送信する。この際、圧力値等の情報を暗号化してもよい。

【0052】

なお、差圧圧力伝送路１００は、疑似乱数発生器１を用いた電子機器の一例である。また、電子機器は、疑似乱数発生器１が発生する疑似乱数をディザー信号生成に用いることに限らず、他の回路やユニットに疑似乱数を用いるものであればよい。

【0053】

また、近年のＩｏＴデバイスは、アナログセンサーを用いることが多く、アナログデジタル変換器が多用される。このＩｏＴデバイスを含む電子機器にも疑似乱数発生器１を適用することができる。

【0054】

なお、上述した実施の形態で図示した各構成は機能概略的なものであり、必ずしも物理的に図示の構成をされていることを要しない。すなわち、各装置及び構成要素の分散・統合の形態は図示のものに限られず、その全部又は一部を各種の使用状況などに応じて、任意の単位で機能的又は物理的に分散・統合して構成することができる。

【符号の説明】

【0055】

１，１ａ 疑似乱数発生器
１０ メイン乱数発生部
１０ａ 乱数発生部
１１，２１ 排他的論理和回路
２０，２０ａ，２０ｂ サブ乱数発生部
３０ ビット選択切替回路
４１，４２ ビット選択器
４３ ビット選択制御部
１００ 差圧圧力伝送路
１０１ センサー部
１０２ ディザー信号生成器
１０３ 加算器
１０４ アナログデジタル変換回路
１０５ デジタル信号処理回路
１０６ 通信部
１１０ アナログデジタル変換器
ＣＬＫ１ メインクロック
ＣＬＫ２，ＣＬＫ３ サブクロック
Ｌ１，Ｌ２ 接続線
Ｐ４，Ｐ５，Ｐ６，Ｐ８，Ｐ０２，Ｐ０４，Ｐ１３，Ｐ１５，Ｐ１６ タップ位置
Ｒ１，Ｒ２，Ｒ６，Ｒ７，Ｒ０１，Ｒ０２，Ｒ０３，Ｒ１５ レジスタ
Ｓ１ 疑似乱数出力信号
ＳＰ，ＳＰ２，ＳＰ３ ビット選択信号
ｔ１，ｔ２ 時点

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】