特開 2023-134909 半導体装置及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023134909

(43)【公開日】2023-09-28

(54)【発明の名称】半導体装置及びその製造方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20230921BHJP

   H01L 29/12 20060101ALI20230921BHJP

   H01L 29/06 20060101ALI20230921BHJP

   H01L 21/336 20060101ALI20230921BHJP

【ＦＩ】

H01L29/78 652H

H01L29/78 653A

H01L29/78 652T

H01L29/06 301D

H01L29/06 301V

H01L29/78 652J

H01L29/78 658E

H01L29/78 658A

【審査請求】未請求

【請求項の数】9

【出願形態】ＯＬ

(21)【出願番号】P 2022039837

(22)【出願日】2022-03-15

(71)【出願人】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(71)【出願人】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】110004026

【氏名又は名称】弁理士法人ｉＸ

(72)【発明者】

【氏名】水上 誠

(72)【発明者】

【氏名】鈴木 拓馬

(72)【発明者】

【氏名】朝羽 俊介

(57)【要約】

【課題】スイッチング速度を向上可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体装置は、第１電極と、前記第１電極上に設けられた第１導電形の第１半導体層と、前記第１半導体層上に設けられた第２導電形の第２導電形ピラーと、前記第１半導体層上に設けられ、第１導電形であり不純物濃度の平均値が前記第２導電形ピラーの不純物濃度の平均値よりも低い低濃度層と、第１導電形であり不純物濃度の平均値が前記第２導電形ピラーの不純物濃度の平均値よりも高い高濃度層と、を有する第１導電形ピラーと、前記第１導電形ピラー上に設けられた第２導電形の第２半導体層と、前記第２半導体層上に設けられた第１導電形の第３半導体層と、前記第２導電形ピラー及び前記第３半導体層に接続された第２電極と、第３電極と、前記第２半導体層と前記第３電極との間に配置された絶縁膜と、を備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１電極と、
前記第１電極上に設けられた第１導電形の第１半導体層と、
前記第１半導体層上に設けられた第２導電形の第２導電形ピラーと、
前記第１半導体層上に設けられ、第１導電形であり不純物濃度の平均値が前記第２導電形ピラーの不純物濃度の平均値よりも低い低濃度層と、第１導電形であり不純物濃度の平均値が前記第２導電形ピラーの不純物濃度の平均値よりも高い高濃度層と、を有する第１導電形ピラーと、
前記第１導電形ピラー上に設けられた第２導電形の第２半導体層と、
前記第２半導体層上に設けられた第１導電形の第３半導体層と、
前記第２導電形ピラー及び前記第３半導体層に接続された第２電極と、
第３電極と、
前記第２半導体層と前記第３電極との間に配置された絶縁膜と、
を備えた半導体装置。

【請求項2】

前記第１半導体層、前記第２半導体層、前記第３半導体層、前記低濃度層、前記高濃度層、及び、前記第２導電形ピラーは、炭化シリコンを含む請求項１に記載の半導体装置。

【請求項3】

前記低濃度層の不純物濃度の最大値と最小値の差は、前記高濃度層の不純物濃度の最大値と最小値の差よりも小さい請求項１または２に記載の半導体装置。

【請求項4】

前記第２導電形ピラーの不純物濃度の最大値と最小値の差は、前記低濃度層の不純物濃度の最大値と最小値の差よりも大きく、前記高濃度層の不純物濃度の最大値と最小値の差よりも小さい請求項３に記載の半導体装置。

【請求項5】

前記低濃度層及び前記高濃度層はそれぞれ複数設けられており、前記第１電極から前記第２電極に向かう第１方向に沿って交互に配列されている請求項１～４のいずれか１つに記載の半導体装置。

【請求項6】

前記第２導電形ピラーは、前記第１方向に沿って配列された複数の第２導電形層を有し、
各前記第２導電形層は前記第１方向に沿って隣り合う１つの前記低濃度層及び１つの前記高濃度層からなる組に対応しており、
各前記第２導電形層において、前記第１方向に沿った不純物濃度プロファイルは、１つのピークを有し、
各前記高濃度層において、前記第１方向に沿った不純物濃度プロファイルは、１つのピークを有する請求項５に記載の半導体装置。

【請求項7】

前記第２導電形ピラーにおいて、前記第１方向に沿った不純物濃度プロファイルは平坦であり、
各前記高濃度層において、前記第１方向に沿った不純物濃度プロファイルは、１つのピークを有する請求項５に記載の半導体装置。

【請求項8】

第１導電形の第１半導体層の上層部分における第１部分に第２導電形不純物を導入すると共に、前記上層部分における前記第１部分よりも浅い第２部分に第１導電形不純物を導入する工程と、
前記第１半導体層上に第１導電形のエピタキシャル層を形成する工程と、
前記エピタキシャル層における前記第１部分に接する第３部分に第２導電形不純物を導入すると共に、前記エピタキシャル層における前記第３部分よりも浅い第４部分に第１導電形不純物を導入する工程と、
前記エピタキシャル層上に第２導電形の第２半導体層を形成する工程と、
前記第２半導体層上に第１導電形の第３半導体層を形成する工程と、
前記第２半導体層に接する絶縁膜を形成する工程と、
前記絶縁膜を介して前記第２半導体層に対向する第３電極を形成する工程と、
前記第１半導体層に接続される第１電極を形成すると共に、前記第３部分及び前記第３半導体層に接続される第２電極を形成する工程と、
を備えた半導体装置の製造方法。

【請求項9】

第１導電形の第１半導体層の上層部分に第１導電形不純物を導入する工程と、
前記第１半導体層上に第１導電形の第１エピタキシャル層を形成する工程と、
前記第１エピタキシャル層の上層部分に第１導電形不純物を導入する工程と、
前記第１エピタキシャル層を貫通し前記第１半導体層の内部に到達する穴を形成する工程と、
前記穴内に第２導電形の第２エピタキシャル層を形成する工程と、
前記第１エピタキシャル層上に第２導電形の第２半導体層を形成する工程と、
前記第２半導体層上に第１導電形の第３半導体層を形成する工程と、
前記第２半導体層に接する絶縁膜を形成する工程と、
前記絶縁膜を介して前記第２半導体層に対向する第３電極を形成する工程と、
前記第１半導体層に接続される第１電極を形成すると共に、前記第２エピタキシャル層及び前記第３半導体層に接続される第２電極を形成する工程と、
を備えた半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

実施形態は、半導体装置及びその製造方法に関する。

【背景技術】

【0002】

シリコンに替えて炭化シリコンを用いた電力用半導体装置が開発されている。炭化シリコンを用いた半導体装置は、シリコンを用いた半導体装置と比べて強い電界に耐えられるため、耐圧とオン抵抗とのバランスを改善できる。このような半導体装置においても、スイッチング速度の向上が要求されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１８－１２９５３２号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

実施形態の目的は、スイッチング速度を向上可能な半導体装置及びその製造方法を提供することである。

【課題を解決するための手段】

【0005】

実施形態に係る半導体装置は、第１電極と、前記第１電極上に設けられた第１導電形の第１半導体層と、前記第１半導体層上に設けられた第２導電形の第２導電形ピラーと、前記第１半導体層上に設けられ、第１導電形であり不純物濃度の平均値が前記第２導電形ピラーの不純物濃度の平均値よりも低い低濃度層と、第１導電形であり不純物濃度の平均値が前記第２導電形ピラーの不純物濃度の平均値よりも高い高濃度層と、を有する第１導電形ピラーと、前記第１導電形ピラー上に設けられた第２導電形の第２半導体層と、前記第２半導体層上に設けられた第１導電形の第３半導体層と、前記第２導電形ピラー及び前記第３半導体層に接続された第２電極と、第３電極と、前記第２半導体層と前記第３電極との間に配置された絶縁膜と、を備える。

【0006】

実施形態に係る半導体装置の製造方法は、第１導電形の第１半導体層の上層部分における第１部分に第２導電形不純物を導入すると共に、前記上層部分における前記第１部分よりも浅い第２部分に第１導電形不純物を導入する工程と、前記第１半導体層上に第１導電形のエピタキシャル層を形成する工程と、前記エピタキシャル層における前記第１部分に接する第３部分に第２導電形不純物を導入すると共に、前記エピタキシャル層における前記第３部分よりも浅い第４部分に第１導電形不純物を導入する工程と、前記エピタキシャル層上に第２導電形の第２半導体層を形成する工程と、前記第２半導体層上に第１導電形の第３半導体層を形成する工程と、前記第２半導体層に接する絶縁膜を形成する工程と、前記絶縁膜を介して前記第２半導体層に対向する第３電極を形成する工程と、前記第１半導体層に接続される第１電極を形成すると共に、前記第３部分及び前記第３半導体層に接続される第２電極を形成する工程と、を備える。

【0007】

実施形態に係る半導体装置の製造方法は、第１導電形の第１半導体層の上層部分に第１導電形不純物を導入する工程と、前記第１半導体層上に第１導電形の第１エピタキシャル層を形成する工程と、前記第１エピタキシャル層の上層部分に第１導電形不純物を導入する工程と、前記第１エピタキシャル層を貫通し前記第１半導体層の内部に到達する穴を形成する工程と、前記穴内に第２導電形の第２エピタキシャル層を形成する工程と、前記第１エピタキシャル層上に第２導電形の第２半導体層を形成する工程と、前記第２半導体層上に第１導電形の第３半導体層を形成する工程と、前記第２半導体層に接する絶縁膜を形成する工程と、前記絶縁膜を介して前記第２半導体層に対向する第３電極を形成する工程と、前記第１半導体層に接続される第１電極を形成すると共に、前記第２エピタキシャル層及び前記第３半導体層に接続される第２電極を形成する工程と、を備える。

【図面の簡単な説明】

【0008】

【図1】図１は、第１の実施形態に係る半導体装置を示す断面図である。

【図2】図２（ａ）は、横軸に窒素濃度をとり縦軸に図１に示す線Ａに沿った位置をとってｎ形ピラーの窒素濃度プロファイルを示すグラフであり、図２（ｂ）は、横軸にアルミニウム濃度をとり縦軸に図１に示す線Ｂに沿った位置をとってｐ形ピラーのアルミニウム濃度プロファイルを示すグラフである。

【図3】図３（ａ）～（ｄ）は、第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。

【図4】図４（ａ）～（ｃ）は、第１の実施形態に係る半導体装置の製造方法を示す工程断面図である。

【図5】図５は、第１の実施形態の第１の変形例に係る半導体装置を示す断面図である。

【図6】図６は、第１の実施形態の第２の変形例に係る半導体装置を示す断面図である。

【図7】図７は、第１の実施形態の第３の変形例に係る半導体装置を示す断面図である。

【図8】図８は、第１の実施形態の第４の変形例に係る半導体装置を示す断面図である。

【図9】図９は、第２の実施形態に係る半導体装置を示す断面図である。

【図10】図１０（ａ）は、横軸に窒素濃度をとり縦軸に図９に示す線Ｃに沿った位置をとってｎ形ピラーの窒素濃度プロファイルを示すグラフであり、図１０（ｂ）は、横軸にアルミニウム濃度をとり縦軸に図９に示す線Ｄに沿った位置をとってｐ形ピラーのアルミニウム濃度プロファイルを示すグラフである。

【図11】図１１（ａ）～（ｄ）は、第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。

【図12】図１２（ａ）～（ｃ）は、第２の実施形態に係る半導体装置の製造方法を示す工程断面図である。

【発明を実施するための形態】

【0009】

＜第１の実施形態＞
以下、第１の実施形態について説明する。
図１は、本実施形態に係る半導体装置を示す断面図である。
図２（ａ）は、横軸に窒素濃度をとり縦軸に図１に示す線Ａに沿った位置をとってｎ形ピラーの窒素濃度プロファイルを示すグラフであり、図２（ｂ）は、横軸にアルミニウム濃度をとり縦軸に図１に示す線Ｂに沿った位置をとってｐ形ピラーのアルミニウム濃度プロファイルを示すグラフである。
なお、各図は模式的なものであり、適宜簡略化されている。また、図間において、各構成要素の寸法比は厳密に一致しているとは限らない。後述する他の図についても同様である。

【0010】

図１に示すように、本実施形態に係る半導体装置１は、トレンチゲート型のＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）である。半導体装置１においては、ドレイン電極１０（第１電極）と、半導体部分２０と、ソース電極４０（第２電極）と、ゲート電極５０（第３電極）と、ゲート絶縁膜６０（絶縁膜）が設けられている。

【0011】

以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を採用する。ドレイン電極１０とソース電極４０とを結ぶ方向を「Ｚ方向」とし、ゲート電極５０が延びる方向を「Ｙ方向」とし、Ｚ方向及びＹ方向に直交する方向を「Ｘ方向」とする。また、Ｚ方向のうち、ドレイン電極１０からソース電極４０に向かう方向を「上」ともいい、その反対方向を「下」ともいうが、この表現も便宜的なものであり、重力の方向とは無関係である。

【0012】

ドレイン電極１０及びソース電極４０は、ＸＹ平面に沿って拡がる板状である。半導体部分２０はドレイン電極１０上に配置されている。ソース電極４０は半導体部分２０上に配置されている。ゲート電極５０は半導体部分２０の内部に配置されている。ゲート電極５０は複数設けられており、Ｘ方向に沿って配列されている。各ゲート電極５０はＹ方向に延びている。各ゲート電極５０は半導体部分２０上に設けられたゲートパッド（図示せず）に接続されており、外部より電圧が印加される。ゲート絶縁膜６０はゲート電極５０と半導体部分２０との間に配置されており、ゲート電極５０を半導体部分２０から絶縁している。

【0013】

半導体部分２０は、炭化シリコン（ＳｉＣ）を含み、例えば、炭化シリコンの単結晶からなる。半導体部分２０には、ドナー又はアクセプタとなる不純物が局所的に導入されており、各部分の導電形がｎ形又はｐ形とされている。ドナーとなる不純物は例えば窒素（Ｎ）であり、アクセプタとなる不純物は例えばアルミニウム（Ａｌ）である。ゲート絶縁膜６０は酸化シリコン（ＳｉＯ）を含む。なお、本明細書においては、半導体部分２０を第１導電形にする不純物を「第１導電形不純物」ともいい、第２導電形にする不純物を「第２導電形不純物」ともいう。例えば、第１導電形がｎ形である場合は、第１導電形不純物はドナーとなる不純物であり、例えば窒素である。第２導電形がｐ形である場合は、第２導電形不純物はアクセプタとなる不純物であり、例えばアルミニウムである。

【0014】

半導体部分２０においては、ドレイン層２１、ドリフト層２２、ｎ形ピラー２３（第１導電形ピラー）、ｐ形ピラー２４（第２導電形ピラー）、ｎ形層２５、ｐ形層２６、ベース層２７（第２半導体層）、ソース層２８（第３半導体層）、コンタクト層２９が設けられている。例えば、ドレイン層２１の導電形はｎ^＋形である。ドリフト層２２の導電形はｎ^－形である。ｎ形ピラー２３の導電形は全体としてｎ形である。ｐ形ピラー２４の導電形はｐ形である。ｎ形層２５の導電形はｎ形である。ｐ形層２６の導電形はｐ形である。ベース層２７の導電形はｐ形である。ソース層２８の導電形はｎ^＋形である。コンタクト層２９の導電形はｐ^＋形である。

【0015】

なお、導電形を表す文字「ｎ」及び「ｐ」に付した上付きの記号は不純物濃度の相対的な高低を表す。ｎ形については、不純物濃度が高い順に、「ｎ^＋形」、「ｎ形」、「ｎ^－形」である。ｐ形についても同様である。また、本明細書において「不純物濃度」とは、半導体の導通に寄与する実効的な不純物濃度をいい、ある領域にドナーとなる不純物とアクセプタとなる不純物の双方が含まれている場合は、相殺分を除いた濃度をいう。

【0016】

ｎ^＋形のドレイン層２１は、ドレイン電極１０上に配置されており、ドレイン電極１０に接し、ドレイン電極１０に接続されている。なお、本明細書において「接続」とは、電気的な接続をいう。ｎ^－形のドリフト層２２はドレイン層２１上に配置され、ドレイン層２１に接し、ドレイン層２１に接続されている。ドリフト層２２の不純物濃度はドレイン層２１の不純物濃度よりも低い。ドレイン層２１及びドリフト層２２により、第１半導体層を構成している。

【0017】

ｎ形ピラー２３及びｐ形ピラー２４はドリフト層２２上に配置されており、ドリフト層２２に接している。ｎ形ピラー２３及びｐ形ピラー２４は、それぞれ複数設けられている。複数のｎ形ピラー２３及び複数のｐ形ピラー２４により、スーパージャンクション（ＳＪ）構造体３０が構成されている。各ｎ形ピラー２３及び各ｐ形ピラー２４は、ＳＪ構造体３０の下面及び上面の双方に露出している。

【0018】

例えば、図１に示す例では、各ｎ形ピラー２３及び各ｐ形ピラー２４の形状は、ＹＺ平面に沿って拡がる板状であり、ｎ形ピラー２３とｐ形ピラー２４は例えばＸ方向に沿って交互に配列されている。これにより、ｎ形ピラー２３とｐ形ピラー２４との接触面には、ｐｎ界面が形成されている。

【0019】

なお、ＳＪ構造体３０におけるｎ形ピラー２３及びｐ形ピラー２４の配列は上述の例には限定されない。例えば、ｎ形ピラー２３とｐ形ピラー２４はＹ方向に沿って交互に配列されていてもよい。また、ｎ形ピラー２３及びｐ形ピラー２４の形状がＺ方向に延びる柱状であり、Ｚ方向から見て千鳥状に配列されていてもよい。更に、Ｚ方向から見て１つの格子状のｐ形ピラー２４内に、Ｚ方向に延びる複数の柱状のｎ形ピラー２３が配置されていてもよく、Ｚ方向から見て１つの格子状のｎ形ピラー２３内に、Ｚ方向に延びる複数の柱状のｐ形ピラー２４が配置されていてもよい。但し、いずれの配列においても、ＳＪ構造体３０全体としては、ドナーとなる不純物量とアクセプタとなる不純物量は相互に略等しくなっている。

【0020】

ｎ形ピラー２３においては、導電形がｎ^－形の低濃度層３１と、導電形がｎ^＋形の高濃度層３２がＺ方向に沿って交互に配列されている。ｎ形ピラー２３の最下部には低濃度層３１が配置され、ｎ形ピラー２３の最上部には高濃度層３２が配置されている。高濃度層３２の不純物濃度の平均値は低濃度層３１の不純物濃度の平均値よりも高い。

【0021】

図２（ａ）に示すように、低濃度層３１においてはＺ方向に沿った窒素濃度のプロファイルがほぼ平坦であり、高濃度層３２においてはＺ方向に沿った窒素濃度のプロファイルに１つのピークが存在する。このため、低濃度層３１における窒素濃度の最大値と最小値の差は、高濃度層３２における窒素濃度の最大値と最小値の差よりも小さい。

【0022】

図１に示すように、ｐ形ピラー２４においては、複数のｐ形層３３がＺ方向に沿って配列されている。各ｐ形層３３は、Ｚ方向において隣り合う１つの低濃度層３１及び１つの高濃度層３２からなる組に対応している。ｐ形層３３の不純物濃度の平均値は、ｎ形ピラー２３の低濃度層３１の不純物濃度の平均値よりも高く、ｎ形ピラー２３の高濃度層３２の不純物濃度の平均値よりも低い。

【0023】

図２（ｂ）に示すように、各ｐ形層３３においてはＺ方向に沿ったアルミニウム濃度プロファイルに１つのピークが存在する。但し、ｎ形ピラー２３に含有された窒素量とｐ形ピラー２４に含有されたアルミニウム量は略等しいため、各ｐ形層３３におけるアルミニウム濃度のピークはｎ形ピラー２３の高濃度層３２における窒素濃度のピークよりも低い。ｐ形ピラー２４を構成する複数のｐ形層３３において、ピークの形状は互いに類似している。このため、ｐ形ピラー２４のアルミニウム濃度の最大値と最小値の差は、ｎ形ピラー２３の低濃度層３１の窒素濃度の最大値と最小値の差よりも大きく、高濃度層３２の窒素濃度の最大値と最小値の差よりも小さい。

【0024】

なお、各層の不純物濃度の平均値、最大値及び最小値は、例えば、以下の方法によって決定することができる。対象となる層においてＺ方向に沿って等間隔に配列された１０点において不純物濃度を測定し、得られた１０個の測定値の平均値をその層の不純物濃度の「平均値」とし、１０個の測定値の最大値をその層の不純物濃度の「最大値」とし、１０個の測定値の最小値をその層の不純物濃度の「最小値」とする。

【0025】

図１に示すように、ｎ形層２５はｎ形ピラー２３上に配置されている。ｐ形層２６はｐ形ピラー２４上に配置されている。ｐ形のベース層２７はｎ形層２５上及びｐ形層２６上に配置され、ｎ形層２５及びｐ形層２６に接している。ｎ^＋形のソース層２８は、ベース層２７上の一部に配置されている。ソース層２８はベース層２７に接している。ソース層２８は複数設けられており、Ｘ方向に沿って配列されている。各ソース層２８はＹ方向に延びている。ｐ^＋形のコンタクト層２９は、ベース層２７上の他の一部に配置されている。コンタクト層２９はベース層２７及びソース層２８に接している。コンタクト層２９は複数設けられており、Ｘ方向に沿って配列されている。各コンタクト層２９はＹ方向に延びている。

【0026】

ソース電極４０は、ソース層２８上及びコンタクト層２９上に配置され、ソース層２８及びコンタクト層２９に接続されている。ゲート電極５０は、ｎ形層２５の上部内、ベース層２７の内部、及び、ソース層２８の内部に配置されている。換言すれば、ゲート電極５０は、ソース層２８及びベース層２７をＺ方向に貫通し、その下端はｎ形層２５の上部内に位置している。ゲート絶縁膜６０はゲート電極５０を覆っており、ゲート電極５０に接している。ゲート絶縁膜６０は、ｎ形層２５とゲート電極５０との間、ベース層２７とゲート電極５０との間、及び、ソース層２８とゲート電極５０との間に配置されている。

【0027】

但し、ｎ形ピラー２３及びｐ形ピラー２４、ｎ形層２５、ｐ形層２６、ベース層２７、ソース層２８及びコンタクト層２９、並びに、ゲート電極５０及びゲート絶縁膜６０の位置関係は、上述の例には限定されない。これらの位置関係は、ｐ形ピラー２４がソース電極４０に接続され、且つ、ゲート電極５０に閾値よりも高い電位を印加したときに、ベース層２７の一部に反転層が形成され、ソース層２８から反転層を介してｎ形ピラー２３に繋がる電流経路が形成されるような位置関係になっていればよい。

【0028】

次に、本実施形態に係る半導体装置１の製造方法について説明する。
図３（ａ）～（ｄ）及び図４（ａ）～（ｃ）は、本実施形態に係る半導体装置の製造方法を示す工程断面図である。

【0029】

先ず、炭化シリコンからなり、導電形がｎ^＋形の半導体基板を用意する。この半導体基板は完成後の半導体装置１においてドレイン層２１となる部分である。

【0030】

次に、図３（ａ）に示すように、半導体基板の上面を起点して、炭化シリコンからなり導電形がｎ^－形のエピタキシャル層７１をエピタキシャル成長させる。これにより、半導体基板上にエピタキシャル層７１を形成する。エピタキシャル層７１においては、ドナーとなる不純物、例えば、窒素が均一に含有されている。

【0031】

次に、図３（ｂ）に示すように、エピタキシャル層７１の上層部分における部分８１に、アクセプタとなる不純物、例えばアルミニウムをイオン注入する。部分８１はｐ形ピラー２４の下部となる部分である。例えば部分８１は複数設けられており、Ｘ方向に沿って配列されている。各部分８１はＹ方向に延びている。

【0032】

次に、図３（ｃ）に示すように、エピタキシャル層７１の上層部分における部分８２に、ドナーとなる不純物、例えば、窒素をイオン注入する。部分８２は部分８１に接しており、部分８１よりも浅い。部分８２はｎ形ピラー２３の下部となる部分である。例えば部分８２は複数設けられており、Ｘ方向に沿って配列されている。各部分８２はＹ方向に延びている。Ｚ方向において、部分８２の上面は部分８１の上面と略同じ位置にあり、エピタキシャル層７１の上面と一致する。一方、部分８２の下面は部分８１の下面よりも上方にある。なお、図３（ｂ）に示す工程と図３（ｃ）に示す工程の順序は逆でもよい。

【0033】

次に、図３（ｄ）に示すように、エピタキシャル層７１の上面を起点として、炭化シリコンからなり導電形がｎ^－形のエピタキシャル層７２をエピタキシャル成長させる。これにより、エピタキシャル層７１上にエピタキシャル層７２を形成する。エピタキシャル層７２においては、ドナーとなる不純物、例えば、窒素が均一に含有されている。

【0034】

次に、図４（ａ）に示すように、エピタキシャル層７２の部分８３に、アクセプタとなる不純物、例えばアルミニウムをイオン注入する。部分８３は部分８１の直上に位置し、部分８１に接している。次に、エピタキシャル層７２の部分８４に、ドナーとなる不純物、例えば、窒素をイオン注入する。部分８４は部分８２の直上域に位置し、部分８３に接している。また、部分８４は部分８３よりも浅い。このため、部分８４は部分８２から離隔している。Ｚ方向において、部分８４の上面は部分８３の上面と略同じ位置にあり、エピタキシャル層７２の上面と一致する。一方、部分８４の下面は部分８３の下面よりも上方にある。なお、部分８３にアルミニウムを導入する工程と部分８４に窒素を導入する工程の順序は逆でもよい。

【0035】

次に、図４（ｂ）に示すように、エピタキシャル層７２の上面を起点として、炭化シリコンからなり導電形がｎ^－形のエピタキシャル層７３をエピタキシャル成長させる。これにより、エピタキシャル層７２上にエピタキシャル層７３を形成する。エピタキシャル層７３においては、ドナーとなる不純物、例えば、窒素が均一に含有されている。

【0036】

次に、図４（ｃ）に示すように、エピタキシャル層７３の部分８５に、アクセプタとなる不純物、例えばアルミニウムをイオン注入する。部分８５は部分８３の直上に位置し、部分８３に接している。次に、エピタキシャル層７３の部分８６に、ドナーとなる不純物、例えば、窒素をイオン注入する。部分８６は部分８４の直上域に位置し、部分８５に接している。また、部分８６は部分８５よりも浅い。このため、部分８６は部分８４から離隔している。Ｚ方向において、部分８６の上面は部分８５の上面と略同じ位置にあり、エピタキシャル層７３の上面と一致する。一方、部分８６の下面は部分８５の下面よりも上方にある。なお、部分８５にアルミニウムを導入する工程と部分８６に窒素を導入する工程の順序は逆でもよい。

【0037】

以後同様に、上述の炭化シリコンからなり導電形がｎ^－形のエピタキシャル層を形成する工程と、このエピタキシャル層の一部にアクセプタとなる不純物を導入する工程と、このエピタキシャル層の他の一部にドナーとなる不純物を導入する工程とを、任意の回数繰り返してもよい。

【0038】

各部に導入した不純物を活性化させることにより、エピタキシャル層７１における上層部分を除く部分がｎ^－形のドリフト層２２となる。また、部分８１、８３及び８５がそれぞれｐ形層３３となる。Ｚ方向に沿って一列に配列されたｐ形層３３により、ｐ形ピラー２３が形成される。一方、エピタキシャル層７１～７３におけるｐ形ピラー２３の間に位置する部分がｎ形ピラー２３となる。ｎ形ピラー２３のうち、部分８２、８４及び８６がそれぞれ高濃度層３２となり、それ以外の部分が低濃度層３１となる。

【0039】

次に、図１に示すように、エピタキシャル層７２の部分８６上にｎ形層２５を形成すると共に、部分８５上にｐ形層２６を形成する。次に、ｎ形層２５上及びｐ形層２６上にｐ形のベース層２７を形成する。次に、ベース層２７上にｎ^＋形のソース層２８を形成すると共に、ｐ^＋形のコンタクト層２９を形成する。このようにして、半導体部分２０が形成される。

【0040】

次に、半導体部分２０の上面にトレンチ９０を形成する。例えば、トレンチ９０はｎ形ピラー２３の直上域に形成し、その下端はｎ形層２５内に到達させる。次に、トレンチ９０の内面にゲート絶縁膜６０を形成する。次に、トレンチ９０内であってゲート絶縁膜６０の内面上にゲート電極５０を形成する。ゲート電極５０はゲート絶縁膜６０を介してｎ形層２５、ベース層２７及びソース層２８に対向する。

【0041】

次に、半導体基板（ドレイン層２１）の下面上にドレイン電極１０を形成すると共に、ソース層２８上及びコンタクト層２９上にソース電極４０を形成する。ドレイン電極１０はドレイン層２１に接続され、ドレイン層２１を介してドリフト層２２、ｎ形ピラー２３及びｎ形層２５に接続される。ソース電極４０はソース層２８及びコンタクト層２９に接続され、コンタクト層２９を介してベース層２７、ｐ形層２６及びｐ形ピラー２４に接続される。このようにして、本実施形態に係る半導体装置１が製造される。

【0042】

次に、本実施形態の作用効果について説明する。
本実施形態に係る半導体装置１においては、半導体部分２０が炭化シリコンにより形成されているため、シリコンにより形成されている場合と比較して、オフ状態においてより強い電界に耐えることができる。このため、所定の耐圧を確保しつつ、オン抵抗を低減できる。また、半導体装置１はスーパージャンクション構造を採用しているため、オフ状態においてｎ形ピラー２３とｐ形ピラー２４との界面から発生した空乏層がＸ方向に拡がり一体化し、ＳＪ構造体３０の略全体が空乏化する。これにより、より高い耐圧を実現できる。

【0043】

そして、半導体装置１においては、ｎ形ピラー２３に低濃度層３１と高濃度層３２が設けられているため、ターンオフ時の空乏層の結合が緩やかである。すなわち、空乏層は高濃度層３２よりも低濃度層３１において拡がりやすいため、ｎ形ピラー２３のＸ方向両側から拡がってきた空乏層同士は、先に低濃度層３１において接触し、その後、高濃度層３２において接触する。これにより、空乏層同士を同時に接触させる場合と比較して、ターンオフ時にドレイン電極１０とソース電極４０との間の容量変化が緩やかになり、出力電流のリンギングが抑制される。この結果、リンギングの収束に要する時間が短くなり、半導体装置１のスイッチング速度が向上する。

【0044】

一方、ｐ形ピラー２４においては、ｎ形ピラー２３と比較して、Ｚ方向に沿った不純物濃度のプロファイルが均一である。これにより、ターンオフ時にｐ形ピラー２４内において、空乏化されていないＺ方向に延びる領域を長時間維持し、電子よりも移動度が低い正孔の排出経路を確保することができる。これによっても、半導体装置１のスイッチング速度が向上する。

【0045】

また、半導体装置１においては、半導体材料として炭化シリコンを用いているため、不純物のイオン注入時及び活性化時に、不純物が拡散しにくい。このため、図３（ａ）～図４（ｃ）に示す工程により、不純物濃度の分布が比較的均一なｐ形ピラー２４を形成しつつ、ｎ形ピラー２３において、低濃度層３１と高濃度層３２を容易に作り分けることができる。これにより、工程数の増加を抑えつつ、半導体装置１を製造することができる。

【0046】

更に、本実施形態においては、高濃度層３２及びｐ形層３３をイオン注入によって形成しているため、エピタキシャル成長によって形成する場合と比較して、不純物の導入量を精度よく制御することができる。

【0047】

更にまた、同じ加速電圧でイオン注入を行う場合、アルミニウムは窒素よりも深く注入される。このため、相対的に深いｐ形層３３と相対的に浅い高濃度層３２を同じ加速電圧のイオン注入によって形成することができる。換言すれば、本実施形態においては、Ｚ方向に隣り合う高濃度層３２同士を接触させる必要がないため、使用するイオン注入装置の性能に応じてｐ形層３３をできるだけ厚く形成することができ、イオン注入の回数を減らすことができる。この結果、半導体装置１の製造コストを低減できる。

【0048】

＜第１の実施形態の第１の変形例＞
図５は、本変形例に係る半導体装置を示す断面図である。
図５に示すように、本変形例に係る半導体装置１ａは、第１の実施形態に係る半導体装置１（図１参照）と比較して、ｎ形ピラー２３の上部と下部のみに高濃度層３２が設けられており、Ｚ方向中央部には高濃度層３２が設けられていない点が異なっている。

【0049】

なお、ｎ形ピラー２３における高濃度層３２でない部分は、低濃度層３１となっている。本変形例においても、ｎ形ピラー２３の不純物量とｐ形ピラー２４の不純物量とは略等しくなっている。後述する他の変形例についても同様である。本変形例における上記以外の構成、製造方法及び作用効果は、第１の実施形態と同様である。

【0050】

＜第１の実施形態の第２の変形例＞
図６は、本変形例に係る半導体装置を示す断面図である。
図６に示すように、本変形例に係る半導体装置１ｂは、第１の実施形態に係る半導体装置１（図１参照）と比較して、ｎ形ピラー２３の上部のみに高濃度層３２が設けられている点が異なっている。本変形例における上記以外の構成、製造方法及び作用効果は、第１の実施形態と同様である。

【0051】

＜第１の実施形態の第３の変形例＞
図７は、本変形例に係る半導体装置を示す断面図である。
図７に示すように、本変形例に係る半導体装置１ｃは、第１の実施形態に係る半導体装置１（図１参照）と比較して、ｎ形ピラー２３のＺ方向中央部のみに高濃度層３２が設けられている点が異なっている。本変形例における上記以外の構成、製造方法及び作用効果は、第１の実施形態と同様である。

【0052】

＜第１の実施形態の第４の変形例＞
図８は、本変形例に係る半導体装置を示す断面図である。
図８に示すように、本変形例に係る半導体装置１ｄは、第１の実施形態に係る半導体装置１（図１参照）と比較して、ｎ形ピラー２３の下部のみに高濃度層３２が設けられている点が異なっている。本変形例における上記以外の構成、製造方法及び作用効果は、第１の実施形態と同様である。

【0053】

＜第２の実施形態＞
図９は、本実施形態に係る半導体装置を示す断面図である。
図１０（ａ）は、横軸に窒素濃度をとり縦軸に図９に示す線Ｃに沿った位置をとってｎ形ピラーの窒素濃度プロファイルを示すグラフであり、図１０（ｂ）は、横軸にアルミニウム濃度をとり縦軸に図９に示す線Ｄに沿った位置をとってｐ形ピラーのアルミニウム濃度プロファイルを示すグラフである。
なお、以下の説明において、第１の実施形態と同様な部分については、適宜説明を省略する。

【0054】

図９に示すように、本実施形態に係る半導体装置２は、第１の実施形態に係る半導体装置１（図１参照）と比較して、各ｐ形ピラー２４に複数のｐ形層３３が設けられておらず、連続的に形成されている点が異なっている。このため、図１０（ｂ）に示すように、半導体装置２のｐ形ピラー２４におけるＺ方向に沿ったアルミニウム濃度のプロファイルは、略均一である。

【0055】

一方、図９に示すように、半導体装置２の各ｎ形ピラー２３においては、第１の実施形態と同様に、低濃度層３１と高濃度層３２がＺ方向に沿って交互に配列されている。このため、図１０（ａ）に示すように、半導体装置２のｎ形ピラー２３におけるＺ方向に沿った窒素濃度のプロファイルは、低濃度層３１においてはｐ形ピラー２４と同様に均一であり、高濃度層３２においてはピークがあり不均一である。

【0056】

次に、本実施形態に係る半導体装置２の製造方法について説明する。
図１１（ａ）～（ｄ）及び図１２（ａ）～（ｃ）は、本実施形態に係る半導体装置の製造方法を示す工程断面図である。

【0057】

先ず、第１の実施形態と同様に、炭化シリコンからなり、導電形がｎ^＋形の半導体基板を用意する。
次に、図１１（ａ）に示すように、半導体基板上に炭化シリコンからなり導電形がｎ^－形のエピタキシャル層７１を形成する。エピタキシャル層７１においては、ドナーとなる不純物、例えば、窒素が均一に含有されている。後述するエピタキシャル層７２及び７３についても同様である。

【0058】

次に、図１１（ｂ）に示すように、エピタキシャル層７１の上層部分８７に窒素をイオン注入する。
次に、図１１（ｃ）に示すように、エピタキシャル層７１上に炭化シリコンからなり導電形がｎ^－形のエピタキシャル層７２を形成する。
次に、図１１（ｄ）に示すように、エピタキシャル層７２の上層部分８８に窒素をイオン注入する。

【0059】

次に、図１２（ａ）に示すように、エピタキシャル層７２上に炭化シリコンからなり導電形がｎ^－形のエピタキシャル層７３を形成する。次に、エピタキシャル層７３の上層部分８９に窒素をイオン注入する。

【0060】

以後同様に、上述の炭化シリコンからなり導電形がｎ^－形のエピタキシャル層を形成する工程と、このエピタキシャル層の上層部分にドナーとなる不純物を導入する工程とを、任意の回数繰り返してもよい。

【0061】

次に、図１２（ｂ）に示すように、エピタキシャル層７１～７３に穴７４を形成する。穴７４には、エピタキシャル層７３及び７２を貫通させ、エピタキシャル層７１の内部に到達させる。

【0062】

次に、図１２（ｃ）に示すように、穴７４内に、炭化シリコンからなり導電形がｐ形のエピタキシャル層７５を成長させる。エピタキシャル層７５においては、アクセプタとなる不純物、例えば、アルミニウムが均一に含有されている。

【0063】

各部に導入した不純物を活性化させることにより、エピタキシャル層７５がｐ形ピラー２４となる。また、エピタキシャル層７１～７３におけるｐ形ピラー２４の間に位置する部分が、ｎ形ピラー２３となる。ｎ形ピラー２３のうち、上層部分８７～８９はそれぞれ高濃度層３２となり、それ以外の部分が低濃度層３１となる。以後の工程は、第１の実施形態と同様である。

【0064】

本実施形態によれば、第１の実施形態と比較して、ｐ形ピラー２４の不純物濃度をより均一にすることができる。これにより、ターンオフ時の正孔の排出経路をより確実に確保することができる。本実施形態における上記以外の構成、製造方法及び作用効果は、第１の実施形態と同様である。

【0065】

以上説明した実施形態及びその変形例によれば、スイッチング速度を向上可能な半導体装置及びその製造方法を実現することができる。

【0066】

以上、本発明のいくつかの実施形態及びその変形例を説明したが、これらの実施形態及びその変形例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態及びその変形例は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。また、前述の実施形態及びその変形例は、相互に組み合わせて実施することもできる。

【符号の説明】

【0067】

１、１ａ、１ｂ、１ｃ、１ｄ、２：半導体装置
１０：ドレイン電極
２０：半導体部分
２１：ドレイン層
２２：ドリフト層
２３：ｎ形ピラー
２４：ｐ形ピラー
２５：ｎ形層
２６：ｐ形層
２７：ベース層
２８：ソース層
２９：コンタクト層
３０：スーパージャンクション（ＳＪ）構造体
３１：低濃度層
３２：高濃度層
３３：ｐ形層
４０：ソース電極
５０：ゲート電極
６０：ゲート絶縁膜
７１、７２、７３：エピタキシャル層
７４：穴
７５：エピタキシャル層
８１、８２、８３、８４、８５、８６：部分
８７、８８、８９：上層部分
９０：トレンチ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】