特開 2023-137063 集積回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023137063

(43)【公開日】2023-09-29

(54)【発明の名称】集積回路

(51)【国際特許分類】

   H03M 1/08 20060101AFI20230922BHJP

   H03M 1/12 20060101ALI20230922BHJP

【ＦＩ】

H03M1/08 A

H03M1/12 C

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2022043064

(22)【出願日】2022-03-17

(71)【出願人】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(71)【出願人】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】110002907

【氏名又は名称】弁理士法人イトーシン国際特許事務所

(72)【発明者】

【氏名】下條 義満

【テーマコード（参考）】

5J022

【Ｆターム（参考）】

5J022AA01

5J022BA02

5J022CA10

5J022CE01

(57)【要約】

【課題】 ＡＤ変換効率の精度が高い集積回路１を提供する。
【解決手段】実施形態の集積回路１は、第１のＡＤ変換回路１０Ａと第２のＡＤ変換回路１０Ｂとを含む複数のＡＤ変換回路１０と、前記第２のＡＤ変換回路１０Ｂのサンプリング処理Ｓ２によって発生するノイズの影響を、前記第１のＡＤ変換回路１０Ａが受けないように、前記第２のＡＤ変換回路１０Ｂのサンプリング処理Ｓ３は、開始タイミングを通常の開始タイミングよりも遅くするが、サンプリング時間を短くすることによって、前記第２のＡＤ変換回路１０Ｂのサンプリング処理Ｓ３の終了タイミングは、通常のサンプリング処理を行った場合の終了タイミングと同じになるように制御する制御回路と、を具備する。
【選択図】図４

【特許請求の範囲】

【請求項1】

第１のＡＤ変換回路と第２のＡＤ変換回路とを含む複数のＡＤ変換回路と、
前記第２のＡＤ変換回路のサンプリング処理によって発生するノイズの影響を、前記第１のＡＤ変換回路が受けないように、前記第２のＡＤ変換回路のサンプリング処理は、開始タイミングを通常の開始タイミングよりも、サンプリング処理開始待機時間、遅くするが、サンプリング時間を短くすることによって、前記第２のＡＤ変換回路のサンプリング処理の終了タイミングは、通常のサンプリング処理を行った場合の終了タイミングと同じに制御する制御回路と、を具備することを特徴とする集積回路。

【請求項2】

前記制御回路は、前記第１のＡＤ変換回路のサンプリング処理の終了期間および変換処理の終了期間と、前記第２のＡＤ変換回路のサンプリング処理の開始期間とが、重畳しないように制御することを特徴とする請求項１に記載の集積回路。

【請求項3】

第１のＡＤ変換回路と第２のＡＤ変換回路とを含む複数のＡＤ変換回路と、
前記第２のＡＤ変換回路の変換処理によって発生するノイズの影響を前記第１のＡＤ変換回路が受けないように、前記第２のＡＤ変換回路の変換処理の開始タイミングを、通常タイミングよりも変換処理開始待機時間、遅くする制御する制御回路と、を具備することを特徴とする集積回路。

【請求項4】

前記制御回路は、前記第１のＡＤ変換回路のサンプリング処理終了期間および変換処理の終了期間と、前記第２のＡＤ変換回路の変換処理の開始期間とが、重畳しないように制御することを特徴とする請求項３に記載の集積回路。

【請求項5】

第１のＡＤ変換回路と第２のＡＤ変換回路とを含む複数のＡＤ変換回路と、
前記第２のＡＤ変換回路のサンプリング処理によって発生するノイズの影響を、前記第１のＡＤ変換回路が受けないように、前記第２のＡＤ変換回路のサンプリング処理は、開始タイミングを通常の開始タイミングよりもサンプリング処理開始待機時間、遅くするが、サンプリング時間を短くすることによって、前記第２のＡＤ変換回路のサンプリング処理の終了タイミングは、通常のサンプリング処理を行った場合の終了タイミングと同じに制御するとともに、
前記第２のＡＤ変換回路の変換処理によって発生するノイズの影響を前記第１のＡＤ変換回路が受けないように、前記第２のＡＤ変換回路の変換処理の開始タイミングを、通常タイミングよりも変換処理開始待機時間、遅くする制御する制御回路と、を具備することを特徴とする集積回路。

【請求項6】

前記制御回路は、前記第１のＡＤ変換回路のサンプリング処理の終了期間および変換処理開始期間が、前記第２のＡＤ変換回路のサンプリング処理の開始期間および変換処理の開始期間と、重畳しないように制御することを特徴とする請求項５に記載の集積回路。

【請求項7】

前記サンプリング処理開始待機時間、前記変換処理開始待機時間、前記サンプリング処理の開始期間、前記サンプリング処理の終了期間、前記変換処理の開始期間、および、前記変換処理の終了期間は、ＡＤ変換精度の仕様に応じて設定されることを特徴とする請求項２、請求項４、または、請求項５のいずれか１項に記載の集積回路。

【請求項8】

前記制御回路は、前記複数のＡＤ変換回路のうち、精度低下を許容する複数のＡＤ変換回路と精度低下を許容しない複数の重要なＡＤ変換回路とを指定して、前記重要なＡＤ変換回路の精度を優先的に確保することを特徴とする請求項７に記載の集積回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、複数のＡＤ変換回路を有する集積回路に関する。

【背景技術】

【0002】

ＡＤ変換回路の処理は、サンプリング処理と変換処理の２つに処理に分けることができる。サンプリング処理では、変換トリガを受信すると、入力されたアナログ信号の内部のキャパシタへの充電が開始され、所定のサンプリング時間が経過すると、アナログ信号がキャパシタにホールドされる。変換処理では、ホールドされた入力信号が、逐次比較等の方法により、デジタル値に変換される。

【0003】

ＡＤ変換回路は、サンプリング処理の始めの期間（以降、サンプリング処理の開始期間）、および、変換処理の始めの期間（以降、変換処理の開始期間）、に大きなノイズを発生する場合がある。また、ＡＤ変換回路は、サンプリング処理の終わりの期間（以降、サンプリング処理の終了期間）、および、デジタル信号への変換処理の終わりの期間（以降、変換処理の終了期間）に、最もノイズの影響を受けやすい。

【0004】

複数のＡＤ変換回路を有する集積回路では、例えば、第１のＡＤ変換回路のサンプリング処理の終了期間に、第２のＡＤ変換回路がサンプリングを開始すると、第２のＡＤ変換回路が発生するノイズの影響をうけて、第１のＡＤ変換回路のＡＤ変換の精度が低下することがある。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２０１１－１５５３６９号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

本発明が解決しようとする課題は、ＡＤ変換の精度が高い集積回路を提供することである。

【図面の簡単な説明】

【0007】

【図1】実施形態の集積回路の構成図である。

【図2】ＡＤ変換回路のノイズを発生する期間およびノイズの影響を受けやすい期間を示す図である。

【図3】従来の集積回路の複数のＡＤ変換回路の動作を説明する図である。

【図4】第１実施形態の集積回路の複数のＡＤ変換回路の動作を説明する図である。

【図5】ＡＤ変換回路のキャパシタの充電量の変化を示す図である。

【図6】第１実施形態の集積回路のＡＤ変換回路の動作を説明する図である。

【図7】第２実施形態の集積回路のＡＤ変換回路の動作を説明する図である。

【図8】ＡＤ変換回路のキャパシタの充電量の変化を示す図である。

【図9】第２実施形態の集積回路のＡＤ変換回路の動作を説明する図である。

【図10】第３実施形態の集積回路の複数のＡＤ変換回路の動作を説明する図である。

【発明を実施するための形態】

【0008】

本実施形態の集積回路は、第１のＡＤ変換回路と第２のＡＤ変換回路とを含む複数のＡＤ変換回路と、前記第２のＡＤ変換回路のサンプリング処理によって発生するノイズの影響を、前記第１のＡＤ変換回路が受けないように、前記第２のＡＤ変換回路のサンプリング処理は、開始タイミングを通常の開始タイミングよりも遅くするが、サンプリング時間を短くすることによって、前記第２のＡＤ変換回路のサンプリング処理の終了タイミングは、通常のサンプリング処理を行った場合の終了タイミングと同じに制御する制御回路と、を具備する。

【0009】

＜第１実施形態＞
以下、図面を参照して第１実施形態の集積回路１について詳細に説明する。

【0010】

実施形態に基づく図面は、模式的であり、各処理の相対的な時間表示などは、現実のものとは異なる。

【0011】

図１に示すように実施形態の集積回路１は、第１のＡＤ変換回路１０Ａと第２のＡＤ変換回路１０Ｂを含む複数のＡＤ変換回路（変換チャンネル）１０Ａ～１０Ｄと、ＣＰＵ３０と、制御部（コントローラ）２０と、を有する。集積回路１は、例えば、マイクロコンピュータである。制御回路である制御部２０は、ＡＤ変換回路１０Ａ－１０Ｄの動作を制御する。以下、複数のＡＤ変換回路１０Ａ～１０Ｄのそれぞれを、ＡＤ変換回路１０という。ＡＤ変換回路１０の数は、例えば２以上６４以下である。

【0012】

図２に示すように、ＡＤ変換回路１０は、変換トリガを受信すると、アナログ信号のサンプリング処理Ｓ（アナログ処理）、すなわち、キャパシタへの充電を開始する。すでに説明したように、サンプリング処理Ｓの開始期間である第１の期間Ｎ１に、アナログ信号の入力線をキャパシタに接続するときのスイッチの開動作によって大きなノイズが発生することがある。ノイズは、徐々に減少し第１の期間Ｎ１が経過すると無視できるレベルまで減少する。第１の期間Ｎ１は、例えば、サンプリング処理Ｓの時間の１０％以上３０％以下の期間である。

【0013】

一方、サンプリング処理Ｓの終了期間である、キャパシタに電荷が蓄積された第２の期間Ｗ１に、ノイズの影響を受けると、キャパシタに蓄積された電荷量が入力されているアナログ信号を正確に反映できないため、最終的に変換精度が大きく劣化するおそれがある。第２の期間Ｗ１は、例えば、サンプリング処理Ｓの時間の１０％以上３０％以下の期間である。

【0014】

すなわち、ＡＤ変換回路１０は、サンプリング処理Ｓの開始期間の第１の期間Ｎ１はノイズを発生しやすく、サンプリング処理Ｓの終了期間の第２の期間Ｗ１はノイズの影響を受けやすい。

【0015】

また、ＡＤ変換回路１０は、変換処理Ｃ（デジタル処理）の開始期間である第３の期間Ｎ２に、逐次変換処理の上位ビットを決定する動作によって大きなノイズが発生することがある。ノイズは徐々に減少し第３の期間Ｎ２が経過すると無視出来るレベルまで減少する。第３の期間Ｎ２は、例えば、変換処理Ｃの時間の１０％以上３０％以下の期間である。

【0016】

一方、ＡＤ変換回路１０は、変換処理Ｃの終了期間である第４の期間Ｗ２に、ノイズの影響を受けると、逐次変換処理において下位ビットを正確に決定できないため、最終的に変換精度が大きく劣化するおそれがある。第４の期間Ｗ２は、例えば、変換処理Ｃの時間の１０％以上３０％以下の期間である。

【0017】

すなわち、ＡＤ変換回路１０は、変換処理Ｃの開始期間の第３の期間Ｎ２はノイズを発生しやすく、変換処理Ｃの終了期間の第４の期間Ｗ２はノイズの影響を受けやすい。

【0018】

ただし、以下に説明する本実施形態の集積回路１では、サンプリング処理Ｓによって発生するノイズの影響が顕著で、変換処理Ｃによって発生するノイズの影響は無視できる。

【0019】

図３（Ａ）に示すように、第１のＡＤ変換回路１０Ａのサンプリング処理Ｓ１の終了期間Ｗ１に、第２のＡＤ変換回路１０Ｂがサンプリング処理Ｓ２を開始すると、第１のＡＤ変換回路１０Ａは、第２のＡＤ変換回路１０Ｂが開始期間Ｎ１に発生したノイズの影響を受けて変換精度が劣化することがある。

【0020】

これに対して、図３（Ｂ）に示す従来の集積回路１０１では、制御部２０は、変換精度の劣化を防止するために、第２のＡＤ変換回路１０Ｂのサンプリング処理Ｓ２の開始を、サンプリング開始待機時間ＴＷＳ（以下、「Ｓ待機時間ＴＷＳ」という。）、遅らせる。Ｓ待機時間ＴＷＳは、第２のＡＤ変換回路１０Ｂの開始が第１のＡＤ変換回路１０Ａの第２の期間Ｗ１の終了よりも後になる時間以上である。

【0021】

しかし、上記の従来の制御方法（Ｂ）では、第２のＡＤ変換回路１０Ｂはサンプリング処理Ｓ２の開始を遅らせるために、サンプリング処理Ｓ２の終了、すなわち、入力信号をホールドするタイミングが通常のタイミングよりも遅れてしまう。

【0022】

例えば、時間的に変化するアナログ信号を一定周期で継続的にデジタル化する集積回路では、入力信号をホールドするタイミングの時間的な変動も精度低下の大きな原因となる。

【0023】

これに対して、図４に示す、本実施形態の集積回路１では、制御部２０は、第１のＡＤ変換回路１０Ａのサンプリング終了期間Ｗ１に、（Ａ）第２のＡＤ変換回路１０Ｂのサンプリング開始期間Ｎ１が重なる場合に、（Ｂ）第２のＡＤ変換回路１０Ｂのサンプリング処理Ｓ３の開始を、Ｓ待機期間ＴＷＳ、遅らせるだけでなく、サンプリング処理Ｓ３の時間を、Ｓ待機期間ＴＷＳ、短くし、入力信号をホールドするタイミングを通常のタイミングと同じになるように制御する。

【0024】

図５に示すように、キャパシタの充電量は、サンプリング初期は急激に上昇するが、サンプリング終了期間の変化は小さい。このため、サンプリング時間を短くしてもＡＤ変換精度は大きくは低下しない。

【0025】

なお、サンプリング時間を過度に短くするとＡＤ変換の精度が低下する。そのため、サンプリング処理時間の最小値（Ｓ待機期間ＴＷＳの最大値）は、ＡＤ変換の精度要求を満たす範囲で決定される。

【0026】

以上の説明のように、本実施形態の集積回路１では、制御部２０は、第２のＡＤ変換回路１０Ｂのサンプリング処理Ｓ２によって発生するノイズの影響を、第１のＡＤ変換回路１０Ａが受けないように、第２のＡＤ変換回路１０Ａのサンプリング処理Ｓ２は、開始タイミングを通常の開始タイミングよりも、Ｓ待機時間ＴＷＳ、遅くする、しかし、制御部２０は、サンプリング時間を短くすることによって、第２のＡＤ変換回路１０Ｂのサンプリング処理の終了タイミングは、通常のサンプリング処理を行った場合の終了タイミングと同じになるように制御する。

【0027】

図６に示すように、制御部２０は、あるＡＤ変換回路１０がサンプリング処理を開始すると、他のＡＤ変換回路がサンプリング処理において発生するノイズの影響を受けないように、サンプリング処理開始禁止期間（以下「Ｓ禁止期間」という。）ＴＳＷ１、ＴＳＷ２を設定する。ＡＤ変換回路１０以外の全てのＡＤ変換回路は、変換トリガを受信しても、Ｓ禁止期間ＴＳＷ１、ＴＳＷ２にはサンプリング処理を開始しないで、Ｓ待機時間ＴＷＳ待機する。

【0028】

Ｓ禁止期間ＴＳＷ１は、サンプリング処理Ｓの終了期間の第２の期間Ｗ１に対応している。Ｓ禁止期間ＴＳＷ２は、変換処理Ｃの終了期間の第４の期間Ｗ２に対応している。

【0029】

Ｓ禁止期間ＴＳＷ１は、サンプリング処理終了時（データホールド時）を終時間とし、例えば、第１の期間Ｎ１と第２の期間時間Ｗ１との合計時間によって決定される。

【0030】

Ｓ禁止期間ＴＳＷ２は、変換処理終了時を終時間とし、例えば、第３の期間Ｎ２と第４の期間時間Ｗ２との合計時間である。Ｓ禁止期間ＴＳＷ１、ＴＳＷ２の長さは、第３の期間Ｎ２と第４の期間時間Ｗ２との合計時間を基準に、集積回路の使用環境に応じて変更できるように、制御レジスタに設定されている。

【0031】

集積回路１は、サンプリング処理Ｓによって発生するノイズの影響をうけないため、高い変換精度を実現できる。集積回路１は、特に、時間的に変化するアナログ信号を一定周期で継続的にデジタル化する場合であっても、高い変換精度を実現できる。

【0032】

＜第２実施形態＞
第２実施形態の集積回路１Ａは、集積回路１と類似し同じ効果を有するため、同じ機能の構成要素には同じ符号を付し、説明は省略する。集積回路１Ａでは、変換処理Ｃによって発生するノイズの影響が顕著で、サンプリング処理Ｓによって発生するノイズの影響は無視できる。

【0033】

図７に示すように、集積回路１Ａでは、制御部２０は、ＡＤ変換回路１０の変換処理Ｃによって発生するノイズの影響を他のＡＤ変換回路が受けないように、ＡＤ変換回路１０の変換処理Ｃの開始タイミングを、通常タイミングよりも、変換処置開始待機時間ＴＷＣ（以下、「Ｃ待機時間ＴＷＣ」という。）遅くなるように制御する。変換処理を介したＡＤ変換回路１０以外の全てのＡＤ変換回路は、データホールドが完了しても、Ｃ禁止期間ＴＳＷ１、ＴＳＷ２には変換処理を開始しないで、Ｃ待機時間ＴＷＣ待機する。

【0034】

図８に示すように、ＡＤ変換回路１０のキャパシタの充電量は、ホールド後は、リークなどの原因によって徐々に減少するため、ＡＤ変換精度が劣化する。Ｃ待機時間ＴＷＣは、ＡＤ変換精度の要求を満たす範囲で決定される。

【0035】

図９に示すように、制御部２０は、あるＡＤ変換回路１０が、他のＡＤ変換回路が変換処理において発生するノイズの影響を受けないように、変換処理開始禁止期間（以下、「Ｃ禁止期間」という。）ＴＣＷ１、ＴＣＷ２を設定する。

【0036】

Ｃ禁止期間ＴＣＷ１は、サンプリング処理Ｓの終了期間の第２の期間Ｗ１に対応している。Ｃ禁止期間ＴＣＷ２は、変換処理Ｃの終了期間の第４の期間Ｗ２に対応している。

【0037】

Ｃ禁止期間ＴＣＷ１は、サンプリング処理終了時（データホールド時）を終時間とし、例えば、第３の期間Ｗ１と変換処理時間との合計時間である。Ｃ禁止期間ＴＣＷ２は、返還処理終了時を終時間とし、例えば、変換処理時間である。

【0038】

Ｃ禁止期間ＴＣＷ１、ＴＣＷ２の長さは、上記時間を基準に集積回路の使用環境に応じて制御レジスタに設定されている値を変更できる。

【0039】

集積回路１は、変換処理によって発生するノイズの影響を受けないため、高い変換精度を実現できる。

【0040】

＜第３実施形態＞
第３実施形態の集積回路１Ｂは、集積回路１、１Ａと類似し同じ効果を有するため、同じ機能の構成要素には同じ符号を付し、説明は省略する。集積回路１Ｂでは、制御部２０は、変換処理によって発生するノイズの影響、および、サンプリング処理によって発生するノイズの影響を考慮した制御を行う。

【0041】

図１０に示すように、集積回路１Ｂでは、第１のＡＤ変換回路１０Ａのサンプリング処理Ｓ１の開始の変換トリガが発生すると、第１のＡＤ変換回路１０Ａがサンプリング処理Ｓ１を開始できるかどうかを制御部２０は判定する。具体的には、サンプリング処理Ｓ１の開始期間Ｎ１が、他のＡＤ変換回路(第２のＡＤ変換回路１０Ｂ)のＳ禁止期間ＴＳＷ１およびＴＳＷ２と重なっていないかを、制御部２０は判定する。

【0042】

図１０に示す例では、第１のＡＤ変換回路１０Ａのサンプリング処理Ｓ１の開始期間Ｎ１は、Ｓ禁止期間ＴＳＷ１およびＴＳＷ２と重なっていないため、第１のＡＤ変換回路１０Ａは、Ｓ待機時間なしでサンプリング処理を開始する。

【0043】

次に、第２のＡＤ変換回路１０Ｂの変換トリガが発生する。制御部２０は、第２のＡＤ変換回路１０Ｂがサンプリング処理Ｓ３を開始できるか判定する。具体的には、第２のＡＤ変換回路１０Ｂのサンプリング処理Ｓ３の開始期間（Ｎ１）が、他のＡＤ変換回路(第１のＡＤ変換回路１０Ａ)のＳ禁止期間ＴＳＷ１およびＴＳＷ２とタイミングが重なっていないかを制御部２０は判定する。

【0044】

図１０では、第２のＡＤ変換回路１０Ｂのサンプリング処理Ｓ３の開始期間Ｎ１が、第１のＡＤ変換回路１０ＢのＳ禁止期間ＴＳＷ１と重なっている。このため、制御部２０は、第２のＡＤ変換回路１０Ｂのサンプリング処理Ｓ３の開始を第１のＡＤ変換回路１０ＡのＳ禁止期間ＴＳＷ１の後まで、Ｓ待機時間ＴＷＳ保留する。このように、制御部２０は、第２のＡＤ変換回路１０Ｂの開始期間Ｎ１が、他のＡＤ変換回路のＴＳＷ１、ＴＳＷ２と重なっていない状態まで遅延させ、第２のＡＤ変換回路１０Ｂのサンプリング処理を開始する。

【0045】

さらに、制御部２０は、サンプリング処理Ｓ３の終了タイミング（入力信号のホールドタイミング）は、変化しないように、第２のＡＤ変換回路１０Ｂのサンプリング処理Ｓ３の時間を短く制御する。

【0046】

第１のＡＤ変換回路１０Ａのサンプリング処理Ｓ１終了後、第１のＡＤ変換回路１０Ａが、変換処理Ｃ１を開始できるかどうかを、制御部２０は判定する。具体的には、第１のＡＤ変換回路１０ＡのＣ開始期間Ｎ２が他のチャネル(第２のＡＤ変換回路１０Ｂ)のＣ禁止期間ＴＣＷ１およびＴＣＷ２と重なっていないかを制御部２０は判定する。図１０では第１のＡＤ変換回路１０ＡのＣ開始期間Ｎ２は、第２のＡＤ変換回路１０ＢのＣ禁止期間ＴＣＷ１と重なっている。このため、制御部２０は、第１のＡＤ変換回路１０Ａの変換処理の開始を、Ｃ禁止期間ＴＣＷ１の終了後、かつ、Ｃ禁止期間ＴＣＷ２の開始前まで、Ｃ待機時間ＴＷＣ遅延するように制御する。このように、第１のＡＤ変換回路１０Ａは、他のＡＤ変換回路のＣ禁止期間ＴＣＷ１、ＴＣＷ２とも重なっていない時間まで遅延してから、変換処理を開始する。

【0047】

第２のＡＤ変換回路１０ＢのサンプリングＳ３処理終了後、第２のＡＤ変換回路１０Ｂが、変換処理Ｃ２を開始できるかどうかを、制御部２０は判定する。具体的には、第２のＡＤ変換回路１０Ｂの変換処理開始期間Ｎ２が他のＡＤ変換回路(第１のＡＤ変換回路１０Ａ)のＣ禁止期間ＴＣＷ１およびＴＣＷ２と重なっていないかを制御部２０は確認する。図１０では、両者は、重なっていないため、第２のＡＤ変換回路１０Ｂは即座に変換処理Ｃ２を開始する。

【0048】

以上のように、本実施形態の集積回路１Ｂは、変換トリガの入力から入力信号をホールドする（サンプリング処理完了）までの時間を変化させることなく、ＡＤ変換回路のノイズを発生しやすい期間が、他のＡＤ変換回路のノイズの影響を受けやすい期間と重畳することを回避することができる。このため、集積回路１Ｂは、変換結果の精度劣化を防ぐことができる。集積回路１Ｂは、特に、時間的に変化するアナログ信号を一定周期で継続的にデジタル化する場合であっても、高い変換精度を実現できる。

【0049】

具体的には、それぞれのＡＤ変換回路１０は、Ｓ禁止期間ＴＳＷ１、ＴＳＷ２、および、Ｃ禁止期間ＴＣＷ１、ＴＣＷ２のデータ信号として出力する。制御部２０の統合ブロックは、複数のＡＤ変換回路１０のＳ禁止期間ＴＳＷ１、ＴＳＷ２、および、Ｃ禁止期間ＴＣＷ１、ＴＣＷ２についてそれぞれ論理和を算出し、統合されたＳ禁止期間、および統合されたＣ禁止期間の信号を作成して、それぞれのＡＤ変換回路１０に制御信号として送信する。

【0050】

なお、例えば、それぞれのＡＤ変換回路１０がＳ禁止期間ＴＳＷ１、ＴＳＷ２の論理和、および、Ｃ禁止期間ＴＣＷ１、ＴＣＷ２の論理和を算出から制御部２０に出力し、制御部２０の統合ブロックにて複数のＡＤ変換回路１０のＳ禁止期間、Ｃ禁止期間の統合を行ってもよい。または、それぞれのＡＤ変換回路１０が、サンプリング処理の開始タイミングおよび変換処理の開始タイミングを出力し、制御部２０が、統合ブロックの内部でＳ禁止期間、Ｃ禁止期間間を示す信号を生成し、統合してもよい。

【0051】

同時に動作するＡＤ変換回路１０の数が多い場合、Ｓ待機時間、Ｃ待機時間を調整しても、第１の期間Ｎ１、第３の期間Ｎ２と、第２の期間Ｗ１、第４の期間Ｗ２との重畳を回避できない場合も考えられる。

【0052】

かかる場合には、例えば、制御レジスタに設定されている、Ｓ禁止期間、Ｃ禁止期間を通常の処理よりも短く変更する。または、第１の期間Ｎ１、第２の期間Ｗ１、第３の期間Ｎ２、第４の期間Ｗ２の長さを、通常の処理よりも短く変更してもよい。

【0053】

例えば、制御部２０は、サンプリング処理の開始期間（第１の期間Ｎ１）を、通常のサンプリング処理の時間の１０％未満の期間に設定してもよい。また、第１の期間Ｎ１、第２の期間Ｗ１、第３の期間Ｎ２、第４の期間Ｗ２の長さは、ＡＤ変換精度の仕様に応じて設定されてもよい。例えば、第１の期間Ｎ１等を長くすると変換精度は向上し、短くすると変換精度は低下する。

【0054】

また、制御部２０は、精度低下を許容するＡＤ変換回路と精度低下を許容しない重要なＡＤ変換回路とを指定して、重要なＡＤ変換回路の精度を優先的に確保してもよい。例えば、精度低下を許容するＡＤ変換回路は、Ｓ禁止期間、Ｃ禁止期間の出力をゼロにすれば、重要なＡＤ変換回路の精度の維持が容易に実現可能である。

【0055】

なお、複数のＡＤ変換回路１０および制御部２０は、それぞれが独立した専用回路でもよいし、プロセッサがメモリに記憶されたプログラム及び各種情報を読み込み、実行することによって実現されていてもよい。

【0056】

発明のいくつかの実施の形態を説明したが、これらの実施の形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施の形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0057】

１、１Ａ、１Ｂ… 集積回路
１０… ＡＤ変換回路
２０… 制御部
３０… ＣＰＵ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】