(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023137759
(43)【公開日】2023-09-29
(54)【発明の名称】半導体装置、半導体装置の製造方法及び電子装置
(51)【国際特許分類】
H01L 21/338 20060101AFI20230922BHJP
【ＦＩ】
H01L29/80 H
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
(21)【出願番号】P 2022044116
(22)【出願日】2022-03-18
【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２９年度、防衛装備庁、安全保障技術研究推進制度、産業技術力強化法第１７条の適用を受ける特許出願
(71)【出願人】
【識別番号】000005223
【氏名又は名称】富士通株式会社
(74)【代理人】
【識別番号】110002918
【氏名又は名称】弁理士法人扶桑国際特許事務所
(72)【発明者】
【氏名】矢板 潤也
(72)【発明者】
【氏名】小谷 淳二
【テーマコード（参考）】
5F102
【Ｆターム（参考）】
5F102GB01
5F102GC01
5F102GD01
5F102GD10
5F102GJ02
5F102GJ03
5F102GJ04
5F102GJ10
5F102GK04
5F102GK08
5F102GK09
5F102GL04
5F102GM04
5F102GM08
5F102GQ01
5F102GQ04
5F102GR01
5F102GR04
5F102GS04
5F102GV05
5F102GV07
5F102GV08
5F102HC01
5F102HC02
5F102HC11
5F102HC19
5F102HC21
(57)【要約】
【課題】優れた電子移動度を示すチャネル層を備えた高性能の半導体装置を実現する。
【解決手段】半導体装置１は、基板１０、バッファ層２０及びチャネル層３０を有する。基板１０は、ＡｌＮを含む。バッファ層２０は、基板１０の面１０ａ側に設けられ、圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）を含む。チャネル層３０は、バッファ層２０の、基板１０側とは反対の面２０ａ側に設けられ、ＧａＮを含む。圧縮応力を有するＡｌｘＧａ１－ｘＮを含むバッファ層２０は、チャネル層３０側の面２０ａの分極電荷が０又は正となるように設けられる。これにより、チャネル層３０の、バッファ層２０側の伝導帯エネルギーの持ち上がりが抑えられ、電子の分布及び波動関数が広がり、チャネル層３０の電子移動度が向上される。電子移動度の向上により、出力電流減少等の半導体装置１の性能低下を抑える。
【選択図】図３
【解決手段】半導体装置１は、基板１０、バッファ層２０及びチャネル層３０を有する。基板１０は、ＡｌＮを含む。バッファ層２０は、基板１０の面１０ａ側に設けられ、圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）を含む。チャネル層３０は、バッファ層２０の、基板１０側とは反対の面２０ａ側に設けられ、ＧａＮを含む。圧縮応力を有するＡｌｘＧａ１－ｘＮを含むバッファ層２０は、チャネル層３０側の面２０ａの分極電荷が０又は正となるように設けられる。これにより、チャネル層３０の、バッファ層２０側の伝導帯エネルギーの持ち上がりが抑えられ、電子の分布及び波動関数が広がり、チャネル層３０の電子移動度が向上される。電子移動度の向上により、出力電流減少等の半導体装置１の性能低下を抑える。
【選択図】図３
【特許請求の範囲】
【請求項1】
ＡｌＮを含む基板と、
前記基板の第１の面側に設けられ、第１の圧縮応力を有する第１のＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）を含むバッファ層と、
前記バッファ層の、前記基板側とは反対の第２の面側に設けられ、ＧａＮを含むチャネル層と、
を有する半導体装置。
前記基板の第１の面側に設けられ、第１の圧縮応力を有する第１のＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）を含むバッファ層と、
前記バッファ層の、前記基板側とは反対の第２の面側に設けられ、ＧａＮを含むチャネル層と、
を有する半導体装置。
【請求項2】
前記第１の圧縮応力を有する前記第１のＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）の格子定数は、前記基板に含まれる前記ＡｌＮの格子定数以上であって、前記第１のＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）に対応するＡｌ組成ｘを有するＡｌｘＧａ１－ｘＮが示す格子定数の理論値よりも小さい、請求項１に記載の半導体装置。
【請求項3】
前記バッファ層は、
前記第１の圧縮応力を有する前記第１のＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）を含む第１の層と、
前記第１の層よりも前記基板側に設けられ、第２の圧縮応力を有する第２のＡｌｙＧａ１－ｙＮ（ｘ＜ｙ＜１．００）を含む第２の層と、
を含む、請求項１又は２に記載の半導体装置。
前記第１の圧縮応力を有する前記第１のＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）を含む第１の層と、
前記第１の層よりも前記基板側に設けられ、第２の圧縮応力を有する第２のＡｌｙＧａ１－ｙＮ（ｘ＜ｙ＜１．００）を含む第２の層と、
を含む、請求項１又は２に記載の半導体装置。
【請求項4】
前記第２の圧縮応力を有する前記第２のＡｌｙＧａ１－ｙＮ（ｘ＜ｙ＜１．００）の格子定数は、前記基板に含まれる前記ＡｌＮの格子定数以上、且つ、前記第１の圧縮応力を有する前記第１のＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）の格子定数以下であって、前記第２のＡｌｙＧａ１－ｙＮ（ｘ＜ｙ＜１．００）に対応するＡｌ組成ｙを有するＡｌｙＧａ１－ｙＮが示す格子定数の理論値よりも小さい、請求項３に記載の半導体装置。
【請求項5】
前記バッファ層は、前記第２の層よりも前記基板側に設けられ、第３の圧縮応力を有する第３のＡｌｚＧａ１－ｚＮ（ｙ＜ｚ＜１．００）を含む第３の層を含む、請求項３又は４に記載の半導体装置。
【請求項6】
前記第３の圧縮応力を有する前記第３のＡｌｚＧａ１－ｚＮ（ｙ＜ｚ＜１．００）の格子定数は、前記基板に含まれる前記ＡｌＮの格子定数以上、且つ、前記第２の圧縮応力を有する前記第２のＡｌｙＧａ１－ｙＮ（ｘ＜ｙ＜１．００）の格子定数以下であって、前記第３のＡｌｚＧａ１－ｚＮ（ｙ＜ｚ＜１．００）に対応するＡｌ組成ｚを有するＡｌｚＧａ１－ｚＮが示す格子定数の理論値よりも小さい、請求項５に記載の半導体装置。
【請求項7】
ＡｌＮを含む基板の第１の面側に、第１の圧縮応力を有する第１のＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）を含むバッファ層を形成する工程と、
前記バッファ層の、前記基板側とは反対の第２の面側に、ＧａＮを含むチャネル層を形成する工程と、
を有する半導体装置の製造方法。
前記バッファ層の、前記基板側とは反対の第２の面側に、ＧａＮを含むチャネル層を形成する工程と、
を有する半導体装置の製造方法。
【請求項8】
前記第１の圧縮応力を有する前記第１のＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）の格子定数は、前記基板に含まれる前記ＡｌＮの格子定数以上であって、前記第１のＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）に対応するＡｌ組成ｘを有するＡｌｘＧａ１－ｘＮが示す格子定数の理論値よりも小さい、請求項７に記載の半導体装置の製造方法。
【請求項9】
ＡｌＮを含む基板と、
前記基板の第１の面側に設けられ、第１の圧縮応力を有する第１のＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）を含むバッファ層と、
前記バッファ層の、前記基板側とは反対の第２の面側に設けられ、ＧａＮを含むチャネル層と、
を有する半導体装置を備える電子装置。
前記基板の第１の面側に設けられ、第１の圧縮応力を有する第１のＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）を含むバッファ層と、
前記バッファ層の、前記基板側とは反対の第２の面側に設けられ、ＧａＮを含むチャネル層と、
を有する半導体装置を備える電子装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置、半導体装置の製造方法及び電子装置に関する。
【背景技術】
【0002】
窒化物半導体を用いた半導体装置が知られている。例えば、ＧａＮ（窒化ガリウム）をチャネル層（「電子走行層」とも称される）に用い、ＡｌＮ（窒化アルミニウム）やＡｌＧａＮ（窒化アルミニウムガリウム）をバリア層（「電子供給層」とも称される）に用いた高電子移動度トランジスタ（High Electron Mobility Transistor；ＨＥＭＴ）が知られている。
【0003】
このようなＨＥＭＴに関し、例えば、ＧａＮを含むチャネル層を、ＡｌｘＧａ１－ｘＮを含むバッファ層上に設ける技術が知られている。この技術に関し、チャネル層の厚さを５ｎｍとする時、バッファ層のＡｌｘＧａ１－ｘＮのＡｌ組成を８％から３２％の範囲に設定することが知られている。
【0004】
また、ＡｌαＧａ１－αＮ（０＜α≦１）を含む第１バッファ層とＡｌβＧａ１－βＮ（０＜β＜α≦１）を含む第２バッファ層とを有するバッファ層上に設けた、ＡｌＸＧａ（１－Ｘ）Ｎ（０＜Ｘ≦１）を含むバックバリア層上に、ＧａＮ等の電子走行層を設ける技術が知られている。この技術に関し、バックバリア層のＡｌ組成比Ｘは、一義的に定まらず、０．０１以上０．１以下としてもよく、０．１以上０．２以下としてもよく、０．２以上０．３以下としてもよいことが知られている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】米国特許出願公開第２００４／０２３８８４２号明細書
【特許文献2】特開２０１９－１２１７８５号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
ＧａＮを含むチャネル層が、ＡｌＮ又はＡｌＧａＮを含むバッファ層（又はバックバリア層）上に設けられるＨＥＭＴでは、チャネル層のバッファ層側の伝導帯エネルギーが、バッファ層によって持ち上げられるバンド構造となる。チャネル層のバッファ層側の伝導帯エネルギーが大きく持ち上げられるバンド構造となると、キャリアとなる電子の分布が狭まり、その濃度が減少し、チャネル層の電子移動度が低下してしまうことが起こり得る。チャネル層の電子移動度の低下は、出力電流の減少や高周波特性の劣化等、ＨＥＭＴを含む半導体装置の性能低下を招き得る。
【0007】
１つの側面では、本発明は、優れた電子移動度を示すチャネル層を備えた高性能の半導体装置を実現することを目的とする。
【課題を解決するための手段】
【0008】
１つの態様では、ＡｌＮを含む基板と、前記基板の第１の面側に設けられ、第１の圧縮応力を有する第１のＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）を含むバッファ層と、前記バッファ層の、前記基板側とは反対の第２の面側に設けられ、ＧａＮを含むチャネル層と、を有する半導体装置が提供される。
【0009】
また、別の態様では、上記のような半導体装置の製造方法、上記のような半導体装置を備える電子装置が提供される。
【発明の効果】
【0010】
１つの側面では、優れた電子移動度を示すチャネル層を備えた高性能の半導体装置を実現することが可能になる。
【図面の簡単な説明】
【0011】
【図1】半導体装置の例について説明する図である。
【図2】半導体装置のエネルギーバンド構造の第１の例を示す図である。
【図3】第１の実施の形態に係る半導体装置の一例について説明する図である。
【図4】半導体装置のエネルギーバンド構造の第２の例を示す図である。
【図5】Ａｌ組成と分極電荷、自発分極及びピエゾ分極との関係の一例を示す図である。
【図6】窒化物半導体積層構造についてＸ線回折を用いて逆格子マッピングを行った結果の一例を示す図である。
【図7】バッファ層のＡｌ組成とチャネル層の電子移動度との関係の一例を示す図である。
【図8】チャネル層の厚さと電子移動度との関係の一例を示す図である。
【図9】第２の実施の形態に係る半導体装置の一例について説明する図である。
【図10】第２の実施の形態に係る半導体装置の製造方法の一例について説明する図（その１）である。
【図11】第２の実施の形態に係る半導体装置の製造方法の一例について説明する図（その２）である。
【図12】第２の実施の形態に係る半導体装置の製造方法の一例について説明する図（その３）である。
【図13】第２の実施の形態に係る半導体装置の製造方法の一例について説明する図（その４）である。
【図14】第３の実施の形態に係る半導体装置の一例について説明する図である。
【図15】第４の実施の形態に係る半導体装置の一例について説明する図である。
【図16】第５の実施の形態に係る半導体パッケージの一例について説明する図である。
【図17】第６の実施の形態に係る力率改善回路の一例について説明する図である。
【図18】第７の実施の形態に係る電源装置の一例について説明する図である。
【図19】第８の実施の形態に係る増幅器の一例について説明する図である。
【発明を実施するための形態】
【0012】
窒化物半導体を用いた半導体装置は、高い飽和電子速度やワイドバンドギャップ等の特徴を利用し、高耐圧、高出力デバイスとしての開発が行われている。例えば、窒化物半導体であるＧａＮは、そのバンドギャップが３．４ｅＶであり、Ｓｉ（シリコン）のバンドギャップである１．１ｅＶ及びＧａＡｓ（ガリウムヒ素）のバンドギャップである１．４ｅＶよりも大きく、高い絶縁破壊電界を有する。そのため、ＧａＮ等の窒化物半導体は、高電圧動作且つ高出力の半導体装置、例えば、電源装置、通信装置、レーダー装置等に適用される半導体装置の材料として有望である。
【0013】
窒化物半導体を用いた半導体装置としては、電界効果トランジスタ（Field Effect Transistor；ＦＥＴ）、例えば、ＨＥＭＴについての報告が数多くなされている。ＨＥＭＴの１種として、ＧａＮをチャネル層、ＡｌＧａＮをバリア層として用いたＨＥＭＴが知られている。このようなＨＥＭＴでは、ＡｌＧａＮの自発分極、及びＧａＮとの格子定数差に起因したひずみによってＡｌＧａＮに発生するピエゾ分極により、ＧａＮに二次元電子ガス（Two Dimensional Electron Gas；２ＤＥＧ）が生成され、高出力が実現される。また、更なる高耐圧化のため、ＧａＮをＡｌＮ又はＡｌＧａＮで挟み、ＧａＮとＡｌＮ又はＡｌＧａＮとの比較的大きなバンドオフセットによってキャリアの閉じ込めを強める、量子井戸構造（「量子閉じ込め構造」とも称される）を採用する半導体装置も提案されている。
【0014】
【0015】
図１（Ａ）に示す半導体装置１００Ａは、ＨＥＭＴの一例である。半導体装置１００Ａは、基板１１０Ａ、チャネル層１３０Ａ、バリア層１４０Ａ、ゲート電極１５０、ソース電極１６０及びドレイン電極１７０を有する。
【0016】
基板１１０Ａには、ＡｌＮ、Ｓｉ、サファイア、ＳｉＣ（シリコンカーバイド）、ＧａＮ等の各種基板が用いられる。基板１１０Ａには、チャネル層１３０Ａが設けられる面側の表層部に、ＡｌＮ等の窒化物半導体が用いられたバッファ層が設けられてもよい。基板１１０Ａ上に、比較的厚いチャネル層１３０Ａが設けられる。チャネル層１３０Ａには、ＧａＮ等の窒化物半導体が用いられる。バリア層１４０Ａは、チャネル層１３０Ａ上に設けられる。バリア層１４０Ａには、チャネル層１３０Ａの窒化物半導体よりもバンドギャップの大きい窒化物半導体が用いられる。チャネル層１３０ＡにＧａＮが用いられる場合、バリア層１４０Ａには、ＡｌＮ、ＡｌＧａＮ等の窒化物半導体が用いられる。基板１１０Ａ上に、例えば、有機金属気相成長（Metal Organic Chemical Vapor Deposition；ＭＯＣＶＤ、若しくはMetal Organic Vapor Phase Epitaxy；ＭＯＶＰＥ）法を用いて、チャネル層１３０Ａ及びバリア層１４０Ａが順次積層されて成長され、図１（Ａ）に示すような窒化物半導体積層構造が得られる。
【0017】
尚、半導体装置１００Ａにおいて、基板１１０Ａは、チャネル層１３０Ａが積層される側の面が（０００１）面となる。チャネル層１３０Ａは、その厚さ方向が［０００１］方向となるように基板１１０Ａ上に積層された層であり、バリア層１４０Ａが積層される側の面が（０００１）面、即ち、III族極性面となる層である。バリア層１４０Ａは、その厚さ方向が［０００１］方向となるようにチャネル層１３０Ａ上に積層された層であり、チャネル層１３０Ａ側とは反対側の面が（０００１）面、即ち、III族極性面となる層である。
【0018】
ゲート電極１５０、ソース電極１６０及びドレイン電極１７０には、それぞれ所定の金属が用いられる。ゲート電極１５０は、ショットキー電極として機能するように設けられる。ソース電極１６０及びドレイン電極１７０は、オーミック電極として機能するように設けられる。
【0019】
半導体装置１００Ａは、比較的厚いチャネル層１３０Ａとバリア層１４０Ａとのヘテロ接合構造を有する。ここでは便宜上、このような半導体装置１００Ａを、「通常の半導体装置１００Ａ」とも言う。半導体装置１００Ａでは、バリア層１４０Ａの自発分極、及びチャネル層１３０Ａとの格子定数差に起因したひずみによってバリア層１４０Ａに発生するピエゾ分極により、チャネル層１３０Ａの、バリア層１４０Ａとの接合界面近傍に、２ＤＥＧ１０１Ａが生成される。半導体装置１００Ａの動作時には、ソース電極１６０とドレイン電極１７０との間に所定の電圧が供給され、ゲート電極１５０に所定のゲート電圧が供給される。ソース電極１６０とドレイン電極１７０との間のチャネル層１３０Ａに電子の輸送経路が形成され、半導体装置１００Ａのトランジスタ機能が実現される。
【0020】
また、図１（Ｂ）に示す半導体装置１００Ｂは、ＨＥＭＴの別の例である。半導体装置１００Ｂは、基板１１０Ｂ、バッファ層１２０Ｂ、チャネル層１３０Ｂ、バリア層１４０Ｂ、ゲート電極１５０、ソース電極１６０及びドレイン電極１７０を有する。
【0021】
基板１１０Ｂには、ＡｌＮ、Ｓｉ、サファイア、ＳｉＣ、ＧａＮ等の各種基板が用いられる。基板１１０Ｂ上に、バッファ層１２０Ｂを介して、比較的薄いチャネル層１３０Ｂが設けられる。チャネル層１３０Ｂ上に、バリア層１４０Ｂが設けられる。チャネル層１３０Ｂには、ＧａＮ等の窒化物半導体が用いられる。チャネル層１３０Ｂを挟むバッファ層１２０Ｂ及びバリア層１４０Ｂには、チャネル層１３０Ｂの窒化物半導体よりもバンドギャップの大きい窒化物半導体が用いられる。チャネル層１３０ＢにＧａＮが用いられる場合、バッファ層１２０Ｂ及びバリア層１４０Ｂには、ＡｌＮ、ＡｌＧａＮ等の窒化物半導体が用いられる。チャネル層１３０Ｂ下に設けられるバッファ層１２０Ｂは、バックバリア層とも称される。基板１１０Ｂ上に、例えば、ＭＯＶＰＥ法を用いて、バッファ層１２０Ｂ、チャネル層１３０Ｂ及びバリア層１４０Ｂが順次積層されて成長され、図１（Ｂ）に示すような窒化物半導体積層構造が得られる。
【0022】
尚、半導体装置１００Ｂにおいて、基板１１０Ｂは、バッファ層１２０Ｂが積層される側の面が（０００１）面となる。バッファ層１２０Ｂは、その厚さ方向が［０００１］方向となるように基板１１０Ｂ上に積層された層であり、チャネル層１３０Ｂが積層される側の面が（０００１）面、即ち、III族極性面となる層である。チャネル層１３０Ｂは、その厚さ方向が［０００１］方向となるようにバッファ層１２０Ｂ上に積層された層であり、バリア層１４０Ｂが積層される側の面が（０００１）面、即ち、III族極性面となる層である。バリア層１４０Ｂは、その厚さ方向が［０００１］方向となるようにチャネル層１３０Ｂ上に積層された層であり、チャネル層１３０Ｂ側とは反対側の面が（０００１）面、即ち、III族極性面となる層である。
【0023】
ゲート電極１５０、ソース電極１６０及びドレイン電極１７０には、それぞれ所定の金属が用いられる。ゲート電極１５０は、ショットキー電極として機能するように設けられる。ソース電極１６０及びドレイン電極１７０は、オーミック電極として機能するように設けられる。
【0024】
半導体装置１００Ｂは、比較的薄いチャネル層１３０Ｂがバッファ層１２０Ｂとバリア層１４０Ｂとで挟まれた量子井戸構造を有する。半導体装置１００Ｂでは、バリア層１４０Ｂの自発分極、及びチャネル層１３０Ｂとの格子定数差に起因したひずみによってバリア層１４０Ｂに発生するピエゾ分極により、チャネル層１３０Ｂの、バリア層１４０Ｂとの接合界面近傍に、２ＤＥＧ１０１Ｂが生成される。半導体装置１００Ｂの動作時には、ソース電極１６０とドレイン電極１７０との間に所定の電圧が供給され、ゲート電極１５０に所定のゲート電圧が供給される。ソース電極１６０とドレイン電極１７０との間のチャネル層１３０Ｂに電子の輸送経路が形成され、半導体装置１００Ｂのトランジスタ機能が実現される。
【0025】
半導体装置１００Ｂでは、チャネル層１３０Ｂとバッファ層１２０Ｂ及びバリア層１４０Ｂとの間の比較的大きなバンドオフセットにより、電子の閉じ込めが強められ、デバイス奥部への電子拡散が規制され、デバイス奥部を経由したリーク電流の発生が抑えられる。半導体装置１００Ｂでは、その量子井戸構造による電子の強い閉じ込めにより、高耐圧化が実現される。
【0026】
【0027】
図２は半導体装置のエネルギーバンド構造の第１の例を示す図である。
図２には、上記図１（Ａ）に示した通常の半導体装置１００Ａのエネルギーバンド構造の一例（図２の「ＨＥＭＴＡ」）、及び上記図１（Ｂ）に示した量子井戸構造を有する半導体装置１００Ｂのエネルギーバンド構造の一例（図２の「ＨＥＭＴＢ」）を示している。
図２には、上記図１（Ａ）に示した通常の半導体装置１００Ａのエネルギーバンド構造の一例（図２の「ＨＥＭＴＡ」）、及び上記図１（Ｂ）に示した量子井戸構造を有する半導体装置１００Ｂのエネルギーバンド構造の一例（図２の「ＨＥＭＴＢ」）を示している。
【0028】
半導体装置１００Ａ（ＨＥＭＴＡ）については、チャネル層１３０ＡにＧａＮを用い、バリア層１４０ＡにＡｌｍＧａ１－ｍＮ（０．００＜ｍ≦１．００）を用いた場合を例にしている。半導体装置１００Ｂ（ＨＥＭＴＢ）については、バッファ層１２０ＢにＡｌｎＧａ１－ｎＮ（０．００＜ｎ≦１．００）を用い、チャネル層１３０ＢにＧａＮを用い、バリア層１４０ＢにＡｌｍＧａ１－ｍＮ（０．００＜ｍ≦１．００）を用いた場合を例にしている。
【0029】
【0030】
通常の半導体装置１００Ａ（ＨＥＭＴＡ）では、比較的厚いＧａＮのチャネル層１３０Ａ上に、ＧａＮよりもバンドギャップの大きいＡｌｍＧａ１－ｍＮ（０．００＜ｍ≦１．００）のバリア層１４０Ａが積層される。これに対し、量子井戸構造を有する半導体装置１００Ｂ（ＨＥＭＴＢ）では、比較的薄いＧａＮのチャネル層１３０Ｂが、ＧａＮよりもバンドギャップの大きいＡｌｎＧａ１－ｎＮ（０．００＜ｎ≦１．００）のバッファ層１２０Ｂ及びＡｌｍＧａ１－ｍＮ（０．００＜ｍ≦１．００）のバリア層１４０Ｂで挟まれる。
【0031】
量子井戸構造を有する半導体装置１００Ｂ（ＨＥＭＴＢ）では、通常の半導体装置１００Ａ（ＨＥＭＴＡ）に比べ、図２に示すように、バッファ層１２０ＢのＡｌｎＧａ１－ｎＮ（０．００＜ｎ≦１．００）によって比較的薄いチャネル層１３０ＢのＧａＮの伝導帯エネルギーＥＣが持ち上げられる。これにより、量子井戸構造を有する半導体装置１００Ｂ（ＨＥＭＴＢ）では、伝導帯エネルギーＥＣがフェルミ準位ＥＦを下回ることで生成される２ＤＥＧ１０１Ｂが、通常の半導体装置１００Ａ（ＨＥＭＴＡ）で生成される２ＤＥＧ１０１Ａに比べ、より狭い領域に生成され、その濃度が減少する。
【0032】
通常の半導体装置１００Ａ（ＨＥＭＴＡ）及び量子井戸構造を有する半導体装置１００Ｂ（ＨＥＭＴＢ）において、チャネル層１３０Ａ及びチャネル層１３０Ｂの電子移動度μは、室温以上では主にフォノン散乱によって制限される。フォノン散乱は、電子の波動関数Ｆｉ，ｍ（ｚ）に対して、次式（１）のように表される。
【0033】
【数1】
【0034】
これは、電子の波動関数Ｆｉ，ｍ（ｚ）が狭くなれば狭くなるほど電子移動度μが低下することを示している。
量子井戸構造を有する半導体装置１００Ｂ（ＨＥＭＴＢ）は、通常の半導体装置１００Ａ（ＨＥＭＴＡ）に比べ、電子が狭い領域に閉じ込められてしまうため、その波動関数も狭くなってしまう。即ち、図２に示すように、量子井戸構造を有する半導体装置１００Ｂ（ＨＥＭＴＢ）の波動関数は、通常の半導体装置１００Ａ（ＨＥＭＴＡ）の波動関数よりも狭くなる。量子井戸構造を有する半導体装置１００Ｂ（ＨＥＭＴＢ）の電子移動度は、通常の半導体装置１００Ａ（ＨＥＭＴＡ）の約２０００ｃｍ２／Ｖ・ｓ程度といった電子移動度に比べて低くなり、１０００ｃｍ２／Ｖ・ｓ以下となってしまう場合もある。結果として、量子井戸構造を有する半導体装置１００Ｂ（ＨＥＭＴＢ）では、通常の半導体装置１００Ａ（ＨＥＭＴＡ）のチャネル層１３０Ａに比べ、チャネル層１３０ＢのＧａＮのシート抵抗が増大してしまい、大電流化が難しくなる。
量子井戸構造を有する半導体装置１００Ｂ（ＨＥＭＴＢ）は、通常の半導体装置１００Ａ（ＨＥＭＴＡ）に比べ、電子が狭い領域に閉じ込められてしまうため、その波動関数も狭くなってしまう。即ち、図２に示すように、量子井戸構造を有する半導体装置１００Ｂ（ＨＥＭＴＢ）の波動関数は、通常の半導体装置１００Ａ（ＨＥＭＴＡ）の波動関数よりも狭くなる。量子井戸構造を有する半導体装置１００Ｂ（ＨＥＭＴＢ）の電子移動度は、通常の半導体装置１００Ａ（ＨＥＭＴＡ）の約２０００ｃｍ２／Ｖ・ｓ程度といった電子移動度に比べて低くなり、１０００ｃｍ２／Ｖ・ｓ以下となってしまう場合もある。結果として、量子井戸構造を有する半導体装置１００Ｂ（ＨＥＭＴＢ）では、通常の半導体装置１００Ａ（ＨＥＭＴＡ）のチャネル層１３０Ａに比べ、チャネル層１３０ＢのＧａＮのシート抵抗が増大してしまい、大電流化が難しくなる。
【0035】
このように量子井戸構造を有する半導体装置１００Ｂでは、通常の半導体装置１００Ａに比べて高耐圧化が可能になる一方、チャネル層１３０Ｂの電子移動度が低くなり、そのシート抵抗が高くなる。チャネル層１３０Ｂの電子移動度の低下、シート抵抗の増大は、出力電流の減少や高周波特性の劣化等、半導体装置１００Ｂの性能低下を招き得る。
【0036】
以上のような点に鑑み、ここでは以下に実施の形態として示すような構成を採用し、優れた電子移動度を示すチャネル層を備えた高性能の半導体装置を実現する。
［第１の実施の形態］
図３は第１の実施の形態に係る半導体装置の一例について説明する図である。図３には、半導体装置の一例の要部断面図を模式的に示している。
［第１の実施の形態］
図３は第１の実施の形態に係る半導体装置の一例について説明する図である。図３には、半導体装置の一例の要部断面図を模式的に示している。
【0037】
図３に示す半導体装置１は、ＨＥＭＴの一例である。半導体装置１は、基板１０、バッファ層２０、チャネル層３０、バリア層４０、ゲート電極５０、ソース電極６０及びドレイン電極７０を有する。
【0038】
基板１０には、ＡｌＮを含む基板が用いられる。例えば、基板１０には、ＡｌＮ基板が用いられる。或いは、基板１０には、ＡｌＮ、Ｓｉ、サファイア、ＳｉＣ、ＧａＮ等の各種基板の、バッファ層２０が設けられる面１０ａ側の表層部に、ＡｌＮの核形成層又はバッファ層が設けられたものが用いられてもよい。ここでは、基板１０の面１０ａを「第１の面」とも言う。
【0039】
バッファ層２０は、基板１０の面１０ａ側に設けられる。バッファ層２０には、チャネル層３０に用いられる窒化物半導体よりもバンドギャップの大きい窒化物半導体を含む層が用いられる。バッファ層２０には、ＡｌＧａＮを含む層が用いられる。バッファ層２０は、圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）を含む。ここでは、このようなＡｌ組成ｘを有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）を「第１のＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）」とも言い、ＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）が有する圧縮応力を「第１の圧縮応力」とも言う。
【0040】
バッファ層２０は、例えば、複数層のＡｌＧａＮが積層された構造を有する。図３には一例として、ＡｌＧａＮの第１の層２１及び第２の層２２が積層された構造を示している。図３の例では、基板１０の面１０ａ上に第２の層２２が設けられ、第２の層２２上（基板１０側とは反対側の面上）に第１の層２１が設けられる。
【0041】
バッファ層２０の第１の層２１は、上記のような圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）を含む層である。バッファ層２０の第２の層２２は、第１の層２１のＡｌ組成ｘよりも高いＡｌ組成ｙの、圧縮応力を有するＡｌｙＧａ１－ｙＮ（ｘ＜ｙ＜１．００）を含む層である。ここでは、このようなＡｌ組成ｙを有するＡｌｙＧａ１－ｙＮ（ｘ＜ｙ＜１．００）を「第２のＡｌｙＧａ１－ｙＮ（ｘ＜ｙ＜１．００）」とも言い、ＡｌｙＧａ１－ｙＮ（ｘ＜ｙ＜１．００）が有する圧縮応力を「第２の圧縮応力」とも言う。第２の層２２は、単層に限らず、複数層のＡｌＧａＮが積層された構造を有してもよい。バッファ層２０は、バックバリア層とも称される。
【0042】
尚、バッファ層２０の詳細については後述する。
チャネル層３０は、バッファ層２０の、基板１０側とは反対の面２０ａ側に設けられる。ここでは、バッファ層２０の面２０ａを「第２の面」とも言う。チャネル層３０は、バッファ層２０の面２０ａ、即ち、第１の層２１に接するように設けられる。チャネル層３０には、バッファ層２０及びバリア層４０に用いられる窒化物半導体よりもバンドギャップの小さい窒化物半導体を含む層が用いられる。チャネル層３０には、ＧａＮを含む層が用いられる。チャネル層３０は、電子走行層とも称される。
チャネル層３０は、バッファ層２０の、基板１０側とは反対の面２０ａ側に設けられる。ここでは、バッファ層２０の面２０ａを「第２の面」とも言う。チャネル層３０は、バッファ層２０の面２０ａ、即ち、第１の層２１に接するように設けられる。チャネル層３０には、バッファ層２０及びバリア層４０に用いられる窒化物半導体よりもバンドギャップの小さい窒化物半導体を含む層が用いられる。チャネル層３０には、ＧａＮを含む層が用いられる。チャネル層３０は、電子走行層とも称される。
【0043】
バリア層４０は、チャネル層３０の、バッファ層２０側とは反対の面３０ａ側に設けられる。ここでは、チャネル層３０の面３０ａを「第３の面」とも言う。バリア層４０には、チャネル層３０に用いられる窒化物半導体よりもバンドギャップの大きい窒化物半導体を含む層が用いられる。バリア層４０には、ＡｌｍＧａ１－ｍＮ（０．００＜ｍ≦１．００）を含む層、即ち、ＡｌＮ又はＡｌＧａＮを含む層が用いられる。バリア層４０は、電子供給層とも称される。
【0044】
基板１０上に、例えば、ＭＯＶＰＥ法を用いて、バッファ層２０、チャネル層３０及びバリア層４０が順次積層されて成長され、図３に示すような窒化物半導体積層構造が得られる。半導体装置１では、バリア層４０の自発分極、及びチャネル層３０との格子定数差に起因したひずみによってバリア層４０に発生するピエゾ分極により、チャネル層３０の、バリア層４０との接合界面近傍に、２ＤＥＧ１ａが生成される。
【0045】
尚、半導体装置１において、基板１０は、バッファ層２０が積層される側の面１０ａが（０００１）面、即ち、III族極性面となる。バッファ層２０は、その厚さ方向が［０００１］方向となるように基板１０上に積層された層であり、チャネル層３０が積層される側の面２０ａが（０００１）面、即ち、III族極性面となる層である。チャネル層３０は、その厚さ方向が［０００１］方向となるようにバッファ層２０上に積層された層であり、バリア層４０が積層される側の面３０ａが（０００１）面、即ち、III族極性面となる層である。バリア層４０は、その厚さ方向が［０００１］方向となるようにチャネル層３０上に積層された層であり、チャネル層３０側とは反対側の面４０ａが（０００１）面、即ち、III族極性面となる層である。
【0046】
ゲート電極５０、ソース電極６０及びドレイン電極７０には、それぞれ所定の金属が用いられる。ゲート電極５０は、ショットキー電極として機能するように設けられる。ソース電極６０及びドレイン電極７０は、オーミック電極として機能するように設けられる。
【0047】
半導体装置１の動作時には、ソース電極６０とドレイン電極７０との間に所定の電圧が供給され、ゲート電極５０に所定のゲート電圧が供給される。ソース電極６０とドレイン電極７０との間のチャネル層３０に電子の輸送経路が形成され、半導体装置１のトランジスタ機能が実現される。半導体装置１は、チャネル層３０がバッファ層２０とバリア層４０とで挟まれた量子井戸構造を有する。半導体装置１では、チャネル層３０とバッファ層２０及びバリア層４０との間の比較的大きなバンドオフセットにより、電子の閉じ込めが強められ、デバイス奥部への電子拡散が規制され、デバイス奥部を経由したリーク電流の発生が抑えられる。半導体装置１では、その量子井戸構造による電子の強い閉じ込めにより、高耐圧化が実現される。
【0048】
【0049】
図４には、上記図３に示した量子井戸構造を有する半導体装置１のエネルギーバンド構造の一例（図４の「ＨＥＭＴＣ」）を示している。図４には更に、上記図１（Ａ）に示した通常の半導体装置１００Ａのエネルギーバンド構造の一例（図４の「ＨＥＭＴＡ」）、及び上記図１（Ｂ）に示した量子井戸構造を有する半導体装置１００Ｂのエネルギーバンド構造の一例（図４の「ＨＥＭＴＢ」）を併せて示している。
【0050】
半導体装置１（ＨＥＭＴＣ）については、バッファ層２０に圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）を用い、チャネル層３０にＧａＮを用い、バリア層４０にＡｌｍＧａ１－ｍＮ（０．００＜ｍ≦１．００）を用いた場合を例にしている。半導体装置１００Ａ（ＨＥＭＴＡ）については、チャネル層１３０ＡにＧａＮを用い、バリア層１４０ＡにＡｌｍＧａ１－ｍＮ（０．００＜ｍ≦１．００）を用いた場合を例にしている。半導体装置１００Ｂ（ＨＥＭＴＢ）については、バッファ層１２０ＢにＡｌｎＧａ１－ｎＮ（０．００＜ｎ≦１．００）を用い、チャネル層１３０ＢにＧａＮを用い、バリア層１４０ＢにＡｌｍＧａ１－ｍＮ（０．００＜ｍ≦１．００）を用いた場合を例にしている。
【0051】
【0052】
量子井戸構造を有する半導体装置１００Ｂ（ＨＥＭＴＢ）では、通常の半導体装置１００Ａ（ＨＥＭＴＡ）に比べ、バッファ層１２０ＢのＡｌｎＧａ１－ｎＮ（０．００＜ｎ≦１．００）によってチャネル層１３０ＢのＧａＮの伝導帯エネルギーＥＣが持ち上げられる。これにより、量子井戸構造を有する半導体装置１００Ｂ（ＨＥＭＴＢ）では、通常の半導体装置１００Ａ（ＨＥＭＴＡ）に比べ、電子が狭い領域に閉じ込められる。そのため、量子井戸構造を有する半導体装置１００Ｂ（ＨＥＭＴＢ）の波動関数は、通常の半導体装置１００Ａ（ＨＥＭＴＡ）の波動関数よりも狭くなる。量子井戸構造を有する半導体装置１００Ｂ（ＨＥＭＴＢ）は、通常の半導体装置１００Ａ（ＨＥＭＴＡ）に比べ、高耐圧化には有利となる一方、電子移動度は低くなる。
【0053】
量子井戸構造を有する半導体装置１００Ｂ（ＨＥＭＴＢ）において、バッファ層１２０Ｂとして、ＡｌＮ（ｎ＝１．００）が用いられる場合、そのIII族極性面（Ａｌ面）には、強い自発分極によって負の分極電荷が生成される。また、バッファ層１２０Ｂとして、ＡｌＮよりも格子定数（理論値）の大きいＡｌＧａＮ（０．００＜ｎ＜１．００）が用いられる場合、ＡｌＧａＮは、その成長の下地となる基板１１０Ｂとの格子定数の違いから、転位が導入されながら成長し、格子緩和され得る。ＡｌＧａＮは、下地のＡｌＮと同じ格子定数で成長しようとする力よりも、結晶欠陥を導入する自由エネルギーの変化量の方が高い利得を持つと、転位が導入されながら成長し、格子緩和され得る。このように格子緩和され、理論値の格子定数又はそれと同等の格子定数で成長されたＡｌＧａＮのIII族極性面には、比較的強い自発分極によって負の分極電荷が生成される。このようにバッファ層１２０ＢのＡｌＮ又はＡｌＧａＮのIII族極性面に生成される負の分極電荷のために、その上に成長されるチャネル層１３０ＢのＧａＮの伝導帯エネルギーＥＣが持ち上げられる。その結果、半導体装置１００Ｂ（ＨＥＭＴＢ）では、電子の分布が狭くなり、波動関数が狭くなって、電子移動度が低下してしまう。
【0054】
即ち、半導体装置１００Ｂ（ＨＥＭＴＢ）において、バッファ層１２０ＢのIII族極性面の分極電荷を、負ではなく、０又は正にすることができれば、その上に成長されるチャネル層１３０Ｂの伝導帯エネルギーＥＣの持ち上がりを抑えることができる。バッファ層１２０ＢのIII族極性面の分極電荷を０又は正にすることができれば、チャネル層１３０Ｂは、そのバッファ層１２０Ｂ側の伝導帯エネルギーＥＣがフェルミ準位ＥＦを下回るか又はそれに近くなり、電子の分布が広がり、波動関数が広がる。これにより、量子井戸構造であっても、電子移動度を高めることが可能になる。
【0055】
このような点に鑑み、量子井戸構造を有する半導体装置１（ＨＥＭＴＣ）において、チャネル層３０が成長されるバッファ層２０のIII族極性面に０又は正の分極電荷を生成することを考える。量子井戸構造を有する半導体装置１（ＨＥＭＴＣ）において、バッファ層２０のIII族極性面に０又は正の分極電荷を生成するためには、バッファ層２０に圧縮ストレスを印加し、バッファ層２０が圧縮応力を有するようにすればよい。そこで、量子井戸構造を有する半導体装置１（ＨＥＭＴＣ）では、チャネル層３０のＧａＮが成長されるバッファ層２０に、第１の層２１として、圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）が用いられる。
【0056】
尚、バッファ層２０に用いられるＡｌＧａＮのＡｌ組成、分極電荷及び圧縮応力については後述する。
半導体装置１（ＨＥＭＴＣ）では、バッファ層２０の第１の層２１に、Ａｌ組成ｘが０．１５超で且つ０．３０以下の、圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）が用いられ、そのIII族極性面の分極電荷が０又は正とされる。これにより、図４に示すように、チャネル層３０のＧａＮの、バッファ層２０のＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）側の伝導帯エネルギーＥＣの持ち上がりが抑えられる。図４には、半導体装置１（ＨＥＭＴＣ）におけるチャネル層３０のＧａＮの、伝導帯エネルギーＥＣの持ち上がりが、半導体装置１００Ｂ（ＨＥＭＴＢ）におけるチャネル層１３０ＢのＧａＮの、伝導帯エネルギーＥＣの持ち上がりよりも抑えられる様子を、太矢印で表している。半導体装置１（ＨＥＭＴＣ）におけるチャネル層３０のＧａＮの、伝導帯エネルギーＥＣの持ち上がりが抑えられることで、チャネル層３０のＧａＮは、バッファ層２０のＡｌＧａＮ側の伝導帯エネルギーＥＣがフェルミ準位ＥＦを下回るか又はそれに近くなる。それにより、チャネル層３０のＧａＮにおける電子の分布が広がるため、波動関数が広がる。半導体装置１（ＨＥＭＴＣ）の波動関数は、量子井戸構造を有する半導体装置１００Ｂ（ＨＥＭＴＢ）の波動関数よりも広がるほか、通常の半導体装置１００Ａ（ＨＥＭＴＡ）の波動関数よりも広がり得る。
半導体装置１（ＨＥＭＴＣ）では、バッファ層２０の第１の層２１に、Ａｌ組成ｘが０．１５超で且つ０．３０以下の、圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）が用いられ、そのIII族極性面の分極電荷が０又は正とされる。これにより、図４に示すように、チャネル層３０のＧａＮの、バッファ層２０のＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）側の伝導帯エネルギーＥＣの持ち上がりが抑えられる。図４には、半導体装置１（ＨＥＭＴＣ）におけるチャネル層３０のＧａＮの、伝導帯エネルギーＥＣの持ち上がりが、半導体装置１００Ｂ（ＨＥＭＴＢ）におけるチャネル層１３０ＢのＧａＮの、伝導帯エネルギーＥＣの持ち上がりよりも抑えられる様子を、太矢印で表している。半導体装置１（ＨＥＭＴＣ）におけるチャネル層３０のＧａＮの、伝導帯エネルギーＥＣの持ち上がりが抑えられることで、チャネル層３０のＧａＮは、バッファ層２０のＡｌＧａＮ側の伝導帯エネルギーＥＣがフェルミ準位ＥＦを下回るか又はそれに近くなる。それにより、チャネル層３０のＧａＮにおける電子の分布が広がるため、波動関数が広がる。半導体装置１（ＨＥＭＴＣ）の波動関数は、量子井戸構造を有する半導体装置１００Ｂ（ＨＥＭＴＢ）の波動関数よりも広がるほか、通常の半導体装置１００Ａ（ＨＥＭＴＡ）の波動関数よりも広がり得る。
【0057】
バッファ層２０に、圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）が用いられ、そのIII族極性面の分極電荷が０又は正とされる半導体装置１（ＨＥＭＴＣ）によれば、量子井戸構造で耐圧が向上されると共に、チャネル層３０の電子移動度が向上される。これにより、高性能の半導体装置１が実現される。
【0058】
ここで、バッファ層２０に用いられるＡｌＧａＮのＡｌ組成、分極電荷及び圧縮応力について説明する。
ＡｌＧａＮの応力による分極電荷の変化（ピエゾ分極）ＰＰは、Ａｌ組成ｘとストレスｓ及びストレステンソルＥを用いて、次式（２）のように表される。
ＡｌＧａＮの応力による分極電荷の変化（ピエゾ分極）ＰＰは、Ａｌ組成ｘとストレスｓ及びストレステンソルＥを用いて、次式（２）のように表される。
【0059】
【数2】
【0060】
この式（２）を用いて、ＡｌＧａＮが、最も強い圧縮ストレスが印加される時、即ち、ＡｌＮと同じ格子定数となる時の、III族極性面の分極電荷を計算したものを、図５に示す。
【0061】
図５はＡｌ組成と分極電荷、自発分極及びピエゾ分極との関係の一例を示す図である。
図５において、横軸はＡｌ組成ｘ［－］を表している。図５において、左側の縦軸は分極電荷［ｃｍ－２］を表し、右側の縦軸は自発分極［Ｃ／ｍ２］及びピエゾ分極［Ｃ／ｍ２］を表している。
図５において、横軸はＡｌ組成ｘ［－］を表している。図５において、左側の縦軸は分極電荷［ｃｍ－２］を表し、右側の縦軸は自発分極［Ｃ／ｍ２］及びピエゾ分極［Ｃ／ｍ２］を表している。
【0062】
図５に示すように、ＡｌＮと同じ格子定数となる時のＡｌＧａＮは、そのＡｌ組成ｘの変化に伴って自発分極及びピエゾ分極が変化し、Ａｌ組成ｘの減少に伴って分極電荷（全分極電荷）が増加する傾向を示す。図５より、ＡｌＮと同じ格子定数となる時のＡｌＧａＮの分極電荷が０又は正となるのは、そのＡｌ組成ｘが０．３０以下となる場合（図５の領域ＡＲ）であることが分かる。
【0063】
一方で、Ａｌ組成ｘが０．３０以下のＡｌＧａＮを、ＡｌＮ上に成長すると、ＡｌＧａＮのＡｌ組成ｘが０．１５以下の場合、ＡｌＮとの組成及び格子定数（理論値）の差が大きく、格子不整合が大きいため、格子緩和が生じる。即ち、Ａｌ組成ｘが０．１５以下のＡｌＧａＮの場合、下地のＡｌＮと同じ格子定数で成長しようとする力よりも、結晶欠陥を導入する自由エネルギーの変化量の方が高い利得を持つため、転位を導入しながら成長し、格子緩和が生じてしまう。ＡｌＮ上にそれと同等の格子定数で成長された層を下地として、Ａｌ組成ｘが０．１５以下のＡｌＧａＮを成長する場合も、それらの間の格子不整合が大きいことから、同様に格子緩和が生じ得る。結果として、Ａｌ組成ｘが０．１５以下のＡｌＧａＮでは、ＡｌＮ上での格子定数及び分極電荷を調整することが難しくなる。
【0064】
従って、ＡｌＮ上又はその上にＡｌＮと同等の格子定数で成長された層上に成長される際、格子緩和を抑えて圧縮ストレスを印加し、分極電荷を０又は正にするためには、ＡｌＧａＮのＡｌ組成ｘを、０．１５超で且つ０．３０以下の範囲に設定することが望ましい。尚、ＡｌＮを上回る格子定数となった時（圧縮応力を有するがその値が減少した時）のＡｌＧａＮのピエゾ分極、分極電荷は、ＡｌＮと同じ格子定数となった時よりも低下し、ＡｌＧａＮの分極電荷が０又は正となるＡｌ組成ｘは０．３０以下の範囲となる。
【0065】
このような知見に基づき、上記半導体装置１（ＨＥＭＴＣ）のＡｌＮを含む基板１０とＧａＮを含むチャネル層３０との間に設けられるバッファ層２０に、第１の層２１として、圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）が用いられる。バッファ層２０の、圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）の第１の層２１上に、チャネル層３０のＧａＮが設けられる。圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）の格子定数は、基板１０に含まれるＡｌＮの格子定数以上となる。更に、圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）の格子定数は、当該ＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）に対応するＡｌ組成ｘを有するＡｌｘＧａ１－ｘＮが示す格子定数の理論値よりも小さくなる。ここで、圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）の格子定数は、基板１０に含まれるＡｌＮの格子定数と一致し得る。
【0066】
半導体装置１（ＨＥＭＴＣ）では、基板１０のＡｌＮ上に設けられるバッファ層２０の第１の層２１として、このような格子定数を有し、圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）が用いられる。これにより、バッファ層２０の、第１の層２１のIII族極性面（面２０ａ）における分極電荷、即ち、チャネル層３０のＧａＮとの接合界面における分極電荷が、０又は正となるように調整される。バッファ層２０の、第１の層２１のIII族極性面における分極電荷が、０又は正とされることで、第１の層２１上に設けられるチャネル層３０の、伝導帯エネルギーＥＣの持ち上がりが抑えられる（図４）。チャネル層３０は、そのバッファ層２０側の伝導帯エネルギーＥＣがフェルミ準位ＥＦを下回るか又はそれに近くなり、電子の分布が広がり、波動関数が広がる。その結果、チャネル層３０の電子移動度が向上される。半導体装置１（ＨＥＭＴＣ）では、チャネル層３０の電子移動度が向上されることで、出力電流の減少や高周波特性の劣化等が抑えられる。優れた電子移動度を示すチャネル層３０を備えた高性能の半導体装置１（ＨＥＭＴＣ）が実現される。
【0067】
Ａｌ組成ｘが０．１５＜ｘ≦０．３０であるＡｌｘＧａ１－ｘＮは、基板１０のＡｌＮ上に直接成長すると、ＡｌＮとの組成及び格子定数（理論値）の差が比較的大きいため、格子緩和が生じ、圧縮ストレスが印加されず、圧縮応力が発現されない場合がある。そのため、半導体装置１では、上記図３に示したように、ＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）を含む第１の層２１と、それよりもＡｌ組成の高いＡｌｙＧａ１－ｙＮ（ｘ＜ｙ＜１．００）を含む第２の層２２とを有するバッファ層２０が設けられる。第２の層２２は、複数層のＡｌＧａＮが積層された構造を有してもよい。
【0068】
半導体装置１の製造では、基板１０のＡｌＮ上に、まず、比較的高いＡｌ組成ｙのＡｌｙＧａ１－ｙＮ（ｘ＜ｙ＜１．００）を含む第２の層２２が成長され、その上に、比較的低いＡｌ組成ｘのＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）を含む第１の層２１が成長される。第２の層２２の成長、及びそれに続く第１の層２１の成長においては、格子定数の理論値が比較的近く厚さが薄い場合、結晶は下地の材料と同じ格子定数で成長しようとする性質が利用される。第２の層２２の成長、及びそれに続く第１の層２１の成長においては、各々のＡｌ組成ｙ及びＡｌ組成ｘのほか、各々の厚さが適宜調整される。
【0069】
基板１０のＡｌＮと、Ａｌ組成ｘが比較的低くＡｌＮと組成及び格子定数の理論値の差が比較的大きい第１の層２１との間に、Ａｌ組成ｙが比較的高くＡｌＮと組成及び格子定数の理論値の差が比較的小さい第２の層２２が設けられる。基板１０のＡｌＮとその上に成長される第２の層２２とは、互いの組成及び格子定数の理論値が比較的近いため、基板１０のＡｌＮ上に成長される第２の層２２には、格子緩和が生じることが抑えられる。第２の層２２とその上に成長される第１の層２１とは、互いの組成及び格子定数の理論値が比較的近いため、第２の層２２上に成長される第１の層２１には、格子緩和が生じることが抑えられる。
【0070】
比較的高いＡｌ組成ｙのＡｌｙＧａ１－ｙＮ（ｘ＜ｙ＜１．００）を含む第２の層２２は、格子緩和が抑えられながら基板１０のＡｌＮと格子整合しようとして成長され、圧縮ストレスが印加されながら成長される。これにより、第２の層２２として、圧縮応力を有するＡｌｙＧａ１－ｙＮ（ｘ＜ｙ＜１．００）が形成される。第２の層２２の圧縮応力を有するＡｌｙＧａ１－ｙＮ（ｘ＜ｙ＜１．００）の格子定数は、基板１０のＡｌＮの格子定数以上となる。更に、第２の層２２の圧縮応力を有するＡｌｙＧａ１－ｙＮ（ｘ＜ｙ＜１．００）の格子定数は、当該ＡｌｙＧａ１－ｙＮ（ｘ＜ｙ＜１．００）に対応するＡｌ組成ｙを有するＡｌｙＧａ１－ｙＮが示す格子定数の理論値よりも小さくなる。ここで、第２の層２２の圧縮応力を有するＡｌｙＧａ１－ｙＮ（ｘ＜ｙ＜１．００）の格子定数は、基板１０のＡｌＮの格子定数と一致し得る。
【0071】
このような格子定数を有し、圧縮応力を有するＡｌｙＧａ１－ｙＮ（ｘ＜ｙ＜１．００）を含む第２の層２２上に、比較的低いＡｌ組成ｘのＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）を含む第１の層２１が成長される。第１の層２１は、格子緩和が抑えられながら第２の層２２のＡｌｙＧａ１－ｙＮ（ｘ＜ｙ＜１．００）と格子整合しようとして成長され、圧縮ストレスが印加されながら成長される。これにより、第１の層２１として、圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）が形成される。第１の層２１の圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）の格子定数は、第２の層２２の圧縮応力を有するＡｌｙＧａ１－ｙＮ（ｘ＜ｙ＜１．００）の格子定数以上となる。更に、第１の層２１の圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）の格子定数は、当該ＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）に対応するＡｌ組成ｘを有するＡｌｘＧａ１－ｘＮが示す格子定数の理論値よりも小さくなる。ここで、第１の層２１の圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）の格子定数は、基板１０のＡｌＮの格子定数と一致し得る。第１の層２１の圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）の格子定数は、第２の層２２の圧縮応力を有するＡｌｙＧａ１－ｙＮ（ｘ＜ｙ＜１．００）の格子定数と一致し得る。
【0072】
尚、第１の層２１の圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）については、次のようにも言える。即ち、第１の層２１の圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）の格子定数は、基板１０のＡｌＮの格子定数以上となる。更に、第１の層２１の圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）の格子定数は、当該ＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）に対応するＡｌ組成ｘを有するＡｌｘＧａ１－ｘＮの格子定数の理論値よりも小さくなる。
【0073】
また、第２の層２２の圧縮応力を有するＡｌｙＧａ１－ｙＮ（ｘ＜ｙ＜１．００）については、次のようにも言える。即ち、第２の層２２の圧縮応力を有するＡｌｙＧａ１－ｙＮ（ｘ＜ｙ＜１．００）の格子定数は、基板１０のＡｌＮの格子定数以上、且つ、第１の層２１の圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）の格子定数以下となる。更に、第２の層２２の圧縮応力を有するＡｌｙＧａ１－ｙＮ（ｘ＜ｙ＜１．００）の格子定数は、当該ＡｌｙＧａ１－ｙＮ（ｘ＜ｙ＜１．００）に対応するＡｌ組成ｙを有するＡｌｙＧａ１－ｙＮの格子定数の理論値よりも小さくなる。
【0074】
このように半導体装置１では、基板１０のＡｌＮ上に、まず、比較的Ａｌ組成ｙが高く、ＡｌＮとの組成及び格子定数の理論値の差が比較的小さいＡｌｙＧａ１－ｙＮ（ｘ＜ｙ＜１．００）を含む第２の層２２が成長される。その上に、比較的Ａｌ組成ｘが低く、ＡｌＮとの組成及び格子定数の理論値の差が比較的大きいＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）を含む第１の層２１が成長される。これにより、基板１０のＡｌＮ上に成長される第２の層２２のＡｌｙＧａ１－ｙＮ（ｘ＜ｙ＜１．００）に格子緩和が生じることが抑えられ、第２の層２２上に成長される第１の層２１のＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）に格子緩和が生じることが抑えられる。結果として、基板１０のＡｌＮ上には、圧縮応力を有するＡｌｙＧａ１－ｙＮ（ｘ＜ｙ＜１．００）を含む第２の層２２を介して、圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）を含む第１の層２１が成長される。圧縮応力を有し、チャネル層３０が成長される側の面２０ａにおける分極電荷が０又は正となるように第１の層２１が形成され、それを含むバッファ層２０が形成される。
【0075】
このようなバッファ層２０の第１の層２１上に、チャネル層３０が設けられる。第１の層２１の０又は正の分極電荷により、チャネル層３０の伝導帯エネルギーＥＣの持ち上がりが抑えられ、電子の分布が広がり、波動関数が広がって、チャネル層３０の電子移動度が向上される。
【0076】
図６は窒化物半導体積層構造についてＸ線回折を用いて逆格子マッピングを行った結果の一例を示す図である。
図６において、横軸は［１００］方向に平行な逆格子空間座標ｑＸ［１／ｎｍ］を表し、縦軸は［００１］方向に平行な逆格子空間座標ｑＺ［１／ｎｍ］を表している。
図６において、横軸は［１００］方向に平行な逆格子空間座標ｑＸ［１／ｎｍ］を表し、縦軸は［００１］方向に平行な逆格子空間座標ｑＺ［１／ｎｍ］を表している。
【0077】
図６には、基板１０のＡｌＮ上に、ＡｌｙＧａ１－ｙＮ（ｘ＜ｙ＜１．００）を含む第２の層２２を介して、Ａｌ組成ｘが０．２０のＡｌ０．２０Ｇａ０．８０Ｎを含む第１の層２１が成長され、その上にチャネル層３０のＧａＮが成長された窒化物半導体積層構造の結果を示す。このような窒化物半導体積層構造について、Ｘ線回折を用いて逆格子マッピングを行っている。
【0078】
逆格子マップのｑＸ軸方向は、結晶の横方向の格子定数を示す。図６には、基板１０のＡｌＮの、格子定数の理論値を、鎖線で示している。図６には、バッファ層２０のＡｌ０．２０Ｇａ０．８０Ｎの、格子定数の理論値を、点線で示している。図６には、チャネル層３０のＧａＮの、格子定数の理論値を、一点鎖線で示している。
【0079】
図６より、基板１０のＡｌＮの格子定数を示すピーク値は、ＡｌＮの格子定数の理論値と同等である。バッファ層２０のＡｌ０．２０Ｇａ０．８０Ｎの格子定数を示すピーク値は、基板１０のＡｌＮの格子定数（ピーク値及び理論値）と同等であり、且つ、対応するＡｌ組成を有するＡｌ０．２０Ｇａ０．８０Ｎの格子定数の理論値よりも小さい。このことから、バッファ層２０のＡｌ０．２０Ｇａ０．８０Ｎは、その理論値よりも小さく、且つ、基板１０のＡｌＮと同等の格子定数を有し、圧縮ストレスが印加された状態、即ち、圧縮応力を有する状態で、基板１０のＡｌＮ上に成長されていることが分かる。
【0080】
また、図６より、チャネル層３０のＧａＮの格子定数を示すピーク値は、ＧａＮの格子定数の理論値と同等である。このことから、チャネル層３０のＧａＮは、下地のバッファ層２０に起因したストレスなく、バッファ層２０上に成長されていることが分かる。
【0081】
また、図７はバッファ層のＡｌ組成とチャネル層の電子移動度との関係の一例を示す図である。
図７において、横軸はバッファ層２０における第１の層２１のＡｌ組成ｘ［－］を表し、縦軸はチャネル層３０の電子移動度［ｃｍ２／Ｖ・ｓ］を表している。
図７において、横軸はバッファ層２０における第１の層２１のＡｌ組成ｘ［－］を表し、縦軸はチャネル層３０の電子移動度［ｃｍ２／Ｖ・ｓ］を表している。
【0082】
図７より、バッファ層２０の第１の層２１に用いるＡｌｘＧａ１－ｘＮのＡｌ組成ｘを０．１５とした場合及び１．００（即ちＡｌＮ）とした場合には、０．２０とした場合及び０．３０とした場合に比べ、チャネル層３０の電子移動度が低くなる。
【0083】
ＡｌｘＧａ１－ｘＮのＡｌ組成ｘを０．１５とした場合には、その下地となる基板１０のＡｌＮ又はその上に圧縮ストレスが印加されながら成長される層の実際の格子定数（＜理論値）との差が比較的大きくなり、格子不整合が大きくなって格子緩和が生じ易くなる。結果として、十分な圧縮応力が得られず、０又は正の分極電荷が得られなくなる。そのため、ＡｌｘＧａ１－ｘＮのＡｌ組成ｘを０．１５とした場合には、チャネル層３０の伝導帯エネルギーＥＣが持ち上がり、その電子移動度が低くなる。また、ＡｌｘＧａ１－ｘＮのＡｌ組成ｘを１．００とした場合、即ち、ＡｌＮとした場合には、チャネル層３０との接合界面に、強い負の分極電荷が生じるため、チャネル層３０の伝導帯エネルギーＥＣが持ち上がり、その電子移動度が低くなる。
【0084】
このような知見に基づき、バッファ層２０には、チャネル層３０が設けられる面２０ａ側の第１の層２１として、圧縮応力を有し、且つ、Ａｌ組成ｘが０．１５＜ｘ≦０．３０の範囲であるＡｌｘＧａ１－ｘＮが用いられる。
【0085】
また、図８はチャネル層の厚さと電子移動度との関係の一例を示す図である。
図８において、横軸はチャネル層３０の厚さ［ｎｍ］を表し、縦軸はチャネル層３０の電子移動度［ｃｍ２／Ｖ・ｓ］を表している。尚、チャネル層３０の厚さは、バッファ層２０の面２０ａに垂直な方向の厚さ、即ち、［０００１］方向の厚さである。
図８において、横軸はチャネル層３０の厚さ［ｎｍ］を表し、縦軸はチャネル層３０の電子移動度［ｃｍ２／Ｖ・ｓ］を表している。尚、チャネル層３０の厚さは、バッファ層２０の面２０ａに垂直な方向の厚さ、即ち、［０００１］方向の厚さである。
【0086】
図８より、チャネル層３０の厚さが１００ｎｍ以下の範囲では、その厚さの増加に伴って電子移動度が増加する傾向が認められる。一方、チャネル層３０の厚さが１００ｎｍを上回る範囲では、その厚さが増加しても電子移動度の大幅な増加は認められない。チャネル層３０の厚さが１００ｎｍを上回るような場合には、その下地となるバッファ層２０側の分極電荷を調整しても、２ＤＥＧ１ａ領域のエネルギーバンド構造を変化させることができないためである。即ち、バッファ層２０を設けたとしても、チャネル層３０の厚さが１００ｎｍを上回るような場合には、量子井戸構造を採用しない通常の半導体装置１００Ｂと同等になる。
【0087】
従って、上記のようなバッファ層２０の分極電荷を調整する手法、即ち、バッファ層２０に圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）を用いる手法は、量子井戸構造とならないような厚さのチャネル層３０に対しては適用されることを要しない。上記のようなバッファ層２０の分極電荷を調整する手法は、量子井戸構造となるような厚さのチャネル層３０に対して適用されることで、適用されない場合に比べて、高い電子移動度を示すチャネル層３０の実現に有効となる。上記のようなバッファ層２０の分極電荷を調整する手法が採用される半導体装置１において、そのチャネル層３０の厚さは、１００ｎｍ以下に設定されることが望ましい。
【0088】
【0089】
図９に示す半導体装置１Ａは、ＨＥＭＴの一例である。半導体装置１Ａは、基板１０Ａ、バッファ層２０Ａ、チャネル層３０Ａ、バリア層４０Ａ、キャップ層８０Ａ、パッシベーション膜９０Ａ、ゲート電極５０Ａ、ソース電極６０Ａ及びドレイン電極７０Ａを有する。
【0090】
基板１０Ａには、ＡｌＮを含む基板が用いられる。基板１０Ａは、下地基板１１Ａ及び核形成層１２Ａを含む。下地基板１１Ａには、例えば、ＡｌＮ基板が用いられる。下地基板１１Ａには、Ｓｉ、サファイア、ＳｉＣ、ＧａＮ等の各種基板が用いられてもよい。核形成層１２Ａは、下地基板１１Ａに積層される。核形成層１２Ａは、例えば、ＭＯＶＰＥ法を用いて形成される。核形成層１２Ａには、例えば、ＡｌＮが用いられる。基板１０Ａの、その核形成層１２Ａ側に、バッファ層２０Ａ等が設けられる。
【0091】
バッファ層２０Ａは、下地基板１１Ａとそれに積層された核形成層１２Ａとを有する基板１０Ａの、その核形成層１２Ａ側の面１０Ａａ（「第１の面」とも言う）に設けられる。バッファ層２０Ａには、ＡｌＧａＮを含む層が用いられる。バッファ層２０Ａは、圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）を含む。バッファ層２０Ａは、複数層のＡｌＧａＮが積層された構造を有する。図９には一例として、ＡｌＧａＮの第１の層２１Ａ、第２の層２２Ａ及び第３の層２３Ａが積層された構造を示している。図９の例では、基板１０Ａの面１０Ａａ上に第３の層２３Ａが設けられ、第３の層２３Ａ上（基板１０Ａ側とは反対側の面上）に第２の層２２Ａが設けられ、第２の層２２Ａ上（第３の層２３Ａ側とは反対側の面上）に第１の層２１Ａが設けられる。
【0092】
バッファ層２０Ａの第１の層２１Ａは、上記のような圧縮応力（「第１の圧縮応力」とも言う）を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）（「第１のＡｌｘＧａ１－ｘＮ」とも言う）を含む層である。バッファ層２０Ａの第２の層２２Ａは、圧縮応力（「第２の圧縮応力」とも言う）を有するＡｌｙＧａ１－ｙＮ（０．３０＜ｙ≦０．８０）（「第２のＡｌｙＧａ１－ｙＮ」とも言う）を含む層である。バッファ層２０Ａの第３の層２３Ａは、圧縮応力（「第３の圧縮応力」とも言う）を有するＡｌｚＧａ１－ｚＮ（０．８０＜ｚ＜１．００）（「第３のＡｌｚＧａ１－ｚＮ」とも言う）を含む層である。
【0093】
チャネル層３０Ａは、バッファ層２０Ａの、基板１０Ａ側とは反対の面２０Ａａ（「第２の面」とも言う）側に設けられる。チャネル層３０Ａには、ＧａＮを含む層が用いられる。
【0094】
バリア層４０Ａは、チャネル層３０Ａの、バッファ層２０Ａ側とは反対の面３０Ａａ（「第３の面」とも言う）側に設けられる。バリア層４０Ａには、ＡｌｍＧａ１－ｍＮ（０．５０≦ｍ≦１．００）を含む層、即ち、ＡｌＮ又はＡｌＧａＮを含む層が用いられる。
【0095】
キャップ層８０Ａは、バリア層４０Ａの、チャネル層３０Ａ側とは反対の面４０Ａａ側に設けられる。キャップ層８０Ａには、ＧａＮを含む層が用いられる。
基板１０Ａ（その下地基板１１Ａに積層された核形成層１２Ａ）上に、例えば、ＭＯＶＰＥ法を用いて、バッファ層２０Ａ、チャネル層３０Ａ、バリア層４０Ａ及びキャップ層８０Ａが順次積層されて成長され、図９に示すような窒化物半導体積層構造が得られる。半導体装置１Ａでは、バリア層４０Ａの自発分極、及びチャネル層３０Ａとの格子定数差に起因したひずみによってバリア層４０Ａに発生するピエゾ分極により、チャネル層３０Ａの、バリア層４０Ａとの接合界面近傍に、２ＤＥＧ１Ａａが生成される。
基板１０Ａ（その下地基板１１Ａに積層された核形成層１２Ａ）上に、例えば、ＭＯＶＰＥ法を用いて、バッファ層２０Ａ、チャネル層３０Ａ、バリア層４０Ａ及びキャップ層８０Ａが順次積層されて成長され、図９に示すような窒化物半導体積層構造が得られる。半導体装置１Ａでは、バリア層４０Ａの自発分極、及びチャネル層３０Ａとの格子定数差に起因したひずみによってバリア層４０Ａに発生するピエゾ分極により、チャネル層３０Ａの、バリア層４０Ａとの接合界面近傍に、２ＤＥＧ１Ａａが生成される。
【0096】
尚、半導体装置１Ａにおいて、基板１０Ａは、バッファ層２０Ａが積層される側の面１０Ａａが（０００１）面、即ち、III族極性面となる。バッファ層２０Ａは、その厚さ方向が［０００１］方向となるように基板１０Ａ上に積層された層であり、チャネル層３０Ａが積層される側の面２０Ａａが（０００１）面、即ち、III族極性面となる層である。チャネル層３０Ａは、その厚さ方向が［０００１］方向となるようにバッファ層２０Ａ上に積層された層であり、バリア層４０Ａが積層される側の面３０Ａａが（０００１）面、即ち、III族極性面となる層である。バリア層４０Ａは、その厚さ方向が［０００１］方向となるようにチャネル層３０Ａ上に積層された層であり、チャネル層３０Ａ側とは反対側の面４０Ａａが（０００１）面、即ち、III族極性面となる層である。キャップ層８０Ａは、その厚さ方向が［０００１］方向となるようにバリア層４０Ａ上に積層された層であり、バリア層４０Ａ側とは反対側の面８０Ａａが（０００１）面、即ち、III族極性面となる層である。
【0097】
ゲート電極５０Ａ、ソース電極６０Ａ及びドレイン電極７０Ａには、それぞれ所定の金属が用いられる。ゲート電極５０Ａは、ショットキー電極として機能するように設けられる。ゲート電極５０Ａは、キャップ層８０Ａ上に設けられる。ソース電極６０Ａ及びドレイン電極７０Ａは、オーミック電極として機能するように設けられる。ソース電極６０Ａ及びドレイン電極７０Ａは、キャップ層８０Ａ及びバリア層４０Ａを貫通してチャネル層３０Ａ（例えばその２ＤＥＧ１Ａａ）と接続される。
【0098】
パッシベーション膜９０Ａは、キャップ層８０Ａ、ソース電極６０Ａ及びドレイン電極７０Ａを覆うように設けられる。パッシベーション膜９０Ａには、キャップ層８０Ａに通じる開口部９１Ａが設けられる。ゲート電極５０Ａは、パッシベーション膜９０Ａの開口部９１Ａにおけるキャップ層８０Ａ上に設けられる。パッシベーション膜９０Ａには、Ｓｉ、Ａｌ（アルミニウム）、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｔｉ（チタン）、Ｔａ（タンタル）及びＷ（タングステン）の少なくとも１種を含む酸化物、窒化物、酸窒化物等の各種絶縁材料が用いられる。例えば、パッシベーション膜９０Ａには、ＳｉＮ（窒化ケイ素）が用いられる。
【0099】
半導体装置１Ａの動作時には、ソース電極６０Ａとドレイン電極７０Ａとの間に所定の電圧が供給され、ゲート電極５０Ａに所定のゲート電圧が供給される。ソース電極６０Ａとドレイン電極７０Ａとの間のチャネル層３０Ａに電子の輸送経路が形成され、半導体装置１Ａのトランジスタ機能が実現される。半導体装置１Ａは、チャネル層３０Ａがバッファ層２０Ａとバリア層４０Ａとで挟まれた量子井戸構造を有する。半導体装置１Ａでは、チャネル層３０Ａとバッファ層２０Ａ及びバリア層４０Ａとの間の比較的大きなバンドオフセットにより、電子の閉じ込めが強められ、デバイス奥部への電子拡散が規制され、デバイス奥部を経由したリーク電流の発生が抑えられる。半導体装置１Ａでは、その量子井戸構造による電子の強い閉じ込めにより、高耐圧化が実現される。
【0100】
半導体装置１Ａでは、ＡｌＮを含む基板１０Ａ上に、バッファ層２０Ａとして、ＡｌＧａＮの第３の層２３Ａ、第２の層２２Ａ及び第１の層２１Ａが順に積層される。第３の層２３ＡにおけるＡｌＧａＮのＡｌ組成は、第２の層２２ＡにおけるＡｌＧａＮのＡｌ組成よりも高い値に設定される。第２の層２２ＡにおけるＡｌＧａＮのＡｌ組成は、第１の層２１ＡにおけるＡｌＧａＮのＡｌ組成よりも高い値に設定される。第１の層２１ＡにおけるＡｌＧａＮのＡｌ組成は、０．１５超で且つ０．３０以下の範囲に設定される。
【0101】
第３の層２３Ａは、下地の基板１０ＡのＡｌＮと格子整合しようとする圧縮ストレスが印加されながら成長される。これにより、圧縮応力を有する第３の層２３Ａが形成される。第２の層２２Ａは、下地の第３の層２３Ａと格子整合しようとする圧縮ストレスが印加されながら成長される。これにより、圧縮応力を有する第２の層２２Ａが形成される。第１の層２１Ａは、下地の第２の層２２Ａと格子整合しようとする圧縮ストレスが印加されながら成長される。これにより、圧縮応力を有する第１の層２１Ａが形成される。
【0102】
バッファ層２０Ａとチャネル層３０Ａとの接合界面には、バッファ層２０Ａの第１の層２１Ａ、即ち、圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）が設けられる。第１の層２１Ａは、チャネル層３０Ａ側の面２０Ａａ（III族極性面）の分極電荷が０又は正となるように設けられる。これにより、チャネル層３０Ａの、バッファ層２０Ａ側の伝導帯エネルギーＥＣが持ち上がることが抑えられ、電子の分布及び波動関数が広がり、チャネル層３０Ａの電子移動度が向上される。優れた電子移動度を示すチャネル層３０Ａを備えた高性能の半導体装置１Ａが実現される。
【0103】
続いて、上記のような構成を有する半導体装置１Ａの製造方法について、次の図１０から図１３及び上記図９を参照して説明する。
図１０から図１３は第２の実施の形態に係る半導体装置の製造方法の一例について説明する図である。図１０（Ａ）、図１０（Ｂ）、図１１（Ａ）、図１１（Ｂ）、図１２（Ａ）、図１２（Ｂ）、図１３（Ａ）及び図１３（Ｂ）にはそれぞれ、半導体装置製造の各工程の要部断面図を模式的に示している。以下、各工程について順に説明する。
図１０から図１３は第２の実施の形態に係る半導体装置の製造方法の一例について説明する図である。図１０（Ａ）、図１０（Ｂ）、図１１（Ａ）、図１１（Ｂ）、図１２（Ａ）、図１２（Ｂ）、図１３（Ａ）及び図１３（Ｂ）にはそれぞれ、半導体装置製造の各工程の要部断面図を模式的に示している。以下、各工程について順に説明する。
【0104】
図１０（Ａ）には、基板準備工程の一例の要部断面図を模式的に示している。
まず、図１０（Ａ）に示すような基板１０Ａ、即ち、下地基板１１Ａとそれに積層された核形成層１２Ａとを有する基板１０Ａが準備される。下地基板１１Ａには、例えば、ＡｌＮ自立基板が用いられる。下地基板１１Ａ上に、例えば、ＭＯＶＰＥ法を用いて、核形成層１２Ａが形成される。核形成層１２Ａとして、例えば、厚さ１００ｎｍのＡｌＮが形成される。下地基板１１Ａの（０００１）面、即ち、III族極性面上に、厚さ方向が［０００１］方向となるように核形成層１２Ａが成長される。核形成層１２Ａの、下地基板１１Ａ側とは反対側の面１０Ａａが（０００１）面、即ち、III族極性面となる。
まず、図１０（Ａ）に示すような基板１０Ａ、即ち、下地基板１１Ａとそれに積層された核形成層１２Ａとを有する基板１０Ａが準備される。下地基板１１Ａには、例えば、ＡｌＮ自立基板が用いられる。下地基板１１Ａ上に、例えば、ＭＯＶＰＥ法を用いて、核形成層１２Ａが形成される。核形成層１２Ａとして、例えば、厚さ１００ｎｍのＡｌＮが形成される。下地基板１１Ａの（０００１）面、即ち、III族極性面上に、厚さ方向が［０００１］方向となるように核形成層１２Ａが成長される。核形成層１２Ａの、下地基板１１Ａ側とは反対側の面１０Ａａが（０００１）面、即ち、III族極性面となる。
【0105】
図１０（Ｂ）には、バッファ層形成工程の一例の要部断面図を模式的に示している。
基板１０Ａの準備後、図１０（Ｂ）に示すように、基板１０Ａの核形成層１２Ａ側の面１０Ａａ上に、バッファ層２０Ａが形成される。バッファ層２０Ａは、例えば、ＭＯＶＰＥ法を用いて形成される。この例では、バッファ層２０Ａとして、上から順に第１の層２１Ａ、第２の層２２Ａ及び第３の層２３Ａの、３層のＡｌＧａＮの積層構造が形成される。第１の層２１Ａとして、例えば、厚さ１０ｎｍのＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）が形成される。第２の層２２Ａとして、例えば、厚さ５０ｎｍのＡｌｙＧａ１－ｙＮ（０．３０＜ｙ≦０．８０）が形成される。第３の層２３Ａとして、例えば、厚さ１０ｎｍのＡｌｚＧａ１－ｚＮ（０．８０＜ｚ＜１．００）が形成される。
基板１０Ａの準備後、図１０（Ｂ）に示すように、基板１０Ａの核形成層１２Ａ側の面１０Ａａ上に、バッファ層２０Ａが形成される。バッファ層２０Ａは、例えば、ＭＯＶＰＥ法を用いて形成される。この例では、バッファ層２０Ａとして、上から順に第１の層２１Ａ、第２の層２２Ａ及び第３の層２３Ａの、３層のＡｌＧａＮの積層構造が形成される。第１の層２１Ａとして、例えば、厚さ１０ｎｍのＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）が形成される。第２の層２２Ａとして、例えば、厚さ５０ｎｍのＡｌｙＧａ１－ｙＮ（０．３０＜ｙ≦０．８０）が形成される。第３の層２３Ａとして、例えば、厚さ１０ｎｍのＡｌｚＧａ１－ｚＮ（０．８０＜ｚ＜１．００）が形成される。
【0106】
基板１０Ａの面１０Ａａ上には、まず第３の層２３Ａが形成され、その上に第２の層２２Ａが形成され、その上に第１の層２１Ａが形成される。第３の層２３Ａの成長、第２の層２２Ａの成長及び第１の層２１Ａの成長においては、格子定数の理論値が比較的近く厚さが薄い場合、結晶は下地の材料と同じ格子定数で成長しようとする性質が利用される。第３の層２３Ａの成長、第２の層２２Ａの成長及び第１の層２１Ａの成長においては、各々のＡｌ組成ｚ、Ａｌ組成ｙ及びＡｌ組成ｘのほか、各々の厚さが適宜調整される。
【0107】
基板１０ＡのＡｌＮと、Ａｌ組成ｘが比較的低くＡｌＮと組成及び格子定数の理論値の差が比較的大きい第１の層２１Ａとの間に、Ａｌ組成ｙ及びＡｌ組成ｚが比較的高くＡｌＮと組成及び格子定数の理論値の差が比較的小さい第２の層２２Ａ及び第３の層２３Ａが設けられる。基板１０ＡのＡｌＮ上に、Ａｌ組成ｚの第３の層２３Ａが設けられ、第３の層２３Ａ上に、Ａｌ組成ｚよりも低いＡｌ組成ｙの第２の層２２Ａが設けられ、第２の層２２Ａ上に、Ａｌ組成ｙよりも低いＡｌ組成ｘの第１の層２１Ａが設けられる。基板１０ＡのＡｌＮとその上に成長される第３の層２３Ａとは、互いの組成及び格子定数の理論値が比較的近いため、基板１０ＡのＡｌＮ上に成長される第３の層２３Ａには、格子緩和が生じることが抑えられる。第３の層２３Ａとその上に成長される第２の層２２Ａとは、互いの組成及び格子定数の理論値が比較的近いため、第３の層２３Ａ上に成長される第２の層２２Ａには、格子緩和が生じることが抑えられる。そして、第２の層２２Ａとその上に成長される第１の層２１Ａとは、互いの組成及び格子定数の理論値が比較的近いため、第２の層２２Ａ上に成長される第１の層２１Ａには、格子緩和が生じることが抑えられる。
【0108】
第３の層２３Ａは、格子緩和が抑えられ、下地の基板１０ＡのＡｌＮと格子整合しようとする圧縮ストレスが印加されながら成長される。これにより、第３の層２３Ａとして、圧縮応力を有するＡｌｚＧａ１－ｚＮ（０．８０＜ｚ＜１．００）が形成される。第３の層２３Ａの圧縮応力を有するＡｌｚＧａ１－ｚＮ（０．８０＜ｚ＜１．００）の格子定数は、基板１０ＡのＡｌＮの格子定数以上となる。更に、第３の層２３Ａの圧縮応力を有するＡｌｚＧａ１－ｚＮ（０．８０＜ｚ＜１．００）の格子定数は、当該ＡｌｚＧａ１－ｚＮ（０．８０＜ｚ＜１．００）に対応するＡｌ組成ｚを有するＡｌｚＧａ１－ｚＮが示す格子定数の理論値よりも小さくなる。ここで、第３の層２３Ａの圧縮応力を有するＡｌｚＧａ１－ｚＮ（０．８０＜ｚ＜１．００）の格子定数は、基板１０ＡのＡｌＮの格子定数と一致し得る。
【0109】
第２の層２２Ａは、格子緩和が抑えられ、下地の第３の層２３Ａと格子整合しようとする圧縮ストレスが印加されながら成長される。これにより、第２の層２２Ａとして、圧縮応力を有するＡｌｙＧａ１－ｙＮ（０．３０＜ｙ≦０．８０）が形成される。第２の層２２Ａの圧縮応力を有するＡｌｙＧａ１－ｙＮ（０．３０＜ｙ≦０．８０）の格子定数は、第３の層２３Ａの圧縮応力を有するＡｌｚＧａ１－ｚＮ（０．８０＜ｚ＜１．００）の格子定数以上となる。更に、第２の層２２Ａの圧縮応力を有するＡｌｙＧａ１－ｙＮ（０．３０＜ｙ≦０．８０）の格子定数は、当該ＡｌｙＧａ１－ｙＮ（０．３０＜ｙ≦０．８０）に対応するＡｌ組成ｙを有するＡｌｙＧａ１－ｙＮが示す格子定数の理論値よりも小さくなる。ここで、第２の層２２Ａの圧縮応力を有するＡｌｙＧａ１－ｙＮ（０．３０＜ｙ≦０．８０）の格子定数は、基板１０ＡのＡｌＮの格子定数と一致し得る。第２の層２２Ａの圧縮応力を有するＡｌｙＧａ１－ｙＮ（０．３０＜ｙ≦０．８０）の格子定数は、第３の層２３Ａの圧縮応力を有するＡｌｚＧａ１－ｚＮ（０．８０＜ｚ＜１．００）の格子定数と一致し得る。
【0110】
第１の層２１Ａは、格子緩和が抑えられ、下地の第２の層２２Ａと格子整合しようとする圧縮ストレスが印加されながら成長される。これにより、第１の層２１Ａとして、圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）が形成される。第１の層２１Ａの圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）の格子定数は、第２の層２２Ａの圧縮応力を有するＡｌｙＧａ１－ｙＮ（０．３０＜ｙ≦０．８０）の格子定数以上となる。更に、第１の層２１Ａの圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）の格子定数は、当該ＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）に対応するＡｌ組成ｘを有するＡｌｘＧａ１－ｘＮが示す格子定数の理論値よりも小さくなる。ここで、第１の層２１Ａの圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）の格子定数は、基板１０ＡのＡｌＮの格子定数と一致し得る。第１の層２１Ａの圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）の格子定数は、第３の層２３Ａの圧縮応力を有するＡｌｚＧａ１－ｚＮ（０．８０＜ｚ＜１．００）の格子定数と一致し得る。第１の層２１Ａの圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）の格子定数は、第２の層２２Ａの圧縮応力を有するＡｌｙＧａ１－ｙＮ（０．３０＜ｙ≦０．８０）の格子定数と一致し得る。
【0111】
尚、第１の層２１Ａの圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）については、次のようにも言える。即ち、第１の層２１Ａの圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）の格子定数は、基板１０ＡのＡｌＮの格子定数以上となる。更に、第１の層２１Ａの圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）の格子定数は、当該ＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）に対応するＡｌ組成ｘを有するＡｌｘＧａ１－ｘＮの格子定数の理論値よりも小さくなる。
【0112】
また、第２の層２２Ａの圧縮応力を有するＡｌｙＧａ１－ｙＮ（０．３０＜ｙ≦０．８０）については、次のようにも言える。即ち、第２の層２２Ａの圧縮応力を有するＡｌｙＧａ１－ｙＮ（０．３０＜ｙ≦０．８０）の格子定数は、基板１０ＡのＡｌＮの格子定数以上、且つ、第１の層２１Ａの圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）の格子定数以下となる。更に、第２の層２２Ａの圧縮応力を有するＡｌｙＧａ１－ｙＮ（０．３０＜ｙ≦０．８０）の格子定数は、当該ＡｌｙＧａ１－ｙＮ（ｘ＜ｙ＜１．００）に対応するＡｌ組成ｙを有するＡｌｙＧａ１－ｙＮの格子定数の理論値よりも小さくなる。
【0113】
また、第３の層２３Ａの圧縮応力を有するＡｌｚＧａ１－ｚＮ（０．８０＜ｚ＜１．００）については、次のようにも言える。即ち、第３の層２３Ａの圧縮応力を有するＡｌｚＧａ１－ｚＮ（０．８０＜ｚ＜１．００）の格子定数は、基板１０ＡのＡｌＮの格子定数以上、且つ、第２の層２２Ａの圧縮応力を有するＡｌｙＧａ１－ｙＮ（０．３０＜ｙ≦０．８０）の格子定数以下となる。更に、第３の層２３Ａの圧縮応力を有するＡｌｚＧａ１－ｚＮ（０．８０＜ｚ＜１．００）の格子定数は、当該ＡｌｚＧａ１－ｚＮ（０．８０＜ｚ＜１．００）に対応するＡｌ組成ｚを有するＡｌｚＧａ１－ｚＮの格子定数の理論値よりも小さくなる。
【0114】
バッファ層２０Ａの第３の層２３Ａ、第２の層２２Ａ及び第１の層２１Ａは、各々の厚さ方向が［０００１］方向となるように成長される。第３の層２３Ａの、基板１０Ａ側とは反対側の面が（０００１）面、即ち、III族極性面となる。第２の層２２Ａの、第３の層２３Ａ側とは反対側の面が（０００１）面、即ち、III族極性面となる。第１の層２１Ａの、第２の層２２Ａ側とは反対側の面２０Ａａが（０００１）面、即ち、III族極性面となる。
【0115】
バッファ層２０Ａの最上層に形成される第１の層２１ＡのＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）は、圧縮応力を有する。バッファ層２０Ａの第１の層２１Ａは、面２０Ａａ（III族極性面）における分極電荷が０又は正となるように形成される。
【0116】
図１１（Ａ）には、チャネル層形成工程の一例の要部断面図を模式的に示している。
バッファ層２０Ａの形成後、図１１（Ａ）に示すように、バッファ層２０Ａの面２０Ａａ上、即ち、第１の層２１Ａ上に、チャネル層３０Ａが形成される。チャネル層３０Ａは、バッファ層２０Ａの、分極電荷が０又は正である面２０Ａａ上に、形成される。チャネル層３０Ａは、バッファ層２０Ａの面２０Ａａ、即ち、第１の層２１Ａに接するように、形成される。チャネル層３０Ａとして、厚さ１００ｎｍ以下、好ましくは厚さ５０ｎｍ以下、例えば、厚さ２０ｎｍのＧａＮが形成される。チャネル層３０Ａは、例えば、ＭＯＶＰＥ法を用いて形成される。チャネル層３０Ａは、その厚さ方向が［０００１］方向となるように成長される。チャネル層３０Ａの、バッファ層２０Ａとは反対側の面３０Ａａが（０００１）面、即ち、III族極性面となる。
バッファ層２０Ａの形成後、図１１（Ａ）に示すように、バッファ層２０Ａの面２０Ａａ上、即ち、第１の層２１Ａ上に、チャネル層３０Ａが形成される。チャネル層３０Ａは、バッファ層２０Ａの、分極電荷が０又は正である面２０Ａａ上に、形成される。チャネル層３０Ａは、バッファ層２０Ａの面２０Ａａ、即ち、第１の層２１Ａに接するように、形成される。チャネル層３０Ａとして、厚さ１００ｎｍ以下、好ましくは厚さ５０ｎｍ以下、例えば、厚さ２０ｎｍのＧａＮが形成される。チャネル層３０Ａは、例えば、ＭＯＶＰＥ法を用いて形成される。チャネル層３０Ａは、その厚さ方向が［０００１］方向となるように成長される。チャネル層３０Ａの、バッファ層２０Ａとは反対側の面３０Ａａが（０００１）面、即ち、III族極性面となる。
【0117】
図１１（Ｂ）には、バリア層及びキャップ層形成工程の一例の要部断面図を模式的に示している。
チャネル層３０Ａの形成後、図１１（Ｂ）に示すように、チャネル層３０Ａの面３０Ａａ上に、バリア層４０Ａが形成される。バリア層４０Ａとして、例えば、厚さ１０ｎｍのＡｌｍＧａ１－ｍＮ（０．５０≦ｍ≦１．００）が形成される。バリア層４０Ａは、例えば、ＭＯＶＰＥ法を用いて形成される。バリア層４０Ａは、その厚さ方向が［０００１］方向となるように成長される。バリア層４０Ａの、チャネル層３０Ａとは反対側の面４０Ａａが（０００１）面、即ち、III族極性面となる。チャネル層３０Ａの、バリア層４０Ａとの接合界面近傍に、２ＤＥＧ１Ａａが生成される。
チャネル層３０Ａの形成後、図１１（Ｂ）に示すように、チャネル層３０Ａの面３０Ａａ上に、バリア層４０Ａが形成される。バリア層４０Ａとして、例えば、厚さ１０ｎｍのＡｌｍＧａ１－ｍＮ（０．５０≦ｍ≦１．００）が形成される。バリア層４０Ａは、例えば、ＭＯＶＰＥ法を用いて形成される。バリア層４０Ａは、その厚さ方向が［０００１］方向となるように成長される。バリア層４０Ａの、チャネル層３０Ａとは反対側の面４０Ａａが（０００１）面、即ち、III族極性面となる。チャネル層３０Ａの、バリア層４０Ａとの接合界面近傍に、２ＤＥＧ１Ａａが生成される。
【0118】
更に、図１１（Ｂ）に示すように、形成されたバリア層４０Ａ上に、キャップ層８０Ａが形成される。キャップ層８０Ａとして、例えば、ＧａＮが形成される。キャップ層８０Ａは、例えば、ＭＯＶＰＥ法を用いて形成される。キャップ層８０Ａは、その厚さ方向が［０００１］方向となるように成長される。キャップ層８０Ａの、バリア層４０Ａとは反対側の面８０Ａａが（０００１）面、即ち、III族極性面となる。
【0119】
上記工程により、基板１０Ａ（下地基板１１Ａに積層された核形成層１２Ａ）上にバッファ層２０Ａ（第３の層２３Ａ、第２の層２２Ａ及び第１の層２１Ａ）、チャネル層３０Ａ、バリア層４０Ａ及びキャップ層８０Ａが積層された窒化物半導体積層構造が形成される。
【0120】
尚、ＭＯＶＰＥ法を用いた各層の成長において、原料ガスには、ＮＨ３（アンモニア）、トリメチルガリウム（Tri-Methyl-Gallium；ＴＭＧａ）、トリメチルアルミニウム（Tri-Methyl-Aluminum；ＴＭＡｌ）等が用いられる。キャリアガスには、Ｈ２（水素）が用いられる。成長する窒化物半導体に応じて、原料ガスの供給と停止（切り替え）、供給時の流量（他原料との混合比）が適宜設定される。成長圧力は、１ｋＰａ～１００ｋＰａ程度、成長温度は７００℃～１５００℃程度とされる。
【0121】
基板１０Ａ上にバッファ層２０Ａ、チャネル層３０Ａ、バリア層４０Ａ及びキャップ層８０Ａが積層された窒化物半導体積層構造の形成後、フォトリソグラフィ技術を用いて、活性領域を覆い且つ活性領域の外側に開口部を有するマスク（図示せず）が形成される。そして、マスクの開口部に対し、塩素系ガスを用いたドライエッチング、又はＡｒ（アルゴン）等のイオン注入が行われ、活性領域を画定する素子間分離領域（図示せず）が形成される。素子間分離領域の形成後、マスクは除去される。
【0122】
図１２（Ａ）には、リセス形成工程の一例の要部断面図を模式的に示している。
窒化物半導体積層構造及び素子間分離領域の形成後、図１２（Ａ）に示すように、窒化物半導体積層構造の、ソース電極６０Ａ及びドレイン電極７０Ａを形成する領域に、それぞれリセス６１Ａ及びリセス７１Ａが形成される。その際は、まず、フォトリソグラフィ技術を用いて、ソース電極６０Ａ及びドレイン電極７０Ａを形成する領域に開口部を有するマスク（図示せず）が形成される。そして、塩素系ガスを用いたドライエッチングにより、マスクの開口部のキャップ層８０Ａ及びバリア層４０Ａが除去される。このドライエッチングの際には、マスクの開口部のキャップ層８０Ａ及びバリア層４０Ａが除去され、更にチャネル層３０Ａの一部が除去されてもよい。これにより、図１２（Ａ）に示すようなリセス６１Ａ及びリセス７１Ａが形成される。
窒化物半導体積層構造及び素子間分離領域の形成後、図１２（Ａ）に示すように、窒化物半導体積層構造の、ソース電極６０Ａ及びドレイン電極７０Ａを形成する領域に、それぞれリセス６１Ａ及びリセス７１Ａが形成される。その際は、まず、フォトリソグラフィ技術を用いて、ソース電極６０Ａ及びドレイン電極７０Ａを形成する領域に開口部を有するマスク（図示せず）が形成される。そして、塩素系ガスを用いたドライエッチングにより、マスクの開口部のキャップ層８０Ａ及びバリア層４０Ａが除去される。このドライエッチングの際には、マスクの開口部のキャップ層８０Ａ及びバリア層４０Ａが除去され、更にチャネル層３０Ａの一部が除去されてもよい。これにより、図１２（Ａ）に示すようなリセス６１Ａ及びリセス７１Ａが形成される。
【0123】
図１２（Ｂ）には、ソース電極及びドレイン電極形成工程の一例の要部断面図を模式的に示している。
リセス６１Ａ及びリセス７１Ａの形成後、図１２（Ｂ）に示すように、形成されたリセス６１Ａ及びリセス７１Ａにそれぞれ、ソース電極６０Ａ及びドレイン電極７０Ａが形成される。その際は、フォトリソグラフィ技術、蒸着技術及びリフトオフ技術を用いて、ソース電極６０Ａ及びドレイン電極７０Ａを形成する領域、即ち、キャップ層８０Ａ及びバリア層４０Ａが除去された領域に、電極用金属が形成される。例えば、電極用金属として、厚さ２０ｎｍのＴａと厚さ２００ｎｍのＡｌとの積層体が形成される。その後、窒素雰囲気中、４００℃～１０００℃、例えば、５５０℃で熱処理が行われ、電極用金属のオーミック接続が確立される。これにより、図１２（Ｂ）に示すような、キャップ層８０Ａ及びバリア層４０Ａを貫通してチャネル層３０Ａ（例えばその２ＤＥＧ１Ａａ）と接続されるソース電極６０Ａ及びドレイン電極７０Ａが形成される。
リセス６１Ａ及びリセス７１Ａの形成後、図１２（Ｂ）に示すように、形成されたリセス６１Ａ及びリセス７１Ａにそれぞれ、ソース電極６０Ａ及びドレイン電極７０Ａが形成される。その際は、フォトリソグラフィ技術、蒸着技術及びリフトオフ技術を用いて、ソース電極６０Ａ及びドレイン電極７０Ａを形成する領域、即ち、キャップ層８０Ａ及びバリア層４０Ａが除去された領域に、電極用金属が形成される。例えば、電極用金属として、厚さ２０ｎｍのＴａと厚さ２００ｎｍのＡｌとの積層体が形成される。その後、窒素雰囲気中、４００℃～１０００℃、例えば、５５０℃で熱処理が行われ、電極用金属のオーミック接続が確立される。これにより、図１２（Ｂ）に示すような、キャップ層８０Ａ及びバリア層４０Ａを貫通してチャネル層３０Ａ（例えばその２ＤＥＧ１Ａａ）と接続されるソース電極６０Ａ及びドレイン電極７０Ａが形成される。
【0124】
尚、ソース電極６０Ａ及びドレイン電極７０Ａを形成する領域に開口部を有するマスクを形成し、その開口部のキャップ層８０Ａ及びバリア層４０Ａを除去した後、更にチャネル層３０Ａを除去し、そこにＭＯＶＰＥ法を用いてｎ型ＧａＮ等のコンタクト層を形成することもできる。このようにして形成したコンタクト層上に、上記の例に従い、ソース電極６０Ａ及びドレイン電極７０Ａを形成することもできる。
【0125】
図１３（Ａ）には、パッシベーション膜形成工程の一例の要部断面図を模式的に示している。
ソース電極６０Ａ及びドレイン電極７０Ａの形成後、図１３（Ａ）に示すように、ソース電極６０Ａ及びドレイン電極７０Ａ並びにキャップ層８０Ａを覆うパッシベーション膜９０Ａが形成される。例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法を用いて、厚さ２ｎｍ以上５００ｎｍ以下、一例として、厚さ１００ｎｍのＳｉＮ等のパッシベーション膜９０Ａが形成される。パッシベーション膜９０Ａの形成には、プラズマＣＶＤ法のほか、原子層堆積（Atomic Layer Deposition；ＡＬＤ）法、スパッタ法等が用いられてもよい。
ソース電極６０Ａ及びドレイン電極７０Ａの形成後、図１３（Ａ）に示すように、ソース電極６０Ａ及びドレイン電極７０Ａ並びにキャップ層８０Ａを覆うパッシベーション膜９０Ａが形成される。例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法を用いて、厚さ２ｎｍ以上５００ｎｍ以下、一例として、厚さ１００ｎｍのＳｉＮ等のパッシベーション膜９０Ａが形成される。パッシベーション膜９０Ａの形成には、プラズマＣＶＤ法のほか、原子層堆積（Atomic Layer Deposition；ＡＬＤ）法、スパッタ法等が用いられてもよい。
【0126】
図１３（Ｂ）には、開口部形成工程の一例の要部断面図を模式的に示している。
パッシベーション膜９０Ａの形成後、図１３（Ｂ）に示すように、ゲート電極５０Ａを形成する領域のパッシベーション膜９０Ａが除去され、キャップ層８０Ａに通じる開口部９１Ａが形成される。その際は、まず、フォトリソグラフィ技術を用いて、ゲート電極５０Ａを形成する領域に開口部を有するマスク（図示せず）が形成され、ドライエッチングが行われる。このエッチングにより、マスクの開口部から露出するパッシベーション膜９０Ａが除去され、パッシベーション膜９０Ａの開口部９１Ａが形成される。パッシベーション膜９０Ａのエッチングは、例えば、フッ素系又は塩素系ガスを用いたドライエッチングによって行われる。このほか、パッシベーション膜９０Ａのエッチングは、フッ酸やバッファードフッ酸等を用いたウェットエッチングによって行われてもよい。パッシベーション膜９０Ａのエッチング後、マスクは除去される。
パッシベーション膜９０Ａの形成後、図１３（Ｂ）に示すように、ゲート電極５０Ａを形成する領域のパッシベーション膜９０Ａが除去され、キャップ層８０Ａに通じる開口部９１Ａが形成される。その際は、まず、フォトリソグラフィ技術を用いて、ゲート電極５０Ａを形成する領域に開口部を有するマスク（図示せず）が形成され、ドライエッチングが行われる。このエッチングにより、マスクの開口部から露出するパッシベーション膜９０Ａが除去され、パッシベーション膜９０Ａの開口部９１Ａが形成される。パッシベーション膜９０Ａのエッチングは、例えば、フッ素系又は塩素系ガスを用いたドライエッチングによって行われる。このほか、パッシベーション膜９０Ａのエッチングは、フッ酸やバッファードフッ酸等を用いたウェットエッチングによって行われてもよい。パッシベーション膜９０Ａのエッチング後、マスクは除去される。
【0127】
パッシベーション膜９０Ａの開口部９１Ａの形成後、上記図９に示したように、パッシベーション膜９０Ａの開口部９１Ａの位置に、ゲート電極５０Ａが形成される。その際は、フォトリソグラフィ技術、蒸着技術及びリフトオフ技術を用いて、パッシベーション膜９０Ａの開口部９１Ａの位置に、電極用金属が形成される。例えば、電極用金属として、厚さ３０ｎｍのＮｉ（ニッケル）と厚さ４００ｎｍのＡｕ（金）との積層体が形成される。電極用金属は、パッシベーション膜９０Ａの上面のほか、開口部９１Ａ内に入り込むように形成される。これにより、ショットキー電極として機能するゲート電極５０Ａが形成される。
【0128】
以上のような工程により、上記図９に示したような半導体装置１Ａが製造される。
半導体装置１Ａでは、基板１０ＡのＡｌＮ上に、バッファ層２０Ａとして、第３の層２３Ａ、第２の層２２Ａ及び第１の層２１Ａが形成される（図１０（Ａ）及び図１０（Ｂ））。ここで、第３の層２３Ａは、ＡｌｚＧａ１－ｚＮ（０．８０＜ｚ＜１．００）であり、第２の層２２Ａは、ＡｌｙＧａ１－ｙＮ（０．３０＜ｙ≦０．８０）であり、第１の層２１Ａは、ＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）である。第３の層２３Ａは、下地の基板１０ＡのＡｌＮと格子整合しようとする圧縮ストレスが印加されながら成長される。第２の層２２Ａは、下地の第３の層２３Ａと格子整合しようとする圧縮ストレスが印加されながら成長される。第１の層２１Ａは、下地の第２の層２２Ａと格子整合しようとする圧縮ストレスが印加されながら成長される。これにより、基板１０ＡのＡｌＮ上には、圧縮応力を有する第３の層２３Ａ及び第２の層２２Ａを介して、圧縮応力を有する第１の層２１ＡのＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）が形成される。
半導体装置１Ａでは、基板１０ＡのＡｌＮ上に、バッファ層２０Ａとして、第３の層２３Ａ、第２の層２２Ａ及び第１の層２１Ａが形成される（図１０（Ａ）及び図１０（Ｂ））。ここで、第３の層２３Ａは、ＡｌｚＧａ１－ｚＮ（０．８０＜ｚ＜１．００）であり、第２の層２２Ａは、ＡｌｙＧａ１－ｙＮ（０．３０＜ｙ≦０．８０）であり、第１の層２１Ａは、ＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）である。第３の層２３Ａは、下地の基板１０ＡのＡｌＮと格子整合しようとする圧縮ストレスが印加されながら成長される。第２の層２２Ａは、下地の第３の層２３Ａと格子整合しようとする圧縮ストレスが印加されながら成長される。第１の層２１Ａは、下地の第２の層２２Ａと格子整合しようとする圧縮ストレスが印加されながら成長される。これにより、基板１０ＡのＡｌＮ上には、圧縮応力を有する第３の層２３Ａ及び第２の層２２Ａを介して、圧縮応力を有する第１の層２１ＡのＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）が形成される。
【0129】
バッファ層２０Ａは、第１の層２１Ａ側の面２０Ａａにおける分極電荷が０又は正となるように形成される。そして、バッファ層２０Ａの面２０Ａａ上に、チャネル層３０ＡのＧａＮが形成される（図１１（Ａ））。チャネル層３０Ａは、バッファ層２０Ａの面２０Ａａにおける０又は正の分極電荷により、バッファ層２０Ａ側の伝導帯エネルギーＥＣの持ち上がりが抑えられる。これにより、半導体装置１Ａでは、チャネル層３０Ａにおける電子の分布及び波動関数が広がり、チャネル層３０Ａの電子移動度が向上される。優れた電子移動度を示すチャネル層３０Ａを備えた高性能の半導体装置１Ａが製造される。
【0130】
尚、以上の説明では、高耐圧化のため、ゲート電極５０Ａとドレイン電極７０Ａとの間隔を、ゲート電極５０Ａとソース電極６０Ａとの間隔よりも広くした、いわゆる非対称構造を採用した半導体装置１Ａを例にした。このほか、上記手法は、ゲート電極５０Ａとドレイン電極７０Ａとの間隔を、ゲート電極５０Ａとソース電極６０Ａとの間隔と同等とした、いわゆる対称構造を採用するものにも同様に適用することが可能である。
【0131】
また、ゲート電極５０Ａ、ソース電極６０Ａ及びドレイン電極７０Ａに用いる電極用金属の種類及び層構造は上記の例に限定されるものではなく、それらの形成方法も上記の例に限定されるものではない。ゲート電極５０Ａ、ソース電極６０Ａ及びドレイン電極７０Ａにはそれぞれ、単層構造が用いられてもよいし、積層構造が用いられてもよい。ソース電極６０Ａ及びドレイン電極７０Ａの形成時には、それらの電極用金属の形成によってオーミックコンタクトが実現されるようであれば、必ずしも上記のような熱処理が行われることを要しない。ゲート電極５０Ａの形成時には、その電極用金属の形成後、更に熱処理が行われてもよい。
【0132】
また、以上の説明では、半導体装置１Ａにショットキー電極として機能するゲート電極５０Ａを設ける例を示したが、ゲート電極５０Ａとキャップ層８０Ａとの間に、酸化物、窒化物又は酸窒化物等が用いられたゲート絶縁膜を設け、ＭＩＳ（Metal Insulator Semiconductor）型ゲート構造を採用することも可能である。
【0133】
【0134】
図１４に示す半導体装置１Ｂは、ＨＥＭＴの一例である。半導体装置１Ｂは、基板１０Ａとチャネル層３０Ａとの間に、４層のＡｌＧａＮの積層構造を有するバッファ層２０Ｂが設けられた構成を有する。半導体装置１Ｂは、このような構成を有する点で、上記第２の実施の形態で述べた半導体装置１Ａ（図９）と相違する。基板１０Ａとチャネル層３０Ａとの間には、３層のＡｌＧａＮの積層構造を有する上記バッファ層２０Ａに限らず、この半導体装置１Ｂのように、４層のＡｌＧａＮの積層構造を有するバッファ層２０Ｂが設けられてもよい。
【0135】
半導体装置１Ｂは、バッファ層２０Ｂとして、第１の層２１Ｂ、第２の層２２Ｂ、第３の層２３Ｂ及び第４の層２４Ｂを有する。チャネル層３０Ａが積層される第１の層２１Ｂには、ＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）が用いられる。第１の層２１Ｂが積層される第２の層２２Ｂには、第１の層２１ＢのＡｌ組成ｘよりも高いＡｌ組成ｙ２を有するＡｌｙ２Ｇａ１－ｙ２Ｎ（ｘ＜ｙ２）が用いられる。第２の層２２Ｂが積層される第３の層２３Ｂには、第２の層２２ＢのＡｌ組成ｙ２よりも高いＡｌ組成ｙ３を有するＡｌｙ３Ｇａ１－ｙ３Ｎ（ｙ２＜ｙ３）が用いられる。第３の層２３Ｂが積層される第４の層２４Ｂには、第３の層２３ＢのＡｌ組成ｙ３よりも高いＡｌ組成ｙ４を有するＡｌｙ４Ｇａ１－ｙ４Ｎ（ｙ３＜ｙ４）が用いられる。
【0136】
バッファ層２０Ｂは、基板１０ＡのＡｌＮ上に、例えば、ＭＯＶＰＥ法を用いて、第４の層２４Ｂ、第３の層２３Ｂ、第２の層２２Ｂ及び第１の層２１Ｂがこの順に積層されて形成される。第４の層２４Ｂは、下地の基板１０ＡのＡｌＮと格子整合しようとする圧縮ストレスが印加されながら成長される。これにより、圧縮応力を有する第４の層２４Ｂが形成される。第３の層２３Ｂは、下地の第４の層２４Ｂと格子整合しようとする圧縮ストレスが印加されながら成長される。これにより、圧縮応力を有する第３の層２３Ｂが形成される。第２の層２２Ｂは、下地の第３の層２３Ｂと格子整合しようとする圧縮ストレスが印加されながら成長される。これにより、圧縮応力を有する第２の層２２Ｂが形成される。第１の層２１Ｂは、下地の第２の層２２Ｂと格子整合しようとする圧縮ストレスが印加されながら成長される。これにより、圧縮応力を有する第１の層２１Ｂが形成される。そして、バッファ層２０Ｂの第１の層２１Ｂ上、即ち、バッファ層２０Ｂの面２０Ｂａ上に、チャネル層３０ＡのＧａＮが形成される。
【0137】
バッファ層２０Ｂとチャネル層３０Ａとの接合界面には、第１の層２１Ｂ、即ち、圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）が設けられる。第１の層２１Ｂは、チャネル層３０Ａ側の面２０Ｂａにおける分極電荷が０又は正となるように形成される。これにより、チャネル層３０Ａの、バッファ層２０Ｂ側の伝導帯エネルギーＥＣが持ち上がることが抑えられ、電子の分布及び波動関数が広がり、チャネル層３０Ａの電子移動度が向上される。優れた電子移動度を示すチャネル層３０Ａを備えた高性能の半導体装置１Ｂが実現される。
【0138】
半導体装置１Ｂのように、バッファ層２０Ｂの層数を増やすことで、基板１０Ａ側から順にＡｌ組成が低くなるように層群を積層する際の、各層間での格子緩和の発生を、より効果的に抑えることが可能になる。これにより、第１の層２１Ｂを十分な圧縮ストレスを印加しながら成長させ、十分な圧縮応力を有する第１の層２１Ｂを形成し、それを含むバッファ層２０Ｂを形成することが可能になる。
【0139】
ここでは、４層のＡｌＧａＮの積層構造を有するバッファ層２０Ｂを例にしたが、５層以上のＡｌＧａＮの積層構造を有するバッファ層を設け、上記同様の効果を得ることもできる。
【0140】
【0141】
図１５に示す半導体装置１Ｃは、ＨＥＭＴの一例である。半導体装置１Ｃは、基板１０Ａとチャネル層３０Ａとの間に、基板１０Ａ側からチャネル層３０Ａ側に向かってＡｌ組成が漸次減少する、いわゆる傾斜Ａｌ組成のバッファ層２０Ｃが設けられた構成を有する。半導体装置１Ｃは、このような構成を有する点で、上記第２の実施の形態で述べた半導体装置１Ａ（図９）と相違する。基板１０Ａとチャネル層３０Ａとの間には、３層のＡｌＧａＮの積層構造を有する上記バッファ層２０Ａに限らず、この半導体装置１Ｃのように、傾斜Ａｌ組成のバッファ層２０Ｃが設けられてもよい。
【0142】
基板１０Ａ側からチャネル層３０Ａ側に向かってＡｌ組成が漸次減少するバッファ層２０Ｃの、チャネル層３０Ａ側の面２０Ｃａには、Ａｌ組成ｘが０．１５超で且つ０．３０以下であるＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）が設けられる。このようなバッファ層２０Ｃは、基板１０ＡのＡｌＮ上に、例えば、ＭＯＶＰＥ法を用い、Ａｌの原料ガス量を適宜調整しながらＡｌＧａＮを成長させることで、形成することができる。バッファ層２０ＣのＡｌＧａＮは、基板１０ＡのＡｌＮ上に、圧縮ストレスが印加されながら成長される。これにより、バッファ層２０Ｃの面２０Ｃａに、圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）が形成される。そして、そのバッファ層２０Ｃの面２０Ｃａ上に、チャネル層３０ＡのＧａＮが形成される。
【0143】
バッファ層２０Ｃとチャネル層３０Ａとの接合界面には、圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）が設けられる。圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）は、チャネル層３０Ａ側の面２０Ｃａにおける分極電荷が０又は正となるように形成される。これにより、チャネル層３０Ａの、バッファ層２０Ｃ側の伝導帯エネルギーＥＣが持ち上がることが抑えられ、電子の分布及び波動関数が広がり、チャネル層３０Ａの電子移動度が向上される。優れた電子移動度を示すチャネル層３０Ａを備えた高性能の半導体装置１Ｃが実現される。
【0144】
半導体装置１Ｃのように、バッファ層２０Ｃを傾斜Ａｌ組成としても、圧縮ストレスを印加しながらＡｌＧａＮを成長させ、チャネル層３０Ａ側の面２０Ｃａに、圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）を形成することができる。
【0145】
以上、第１から第４の実施の形態について説明した。
第１から第４の実施の形態で述べたような半導体装置１、１Ａ、１Ｂ、１Ｃ等は、各種電子装置に適用することができる。一例として、上記のような半導体装置１、１Ａ、１Ｂ、１Ｃ等を、半導体パッケージ、力率改善回路、電源装置及び増幅器に適用する場合について、以下に説明する。
第１から第４の実施の形態で述べたような半導体装置１、１Ａ、１Ｂ、１Ｃ等は、各種電子装置に適用することができる。一例として、上記のような半導体装置１、１Ａ、１Ｂ、１Ｃ等を、半導体パッケージ、力率改善回路、電源装置及び増幅器に適用する場合について、以下に説明する。
【0146】
［第５の実施の形態］
ここでは、上記のような構成を有する半導体装置の、半導体パッケージへの適用例を、第５の実施の形態として説明する。
ここでは、上記のような構成を有する半導体装置の、半導体パッケージへの適用例を、第５の実施の形態として説明する。
【0147】
【0148】
図１６に示す半導体パッケージ２００は、ディスクリートパッケージの一例である。半導体パッケージ２００は、例えば、上記第１の実施の形態で述べた半導体装置１（図３）、半導体装置１が搭載されたリードフレーム２１０、及びそれらを封止する樹脂２２０を含む。
【0149】
半導体装置１は、リードフレーム２１０のダイパッド２１０ａ上にダイアタッチ材等（図示せず）を用いて搭載される。半導体装置１には、上記ゲート電極５０と接続されたパッド５０ａ、ソース電極６０と接続されたパッド６０ａ及びドレイン電極７０と接続されたパッド７０ａが設けられる。パッド５０ａ、パッド６０ａ及びパッド７０ａはそれぞれ、Ａｌ等のワイヤ２３０を用いてリードフレーム２１０のゲートリード２１１、ソースリード２１２及びドレインリード２１３に接続される。ゲートリード２１１、ソースリード２１２及びドレインリード２１３の各一部が露出するように、リードフレーム２１０とそれに搭載された半導体装置１及びそれらを接続するワイヤ２３０が、樹脂２２０で封止される。
【0150】
尚、半導体装置１の、ゲート電極５０と接続されたパッド５０ａ及びドレイン電極７０と接続されたパッド７０ａが設けられる面とは反対側の面に、ソース電極６０と接続された電極が設けられてもよい。当該電極が、ソースリード２１２に繋がるダイパッド２１０ａに、半田等の導電性接合材を用いて、接続されてもよい。
【0151】
例えば、上記第１の実施の形態で述べた半導体装置１が用いられ、このような構成を有する半導体パッケージ２００が得られる。ここでは、半導体装置１を例にしたが、他の半導体装置１Ａ、１Ｂ、１Ｃ等を用いて同様に半導体パッケージを得ることが可能である。
【0152】
上記のように、半導体装置１等では、ＡｌＮを含む基板（基板１０等）上に、圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）を含むバッファ層（バッファ層２０等）が設けられ、その上に、ＧａＮを含むチャネル層（チャネル層３０等）が設けられる。圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）は、チャネル層側の面（面２０ａ等）における分極電荷が０又は正となるように設けられる。これにより、チャネル層の、バッファ層側の伝導帯エネルギーが持ち上がることが抑えられ、電子の分布及び波動関数が広がり、チャネル層の電子移動度が向上される。優れた電子移動度を示すチャネル層を備えた高性能の半導体装置１等が実現される。このような半導体装置１等が用いられ、高性能の半導体パッケージ２００が実現される。
【0153】
［第６の実施の形態］
ここでは、上記のような構成を有する半導体装置の、力率改善回路への適用例を、第６の実施の形態として説明する。
ここでは、上記のような構成を有する半導体装置の、力率改善回路への適用例を、第６の実施の形態として説明する。
【0154】
図１７は第６の実施の形態に係る力率改善回路の一例について説明する図である。図１７には第６の実施の形態に係る力率改善回路の一例の等価回路図を示している。
図１７に示す力率改善（Power Factor Correction；ＰＦＣ）回路３００は、スイッチ素子３１０、ダイオード３２０、チョークコイル３３０、コンデンサ３４０、コンデンサ３５０、ダイオードブリッジ３６０及び交流電源３７０（ＡＣ）を含む。
図１７に示す力率改善（Power Factor Correction；ＰＦＣ）回路３００は、スイッチ素子３１０、ダイオード３２０、チョークコイル３３０、コンデンサ３４０、コンデンサ３５０、ダイオードブリッジ３６０及び交流電源３７０（ＡＣ）を含む。
【0155】
ＰＦＣ回路３００において、スイッチ素子３１０のドレイン電極と、ダイオード３２０のアノード端子及びチョークコイル３３０の一端子とが接続される。スイッチ素子３１０のソース電極と、コンデンサ３４０の一端子及びコンデンサ３５０の一端子とが接続される。コンデンサ３４０の他端子とチョークコイル３３０の他端子とが接続される。コンデンサ３５０の他端子とダイオード３２０のカソード端子とが接続される。また、スイッチ素子３１０のゲート電極には、ゲートドライバが接続される。コンデンサ３４０の両端子間には、ダイオードブリッジ３６０を介して交流電源３７０が接続され、コンデンサ３５０の両端子間から直流電源（ＤＣ）が取り出される。
【0156】
例えば、このような構成を有するＰＦＣ回路３００のスイッチ素子３１０に、上記半導体装置１、１Ａ、１Ｂ、１Ｃ等が用いられる。
上記のように、半導体装置１等では、ＡｌＮを含む基板（基板１０等）上に、圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）を含むバッファ層（バッファ層２０等）が設けられ、その上に、ＧａＮを含むチャネル層（チャネル層３０等）が設けられる。圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）は、チャネル層側の面（面２０ａ等）における分極電荷が０又は正となるように設けられる。これにより、チャネル層の、バッファ層側の伝導帯エネルギーが持ち上がることが抑えられ、電子の分布及び波動関数が広がり、チャネル層の電子移動度が向上される。優れた電子移動度を示すチャネル層を備えた高性能の半導体装置１等が実現される。このような半導体装置１等が用いられ、高性能のＰＦＣ回路３００が実現される。
上記のように、半導体装置１等では、ＡｌＮを含む基板（基板１０等）上に、圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）を含むバッファ層（バッファ層２０等）が設けられ、その上に、ＧａＮを含むチャネル層（チャネル層３０等）が設けられる。圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）は、チャネル層側の面（面２０ａ等）における分極電荷が０又は正となるように設けられる。これにより、チャネル層の、バッファ層側の伝導帯エネルギーが持ち上がることが抑えられ、電子の分布及び波動関数が広がり、チャネル層の電子移動度が向上される。優れた電子移動度を示すチャネル層を備えた高性能の半導体装置１等が実現される。このような半導体装置１等が用いられ、高性能のＰＦＣ回路３００が実現される。
【0157】
［第７の実施の形態］
ここでは、上記のような構成を有する半導体装置の、電源装置への適用例を、第７の実施の形態として説明する。
ここでは、上記のような構成を有する半導体装置の、電源装置への適用例を、第７の実施の形態として説明する。
【0158】
図１８は第７の実施の形態に係る電源装置の一例について説明する図である。図１８には第７の実施の形態に係る電源装置の一例の等価回路図を示している。
図１８に示す電源装置４００は、一次側回路４１０及び二次側回路４２０、並びに一次側回路４１０と二次側回路４２０との間に設けられるトランス４３０を含む。
図１８に示す電源装置４００は、一次側回路４１０及び二次側回路４２０、並びに一次側回路４１０と二次側回路４２０との間に設けられるトランス４３０を含む。
【0159】
一次側回路４１０には、上記第６の実施の形態で述べたようなＰＦＣ回路３００、及びＰＦＣ回路３００のコンデンサ３５０の両端子間に接続されたインバータ回路、例えば、フルブリッジインバータ回路４４０が含まれる。フルブリッジインバータ回路４４０には、複数、ここでは一例として４つのスイッチ素子４４１、スイッチ素子４４２、スイッチ素子４４３及びスイッチ素子４４４が含まれる。
【0160】
二次側回路４２０には、複数、ここでは一例として３つのスイッチ素子４２１、スイッチ素子４２２及びスイッチ素子４２３が含まれる。
例えば、このような構成を有する電源装置４００の、一次側回路４１０に含まれるＰＦＣ回路３００のスイッチ素子３１０、及びフルブリッジインバータ回路４４０のスイッチ素子４４１、４４２、４４３、４４４に、上記半導体装置１、１Ａ、１Ｂ、１Ｃ等が用いられる。例えば、電源装置４００の、二次側回路４２０のスイッチ素子４２１、４２２、４２３には、Ｓｉを用いた通常のＭＩＳ型ＦＥＴが用いられる。
例えば、このような構成を有する電源装置４００の、一次側回路４１０に含まれるＰＦＣ回路３００のスイッチ素子３１０、及びフルブリッジインバータ回路４４０のスイッチ素子４４１、４４２、４４３、４４４に、上記半導体装置１、１Ａ、１Ｂ、１Ｃ等が用いられる。例えば、電源装置４００の、二次側回路４２０のスイッチ素子４２１、４２２、４２３には、Ｓｉを用いた通常のＭＩＳ型ＦＥＴが用いられる。
【0161】
上記のように、半導体装置１等では、ＡｌＮを含む基板（基板１０等）上に、圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）を含むバッファ層（バッファ層２０等）が設けられ、その上に、ＧａＮを含むチャネル層（チャネル層３０等）が設けられる。圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）は、チャネル層側の面（面２０ａ等）における分極電荷が０又は正となるように設けられる。これにより、チャネル層の、バッファ層側の伝導帯エネルギーが持ち上がることが抑えられ、電子の分布及び波動関数が広がり、チャネル層の電子移動度が向上される。優れた電子移動度を示すチャネル層を備えた高性能の半導体装置１等が実現される。このような半導体装置１等が用いられ、高性能の電源装置４００が実現される。
【0162】
［第８の実施の形態］
ここでは、上記のような構成を有する半導体装置の、増幅器への適用例を、第８の実施の形態として説明する。
ここでは、上記のような構成を有する半導体装置の、増幅器への適用例を、第８の実施の形態として説明する。
【0163】
図１９は第８の実施の形態に係る増幅器の一例について説明する図である。図１９には第８の実施の形態に係る増幅器の一例の等価回路図を示している。
図１９に示す増幅器５００は、デジタルプレディストーション回路５１０、ミキサー５２０、ミキサー５３０及びパワーアンプ５４０を含む。
図１９に示す増幅器５００は、デジタルプレディストーション回路５１０、ミキサー５２０、ミキサー５３０及びパワーアンプ５４０を含む。
【0164】
デジタルプレディストーション回路５１０は、入力信号の非線形歪みを補償する。ミキサー５２０は、非線形歪みが補償された入力信号ＳＩと交流信号とをミキシングする。パワーアンプ５４０は、入力信号ＳＩが交流信号とミキシングされた信号を増幅する。増幅器５００では、例えば、スイッチの切り替えにより、出力信号ＳＯをミキサー５３０で交流信号とミキシングしてデジタルプレディストーション回路５１０に送出することができる。増幅器５００は、高周波増幅器、高出力増幅器として使用することができる。
【0165】
このような構成を有する増幅器５００のパワーアンプ５４０に、上記半導体装置１、１Ａ、１Ｂ、１Ｃ等が用いられる。
上記のように、半導体装置１等では、ＡｌＮを含む基板（基板１０等）上に、圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）を含むバッファ層（バッファ層２０等）が設けられ、その上に、ＧａＮを含むチャネル層（チャネル層３０等）が設けられる。圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）は、チャネル層側の面（面２０ａ等）における分極電荷が０又は正となるように設けられる。これにより、チャネル層の、バッファ層側の伝導帯エネルギーが持ち上がることが抑えられ、電子の分布及び波動関数が広がり、チャネル層の電子移動度が向上される。優れた電子移動度を示すチャネル層を備えた高性能の半導体装置１等が実現される。このような半導体装置１等が用いられ、高性能の増幅器５００が実現される。
上記のように、半導体装置１等では、ＡｌＮを含む基板（基板１０等）上に、圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）を含むバッファ層（バッファ層２０等）が設けられ、その上に、ＧａＮを含むチャネル層（チャネル層３０等）が設けられる。圧縮応力を有するＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）は、チャネル層側の面（面２０ａ等）における分極電荷が０又は正となるように設けられる。これにより、チャネル層の、バッファ層側の伝導帯エネルギーが持ち上がることが抑えられ、電子の分布及び波動関数が広がり、チャネル層の電子移動度が向上される。優れた電子移動度を示すチャネル層を備えた高性能の半導体装置１等が実現される。このような半導体装置１等が用いられ、高性能の増幅器５００が実現される。
【0166】
上記半導体装置１、１Ａ、１Ｂ、１Ｃ等を適用した各種電子装置（上記第５～第８の実施の形態で述べた半導体パッケージ２００、ＰＦＣ回路３００、電源装置４００及び増幅器５００等）は、各種電子機器又は電子装置に搭載することができる。例えば、コンピュータ（パーソナルコンピュータ、スーパーコンピュータ、サーバ等）、スマートフォン、携帯電話、タブレット端末、センサ、カメラ、オーディオ機器、測定装置、検査装置、製造装置、送信器、受信器、レーダー装置といった、各種電子機器又は電子装置に搭載することが可能である。
【0167】
以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１） ＡｌＮを含む基板と、
前記基板の第１の面側に設けられ、第１の圧縮応力を有する第１のＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）を含むバッファ層と、
前記バッファ層の、前記基板側とは反対の第２の面側に設けられ、ＧａＮを含むチャネル層と、
を有する半導体装置。
（付記１） ＡｌＮを含む基板と、
前記基板の第１の面側に設けられ、第１の圧縮応力を有する第１のＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）を含むバッファ層と、
前記バッファ層の、前記基板側とは反対の第２の面側に設けられ、ＧａＮを含むチャネル層と、
を有する半導体装置。
【0168】
（付記２） 前記第１の圧縮応力を有する前記第１のＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）の格子定数は、前記基板に含まれる前記ＡｌＮの格子定数以上であって、前記第１のＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）に対応するＡｌ組成ｘを有するＡｌｘＧａ１－ｘＮが示す格子定数の理論値よりも小さい、付記１に記載の半導体装置。
【0169】
（付記３） 前記第１の圧縮応力を有する前記第１のＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）の格子定数は、前記基板に含まれる前記ＡｌＮの格子定数と一致する、付記１に記載の半導体装置。
【0170】
（付記４） 前記チャネル層は、前記第１の圧縮応力を有する前記第１のＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）に接する、付記１から３のいずれか一項に記載の半導体装置。
【0171】
（付記５） 前記バッファ層は、
前記第１の圧縮応力を有する前記第１のＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）を含む第１の層と、
前記第１の層よりも前記基板側に設けられ、第２の圧縮応力を有する第２のＡｌｙＧａ１－ｙＮ（ｘ＜ｙ＜１．００）を含む第２の層と、
を含む、付記１から４のいずれか一項に記載の半導体装置。
前記第１の圧縮応力を有する前記第１のＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）を含む第１の層と、
前記第１の層よりも前記基板側に設けられ、第２の圧縮応力を有する第２のＡｌｙＧａ１－ｙＮ（ｘ＜ｙ＜１．００）を含む第２の層と、
を含む、付記１から４のいずれか一項に記載の半導体装置。
【0172】
（付記６） 前記第２の圧縮応力を有する前記第２のＡｌｙＧａ１－ｙＮ（ｘ＜ｙ＜１．００）の格子定数は、前記基板に含まれる前記ＡｌＮの格子定数以上、且つ、前記第１の圧縮応力を有する前記第１のＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）の格子定数以下であって、前記第２のＡｌｙＧａ１－ｙＮ（ｘ＜ｙ＜１．００）に対応するＡｌ組成ｙを有するＡｌｙＧａ１－ｙＮが示す格子定数の理論値よりも小さい、付記５に記載の半導体装置。
【0173】
（付記７） 前記バッファ層は、前記第２の層よりも前記基板側に設けられ、第３の圧縮応力を有する第３のＡｌｚＧａ１－ｚＮ（ｙ＜ｚ＜１．００）を含む第３の層を含む、付記５又は６に記載の半導体装置。
【0174】
（付記８） 前記第３の圧縮応力を有する前記第３のＡｌｚＧａ１－ｚＮ（ｙ＜ｚ＜１．００）の格子定数は、前記基板に含まれる前記ＡｌＮの格子定数以上、且つ、前記第２の圧縮応力を有する前記第２のＡｌｙＧａ１－ｙＮ（ｘ＜ｙ＜１．００）の格子定数以下であって、前記第３のＡｌｚＧａ１－ｚＮ（ｙ＜ｚ＜１．００）に対応するＡｌ組成ｚを有するＡｌｚＧａ１－ｚＮが示す格子定数の理論値よりも小さい、付記７に記載の半導体装置。
【0175】
（付記９） 前記チャネル層の、前記バッファ層側とは反対の第３の面側に設けられ、ＡｌｍＧａ１－ｍＮ（０．００＜ｍ≦１．００）を含むバリア層を有する、付記１から８のいずれか一項に記載の半導体装置。
【0176】
（付記１０） 前記チャネル層は、前記バッファ層の前記第２の面に垂直な方向の厚さが１００ｎｍ以下である、付記１から９のいずれか一項に記載の半導体装置。
（付記１１） ＡｌＮを含む基板の第１の面側に、第１の圧縮応力を有する第１のＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）を含むバッファ層を形成する工程と、
前記バッファ層の、前記基板側とは反対の第２の面側に、ＧａＮを含むチャネル層を形成する工程と、
を有する半導体装置の製造方法。
（付記１１） ＡｌＮを含む基板の第１の面側に、第１の圧縮応力を有する第１のＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）を含むバッファ層を形成する工程と、
前記バッファ層の、前記基板側とは反対の第２の面側に、ＧａＮを含むチャネル層を形成する工程と、
を有する半導体装置の製造方法。
【0177】
（付記１２） 前記第１の圧縮応力を有する前記第１のＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）の格子定数は、前記基板に含まれる前記ＡｌＮの格子定数以上であって、前記第１のＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）に対応するＡｌ組成ｘを有するＡｌｘＧａ１－ｘＮが示す格子定数の理論値よりも小さい、付記１１に記載の半導体装置の製造方法。
【0178】
（付記１３） 前記バッファ層を形成する工程は、
前記第１の圧縮応力を有する前記第１のＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）を含む第１の層を形成する工程と、
前記第１の層よりも前記基板側に、第２の圧縮応力を有する第２のＡｌｙＧａ１－ｙＮ（ｘ＜ｙ＜１．００）を含む第２の層を形成する工程と、
を含む、付記１１又は１２に記載の半導体装置の製造方法。
前記第１の圧縮応力を有する前記第１のＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）を含む第１の層を形成する工程と、
前記第１の層よりも前記基板側に、第２の圧縮応力を有する第２のＡｌｙＧａ１－ｙＮ（ｘ＜ｙ＜１．００）を含む第２の層を形成する工程と、
を含む、付記１１又は１２に記載の半導体装置の製造方法。
【0179】
（付記１４） 前記第２の圧縮応力を有する前記第２のＡｌｙＧａ１－ｙＮ（ｘ＜ｙ＜１．００）の格子定数は、前記基板に含まれる前記ＡｌＮの格子定数以上、且つ、前記第１の圧縮応力を有する前記第１のＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）の格子定数以下であって、前記第２のＡｌｙＧａ１－ｙＮ（ｘ＜ｙ＜１．００）に対応するＡｌ組成ｙを有するＡｌｙＧａ１－ｙＮが示す格子定数の理論値よりも小さい、付記１３に記載の半導体装置の製造方法。
【0180】
（付記１５） ＡｌＮを含む基板と、
前記基板の第１の面側に設けられ、第１の圧縮応力を有する第１のＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）を含むバッファ層と、
前記バッファ層の、前記基板側とは反対の第２の面側に設けられ、ＧａＮを含むチャネル層と、
を有する半導体装置を備える電子装置。
前記基板の第１の面側に設けられ、第１の圧縮応力を有する第１のＡｌｘＧａ１－ｘＮ（０．１５＜ｘ≦０．３０）を含むバッファ層と、
前記バッファ層の、前記基板側とは反対の第２の面側に設けられ、ＧａＮを含むチャネル層と、
を有する半導体装置を備える電子装置。
【符号の説明】
【0181】
１、１Ａ、１Ｂ、１Ｃ、１００Ａ、１００Ｂ 半導体装置
１ａ、１Ａａ、１０１Ａ、１０１Ｂ ２ＤＥＧ
１０、１０Ａ、１１０Ａ、１１０Ｂ 基板
１０ａ、１０Ａａ、２０ａ、２０Ａａ、２０Ｂａ、２０Ｃａ、３０ａ、３０Ａａ、４０ａ、４０Ａａ、８０Ａａ 面
１１Ａ 下地基板
１２Ａ 核形成層
２０、２０Ａ、２０Ｂ、２０Ｃ、１２０Ｂ バッファ層
２１、２１Ａ、２１Ｂ 第１の層
２２、２２Ａ、２２Ｂ 第２の層
２３Ａ、２３Ｂ 第３の層
２４Ｂ 第４の層
３０、３０Ａ、１３０Ａ、１３０Ｂ チャネル層
４０、４０Ａ、１４０Ａ、１４０Ｂ バリア層
５０、５０Ａ、１５０ ゲート電極
５０ａ、６０ａ、７０ａ パッド
６０、６０Ａ、１６０ ソース電極
６１Ａ、７１Ａ リセス
７０、７０Ａ、１７０ ドレイン電極
８０Ａ キャップ層
９０Ａ パッシベーション膜
９１Ａ 開口部
２００ 半導体パッケージ
２１０ リードフレーム
２１０ａ ダイパッド
２１１ ゲートリード
２１２ ソースリード
２１３ ドレインリード
２２０ 樹脂
２３０ ワイヤ
３００ ＰＦＣ回路
３１０、４２１、４２２、４２３、４４１、４４２、４４３、４４４ スイッチ素子
３２０ ダイオード
３３０ チョークコイル
３４０、３５０ コンデンサ
３６０ ダイオードブリッジ
３７０ 交流電源
４００ 電源装置
４１０ 一次側回路
４２０ 二次側回路
４３０ トランス
４４０ フルブリッジインバータ回路
５００ 増幅器
５１０ デジタルプレディストーション回路
５２０、５３０ ミキサー
５４０ パワーアンプ
１ａ、１Ａａ、１０１Ａ、１０１Ｂ ２ＤＥＧ
１０、１０Ａ、１１０Ａ、１１０Ｂ 基板
１０ａ、１０Ａａ、２０ａ、２０Ａａ、２０Ｂａ、２０Ｃａ、３０ａ、３０Ａａ、４０ａ、４０Ａａ、８０Ａａ 面
１１Ａ 下地基板
１２Ａ 核形成層
２０、２０Ａ、２０Ｂ、２０Ｃ、１２０Ｂ バッファ層
２１、２１Ａ、２１Ｂ 第１の層
２２、２２Ａ、２２Ｂ 第２の層
２３Ａ、２３Ｂ 第３の層
２４Ｂ 第４の層
３０、３０Ａ、１３０Ａ、１３０Ｂ チャネル層
４０、４０Ａ、１４０Ａ、１４０Ｂ バリア層
５０、５０Ａ、１５０ ゲート電極
５０ａ、６０ａ、７０ａ パッド
６０、６０Ａ、１６０ ソース電極
６１Ａ、７１Ａ リセス
７０、７０Ａ、１７０ ドレイン電極
８０Ａ キャップ層
９０Ａ パッシベーション膜
９１Ａ 開口部
２００ 半導体パッケージ
２１０ リードフレーム
２１０ａ ダイパッド
２１１ ゲートリード
２１２ ソースリード
２１３ ドレインリード
２２０ 樹脂
２３０ ワイヤ
３００ ＰＦＣ回路
３１０、４２１、４２２、４２３、４４１、４４２、４４３、４４４ スイッチ素子
３２０ ダイオード
３３０ チョークコイル
３４０、３５０ コンデンサ
３６０ ダイオードブリッジ
３７０ 交流電源
４００ 電源装置
４１０ 一次側回路
４２０ 二次側回路
４３０ トランス
４４０ フルブリッジインバータ回路
５００ 増幅器
５１０ デジタルプレディストーション回路
５２０、５３０ ミキサー
５４０ パワーアンプ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】