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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023138654
(43)【公開日】2023-10-02
(54)【発明の名称】半導体装置及び半導体回路
(51)【国際特許分類】
H01L 29/78 20060101AFI20230922BHJP
H01L 29/06 20060101ALI20230922BHJP
H01L 29/739 20060101ALI20230922BHJP
H01L 29/12 20060101ALI20230922BHJP
【ＦＩ】
H01L29/78 656A
H01L29/78 652Q
H01L29/78 653A
H01L29/78 652P
H01L29/06 301G
H01L29/06 301V
H01L29/06 301D
H01L29/78 655C
H01L29/78 655B
H01L29/78 655F
H01L29/78 652S
H01L29/78 652T
【審査請求】有
【請求項の数】8
【出願形態】ＯＬ
(21)【出願番号】P 2023128808
(22)【出願日】2023-08-07
(62)【分割の表示】P 2020155895の分割
【原出願日】2020-09-16
(71)【出願人】
【識別番号】000003078
【氏名又は名称】株式会社東芝
(71)【出願人】
【識別番号】317011920
【氏名又は名称】東芝デバイス＆ストレージ株式会社
(74)【代理人】
【識別番号】100119035
【弁理士】
【氏名又は名称】池上 徹真
(74)【代理人】
【識別番号】100141036
【弁理士】
【氏名又は名称】須藤 章
(74)【代理人】
【識別番号】100178984
【弁理士】
【氏名又は名称】高下 雅弘
(72)【発明者】
【氏名】末代 知子
(72)【発明者】
【氏名】岩鍜治 陽子
(72)【発明者】
【氏名】糸数 裕子
(57)【要約】
【課題】電流集中による破壊が抑制される半導体装置を提供する。
【解決手段】実施形態の半導体装置は、第１の面と、第１の面と対向する第２の面を有する半導体層であって、第１の面の側に設けられた第１のトレンチ、第２のトレンチ、及び第３のトレンチと、を含む半導体層と、第１のトレンチの中の第１のゲート電極と、第２のトレンチの中の第２のゲート電極と、第３のトレンチの中の第３のゲート電極と、第２の面の側に設けられた第４のゲート電極及び第５のゲート電極と、第１の面に接する第１の電極と、第２の面に接する第２の電極と、第１のゲート電極に電気的に接続された第１の電極パッドと、第２のゲート電極に電気的に接続された第２の電極パッドと、第３のゲート電極に電気的に接続された第３の電極パッドと、第４のゲート電極に電気的に接続された第４の電極パッドと、第５のゲート電極に電気的に接続された第５の電極パッドと、を備える。
【選択図】図２
【解決手段】実施形態の半導体装置は、第１の面と、第１の面と対向する第２の面を有する半導体層であって、第１の面の側に設けられた第１のトレンチ、第２のトレンチ、及び第３のトレンチと、を含む半導体層と、第１のトレンチの中の第１のゲート電極と、第２のトレンチの中の第２のゲート電極と、第３のトレンチの中の第３のゲート電極と、第２の面の側に設けられた第４のゲート電極及び第５のゲート電極と、第１の面に接する第１の電極と、第２の面に接する第２の電極と、第１のゲート電極に電気的に接続された第１の電極パッドと、第２のゲート電極に電気的に接続された第２の電極パッドと、第３のゲート電極に電気的に接続された第３の電極パッドと、第４のゲート電極に電気的に接続された第４の電極パッドと、第５のゲート電極に電気的に接続された第５の電極パッドと、を備える。
【選択図】図２
【特許請求の範囲】
【請求項1】
第１の面と、前記第１の面と対向する第２の面を有する半導体層であって、
前記第１の面の側に設けられた第１のトレンチと、
前記第１の面の側に設けられた第２のトレンチと、
前記第１の面の側に設けられた第３のトレンチと、
を含む半導体層と、
前記第１のトレンチの中に設けられた第１のゲート電極と、
前記第２のトレンチの中に設けられた第２のゲート電極と、
前記第３のトレンチの中に設けられた第３のゲート電極と、
前記第２の面の側に設けられた第４のゲート電極と、
前記第２の面の側に設けられた第５のゲート電極と、
前記第１の面に接する第１の電極と、
前記第２の面に接する第２の電極と、
前記第１のゲート電極に電気的に接続された第１の電極パッドと、
前記第２のゲート電極に電気的に接続された第２の電極パッドと、
前記第３のゲート電極に電気的に接続された第３の電極パッドと、
前記第４のゲート電極に電気的に接続された第４の電極パッドと、
前記第５のゲート電極に電気的に接続された第５の電極パッドと、
を備える半導体装置。
前記第１の面の側に設けられた第１のトレンチと、
前記第１の面の側に設けられた第２のトレンチと、
前記第１の面の側に設けられた第３のトレンチと、
を含む半導体層と、
前記第１のトレンチの中に設けられた第１のゲート電極と、
前記第２のトレンチの中に設けられた第２のゲート電極と、
前記第３のトレンチの中に設けられた第３のゲート電極と、
前記第２の面の側に設けられた第４のゲート電極と、
前記第２の面の側に設けられた第５のゲート電極と、
前記第１の面に接する第１の電極と、
前記第２の面に接する第２の電極と、
前記第１のゲート電極に電気的に接続された第１の電極パッドと、
前記第２のゲート電極に電気的に接続された第２の電極パッドと、
前記第３のゲート電極に電気的に接続された第３の電極パッドと、
前記第４のゲート電極に電気的に接続された第４の電極パッドと、
前記第５のゲート電極に電気的に接続された第５の電極パッドと、
を備える半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体装置及び半導体回路に関する。
【背景技術】
【0002】
電力用の半導体装置の一例として、トレンチゲート構造のＩｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ（ＩＧＢＴ）がある。トレンチゲート構造のＩＧＢＴは、例えば、コレクタ電極上に、ｐ形のコレクタ領域、ｎ形のドリフト領域、ｐ形のベース領域が設けられる。そして、ｐ形のベース領域を貫通し、ｎ形のドリフト領域に達するトレンチ内に、ゲート絶縁膜を間に挟んでゲート電極が設けられる。さらに、ｐ形のベース領域表面のトレンチに隣接する領域に、エミッタ電極に接続されるｎ形のエミッタ領域が設けられる。
【0003】
上記ＩＧＢＴでは、ゲート電極に閾値電圧より高い正電圧が印加されることにより、ｐ形のベース領域にチャネルが形成される。そして、ｎ形のエミッタ領域からｎ形ドリフト領域に電子が注入され、ｐ形のコレクタ領域からｎ形ドリフト領域に正孔が注入される。これにより、コレクタ電極とエミッタ電極との間に電子と正孔をキャリアとするオン電流が流れる。
【0004】
トレンチゲート構造が設けられたセル領域の周囲には、終端領域が設けられる。終端領域は、例えば、ガードリングなどの電界緩和構造を備える。終端領域を設けることでセル領域の端部の電界強度が低下し、ＩＧＢＴがオフ状態の時の耐圧の低下が抑制される。
【0005】
セル領域の端部では、ＩＧＢＴがオン状態の際にセルの存在しない終端領域までキャリアが広がる。ＩＧＢＴがオン状態からオフ状態に移行するターンオフ動作の際に、終端領域に広がったキャリアがセル領域の端部に集中して排出される。したがって、セル領域の端部に電流集中が生じる。よって、電流集中によるＩＧＢＴの破壊が生じるおそれがある。
【先行技術文献】
【特許文献】
【0006】
【特許文献1】特開２０２０－５３４６６号公報
【発明の概要】
【発明が解決しようとする課題】
【0007】
本発明が解決しようとする課題は、ターンオフ損失が低減され、電流集中による破壊が抑制される半導体装置及び半導体回路を提供することにある。
【課題を解決するための手段】
【0008】
実施形態の半導体装置は、第１の面と、前記第１の面と対向する第２の面を有する半導体層であって、前記第１の面の側に設けられた第１のトレンチと、前記第１の面の側に設けられた第２のトレンチと、前記第１の面の側に設けられた第３のトレンチと、を含む半導体層と、前記第１のトレンチの中に設けられた第１のゲート電極と、前記第２のトレンチの中に設けられた第２のゲート電極と、前記第３のトレンチの中に設けられた第３のゲート電極と、前記第２の面の側に設けられた第４のゲート電極と、前記第２の面の側に設けられた第５のゲート電極と、前記第１の面に接する第１の電極と、前記第２の面に接する第２の電極と、前記第１のゲート電極に電気的に接続された第１の電極パッドと、前記第２のゲート電極に電気的に接続された第２の電極パッドと、前記第３のゲート電極に電気的に接続された第３の電極パッドと、前記第４のゲート電極に電気的に接続された第４の電極パッドと、前記第５のゲート電極に電気的に接続された第５の電極パッドと、を備える。
【図面の簡単な説明】
【0009】
【図1】第１の実施形態の半導体回路の模式図。
【図2】第１の実施形態の半導体装置の一部の模式断面図。
【図3】第１の実施形態の半導体装置の模式平面図。
【図4】第１の実施形態の半導体装置のタイミングチャート。
【図5】第２の実施形態の半導体装置の模式平面図。
【図6】第３の実施形態の半導体装置の一部の模式断面図。
【図7】第３の実施形態の半導体装置のタイミングチャート。
【発明を実施するための形態】
【0010】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材などには同一の符号を付し、一度説明した部材などについては適宜その説明を省略する。
【0011】
本明細書中、半導体領域の不純物濃度の分布及び絶対値は、例えば、二次イオン質量分析法（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ：ＳＩＭＳ）を用いて測定することが可能である。また、２つの半導体領域の不純物濃度の相対的な大小関係は、例えば、走査型静電容量顕微鏡法（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ：ＳＣＭ）を用いて判定することが可能である。また、不純物濃度の分布及び絶対値は、例えば、拡がり抵抗測定法（Ｓｐｒｅａｄｉｎｇ Ｒｅｓｉｓｔａｎｃｅ Ａｎａｌｙｓｉｓ：ＳＲＡ）を用いて測定することが可能である。ＳＣＭ及びＳＲＡでは、半導体領域のキャリア濃度の相対的な大小関係や絶対値が求まる。不純物の活性化率を仮定することで、ＳＣＭ及びＳＲＡの測定結果から、２つの半導体領域の不純物濃度の間の相対的な大小関係、不純物濃度の分布、及び、不純物濃度の絶対値を求めることが可能である。
【0012】
（第１の実施形態）
第１の実施形態の半導体装置は、第１の面と、第１の面と対向する第２の面を有する半導体層であって、第１の面の側に設けられた第１のトレンチと、第１の面の側に設けられた第２のトレンチと、第１の面の側に設けられた第３のトレンチと、を含む半導体層と、第１のトレンチの中に設けられた第１のゲート電極と、第２のトレンチの中に設けられた第２のゲート電極と、第３のトレンチの中に設けられた第３のゲート電極と、第２の面の側に設けられた第４のゲート電極と、第２の面の側に設けられた第５のゲート電極と、第１の面に接する第１の電極と、第２の面に接する第２の電極と、第１のゲート電極に電気的に接続された第１の電極パッドと、第２のゲート電極に電気的に接続された第２の電極パッドと、第３のゲート電極に電気的に接続された第３の電極パッドと、第４のゲート電極に電気的に接続された第４の電極パッドと、第５のゲート電極に電気的に接続された第５の電極パッドと、を備える。
第１の実施形態の半導体装置は、第１の面と、第１の面と対向する第２の面を有する半導体層であって、第１の面の側に設けられた第１のトレンチと、第１の面の側に設けられた第２のトレンチと、第１の面の側に設けられた第３のトレンチと、を含む半導体層と、第１のトレンチの中に設けられた第１のゲート電極と、第２のトレンチの中に設けられた第２のゲート電極と、第３のトレンチの中に設けられた第３のゲート電極と、第２の面の側に設けられた第４のゲート電極と、第２の面の側に設けられた第５のゲート電極と、第１の面に接する第１の電極と、第２の面に接する第２の電極と、第１のゲート電極に電気的に接続された第１の電極パッドと、第２のゲート電極に電気的に接続された第２の電極パッドと、第３のゲート電極に電気的に接続された第３の電極パッドと、第４のゲート電極に電気的に接続された第４の電極パッドと、第５のゲート電極に電気的に接続された第５の電極パッドと、を備える。
【0013】
また、第１の実施形態の半導体回路は、上記半導体装置と、第１の電極パッド、第２の電極パッド、第３の電極パッド、第４の電極パッド、及び第５の電極パッドに印加する電圧を制御する制御回路を、備える。
【0014】
第１の実施形態の半導体装置は、半導体層の表面側及び裏面側にゲート電極を備える両面ゲート構造のＩＧＢＴ１００である。また、ＩＧＢＴ１００は、半導体層の表面側に独立に制御される３種のゲート電極を備える。また、ＩＧＢＴ１００は、半導体層の裏面側に独立に制御される２種のゲート電極を備える。半導体層の表面側のゲート電極は、トレンチの中に設けられたトレンチゲート構造を有する。以下、第１導電形がｎ形、第２導電形がｐ形である場合を例に説明する。
【0015】
図１は、第１の実施形態の半導体回路の模式図である。第１の実施形態の半導体回路は、半導体モジュール１０００である。
【0016】
半導体モジュール１０００は、ＩＧＢＴ１００と制御回路１５０を備える。
【0017】
図１は，ＩＧＢＴ１００のレイアウトを示す。ＩＧＢＴ１００は、セル領域１００ａ、終端領域１００ｂ、第１の表面ゲート電極パッド１０１（第１の電極パッド）、第２の表面ゲート電極パッド１０２（第２の電極パッド）、第３の表面ゲート電極パッド１０３（第３の電極パッド）、第１の裏面ゲート電極パッド１０４（第４の電極パッド）、及び第２の裏面ゲート電極パッド１０５（第５の電極パッド）を有する。
【0018】
終端領域１００ｂは、セル領域１００ａを囲む。第１の表面ゲート電極パッド１０１、第２の表面ゲート電極パッド１０２、及び第３の表面ゲート電極パッド１０３は、ＩＧＢＴ１００の表面側に位置する。第１の裏面ゲート電極パッド１０４及び第２の裏面ゲート電極パッド１０５は、ＩＧＢＴ１００の裏面側に位置する。
【0019】
【0020】
第１の実施形態のＩＧＢＴ１００は、半導体層１０、エミッタ電極１２（第１の電極）、コレクタ電極１４（第２の電極）、第１の表面ゲート絶縁膜２１、第２の表面ゲート絶縁膜２２、第３の表面ゲート絶縁膜２３、第１の裏面ゲート絶縁膜２４、第２の裏面ゲート絶縁膜２５、メインゲート電極３１（第１のゲート電極）、コントロールゲート電極３２（第２のゲート電極）、プリゲート電極３３（第３のゲート電極）、裏面セルゲート電極３４（第４のゲート電極）、裏面終端ゲート電極３５（第５のゲート電極）、表面層間絶縁層４０、裏面層間絶縁層４２を備える。
【0021】
半導体層１０の中には、メインゲートトレンチ５１（第１のトレンチ）、コントロールゲートトレンチ５２（第２のトレンチ）、プリゲートトレンチ５３（第３のトレンチ）、ｎ形のセルドレイン領域６０（第６の半導体領域）、ｎ形の終端ドレイン領域６２（第７の半導体領域）、ｐ形のセルコレクタ領域６４（第４の半導体領域）、ｐ形の終端コレクタ領域６５（第５の半導体領域）、ｎ形のバッファ領域６６、ｎ形のドリフト領域６８（第１の半導体領域）、ｐ形のベース領域７０（第２の半導体領域）、ｎ形のエミッタ領域７２（第３の半導体領域）、ｐ形のコンタクト領域７４、ｐ形の境界領域７６（第８の半導体領域）、ｐ型のガードリング領域７８が設けられる。
【0022】
半導体層１０は、第１の面Ｐ１と、第１の面Ｐ１に対向する第２の面Ｐ２とを有する。第１の面Ｐ１は半導体層１０の表面、第２の面Ｐ２は半導体層１０の裏面である。
【0023】
本明細書中、第１の面Ｐ１に平行な一方向を第１の方向と称する。また、第１の面Ｐ１に平行で第１の方向に直交する方向を第２の方向と称する。
【0024】
半導体層１０は、セル部１０ａと終端部１０ｂを含む。セル部１０ａは、半導体層１０のセル領域１００ａに含まれる。終端部１０ｂは、半導体層１０の終端領域１００ｂに含まれる。終端部１０ｂは、セル部１０ａを囲む。
【0025】
半導体層１０は、例えば、単結晶シリコンである。半導体層１０の膜厚は、例えば、４０μｍ以上７００μｍ以下である。
【0026】
エミッタ電極１２は、半導体層１０の第１の面Ｐ１の側に設けられる。エミッタ電極１２の少なくとも一部は半導体層１０の第１の面Ｐ１に接する。エミッタ電極１２は、例えば、金属である。エミッタ電極１２には、エミッタ電圧（Ｖｅ）が印加される。エミッタ電圧は、例えば、０Ｖである。
【0027】
コレクタ電極１４は、半導体層１０の第２の面Ｐ２の側に設けられる。コレクタ電極１４の少なくとも一部は半導体層１０の第２の面Ｐ２に接する。コレクタ電極１４は、例えば、金属である。
【0028】
コレクタ電極１４には、コレクタ電圧（Ｖｃ）が印加される。コレクタ電圧は、例えば、２００Ｖ以上６５００Ｖ以下である。
【0029】
メインゲートトレンチ５１は、セル領域１００ａに設けられる。メインゲートトレンチ５１は、セル部１０ａの第１の面Ｐ１側に設けられる。メインゲートトレンチ５１は、セル部１０ａに設けられた溝である。メインゲートトレンチ５１は、第１の方向に延びる。メインゲートトレンチ５１は、第２の方向に繰り返し設けられる。
【0030】
コントロールゲートトレンチ５２は、セル領域１００ａに設けられる。コントロールゲートトレンチ５２は、セル部１０ａの第１の面Ｐ１側に設けられる。コントロールゲートトレンチ５２は、セル部１０ａに設けられた溝である。コントロールゲートトレンチ５２は、第１の方向に延びる。コントロールゲートトレンチ５２は、第２の方向に繰り返し設けられる。
【0031】
プリゲートトレンチ５３は、セル領域１００ａに設けられる。プリゲートトレンチ５３は、セル部１０ａの第１の面Ｐ１側に設けられる。プリゲートトレンチ５３は、セル部１０ａに設けられた溝である。プリゲートトレンチ５３は、第１の方向に延びる。プリゲートトレンチ５３は、第２の方向に繰り返し設けられる。
【0032】
メインゲート電極３１は、セル領域１００ａに設けられる。メインゲート電極３１は、セル部１０ａの第１の面Ｐ１の側に設けられる。メインゲート電極３１の少なくとも一部は、メインゲートトレンチ５１の中に設けられる。第１の表面ゲート電極パッド１０１は、図示しない配線を用いてメインゲート電極３１に電気的に接続される。
【0033】
メインゲート電極３１は、例えば、ｎ形不純物又はｐ形不純物を含む多結晶シリコンである。メインゲート電極３１には、第１のゲート電圧（Ｖｇ１）が印加される。第１のゲート電圧（Ｖｇ１）は、エミッタ電圧（Ｖｅ）を基準とする電圧である。
【0034】
以下、メインゲート電極３１に印加される第１のゲート電圧（Ｖｇ１）で制御されるトランジスタをメインゲートトランジスタと称する。
【0035】
第１の表面ゲート絶縁膜２１は、メインゲート電極３１とセル部１０ａとの間に設けられる。第１の表面ゲート絶縁膜２１の少なくとも一部は、メインゲートトレンチ５１の中に設けられる。第１の表面ゲート絶縁膜２１は、例えば、酸化シリコン膜である。
【0036】
コントロールゲート電極３２は、セル領域１００ａに設けられる。コントロールゲート電極３２は、セル部１０ａの第１の面Ｐ１の側に設けられる。コントロールゲート電極３２の少なくとも一部は、コントロールゲートトレンチ５２の中に設けられる。第２の表面ゲート電極パッド１０２は、図示しない配線を用いてコントロールゲート電極３２に電気的に接続される。
【0037】
コントロールゲート電極３２は、例えば、ｎ形不純物又はｐ形不純物を含む多結晶シリコンである。コントロールゲート電極３２には、第２のゲート電圧（Ｖｇ２）が印加される。第２のゲート電圧（Ｖｇ２）は、エミッタ電圧（Ｖｅ）を基準とする電圧である。
【0038】
以下、コントロールゲート電極３２に印加される第２のゲート電圧（Ｖｇ２）で制御されるトランジスタをコントロールゲートトランジスタと称する。
【0039】
第２の表面ゲート絶縁膜２２は、コントロールゲート電極３２とセル部１０ａとの間に設けられる。第２の表面ゲート絶縁膜２２の少なくとも一部は、コントロールゲートトレンチ５２の中に設けられる。第２の表面ゲート絶縁膜２２は、例えば、酸化シリコン膜である。
【0040】
プリゲート電極３３は、セル領域１００ａに設けられる。プリゲート電極３３は、セル部１０ａの第１の面Ｐ１の側に設けられる。プリゲート電極３３の少なくとも一部は、プリゲートトレンチ５３の中に設けられる。第３の表面ゲート電極パッド１０３は、図示しない配線を用いてプリゲート電極３３に電気的に接続される。
【0041】
プリゲート電極３３は、例えば、ｎ形不純物又はｐ形不純物を含む多結晶シリコンである。プリゲート電極３３には、第３のゲート電圧（Ｖｇ３）が印加される。第３のゲート電圧（Ｖｇ３）は、エミッタ電圧（Ｖｅ）を基準とする電圧である。
【0042】
以下、プリゲート電極３３に印加される第３のゲート電圧（Ｖｇ３）で制御されるトランジスタをプリゲートトランジスタと称する。
【0043】
第３の表面ゲート絶縁膜２３は、プリゲート電極３３とセル部１０ａとの間に設けられる。第３の表面ゲート絶縁膜２３の少なくとも一部は、プリゲートトレンチ５３の中に設けられる。第３の表面ゲート絶縁膜２３は、例えば、酸化シリコン膜である。
【0044】
裏面セルゲート電極３４は、セル領域１００ａに設けられる。裏面セルゲート電極３４は、セル部１０ａの第２の面Ｐ２の側に設けられる。第１の裏面ゲート電極パッド１０４は、図示しない配線を用いて裏面セルゲート電極３４に電気的に接続される。
【0045】
裏面セルゲート電極３４は、例えば、ｎ形不純物又はｐ形不純物を含む多結晶シリコンである。裏面セルゲート電極３４には、第４のゲート電圧（Ｖｇ４）が印加される。第４のゲート電圧（Ｖｇ４）は、コレクタ電圧（Ｖｃ）を基準とする電圧である。
【0046】
以下、裏面セルゲート電極３４に印加される第４のゲート電圧（Ｖｇ４）で制御されるトランジスタを裏面セルトランジスタと称する。
【0047】
第１の裏面ゲート絶縁膜２４は、裏面セルゲート電極３４とセル部１０ａとの間に設けられる。第１の裏面ゲート絶縁膜２４は、例えば、酸化シリコン膜である。
【0048】
裏面終端ゲート電極３５は、終端領域１００ｂに設けられる。裏面終端ゲート電極３５は、終端部１０ｂの第２の面Ｐ２の側に設けられる。第２の裏面ゲート電極パッド１０５は、図示しない配線を用いて裏面終端ゲート電極３５に電気的に接続される。
【0049】
裏面終端ゲート電極３５は、例えば、ｎ形不純物又はｐ形不純物を含む多結晶シリコンである。裏面終端ゲート電極３５には、第５のゲート電圧（Ｖｇ５）が印加される。第５のゲート電圧（Ｖｇ５）は、コレクタ電圧（Ｖｃ）を基準とする電圧である。
【0050】
以下、裏面終端ゲート電極３５に印加される第５のゲート電圧（Ｖｇ５）で制御されるトランジスタを裏面終端トランジスタと称する。
【0051】
第２の裏面ゲート絶縁膜２５は、裏面終端ゲート電極３５と終端部１０ｂとの間に設けられる。第２の裏面ゲート絶縁膜２５は、例えば、酸化シリコン膜である。
【0052】
図３は、第１の実施形態の半導体装置の模式平面図である。図３（ａ）はＩＧＢＴ１００の表面側、すなわち、半導体層１０の第１の面Ｐ１側から見た平面図である。図３（ｂ）はＩＧＢＴ１００の裏面側、すなわち、半導体層１０の第２の面Ｐ２側から見た平面図である。
【0053】
図３（ａ）は、メインゲート電極３１、コントロールゲート電極３２、及びプリゲート電極３３の配置を模式的に示す図である。図３（ｂ）は、裏面セルゲート電極３４及び裏面終端ゲート電極３５の配置を模式的に示す図である。
【0054】
図３（ａ）に示すように、メインゲート電極３１、コントロールゲート電極３２、及びプリゲート電極３３は、セル領域１００ａに設けられる。メインゲート電極３１、コントロールゲート電極３２、及びプリゲート電極３３は、第１の方向に延びる。
【0055】
図３（ｂ）に示すように、裏面セルゲート電極３４はセル領域１００ａに設けられる。また、裏面終端ゲート電極３５は、終端領域１００ｂに設けられる。裏面セルゲート電極３４及び裏面終端ゲート電極３５は、第１の方向に延びる。
【0056】
表面層間絶縁層４０は、半導体層１０の第１の面Ｐ１の側に設けられる。表面層間絶縁層４０は、半導体層１０の一部とエミッタ電極１２との間に設けられる。表面層間絶縁層４０は、半導体層１０の一部とエミッタ電極１２を電気的に分離する。表面層間絶縁層４０は、メインゲート電極３１、コントロールゲート電極３２、及びプリゲート電極３３と、エミッタ電極１２を電気的に分離する。
【0057】
表面層間絶縁層４０は、例えば、酸化シリコンである。
【0058】
裏面層間絶縁層４２は、半導体層１０の第２の面Ｐ２の側に設けられる。裏面層間絶縁層４２は、半導体層１０の一部とコレクタ電極１４との間に設けられる。裏面層間絶縁層４２は、半導体層１０の一部とコレクタ電極１４を電気的に分離する。裏面層間絶縁層４２は、裏面セルゲート電極３４及び裏面終端ゲート電極３５と、コレクタ電極１４を電気的に分離する。
【0059】
裏面層間絶縁層４２は、例えば、酸化シリコンである。
【0060】
ｐ形のセルコレクタ領域６４は、セル部１０ａに設けられる。セルコレクタ領域６４は、ドリフト領域６８と第２の面Ｐ２との間の一部に設けられる。セルコレクタ領域６４の一部は、第２の面Ｐ２に接する。
【0061】
セルコレクタ領域６４の一部は、第１の裏面ゲート絶縁膜２４を間に挟んで、裏面セルゲート電極３４に対向する。セルコレクタ領域６４は、第２の面Ｐ２で第１の方向に延びる。裏面セルゲート電極３４に対向するセルコレクタ領域６４には、裏面セルゲート電極３４によって制御される裏面セルトランジスタのチャネルが形成される。
【0062】
セルコレクタ領域６４は、コレクタ電極１４に電気的に接続される。セルコレクタ領域６４の一部は、コレクタ電極１４に接する。
【0063】
ｐ形の終端コレクタ領域６５は、終端部１０ｂに設けられる。終端コレクタ領域６５は、ドリフト領域６８と第２の面Ｐ２との間の一部に設けられる。終端コレクタ領域６５の一部は、第２の面Ｐ２に接する。
【0064】
終端コレクタ領域６５の一部は、第２の裏面ゲート絶縁膜２５を間に挟んで、裏面終端ゲート電極３５に対向する。終端コレクタ領域６５は、第２の面Ｐ２で第１の方向に延びる。裏面終端ゲート電極３５に対向する終端コレクタ領域６５には、裏面終端ゲート電極３５によって制御される裏面終端トランジスタのチャネルが形成される。
【0065】
終端コレクタ領域６５は、コレクタ電極１４に電気的に接続される。終端コレクタ領域６５の一部は、コレクタ電極１４に接する。
【0066】
ｎ形のセルドレイン領域６０は、セル部１０ａに設けられる。セルドレイン領域６０は、セルコレクタ領域６４と第２の面Ｐ２との間の一部に設けられる。セルコレクタ領域６４の一部は、第１の裏面ゲート絶縁膜２４を間に挟んで、裏面セルゲート電極３４に対向する。
【0067】
セルドレイン領域６０の一部は、コレクタ電極１４に接する。セルドレイン領域６０は、第１の方向に延びる。セルドレイン領域６０は、裏面セルトランジスタのドレインとして機能する。
【0068】
。セルドレイン領域６０のｎ形不純物濃度は、ドリフト領域６８のｎ形不純物濃度より高い。
【0069】
ｎ形の終端ドレイン領域６２は、終端部１０ｂに設けられる。終端ドレイン領域６２は、終端コレクタ領域６５と第２の面Ｐ２との間の一部に設けられる。終端ドレイン領域６２の一部は、第２の裏面ゲート絶縁膜２５を間に挟んで、裏面終端ゲート電極３５に対向する。
【0070】
終端ドレイン領域６２の一部は、コレクタ電極１４に接する。終端ドレイン領域６２は、第１の方向に延びる。終端ドレイン領域６２は、裏面終端トランジスタのドレインとして機能する。
【0071】
終端ドレイン領域６２のｎ形不純物濃度は、ドリフト領域６８のｎ形不純物濃度より高い。
【0072】
ｎ形のドリフト領域６８は、セルコレクタ領域６４と第１の面Ｐ１との間に設けられる。ドリフト領域６８は、終端コレクタ領域６５と第１の面Ｐ１との間に設けられる。ドリフト領域６８は、セルコレクタ領域６４とベース領域７０との間に設けられる。
【0073】
ドリフト領域６８は、ＩＧＢＴ１００がオン状態の際にオン電流の経路となる。ドリフト領域６８は、ＩＧＢＴ１００のオフ状態の際に空乏化し、ＩＧＢＴ１００の耐圧を維持する機能を有する。
【0074】
ｎ形のバッファ領域６６は、ドリフト領域６８とセルコレクタ領域６４との間に設けられる。バッファ領域６６は、ドリフト領域６８と終端コレクタ領域６５との間に設けられる。
【0075】
バッファ領域６６の一部は第２の面Ｐ２に接する。バッファ領域６６の一部は、第１の裏面ゲート絶縁膜２４を間に挟んで、裏面セルゲート電極３４に対向する。バッファ領域６６の一部は、第２の裏面ゲート絶縁膜２５を間に挟んで、裏面終端ゲート電極３５に対向する。
【0076】
バッファ領域６６のｎ形不純物濃度は、ドリフト領域６８のｎ形不純物濃度よりも高い。
【0077】
バッファ領域６６は、ドリフト領域６８よりも低抵抗である。バッファ領域６６を設けることで、裏面セルトランジスタがオン状態となる時に、ドリフト領域６８から裏面セルトランジスタを経由したコレクタ電極１４への電子の排出が促進される。バッファ領域６６を設けることで、裏面終端トランジスタがオン状態となる時に、ドリフト領域６８から裏面終端トランジスタを経由したコレクタ電極１４への電子の排出が促進される。
【0078】
また、バッファ領域６６は、ＩＧＢＴ１００のオフ状態の際に、空乏層の伸びを抑制する機能も有する。なお、バッファ領域６６を設けない構成とすることも可能である。
【0079】
ｐ形のベース領域７０は、セル領域１００ａに設けられる。ベース領域７０は、セル部１０ａに設けられる。ベース領域７０は、ドリフト領域６８と第１の面Ｐ１との間に設けられる。
【0080】
ベース領域７０の一部は、第１の表面ゲート絶縁膜２１を間に挟んで、メインゲート電極３１に対向する。メインゲート電極３１に対向するベース領域７０には、メインゲート電極３１によって制御されるメインゲートトランジスタのチャネルが形成される。
【0081】
ベース領域７０の一部は、第２の表面ゲート絶縁膜２２を間に挟んで、コントロールゲート電極３２に対向する。コントロールゲート電極３２に対向するベース領域７０には、コントロールゲート電極３２によって制御されるコントロールゲートトランジスタのチャネルが形成される。
【0082】
ベース領域７０の一部は、第３の表面ゲート絶縁膜２３を間に挟んで、プリゲート電極３３に対向する。プリゲート電極３３に対向するベース領域７０には、プリゲート電極３３によって制御されるプリゲートトランジスタのチャネルが形成される。
【0083】
ｎ形のエミッタ領域７２は、セル領域１００ａに設けられる。エミッタ領域７２は、セル部１０ａに設けられる。エミッタ領域７２は、ベース領域７０と第１の面Ｐ１との間に設けられる。エミッタ領域７２は、第１の面Ｐ１において第１の方向に延びる。
【0084】
エミッタ領域７２の一部は、第１の表面ゲート絶縁膜２１を間に挟んで、メインゲート電極３１に対向する。エミッタ領域７２の一部は、メインゲートトレンチ５１に接する。エミッタ領域７２の一部は、第１の表面ゲート絶縁膜２１に接する。
【0085】
エミッタ領域７２の一部は、第２の表面ゲート絶縁膜２２を間に挟んで、コントロールゲート電極３２に対向する。エミッタ領域７２の一部は、コントロールゲートトレンチ５２に接する。エミッタ領域７２の一部は、第２の表面ゲート絶縁膜２２に接する。
【0086】
エミッタ領域７２の一部は、第３の表面ゲート絶縁膜２３を間に挟んで、プリゲート電極３３に対向する。エミッタ領域７２の一部は、プリゲートトレンチ５３に接する。エミッタ領域７２の一部は、第３の表面ゲート絶縁膜２３に接する。
【0087】
エミッタ領域７２は、エミッタ電極１２に電気的に接続される。エミッタ領域７２の一部は、エミッタ電極１２に接する。
【0088】
。エミッタ領域７２のｎ形不純物濃度は、ドリフト領域６８のｎ形不純物濃度よりも高い。エミッタ領域７２は、ＩＧＢＴ１００のオン状態の際に電子の供給源となる。
【0089】
ｐ形のコンタクト領域７４は、セル領域１００ａに設けられる。コンタクト領域７４は、セル部１０ａに設けられる。コンタクト領域７４は、ベース領域７０と第１の面Ｐ１との間に設けられる。コンタクト領域７４は、第１の面Ｐ１において、第１の方向に延びる。
【0090】
コンタクト領域７４は、エミッタ電極１２に電気的に接続される。コンタクト領域７４は、エミッタ電極１２に接する。
【0091】
コンタクト領域７４のｐ形不純物濃度は、ベース領域７０のｐ形不純物濃度よりも高い。
【0092】
ｐ形の境界領域７６は、終端領域１００ｂに設けられる。境界領域７６は、終端部１０ｂに設けられる。境界領域７６は、ドリフト領域６８と第１の面Ｐ１との間に設けられる。境界領域７６は、セル部１０ａを囲む。
【0093】
ｐ形のガードリング領域７８は、終端領域１００ｂに設けられる。ガードリング領域７８は、終端部１０ｂに設けられる。ガードリング領域７８は、ドリフト領域６８と第１の面Ｐ１との間に設けられる。ガードリング領域７８は、セル部１０ａを囲む。ガードリング領域７８は、例えば、複数設けられる。
【0094】
境界領域７６及びガードリング領域７８を設けることにより、セル領域１００ａの端部の電界強度が低下し、ＩＧＢＴ１００がオフ状態の時の耐圧の低下が抑制される。
【0095】
制御回路１５０は、ＩＧＢＴ１００を制御する。制御回路１５０は、例えば、ゲートドライバ回路である。ゲートドライバ回路は、第１の表面ゲート電極パッド１０１、第２の表面ゲート電極パッド１０２、第３の表面ゲート電極パッド１０３、第１の裏面ゲート電極パッド１０４、及び第２の裏面ゲート電極パッド１０５に印加する電圧の大きさ及びタイミングを独立に制御する。
【0096】
制御回路１５０は、メインゲート電極３１に印加される第１のゲート電圧（Ｖｇ１）、コントロールゲート電極３２に印加される第２のゲート電圧（Ｖｇ２）、プリゲート電極３３に印加される第３のゲート電圧（Ｖｇ３）、裏面セルゲート電極３４に印加される第４のゲート電圧（Ｖｇ４）、裏面終端ゲート電極３５に印加される第５のゲート電圧（Ｖｇ５）を、独立に制御する。
【0097】
次に、ＩＧＢＴ１００の動作について説明する。
【0098】
図４は、第１の実施形態の半導体装置のタイミングチャートである。図４は、第１のゲート電圧（Ｖｇ１）、第２のゲート電圧（Ｖｇ２）、第３のゲート電圧（Ｖｇ３）、第４のゲート電圧（Ｖｇ４）、及び第５のゲート電圧（Ｖｇ５）の変化タイミングを示す。
【0099】
第１のゲート電圧（Ｖｇ１）は、メインゲート電極３１によって制御されるメインゲートトランジスタに印加されるゲート電圧である。第２のゲート電圧（Ｖｇ２）は、コントロールゲート電極３２によって制御されるコントロールゲートトランジスタに印加されるゲート電圧である。第３のゲート電圧（Ｖｇ３）は、プリゲート電極３３によって制御されるプリゲートトランジスタに印加されるゲート電圧である。第４のゲート電圧（Ｖｇ４）は、裏面セルゲート電極３４によって制御される裏面セルトランジスタに印加されるゲート電圧である。第５のゲート電圧（Ｖｇ５）は、裏面終端ゲート電極３５によって制御される裏面終端トランジスタに印加されるゲート電圧である。
【0100】
ＩＧＢＴ１００のオフ状態では、エミッタ電極１２には、エミッタ電圧（Ｖｅ）が印加される。例えば、時刻ｔ０では、エミッタ電極１２には、エミッタ電圧（Ｖｅ）が印加される。エミッタ電圧（Ｖｅ）は、例えば、０Ｖである。
【0101】
ＩＧＢＴ１００のオフ状態では、コレクタ電極１４には、コレクタ電圧（Ｖｃ）が印加される。コレクタ電圧（Ｖｃ）は、例えば、２００Ｖ以上６５００Ｖ以下である。コレクタ電極１４とエミッタ電極１２の間に印加されるコレクタ－エミッタ間電圧（Ｖｃｅ）は、例えば、２００Ｖ以上６５００Ｖ以下である。
【0102】
なお、第１のゲート電圧（Ｖｇ１）、第２のゲート電圧（Ｖｇ２）、及び第３のゲート電圧（Ｖｇ３）はエミッタ電圧（Ｖｅ）を基準とする電圧である。また、第４のゲート電圧（Ｖｇ４）及び第５のゲート電圧（Ｖｇ５）は、コレクタ電圧（Ｖｃ）を基準とする電圧である。
【0103】
最初に、メインゲートトランジスタに印加される第１のゲート電圧（Ｖｇ１）の変化タイミングについて説明する。
【0104】
例えば、時刻ｔ０では、第１のゲート電圧（Ｖｇ１）として第１のターンオフ電圧（Ｖｏｆｆ１）が印加されている。第１のターンオフ電圧（Ｖｏｆｆ１）とは、メインゲートトランジスタがオン状態とならない閾値電圧以下の電圧である。
【0105】
第１のターンオフ電圧（Ｖｏｆｆ１）は、例えば、０Ｖ又は負電圧である。図４には、第１のターンオフ電圧（Ｖｏｆｆ１）が－１５Ｖである場合を例示する。
【0106】
時刻ｔ１で、第１のゲート電圧（Ｖｇ１）として第１のターンオン電圧（Ｖｏｎ１）が印加される。第１のターンオン電圧（Ｖｏｎ１）は、メインゲートトランジスタの閾値電圧を超える正電圧である。図４には、第１のターンオン電圧（Ｖｏｎ１）が１５Ｖである場合を例示する。
【0107】
メインゲートトランジスタに第１のターンオン電圧（Ｖｏｎ１）が印加されることで、ＩＧＢＴ１００がオン状態になる。ＩＧＢＴ１００を時刻ｔ１でターンオン動作させる。
【0108】
メインゲートトランジスタに第１のターンオン電圧（Ｖｏｎ１）を印加することにより、ｐ形のベース領域７０の第１の表面ゲート絶縁膜２１との界面近傍にｎ形反転層が形成される。ｎ形反転層が形成されることにより、ｎ形のエミッタ領域７２から電子がｎ形反転層を通ってｎ形のドリフト領域６８に注入される。ｎ形のドリフト領域６８に注入された電子は、ｎ形のバッファ領域６６とｐ形のセルコレクタ領域６４との間、及び、ｎ形のバッファ領域６６とｐ形の終端コレクタ領域６５との間で形成されるｐｎ接合を順バイアスする。電子は、コレクタ電極１４に到達するとともにｐ形のセルコレクタ領域６４及びｐ形の終端コレクタ領域６５からホールの注入を引き起こす。したがって、ＩＧＢＴ１００がオン状態となる。
【0109】
時刻ｔ４で、第１のゲート電圧（Ｖｇ１）として第１のターンオフ電圧（Ｖｏｆｆ１）が印加される。メインゲートトランジスタに第１のターンオフ電圧（Ｖｏｆｆ１）が印加されることで、ＩＧＢＴ１００がオフ状態になる。時刻ｔ１から時刻ｔ４の間で、ＩＧＢＴ１００がオン状態にある。
【0110】
次に、コントロールゲートトランジスタに印加される第２のゲート電圧（Ｖｇ２）の変化タイミングについて説明する。
【0111】
例えば、時刻ｔ０では、第２のゲート電圧（Ｖｇ２）として第２のターンオフ電圧（Ｖｏｆｆ２）が印加されている。第２のターンオフ電圧（Ｖｏｆｆ２）とは、コントロールゲートトランジスタがオン状態とならない閾値電圧以下の電圧である。
【0112】
第２のターンオフ電圧（Ｖｏｆｆ２）は、例えば、負電圧である。図４には、第２のターンオフ電圧（Ｖｏｆｆ２）が－１５Ｖである場合を例示する。
【0113】
時刻ｔ１で、第２のゲート電圧（Ｖｇ２）として第２のターンオン電圧（Ｖｏｎ２）が印加される。第２のターンオン電圧（Ｖｏｎ２）は、コントロールゲートトランジスタの閾値電圧を超える正電圧である。図４には、第２のターンオン電圧（Ｖｏｎ２）が１５Ｖである場合を例示する。
【0114】
コントロールゲートトランジスタに第２のターンオン電圧（Ｖｏｎ２）を印加することにより、ｐ形のベース領域７０の第２の表面ゲート絶縁膜２２との界面近傍にｎ形反転層が形成される。ｎ形反転層が形成されることにより、ｎ形のエミッタ領域７２から電子がｎ形反転層を通ってｎ形のドリフト領域６８に注入される。
【0115】
時刻ｔ４に先立つ時刻ｔ３で、第２のゲート電圧（Ｖｇ２）として第２のターンオフ電圧（Ｖｏｆｆ２）が印加される。コントロールゲートトランジスタに第２のターンオフ電圧（Ｖｏｆｆ２）が印加されることで、コントロールゲートトランジスタを介したドリフト領域６８への電子の注入が遮断される。また、第２のゲート電圧（Ｖｇ２）を負電圧とすることで、コントロールゲートトレンチ５２近傍のｐ型のベース領域７０にｐ型蓄積層が形成される。ｐ型蓄積層が形成されることで、ホールのエミッタ電極１２への排出が促進される。したがって、ドリフト領域６８のキャリアが減少する。
【0116】
次に、プリゲートトランジスタに印加される第３のゲート電圧（Ｖｇ３）の変化タイミングについて説明する。
【0117】
例えば、時刻ｔ０では、第３のゲート電圧（Ｖｇ３）として第３のターンオフ電圧（Ｖｏｆｆ３）が印加されている。第３のターンオフ電圧（Ｖｏｆｆ３）とは、プリゲートトランジスタがオン状態とならない閾値電圧以下の電圧である。
【0118】
第３のターンオフ電圧（Ｖｏｆｆ３）は、例えば、０Ｖ又は負電圧である。図４には、第３のターンオフ電圧（Ｖｏｆｆ３）が０Ｖである場合を例示する。
【0119】
時刻ｔ１で、第３のゲート電圧（Ｖｇ３）として第３のターンオン電圧（Ｖｏｎ３）が印加される。第３のターンオン電圧（Ｖｏｎ３）は、プリゲートトランジスタの閾値電圧を超える正電圧である。図４には、第３のターンオン電圧（Ｖｏｎ３）が１５Ｖである場合を例示する。
【0120】
プリゲートトランジスタに第３のターンオン電圧（Ｖｏｎ３）を印加することにより、プリゲートトランジスタがオン状態になる。プリゲートトランジスタに第３のターンオン電圧（Ｖｏｎ３）を印加することにより、ｐ形のベース領域７０の第３の表面ゲート絶縁膜２３との界面近傍にｎ形反転層が形成される。ｎ形反転層が形成されることにより、ｎ形のエミッタ領域７２から電子がｎ形反転層を通ってｎ形のドリフト領域６８に注入される。
【0121】
時刻ｔ３に先立つ時刻ｔ２で、第３のゲート電圧（Ｖｇ３）として第３のターンオフ電圧（Ｖｏｆｆ３）が印加される。プリゲートトランジスタに第３のターンオフ電圧（Ｖｏｆｆ３）が印加されることで、プリゲートトランジスタがオフ状態になる。プリゲートトランジスタがオフ状態になることで、プリゲートトランジスタを介したドリフト領域６８への電子の注入が遮断される。よって、ドリフト領域６８に注入される電子が減少する。
【0122】
なお、例えば、時刻ｔ３で、第３のゲート電圧（Ｖｇ３）として負電圧を印加しても構わない。第３のゲート電圧（Ｖｇ３）として負電圧を印加することで、プリゲートトレンチ５３近傍のｐ型のベース領域７０にｐ型蓄積層が形成される。ｐ型蓄積層が形成されることで、ホールのエミッタ電極１２への排出が促進される。したがって、ドリフト領域６８のキャリアが減少する。
【0123】
次に、裏面セルトランジスタに印加される第４のゲート電圧（Ｖｇ４）の変化タイミングについて説明する。
【0124】
例えば、時刻ｔ０では、第４のゲート電圧（Ｖｇ４）として第４のターンオフ電圧（Ｖｏｆｆ４）が印加されている。第４のターンオフ電圧（Ｖｏｆｆ４）とは、裏面セルトランジスタがオン状態とならない閾値電圧以下の電圧である。
【0125】
第４のターンオフ電圧（Ｖｏｆｆ４）は、例えば、０Ｖ又は負電圧である。図４には、第４のターンオフ電圧（Ｖｏｆｆ４）が０Ｖである場合を例示する。
【0126】
時刻ｔｙで、第４のゲート電圧（Ｖｇ４）として第４のターンオン電圧（Ｖｏｎ４）が印加される。第４のターンオン電圧（Ｖｏｎ４）は、裏面セルトランジスタの閾値電圧を超える正電圧である。図４には、第４のターンオン電圧（Ｖｏｎ４）が１５Ｖである場合を例示する。
【0127】
裏面セルトランジスタに第４のターンオン電圧（Ｖｏｎ４）を印加することにより、ｐ形のセルコレクタ領域６４の第１の裏面ゲート絶縁膜２４との界面近傍に、ｎ形反転層が形成される。
【0128】
ｐ形のセルコレクタ領域６４の第１の裏面ゲート絶縁膜２４との界面近傍にｎ形反転層が形成されることにより、電子がセル部１０ａのｎ形のバッファ領域６６から、ｎ形反転層、ｎ形のセルドレイン領域６０を通ってコレクタ電極１４へと排出される経路が形成される。つまり、セル部１０ａのｎ形のバッファ領域６６とコレクタ電極１４とが短絡する状態、いわゆる、アノード・ショートが生じる。
【0129】
アノード・ショートが生じることにより、電子がセル部１０ａのｎ形のバッファ領域６６からｐ形のセルコレクタ領域６４を通ってコレクタ電極１４へ到達することが妨げられる。このため、ｐ形のセルコレクタ領域６４からセル部１０ａのドリフト領域６８へのホールの注入が抑制される。
【0130】
その後、時刻ｔ５で、第４のゲート電圧（Ｖｇ４）として第４のターンオフ電圧（Ｖｏｆｆ４）を印加して、裏面セルトランジスタをオフ状態にする。
【0131】
次に、裏面終端トランジスタに印加される第５のゲート電圧（Ｖｇ５）の変化タイミングについて説明する。
【0132】
例えば、時刻ｔ０では、第５のゲート電圧（Ｖｇ５）として第５のターンオフ電圧（Ｖｏｆｆ５）が印加されている。第５のターンオフ電圧（Ｖｏｆｆ５）とは、裏面終端トランジスタがオン状態とならない閾値電圧以下の電圧である。
【0133】
第５のターンオフ電圧（Ｖｏｆｆ５）は、例えば、０Ｖ又は負電圧である。図４には、第５のターンオフ電圧（Ｖｏｆｆ５）が０Ｖである場合を例示する。
【0134】
時刻ｔｙに先立つ時刻ｔｘで、第５のゲート電圧（Ｖｇ５）として第５のターンオン電圧（Ｖｏｎ５）が印加される。第５のターンオン電圧（Ｖｏｎ５）は、裏面終端トランジスタの閾値電圧を超える正電圧である。図４には、第５のターンオン電圧（Ｖｏｎ５）が１５Ｖである場合を例示する。
【0135】
裏面終端トランジスタに第５のターンオン電圧（Ｖｏｎ５）を印加することにより、ｐ形の終端コレクタ領域６５の第２の裏面ゲート絶縁膜２５との界面近傍に、ｎ形反転層が形成される。
【0136】
ｐ形の終端コレクタ領域６５の第２の裏面ゲート絶縁膜２５との界面近傍にｎ形反転層が形成されることにより、電子が終端部１０ｂのｎ形のバッファ領域６６から、ｎ形反転層、ｎ形の終端ドレイン領域６２を通ってコレクタ電極１４へと排出される経路が形成される。つまり、ｎ形の終端部１０ｂのバッファ領域６６とコレクタ電極１４とが短絡する状態、いわゆる、アノード・ショートが生じる。
【0137】
アノード・ショートが生じることにより、電子が終端部１０ｂのｎ形のバッファ領域６６からｐ形の終端コレクタ領域６５を通ってコレクタ電極１４へ到達することが妨げられる。このため、ｐ形の終端コレクタ領域６５から終端部１０ｂのドリフト領域６８へのホールの注入が抑制される。
【0138】
なお、時刻ｔｘは、時刻ｔ３の前であっても、時刻ｔ３の後であっても構わない。また、時刻ｔｘは、時刻ｔ４の前であっても、時刻ｔ４の後であっても構わない。
【0139】
その後、時刻ｔ５で、第５のゲート電圧（Ｖｇ５）として第５のターンオフ電圧（Ｖｏｆｆ５）を印加して、裏面終端トランジスタをオフ状態にする。
【0140】
制御回路１５０は、第１の表面ゲート電極パッド１０１に印加する第１のゲート電圧（Ｖｇ１）、第２の表面ゲート電極パッド１０２に印加する第２のゲート電圧（Ｖｇ２）、第３の表面ゲート電極パッド１０３に印加する第３のゲート電圧（Ｖｇ３）、第１の裏面ゲート電極パッド１０４に印加する第４のゲート電圧（Ｖｇ４）、及び第２の裏面ゲート電極パッド１０５に印加する第５のゲート電圧（Ｖｇ５）の大きさ及びタイミングを制御して、上記ＩＧＢＴ１００の動作を実現する。
【0141】
例えば、制御回路１５０は、第１の表面ゲート電極パッド１０１に第１のターンオン電圧（Ｖｏｎ１）を時刻ｔ１に印加し、第２の表面ゲート電極パッド１０２に第２のターンオン電圧（Ｖｏｎ２）を時刻ｔ１に印加し、第３の表面ゲート電極パッド１０３に第３のターンオン電圧（Ｖｏｎ３）を時刻ｔ１に印加する。その後、時刻ｔ１から所定の時間経過後の時刻ｔ２に第３の表面ゲート電極パッド１０３に第３のターンオフ電圧（Ｖｏｆｆ３）を印加する。そして、時刻ｔ２から所定の時間経過後の時刻ｔｘに第２の裏面ゲート電極パッド１０５に第５のターンオン電圧（Ｖｏｎ５）を印加する。そして、時刻ｔｘから所定の時間経過後の時刻ｔｙに第１の裏面ゲート電極パッド１０４に第４のターンオン電圧（Ｖｏｎ４）を印加する。
【0142】
例えば、制御回路１５０は、第３の表面ゲート電極パッド１０３に第３のターンオン電圧（Ｖｏｎ３）を時刻ｔ１に印加した後、所定の時間経過後の時刻ｔ４に第１の表面ゲート電極パッド１０１に第１のターンオフ電圧（Ｖｏｆｆ１）を印加する。そして、時刻ｔ４の前の時刻ｔｘに、第２の裏面ゲート電極パッド１０５に第５のターンオン電圧（Ｖｏｎ５）を印加する。
【0143】
次に、第１の実施形態の半導体装置の作用及び効果について説明する。
【0144】
第１の実施形態のＩＧＢＴ１００は、半導体層１０の表面側にメインゲートトランジスタと独立に制御可能なコントロールゲートトランジスタを備える。ＩＧＢＴ１００がターンオフ動作する時刻ｔ４より前の時刻ｔ３に、コントロールゲートトランジスタのゲート電極に負電圧を印加してオフ状態にすることで、ホールのエミッタ電極１２への排出が促進される。したがって、コントロールゲートトランジスタを備えない場合と比較して、ＩＧＢＴ１００のターンオフ動作時に排出すべきキャリアの量を低減できる。よって、ＩＧＢＴ１００のターンオフ損失を低減できる。
【0145】
例えば、時刻ｔ３に、プリゲートトランジスタのゲート電極に負電圧を印加することで、更にターンオフ動作時に排出すべきキャリアの量を低減できる。よって、ＩＧＢＴ１００のターンオフ損失を更に低減できる。
【0146】
また、第１の実施形態のＩＧＢＴ１００は、半導体層１０の表面側にメインゲートトランジスタ及びコントロールゲートトランジスタと独立に制御可能なプレトランジスタを備える。ＩＧＢＴ１００がターンオン動作する時刻ｔ１に、プレトランジスタをオン状態にすることで、プレトランジスタを備えない場合と比較して、ドリフト領域６８への電子の注入量が増加する。したがって、プレトランジスタを備えない場合と比較して、ＩＧＢＴ１００のターンオン時間が短縮される。よって、ＩＧＢＴ１００のターンオン損失を低減できる。
【0147】
そして、ＩＧＢＴ１００がターンオフ動作する時刻ｔ４より前の時刻ｔ２に、プレトランジスタをオフ状態にする。プレトランジスタをオフ状態にすることにより、ＩＧＢＴ１００の飽和電流が低減する。したがって、例えば負荷短絡が生じＩＧＢＴ１００に大電流が流れる場合のＩＧＢＴ１００の破壊を抑制できる。
【0148】
また、第１の実施形態のＩＧＢＴ１００は、半導体層１０の裏面側に、裏面セルトランジスタを備える。ＩＧＢＴ１００のターンオフ動作の際に、裏面セルトランジスタをオン状態にすることで、セル部１０ａのドリフト領域６８へのホールの注入を抑制する。ドリフト領域６８へのホールの注入を抑制することで、裏面セルトランジスタを備えない場合と比較して、ターンオフ損失が低減する。よって、ＩＧＢＴ１００の消費電力の低減が可能である。
【0149】
また、第１の実施形態のＩＧＢＴ１００は、セル領域１００ａの周囲に、終端領域１００ｂが設けられる。終端領域１００ｂには、境界領域７６及びガードリング領域７８が設けられる。境界領域７６及びガードリング領域７８が設けられることにより、セル領域１００ａの端部の電界強度が低下し、ＩＧＢＴ１００がオフ状態の時の耐圧の低下が抑制される。
【0150】
ＩＧＢＴ１００のオン状態では、エミッタ電極１２と、終端領域１００ｂのコレクタ電極１４との間にもオン電流が流れる。このため、ＩＧＢＴ１００のオン状態では、終端部１０ｂのドリフト領域６８にもキャリアが蓄積する。言い換えれば、ＩＧＢＴ１００がオン状態の際に、表面にトランジスタの存在しない終端領域１００ｂまでキャリアが広がった状態になる。
【0151】
ＩＧＢＴ１００のターンオフ動作の際に、終端部１０ｂのドリフト領域６８に蓄積されたキャリアを輩出する必要がある。しかし、終端領域１００ｂの表面側には、キャリアの排出経路が存在しない。このため、キャリアがセル領域１００ａの端部に集中して排出される。したがって、セル領域１００ａの端部に電流集中が生じる。よって、電流集中によるＩＧＢＴ１００の破壊が生じるおそれがある。
【0152】
第１の実施形態のＩＧＢＴ１００は、終端領域１００ｂの半導体層１０の裏面側に、裏面セルトランジスタとは独立に制御可能な裏面終端トランジスタを備える。裏面セルトランジスタをオン状態にする時刻ｔｙより前の時刻ｔｘに裏面終端トランジスタをオン状態にする。裏面終端トランジスタをオン状態にすることで、終端部１０ｂのｎ形のドリフト領域６８へのホールの注入を抑制する。
【0153】
裏面セルトランジスタよりも先に裏面終端トランジスタをオン状態にすることで、終端部１０ｂのドリフト領域６８に蓄積されたキャリアを選択的に減少させることができる。したがって、ＩＧＢＴ１００のターンオフ動作の際に、セル領域１００ａの端部に電流集中が生じることを抑制できる。よって、電流集中によるＩＧＢＴ１００の破壊を抑制できる。
【0154】
電流集中によるＩＧＢＴ１００の破壊を抑制する観点から、ＩＧＢＴ１００のターンオフ動作の前に、裏面終端トランジスタをオン状態にすることが好ましい。言い換えれば、ＩＧＢＴ１００がターンオフ動作する時刻ｔ４より前に、裏面終端トランジスタをオン状態にすることが好ましい。言い換えれば、時刻ｔｘは、時刻ｔ４よりも前であることが好ましい。言い換えれば、第１の表面ゲート電極パッド１０１に第１のターンオフ電圧（Ｖｏｆｆ１）を印加する前に、第２の裏面ゲート電極パッド１０５に第５のターンオン電圧（Ｖｏｎ５）を印加することが好ましい。
【0155】
以上、第１の実施形態によれば、ターンオフ損失が低減され、電流集中による破壊が抑制される半導体装置及び半導体回路が実現できる。
【0156】
（第２の実施形態）
第２の実施形態の半導体装置及び半導体回路は、第１のゲート電極は、第１の面に平行な第１の方向に延び、第４のゲート電極は、第１の面に平行で、第１の方向に直交する第２の方向に延びる点、及び、第５のゲート電極は、第４のゲート電極と直交する方向に延びる点で、第１の実施形態の半導体装置及び半導体回路と異なっている。以下、第１の実施形態と重複する内容については一部記述を省略する場合がある。
第２の実施形態の半導体装置及び半導体回路は、第１のゲート電極は、第１の面に平行な第１の方向に延び、第４のゲート電極は、第１の面に平行で、第１の方向に直交する第２の方向に延びる点、及び、第５のゲート電極は、第４のゲート電極と直交する方向に延びる点で、第１の実施形態の半導体装置及び半導体回路と異なっている。以下、第１の実施形態と重複する内容については一部記述を省略する場合がある。
【0157】
第２の実施形態の半導体装置は、第１の実施形態と同様、半導体層の表面側及び裏面側にゲート電極を備える両面ゲート構造のＩＧＢＴ２００である。また、ＩＧＢＴ２００は、半導体層の表面側に独立に制御される３種のゲート電極を備える。また、ＩＧＢＴ２００は、半導体層の裏面側に独立に制御される２種のゲート電極を備える。
【0158】
図５は、第２の実施形態の半導体装置の模式平面図である。図５（ａ）はＩＧＢＴ２００の表面側、すなわち、半導体層１０の第１の面Ｐ１側から見た平面図である。図５（ｂ）はＩＧＢＴ２００の裏面側、すなわち、半導体層１０の第２の面Ｐ２側から見た平面図である。
【0159】
図５（ａ）は、メインゲート電極３１、コントロールゲート電極３２、及びプリゲート電極３３の配置を模式的に示す図である。図５（ｂ）は、裏面セルゲート電極３４及び裏面終端ゲート電極３５の配置を模式的に示す図である。
【0160】
ＩＧＢＴ２００は、セル領域１００ａ、終端領域１００ｂ、第１の表面ゲート電極パッド１０１（第１の電極パッド）、第２の表面ゲート電極パッド１０２（第２の電極パッド）、第３の表面ゲート電極パッド１０３（第３の電極パッド）、第１の裏面ゲート電極パッド１０４（第４の電極パッド）、及び第２の裏面ゲート電極パッド１０５（第５の電極パッド）を有する。
【0161】
終端領域１００ｂは、セル領域１００ａを囲む。第１の表面ゲート電極パッド１０１、第２の表面ゲート電極パッド１０２、及び第３の表面ゲート電極パッド１０３は、ＩＧＢＴ２００の表面側に位置する。また、第１の裏面ゲート電極パッド１０４及び第２の裏面ゲート電極パッド１０５は、ＩＧＢＴ２００の裏面側に位置する。
【0162】
図５（ａ）に示すように、メインゲート電極３１、コントロールゲート電極３２、及びプリゲート電極３３は、セル領域１００ａに設けられる。メインゲート電極３１、コントロールゲート電極３２、及びプリゲート電極３３は、セル領域１００ａは、第１の方向に延びる。
【0163】
図５（ｂ）に示すように、裏面セルゲート電極３４はセル領域１００ａに設けられる。裏面セルゲート電極３４は、第１の方向と直交する第２の方向に延びる。
【0164】
また、裏面終端ゲート電極３５は、終端領域１００ｂに設けられる。裏面終端ゲート電極３５は、第２の方向と直交する第１の方向に延びる。裏面終端ゲート電極３５は、裏面セルゲート電極３４と直交する方向に延びる。
【0165】
裏面セルゲート電極３４が、メインゲート電極３１、コントロールゲート電極３２、及びプリゲート電極３３と直交する方向に延びることで、ＩＧＢＴ２００のオン電流の流れが均一化する。したがって、局所的なオン電流の集中が生じにくい。したがって、ＩＧＢＴ２００の電流集中による破壊が抑制される。
【0166】
以上、第２の実施形態によれば、ターンオフ損失が低減され、電流集中による破壊が抑制される半導体装置及び半導体回路が実現できる。
【0167】
（第３の実施形態）
第３の実施形態の半導体装置及び半導体回路は、第３の半導体領域と第２のトレンチは離間する点で、第１の実施形態の半導体装置及び半導体回路と異なっている。以下、第１の実施形態と重複する内容については一部記述を省略する場合がある。
第３の実施形態の半導体装置及び半導体回路は、第３の半導体領域と第２のトレンチは離間する点で、第１の実施形態の半導体装置及び半導体回路と異なっている。以下、第１の実施形態と重複する内容については一部記述を省略する場合がある。
【0168】
第３の実施形態の半導体装置は、第１の実施形態と同様、半導体層の表面側及び裏面側にゲート電極を備える両面ゲート構造のＩＧＢＴ３００である。また、ＩＧＢＴ３００は、半導体層の表面側に独立に制御される３種のゲート電極を備える。また、ＩＧＢＴ３００は、半導体層の裏面側に独立に制御される２種のゲート電極を備える。
【0169】
【0170】
第３の実施形態のＩＧＢＴ３００は、半導体層１０、エミッタ電極１２（第１の電極）、コレクタ電極１４（第２の電極）、第１の表面ゲート絶縁膜２１、第２の表面ゲート絶縁膜２２、第３の表面ゲート絶縁膜２３、第１の裏面ゲート絶縁膜２４、第２の裏面ゲート絶縁膜２５、メインゲート電極３１（第１のゲート電極）、コントロールゲート電極３２（第２のゲート電極）、プリゲート電極３３（第３のゲート電極）、裏面セルゲート電極３４（第４のゲート電極）、裏面終端ゲート電極３５（第５のゲート電極）、表面層間絶縁層４０、裏面層間絶縁層４２を備える。
【0171】
半導体層１０の中には、メインゲートトレンチ５１（第１のトレンチ）、コントロールゲートトレンチ５２（第２のトレンチ）、プリゲートトレンチ５３（第３のトレンチ）、ｎ形のセルドレイン領域６０（第６の半導体領域）、ｎ形の終端ドレイン領域６２（第７の半導体領域）、ｐ形のセルコレクタ領域６４（第４の半導体領域）、ｐ形の終端コレクタ領域６５（第５の半導体領域）、ｎ形のバッファ領域６６、ｎ形のドリフト領域６８（第１の半導体領域）、ｐ形のベース領域７０（第２の半導体領域）、ｎ形のエミッタ領域７２（第３の半導体領域）、ｐ形のコンタクト領域７４、ｐ形の境界領域７６、ｐ型のガードリング領域７８が設けられる。
【0172】
エミッタ領域７２は、コントロールゲートトレンチ５２と離間する。エミッタ領域７２は、コントロールゲートトレンチ５２と接しない。
【0173】
エミッタ領域７２は、第２の表面ゲート絶縁膜２２と離間する。エミッタ領域７２は、第２の表面ゲート絶縁膜２２と接しない。
【0174】
図７は、第３の実施形態の半導体装置のタイミングチャートである。図７は、第１のゲート電圧（Ｖｇ１）、第２のゲート電圧（Ｖｇ２）、第３のゲート電圧（Ｖｇ３）、第４のゲート電圧（Ｖｇ４）、及び第５のゲート電圧（Ｖｇ５）の変化タイミングを示す。
【0175】
図７は、第１の実施形態の図４で示したタイミングチャートと、コントロールゲート電極３２に印加される第２のゲート電圧（Ｖｇ２）の変化タイミングのみが異なる。したがって、第２のゲート電圧（Ｖｇ２）のタイミングのみについて説明する。
【0176】
なお、コントロールゲート電極３２に印加する第２のゲート電圧（Ｖｇ２）を変化させても、エミッタ領域７２がコントロールゲートトレンチ５２と接しないことからトランジスタ動作は生じない。しかし、以下、第１の実施形態の説明と整合をとるため、便宜上、第２のターンオン電圧（Ｖｏｎ２）及び第２のターンオフ電圧（Ｖｏｆｆ２）という用語を用いる。
【0177】
例えば、時刻ｔ０では、第２のゲート電圧（Ｖｇ２）として第２のターンオン電圧（Ｖｏｎ２）が印加されている。第２のターンオン電圧（Ｖｏｎ２）とは、コントロールゲートトレンチ５２近傍のｐ型のベース領域７０にｐ型蓄積層が形成される電圧より高い電圧である。
【0178】
第２のターンオン電圧（Ｖｏｎ２）は、例えば、０Ｖ又は正電圧である。図７には、第２のターンオン電圧（Ｖｏｎ２）が０Ｖである場合を例示する。
【0179】
時刻ｔ４に先立つ時刻ｔ３で、第２のゲート電圧（Ｖｇ２）として第２のターンオフ電圧（Ｖｏｆｆ２）が印加される。第２のターンオフ電圧（Ｖｏｆｆ２）は、コントロールゲートトレンチ５２近傍のｐ型のベース領域７０にｐ型蓄積層が形成される電圧以下の電圧である。第２のターンオフ電圧（Ｖｏｆｆ２）は、負電圧である。図７には、第２のターンオフ電圧（Ｖｏｆｆ２）が－１５Ｖである場合を例示する。
【0180】
コントロールゲートトランジスタに第２のターンオフ電圧（Ｖｏｆｆ２）が印加されることで、コントロールゲートトレンチ５２近傍のｐ型のベース領域７０にｐ型蓄積層が形成される。ｐ型蓄積層が形成されることで、ホールのエミッタ電極１２への排出が促進される。したがって、ドリフト領域６８のキャリアが減少する。
【0181】
その後、時刻ｔ５で、第２のゲート電圧（Ｖｇ２）として第２のターンオン電圧（Ｖｏｎ２）を印加して、ｐ型蓄積層を消滅させる。
【0182】
第３の実施形態のＩＧＢＴ３００は、コントロールゲート電極３２に印加する第２のゲート電圧（Ｖｇ２）を変化させても、トランジスタ動作は生じない。したがって、ＩＧＢＴ１００と比べて、ＩＧＢＴ３００の動作が安定する。
【0183】
また、コントロールゲートトレンチ５２と接するエミッタ領域７２がないことで、エミッタ領域７２がある場合と比べ、ホールのエミッタ電極１２への排出が促進される。したがって、ＩＧＢＴ１００と比較して、更にターンオフ損失が低減する。
【0184】
以上、第３の実施形態によれば、ターンオフ損失が低減され、電流集中による破壊が抑制される半導体装置及び半導体回路が実現できる。
【0185】
第１ないし第３の実施形態においては、半導体層が単結晶シリコンである場合を例に説明したが、半導体層は単結晶シリコンに限られることはない。例えば、単結晶炭化珪素など、その他の単結晶半導体であっても構わない。
【0186】
第１ないし第３の実施形態においては、メインゲート電極３１、コントロールゲート電極３２、プリゲート電極３３、裏面セルゲート電極３４、及び裏面終端ゲート電極３５が、いずれもストライプ形状である場合を例に説明した。しかし、メインゲート電極３１、コントロールゲート電極３２、プリゲート電極３３、裏面セルゲート電極３４、及び裏面終端ゲート電極３５の形状はストライプ形状に限定されるものではない。例えば、メインゲート電極３１、コントロールゲート電極３２、プリゲート電極３３、裏面セルゲート電極３４、及び裏面終端ゲート電極３５のいずれか、又は、全てが、多角形状等、ストライプ形状以外の形状であっても構わない。
【0187】
第１ないし第３の実施形態においては、半導体層１０の表面側に、メインゲート電極３１、コントロールゲート電極３２、及びプリゲート電極３３の３種のゲート電極を備える場合を例に説明したが、上記３種のゲート電極に加えて、更にダミーゲート電極を備えていても構わない。ダミーゲート電極は、例えば、トレンチ内のゲート電極の電位がエミッタ電極１２の電位に固定されたゲート電極である。
【0188】
第１ないし第３の実施形態においては、裏面セルトランジスタ及び裏面終端トランジスタがプレーナゲート型のトランジスタである場合を例に説明したが、裏面セルトランジスタ及び裏面終端トランジスタのいずれか一方又は両方が、トレンチゲート型のトランジスタであってもかまわない。
【0189】
第１ないし第３の実施形態においては、第１導電形がｎ形、第２導電形がｐ形である場合を例に説明したが、第１導電形をｐ形、第２導電形をｎ形とすることも可能である。
【0190】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0191】
１０ 半導体層
１０ａ セル部
１０ｂ 終端部
１２ エミッタ電極（第１の電極）
１４ コレクタ電極（第２の電極）
３１ メインゲート電極（第１のゲート電極）
３２ コントロールゲート電極（第２のゲート電極）
３３ プリゲート電極（第３のゲート電極）
３４ 裏面セルゲート電極（第４のゲート電極）
３５ 裏面終端ゲート電極（第５のゲート電極）
５１ メインゲートトレンチ（第１のトレンチ）
５２ コントロールゲートトレンチ（第２のトレンチ）
５３ プリゲートトレンチ（第３のトレンチ）
６０ セルドレイン領域（第６の半導体領域）
６２ 終端ドレイン領域（第７の半導体領域）
６４ セルコレクタ領域（第４の半導体領域）
６５ 終端コレクタ領域（第５の半導体領域）
６８ ドリフト領域（第１の半導体領域）
７０ ベース領域（第２の半導体領域）
７２ エミッタ領域（第３の半導体領域）
１００ ＩＧＢＴ（半導体装置）
１０１ 第１の表面ゲート電極パッド（第１の電極パッド）
１０２ 第２の表面ゲート電極パッド（第２の電極パッド）
１０３ 第３の表面ゲート電極パッド（第３の電極パッド）
１０４ 第１の裏面ゲート電極パッド（第４の電極パッド）
１０５ 第２の裏面ゲート電極パッド（第５の電極パッド）
１５０ 制御回路
２００ ＩＧＢＴ（半導体装置）
３００ ＩＧＢＴ（半導体装置）
１０００ 半導体モジュール（半導体回路）
Ｐ１ 第１の面
Ｐ２ 第２の面
１０ａ セル部
１０ｂ 終端部
１２ エミッタ電極（第１の電極）
１４ コレクタ電極（第２の電極）
３１ メインゲート電極（第１のゲート電極）
３２ コントロールゲート電極（第２のゲート電極）
３３ プリゲート電極（第３のゲート電極）
３４ 裏面セルゲート電極（第４のゲート電極）
３５ 裏面終端ゲート電極（第５のゲート電極）
５１ メインゲートトレンチ（第１のトレンチ）
５２ コントロールゲートトレンチ（第２のトレンチ）
５３ プリゲートトレンチ（第３のトレンチ）
６０ セルドレイン領域（第６の半導体領域）
６２ 終端ドレイン領域（第７の半導体領域）
６４ セルコレクタ領域（第４の半導体領域）
６５ 終端コレクタ領域（第５の半導体領域）
６８ ドリフト領域（第１の半導体領域）
７０ ベース領域（第２の半導体領域）
７２ エミッタ領域（第３の半導体領域）
１００ ＩＧＢＴ（半導体装置）
１０１ 第１の表面ゲート電極パッド（第１の電極パッド）
１０２ 第２の表面ゲート電極パッド（第２の電極パッド）
１０３ 第３の表面ゲート電極パッド（第３の電極パッド）
１０４ 第１の裏面ゲート電極パッド（第４の電極パッド）
１０５ 第２の裏面ゲート電極パッド（第５の電極パッド）
１５０ 制御回路
２００ ＩＧＢＴ（半導体装置）
３００ ＩＧＢＴ（半導体装置）
１０００ 半導体モジュール（半導体回路）
Ｐ１ 第１の面
Ｐ２ 第２の面
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【手続補正書】
【提出日】2023-09-15
【手続補正1】
【補正対象書類名】特許請求の範囲
【補正対象項目名】全文
【補正方法】変更
【補正の内容】
【特許請求の範囲】
【請求項1】
第１の面と、前記第１の面と対向する第２の面を有する半導体層であって、
前記第１の面の側に設けられた第１のトレンチと、
前記第１の面の側に設けられた第２のトレンチと、
前記第１の面の側に設けられた第３のトレンチと、
を含む半導体層と、
前記第１のトレンチの中に設けられた第１のゲート電極と、
前記第２のトレンチの中に設けられた第２のゲート電極と、
前記第３のトレンチの中に設けられた第３のゲート電極と、
前記第２の面の側に設けられた第４のゲート電極と、
前記第２の面の側に設けられた第５のゲート電極と、
前記第１の面に接する第１の電極と、
前記第２の面に接する第２の電極と、
前記第１のゲート電極に電気的に接続された第１の電極パッドと、
前記第２のゲート電極に電気的に接続された第２の電極パッドと、
前記第３のゲート電極に電気的に接続された第３の電極パッドと、
前記第４のゲート電極に電気的に接続された第４の電極パッドと、
前記第５のゲート電極に電気的に接続された第５の電極パッドと、
を備え、
前記半導体層は、
第１導電形の第１の半導体領域と、
前記第１の半導体領域と前記第１の面との間に設けられ、前記第１のゲート電極と対向し、前記第２のゲート電極と対向し、前記第３のゲート電極と対向する第２導電形の第２の半導体領域と、
前記第２の半導体領域と前記第１の面との間に設けられ、前記第１の電極と接し、前記第１のトレンチ、前記第２のトレンチ、及び前記第３のトレンチと接する第１導電形の第３の半導体領域と、
前記第１の半導体領域と前記第２の面との間に設けられ、前記第４のゲート電極と対向し、前記第２の電極と接する第２導電形の第４の半導体領域と、
前記第１の半導体領域と前記第２の面との間に設けられ、前記第５のゲート電極と対向し、前記第２の電極と接する第２導電形の第５の半導体領域と、
前記第４の半導体領域と前記第２の面との間に設けられ、前記第２の電極と接する第１導電形の第６の半導体領域と、
前記第５の半導体領域と前記第２の面との間に設けられ、前記第２の電極と接する第１導電形の第７の半導体領域と、を含む、半導体装置。
前記第１の面の側に設けられた第１のトレンチと、
前記第１の面の側に設けられた第２のトレンチと、
前記第１の面の側に設けられた第３のトレンチと、
を含む半導体層と、
前記第１のトレンチの中に設けられた第１のゲート電極と、
前記第２のトレンチの中に設けられた第２のゲート電極と、
前記第３のトレンチの中に設けられた第３のゲート電極と、
前記第２の面の側に設けられた第４のゲート電極と、
前記第２の面の側に設けられた第５のゲート電極と、
前記第１の面に接する第１の電極と、
前記第２の面に接する第２の電極と、
前記第１のゲート電極に電気的に接続された第１の電極パッドと、
前記第２のゲート電極に電気的に接続された第２の電極パッドと、
前記第３のゲート電極に電気的に接続された第３の電極パッドと、
前記第４のゲート電極に電気的に接続された第４の電極パッドと、
前記第５のゲート電極に電気的に接続された第５の電極パッドと、
を備え、
前記半導体層は、
第１導電形の第１の半導体領域と、
前記第１の半導体領域と前記第１の面との間に設けられ、前記第１のゲート電極と対向し、前記第２のゲート電極と対向し、前記第３のゲート電極と対向する第２導電形の第２の半導体領域と、
前記第２の半導体領域と前記第１の面との間に設けられ、前記第１の電極と接し、前記第１のトレンチ、前記第２のトレンチ、及び前記第３のトレンチと接する第１導電形の第３の半導体領域と、
前記第１の半導体領域と前記第２の面との間に設けられ、前記第４のゲート電極と対向し、前記第２の電極と接する第２導電形の第４の半導体領域と、
前記第１の半導体領域と前記第２の面との間に設けられ、前記第５のゲート電極と対向し、前記第２の電極と接する第２導電形の第５の半導体領域と、
前記第４の半導体領域と前記第２の面との間に設けられ、前記第２の電極と接する第１導電形の第６の半導体領域と、
前記第５の半導体領域と前記第２の面との間に設けられ、前記第２の電極と接する第１導電形の第７の半導体領域と、を含む、半導体装置。
【請求項2】
請求項１記載の半導体装置と、
前記第１の電極パッド、前記第２の電極パッド、前記第３の電極パッド、前記第４の電極パッド、及び前記第５の電極パッドに印加する電圧を制御する制御回路を、備える半導体回路。
前記第１の電極パッド、前記第２の電極パッド、前記第３の電極パッド、前記第４の電極パッド、及び前記第５の電極パッドに印加する電圧を制御する制御回路を、備える半導体回路。
【請求項3】
前記制御回路は、
前記第１の電極パッド、前記第２の電極パッド、及び前記第３の電極パッドに、前記第２の半導体領域の前記第１のゲート電極と対向する部分、前記第２のゲート電極と対向する部分、及び前記第３のゲート電極と対向する部分に反転層が形成される閾値電圧以上のターンオン電圧を印加した後、所定の時間経過後に前記第３の電極パッドに前記閾値電圧未満のターンオフ電圧を印加し、
前記第３の電極パッドにターンオフ電圧を印加した後、所定の時間経過後に前記第５の電極パッドにターンオン電圧を印加し、
前記第５の電極パッドにターンオン電圧を印加した後、所定の時間経過後に前記第４の電極パッドにターンオン電圧を印加する請求項２記載の半導体回路。
前記第１の電極パッド、前記第２の電極パッド、及び前記第３の電極パッドに、前記第２の半導体領域の前記第１のゲート電極と対向する部分、前記第２のゲート電極と対向する部分、及び前記第３のゲート電極と対向する部分に反転層が形成される閾値電圧以上のターンオン電圧を印加した後、所定の時間経過後に前記第３の電極パッドに前記閾値電圧未満のターンオフ電圧を印加し、
前記第３の電極パッドにターンオフ電圧を印加した後、所定の時間経過後に前記第５の電極パッドにターンオン電圧を印加し、
前記第５の電極パッドにターンオン電圧を印加した後、所定の時間経過後に前記第４の電極パッドにターンオン電圧を印加する請求項２記載の半導体回路。
【請求項4】
前記制御回路は、
前記第１の電極パッド、前記第２の電極パッド、及び前記第３の電極パッドにターンオン電圧を印加した後、所定の時間経過後に前記第１の電極パッドにターンオフ電圧を印加し、
前記第３の電極パッドにターンオフ電圧を印加した後、前記第１の電極パッドにターンオフ電圧を印加する前に、前記第２の電極パッドにターンオフ電圧を印加し、
前記第１の電極パッドにターンオフ電圧を印加する前に、前記第５の電極パッドにターンオン電圧を印加する請求項３記載の半導体回路。
前記第１の電極パッド、前記第２の電極パッド、及び前記第３の電極パッドにターンオン電圧を印加した後、所定の時間経過後に前記第１の電極パッドにターンオフ電圧を印加し、
前記第３の電極パッドにターンオフ電圧を印加した後、前記第１の電極パッドにターンオフ電圧を印加する前に、前記第２の電極パッドにターンオフ電圧を印加し、
前記第１の電極パッドにターンオフ電圧を印加する前に、前記第５の電極パッドにターンオン電圧を印加する請求項３記載の半導体回路。
【請求項5】
第１の面と、前記第１の面と対向する第２の面を有する半導体層であって、
前記第１の面の側に設けられた第１のトレンチと、
前記第１の面の側に設けられた第２のトレンチと、
前記第１の面の側に設けられた第３のトレンチと、
を含む半導体層と、
前記第１のトレンチの中に設けられた第１のゲート電極と、
前記第２のトレンチの中に設けられた第２のゲート電極と、
前記第３のトレンチの中に設けられた第３のゲート電極と、
前記第２の面の側に設けられた第４のゲート電極と、
前記第２の面の側に設けられた第５のゲート電極と、
前記第１の面に接する第１の電極と、
前記第２の面に接する第２の電極と、
前記第１のゲート電極に電気的に接続された第１の電極パッドと、
前記第２のゲート電極に電気的に接続された第２の電極パッドと、
前記第３のゲート電極に電気的に接続された第３の電極パッドと、
前記第４のゲート電極に電気的に接続された第４の電極パッドと、
前記第５のゲート電極に電気的に接続された第５の電極パッドと、
を備え、
前記半導体層は、
第１導電形の第１の半導体領域と、
前記第１の半導体領域と前記第１の面との間に設けられ、前記第１のゲート電極と対向し、前記第２のゲート電極と対向し、前記第３のゲート電極と対向する第２導電形の第２の半導体領域と、
前記第２の半導体領域と前記第１の面との間に設けられ、前記第１の電極と接し、前記第１のトレンチ及び前記第３のトレンチと接し、前記第２のトレンチと離間する第１導電形の第３の半導体領域と、
前記第１の半導体領域と前記第２の面との間に設けられ、前記第４のゲート電極と対向し、前記第２の電極と接する第２導電形の第４の半導体領域と、
前記第１の半導体領域と前記第２の面との間に設けられ、前記第５のゲート電極と対向し、前記第２の電極と接する第２導電形の第５の半導体領域と、
前記第４の半導体領域と前記第２の面との間に設けられ、前記第２の電極と接する第１導電形の第６の半導体領域と、
前記第５の半導体領域と前記第２の面との間に設けられ、前記第２の電極と接する第１導電形の第７の半導体領域と、を含む、半導体装置。
前記第１の面の側に設けられた第１のトレンチと、
前記第１の面の側に設けられた第２のトレンチと、
前記第１の面の側に設けられた第３のトレンチと、
を含む半導体層と、
前記第１のトレンチの中に設けられた第１のゲート電極と、
前記第２のトレンチの中に設けられた第２のゲート電極と、
前記第３のトレンチの中に設けられた第３のゲート電極と、
前記第２の面の側に設けられた第４のゲート電極と、
前記第２の面の側に設けられた第５のゲート電極と、
前記第１の面に接する第１の電極と、
前記第２の面に接する第２の電極と、
前記第１のゲート電極に電気的に接続された第１の電極パッドと、
前記第２のゲート電極に電気的に接続された第２の電極パッドと、
前記第３のゲート電極に電気的に接続された第３の電極パッドと、
前記第４のゲート電極に電気的に接続された第４の電極パッドと、
前記第５のゲート電極に電気的に接続された第５の電極パッドと、
を備え、
前記半導体層は、
第１導電形の第１の半導体領域と、
前記第１の半導体領域と前記第１の面との間に設けられ、前記第１のゲート電極と対向し、前記第２のゲート電極と対向し、前記第３のゲート電極と対向する第２導電形の第２の半導体領域と、
前記第２の半導体領域と前記第１の面との間に設けられ、前記第１の電極と接し、前記第１のトレンチ及び前記第３のトレンチと接し、前記第２のトレンチと離間する第１導電形の第３の半導体領域と、
前記第１の半導体領域と前記第２の面との間に設けられ、前記第４のゲート電極と対向し、前記第２の電極と接する第２導電形の第４の半導体領域と、
前記第１の半導体領域と前記第２の面との間に設けられ、前記第５のゲート電極と対向し、前記第２の電極と接する第２導電形の第５の半導体領域と、
前記第４の半導体領域と前記第２の面との間に設けられ、前記第２の電極と接する第１導電形の第６の半導体領域と、
前記第５の半導体領域と前記第２の面との間に設けられ、前記第２の電極と接する第１導電形の第７の半導体領域と、を含む、半導体装置。
【請求項6】
請求項５記載の半導体装置と、
前記第１の電極パッド、前記第２の電極パッド、前記第３の電極パッド、前記第４の電極パッド、及び前記第５の電極パッドに印加する電圧を制御する制御回路を、備える半導体回路。
前記第１の電極パッド、前記第２の電極パッド、前記第３の電極パッド、前記第４の電極パッド、及び前記第５の電極パッドに印加する電圧を制御する制御回路を、備える半導体回路。
【請求項7】
前記制御回路は、
前記第１の電極パッド及び前記第３の電極パッドに、前記第２の半導体領域の前記第１のゲート電極と対向する部分、及び前記第３のゲート電極と対向する部分に反転層が形成される閾値電圧以上のターンオン電圧を印加した後、所定の時間経過後に前記第３の電極パッドに前記閾値電圧未満のターンオフ電圧を印加し、
前記第３の電極パッドにターンオフ電圧を印加した後、所定の時間経過後に前記第２の電極パッドに前記第２の半導体領域の前記第２のゲート電極と対向する部分に蓄積層が形成される電圧を印加し、
前記第３の電極パッドにターンオフ電圧を印加した後、所定の時間経過後に前記第５の電極パッドにターンオン電圧を印加し、
前記第５の電極パッドにターンオン電圧を印加した後、所定の時間経過後に前記第４の電極パッドにターンオン電圧を印加する請求項６記載の半導体回路。
前記第１の電極パッド及び前記第３の電極パッドに、前記第２の半導体領域の前記第１のゲート電極と対向する部分、及び前記第３のゲート電極と対向する部分に反転層が形成される閾値電圧以上のターンオン電圧を印加した後、所定の時間経過後に前記第３の電極パッドに前記閾値電圧未満のターンオフ電圧を印加し、
前記第３の電極パッドにターンオフ電圧を印加した後、所定の時間経過後に前記第２の電極パッドに前記第２の半導体領域の前記第２のゲート電極と対向する部分に蓄積層が形成される電圧を印加し、
前記第３の電極パッドにターンオフ電圧を印加した後、所定の時間経過後に前記第５の電極パッドにターンオン電圧を印加し、
前記第５の電極パッドにターンオン電圧を印加した後、所定の時間経過後に前記第４の電極パッドにターンオン電圧を印加する請求項６記載の半導体回路。
【請求項8】
前記制御回路は、
前記第１の電極パッド及び前記第３の電極パッドにターンオン電圧を印加した後、所定の時間経過後に前記第１の電極パッドにターンオフ電圧を印加し、
前記第３の電極パッドにターンオフ電圧を印加した後、前記第１の電極パッドにターンオフ電圧を印加する前に、前記第２の電極パッドに前記蓄積層が形成される前記電圧を印加し、
前記第１の電極パッドにターンオフ電圧を印加する前に、前記第５の電極パッドにターンオン電圧を印加する請求項７記載の半導体回路。
前記第１の電極パッド及び前記第３の電極パッドにターンオン電圧を印加した後、所定の時間経過後に前記第１の電極パッドにターンオフ電圧を印加し、
前記第３の電極パッドにターンオフ電圧を印加した後、前記第１の電極パッドにターンオフ電圧を印加する前に、前記第２の電極パッドに前記蓄積層が形成される前記電圧を印加し、
前記第１の電極パッドにターンオフ電圧を印加する前に、前記第５の電極パッドにターンオン電圧を印加する請求項７記載の半導体回路。
【手続補正2】
【補正対象書類名】明細書
【補正対象項目名】０００８
【補正方法】変更
【補正の内容】
【0008】
実施形態の半導体装置は、第１の面と、前記第１の面と対向する第２の面を有する半導体層であって、前記第１の面の側に設けられた第１のトレンチと、前記第１の面の側に設けられた第２のトレンチと、前記第１の面の側に設けられた第３のトレンチと、を含む半導体層と、前記第１のトレンチの中に設けられた第１のゲート電極と、前記第２のトレンチの中に設けられた第２のゲート電極と、前記第３のトレンチの中に設けられた第３のゲート電極と、前記第２の面の側に設けられた第４のゲート電極と、前記第２の面の側に設けられた第５のゲート電極と、前記第１の面に接する第１の電極と、前記第２の面に接する第２の電極と、前記第１のゲート電極に電気的に接続された第１の電極パッドと、前記第２のゲート電極に電気的に接続された第２の電極パッドと、前記第３のゲート電極に電気的に接続された第３の電極パッドと、前記第４のゲート電極に電気的に接続された第４の電極パッドと、前記第５のゲート電極に電気的に接続された第５の電極パッドと、を備え、前記半導体層は、第１導電形の第１の半導体領域と、前記第１の半導体領域と前記第１の面との間に設けられ、前記第１のゲート電極と対向し、前記第２のゲート電極と対向し、前記第３のゲート電極と対向する第２導電形の第２の半導体領域と、前記第２の半導体領域と前記第１の面との間に設けられ、前記第１の電極と接し、前記第１のトレンチ、前記第２のトレンチ、及び前記第３のトレンチと接する第１導電形の第３の半導体領域と、前記第１の半導体領域と前記第２の面との間に設けられ、前記第４のゲート電極と対向し、前記第２の電極と接する第２導電形の第４の半導体領域と、前記第１の半導体領域と前記第２の面との間に設けられ、前記第５のゲート電極と対向し、前記第２の電極と接する第２導電形の第５の半導体領域と、前記第４の半導体領域と前記第２の面との間に設けられ、前記第２の電極と接する第１導電形の第６の半導体領域と、前記第５の半導体領域と前記第２の面との間に設けられ、前記第２の電極と接する第１導電形の第７の半導体領域と、を含む。