特開 2023-139458 半導体デバイス

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2023139458

(43)【公開日】2023-10-04

(54)【発明の名称】半導体デバイス

(51)【国際特許分類】

   H01L 25/04 20230101AFI20230927BHJP

【ＦＩ】

H01L25/04 Z

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

(21)【出願番号】P 2022045005

(22)【出願日】2022-03-22

(71)【出願人】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(71)【出願人】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】110003708

【氏名又は名称】弁理士法人鈴榮特許綜合事務所

(72)【発明者】

【氏名】蔡 譽寧

(72)【発明者】

【氏名】高橋 佳子

(57)【要約】

【課題】 半導体デバイスの特性を向上する。
【解決手段】実施形態の半導体デバイスは、パッケージ部材６０及び導電部７２を含むパッケージ基板７と、パッケージ部材６０内においてパッケージ基板７の第１の面上に設けられ、導電部７２に接続された半導体パッケージ１と、パッケージ部材６０内においてパッケージ基板７の前記第１の面上に設けられ、第１の端子２１Ａを有する第１の半導体チップ２Ａと、パッケージ部材６０内においてパッケージ基板７の第１の面上に設けられ、第２の端子２１Ｂを有する第２の半導体チップ２Ｂと、パッケージ部材６０内において、第１及び第２の端子２１Ａ，２１Ｂを導電部７２に接続する接続部品５と、を含む。
【選択図】 図２

【特許請求の範囲】

【請求項1】

パッケージ部材及び第１の導電部を含むパッケージ基板と、
前記パッケージ部材内において、前記パッケージ基板の第１の面上に設けられ、前記第１の導電部に接続された半導体パッケージと、
前記パッケージ部材内において、前記パッケージ基板の前記第１の面上に設けられ、第１の端子を有する第１の半導体チップと、
前記パッケージ部材内において、前記パッケージ基板の前記第１の面上に設けられ、第２の端子を有する第２の半導体チップと、
前記パッケージ部材内において、前記第１及び第２の端子を前記第１の導電部に接続する接続部品と、
を具備する半導体デバイス。

【請求項2】

前記接続部品は、
前記第１の端子上に設けられた第１の部分と、
前記第２の端子上に設けられた第２の部分と、
前記第１の導電部上に設けられた第３の部分と、
前記第１の部分の一端と前記第３の部分の一端との間に設けられた第４の部分と、
前記第２の部分の一端と前記第３の部分の他端との間に設けられた第５の部分と、
を含む
請求項１に記載の半導体デバイス。

【請求項3】

前記接続部品は、
前記パッケージ基板の表面に対して平行な第１の方向に延び、前記第１の端子と前記第２の端子とにまたがる第６の部分と、
前記第１の導電部と前記第６の部分との間に設けられた第７の部分と、
を含む
請求項１に記載の半導体デバイス。

【請求項4】

前記第１の半導体チップは、前記第１の面に対して平行な第１の方向において、前記第２の半導体チップと並び、
前記第１の導電部は、前記第１の半導体チップと前記第２の半導体チップとの間に設けられ、
前記パッケージ基板は、
第１のリード部と、前記第１のリード部と連続する第２のリード部と、を含む第２の導電部、
をさらに含み、
前記第１のリード部は、前記第１の面に対して垂直な第２の方向における前記半導体パッケージの下方を経由して、前記第１の方向において前記パッケージ基板の第１の端部側から前記パッケージ基板の第２の端部側に向かって延び、
前記第２のリード部は、前記第２の方向における前記半導体パッケージの下方を経由して、前記第１の面に対して平行で且つ前記第１の方向に交差する第３の方向において、前記第１のリード部から前記第１の導電部に向かって延びる、
請求項１乃至３のうちいずれか１項に記載の半導体デバイス。

【請求項5】

前記第１の半導体チップは、第３の端子を有し、
前記第２の半導体チップは、第４の端子を有し、
前記第３の端子は、第１のワイヤを介して、前記第１のリード部に接続され、
前記第４の端子は、第２のワイヤを介して、前記第１のリード部に接続される、
請求項４に記載の半導体デバイス。

【請求項6】

前記パッケージ基板は、
前記第１の半導体チップが配置される第１のダイパッドと、
前記第２の半導体チップが配置される第２のダイパッドと、
前記半導体パッケージの第５の端子に接続される第３の導電部と、
前記半導体パッケージの第６の端子に接続される第４の導電部と、
前記第１の面に対して垂直な第２の方向において前記第１の面に対向する前記パッケージ基板の第２の面側に設けられ、前記第２の方向において前記第１のダイパッドと重なり、前記第１のダイパッドに接続される第１の接続端子と、
前記第２の面側に設けられ、前記第２の方向において前記第２のダイパッドと重なり、前記第２のダイパッドに接続される第２の接続端子と、
前記第２の面側に設けられ、前記第２の方向において前記第３の導電部と重なり、前記第３の導電部に接続される第３の接続端子と、
前記第２の面側に設けられ、前記第２の方向において前記第４の導電部と重なり、前記第４の導電部に接続される第４の接続端子と、
をさらに含む、
請求項１乃至４のうちいずれか１項に記載の半導体デバイス。

【請求項7】

前記第１の半導体チップは、前記第１の面に平行な第１の方向において前記第２の半導体チップと並び、
前記半導体パッケージは、前記第１の半導体チップと前記第２の半導体チップとの間の領域内に配置され、
前記第１及び第２の半導体チップは、前記半導体パッケージの中心を通過する線を対称軸として左右対称に、前記パッケージ基板上に配置される、
請求項１乃至６のうちいずれか１項に記載の半導体デバイス。

【請求項8】

前記半導体パッケージは、光結合デバイスを含み、
前記第１及び第２の半導体チップのそれぞれは、トランジスタを含む、
請求項１乃至７のうちいずれか１項に記載の半導体デバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体デバイスに関する。

【背景技術】

【0002】

サイズの縮小及びデバイスの高機能化のために、様々なパッケージ構造の半導体デバイスが、提案されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特許第３４３９５８７号明細書

【特許文献2】特開平４－３５６９７４号公報

【特許文献3】特開平５－１１０４１０号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

半導体デバイスの特性を向上する。

【課題を解決するための手段】

【0005】

実施形態の半導体デバイスは、パッケージ部材及び第１の導電部を含むパッケージ基板と、前記パッケージ部材内において、前記パッケージ基板の第１の面上に設けられ、前記第１の導電部に接続された半導体パッケージと、前記パッケージ部材内において、前記パッケージ基板の前記第１の面上に設けられ、第１の端子を有する第１の半導体チップと、前記パッケージ部材内において、前記パッケージ基板の前記第１の面上に設けられ、第２の端子を有する第２の半導体チップと、前記パッケージ部材内において、前記第１及び第２の端子を前記第１の導電部に接続する接続部品と、を含む。

【図面の簡単な説明】

【0006】

【図1】実施形態の半導体デバイスを含む機器を示す模式図。

【図2】第１の実施形態の半導体デバイスの構造例を示す鳥瞰図。

【図3】第１の実施形態の半導体デバイスの構造例を示す平面図。

【図4】第１の実施形態の半導体デバイスの構造例を示す平面図。

【図5】第１の実施形態の半導体デバイスの構造例を示す断面図。

【図6】第１の実施形態の半導体デバイスの回路構成を示す回路図。

【図7】第２の実施形態の半導体デバイスの構造例を示す鳥瞰図。

【図8】第２の実施形態の半導体デバイスの構造例を示す断面図。

【図9】実施形態の半導体デバイスの変形例を示す鳥瞰図。

【図10】実施形態の半導体デバイスの変形例を示す断面図。

【発明を実施するための形態】

【0007】

以下、図１乃至図１０を参照しながら、実施形態の半導体デバイスについて詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付す。
また、以下の各実施形態において、末尾に区別化のための数字／英字を伴った参照符号を付された構成要素（例えば、回路、配線、各種の電圧及び信号など）が、相互に区別されなくとも良い場合、末尾の数字／英字が省略された記載（参照符号）が用いられる。

【0008】

［実施形態］
（１）第１の実施形態
図１乃至図６を参照して、第１の実施形態の半導体デバイスについて説明する。

【0009】

（構成例）
図１は、本実施形態の半導体デバイス１００を含む機器を説明するための模式図である。

【0010】

図１に示されるように、本実施形態の半導体デバイス１００は、或る電気機器ＥＡ内に設けられている。例えば、電気機器ＥＡは、産業機械、電力変換装置、車載装置、家電装置、音響装置、映像装置、通信装置又は計算機システムなどである。

【0011】

半導体デバイス１００は、１つ以上の他のデバイス（例えば、別の半導体デバイス又は電子部品）８００，８０１と共に、モジュール基板（マザーボード又はプリント配線基板ともよばれる）９００上に配置される。

【0012】

モジュール基板９００は、複数の配線９１，９２，９３及び複数の端子９５，９６を含む。
複数の配線９１，９２，９３は、モジュール基板９００の表面上又はモジュール基板９００の内部内に設けられている。配線９１，９２，９３のそれぞれは、複数の端子（コネクタ、ソケット又はスロット）９５，９６のうち対応する１つ以上の端子、又は、モジュール基板９００上のデバイス１００，８００，８０１に、接続される。端子９５，９６のそれぞれに、各種の電圧（例えば、電源電圧又はグランド電圧）又は信号のうち対応するいずれか１つが、供給される。

【0013】

半導体デバイス１００は、モジュール基板９００の複数の配線９１，９２に接続される。例えば、半導体デバイス１００は、モジュール基板９００上において、配線９１を介して端子９５に接続されたり、配線９２を介して半導体デバイス８００（又は電子部品８０１）に接続されたりする。

【0014】

半導体デバイス８００は、例えば、半導体集積回路、又は、ディスクリートデバイスを含む。尚、半導体デバイス８００は、複数のチップ及び複数の受動素子によってモジュール化された装置であってもよい。電子部品８０１は、例えば、キャパシタ、インダクタ、抵抗体、及びスイッチなどのような受動素子である。

【0015】

半導体デバイス８００及び電子部品８０１は、配線９３を介して端子９６に接続されたり、他の配線を介して互いに接続されたりする。

【0016】

図２は、本実施形態の半導体デバイス１００の構造を説明するための模式的な鳥瞰図である。図３は、本実施形態の半導体デバイス１００の表面（一方の主面）側の構造を模式的に示す平面図である。図４は、本実施形態の半導体デバイス１００の裏面（他方の主面）側の構造を模式的に示す平面図である。図５は、本実施形態の半導体デバイス１００の断面構造を模式的に示す断面図である。図５において、図３のＶ－Ｖ線に沿う断面が示されている。
図６は、本実施形態の半導体デバイス１００の回路構成を説明するための回路図である。

【0017】

図２乃至図５に示されるように、本実施形態の半導体デバイス１００は、１つの半導体パッケージ（パッケージデバイスともよばれる）１と、２つの半導体チップ２（２Ａ，２Ｂ）と、を含む。本実施形態の半導体デバイス１００は、表面実装型デバイス（ＳＭＤ）である。

【0018】

１つの半導体パッケージ１及び半導体チップ２Ａ，２Ｂは、パッケージ基板７上に設けられている。半導体パッケージ１及び半導体チップ２Ａ，２Ｂは、パッケージ基板７上において、パッケージ部材（絶縁性樹脂、封止樹脂、又はモールド樹脂ともよばれる）６０に覆われている。尚、図２において、視認性の確保のため、パッケージ部材６０は、一点鎖線の枠で示されている。
本実施形態の半導体デバイス１００は、半導体パッケージ１に関して、パッケージインパッケージ（ＰｉＰ）構造を有する。

【0019】

パッケージ基板７は、基板部材７９、リードフレーム７０、複数のダイパッド７１Ａ，７１Ｂ、複数の電極７２，７３，７４、及び複数の端子７５Ａ，７５Ｂ，７６，７７を含む。

【0020】

基板部材７９は、絶縁体である。例えば、基板部材７９は、絶縁性の有機物（例えば、ポリイミド）、又は、絶縁性のセラミックである。基板部材７９は、パッケージ基板７内において、リードフレーム７０、ダイパッド７１Ａ，７１Ｂ、電極７２，７３，７４、及び端子７５Ａ，７５Ｂ，７６，７７を支持している。

【0021】

リードフレーム７０、ダイパッド７１Ａ，７１Ｂ、電極７２，７３，７４、及び端子７５Ａ，７５Ｂ，７６，７７は、互いに分離される。
リードフレーム７０、ダイパッド７１Ａ，７１Ｂ、電極７２，７３，７４、及び端子７５Ａ，７５Ｂ，７６，７７は、銅（Ｃｕ）を含む。

【0022】

リードフレーム７０は、電極７３，７４が設けられた領域と電極７２が設けられた領域との間の領域内に、配置される。
リードフレーム７０の上面は、基板部材７９から露出している。
リードフレーム７０は、第１のリード部７０１及び第２のリード部７０２を含む。２つのリード部７０１，７０２は、連続した１つの導電体である。

【0023】

第１のリード部７０１は、Ｚ方向から見て、Ｘ方向に延在する四角形状（ライン状）の形状を有する。第２のリード部７０２は、Ｚ方向から見て、Ｙ方向に延在する四角形状（ライン状）の形状を有する。リードフレーム７０は、Ｚ方向から見て、Ｔ字状（又はＴ字に類似した形状）を有する。尚、Ｘ方向は、パッケージ基板７の表面に対して平行な方向である。例えば、Ｘ方向は、２つの半導体チップ２Ａ，２Ｂが並ぶ方向に平行である。Ｙ方向は、パッケージ基板７の表面に対して平行な方向で、且つ、Ｘ方向に交差（例えば、直交）する方向である。Ｚ方向は、パッケージ基板７の表面に対して垂直な方向である。

【0024】

第１のリード部７０１は、Ｘ方向におけるパッケージ基板７の一方の端部側から他方の端部側に向かって、延在する。Ｘ方向における第１のリード部７０１の一端は、Ｘ方向におけるパッケージ基板７の一方の端部の近傍に位置する。Ｘ方向における第１のリード部７０１の他端は、Ｘ方向におけるパッケージ基板７の他方の端部の近傍に位置する。
第１のリード部７０１は、半導体パッケージ１のＺ方向における下方の領域を通過する。第１のリード部７０１は、Ｚ方向から見て、半導体パッケージ１と部分的に重なっている。例えば、第１のリード部７０１は、半導体パッケージ１と直接接触しない。

【0025】

第２のリード部７０２の一端は、第１のリード部７０１に接続される。第２のリード部７０２は、半導体パッケージ１のＺ方向における下方の領域を通過して、第１のリード部７０１から半導体パッケージ１の接続端子１３Ａ側に向かって延在する。第２のリード部７０２は、Ｙ方向に延在する。

【0026】

尚、リードフレーム７０は、リード部、パッド、導電部、配線、又は接続部材ともよばれる。

【0027】

２つのダイパッド７１（７１Ａ，７１Ｂ）の上面は、基板部材７９から露出している。ダイパッド７１Ａは、ダイパッド７１Ｂから分離される。ダイパッド７１は、半導体チップ２の搭載部として機能するとともに、半導体チップ２に対する接続部材（電極、パッド）として機能する。例えば、ダイパッド７１（７１Ａ，７１Ｂ）は、ベース部、マウント部、又はステージともよばれる。

【0028】

２つのダイパッド７１Ａ，７１Ｂは、電極７２を挟んでＸ方向に並んでいる。ダイパッド７１Ａ，７１Ｂは、Ｙ方向においてリード部７０１と隣り合う。
例えば、２つのダイパッド７１Ａ，７１Ｂは、Ｙ方向に沿い且つパッケージ基板７の中心を通過する線を対称軸として左右対称に、パッケージ基板７内に配置される。

【0029】

電極７２は、パッケージ基板７のＹ方向における一端側に設けられている。電極７２は、Ｚ方向から見て、Ｙ方向において半導体パッケージ１と並んでいる。電極７２は、Ｘ方向において、ダイパッド７１Ａ，７１Ｂの間の領域内に設けられている。電極７２の上面は、基板部材７９から露出している。

【0030】

電極７２は、２つの部分（電極部ともよばれる）７２０，７２１を含む。部分７２０は、Ｚ方向から見て、四角形状の平面形状を有する。部分７２１は、Ｚ方向から見て、フック状の平面形状を有する。部分７２０及び部分７２１は、１つの連続した導電体である。

【0031】

部分７２０は、Ｘ方向において２つのダイパッド７１間に設けられている。

【0032】

部分７２１は、Ｘ方向においてリード部７０２と隣り合う。但し、部分７２１（及び部分７２０）は、リード部７０２から分離される。

【0033】

電極７３，７４は、パッケージ基板７のＹ方向における他端側に設けられている。電極７３，７４は、リードフレーム７０を挟んで、電極７２に対向する。

【0034】

電極７３，７４の上面は、基板部材７９から露出している。電極７３，７４は、Ｚ方向から見て、四角形状の平面形状を有する。
電極７３は、電極７４から分離される。

【0035】

尚、電極７２，７３，７４は、リード部、パッド、導電部、又は接続部材ともよばれる。

【0036】

パッケージ基板７の表面に対して平行な方向におけるリードフレーム７０、ダイパッド７１及び電極７２，７３，７４間のスペースは、パッケージ部材６０によって埋め込まれてもよいし、基板部材７９によって埋め込まれてもよい。

【0037】

本実施形態において、端子（以下では、外部接続端子とよばれる）７５（７５Ａ，７５Ｂ），７６，７７は、パッケージ基板７の裏面側に設けられている。外部接続端子７５，７６，７７は、半導体デバイス１００を他のデバイス（又はモジュール基板上の配線、又はモジュール基板の端子）に接続するための端子である。例えば、外部接続端子７５，７６，７７は、基板部材７９内の開口部内に設けられている。

【0038】

外部接続端子７５Ａは、ダイパッド７１ＡとＺ方向に重なる位置に設けられている。外部接続端子７５Ｂは、ダイパッド７１ＡとＺ方向に重なる位置に設けられている。

【0039】

外部接続端子７５は、Ｚ方向から見て、四角形状の平面形状を有する。
外部接続端子７５は、パッケージ基板７の裏面側において基板部材７９から露出している。外部接続端子７５がＷＦ（Wetable flank）構造を有するように、外部接続端子７５の側面が、パッケージ基板７の側面から露出していてもよい。

【0040】

図５の例において、外部接続端子７５は、ダイパッド７１に直接接続（接触）される。但し、外部接続端子７５は、基板部材７９内に設けられたコンタクト部を介して、パッケージ基板７の表面側のダイパッド７１と電気的に接続されてもよい。外部接続端子７５は、ダイパッド７１と連続した１つの導電体でもよい。

【0041】

外部接続端子７６は、Ｚ方向において電極７３と部分的に重なるように、パッケージ基板７の裏面側に設けられている。
図５の例において、外部接続端子７６は、電極７３に直接接続（接触）される。但し、外部接続端子７６は、基板部材７９内に設けられたコンタクト部（図示せず）を介して、パッケージ基板７の表面側の電極７３と電気的に接続されてもよい。外部接続端子７６は、電極７３と連続した１つの導電体でもよい。

【0042】

外部接続端子７７は、Ｚ方向において電極７４と部分的に重なるように、パッケージ基板７の裏面側に設けられている。
図５の例において、外部接続端子７７は、電極７４に直接接続（接触）される。但し、外部接続端子７７は、基板部材７９内に設けられたコンタクト部（図示せず）を介して、パッケージ基板７の表面側の電極７４と電気的に接続されてもよい。外部接続端子７７は、電極７４と連続した１つの導電体でもよい。

【0043】

外部接続端子７６，７７は、Ｚ方向から見て、四角形状の平面形状を有する。
外部接続端子７６，７７は、パッケージ基板７の裏面側において基板部材７９から露出している。各外部接続端子７６，７７がＷＦ構造を有するように、外部接続端子７６，７７の側面が、パッケージ基板７の側面から露出していてもよい。

【0044】

尚、パッケージ基板７の表面側のリードフレーム７０、ダイパッド７１、及び電極７２，７３，７４が、表面電極（又は、表面パッド）とよばれ、パッケージ基板７の裏面側の外部接続端子７５，７６，７７が、裏面電極（又は、裏面パッド）とよばれてもよい。

【0045】

半導体パッケージ１は、パッケージ基板７の表面上に設けられている。半導体パッケージ１は、Ｚ方向において、リードフレーム７０の上方に配置される。半導体パッケージ１は、Ｘ方向に並ぶ２つの半導体チップ２Ａ，２Ｂ間の領域内に、配置される。半導体パッケージ１の或る部分が、Ｘ方向において２つの半導体チップ２Ａ，２Ｂ間に挟まれている。例えば、半導体パッケージ１は、パッケージ基板７の中央の領域内に配置される。

【0046】

半導体パッケージ１は、パッケージ部材１９内において、第１の回路部１０と、第２の回路部１１と、を含む。例えば、パッケージ部材１９は、遮光層を含む絶縁体である。

【0047】

半導体パッケージ１は、回路部１０，１１に接続された４つの接続端子（接続ノード又はリード部ともよばれる）１３Ａ，１３Ｂ，１３Ｃ，１３Ｄを有する。接続端子１３Ａ，１３Ｂは、半導体パッケージ１のＹ方向における一端側に設けられている。接続端子１３Ｃ，１３Ｄは、半導体パッケージ１のＹ方向における他端側に設けられている。

【0048】

接続端子１３Ａは、例えば、導電性ペースト又は半田などの導電性部材（図示せず）を介して、リードフレーム７０の第２のリード部７０２に接続される。
接続端子１３Ｂは、導電性部材を介して、電極７２の部分７２１に接続される。
接続端子１３Ｃは、導電性部材を介して、電極７３に接続される。
接続端子１３Ｄは、導電性部材を介して、電極７４に接続される。

【0049】

ここで、第２のリード部７０２の幅方向（Ｘ方向）の寸法Ｗ２は、第１のリード部７０１の幅方向（Ｙ方向）の寸法Ｗ１より小さい。このように、リードフレーム７０における接続端子１３Ａに接続される部分７０２のサイズが、小さくされる。これによって、本実施形態において、導電性部材（半田又は導電性ペースト）の濡れによる導電性部材の広がりを、抑制できる。この結果として、導電性部材の広がりに起因する接続部間のショート（例えば、接続端子１３Ａと電極７２とのショート、又は、接続端子１３Ａとダイパッド７１Ｂとのショート）が、防止される。これに伴って、接続部間の間隔が縮小でき、パッケージ基板７の面積が、縮小され得る。

【0050】

また、電極７２における、接続端子１３Ｂに接続される部分７２１は、フック状の形状を有している。これによって、部分７２１と部分７２０との間の一部分に、スリットが形成される。これによって、導電性部材の濡れによる導電性部材の広がりが、抑制できる。この結果として、導電性部材の広がりに起因する端子間のショート（例えば、接続端子１３Ｂとダイパッド７１Ｂとのショート）が、防止される。

【0051】

半導体チップ２Ａは、パッケージ基板７の表面において、ダイパッド７１Ａ上に設けられている。半導体チップ２Ｂは、パッケージ基板７の表面において、ダイパッド７１Ｂ上に設けられている。

【0052】

２つの半導体チップ２Ａ，２Ｂは、Ｘ方向において、半導体パッケージ１を部分的に挟んでいる。例えば、半導体チップ２Ａ，２Ｂは、半導体パッケージ１のＸ－Ｙ平面における中心を通過する線（パッケージ基板７のＸ－Ｙ平面における中心を通過する線）ＡＸを対称軸として、左右対称のレイアウトで、パッケージ基板７の表面上に配置される。対称軸としての線ＡＸは、Ｙ方向に沿う。

【0053】

例えば、半導体チップ２Ａは、線ＡＸとパッケージ基板７のＸ方向における一方の端部との間の領域において、リードフレーム７０と電極７２に囲まれた領域内に設けられている。例えば、半導体チップ２Ｂは、線ＡＸとパッケージ基板７のＸ方向における他方の端部との間の領域において、リードフレーム７０と電極７２に囲まれた領域内に設けられている。

【0054】

例えば、半導体チップ２Ａ，２Ｂは、リードフレーム７０のリード部７０１とパッケージ基板７のＹ方向における一方の端部（電極７２が設けられた側の端部）との間の領域内に設けられている。

【0055】

左右対称のレイアウトを有する半導体チップ２Ａ，２Ｂにおいて、半導体チップ２Ａの中心を通過するＹ方向に沿う線と線ＡＸとの間の間隔Ｄａは、半導体チップ２Ｂの中心を通過するＹ方向に沿う線と線ＡＸとの間の間隔Ｄｂと、実質的に等しい。

【0056】

左右対称のレイアウトを有する半導体チップ２Ａ，２Ｂにおいて、Ｙ方向における半導体チップ２Ａの端部とパッケージ基板７の端部との間の間隔Ｄｃは、Ｙ方向における半導体チップ２Ｂの端部とパッケージ基板７の端部との間の間隔Ｄｄと、実質的に等しい。

【0057】

半導体チップ２Ａ，２Ｂは、半導体素子のベアチップ（ベアダイ）である。半導体チップ２Ａ，２Ｂは、パッケージ部材６０によって、パッケージ基板７上において封止される。
半導体チップ２Ａ，２Ｂのサイズは、半導体パッケージ１のサイズより小さい。例えば、Ｚ方向における半導体チップ２Ａ，２Ｂの寸法（厚さ、高さ）は、Ｚ方向における半導体パッケージ１の寸法より小さい

【0058】

半導体チップ２Ａは、素子部２００Ａ及び配線層（例えば、多層配線構造）を含むチップ部材２５Ａを有する。半導体チップ２Ａは、チップ部材２５Ａ内に、複数のパッド（接続端子、接続ノード又は電極ともよばれる）２０Ａ，２１Ａ，２３Ａを有する。パッド２０Ａ，２１Ａ，２３Ａは、チップ部材２５Ａ内において、素子部２００Ａに接続される。素子部２００Ａ内の半導体基板上に、素子が形成される。

【0059】

パッド２０Ａ，２１Ａは、チップ部材２５Ａの上面側に設けられている。パッド２３Ａは、チップ部材２５Ａの下面側に設けられている。チップ部材２５Ａの下面は、ダイパッド７１Ａ側の面である。チップ部材２５Ａの上面は、Ｚ方向においてチップ部材２５Ａの下面に対向する。

【0060】

パッド２０Ａは、ボンディングワイヤ８０Ａによって、リードフレーム７０のリード部７０１に接続される。例えば、パッド２０Ａは、リード部７０１のＸ方向における一端側の部分に接続される。

【0061】

パッド２１Ａは、接続部品（以下では、コネクタとよばれる）５によって、電極７２の部分７２０に接続される。これによって、パッド２１Ａは、コネクタ５及び電極７２を介して、半導体パッケージ１に電気的に接続される。

【0062】

パッド２３Ａは、半田又は導電性ペーストのような導電性部材６９Ａを介して、ダイパッド７１Ａに接続される。これによって、パッド２３Ａは、ダイパッド７１Ａを介して、外部接続端子７５Ａに接続される。

【0063】

半導体チップ２Ｂは、素子部２００Ｂ（及び配線層）を含むチップ部材２５Ｂを有する。半導体チップ２Ｂは、チップ部材２５Ｂ内に、複数のパッド（接続ノード、接続端子又は電極ともよばれる）２０Ｂ，２１Ｂ，２３Ｂを有する。パッド２０Ｂ，２１Ｂ，２３Ｂは、チップ部材２５Ｂ内において、素子部２００Ｂに接続される。素子部２００Ｂ内の半導体基板上に、素子が形成される。

【0064】

パッド２０Ｂ，２１Ｂは、チップ部材２５Ｂの上面側に設けられている。パッド２３Ｂは、チップ部材２５Ｂの下面側に設けられている。チップ部材２５Ｂの下面は、ダイパッド７１Ｂ側の面である。チップ部材２５Ｂの上面は、Ｚ方向においてチップ部材２５Ｂの下面に対向する。

【0065】

パッド２０Ｂは、ボンディングワイヤ８０Ｂによって、パッド２０Ａと共通に、リードフレーム７０のリード部７０１に接続される。例えば、パッド２０Ｂは、リード部７０１のＸ方向における他端側の部分に接続される。

【0066】

パッド２１Ｂは、コネクタ５によって、パッド２１Ａと共通に、電極７２の部分７２０に接続される。これによって、パッド２１Ｂは、コネクタ５及び電極７２を介して、半導体パッケージ１に電気的に接続される。

【0067】

パッド２３Ｂは、導電性部材６９Ｂを介して、ダイパッド７１Ｂに接続される。これによって、パッド２３Ｂは、ダイパッド７１Ｂを介して外部接続端子７５Ｂに接続される。

【0068】

例えば、本実施形態の半導体デバイス１００は、フォトリレーである。

【0069】

この場合において、半導体パッケージ１は、フォトカプラ（光結合デバイス）である。フォトカプラは、光結合型絶縁回路を含む。

【0070】

各半導体チップ２は、半導体素子である。例えば、半導体チップ２は、例えば、電界効果トランジスタである。より具体的な一例としては、半導体チップ２は、ＭＯＳトランジスタ（例えば、パワーＭＯＳトランジスタ）である。

【0071】

半導体パッケージ１及び２つの半導体チップ２は、各種の接続部材５，７０，７２を介して、互いに電気的に接続される。

【0072】

図６に示されるように、フォトカプラ１は、光結合型絶縁回路の構成要素として、発光素子１０と、受光素子１１とを含む。

【0073】

発光素子１０は、例えば、ＬＥＤ（Light Emitting Diode）である。
発光素子１０の一方のノード（例えば、カソード）は、接続端子１３Ｃに接続される。発光素子の他方のノード（例えば、アノード）は、接続端子１３Ｄに接続される。接続端子１３Ｃ，１３Ｄは、フォトカプラ１の入力端子である。接続端子１３Ｃ，１３Ｄに、フォトリレー１００を制御するための入力電圧が、パッケージ基板７の電極７３，７４及び外部接続端子７６，７７を介して印加される。

【0074】

受光素子１１は、例えば、フォトダイオードアレイである。受光素子１１は、例えば、直列に接続された数個～数十個のフォトダイオード１１０を含む。受光素子１１は、フォトトランジスタでもよい。

【0075】

受光素子１１の一方のノード（例えば、カソード）は、接続端子１３Ｂに接続される。受光素子１１の他方のノード（例えば、アノード）は、接続端子１３Ａに接続される。接続端子１３Ａ，１３Ｂは、フォトカプラ１の出力端子である。

【0076】

ＭＯＳトランジスタ２Ａ，２Ｂは、例えば、エンハンスメント型のｎチャネルＭＯＳトランジスタである。ＭＯＳトランジスタ２Ａ，２Ｂは、フォトリレー１００の信号の伝送の制御に用いられる。フォトリレー１００によって伝送される信号は、直流信号でもよいし、交流信号でもよい。

【0077】

ＭＯＳトランジスタ２Ａのゲート（Ｇ）は、パッド２０Ａに接続される。ＭＯＳトランジスタ２Ａのソース（Ｓ）は、パッド２１Ａに接続される。ＭＯＳトランジスタ２Ａのドレイン（Ｄ）は、パッド２３Ａに接続される。

【0078】

ＭＯＳトランジスタ２Ｂのゲート（Ｇ）は、パッド２０Ｂに接続される。ＭＯＳトランジスタ２Ｂのソース（Ｓ）は、パッド２１Ｂに接続される。ＭＯＳトランジスタ２Ｂのドレイン（Ｄ）は、パッド２３Ｂに接続される。

【0079】

ＭＯＳトランジスタ２Ａのゲート及びＭＯＳトランジスタ２Ｂのゲートは、ボンディングワイヤ８０、リードフレーム７０を介して、受光素子１１のアノード１３Ａに共通に接続される。

【0080】

ＭＯＳトランジスタ２Ａのソース及びＭＯＳトランジスタ２Ｂのソースは、コネクタ５及び電極７２を介して、受光素子１１のカソード１３Ｂに共通に接続される。

【0081】

ＭＯＳトランジスタ２Ａのドレインは、ダイパッド７１Ａを介して、外部接続端子７５Ａに接続される。ＭＯＳトランジスタ２Ｂのドレインは、ダイパッド７１Ｂを介して、外部接続端子７５Ｂに接続される。

【0082】

外部接続端子７６，７７が、本実施形態の半導体デバイス１００としてのフォトリレーの入力端子となる。外部接続端子７５Ａ，７５Ｂが、本実施形態の半導体デバイス１００としてのフォトリレーの出力端子となる。

【0083】

フォトカプラ１において、発光素子１０は、外部接続端子７６，７７印加された電圧に応じて、光を出力する。このように、発光素子１０は、電気信号を、光信号に変換する。

【0084】

受光素子１１は、発光素子１０からの光信号を受ける。受光素子１１は、受光した光信号に応じて、７Ｖ～１０数Ｖの電圧を発生する。このように、受光素子１１は、光信号を電気信号に変換する。受光素子１１は、発生した電圧を、ＭＯＳトランジスタ２のゲート電圧として、リードフレーム７０及びボンディングワイヤ８０を介して、ＭＯＳトランジスタ２に供給する。

【0085】

ＭＯＳトランジスタ２Ａ，２Ｂのそれぞれは、受光素子１１によって発生した電圧に応じて駆動される。ＭＯＳトランジスタ２Ａ，２Ｂは、ゲートに印加された電圧に応じて、電流を出力する。したがって、ＭＯＳトランジスタ２Ａ，２Ｂがオン状態である場合、フォトリレー１００は、信号を伝送する。

【0086】

フォトカプラ１において、発光素子１０がオフ状態となると、受光素子１１からの電圧の出力が、停止される。それゆえ、ＭＯＳトランジスタ２Ａ，２Ｂは、オフ状態となる。 この結果として、フォトリレー１００の出力端子７５Ａ，７５Ｂは、電気的に非導通状態とされる。したがって、ＭＯＳトランジスタ２Ａ，２Ｂがオフ状態である場合、フォトリレー１００は、信号を伝送しない。

【0087】

このように、本実施形態の半導体デバイス１００としてのフォトリレーは、動作する。

【0088】

図２乃至図５に戻って、半導体デバイス１００の構造について、説明する。

【0089】

本実施形態において、コネクタ５が、２つの半導体チップ２Ａ，２Ｂのパッド２１Ａ，２１Ｂ（例えば、ＭＯＳトランジスタ２Ａ，２Ｂのソース）を、パッケージ基板７上の電極７２に接続する。

【0090】

コネクタ５は、板状の導電体である。コネクタ５は、例えば、銅を含む。
コネクタ５は、Ｙ方向から見て、凹状の断面形状を有している。コネクタ５は、第１、第２、第３、第４及び第５の板部５０Ａ，５０Ｂ，５１，５２Ａ，５２Ｂを含む。第１乃至第５の板部５０Ａ，５０Ｂ，５１，５２Ａ，５２Ｂは、連続した１つの導電層（例えば、銅板）である。

【0091】

第１、第２及び第３の板部５０Ａ，５０Ｂ，５１は、パッケージ基板７の表面に対して平行な方向に広がる。Ｚ方向における第３の板部５１の位置は、Ｚ方向における第１及び第２の板部５０Ａ，５０Ｂの位置よりも下方（パッケージ基板７側）である。第１及び第２の板部５０Ａ，５０Ｂは、パッケージ基板７の表面に対して平行な方向（例えば、Ｘ方向）において、隣り合う。Ｘ方向における第３の板部５１の位置は、コネクタ５の中央に位置する。

【0092】

第４及び第５の板部５２Ａ，５２Ｂは、パッケージ基板７の表面に対して縦方向（例えば、垂直な方向）に広がる。例えば、第４及び第５の板部５２Ａ，５２Ｂは、Ｚ方向において或る角度で傾斜している。第４及び第５の板部５２Ａ，５２Ｂは、パッケージ基板７の表面に対して平行な方向（例えば、Ｘ方向）において、隣り合う。

【0093】

第４の板部５２Ａは、第１の板部５０Ａと第３の板部５１との間に設けられている。第５の板部５２Ｂは、第２の板部５０Ｂと第３の板部５１との間に設けられている。

【0094】

第１の板部５０ＡのＸ方向における一端は、半田又は導電性ペーストのような導電性部材６７Ａを介して、半導体チップ２Ａのパッド２１Ａに接続される。第１の板部５０Ａは、Ｚ方向において、部分的に（又は全体的に）パッド２１Ａと重なる。パッド２１Ａの上面は、第１の板部５０Ａに覆われる。

【0095】

第１の板部５０ＡのＸ方向における他端は、第４の板部５２ＡのＺ方向における一端に接続される。第４の板部５２ＡのＺ方向における他端は、第３の板部５１のＸ方向における一端に接続される。第３の板部５１のＸ方向における一端は、半導体チップ２Ａ側の端部、及び、ダイパッド７１Ａ側の端部である。

【0096】

第２の板部５０ＢのＸ方向における一端は、導電性部材６７Ｂを介して、半導体チップ２Ｂのパッド２１Ｂに接続される。第２の板部５０Ｂは、Ｚ方向において、部分的に（又は全体的に）パッド２１Ｂと重なる。パッド２１Ｂの上面は、第２の板部５０Ｂに覆われる。

【0097】

第２の板部５０ＢのＸ方向における他端は、第５の板部５２ＢのＺ方向における一端に接続される。第５の板部５２ＢのＺ方向における他端は、第３の板部５１のＸ方向における他端に接続される。第３の板部５１のＸ方向における他端は、半導体チップ２Ｂ側の端部、及び、ダイパッド７１Ｂ側の端部である。

【0098】

第３の板部５１は、導電性部材６８を介して電極７２に接続される。第３の板部は、Ｚ方向において、電極７２の部分７２０と重なる。

【0099】

板状のコネクタ５の体積及びコネクタの幅方向（Ｙ方向）における断面積は、ボンディングワイヤの体積及び断面積より大きい。

【0100】

それゆえ、本実施形態の半導体デバイス１００は、コネクタ５によって、比較的大きな電流値を有する電流を、半導体パッケージ１と半導体チップ２との間に流すことができる。

【0101】

尚、本実施形態の半導体デバイス１００は、フォトリレーに限定されない。
半導体パッケージ１は、フォトカプラに限定されない。例えば、半導体パッケージ１は、トランジスタのようなディスクリートデバイスでもよいし、半導体回路（例えば、集積回路）でもよい。
半導体チップ２の半導体素子は、電界効果トランジスタに限定されない。例えば、半導体チップ２は、バイポーラトランジスタ又はＩＧＢＴ（Insulated gate bipolar transistor）を含み得る。半導体チップ２は、半導体回路でもよい。

【0102】

（まとめ）
本実施形態の半導体デバイス１００において、半導体パッケージ１及び複数の半導体チップ２が、パッケージ基板７上に設けられている。
半導体パッケージ１及び複数の半導体チップ２が、パッケージ基板７上において、パッケージ部材（樹脂）６０に覆われている。

【0103】

このように、本実施形態において、光デバイスを含む半導体パッケージ１は、パッケージ部材１９に加えて、さらに別のパッケージ部材６０によって二重に覆われる。
この一方で、半導体チップ２は、ベアチップであって、パッケージ基板７上のパッケージ部材６０のみに覆われている。

【0104】

それゆえ、本実施形態において、封止された状態のデバイス１と封止されない状態のデバイス２とが、同じパッケージ基板７上に設けられている。
これによって、本実施形態の半導体デバイス１００は、パッケージ基板７上のデバイス１，２が封止される際に、デバイス１，２を封止するパッケージ部材６０の材料に関する制約が、緩和できる。それゆえ、本実施形態の半導体デバイス１００は、比較的容易に二重モールド構造を実現できる。

【0105】

また、本実施形態において、非パッケージ状態のベアチップ（半導体チップ２）の使用により、半導体デバイス１００内の空間利用率の低下が、抑制され得る。この結果として、本実施形態の半導体デバイス１００は、パッケージ構造の自由度が高くなる。したがって、本実施形態の半導体デバイス１００は、半導体デバイスの小型化に貢献できる。

【0106】

本実施形態のように、半導体デバイス１００を構成する半導体素子が半導体チップの状態で或る面積のパッケージ基板７上に搭載された場合、半導体素子がパッケージの状態で同じ面積のパッケージ基板７上に搭載された場合に比較して、半導体素子のサイズが、大きくできる。これによって、本実施形態の半導体デバイス１００は、オン抵抗を低減できる。

【0107】

本実施形態において、パッケージ基板７の外部接続端子７５，７６，７７は、パッケージ基板７の裏面側に設けられている。これによって、本実施形態の半導体デバイス１００は、モジュール基板９００上における半導体デバイス１００の実装面積を、低減できる。

【0108】

本実施形態において、パッケージ基板７は、リードフレーム７０を含んでいる。リードフレーム７０は、パッケージ基板７の導電部（配線）として、所定の形状（配線パターン）を有して、パッケージ基板７内に設けられている。
これによって、本実施形態の半導体デバイス１００は、パッケージ基板７の導電部とパッケージ基板７上に設けられるデバイス１，２との接続を、簡素化できる。

【0109】

本実施形態において、２つの半導体チップ２Ａ，２Ｂは、半導体パッケージ１に対して左右対称のレイアウトで、パッケージ基板７上に配置される。これによって、本実施形態の半導体デバイス１００は、２つの半導体チップ２Ａ，２Ｂに対して実質的に均等に、半導体パッケージ１からの信号電圧を、供給できる。
この結果として、本実施形態の半導体デバイス１００は、半導体デバイス１００の動作を安定化できる。

【0110】

また、本実施形態の半導体デバイス１００は、パッケージ基板７上における２つの半導体チップ２Ａ，２Ｂの左右対称のレイアウトによって、半導体デバイス１００の小型化（例えば、面積の縮小）に貢献できる。

【0111】

本実施形態において、板状の接続部品（コネクタ）５が、複数の半導体チップ２をパッケージ基板７の電極７２に電気的に接続する。接続部品５の体積及び断面積の増加によって、接続部品５（及び電極７２）を介して半導体チップ２と半導体パッケージ１との間に流れる電流が、増加され得る。
この結果として、本実施形態の半導体デバイス１００は、半導体チップ２及び半導体デバイス１００のオン抵抗を低減できる。本実施形態の半導体デバイス１００は、半導体デバイス１００から出力される電流を大きくできる。

【0112】

また、大きい電流が流れる接続部品５の表面積は、ボンディングワイヤの表面積より大きい。この結果として、本実施形態の半導体デバイス１００は、半導体チップ２及び半導体デバイス１００の放熱特性が、向上する。

【0113】

本実施形態において、接続部品５による半導体チップ２とパッケージ基板７との接続によって、パッケージ基板７上における構成要素の実装工程のプロセスが、簡略化できる。

【0114】

本実施形態によれば、接続部品５（及びリードフレーム７０）の使用によって、パッケージ基板７上における半導体パッケージ１及び半導体チップ２の位置ずれに対する受容性及び許容性が、向上する。

【0115】

本実施形態の半導体デバイス１００は、半導体デバイス１００の組み立て工程における半導体パッケージ１及び半導体チップ２のパッケージ基板７上の実装の自由度（例えば、実装の順序の調整）を向上できる。

【0116】

本実施形態のように、接続部品５が凹状の断面構造を有するように板状の導電体によって形成される場合、半導体デバイス１００の製造コストを、低減できる。

【0117】

以上のように、本実施形態の半導体デバイス１００は、特性が改善される。

【0118】

（２）第２の実施形態
図７及び図８を参照して、第２の実施形態の半導体デバイスについて説明する。

【0119】

図７は、本実施形態の半導体デバイス１００の構造を説明するための模式的な鳥瞰図である。図８は、本実施形態の半導体デバイス１００の断面構造を模式的に示す断面図である。

【0120】

図７及び図８に示されるように、本実施形態の半導体デバイス１００は、コネクタ（接続部品）５Ａの構造が、第１の実施形態の半導体デバイス１００のコネクタ５の構造と異なる。

【0121】

コネクタ５Ａは、第１の部分５５と、第２の部分５６と、を含む。第１の部分５５は、第２の部分５６と連続する１つの導電体である。コネクタ５Ａは、銅を含む。

【0122】

第１の部分５５は、Ｘ－Ｙ平面に沿って延在する。第１の部分５５は、２つの半導体チップ２Ａ，２Ｂにまたがる。第１の部分５５は、半田又は導電性ペーストのような導電性部材６７Ａ，６７Ｂによって、半導体チップ２Ａ，２Ｂのパッド２１Ａ，２１Ｂにそれぞれ接続される。

【0123】

第２の部分５６は、第１の部分５５と電極７２との間に設けられている。第２の部分５６は、導電性部材６８によって、電極７２に接続される。

【0124】

コネクタ５Ａは、Ｙ方向から見た断面において、Ｔ字状の断面形状を有する。

【0125】

本実施形態において、コネクタ５Ａは、より大きい体積を確保できる。
コネクタ５Ａの体積の増加に起因して、コネクタ５Ａの放熱特性が、向上する。

【0126】

また、コネクタ５Ａの体積（断面積）の増加によって、半導体チップ２と電極７２との間に流れる電流が、増加される。
この結果として、本実施形態の半導体デバイス１００は、オン抵抗を低減できる。

【0127】

したがって、本実施形態の半導体デバイス１００は、特性が改善される。

【0128】

（３）変形例
図９及び図１０を参照して、実施形態の半導体デバイスの変形例について説明する。

【0129】

図９は、実施形態の半導体デバイス１００の変形例の一例を説明するための模式的な鳥瞰図である。図１０は、本実施形態の半導体デバイス１００の変形例の一例を説明するための断面図である。

【0130】

図９及び図１０に示されるように、本変形例の半導体デバイス１００において、各半導体チップ２Ａ，２Ｂは、ボンディングワイヤ８９（８９Ａ，８９Ｂ）によって、パッケージ基板７の電極７２に接続される。

【0131】

半導体チップ２Ａのパッド２１Ａは、複数のボンディングワイヤ８９Ａを介して、電極７２に接続される。複数のボンディングワイヤ８９Ａは、パッド２１Ａと電極７２との間に並列に接続される。

【0132】

半導体チップ２Ｂのパッド２１Ｂは、複数のボンディングワイヤ８９Ｂを介して、電極７２に接続される。複数のボンディングワイヤ８９Ｂは、パッド２１Ｂと電極７２との間に並列に接続される。

【0133】

複数のボンディングワイヤ８９は、パッド２０とリードフレーム７０とを接続するためのワイヤボンディング工程と同じ工程によって、パッド２１及び電極７２にボンディングされる。

【0134】

尚、半導体チップ２のパッド２０が、ボンディングワイヤ８０の代わりに、板状の接続部品（コネクタ）を用いて、リードフレーム７０に接続されてもよい。

【0135】

（４） その他
実施形態において、半導体デバイス１００が、光結合デバイスと複数の半導体素子とを含む例が示されている。但し、実施形態の半導体デバイス１００は、半導体パッケージ１と複数の半導体チップ２とを含む構造を有していれば、半導体パッケージ１のデバイスの種類、及び、半導体チップ２のデバイスの種類は、限定されない。

【0136】

実施形態の半導体デバイス１００に含まれる半導体パッケージ１の数は、２つ以上でもよい。また、実施形態の半導体デバイス１００に含まれる半導体チップ２の数は、３つ以上でもよい。
実施形態の半導体デバイス１００において、パッケージ基板７の表面側に、半導体パッケージ１及び半導体チップ２が、設けられている。但し、パッケージ基板７の表面及び裏面の両方に、半導体パッケージ、半導体チップ及び各種の導電部が、設けられてもよい。

【0137】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0138】

１００：半導体デバイス、１：半導体パッケージ、２Ａ，２Ｂ：半導体チップ、２０Ａ，２０Ｂ，２１Ａ，２１Ｂ，２３Ａ，２３Ｂ：パッド、５：接続部品、７：パッケージ基板、７０：リードフレーム、７１Ａ，７１Ｂ：ダイパッド、７２，７３，７４：電極、７５Ａ，７５Ｂ，７７，７８：外部接続端子。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】