ホーム > 特許ランキング > Ａｐｐｌｅ Ｉｎｃ．
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2023031273
(43)【公開日】2023-03-08
(54)【発明の名称】共通設計からの全体ダイ及び部分ダイのテープアウト
(51)【国際特許分類】
H01L 21/82 20060101AFI20230301BHJP
H01L 21/822 20060101ALI20230301BHJP
【ＦＩ】
H01L21/82 D
H01L27/04 U
H01L21/82 T
H01L27/04 D
H01L27/04 T
H01L21/82 W
H01L27/04 A
【審査請求】有
【請求項の数】30
【出願形態】ＯＬ
【外国語出願】
(21)【出願番号】P 2022128947
(22)【出願日】2022-08-12
(31)【優先権主張番号】63/236,013
(32)【優先日】2021-08-23
(33)【優先権主張国・地域又は機関】US
(31)【優先権主張番号】17/873,694
(32)【優先日】2022-07-26
(33)【優先権主張国・地域又は機関】US
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＶＥＲＩＬＯＧ
２．ＢＬＵＥＴＯＯＴＨ
(71)【出願人】
【識別番号】503260918
【氏名又は名称】アップル インコーポレイテッド
【氏名又は名称原語表記】Ａｐｐｌｅ Ｉｎｃ．
【住所又は居所原語表記】Ｏｎｅ Ａｐｐｌｅ Ｐａｒｋ Ｗａｙ，Ｃｕｐｅｒｔｉｎｏ， Ｃａｌｉｆｏｒｎｉａ ９５０１４， Ｕ．Ｓ．Ａ．
(74)【代理人】
【識別番号】110003281
【氏名又は名称】弁理士法人大塚国際特許事務所
(72)【発明者】
【氏名】ハウジ， ハイム
(72)【発明者】
【氏名】タマリ， エラン
(72)【発明者】
【氏名】ハマルルンド， ペア エイチ．
(72)【発明者】
【氏名】レッドショー， ジョナサン エム．
(72)【発明者】
【氏名】コスティアノブスキー， アルフレド
(72)【発明者】
【氏名】ニッセル， イダン
(72)【発明者】
【氏名】ギテルマン， レオニド
(72)【発明者】
【氏名】ベザレル， オレン
(72)【発明者】
【氏名】ハイム， ダリア アール．
【テーマコード（参考）】
5F038
5F064
【Ｆターム（参考）】
5F038CA03
5F038CA05
5F038CA14
5F038CA17
5F038CD02
5F038CD06
5F038CD12
5F038CD13
5F038DF04
5F038DF05
5F038DF08
5F038DF12
5F038DT06
5F038EZ07
5F038EZ09
5F038EZ19
5F064AA11
5F064BB09
5F064BB12
5F064BB19
5F064BB21
5F064BB27
5F064BB28
5F064BB31
5F064DD32
5F064DD39
5F064EE20
5F064EE42
5F064EE43
5F064EE52
5F064EE54
5F064HH05
5F064HH10
(57)【要約】 （修正有）
【課題】共通の設計データベースからテープアウトされるチップ設計方法及び集積回路のセットを提供する。
【解決手段】集積回路の全体インスタンスの領域が規定され、１つ以上のせん断線が、１つ以上の部分インスタンスに関して除去される部分を識別するように規定される。様々な技術及び機構が、共通の設計データベースからテープアウトを行うことを可能にするように規定され、それにより、部分インスタンスをテープアウトする労力が、全体インスタンスをテープアウトする労力よりも最小限に抑えることができる。
【選択図】図１３
【解決手段】集積回路の全体インスタンスの領域が規定され、１つ以上のせん断線が、１つ以上の部分インスタンスに関して除去される部分を識別するように規定される。様々な技術及び機構が、共通の設計データベースからテープアウトを行うことを可能にするように規定され、それにより、部分インスタンスをテープアウトする労力が、全体インスタンスをテープアウトする労力よりも最小限に抑えることができる。
【選択図】図１３
【特許請求の範囲】
【請求項1】
方法であって、
集積回路設計に対応する設計データベースにおいて、半導体基板上で製造されたときに、前記集積回路設計によって占有される領域を規定することと、
前記領域を第１のサブ領域及び第２のサブ領域に区分するせん断線を規定することであって、前記第１のサブ領域と前記第２のサブ領域との組み合わせが、前記集積回路の全体インスタンスを表し、前記第１のサブ領域及びスタブ領域が、前記全体インスタンスよりも少ない回路構成要素を含む前記集積回路の部分インスタンスを表す、ことと、
前記設計データベースにおいて、前記第１のサブ領域内の前記集積回路の前記全体インスタンス及び前記部分インスタンスの両方に含まれる複数の回路構成要素の物理的位置を表すことであって、前記第１のサブ領域内の前記複数の回路構成要素の相対位置及び前記第１のサブ領域内の前記複数の回路構成要素のインターコネクトが、前記全体インスタンス及び前記部分インスタンスで変化しない、ことと、
前記設計データベースにおいて、前記全体インスタンスに含まれるが、前記第２のサブ領域の前記部分インスタンスから除外された他の複数の回路構成要素の物理的位置を表すことと、
前記設計データベースにおいて、前記スタブ領域に、そうでなければ前記第１及び第２のサブ領域間の前記せん断線を横断することになるワイヤの終端を規定して、前記部分インスタンスにおける前記第２のサブ領域の非存在下で、前記第１のサブ領域内の前記複数の回路構成要素の正確な動作を確実にすることと、
前記第１のサブ領域及び前記第２のサブ領域を使用して前記全体インスタンスに関する第１のデータセットを作成することであって、前記第１のデータセットが、前記全体インスタンスを製造するために前記全体インスタンスを規定する、ことと、
前記第１のサブ領域及び前記スタブ領域を使用して前記部分インスタンスに関する第２のデータセットを作成することであって、前記第２のデータセットが、前記部分インスタンスの製造のために前記部分インスタンスを規定する、ことと、を含む、方法。
集積回路設計に対応する設計データベースにおいて、半導体基板上で製造されたときに、前記集積回路設計によって占有される領域を規定することと、
前記領域を第１のサブ領域及び第２のサブ領域に区分するせん断線を規定することであって、前記第１のサブ領域と前記第２のサブ領域との組み合わせが、前記集積回路の全体インスタンスを表し、前記第１のサブ領域及びスタブ領域が、前記全体インスタンスよりも少ない回路構成要素を含む前記集積回路の部分インスタンスを表す、ことと、
前記設計データベースにおいて、前記第１のサブ領域内の前記集積回路の前記全体インスタンス及び前記部分インスタンスの両方に含まれる複数の回路構成要素の物理的位置を表すことであって、前記第１のサブ領域内の前記複数の回路構成要素の相対位置及び前記第１のサブ領域内の前記複数の回路構成要素のインターコネクトが、前記全体インスタンス及び前記部分インスタンスで変化しない、ことと、
前記設計データベースにおいて、前記全体インスタンスに含まれるが、前記第２のサブ領域の前記部分インスタンスから除外された他の複数の回路構成要素の物理的位置を表すことと、
前記設計データベースにおいて、前記スタブ領域に、そうでなければ前記第１及び第２のサブ領域間の前記せん断線を横断することになるワイヤの終端を規定して、前記部分インスタンスにおける前記第２のサブ領域の非存在下で、前記第１のサブ領域内の前記複数の回路構成要素の正確な動作を確実にすることと、
前記第１のサブ領域及び前記第２のサブ領域を使用して前記全体インスタンスに関する第１のデータセットを作成することであって、前記第１のデータセットが、前記全体インスタンスを製造するために前記全体インスタンスを規定する、ことと、
前記第１のサブ領域及び前記スタブ領域を使用して前記部分インスタンスに関する第２のデータセットを作成することであって、前記第２のデータセットが、前記部分インスタンスの製造のために前記部分インスタンスを規定する、ことと、を含む、方法。
【請求項2】
前記スタブ領域が回路構成を除外する、請求項１に記載の方法。
【請求項3】
前記スタブ領域が、前記半導体基板の表面領域の上方の１つ以上のメタライゼーション層に配線のみを含む、請求項２に記載の方法。
【請求項4】
前記第２のサブ領域内の前記他の複数の回路構成要素が、前記第１のサブ領域内の前記複数の回路構成要素への複数の入力である複数の出力を含み、前記複数の回路構成要素が、入力として前記複数の入力のうちのそれぞれの入力を有する複数のマルチプレクサ回路を含み、前記方法が、前記スタブ領域に、前記複数のマルチプレクサ回路に対する複数の選択信号を表すことを更に含む、請求項１に記載の方法。
【請求項5】
前記複数の選択信号が、前記複数の入力が接続される前記入力とは異なる、前記複数のマルチプレクサ回路の入力を選択するバイナリ値で、前記スタブ領域内で終端される、請求項４に記載の方法。
【請求項6】
前記複数の選択信号が、前記全体インスタンスにおいて異なるバイナリ値で、前記第２のサブ領域内で終端される、請求項５に記載の方法。
【請求項7】
前記方法は、
前記半導体基板のそれぞれの角部に複数の除外ゾーンを規定することであって、前記集積回路を製造するために使用される製造プロセスの機械的要件に従って、前記複数の除外ゾーンから回路構成要素が除外される、ことと、
前記せん断線に隣接する前記第１のサブ領域の角部に追加の除外ゾーンを規定することであって、それにより、前記部分インスタンスが、前記部分インスタンスがその上に形成された前記半導体基板のそれぞれの角部に除外ゾーンを含む、ことと、を更に含む、請求項１に記載の方法。
前記半導体基板のそれぞれの角部に複数の除外ゾーンを規定することであって、前記集積回路を製造するために使用される製造プロセスの機械的要件に従って、前記複数の除外ゾーンから回路構成要素が除外される、ことと、
前記せん断線に隣接する前記第１のサブ領域の角部に追加の除外ゾーンを規定することであって、それにより、前記部分インスタンスが、前記部分インスタンスがその上に形成された前記半導体基板のそれぞれの角部に除外ゾーンを含む、ことと、を更に含む、請求項１に記載の方法。
【請求項8】
前記方法は、
前記第２のサブ領域に隣接する前記第１のサブ領域の縁部に沿って第２の除外ゾーンを規定することを更に含み、前記第２の除外ゾーンから制御崩壊チップ接続（Ｃ４）接続が除外される、請求項１に記載の方法。
前記第２のサブ領域に隣接する前記第１のサブ領域の縁部に沿って第２の除外ゾーンを規定することを更に含み、前記第２の除外ゾーンから制御崩壊チップ接続（Ｃ４）接続が除外される、請求項１に記載の方法。
【請求項9】
前記方法は、
前記第１のサブ領域内に、１つ以上の第１のアナログ入力を規定することと、
前記第２のサブ領域内に、１つ以上の第２のアナログ入力を規定することと、を更に含み、
前記第１の１つ以上のアナログ入力が、前記第１のサブ領域内に留まり、前記１つ以上の第２のアナログ入力が、前記第２のサブ領域内に留まる、請求項１に記載の方法。
前記第１のサブ領域内に、１つ以上の第１のアナログ入力を規定することと、
前記第２のサブ領域内に、１つ以上の第２のアナログ入力を規定することと、を更に含み、
前記第１の１つ以上のアナログ入力が、前記第１のサブ領域内に留まり、前記１つ以上の第２のアナログ入力が、前記第２のサブ領域内に留まる、請求項１に記載の方法。
【請求項10】
前記方法は、
前記第１のサブ領域に、１つ以上の第１のクロックツリーを規定して、前記第１のサブ領域内にクロックを分配することと、
前記第２のサブ領域に、１つ以上の第２のクロックツリーを規定して、前記第２のサブ領域内にクロックに分配することと、を更に含み、
前記全体インスタンスにおいて、前記１つ以上の第１のクロックツリーが、前記１つ以上の第２のクロックツリーから電気的に絶縁されている、請求項１に記載の方法。
前記第１のサブ領域に、１つ以上の第１のクロックツリーを規定して、前記第１のサブ領域内にクロックを分配することと、
前記第２のサブ領域に、１つ以上の第２のクロックツリーを規定して、前記第２のサブ領域内にクロックに分配することと、を更に含み、
前記全体インスタンスにおいて、前記１つ以上の第１のクロックツリーが、前記１つ以上の第２のクロックツリーから電気的に絶縁されている、請求項１に記載の方法。
【請求項11】
前記方法は、
前記第２のサブ領域に第２のせん断線を規定し、前記第２のサブ領域を第３のサブ領域及び第４のサブ領域に分割することであって、前記第３のサブ領域が、前記第１のサブ領域に隣接し、前記第３のサブ領域及び前記第１のサブ領域が、前記集積回路の第２の部分インスタンスを表す、ことと、
前記第１のサブ領域、前記第３のサブ領域、及び第２のスタブ領域を使用して前記第２の部分インスタンスに関する第３のデータセットを作成することであって、前記第３のデータセットが、前記第２の部分インスタンスの製造のために前記第２の部分インスタンスを規定する、ことと、を更に含む、請求項１に記載の方法。
前記第２のサブ領域に第２のせん断線を規定し、前記第２のサブ領域を第３のサブ領域及び第４のサブ領域に分割することであって、前記第３のサブ領域が、前記第１のサブ領域に隣接し、前記第３のサブ領域及び前記第１のサブ領域が、前記集積回路の第２の部分インスタンスを表す、ことと、
前記第１のサブ領域、前記第３のサブ領域、及び第２のスタブ領域を使用して前記第２の部分インスタンスに関する第３のデータセットを作成することであって、前記第３のデータセットが、前記第２の部分インスタンスの製造のために前記第２の部分インスタンスを規定する、ことと、を更に含む、請求項１に記載の方法。
【請求項12】
前記方法は、
前記集積回路のテストベンチ環境を規定することを更に含み、
前記テストベンチ環境が、前記集積回路の前記全体インスタンス及び前記部分インスタンスの両方に含まれる前記複数の回路構成要素を無条件で含み、
前記テストベンチ環境が、前記全体インスタンスがテストされることに基づいて、前記全体インスタンスに含まれるが、前記部分インスタンスから除外された前記他の複数の回路構成要素を条件付きで含み、
前記テストベンチ環境が、前記部分インスタンスがテストされることに基づいて前記スタブ領域を条件付きで含み、
前記テストベンチ環境が、前記集積回路の前記全体インスタンス及び前記部分インスタンスの両方に含まれる前記複数の回路構成要素に対する第１のテスト刺激を無条件で含み、
前記テストベンチ環境が、前記全体インスタンスがテストされることに基づいて、前記全体インスタンスに含まれるが、前記部分インスタンスから除外された前記他の複数の回路構成要素に対する第２のテスト刺激を含む、請求項１に記載の方法。
前記集積回路のテストベンチ環境を規定することを更に含み、
前記テストベンチ環境が、前記集積回路の前記全体インスタンス及び前記部分インスタンスの両方に含まれる前記複数の回路構成要素を無条件で含み、
前記テストベンチ環境が、前記全体インスタンスがテストされることに基づいて、前記全体インスタンスに含まれるが、前記部分インスタンスから除外された前記他の複数の回路構成要素を条件付きで含み、
前記テストベンチ環境が、前記部分インスタンスがテストされることに基づいて前記スタブ領域を条件付きで含み、
前記テストベンチ環境が、前記集積回路の前記全体インスタンス及び前記部分インスタンスの両方に含まれる前記複数の回路構成要素に対する第１のテスト刺激を無条件で含み、
前記テストベンチ環境が、前記全体インスタンスがテストされることに基づいて、前記全体インスタンスに含まれるが、前記部分インスタンスから除外された前記他の複数の回路構成要素に対する第２のテスト刺激を含む、請求項１に記載の方法。
【請求項13】
前記方法は、
前記集積回路設計の実証中に、前記集積回路の必要な変化を検出することと、
前記全体インスタンスについて前記設計データベースにおける前記必要な変更を実施することと、
前記部分インスタンスについて前記設計データベースから前記部分インスタンスに関する前記設計データベースを抽出することと、を更に含む、請求項１に記載の方法。
前記集積回路設計の実証中に、前記集積回路の必要な変化を検出することと、
前記全体インスタンスについて前記設計データベースにおける前記必要な変更を実施することと、
前記部分インスタンスについて前記設計データベースから前記部分インスタンスに関する前記設計データベースを抽出することと、を更に含む、請求項１に記載の方法。
【請求項14】
集積回路であって、
前記集積回路を形成する半導体基板の表面上に物理的に配置された複数の回路構成要素と、
前記表面の単一縁部に沿った複数のワイヤ終端であって、前記集積回路の複数の供給ワイヤに電気的に接続されて、前記複数の回路構成要素のうちの１つ以上への入力であるワイヤ上に固定デジタルロジックレベルを提供し、前記単一縁部と交差するように配向されて、前記ワイヤを駆動するように構成された回路を欠き、前記複数のワイヤ終端を含む前記単一縁部に沿った領域が、能動回路要素を除外する、前記ワイヤ終端と、
を備える、集積回路。
前記集積回路を形成する半導体基板の表面上に物理的に配置された複数の回路構成要素と、
前記表面の単一縁部に沿った複数のワイヤ終端であって、前記集積回路の複数の供給ワイヤに電気的に接続されて、前記複数の回路構成要素のうちの１つ以上への入力であるワイヤ上に固定デジタルロジックレベルを提供し、前記単一縁部と交差するように配向されて、前記ワイヤを駆動するように構成された回路を欠き、前記複数のワイヤ終端を含む前記単一縁部に沿った領域が、能動回路要素を除外する、前記ワイヤ終端と、
を備える、集積回路。
【請求項15】
複数の前記複数の回路構成要素が、複数のマルチプレクサ回路を含み、
前記複数のマルチプレクサ回路の所与のマルチプレクサ回路が、第１の入力ワイヤ、第２の入力ワイヤ、及び選択制御ワイヤを有し、
前記単一縁部に沿った前記領域が、前記選択制御ワイヤの電源であり、
前記第２の入力ワイヤが、前記表面の前記単一縁部に到達し、未接続であり、
前記選択制御ワイヤが、前記集積回路の供給ワイヤに電気的に接続され、使用中の前記供給ワイヤ上の電圧が、前記複数のマルチプレクサ回路に、前記複数のマルチプレクサ回路の出力として前記第１の入力ワイヤを選択させるデジタルロジックレベルに対応する、
請求項１４に記載の集積回路。
前記複数のマルチプレクサ回路の所与のマルチプレクサ回路が、第１の入力ワイヤ、第２の入力ワイヤ、及び選択制御ワイヤを有し、
前記単一縁部に沿った前記領域が、前記選択制御ワイヤの電源であり、
前記第２の入力ワイヤが、前記表面の前記単一縁部に到達し、未接続であり、
前記選択制御ワイヤが、前記集積回路の供給ワイヤに電気的に接続され、使用中の前記供給ワイヤ上の電圧が、前記複数のマルチプレクサ回路に、前記複数のマルチプレクサ回路の出力として前記第１の入力ワイヤを選択させるデジタルロジックレベルに対応する、
請求項１４に記載の集積回路。
【請求項16】
前記単一縁部に沿った前記領域が、前記半導体基板の表面領域の上方の１つ以上のメタライゼーション層に配線のみを含む、請求項１４に記載の集積回路。
【請求項17】
前記複数の回路構成要素の第１の複数の回路構成要素が、前記半導体基板の前記表面の第１のサブ領域内に物理的に配置され、
前記集積回路が、
前記半導体基板のそれぞれの角部における複数の除外ゾーンであって、前記集積回路を製造するために使用される製造プロセスの機械的要件に従って、前記複数の除外ゾーンから回路構成要素が除外される、複数の除外ゾーンと、
前記それぞれの角部から分離され、前記半導体基板の一対の名目上平行な縁部に沿った、前記第１のサブ領域の角部における他の複数の除外ゾーンであって、前記他の複数の除外ゾーンから回路構成要素が除外され、前記他の複数の除外ゾーンが、前記複数の除外ゾーンと実質的に同じ寸法である、他の複数の除外ゾーンと、
を備える、請求項１４に記載の集積回路。
前記集積回路が、
前記半導体基板のそれぞれの角部における複数の除外ゾーンであって、前記集積回路を製造するために使用される製造プロセスの機械的要件に従って、前記複数の除外ゾーンから回路構成要素が除外される、複数の除外ゾーンと、
前記それぞれの角部から分離され、前記半導体基板の一対の名目上平行な縁部に沿った、前記第１のサブ領域の角部における他の複数の除外ゾーンであって、前記他の複数の除外ゾーンから回路構成要素が除外され、前記他の複数の除外ゾーンが、前記複数の除外ゾーンと実質的に同じ寸法である、他の複数の除外ゾーンと、
を備える、請求項１４に記載の集積回路。
【請求項18】
前記複数の除外ゾーン間の線に沿った第２の除外ゾーンを更に備え、前記第２の除外ゾーンから制御崩壊チップ接続（Ｃ４）接続が除外される、
請求項１７に記載の集積回路。
請求項１７に記載の集積回路。
【請求項19】
前記第１のサブ領域内の１つ以上の第１のアナログ入力であって、前記第１のサブ領域内に留まる１つ以上の第１のアナログ入力と、
前記第１のサブ領域に隣接する第２のサブ領域内の１つ以上の第２のアナログ入力であって、前記第２のサブ領域内に留まる１つ以上の第２のアナログ入力と、
を更に備える、請求項１７に記載の集積回路。
前記第１のサブ領域に隣接する第２のサブ領域内の１つ以上の第２のアナログ入力であって、前記第２のサブ領域内に留まる１つ以上の第２のアナログ入力と、
を更に備える、請求項１７に記載の集積回路。
【請求項20】
前記第１のサブ領域内にクロックを分配するための１つ以上の第１のクロックツリーと、
前記第１のサブ領域に隣接する第２のサブ領域内にクロックを分配するための１つ以上の第２のクロックツリーと、を更に備え、
前記１つ以上の第１のクロックツリーが、前記１つ以上の第２のクロックツリーから電気的に絶縁されている、
請求項１７に記載の集積回路。
前記第１のサブ領域に隣接する第２のサブ領域内にクロックを分配するための１つ以上の第２のクロックツリーと、を更に備え、
前記１つ以上の第１のクロックツリーが、前記１つ以上の第２のクロックツリーから電気的に絶縁されている、
請求項１７に記載の集積回路。
【請求項21】
方法であって、
集積回路設計の全体インスタンスに関する第１のデータセットを受信することであって、前記第１のデータセットが、前記全体インスタンスを製造するために前記全体インスタンスを規定し、前記全体インスタンスが、前記全体インスタンスによって半導体基板上に占有される領域の第１のサブ領域に物理的に位置する第１の複数の回路構成要素と、前記全体インスタンスによって前記半導体基板上に占有される前記領域の第２のサブ領域に物理的に位置する第２の複数の回路構成要素とを含む、ことと、
前記集積回路設計の部分インスタンスに関する第２のデータセットを受信することであって、前記第２のデータセットが、前記部分インスタンスを製造するために前記部分インスタンスを規定し、前記部分インスタンスが、前記第１のサブ領域内に前記第１の複数の回路構成要素を含み、前記第１のサブ領域内の前記第１の複数の回路構成要素の相対位置及び前記第１のサブ領域内の前記第１の複数の回路構成要素のインターコネクトは、前記全体インスタンス及び前記部分インスタンスで変化せず、前記部分インスタンスが、前記第１のサブ領域に隣接するスタブ領域を更に含み、前記スタブ領域が、そうでなければ前記第１及び第２のサブ領域内の構成要素を相互接続するであろうワイヤの終端を含み、前記部分インスタンスにおける前記第２のサブ領域の非存在下で、前記第１のサブ領域内の前記第１の複数の回路構成要素の正確な動作を確実にする、ことと、
前記第１のデータセットに基づいて、前記集積回路の第１の複数の前記全体インスタンスを製造することと、
前記第２のデータセットに基づいて、前記集積回路の第２の複数の前記部分インスタンスを製造することと、を含む、方法。
集積回路設計の全体インスタンスに関する第１のデータセットを受信することであって、前記第１のデータセットが、前記全体インスタンスを製造するために前記全体インスタンスを規定し、前記全体インスタンスが、前記全体インスタンスによって半導体基板上に占有される領域の第１のサブ領域に物理的に位置する第１の複数の回路構成要素と、前記全体インスタンスによって前記半導体基板上に占有される前記領域の第２のサブ領域に物理的に位置する第２の複数の回路構成要素とを含む、ことと、
前記集積回路設計の部分インスタンスに関する第２のデータセットを受信することであって、前記第２のデータセットが、前記部分インスタンスを製造するために前記部分インスタンスを規定し、前記部分インスタンスが、前記第１のサブ領域内に前記第１の複数の回路構成要素を含み、前記第１のサブ領域内の前記第１の複数の回路構成要素の相対位置及び前記第１のサブ領域内の前記第１の複数の回路構成要素のインターコネクトは、前記全体インスタンス及び前記部分インスタンスで変化せず、前記部分インスタンスが、前記第１のサブ領域に隣接するスタブ領域を更に含み、前記スタブ領域が、そうでなければ前記第１及び第２のサブ領域内の構成要素を相互接続するであろうワイヤの終端を含み、前記部分インスタンスにおける前記第２のサブ領域の非存在下で、前記第１のサブ領域内の前記第１の複数の回路構成要素の正確な動作を確実にする、ことと、
前記第１のデータセットに基づいて、前記集積回路の第１の複数の前記全体インスタンスを製造することと、
前記第２のデータセットに基づいて、前記集積回路の第２の複数の前記部分インスタンスを製造することと、を含む、方法。
【請求項22】
前記スタブ領域が回路構成を除外する、請求項２１に記載の方法。
【請求項23】
前記スタブ領域が、前記半導体基板の表面領域の上方の１つ以上のメタライゼーション層に配線のみを含む、請求項２２に記載の方法。
【請求項24】
前記第２のサブ領域内の他の複数の回路構成要素が、前記第１のサブ領域内の前記第１の複数の回路構成要素への複数の入力である複数の出力を含み、前記第１の複数の回路構成要素が、入力として前記複数の入力のうちのそれぞれの入力を有する複数のマルチプレクサ回路を含み、前記スタブ領域が、前記複数のマルチプレクサ回路に対する複数の選択信号を更に含む、請求項２１に記載の方法。
【請求項25】
前記複数の選択信号が、前記複数の入力が接続される前記入力とは異なる、前記複数のマルチプレクサ回路の入力を選択するバイナリ値で、前記スタブ領域内で終端される、請求項２４に記載の方法。
【請求項26】
前記複数の選択信号が、前記全体インスタンスにおいて異なるバイナリ値で、前記第２のサブ領域内で終端される、請求項２５に記載の方法。
【請求項27】
前記第１のデータセットが、前記半導体基板のそれぞれの角部に複数の除外ゾーンを含み、回路構成要素は、前記集積回路を製造するために使用される製造プロセスの機械的要件に従って前記複数の除外ゾーンから除外され、前記第１のデータセットが、前記第２のサブ領域に隣接する前記第１のサブ領域の角部に追加の除外ゾーンを含み、それにより、前記部分インスタンスが、前記部分インスタンスをその上に形成した前記半導体基板のそれぞれの角部に除外ゾーンを含む、請求項２１に記載の方法。
【請求項28】
前記第１のデータセットが、前記第２のサブ領域に隣接する前記第１のサブ領域の縁部に沿った第２の除外ゾーンを更に含み、前記第２の除外ゾーンから制御崩壊チップ接続（Ｃ４）接続が除外される、請求項２１に記載の方法。
【請求項29】
前記第１のデータセットが、前記第１のサブ領域に１つ以上の第１のアナログ入力を更に含み、前記１つ以上の第１のアナログ入力が、前記第１のサブ領域内に留まり、前記第１のデータセットが、前記第２のサブ領域に１つ以上の第２のアナログ入力を更に含み、前記１つ以上の第２のアナログ入力が、前記第２のサブ領域内に留まる、請求項２１に記載の方法。
【請求項30】
前記第１のデータセットが、前記第１のサブ領域内でクロックを分配するための１つ以上の第１のクロックツリーと、前記第２のサブ領域内でクロックを分配するための１つ以上の第２のクロックツリーとを更に含み、前記全体インスタンスにおいて、前記１つ以上の第１のクロックツリーが、前記１つ以上の第２のクロックツリーから電気的に絶縁されている、請求項２１に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本明細書に記載の実施形態は、集積回路、より具体的には、全体及び部分テープアウトのために設計された集積回路に関連する。
【背景技術】
【0002】
集積回路は、単一の半導体基板又は「チップ」に統合された様々なデジタル論理回路及び／又はアナログ回路を含む。固定機能ハードウェアから、マイクロプロセッサ、プロセッサ、集積メモリコントローラ、及びシステムの中心とすることができる高度に統合されたチップを形成する様々な他の構成要素を含むシステムオンチップ（ＳＯＣ）に至るまで、多種多様な集積回路が存在する。
【0003】
所与の集積回路は、様々なシステム（例えば、「汎用」構成要素）での使用のために設計することができる。所与の集積回路は、様々なシステムで使用されることを可能にする構成要素のセットを含むことができるが、特定のシステムは、全ての構成要素、又は全ての構成要素の全部の機能及び／又は性能を必要としない場合がある。余分な構成要素／機能は、事実上無駄になり、回収不能コストとシステム内の電力消費（少なくとも漏れ電力）をもたらす。制限付き電源（例えば、バッテリ）で少なくとも時に動作する携帯システムの場合、壁付きコンセントの本質的に無制限の供給とは対照的に、電力の非効率な使用は、制限付き供給の非効率な使用、更には制限付き供給で必要な充電間の許容できないほど短い時間につながる。
【0004】
したがって、集積回路機能を所与のシステムの要件に一致させることは、高品質の製品を製造するために重要である。しかしながら、多くの様々なシステムのカスタム集積回路設計はまた、各集積回路の設計及び実証労力の点でコストを有する。
【図面の簡単な説明】
【0005】
下記の詳細な説明は、以下に簡単に記載する添付図面を参照する。
【0006】
【図1】全体及び部分インスタンスをサポートする集積回路設計の一実施形態のブロック図である。
【0007】
【0008】
【0009】
【0010】
【0011】
【図8】スタブ及び対応する回路構成要素の一実施形態を示すブロック図である。
【0012】
【図9】一対の集積回路及び一対の集積回路の特定の追加の詳細の一実施形態を示すブロック図である。
【0013】
【図10】集積回路設計方法の一実施形態のブロック図である。
【0014】
【図11】全体及び部分インスタンスをテストするためのテストベンチ構成を示すブロック図である。
【0015】
【図12】構成要素レベルのテストのためのテストベンチ構成を示すブロック図である。
【0016】
【図13】集積回路の設計及び製造方法の一実施形態を示すフローチャートである。
【0017】
【図14】集積回路の製造方法の一実施形態を示すフローチャートである。
【0018】
【図15】コンピュータアクセス可能な記憶媒体の一実施形態のブロック図である。
【0019】
【図16】集積回路を用いることができる様々なシステムのブロック図である。
【0020】
この開示で説明する実施形態には、各種の変更形態及び代替形態の余地があり得るが、その具体的な実施形態を例として図面に示し、本明細書で詳細に説明する。しかし、図面及び図面に関する詳細な説明は、開示する特定の形態に実施形態を限定することを意図しておらず、むしろその意図は、添付の請求項の趣旨及び範囲に含まれる全ての変更形態、均等形態、及び代替形態を網羅することであることを理解されたい。本明細書において用いられる表題は、構成を目的とするに過ぎず、説明の範囲を制限するために用いることを意図していない。
【発明を実施するための形態】
【0021】
一実施形態では、集積回路の方法及び設計は、共通の設計データベースに基づいて、集積回路の異なる実装形態の２つ以上のテープアウト、及びその最終的な製造をサポートする。設計は、設計に含まれる全ての回路構成要素が製造されたチップに含まれる全体インスタンス、及び製造されたチップ内の回路構成要素のサブセットを含む１つ以上の部分インスタンスをサポートし得る。部分インスタンスは、より小さいダイ上で製造することができるが、回路構成要素、並びにそれらの物理的配置及び部分インスタンスとの配線は、全体インスタンス内の対応する領域と同じであり得る。すなわち、部分インスタンスは、全体インスタンスの領域の一部及びその上の構成要素を設計データベースから除去して、部分インスタンスを作成することによって作成され得る。設計、検証、合成、タイミング分析の実行、設計ルールチェックの実行、電気的分析の実行などが、全体インスタンス及び部分インスタンスにわたって共有され得る。更に、一実施形態では、計算要件、フォームファクタ、コスト構造、給電制限などの異なる様々な製品にとって適切な集積回路チップが、同じ設計プロセスからサポートされ得る。一実施形態では、ＳＯＣの全体インスタンスは、他の全体インスタンス又は更には異なるＳＯＣと連結されて、より大きなシステムを構築し得る。一実施形態では、部分インスタンスは、同様に、全体インスタンス、他の部分インスタンス、及び／又は他のＳＯＣと連結されて、より大きなシステムを構築し得る。一実施形態では、所与のＳＯＣの部分インスタンスは、所与の回路構成要素の部分インスタンスを含み得る。
【0022】
例えば、全体インスタンスは、特定数の計算ユニット（例えば、中央処理ユニット（ＣＰＵ）プロセッサ、グラフィック処理ユニット（ＧＰＵ）、ＣＰＵプロセッサに取り付けられたコプロセッサ、デジタル信号プロセッサ、画像信号プロセッサなどの他の特殊プロセッサ）を含み得る。部分インスタンスは、より少ない計算ユニットを含んでもよい。全体インスタンスは、複数のメモリコントローラを介して特定量のメモリ容量を含み、部分インスタンスは、より小さいメモリ容量をサポートするより少ないメモリコントローラを含み得る。一実施形態では、メモリチャネルの数が低減されてもよく、これにより、帯域幅を低減し得る。すなわち、メモリコントローラ／メモリチャネルの低減は、より小さいメモリ及び／又はより小さいメモリ帯域幅をサポートし得る。全体インスタンスは、特定の数の入力出力（Ｉ／Ｏ）デバイス及び／又はインターフェース（周辺デバイス／インターフェース又は単に周辺機器とも呼ばれる）を含み得る。部分インスタンスは、より少ないＩ／Ｏデバイス／インターフェースを有し得る。
【0023】
一実施形態では、部分インスタンスは、スタブ領域を更に含み得る。スタブ領域は、部分インスタンスに含まれる回路構成要素への入力信号の終端を提供することができ、全体インスタンス内のそれらの入力信号のソースは、除去された領域内の回路構成要素であり、したがって、入力信号は、スタブの非存在下で未接続である。回路構成要素から除去された領域内の回路構成要素への出力信号は、少なくともスタブの縁部に到達することができ、未接続であってもよい。一実施形態では、スタブ領域は、部分インスタンスにおける回路構成要素の適切な機能を提供するために、必要に応じて、入力信号を電力（デジタル１）又は接地（デジタル０）ワイヤ（例えば、電力及び接地グリッド）に接続するメタライゼーションを含み得る。例えば、部分インスタンス内の電力マネージャブロックは、除去された回路構成要素から入力を受信することができ、入力は、除去された回路構成要素が電源オフやアイドルなどであることを示すために電力又は接地グリッドに連結することができ、それにより、電力マネージャブロックは、電力状態を変更するときに、除去された回路構成要素の応答を待たない。一実施形態では、スタブ領域は、メタライゼーション（配線）のみを含み得る。すなわち、スタブ領域は、能動回路構成（例えば、半導体基板に形成されるトランジスタ）を除外することができる。メタライゼーション層（又は金属層）は、半導体基板の表面領域の上方に形成されて、能動回路要素間のワイヤインターコネクトを提供する（又はスタブ領域内のデジタル１／０値を提供する）。このように部分インスタンス設計を管理することで、全体インスタンスにおける労力に対して部分インスタンスの検証量を最小限に抑えることができる。例えば、追加のタイミング検証が必要でなくてもよく、追加の物理的設計検証は最小限であり得る。
【0024】
図１は、集積回路の全体インスタンス及びいくつかの部分インスタンスの一実施形態を示すブロック図である。集積回路の全体インスタンスは、中括弧１２（「チップ１」）によって示され、集積回路の部分インスタンスは、中括弧１４及び１６（「チップ２」及び「チップ３」）によって示される。全体インスタンスであるチップ１は、複数の回路構成要素１０Ａ～１０Ｄを含む。全体インスタンスの半導体基板チップ又はダイ（参照番号１８）の表面上の回路構成要素１０Ａ～１０Ｄの物理的位置は、回路構成要素１０Ａ～１０Ｄの配置によって示される。図１は簡略化された表現であり、より多くの回路構成要素が存在してもよく、物理的配置は、図１に示される配置と異なっていてもよい。回路構成要素１０Ａ～１０Ｄ間の様々なインターコネクトは、構成要素間の通信に使用され、図１には示されていない。インターコネクト、並びに回路構成要素１０Ａ～１０Ｄ自体内のインターコネクトは、半導体基板表面の上方のメタライゼーション層に実装され得る。
【0025】
各部分インスタンスは、図１の「せん断線」２０Ａ～２０Ｂに対応する。せん断線は、全体インスタンスに含まれるこれらの回路構成要素１０Ａ～１０Ｄを、様々な部分インスタンスに含まれる回路構成要素１０Ａ～１０Ｄに分割する。したがって、例えば、チップ２は、せん断線２０Ａによって規定され、回路構成要素１０Ａ～１０Ｃを含むが、回路構成要素１０Ｄを含まない。同様に、チップ３は、せん断線２０Ｂによって規定され、回路構成要素１０Ａ～１０Ｂを含むが、回路構成要素１０Ｃ～１０Ｄを含まない。せん断線は、設計データベースに規定され得るか、又は設計プロセスの一部であり得るが、設計データベースに明示的に表示されなくてもよい。
【0026】
一般に、設計データベースは、回路構成要素１０Ａ～１０Ｄ及びそれらのインターコネクトの記述を記憶する複数のコンピュータファイルを含み得る。設計データベースは、例えば、Ｖｅｒｉｌｏｇ、ＶＨＤＬなどのハードウェア記述言語（ＨＤＬ）で表現された回路のレジスタ転送レベル（ＲＴＬ）記述を含み得る。設計データベースは、標準セルのライブラリを使用してＲＴＬ記述から合成されるのではなく直接実装される回路について、回路エディタツールからの回路記述を含み得る。設計データベースは、標準セルインスタンス及びそれらのインターコネクトを記述する、合成から生じるネットリストを含み得る。設計データベースは、回路構成要素及びそれらのインターコネクトの物理的レイアウト説明を含み、集積回路製造プロセスのマスクを作成するために使用され得る幾何学的形状及び層に関して集積回路を説明するテープアウト記述ファイルを含み得る。テープアウト記述ファイルは、グラフィック設計システム（ＧＤＳＩＩ）フォーマット、オープンアートワークシステムインターチェンジ標準（ＯＡＳＩＳ）フォーマットなどで表現され得る。上記の任意の組み合わせが設計データベースに含まれ得る。
【0027】
せん断線２０Ａ～２０Ｂは、チップ１８の領域をサブ領域に分割し、このサブ領域内で、回路構成要素１０Ａ～１０Ｄのサブセットがインスタンス化される。例えば、せん断線２０Ｂは、チップ１８の領域を、第１のサブ領域（図１に配向されるように線２０Ｂの上方）及び第２のサブ領域（線２０Ｂの下方）に分割する。せん断線２０Ａは、第２のサブ領域を第３及び第４のサブ領域に更に分割し、第３のサブ領域は、第１のサブ領域に隣接するか、又は当接する。第１のサブ領域と第２のサブ領域との組み合わせは、全体インスタンスを表す。第１のサブ領域単独は（スタブ領域と共に）、最小の部分インスタンス（チップ３）を表す。第１のサブ領域及び第３のサブ領域は、本実施例の他の部分インスタンス（チップ２）を表す。
【0028】
所与のサブ領域内の回路構成要素の物理的位置、並びに回路構成要素内及び回路構成要素間のインターコネクトは、全体インスタンスと部分インスタンスとの間で変化しないことがある。したがって、全体インスタンス内の回路構成要素が、全体インスタンスの正常な製造及び使用のためのタイミング要件、物理的設計要件、及び電気要件を満たす場合、同じ要件が概ね、部分インスタンスによっても満たされるべきである。スタブ領域内の物理的設計及び電気的要件は、検証する必要があり得、以下で論じられるように、角部除外ゾーンや制御崩壊チップ接続（Controlled collapse chip connect）（Ｃ４）バンプ除外ゾーンなどの特定の物理的設計要件がサブ領域に適用され得る。しかしながら、一実施形態では、いったん全体インスタンスが検証され、テープアウトの準備が整ったら、部分インスタンスのテープアウトを最小限の労力で進めることができる。
【0029】
図２～４は、図１に示される実施形態の部分インスタンス及び全体インスタンスを示す。図４は、全体インスタンスであり、したがって、回路構成要素１０Ａ～１０Ｄを含む。図２及び図３は、それぞれチップ３及びチップ２に対応する。したがって、図２の部分インスタンスは、第１のサブ領域からの回路構成要素１０Ａ～１０Ｂとスタブ領域２２（スタブ１）とを含む。図３の部分インスタンスは、第１のサブ領域からの回路構成要素１０Ａ～１０Ｂ、第２のサブ領域からの回路構成要素１０Ｃ、及びスタブ領域２４（スタブ２）を含む。別の実施形態では、部分インスタンスは、せん断線２０Ａ～２０Ｂの間の部分、例えば、構成要素回路１０Ｃを除去し、残りのサブ領域、例えば、構成要素回路１０Ａ～１０Ｂ及び構成要素回路１０Ｄを接合することによって形成され得る。３つ以上のせん断線が規定される場合、それぞれのせん断線間の１つ以上のサブ領域を除去することによって、更により多くの変形がサポートされ得る。そのような実施形態は、せん断線間にスタブ領域（除去されたサブ領域よりも小さくてもよい）を実装することによって、又はサブ領域が除去され、残りのサブ領域が一緒に移動させられるときに、除去されたサブ領域の両側のワイヤが一致し正しく接続されるように確実にすることによって実施され得る。複数のせん断線が使用される更に別の実施形態では、１つ以上のせん断線は、他のせん断線に直交して、サブ領域を２つ以上の方向で除去することができる。様々な実施形態では、直交するせん断線と中間部分の除去／接合との任意の組み合わせが実施され得る。
【0030】
回路構成要素は、ＩＣの特定の構成要素（例えば、ＣＰＵ又はＧＰＵ、プロセッサ又はＧＰＵのクラスタ、メモリコントローラ、通信構造又はその一部、周辺デバイスもしくは周辺インターフェース回路など）を実装するように配置された任意の回路群であり得る。所与の回路構成要素は、階層構造を有し得る。例えば、プロセッサクラスタ回路構成要素は、プロセッサの複数のインスタンスを有することができ、これらは、クラスタによって占有される領域内に複数回配置された同じプロセッサ設計のコピーであり得る。
【0031】
この説明によれば、方法は、集積回路設計に対応する設計データベースにおいて、半導体基板上で製造されたときに集積回路設計によって占有される領域を規定することを含み得る。例えば、領域は、図１及び図４に示されるような全体インスタンスの領域であり得る。本方法は、せん断線（複数のせん断線のうちの１つであり得る）を規定することを更に含み得る。せん断線は、領域を第１のサブ領域及び第２のサブ領域に区分することができ、第１のサブ領域と第２のサブ領域との組み合わせは、全体インスタンスを表す。第１のサブ領域及びスタブ領域は、全体インスタンスよりも少ない回路構成要素を含む集積回路の部分インスタンスを表す。設計データベースにおいて、集積回路の全体インスタンス及び部分インスタンスの両方に含まれる複数の回路構成要素の物理的位置が、第１のサブ領域内に規定される。第１のサブ領域内の複数の回路構成要素の相対位置及び第１のサブ領域内の複数の回路構成要素のインターコネクトは、全体インスタンス及び部分インスタンスにおいて変化しないことがある。全体インスタンスに含まれるが、部分インスタンスから除外された別の複数の回路構成要素の物理的位置は、第２のサブ領域内に規定される。スタブ領域も設計データベースに規定される。スタブ領域は、さもなければ第１のサブ領域と第２のサブ領域との間のせん断線を横断することになるワイヤの終端を含み得る。スタブ領域は、部分インスタンスにおける第２のサブ領域の非存在下で、第１のサブ領域内の複数の回路構成要素の正確な動作を確実にし得る。全体インスタンスに関する第１のデータセットは、第１のサブ領域及び第２のサブ領域を使用して作成されてもよく、第１のデータセットは、全体インスタンスの製造のために全体インスタンスを規定する。部分インスタンスに関する第２のデータセットも、第１のサブ領域及びスタブ領域を使用して作成され得る。第２のデータセットは、部分インスタンスの製造のために部分インスタンスを規定する。一実施形態では、本方法は、第２のサブ領域内に第２のせん断線を規定して、第２のサブ領域を第３のサブ領域及び第４のサブ領域に分割することを更に含み得る。第３のサブ領域は、第１のサブ領域に隣接していてもよく、第３のサブ領域及び第１のサブ領域は、集積回路の第２の部分インスタンスを表してもよい。本方法は、第１のサブ領域、第３のサブ領域、及び第２のスタブ領域を使用して、第２の部分インスタンスに関する第３のデータセットを作成することを更に含み得る。第３のデータセットは、第２の部分インスタンスの製造のために第２の部分インスタンスを規定する。
【0032】
上述のように、スタブ領域は、回路構成を除外することができる。例えば、スタブ領域は、半導体基板に形成されるトランジスタ又は他の回路などの能動回路構成を除外することができる。スタブ領域は、メタライゼーション層に同様に形成され得る回路（例えば、明示的な抵抗器、インダクタ、又はコンデンサ）を除外することができる。メタライゼーション層は、寄生特性（例えば、抵抗、インダクタンス、及び静電容量）を有するが、明示的に規定される回路は許可され得ない。スタブ領域は、半導体基板の表面領域の上方の１つ以上のメタライゼーション層に配線のみを含み得る。
【0033】
別の方法は、例えば、半導体製造施設又は「ファウンドリ」において、第１のデータセット及び第２のデータセットを受信することを含み得る。本方法は、第１のデータセットに基づいて集積回路の第１の複数の全体インスタンスを製造することと、第２のデータセットに基づいて集積回路の第２の複数の部分インスタンスを製造することと、を更に含み得る。
【0034】
本開示による部分インスタンスを実装する集積回路は、集積回路を形成する半導体基板の表面上に物理的に配置された複数の回路構成要素と、表面（例えば、スタブ領域）の単一縁部に沿った複数のワイヤ終端と、を含み得る。複数のワイヤ終端は、集積回路の複数の供給ワイヤに電気的に接続されて、複数の回路構成要素のうちの１つ以上への入力であるワイヤ上に固定デジタルロジックレベルを提供することができる。電力供給ワイヤは、集積回路のメタライゼーション層内の電力供給グリッド（例えば、電力及び／又は接地グリッド）の一部であり得る。電力及び接地グリッドはまた、電力及び接地グリッドと称され得る。ワイヤ終端によって終端される入力ワイヤは、単一縁部と交差するように配向され、集積回路内のワイヤを駆動するように構成された回路を欠いている（例えば、ワイヤは、部分インスタンスに存在しない第２のサブ領域内の回路構成要素によって全体インスタンスにおいて駆動される）。複数のワイヤ終端を含む単一縁部に沿った領域もまた、能動回路要素を除外する。例えば、単一縁部に沿った領域は、半導体基板の表面領域の上方の１つ以上のメタライゼーション層に配線のみを含み得る。
【0035】
本明細書に記載の方法は、集積回路のための設計プロセス全体の様々な領域に影響を及ぼし得る。例えば、フロアプランニングは、様々な回路構成要素が半導体基板上の領域に割り当てられる設計プロセスの一要素である。フロアプランニング中、部分インスタンスの存在及びせん断線の位置を考慮して、全てのインスタンスに含まれる回路構成要素が第１のサブ領域内に含まれ、他の回路構成要素が第２のサブ領域（又は第３及び第４のサブ領域など）に含まれるように確実にすることができる。更に、サブ領域の形状が、全体インスタンス及び部分インスタンスの両方における領域の効率的な使用を提供するように注意深く設計され得る。全体インスタンス全体を通じて回路構成要素間の通信を提供することができる主なバス又は他のインターコネクトは、様々なインスタンスにおける通信を正しく管理するように設計され得る（例えば、部分インスタンスでは、バスはスタブ領域で終端され得るか、又はスタブ領域で未接続であり得、よって、通信はスタブ領域の方向に送信されるはずがない）。フロアプランニングはまた、全体インスタンス及び部分インスタンスの両方（例えば、以下で更に詳細に論じられるような様々な除外ゾーン）に関するテープアウトの要件を考慮し得る。更に、フロアプランニングは、部分インスタンスが正しく動作することの検証を単純化するために、せん断線を横断するワイヤの数を最小限に抑えるように試みることができる。
【0036】
一実施形態では、フロアプランニング段階での考慮事項は、せん断によって部分インスタンスに影響を受ける可能性のある特定の不可欠な接続の規定を含み得る。クロックインターコネクト及びアナログインターコネクトは、例であり得る。多くの場合、クロックインターコネクト（又は「クロックツリー」）は、回路構成要素内の様々な状態要素において、クロックジェネレータ又はクロックソースからクロック終端までの距離及び電気的負荷が、ほぼ同じであるか、又は「バランスが取れる」ように設計される。状態要素は、例えば、フリップフロップ（「フロップ」）、レジスタ、ラッチ、メモリアレイ、及び他のクロック記憶デバイスを含み得る。
【0037】
集積回路設計の様々なインスタンス間のバランスを維持するために、個別のクロックツリーが、各サブ領域内の局所クロックソースとそのサブ領域内の状態要素との間に規定され得る。例えば、図５は、集積回路（チップ１８）の全体インスタンス、及び部分インスタンスにせん断するために全体インスタンスのサブ領域を区分するせん断線２０Ａ～２０Ｂの一実施形態を示すブロック図である。それぞれが、各サブ領域内の線によって示される個々のクロックツリーを駆動する局所クロックソース（複数可）３０Ａ～３０Ｃが図示されている。クロックツリーは、せん断線２０Ａ～２０Ｂを横断しなくてもよい。すなわち、所与のサブ領域内のクロックツリーは、そのサブ領域内に留まり得る。
【0038】
クロックソースは、クロックツリーに連結された回路構成に対してクロック信号を生成するように構成された任意の回路であり得る。例えば、クロックソースは、位相ロックループ（ＰＬＬ）、遅延ロックループ（ＤＬＬ）、クロック分割回路などであってもよい。クロックソースは、外部クロック信号が提供される集積回路へのクロック入力に連結させることができ、クロックソースは、位相又はクロックエッジを外部信号にロックしながら、周波数を逓倍する、又は周波数を分割し得る。
【0039】
したがって、方法は、第１のサブ領域に、１つ以上の第１のクロックツリーを規定して、第１のサブ領域内でクロックを分配することと、第２のサブ領域に、１つ以上の第２のクロックツリーを規定して、第２のサブ領域内でクロックを分配することと、を更に含み得る。１つ以上の第１のクロックツリーは、全体インスタンスにおいて１つ以上の第２のクロックツリーから電気的に絶縁され得る。クロックツリーは、図５に示されるように物理的に独立していてもよい（例えば、異なる局所クロックソースに接続されている）。クロックツリーは、せん断線を別のサブ領域に横断させなくてもよい。製造方法では、第１のデータセットは、第１のサブ領域内でクロックを分配するための１つ以上の第１のクロックツリーと、第２のサブ領域内でクロックを分配するための１つ以上の第２のクロックツリーと、を更に含むことができ、全体インスタンスにおいて、１つ以上の第１のクロックツリーは、１つ以上の第２のクロックツリーから電気的に絶縁され得る。
【0040】
一実施形態では、集積回路は、第１の領域の第１のサブ領域内でクロックを分配するための１つ以上のクロックツリーと、第２のサブ領域内でクロックを分配するための１つ以上の第２のクロックツリーと、を含み得る。１つ以上の第１のクロックツリーは、１つ以上の第２のクロックツリーから電気的に絶縁され得る。
【0041】
図６は、せん断線２０Ａ～２０Ｂによって区分された全体ダイ１８の一実施形態、及びせん断線２０Ａ～２０Ｂによって規定された各サブ領域内の局所アナログパッド３２Ａ～３２Ｃの提供を示すブロック図である。アナログパッド３２Ａ～３２Ｃは、チップへのアナログ入力の接続点を提供し得る。アナログ信号は、アナログ信号の精度及び機能に影響を及ぼす可能性があるデジタルノイズからの遮蔽などの特別な要件を有することが多く、これらの信号は、デジタル値のみを意味し、それらの間の遷移を意味しないデジタル信号とは対照的な連続値信号である。各サブ領域内でアナログ要件が満たされるよう確実にすることで、集積回路全体の設計が単純化され得る。一実施形態では、所与のサブ領域内のアナログ信号の使用がない場合、そのサブ領域は、アナログパッド及び信号ルーティングを除外し得る。
【0042】
したがって、方法は、第１のサブ領域内に、１つ以上の第１のアナログ入力を規定することと、第２のサブ領域内に、１つ以上の第２のアナログ入力を規定することと、を更に含み得る。１つ以上の第１のアナログ入力は、第１のサブ領域内に留まり、１つ以上の第２のアナログ入力は、第２のサブ領域内に留まり得る。すなわち、入力上又は入力から導出されたアナログ信号は、せん断線２０Ａ～２０Ｂを横断しないワイヤ上で伝送され得る。製造方法では、第１のデータセットは、第１のサブ領域に１つ以上の第１のアナログ入力を更に含むことができ、１つ以上の第１のアナログ入力は、第１のサブ領域内に留まり、第１のデータセットは、第２のサブ領域に１つ以上の第２のアナログ入力を更に含み、１つ以上の第２のアナログ入力は、第２のサブ領域内に留まる。
【0043】
本開示によれば、集積回路は、集積回路を形成する半導体基板の表面の第１の領域内に物理的に配置された第１の複数の回路構成要素と、集積回路を形成する半導体基板の表面の第２の領域内に物理的に配置された第２の複数の回路構成要素と、を備え得る。１つ以上の第１のアナログ入力が、第１の領域内に提供され得、１つ以上の第１のアナログ入力は、第１の複数の回路構成要素に分離されている。１つ以上の第２のアナログ入力が、第２の領域内に提供され、１つ以上の第２のアナログ入力が、第２の複数の回路構成要素に分離されている。
【0044】
考慮され得る集積回路の別の特徴は、テスト容易化設計（ＤＦＴ）戦略である。ＤＦＴは、一般に、ポート又は複数のポートを含み、ポート上に、ジョイントテストアクセスグループ（ＪＴＡＧ）仕様と互換性のあるインターフェースなどのＤＦＴインターフェースが規定される。ＤＦＴは、設計で状態をスキャンイン及びスキャンアウトするように状態要素のスキャンチェーンを規定することを含むことができ、スキャンチェーンは、例えば、所与のサブ領域内に留まるように規定され得る。せん断線交差通信を可能な限り最小限に抑えるために、各サブ領域内に別個のＤＦＴポートを提供することができる。せん断線交差通信が必要な場合、他の信号と同様に、そのような信号は終端させ（サブ領域への入力）、スタブ領域で未接続にすることができる（サブ領域の出力）。一実施形態では、スキャンネットワーク及び他のＤＦＴネットワークは階層リングとして設計されてもよく、それにより、除去された回路構成要素内の部分は、残りのネットワークに更に影響を与えることなく、ＤＦＴネットワークから切断され得る。
【0045】
一実施形態では、いくつかの回路構成要素は、全体インスタンス内で複数回インスタンス化され得る。インスタンスのうちの１つ以上は、部分インスタンスのうちの１つ以上に含まれていないサブ領域内にあってもよい。これらの回路構成要素は、インスタンスの各位置での全ての要件（タイミング、物理的、電気的）を満たすように設計され、したがって、いくつかの他の位置について過剰設計され得る（例えば、回路構成要素は、それらの位置にわたる最悪ケースクロックスキューなどに備えて設計されてもよい）。更に、部分インスタンスは、パッケージ内の差（例えば、異なるＩＲ電圧降下）を処理するために追加の設計を必要とし得る、異なるパッケージングソリューションを有し得る。
【0046】
一実施形態では、ファウンドリは、半導体基板上の特定の「非論理」セルの製造を必要とし得る。これらのセルは、集積回路自体の一部ではないが、製造プロセスを調整するためにファウンドリによって使用され得る。ファウンドリが要求するセルは厳密なルールを有し得、ダイのサイズに依存させることができ、したがって、全体インスタンスのフロアプランにおけるこれらのセルは、部分インスタンス（複数可）にも適切に配置されるように、配置を計画する必要があり得る。
【0047】
図７は、集積回路設計のもう１つの考慮事項である様々なタイプの除外領域（又は除外ゾーン）の実施形態を示す。図７の左側では、全体ダイ１８の全体インスタンス（チップ１）は、右側の部分インスタンスと共に示されており、上側がチップ３（全体インスタンス内の位置は、点線３４によって示されるせん断線２０Ｂの上方である）、下側がチップ２（全体インスタンス内の位置は、鎖線３６によって示されるせん断線２０Ａの上方である）である。各インスタンスについて、チップの角部は、回路構成が許可されていない除外ゾーンを有する（又は半導体基板表面の他の部分よりもはるかに厳密な設計ルールに従わなければならない）。半導体ダイの角部上の機械応力は、チップの他の位置における機械応力よりも大きくなり得るため、角部除外ゾーンが規定され得る。角部除外ゾーンは、図７の参照番号３８によって示される網掛け領域によって示される。
【0048】
したがって、全体インスタンスは、４つの角部のそれぞれにおける角部除外ゾーンだけでなく、せん断線２０Ａ～２０Ｂに隣接するサブ領域の角部にもチップの側部に沿った「角部」除外ゾーンを有し、これらのせん断線は、部分インスタンスのチップの角部で終端される。追加の角部除外ゾーンは、全体インスタンスの角部除外ゾーンと同じサイズであってもよく、又は角部除外ゾーンのサイズがダイ全体のサイズに応じて増減する場合、異なっていてもよい。
【0049】
したがって、方法は、半導体基板のそれぞれの角部に複数の除外ゾーンを規定することを更に含み得、回路構成要素は、集積回路を製造するために使用される製造プロセスの機械的要件に従って、複数の除外ゾーンから除外される。本方法は、せん断線に隣接する第１のサブ領域の角部に追加の除外ゾーンを規定することを更に含み得、それにより、部分インスタンスは、部分インスタンスをその上に形成した半導体基板のそれぞれの角部に除外ゾーンを含む。製造方法における第１のデータセットは、半導体基板のそれぞれの角部に複数の除外ゾーンを含み得、回路構成要素は、集積回路を製造するために使用される製造プロセスの機械的要件に従って複数の除外ゾーンから除外され、第１のデータセットは、第２のサブ領域に隣接する第１のサブ領域の角部に追加の除外ゾーンを含み得、それにより、部分インスタンスは、部分インスタンスをその上に形成した半導体基板のそれぞれの角部に除外ゾーンを含む。
【0050】
更に、（例えば、全体インスタンスを含む）集積回路は、集積回路を形成する半導体基板の表面の第１の領域内に物理的に配置された第１の複数の回路構成要素と、半導体基板のそれぞれの角部にある複数の除外ゾーンであって、回路構成要素が、集積回路を製造するために使用される製造プロセスの機械的要件に従って複数の除外ゾーンから除外される、複数の除外ゾーンと、半導体基板の１対の名目上平行な縁部に沿ってそれぞれの角部から分離する別の複数の除外ゾーンであって、回路構成要素が別の複数の除外ゾーンから除外され、別の複数の除外ゾーンが複数の除外ゾーンと実質的に同じ寸法である、別の複数の除外ゾーンと、を備え得る。
【0051】
図７はまた、集積回路の全体インスタンス及び部分インスタンスにおけるＣ４バンプの許容位置を示し、それらの位置は、図７の参照番号４０の二重網掛け領域として示される。二重網掛け領域４０によって示される領域の外側の領域は、Ｃ４バンプの許容位置ではなくてもよく（例えば、Ｃ４バンプの除外ゾーン）、又はそれらの領域にＣ４バンプを配置するためにより厳しいルールが定められてもよい。したがって、各インスタンスの各縁部に許容位置／除外ゾーンが存在する。すなわち、全体ダイ１８の周囲、及びせん断線２０Ａ～２０Ｂの両側にＣ４除外ゾーンが存在し得る。したがって、方法は、第２のサブ領域に隣接する第１のサブ領域の縁部に沿って第２の除外ゾーンを規定することを更に含み得、制御崩壊チップ接続（Ｃ４）接続は、第２の除外ゾーンから除外される。製造方法では、第１のデータセットは、第２のサブ領域に隣接する第１のサブ領域の縁部に沿った第２の除外ゾーンを更に含み得、制御崩壊チップ接続（Ｃ４）接続は、第２の除外ゾーンから除外される。一実施形態では、集積回路は、複数の除外ゾーン間の線に沿った第２の除外ゾーンを含み得、制御崩壊チップ接続（Ｃ４）接続は、第２の除外ゾーンから除外される。
【0052】
図８は、図２に示されるチップ３の実施形態の回路構成要素１０Ｂ及びスタブ領域２２の一実施形態をより詳細に示すブロック図である。回路構成要素１０Ａとの同様の接続も提供され得、図３のスタブ領域２４は、回路構成要素１０Ａ～１０Ｃと同様であり得る。スタブ領域２２は、図８でスタブ領域２２の終端から縁部まで点線で示されるように、全体インスタンスの一部であるが部分インスタンスの一部ではない除去された回路構成要素によって提供される入力のために、回路構成要素１０ＢのためのＶＤＤ終端５０（入力が上方に結合される又はバイナリ１に結合される）、及びＶＳＳ又は接地終端５２（入力が下方に結合される又はバイナリ０に結合される）などの終端を含み得る。所与の終端に対するバイナリ１又はバイナリ０の選択は、回路構成要素１０Ｂ内の入力の論理効果に依存し得る。一般に、終端は、全体インスタンスにおいて（例えば、除去された回路部品の出力として）入力を供給する除去された回路構成要素からの更なる入力なしに受信回路を進行させるいずれかの値として選択することができる。終端は、信号に対して駆動回路が欠如しているときに既知の値を提供する。除去された回路構成要素に接続される回路構成要素１０Ｂの出力は、スタブ領域２２に到達し得るが（例えば、参照符号５４及び５６）、未接続であり得る（例えば、受信回路に接続され得ない）。全体インスタンス又は比較的大きな部分インスタンスにおいて、出力ワイヤ５４及び５６は、部分インスタンスに存在しない回路構成要素まで延在し得る（図８の点線で示される）。
【0053】
したがって、スタブ領域で終端される入力は、スタブ領域に延在し、スタブ領域が配置される集積回路の縁部と交差するように配向されているワイヤであり得る。入力は、集積回路内のワイヤを駆動するように構成された回路を欠いている（例えば、ワイヤは、部分インスタンスに存在しない回路構成要素によって全体インスタンスで駆動される）。
【0054】
他の場合には、除去された回路構成要素からの入力のための局所入力を置換することが望ましい場合がある。例えば、テストに使用されるループバック回路、又はリングインターコネクト構造は、部分インスタンスでループバック／リングを局所的に完成し得る。そのようなインスタンスをサポートするために、受信回路構成要素（例えば、回路構成要素１０Ｂ）は、局所信号と除去された構成要素からの入力との間を選択するための論理回路を含み得る。例えば、図８では、回路構成要素１０Ｂは、複数のマルチプレクサ（ｍｕｘ）５８及び６０を含み得る。各ｍｕｘ５８又は６０は、部分インスタンスに存在しない回路構成要素から通常供給される入力ワイヤに連結され得る。入力ワイヤは、スタブ領域２２に到達し得るが、未接続であり得る。あるいは、入力ワイヤは、必要に応じて、バイナリ１又はゼロで終端され得る。そのような入力の終端は、入力が浮動し、浮動入力が有意な期間、電源と接地との間で無駄な電流を引き起こすことを防止し得る。ｍｕｘ選択ワイヤはまた、スタブ領域２２から提供され、バイナリ０（ＶＳＳ）又はバイナリ１（ＶＤＤ）で終了することができ、ｍｕｘに局所ワイヤを選択させることができる。（例えば、全体インスタンス又は比較的大きな部分インスタンスで）入力ワイヤのソース回路構成要素が存在する場合、ｍｕｘ選択ワイヤは、ソース回路構成要素から提供され得る（図８の点線）。そのような場合、ｍｕｘ選択ワイヤは、動作中に所望される場合、局所入力とソース回路構成要素からの入力とを選択することができる動的信号であり得るか、又はスタブ領域２２内のｍｕｘ選択ワイヤと比較して反対のバイナリ値に結合され得る。
【0055】
したがって、方法の一実施形態では、全体インスタンスは、第２のサブ領域内の他の複数の回路構成要素を含み得、これらの回路構成要素は、第１のサブ領域内の複数の回路構成要素への複数の入力である複数の出力を含み得る。複数の回路構成要素は、複数の入力のうちの対応する入力を入力として有する複数のマルチプレクサ回路を含み得る。本方法は、スタブ領域に、複数のマルチプレクサ回路に対する複数の選択信号を表すことを含み得る。複数の選択信号は、複数の入力が接続されているｍｕｘ入力とは異なる、複数のマルチプレクサ回路の入力を選択するバイナリ値で、スタブ領域内で終端され得る。一実施形態では、複数の選択信号は、異なるバイナリ値で第２のサブ領域内で終端され得る。
【0056】
一実施形態では、集積回路は、集積回路を形成する半導体基板の表面上に物理的に配置された複数の回路構成要素を含み得る。複数の回路構成要素は、複数のマルチプレクサ回路を含み、複数のマルチプレクサ回路の所与のマルチプレクサ回路は、第１の入力ワイヤ、第２の入力ワイヤ、及び選択制御ワイヤを有する。集積回路は、表面の単一縁部に沿った領域を更に含み得、この領域は、選択制御ワイヤの電源であり、第２の入力ワイヤは、表面の単一縁部に到達し、未接続であり、選択制御ワイヤは、集積回路の供給ワイヤに電気的に接続されている。使用中の供給ワイヤ上の電圧は、複数のマルチプレクサ回路に、複数のマルチプレクサ回路の出力として第１の入力ワイヤを選択させるデジタルロジックレベルに対応する。
【0057】
次に、チップ１８の全体インスタンスであり得る一対の集積回路７６及び７８の一実施形態のブロック図である図９を参照する。一実施形態では、せん断線２０Ａ～２０Ｂが集積回路７６に関して示され、集積回路７６の特定の追加の詳細が示されている。特に、集積回路７６は、集積回路７６内の通信ネットワークの一部であり得る複数のネットワークスイッチ７０Ａ～７０Ｈを含むことができる。通信ネットワークは、回路構成要素の一例であり得、他の回路構成要素（例えば、プロセッサ、メモリコントローラ、周辺機器など）間の通信を提供するように構成され得る。
【0058】
ネットワークスイッチ７０Ａ～７０Ｈは、リング、メッシュ、スターなどの任意の形態を使用して互いに連結され得る。所与の通信メッセージ又はパケットがネットワークスイッチ７０Ａ～７０Ｈに受信されると、ネットワークスイッチ７０Ａ～７０Ｈは、パケットを送信先に向かって移動させるためにパケットを送信すべき出力を決定することができる。方向は、集積回路のどのインスタンスが、ネットワークスイッチが製造されているかに依存し得る。例えば、全体インスタンスが製造されている場合、ネットワークスイッチ７０Ｅなどの所与のネットワークスイッチは、図９に示すように上方又は下方のいずれかにパケットを伝送し得る（又はネットワークスイッチ７０Ｅに連結された図示されない別の回路構成要素がパケットのターゲットである場合、ネットワークスイッチ７０Ｅは、パケットをその回路構成要素に送信し得る）。しかしながら、部分インスタンスがせん断線２０Ａに基づいて形成される場合、ネットワークスイッチ７０Ｅは、受信回路が存在しないためにパケットを下方に送信できない。同様に、そのシナリオでは、ネットワークスイッチ７０Ｆは、パケットを下方に送信できない。せん断線２０Ｂに基づいて部分インスタンスが形成される場合、ネットワークスイッチ７０Ｃ及び７０Ｄは、下向き方向にパケットを送信できない。
【0059】
したがって、ネットワークスイッチ７０Ａ～７０Ｈのうちの少なくともいくつかの動作は、インスタンスに依存し得る。違いを管理するための複数の方法が存在し得る。例えば、スイッチへの入力は、インスタンスを指定することができる（スタブ領域によって、又は全体インスタンスの場合、せん断線２０Ｂの下方の領域内の回路構成要素によって出力される）。図示される実施形態では、ルーティングテーブル又は他のプログラム可能なリソース７４が、各ネットワークスイッチ７０Ａ～７０Ｈに含まれ得る。ルーティングテーブル７４は、所定位置にあるインスタンスに基づいて（例えば、ブートコード又は他のファームウェアによって）初期化時にプログラムされ得る。
【0060】
同様に、様々なインスタンスは、異なる数のメモリコントローラを有し得る（例えば、除去されたサブ領域内の回路構成要素は、メモリコントローラを含み得、残りのサブ領域に追加のメモリコントローラが存在し得る）。メモリアドレス空間は、メモリコントローラ上にマッピングされ得、したがって、マッピングは、所与の全体又は部分インスタンスに実際に存在するメモリコントローラの数に基づいて変化し得る。メモリ動作パケットを搬送するネットワークスイッチ７０Ａ～７０Ｈは、プログラム可能なリソースも使用して、アドレスマッピングを記述するデータでプログラム可能であり得る。適切に動作するアドレスマッピングを通知する必要があり得る他の回路構成要素も、同様に、プログラム可能なリソースを有し得る。
【0061】
図示される実施形態では、一対の集積回路７６及び７８は、互いに通信し合い、それらが１つの集積回路ダイであるかのごとく機能するように構成され得る。例えば、各集積回路７６及び７８上のネットワークスイッチ７０Ａ～７０Ｈは、ダイ・ツー・ダイ（Ｄ２Ｄ）インターフェース回路７２を介して通信して、集積回路７６及び７８にわたって１つの通信インターコネクトを形成するように構成され得る。したがって、いずれかの集積回路ダイで発信されるパケットは、他の集積回路ダイ上に送信先を有し得、Ｄ２Ｄインターフェース回路７２を介して、シームレスに、したがって、システム内で実行されるソフトウェアにとってほぼ不可視であるターゲットに送信され得る。
【0062】
集積回路の部分インスタンスは、回路構成の全体インスタンス未満を含むため、部分インスタンスのそれぞれから除去され得る構成要素回路のうちの１つは、Ｄ２Ｄインターフェース回路７２である。すなわち、Ｄ２Ｄインターフェース回路７２は、（例えば、図示された実施形態では、せん断線２０Ａの下方にある）部分インスタンスのそれぞれから除去されるサブ領域内でインスタンス化され得る。
【0063】
図１０は、全体及び部分インスタンスを支持する集積回路の一実施形態の設計及び実証／検証方法の様々な部分を示すフロー図である。全体インスタンスの設計データベースは、図１０の上部中央に示されている（参照番号８０）。部分インスタンスの設計データベースは、全体インスタンスの左右に示されている（参照番号８２及び８４）。設計データベース８２及び８４は、矢印８６及び８８によって示されるように、集積回路を形成するサブ領域及び図１０に示すような対応するスタブ領域２２及び２４のコンテンツを設計データベース８０から引き出す。
【0064】
データベース８０、８２、及び８４は、設計がタイミング要件を満たすことを検証するための静的タイミング分析（ブロック９０）、設計が様々な物理的設計ルールを満たすことを検証するための物理的検証（ブロック９２）、及び設計が（全体インスタンスと部分インスタンスとの間で変動し得る、設計毎に使用されるパッケージと共に）電力網安定性やインピーダンスなどの電気的要件を満たすことを検証するための電気的検証（ブロック９４）を用いて分析され得る。物理的設計ルールは、デバイス及び／又は配線層内の配線間の最小間隔やデバイスサイズなどの特徴を含み得る。物理的設計ルールはまた、上述のように、角部除外、Ｃ４バンプ除外なども含み得る。更に、一実施形態では、部分インスタンスでは接続されていない回路構成要素からの出力のために、対処すべき追加の「アンテナ」ルールが存在し得る。
【0065】
様々な検証ステップの結果は、様々な検証の後続の実行の結果を改善することが期待され得る設計変更（設計変更注文又はＥＣＯ）のために検討され、トリアージされ得る（トリアージＥＣＯブロック９６、９８、及び１００）。ＥＣＯは、どのインスタンスがＥＣＯをもたらすかに関係なく、設計データベース８０で実行され得る（矢印１０２、１０４、及び１０６）。したがって、設計データベース８０は、設計に必要な最悪ケース補正が部分インスタンスのうちの１つから生じた場合、幾分過剰設計され得る。部分インスタンスに含まれるサブ領域で変更が行われた場合、部分インスタンスを更新するために変更が行われた後、設計データベース８２及び８４が設計データベース８０から抽出され得る。
【0066】
様々な検証が完了したら（クリーンブロック１０８、１１０、及び１１２）、全体インスタンス及び部分インスタンスに対してテープアウトが実行され（ブロック１１４、１１６、及び１１８）、各インスタンスに関するデータセットが得られる（ブロック１２０、１２２、及び１２４）。
【0067】
様々な実施形態では、追加の分析及び設計の流れがあり得るが、同様に、様々な設計努力によって特定されるどのＥＣＯも、全体インスタンス設計データベース８０に実装され、次いで部分設計データベース８２及び８４に抽出され得る。
【0068】
集積回路設計の全体及び部分インスタンスのためのサポートによって影響を受ける可能性のある集積回路設計方法の別の領域は、設計実証（ＤＶ）である。ＤＶは、一般に、設計が予想通りに動作し、設計の機能的及び／又は性能要件を満たすことを確実にするために、集積回路の設計、又は所与の回路構成要素などのその一部をテストすることを含む。例えば、ＤＶは、予想される結果に対する設計及び測定動作を刺激するようにテストベンチを規定することを含み得る。テストベンチは、例えば、刺激を記述する追加のＨＤＬコードを含み得る。設計の全てのインスタンスでＤＶを実行するための大幅な再作業及び追加のリソースを回避するために、各インスタンスをカバーする構成可能なテストベンチ環境を規定し得る。構成要素レベルで、インスタンス間のチップレベルの違いの再現を使用して、構成要素をテストし得る。
【0069】
図１１は、チップレベルＤＶのためのテストベンチ構成の一実施形態を示すブロック図である。本実施例では、テストベンチは、チップ１（全体インスタンス）、チップ２（部分インスタンス）、又はチップ３（部分インスタンス）であると選択され得る規定記述（＄ＤＥＦＩＮＥ）を含み得るテストトップレベル１７０を含むことができる。すなわち、所与のシミュレーションについて、＄ＤＥＦＩＮＥ記述は、テストされるインスタンス（ラベルチップ１、チップ２、又はチップ３のうちの１つ）に設定され得る。テストトップレベル１７０は、テスト対象デバイス（ＤＵＴ）１７２（例えば、部分的及び全体インスタンスの集積回路）及びテストベンチ（ＴＢ）１７４を更に含み得る。
【0070】
ＤＵＴ１７２は、各インスタンスに含まれる集積回路の部分（例えば、本実施例では、各インスタンスに共通する回路構成要素１０Ａ～１０Ｂ）を含み得る。共通部分１７６は、所与のシミュレーションのためにＤＵＴ１７２に無条件に含まれ得る。所与のシミュレーションでテストされているインスタンスに応じて、３つの追加部分のうちの１つが条件付きで含まれ得る。例えば、チップ１がテストされている（したがって、＄ＤＥＦＩＮＥ記述は、チップ１を記載している）場合、他の回路構成要素１０Ｃ～１０Ｄが含まれ得る（参照番号１７８）。チップ２がテストされている（したがって、＄ＤＥＦＩＮＥ記述は、チップ２を記載している）場合、回路構成要素１０Ｃ及びスタブ２４が含まれ得る（参照番号１８０）。チップ３がテストされている（したがって、＄ＤＥＦＩＮＥ記述は、チップ３を記載している）場合、スタブ２２は最悪ケースに含まれ得る（参照番号１８２）。
【0071】
テストベンチ１７４は、同様に、＄ＤＥＦＩＮＥ記述に基づいて構成可能であり得る。テストベンチ１７４は、共通部分１７６（例えば、共通部分１７６の刺激）に対応する共通部分１８４を含み得る。他の部分１８４、１８６、又は１８８は、チップ１、チップ２、及びチップ３をそれぞれ記載する＄ＤＥＦＩＮＥ記述に基づいて選択的に含まれ得る。対応する部分１７８、１８０、及び１８２の刺激が、それぞれ含まれ得る。すなわち、回路構成要素１０Ｃ～１０Ｄの組み合わせの刺激は、部分１８６に含まれ得る。回路構成要素１０Ｃとスタブ２４との組み合わせの刺激は、部分１８８に含まれ得、スタブ２２の刺激は、部分１９０に含まれ得る。一実施形態では、スタブ２２は、いかなる能動回路構成も含まなくてもよいため、部分１９０は省略されてもよい。あるいは、共通部分１７６における動作の違いは、部分１９０内で捕捉され得る。
【0072】
したがって、テストトップレベル１７０の同じ全体的な設定は、設計を選択するための＄ＤＥＦＩＮＥ記述の変更のみを伴う設計の任意のインスタンスのシミュレーションを可能にする。
【0073】
図１２は、複製による回路構成要素レベルテストの実施例を示す。本実施例では、チップ１は、回路構成要素１０Ｃと回路構成要素１０Ｂとの間の特定の入力／出力（例えば、インターフェース）と共に示されている。回路構成要素１０Ａ及び１０Ｄの他の入出力との間のインターフェースは、回路構成要素１０Ｂによって受信されるが、簡略化のために図１２には示されていない。
【0074】
したがって、回路構成要素１０Ｂのテスト構成は、ＤＵＴの回路構成要素１０Ｂを含むことができる（参照番号１９２）。回路構成要素１０Ｂと回路構成要素１０Ｃとの間のインターフェースは、テストベンチ１９４内の回路構成要素１０Ｃのモデルを介してモデル化され得る。モデルは、回路構成要素１０Ｃの挙動モデルであってもよい。あるいは、モデルは、インターフェース上で回路構成要素１０Ｃの動作を忠実に再現するが、多くの内部操作を省略し得る、回路構成要素１０Ｃのバス機能モデルであり得る。任意のモデルが使用され得る。テスト構成は、チップ３の配置をテストするように複製することができ、例えば、スタブ２２が、回路構成要素１０Ｃから供給されたインターフェース上の回路構成要素１０Ｂへの様々な入力信号を上方に及び下方に結合するために含まれる。再現された配置は、ＤＵＴ１９２及びスタブ２２の上方結合及び下方結合をインスタンス化するテストベンチ１９６を含む。
【0075】
一実施形態では、設計統合（ＤＩ）も同様に修正され得る。設計統合は、様々な回路構成要素１０Ａ～１０Ｄを接続するプロセスを含み、回路構成要素１０Ａ～１０Ｄの間の正しい通信を可能にし得る任意の必要な「グルーロジック」などを提供し得る。集積回路の様々なインスタンスがテープアウトされるときに、様々な構成が変化し得る。例えば、ネットワークスイッチ７０Ａ～７０Ｈ（又は所与のインスタンスに含まれるスイッチのサブセット）を介したパケットのルーティングは、インスタンスに依存し得る。したがって、ルーティングテーブル７４のプログラミングは、インスタンスに基づいて変化し得る。電力管理などの設計の他の挙動も同様に変化し得る。挙動がスタブ２２又は２４内のプルアップ及びプルダウンによって十分に制御されない場合、ヒューズが使用されて、インスタンス、したがって、ルーティングテーブル７４又は他の回路構成要素１０Ａ～１０Ｄ内の様々な構成レジスタのプログラミングを識別してもよい。ヒューズは、スタブの一部であってもよく、又は回路構成要素１０Ａ～１０Ｄに含まれてもよく、所与のインスタンスについて選択的に飛ばされてもよい。
【0076】
図１３は、集積回路の設計及び製造方法の一実施形態を示すフローチャートである。理解を容易にするために、特定の順序でブロックを示しているが、他の順序を使用してもよい。個々のブロックは、並列に実行され得る。
【0077】
本方法は、集積回路設計に対応する設計データベースにおいて、半導体基板上で製造されたときに集積回路設計によって占有される領域を規定することを含み得る（ブロック１３０）。本方法は、所望に応じて、せん断線、又は２つ以上のせん断線を規定することを更に含み得る。せん断線は、領域を第１のサブ領域及び第２のサブ領域に区分することができ、第１のサブ領域と第２のサブ領域との組み合わせは、集積回路の全体インスタンスを表し、第１のサブ領域及びスタブ領域は、全体インスタンスよりも少ない回路構成要素を含む集積回路の部分インスタンスを表す（ブロック１３２）。本方法は、設計データベースにおいて、第１のサブ領域内の集積回路の全体インスタンス及び部分インスタンスの両方に含まれる複数の回路構成要素の物理的位置を表すことを更に含み得る（ブロック１３４）。一実施形態では、第１のサブ領域内の複数の回路構成要素の相対位置及び第１のサブ領域内の複数の回路構成要素のインターコネクトは、全体インスタンス及び部分インスタンスにおいて変化しない。本方法は、設計データベースにおいて、全体インスタンスに含まれるが、第２のサブ領域の部分インスタンスから除外される別の複数の回路構成要素の物理的位置を表すことを更に含み得る（ブロック１３６）。本方法は、設計データベース内のスタブ領域に、そうでなければ第１及び第２のサブ領域間のせん断線を横断することになるワイヤの終端を規定して、部分インスタンスにおける第２のサブ領域の非存在下で、第１のサブ領域内の複数の回路構成要素の正確な動作を確実にすることを更に含み得る（ブロック１３８）。本方法は、第１のサブ領域及び第２のサブ領域を使用して、全体インスタンスに関する第１のデータセットを作成することを更に含み得る（ブロック１４０）。第１のデータセットは、全体インスタンスを製造するために全体インスタンスを規定し得る。本方法は、第１のサブ領域及びスタブ領域を使用して部分インスタンスに関する第２のデータセットを作成することを更に含み得、第２のデータセットは、部分インスタンスの製造のために部分インスタンスを規定する（ブロック１４２）。本方法は、全体及び部分インスタンスを、第１及び第２のデータセットにそれぞれ基づいて製造することを更に含み得る（ブロック１４４）。
【0078】
一実施形態では、スタブ領域は、回路構成を除外し得る。例えば、スタブ領域は、半導体基板の表面領域の上方の１つ以上のメタライゼーション層に配線のみを含み得る。一実施形態では、第２のサブ領域内の他の複数の回路構成要素は、第１のサブ領域内の複数の回路構成要素への複数の入力である複数の出力を含み得る。複数の回路構成要素は、複数の入力のうちの対応する入力を入力として有する複数のマルチプレクサ回路を含み得る。本方法は、スタブ領域に、複数のマルチプレクサ回路に対する複数の選択信号を表すことを更に含み得る。複数の選択信号は、複数の入力が接続されている入力とは異なる複数のマルチプレクサ回路の入力を選択するバイナリ値で、スタブ領域内で終端され得る。複数の選択信号は、異なるバイナリ値で第２のサブ領域内で終端され得る。
【0079】
一実施形態では、本方法は、半導体基板のそれぞれの角部に複数の除外ゾーンを規定することを更に含み得る。回路構成要素は、集積回路を製造するために使用される製造プロセスの機械的要件に従って、複数の除外ゾーンから除外され得る。本方法は、せん断線に隣接する第１のサブ領域の角部に追加の除外ゾーンを規定することを更に含み得、それにより、部分インスタンスは、部分インスタンスをその上に形成した半導体基板のそれぞれの角部に除外ゾーンを含む。
【0080】
一実施形態では、本方法は、第２のサブ領域に隣接する第１のサブ領域の縁部に沿って第２の除外ゾーンを規定することを更に含み得る。制御崩壊チップ接続（Ｃ４）接続は、第２の除外ゾーンから除外され得る。一実施形態では、本方法は、第１のサブ領域内に、１つ以上の第１のアナログ入力を規定することと、第２のサブ領域内に、１つ以上の第２のアナログ入力を規定することと、を更に含み得る。１つ以上の第１のアナログ入力は第１のサブ領域内に最初に留まり得、１つ以上の第２のアナログ入力は第２のサブ領域内に留まる。一実施形態では、本方法は、第１のサブ領域に、１つ以上の第１のクロックツリーを規定して、第１のサブ領域内でクロックを分配することと、第２のサブ領域に、１つ以上の第２のクロックツリーを規定して、第２のサブ領域内でクロックを分配することと、を更に含み得る。１つ以上の第１のクロックツリーは、全体インスタンスにおいて１つ以上の第２のクロックツリーから電気的に絶縁され得る。一実施形態では、本方法は、設計データベースにおいて、第２のサブ領域に第２のせん断線を規定することを更に含み得る。第２のせん断線は、第２のサブ領域を第３のサブ領域及び第４のサブ領域に分割することができ、第３のサブ領域は、第１のサブ領域に隣接している。第３のサブ領域及び第１のサブ領域は、集積回路の第２の部分インスタンスを表し得る。本方法は、第１のサブ領域、第３のサブ領域、及び第２のスタブ領域を使用して、第２の部分インスタンスに関する第３のデータセットを作成することを更に含み得る。第３のデータセットは、第２の部分インスタンスの製造のために第２の部分インスタンスを規定し得る。
【0081】
図１４は、集積回路を製造する方法の一実施形態を示すフローチャートである。理解を容易にするために、特定の順序でブロックを示しているが、他の順序を使用してもよい。個々のブロックは、並列に実行され得る。
【0082】
一実施形態では、本方法は、集積回路設計の全体インスタンスに関する第１のデータセットを受信することを含み得る（ブロック１５０）。第１のデータセットは、全体インスタンスを製造するために全体インスタンスを規定し得る。全体インスタンスは、全体インスタンスによって半導体基板上に占有される領域の第１のサブ領域に物理的に位置する第１の複数の回路構成要素と、全体インスタンスによって半導体基板上に占有される領域の第２のサブ領域に物理的に位置する第２の複数の回路構成要素と、を含み得る。本方法は、集積回路設計の部分インスタンスに関する第２のデータセットを受信することを更に含み得る（ブロック１５２）。第２のデータセットは、部分インスタンスを製造するために部分インスタンスを規定し得る。部分インスタンスは、第１のサブ領域内の第１の複数の回路構成要素を含むことができ、第１のサブ領域内の第１の複数の回路構成要素の相対位置と、第１のサブ領域内の第１の複数の回路構成要素のインターコネクトは、全体インスタンス及び部分インスタンスにおいて変化しない。部分インスタンスは、第１のサブ領域に隣接するスタブ領域を更に含むことができ、スタブ領域は、そうでなければ第１及び第２のサブ領域内の構成要素を相互接続することになるワイヤを終端させて、部分インスタンスにおける第２のサブ領域の非存在下で、第１のサブ領域内の第１の複数の回路構成要素の正確な動作を確実にする。本方法は、第１のデータセットに基づいて、集積回路の第１の複数の全体インスタンスを製造することと（ブロック１５４）、第２のデータセットに基づいて、集積回路の第２の複数の部分インスタンスを製造することと（ブロック１５６）、を更に含み得る。
【0083】
一実施形態では、スタブ領域は回路構成を除外する。例えば、スタブ領域は、半導体基板の表面領域の上方の１つ以上のメタライゼーション層に配線のみを含み得る。一実施形態では、第２のサブ領域内の他の複数の回路構成要素は、第１のサブ領域内の第１の複数の回路構成要素への複数の入力である複数の出力を含み、第１の複数の回路構成要素は、複数の入力のうちのそれぞれを入力として有する複数のマルチプレクサ回路を含む。スタブ領域は、複数のマルチプレクサ回路のための複数の選択信号を更に含み得る。一実施形態では、複数の選択信号は、複数の入力が接続されている入力とは異なる、複数のマルチプレクサ回路の入力を選択するバイナリ値で、スタブ領域内で終端される。複数の選択信号は、全体インスタンスにおいて異なるバイナリ値で第２のサブ領域内で終端させ得る。
【0084】
一実施形態では、第１のデータセットは、半導体基板のそれぞれの角部に複数の除外ゾーンを含み得る。回路構成要素は、集積回路を製造するために使用される製造プロセスの機械的要件に従って、複数の除外ゾーンから除外され得る。第１のデータセットは、第２のサブ領域に隣接する第１のサブ領域の角部に追加の除外ゾーンを更に含むことができ、それにより、部分インスタンスは、部分インスタンスをその上に形成した半導体基板のそれぞれの角部に除外ゾーンを含む。一実施形態では、第１のデータセットは、第２のサブ領域に隣接する第１のサブ領域の縁部に沿った第２の除外ゾーンを更に含み得、制御崩壊チップ接続（Ｃ４）接続は、第２の除外ゾーンから除外される。一実施形態では、第１のデータセットは、第１のサブ領域に１つ以上の第１のアナログ入力、及び第２のサブ領域に１つ以上の第２のアナログ入力を更に含み得る。１つ以上の第１のアナログ入力は、第１のサブ領域内に留まり、１つ以上の第２のアナログ入力は、第２のサブ領域内に留まる。一実施形態では、第１のデータセットは、第１のサブ領域内でクロックを分配するための１つ以上の第１のクロックツリーと、第２のサブ領域内でクロックを分配するための１つ以上の第２のクロックツリーとを更に含むことができ、全体インスタンスにおいて、１つ以上の第１のクロックツリーは、１つ以上の第２のクロックツリーから電気的に絶縁されている。
コンピュータ可読記憶媒体
コンピュータ可読記憶媒体
【0085】
次に図１５を参照すると、コンピュータ可読記憶媒体８００の一実施形態のブロック図が示されている。一般的に、コンピュータアクセス可能な記憶媒体は、コンピュータに命令及び／又はデータを提供するために使用時にコンピュータによりアクセス可能である任意の記憶媒体を含み得る。例えば、コンピュータアクセス可能な記憶媒体は、磁気又は光学媒体、例えば、（固定された又は取り外し可能な）ディスク、テープ、ＣＤ－ＲＯＭ、ＤＶＤ－ＲＯＭ、ＣＤ－Ｒ、ＣＤ－ＲＷ、ＤＶＤ－Ｒ、ＤＶＤ－ＲＷ又はブルーレイなどの記憶媒体を含み得る。記憶媒体は、ＲＡＭ（例えば、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）、Ｒａｍｂｕｓ ＤＲＡＭ（ＲＤＲＡＭ）、スタティックＲＡＭ（ＳＲＡＭ）など）、ＲＯＭ、又はフラッシュメモリなどの、揮発性又は不揮発性メモリ媒体を更に含み得る。記憶媒体は、それが命令／データを提供するコンピュータ内に物理的に搭載され得る。代わりに、記憶媒体は、コンピュータに接続されてもよい。例えば、記憶媒体は、ネットワーク接続ストレージのように、ネットワーク又は無線リンクを介してコンピュータに接続され得る。記憶媒体は、ユニバーサルシリアルバス（ＵＳＢ）などの周辺装置インターフェースにより接続され得る。概して、コンピュータアクセス可能な記憶媒体８００は、非一時的な方法でデータを記憶し得、非一時的とは、この文脈上、命令／データを信号上で伝達しないことを意味し得る。例えば、非一時的なストレージは、揮発性（記憶された命令／データを電源切断に応じて失い得る）でもよく、不揮発性でもよい。
【0086】
図１５のコンピュータアクセス可能な記憶媒体８００は、集積回路の全体インスタンス及び集積回路の部分インスタンスを表すデータベース８０２、８０４、及び８０６を記憶し得る。一般に、データベース８０２、８０４、及び８０６は、プログラムによって読み取られ、直接的又は間接的に使用されて、インスタンスを含むハードウェアを製造するデータベースであり得る。例えば、データベースは、Ｖｅｒｉｌｏｇ又はＶＨＤＬのような高位設計言語（high level design language：ＨＤＬ）におけるハードウェア機能の動作レベル記述又はレジスタ転送レベル（ＲＴＬ）記述であり得る。記述は、ゲートのリストを含むネットリストを合成ライブラリから生成するために記述を合成することができる合成ツールにより読み取ることができる。ネットリストは、インスタンスを備えるハードウェアの機能も表す、ゲートのセットを含む。次いで、マスクに適用される幾何学形状を記述するデータセットを生成するために、ネットリストを配置し、ルーティングすることができる。次いで、インスタンスに対応する１つ以上の半導体回路を生成するために、様々な半導体製作ステップでマスクを使用し得る。代替的には、コンピュータアクセス可能な記憶媒体８００上のデータベース８０２、８０４、及び８０６は、所望に応じて、（合成ライブラリを含む、又は合成ライブラリを含まない）ネットリスト又はデータセットであってもよい。
【0087】
コンピュータアクセス可能な記憶媒体８００は、インスタンスの表現を記憶するが、他の実施形態は、必要に応じて、インスタンスの任意の部分の表現を保持し得る。
コンピュータシステム
コンピュータシステム
【0088】
次に図１６に移ると、システム７００の一実施形態のブロック図が示される。図示の実施形態では、システム７００は、１つ以上の周辺装置７０４及び外部メモリ７０２に連結されたチップ上システム（ＳＯＣ）７０６の少なくとも１つのインスタンスを含む。ＳＯＣ１０に供給電圧を供給すると共に、メモリ７０２及び／又は周辺装置７０４に１つ以上の供給電圧を供給する電源（ＰＭＵ）７０８が提示されている。いくつかの実施形態では、ＳＯＣ７０６の２つ以上のインスタンスが含まれ得る（かつ、２つ以上のメモリ７０２も含まれ得る）。より具体的には、ＳＯＣ７０６は、本明細書に記載の集積回路の（例えば、全体又は部分）インスタンスのいずれかであり得る。
【0089】
周辺装置７０４は、システム７００の種類に応じて、任意の所望の回路構成を含んでもよい。例えば、一実施形態では、システム７０４は、モバイルデバイス（例えば、パーソナルデジタルアシスタント（ＰＤＡ）、スマートフォンなど）であり得、周辺装置７０４は、Ｗｉ－Ｆｉ、Ｂｌｕｅｔｏｏｔｈ、セルラー、全地球測位システムなどの様々なタイプの無線通信用のデバイスを含み得る。周辺装置７０４はまた、ＲＡＭ記憶装置、ソリッドステート記憶装置、又はディスク記憶装置を含む追加の記憶装置を含み得る。周辺装置７０４は、タッチディスプレイスクリーン又はマルチタッチディスプレイスクリーンを含むディスプレイスクリーン、キーボード又は他の入力デバイス、マイクロフォン、スピーカなどのユーザインターフェースデバイスを含み得る。他の実施形態では、システム７００は、任意の種類のコンピューティングシステム（例えば、デスクトップパーソナルコンピュータ、ラップトップコンピュータ、ワークステーション、ネットトップなど）とすることができる。
【0090】
外部メモリ７０２は、任意の種類のメモリを含んでもよい。例えば、外部メモリ７０２は、ＳＲＡＭ、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）、ダブルデータレート（ＤＤＲ、ＤＤＲ２、ＤＤＲ３など）ＳＤＲＡＭ、ＲＡＭＢＵＳ ＤＲＡＭ、ＤＤＲ ＤＲＡＭの低電力バージョン（例えばＬＰＤＤＲ、ｍＤＤＲなど）などのダイナミックＲＡＭ（ＤＲＡＭ）であり得る。外部メモリ７０２は、シングルインラインメモリモジュール（single inline memory modules：ＳＩＭＭ）、デュアルインラインメモリモジュール（dual inline memory modules：ＤＩＭＭ）などのメモリデバイスが装着される１つ以上のメモリモジュールを含み得る。代わりに、外部メモリ７０２は、チップオンチップ又はパッケージオンパッケージ実装形態でＳＯＣ７０６に装着される１つ以上のメモリデバイスを含んでもよい。
【0091】
図示されるように、システム７００は、広範囲の領域に適用されることが示されている。例えば、システム７００は、デスクトップコンピュータ７１０、ラップトップコンピュータ７２０、タブレットコンピュータ７３０、セルラーもしくは携帯電話７４０、又はテレビ７５０（又はテレビに連結されたセットトップボックス）のチップ、回路、構成要素などの一部として利用され得る。また、スマートウォッチ及び健康監視デバイス７６０も図示されている。いくつかの実施形態では、スマートウォッチは、様々な汎用コンピューティング関連機能を含み得る。例えば、スマートウォッチは、電子メール、携帯電話サービス、ユーザカレンダーなどへのアクセスを提供し得る。様々な実施形態では、健康監視デバイスは、専用の医療デバイスであってもよく、又はそれ以外に専用の健康関連機能を含んでもよい。例えば、健康監視デバイスは、ユーザのバイタルサインを監視し、疫学的ソーシャルディスタンスのためにユーザの他のユーザへの近接を追跡し、接触確認を行い、健康危機の発生時に緊急サービスへの通信を提供することができる。様々な実施形態では、上述のスマートウォッチは、いくつか又は任意の健康監視関連機能を含んでもよく、又は含まなくてもよい。首の周りに着用されるデバイス、人体に植え込み可能なデバイス、拡張及び／又は仮想現実経験を提供するように設計された眼鏡などの他のウェアラブルデバイスも同様に企図される。
【0092】
システム７００は、クラウドベースサービス（複数可）７７０の一部として更に使用され得る。例えば、前述のデバイス及び／又は他のデバイスは、クラウド内のコンピューティングリソース（すなわち、遠隔に配置されたハードウェア及び／又はソフトウェアリソース）にアクセスし得る。更に、システム７００は、前述のもの以外の家庭の１つ以上のデバイスにおいて利用され得る。例えば、家庭内の機器は、注目に値する状態を監視及び検出することができる。例えば、家庭内の様々なデバイス（例えば、冷蔵庫、冷却システムなど）は、デバイスの状態を監視し、特定事象が検出される場合、住宅所有者（又は修理施設）に警告を発することができる。あるいは、サーモスタットが、家庭の温度を監視し、住宅所有者による様々な条件に対する応答履歴に基づいて、加熱／冷却システムの調整を自動化し得る。また、図１６には、様々な輸送モードへのシステム７００の適用が示されている。例えば、システム７００は、航空機、電車、バス、賃貸用車両、自家用車、私有ボートからクルーズ船に至る船舶、スクーター（レンタル又は自己所有）などの制御システム及び／又は娯楽システムにおいて使用され得る。様々な場合において、システム７００を使用して、自動ガイダンス（例えば、自動運転車両）、一般的なシステム制御、及び他の方法を提供することができる。これらの任意の多くの他の実施形態が可能であり、企図される。図１６に示されるデバイス及び用途は、単なる例示であり、限定することを意図するものではないことに留意されたい。他のデバイスが可能であり、企図される。
＊＊＊
＊＊＊
【0093】
本開示は、「一実施形態」又は「実施形態」の群（例えば、「いくつかの実施形態」又は「様々な実施形態」）への言及を含む。実施形態は、開示された概念の異なる実装形態又は例である。「実施形態」、「一実施形態」、「特定の実施形態」などへの言及は、必ずしも同じ実施形態を指すものではない。具体的に開示されたものを含む多数の可能な実施形態、並びに本開示の趣旨又は範囲内にある修正又は代替が企図される。
【0094】
本開示は、開示された実施形態から生じ得る潜在的な利点を論じることができる。これらの実施形態の全ての実装形態は、必然的に、潜在的な利点のいずれか又は全てを示す。特定の実装形態について利点が実現されるかどうかは、多くの要因に依存し、そのいくつかは本開示の範囲外である。実際、特許請求の範囲内にある実装形態が、任意の開示された利点のいくつか又は全てを発揮しない場合がある理由は多く存在する。例えば、特定の実装形態は、開示された実施形態のうちの１つと併せて、１つ以上の開示された利点を無効にする又は減少させる、本開示の範囲外の他の回路を含み得る。更に、特定の実装形態（例えば、実装技術又はツール）の次善の設計実行もまた、開示された利点を無効にする又は減少させ得る。熟練した実行を想定しても、利点の実現は、実装形態が展開される環境状況などの他の要因に依然として依存し得る。例えば、特定の実装形態に供給される入力は、本開示で対処される１つ以上の問題が特定の機会に生じるのを防止することができ、その結果、その解決策の恩恵が実現されない可能性がある。起こり得る本開示の外部要因の存在を考慮すると、本明細書に記載される任意の潜在的な利点は、侵害を実証するために満たされなければならない請求項の限定として解釈されるべきではないことが明確に意図される。むしろ、そのような潜在的な利点の識別は、本開示の利益を有する設計者に利用可能な改善のタイプを例示することが意図される。そのような利点は、許容可能に記載されていること（例えば、特定の利点が「生じ得る」という記載）は、そのような利点が実際に実現され得るかどうかに関する疑念を伝えることを意図するものではなく、そのような利点の実現が、多くの場合、追加の要因に依存するという技術的現実を認識することを意図するものである。
【0095】
特に明記しない限り、実施形態は非限定的である。すなわち、開示された実施形態は、単一の実施例のみが特定の特徴に関して説明されている場合でも、本開示に基づいて作成される特許請求の範囲を限定することを意図するものではない。開示された実施形態は、それに反する記述が本開示に存在しない場合、限定的ではなく例示的であることが意図される。上記の記載は、開示される実施形態だけでなく、本開示による恩恵を受ける当業者にとって明らかとなるであろう代替物、修正例、及び均等物を網羅する請求項を可能にすることが意図される。
【0096】
例えば、本出願の特徴は、任意の好適な様式で組み合わせることができる。したがって、このような特徴の組み合わせのいずれに対しても、本願（又は、本願に対する優先権を主張する出願）の審査手続き中に、新しい特許請求を策定し得る。特に、添付の特許請求の範囲を参照すると、従属請求項からの特徴は、他の独立請求項に従属する請求項を含め、適宜、他の従属請求項の特徴と組み合わせることができる。同様に、それぞれの独立請求項からの特徴は、適宜組み合わせることができる。
【0097】
したがって、添付の従属請求項は、それぞれが単一の他の請求項に従属するように作成され得るが、追加の従属も企図される。本開示と一致する従属項における特徴の任意の組み合わせが企図され、本出願又は別の出願で特許請求され得る。要約すると、組み合わせは、添付の特許請求の範囲に具体的に列挙されるものに限定されない。
【0098】
適宜、１つのフォーマット又は法定種類（例えば、装置）で作成される請求項はまた、別のフォーマット又は法定種類（例えば、方法）の対応する請求項をサポートするように意図されることが企図される。
＊＊＊
＊＊＊
【0099】
本開示は法的文書であるため、様々な用語及び語句は、行政及び司法的解釈の対象となり得る。以下の段落、並びに本開示を通じて提供される規定は、本開示に基づいて作成された特許請求の範囲をどのように解釈するかにおいて使用されることを公的に通知する。
【0100】
単数形のアイテム（すなわち、「ａ」、「ａｎ」、又は「ｔｈｅ」が先行する名詞又は名詞句）への言及は、文脈上特に明示されない限り、「１つ以上」を意味することを意図している。したがって、特許請求の範囲における「アイテム」への言及は、文脈を伴わずに、アイテムの追加のインスタンスを除外するものではない。「複数の」アイテムは、２つ以上のアイテムのセットを指す。
【0101】
「ｍａｙ」という語は、本明細書では許容の意味（すなわち、可能性を有する、可能である）で使用されており、義務の意味で使用されていない（すなわち、必須ではない）。
【0102】
「含む（comprising）」及び「含む（including）」という用語及びその形態は、オープンエンドであり、「限定されるものではないが、含む」を意味する。
【0103】
「又は」という用語が、選択肢のリストに関して本開示で使用される場合、文脈上特に明示されない限り、包括的な意味で使用されることが一般に理解されるであろう。したがって、「ｘ又はｙ」の列挙は、「ｘもしくはｙ、又はその両方」と同等であり、したがって、１）ｘであるがｙではない、２）ｙであるがｘではない、及び３）ｘとｙの両方、を包含する。一方、「ｘ又はｙのいずれかであるが、両方ではない」という語句は、「又は」が排他的な意味で使用されていることを明確にする。
【0104】
「ｗ、ｘ、ｙ、ｚ、又はそれらの任意の組み合わせ」、又は「．．．ｗ、ｘ、ｙ、及びｚのうちの少なくとも１つ」の列挙は、セット内の要素の総数までの単一要素を含む全ての可能性を網羅することを意図している。例えば、セット［ｗ，ｘ，ｙ，ｚ］の場合、これらの表現は、セットの任意の単一要素（例えば、ｗであるが、ｘ、ｙ、又はｚではない）、任意の２つの要素（例えば、ｗ及びｘであるが、ｙ又はｚではない）、任意の３つの要素（例えば、ｗ、ｘ、及びｙであるが、ｚではない）、及び４つ全ての要素を網羅する。したがって、「．．．ｗ、ｘ、ｙ、及びｚのうちの少なくとも１つ」という語句は、セット［ｗ、ｘ、ｙ、ｚ］の少なくとも１つの要素を指し、それによって、この要素のリストにおける全ての可能な組み合わせを網羅する。この語句は、ｗの少なくとも１つのインスタンス、ｘの少なくとも１つのインスタンス、ｙの少なくとも１つのインスタンス、及びｚの少なくとも１つのインスタンスが存在する必要があると解釈されるべきではない。
【0105】
本開示において、様々な「ラベル」は、名詞又は名詞句に先行し得る。文脈上特に明示されない限り、特徴（例えば、「第１の回路」、「第２の回路」、「特定の回路」、「所与の回路」など）に使用される様々なラベルは、特徴の異なる例を指す。更に、特徴に適用されるとき、「第１」、「第２」、及び「第３」というラベルは、特に明記しない限り、任意のタイプの順序（例えば、空間、時間、論理など）を意味するものではない。
【0106】
本明細書で使用する「～に基づいて」という語句は、判定に影響を及ぼす１つ以上の要因を記述するために使用される。この用語は、追加の要因が決定に影響を及ぼすことがある可能性を除外しない。すなわち、決定は、指定された要因のみに基づくか、又は、指定された要因並びに他の指定されていない要因に基づき得る。「Ｂに基づいてＡを判定する」という語句を検討する。この語句により、Ｂは、Ａを判定するために使用されるか、又はＡの判定に影響を及ぼす要因であることが特定される。この語句は、Ａの判定が、Ｃなど、何らかの他の要因にも基づき得ることを除外しない。この語句は、ＡがＢのみに基づいて決定される実施形態をも網羅することを意図している。本明細書で使用する「～に基づいて」という語句は、「～に少なくとも部分的に基づいて」という語句と同義である。
【0107】
「に応じて」及び「に応答して」という語句は、効果をトリガする１つ以上の要因を記載する。この語句は、追加の要因が、特定の要因と共に、又は指定された要因とは無関係に、効果に影響を及ぼす、又はそうでなければ効果をトリガする可能性を除外するものではない。すなわち、効果は、これらの要因のみに応じてもよいし、指定された要因並びに他の指定されていない要因に応じてもよい。「Ｂに応じてＡを実行する」という語句を検討する。この語句により、Ｂは、Ａの実行をトリガする、又はＡについての特定の結果をトリガする要因である。この語句は、Ａの実行が、Ｃなど、他の要因にも応じ得ることを除外しない。この語句はまた、Ａを実行することがＢ及びＣに共に応答し得ることを除外しない。この語句は、ＡがＢに応じてのみ実行される実施形態も対象として含むことを意図している。本明細書で使用するとき、「～に応答して」という語句は、「～に少なくとも部分的に応答して」という語句と同義である。同様に、「に応じて」という語句は、「少なくとも部分的に応じて」という語句と同義である。
＊＊＊
＊＊＊
【0108】
本開示内で、（「ユニット」、「回路」、他の構成要素などと様々に呼ばれることがある）様々な実在物は、１つ以上のタスク又は動作を実施するように「構成されている（configured）」ものとして記述又は主張されることがある。［１つ以上のタスクを実施する］ように構成されている［エンティティ］というこの表現は、本明細書では構造（すなわち、物理的なもの）を指すために使用される。より具体的には、この表現は、この構造が動作中に１つ以上のタスクを実施するように配置されたことを示すために使用される。構造は、その構造が現在動作していない場合でも、何らかのタスクを実施する「ように構成されている」と述べられることがある。このように、何らかのタスクを実施するように「構成されている」ものとして記述又は説明されるエンティティは、デバイス、回路、プロセッサユニットとタスクを実行するように実行可能なプログラム命令を記憶したメモリとを有するシステムなどの物理的なものを指す。この語句は、本明細書では無形のものを指すために使用されない。
【0109】
場合によっては、様々なユニット／回路／構成要素を、タスク又は動作のセットを実行するものとして本明細書で説明することができる。具体的に記載されていない場合でも、それらのエンティティがそれらのタスク／動作を実行するように「構成されている」ことが理解される。
【0110】
「～ように構成されている」という用語は、「～ように構成可能な」を意味することを意図していない。例えば、プログラムされていないＦＰＧＡは、特定の機能を実行するように「構成されている」と見なされない。しかしながら、このプログラムされていないＦＰＧＡは、その機能を実行するように「構成可能」であり得る。適切なプログラミング後、ＦＰＧＡは次いで、特定の機能を実行するように「構成されている」と言うことができる。
【0111】
本開示に基づく米国特許出願の目的のために、構造が１つ以上のタスクを実行するように「構成されている」と特許請求の範囲に記載することは、その請求要素について、米国特許法第１１２条（ｆ）項を援用することを明示的に意図していない。出願人が本開示に基づき、米国特許出願の審査過程中に第１１２条（ｆ）項を援用することを望む場合、それは、［機能を実行する］「ための手段」を使用して請求項の要素を説明することになる。
【0112】
本開示には、様々な「回路」が記載され得る。これらの回路又は「回路構成」は、組み合わせ論理、クロック記憶デバイス（例えば、フリップフロップ、レジスタ、ラッチなど）、有限状態機械、メモリ（例えば、ランダムアクセスメモリ、埋め込み動的ランダムアクセスメモリ）、プログラマブルロジックアレイなどの様々なタイプの回路要素を含むハードウェアを構成する。回路は、カスタム設計されてもよいし、又は標準的なライブラリから取得されてもよい。様々な実装形態では、回路構成は、必要に応じて、デジタル構成要素、アナログ構成要素、又は両方の組み合わせを含むことができる。特定のタイプの回路は、一般に「ユニット」（例えば、復号ユニット、算術論理ユニット（ＡＬＵ）、機能ユニット、メモリ管理ユニット（ＭＭＵ）など）と称され得る。そのようなユニットはまた、回路又は回路構成を指す。
【0113】
図面に示され、本明細書に記載されている、開示された回路／ユニット／構成要素及び他の要素は、前述の段落に記載されているものなどのハードウェア要素を含む。多くの場合、特定の回路内のハードウェア要素の内部配置は、その回路の機能を説明することによって指定され得る。例えば、特定の「復号ユニット」は、「命令のオペコードを処理し、複数の機能ユニットのうちの１つ以上に命令をルーティングする」機能を実行することと説明され得、これは、復号ユニットがこの機能を実行するように「構成されている」ことを意味する。この機能の明細は、コンピュータ技術の当業者に対して、回路の可能な構造のセットを暗示するのに十分である。
【0114】
様々な実施形態では、前の段落で論じられるように、回路、ユニット、及びその他の要素は、それらが実行するように構成されている機能又は動作によって規定される。そのような回路／ユニット／構成要素の互いに対する配置、及びそれらが相互作用する方法は、最終的に集積回路内で製造されるか、又はＦＰＧＡにプログラムされるハードウェアのマイクロアーキテクチャ規定を生成して、マイクロアーキテクチャ規定の物理的実装形態を形成する。したがって、マイクロアーキテクチャ規定は、多くの物理的実装形態が導出され得る構造として当業者によって認識され、その実装形態の全てが、マイクロアーキテクチャ規定によって説明されるより広い構造に属する。すなわち、本開示に従って提供されるマイクロアーキテクチャ規定を提示された当業者は、過度の実験を伴わずに、通常の技術を用いて、回路／ユニット／構成要素の説明を、Ｖｅｒｉｌｏｇ又はＶＨＤＬなどのハードウェア記述言語（ＨＤＬ）にコードすることによって構造を実装する。ＨＤＬ記述は、多くの場合、機能的であるように見える様式で表現される。しかし、この分野の当業者にとっては、このＨＤＬ記述は、回路、ユニット、又は構成要素の構造を次のレベルの実装詳細に変換するのに使用される方法である。そのようなＨＤＬ記述は、挙動コード（典型的には合成可能ではない）、レジスタ転送言語（ＲＴＬ）コード（挙動コードとは対照的に、典型的には合成可能である）、又は構造コード（例えば、論理ゲート及びそれらの接続を指定するネットリスト）の形態をとり得る。ＨＤＬ記述は、所与の集積回路製造技術のために設計されたセルのライブラリに対して合成されてもよく、タイミング、電力、及び他の理由のために修正されて、結果としてファウンドリに送信することができる最終設計データベースとなり、マスクを生成し、最終的に集積回路を製造することができる。いくつかのハードウェア回路又はその一部も、回路図エディタでカスタム設計して、合成された回路と共に集積回路設計に取り込むことができる。集積回路は、トランジスタ及び他の回路要素（例えば、コンデンサ、抵抗、インダクタなどの受動要素）、並びにトランジスタと回路要素との間のインターコネクトを更に含むことができる。いくつかの実施形態は、ハードウェア回路を実現するために一体的に接続された複数の集積回路を実装することができ、及び／又は、いくつかの実施形態では、個別の要素を使用することができる。あるいは、ＨＤＬ設計は、フィールドプログラマブルゲートアレイ（field programmable gate array、ＦＰＧＡ）などのプログラム可能な論理アレイに統合してもよく、ＦＰＧＡに実装してもよい。この回路群の設計とこれらの回路の後続の低位実装との間のこの切り離しは、一般に、このプロセスは回路実装プロセスの異なる段階で実行されるため、回路又は論理設計者が、回路がどのように構成されているかの説明以外に、低位実装形態のための特定の構造セットを全く指定しないというシナリオをもたらす。
【0115】
回路要素の多くの異なる低位の組み合わせを使用して、回路の同じ仕様を実装することができるという事実は、その回路に多数の等価構造をもたらす。上記のように、これらの低位回路実装形態は、製造技術の変化、集積回路を製造するために選択されるファウンドリ、特定のプロジェクトに提供されるセルのライブラリなどに応じて変化し得る。多くの場合、これらの異なる実装形態を生成するための異なる設計ツール又は方法によって行われる選択は、任意であり得る。
【0116】
更に、所与の実施形態の場合、回路の特定の機能仕様の単一の実装形態が、多数のデバイス（例えば、数百万個のトランジスタ）を含むことは一般的である。したがって、この絶対量の情報により、膨大な量の同等の可能な実装形態は言うまでもなく、単一の実施形態を実装するために使用される低位構造を完全に列挙することは非現実的である。この理由のために、本開示は、業界で用いられる機能的な省略を使用して、回路の構造を説明する。
【0117】
本出願の主題の説明には、限定されるものではないが、以下の実施例が含まれる。
方法の実施例：
１．方法であって、
集積回路設計の全体インスタンスに関する第１のデータセットを受信することであって、第１のデータセットが、全体インスタンスを製造するために全体インスタンスを規定し、全体インスタンスが、全体インスタンスによって半導体基板上に占有される領域の第１のサブ領域に物理的に位置する第１の複数の回路構成要素と、全体インスタンスによって半導体基板上に占有される領域の第２のサブ領域に物理的に位置する第２の複数の回路構成要素とを含む、ことと、
集積回路設計の部分インスタンスに関する第２のデータセットを受信することであって、第２のデータセットが、部分インスタンスを製造するために部分インスタンスを規定し、部分インスタンスが、第１のサブ領域内に第１の複数の回路構成要素を含み、第１のサブ領域内の第１の複数の回路構成要素の相対位置及び第１のサブ領域内の第１の複数の回路構成要素のインターコネクトは、全体インスタンス及び部分インスタンスで変化せず、部分インスタンスが、第１のサブ領域に隣接するスタブ領域を更に含み、スタブ領域が、そうでなければ第１及び第２のサブ領域内の構成要素を相互接続するであろうワイヤの終端を含み、部分インスタンスにおける第２のサブ領域の非存在下で、第１のサブ領域内の第１の複数の回路構成要素の正確な動作を確実にする、ことと、
第１のデータセットに基づいて、集積回路の第１の複数の全体インスタンスを製造することと、
第２のデータセットに基づいて、集積回路の第２の複数の部分インスタンスを製造することと、を含む、方法。
２．スタブ領域が回路構成を除外する、実施例１に記載の方法。
３．スタブ領域が、半導体基板の表面領域の上方の１つ以上のメタライゼーション層に配線のみを含む、実施例２に記載の方法。
４．第２のサブ領域内の他の複数の回路構成要素が、第１のサブ領域内の第１の複数の回路構成要素への複数の入力である複数の出力を含み、第１の複数の回路構成要素が、入力として複数の入力のうちのそれぞれの入力を有する複数のマルチプレクサ回路を含み、スタブ領域が、複数のマルチプレクサ回路に対する複数の選択信号を更に含む、実施例１に記載の方法。
５．複数の選択信号が、複数の入力が接続される入力とは異なる、複数のマルチプレクサ回路の入力を選択するバイナリ値で、スタブ領域内で終端される、実施例４に記載の方法。
６．複数の選択信号が、全体インスタンスにおいて異なるバイナリ値で第２のサブ領域内で終端される、実施例５に記載の方法。
７．第１のデータセットが、半導体基板のそれぞれの角部に複数の除外ゾーンを含み、回路構成要素は、集積回路を製造するために使用される製造プロセスの機械的要件に従って複数の除外ゾーンから除外され、第１のデータセットが、第２のサブ領域に隣接する第１のサブ領域の角部に追加の除外ゾーンを含み、それにより、部分インスタンスが、部分インスタンスをその上に形成した半導体基板のそれぞれの角部に除外ゾーンを含む、実施例１に記載の方法。
８．第１のデータセットが、第２のサブ領域に隣接する第１のサブ領域の縁部に沿った第２の除外ゾーンを更に含み、制御崩壊チップ接続（Ｃ４）接続が、第２の除外ゾーンから除外される、実施例１に記載の方法。
９．第１のデータセットが、第１のサブ領域に１つ以上の第１のアナログ入力を更に含み、１つ以上の第１のアナログ入力が、第１のサブ領域内に留まり、第１のデータセットが、第２のサブ領域に１つ以上の第２のアナログ入力を更に含み、１つ以上の第２のアナログ入力が、第２のサブ領域内に留まる、実施例１に記載の方法。
１０．第１のデータセットが、第１のサブ領域内でクロックを分配するための１つ以上の第１のクロックツリーと、第２のサブ領域内でクロックを分配するための１つ以上の第２のクロックツリーとを更に含み、全体インスタンスにおいて、１つ以上の第１のクロックツリーが、１つ以上の第２のクロックツリーから電気的に絶縁されている、実施例１に記載の方法。
集積回路の実施例：
１１．集積回路であって、
集積回路を形成する半導体基板の表面上に物理的に配置された複数の回路構成要素であって、複数のマルチプレクサ回路を含み、複数のマルチプレクサ回路の所与のマルチプレクサ回路が、第１の入力ワイヤ、第２の入力ワイヤ、及び選択制御ワイヤを有する、複数の回路構成要素と、
表面の単一縁部に沿った領域であって、
領域が、選択制御ワイヤの電源であり、
第２の入力ワイヤが、表面の単一縁部に到達し、未接続であり、
選択制御ワイヤが、集積回路の供給ワイヤに電気的に接続され、使用中の供給ワイヤ上の電圧が、複数のマルチプレクサ回路に、複数のマルチプレクサ回路の出力として第１の入力ワイヤを選択させるデジタルロジックレベルに対応する、領域と、
を備える、集積回路。
１２．集積回路であって、
集積回路を形成する半導体基板の表面の第１の領域内に物理的に配置された第１の複数の回路構成要素と、
半導体基板のそれぞれの角部における複数の除外ゾーンであって、回路構成要素が、集積回路を製造するために使用される製造プロセスの機械的要件に従って、複数の除外ゾーンから除外される、複数の除外ゾーンと、
それぞれの角部から分離され、半導体基板の一対の名目上平行な縁部に沿った、他の複数の除外ゾーンであって、回路構成要素が他の複数の除外ゾーンから除外され、他の複数の除外ゾーンが、複数の除外ゾーンと実質的に同じ寸法である、他の複数の除外ゾーンと、
を備える、集積回路。
１３．
複数の除外ゾーン間の線に沿った第２の除外ゾーンを更に備え、制御崩壊チップ接続（Ｃ４）接続が、第２の除外ゾーンから除外される、実施例１２に記載の集積回路。
１４．
第１の領域の第１のサブ領域内の１つ以上の第１のアナログ入力であって、第１のサブ領域内に留まる、１つ以上の第１のアナログ入力と、
第１のサブ領域に隣接する第１の領域の第２のサブ領域内の１つ以上の第２のアナログ入力であって、第２のサブ領域内に留まる、１つ以上の第２のアナログ入力と、を更に備える、実施例１２に記載の集積回路。
１５．
第１の領域の第１のサブ領域内にクロックを分配するための１つ以上のクロックツリーと、
第２のサブ領域内にクロックを分配するための１つ以上の第２のクロックツリーと、を更に備え、
１つ以上の第１のクロックツリーが、１つ以上の第２のクロックツリーから電気的に絶縁されている、実施例１２に記載の集積回路。
１６．集積回路であって、
集積回路を形成する半導体基板の表面の第１の領域内に物理的に配置された第１の複数の回路構成要素と、
集積回路を形成する半導体基板の表面の第２の領域内に物理的に配置された第２の複数の回路構成要素と、
第１の領域内の１つ以上の第１のアナログ入力であって、第１の複数の回路構成要素に分離されている、１つ以上の第１のアナログ入力と、
第２の領域内の１つ以上の第２のアナログ入力であって、第２の複数の回路構成要素に分離されている、１つ以上の第２のアナログ入力と、
を備える、集積回路。
方法の実施例：
１．方法であって、
集積回路設計の全体インスタンスに関する第１のデータセットを受信することであって、第１のデータセットが、全体インスタンスを製造するために全体インスタンスを規定し、全体インスタンスが、全体インスタンスによって半導体基板上に占有される領域の第１のサブ領域に物理的に位置する第１の複数の回路構成要素と、全体インスタンスによって半導体基板上に占有される領域の第２のサブ領域に物理的に位置する第２の複数の回路構成要素とを含む、ことと、
集積回路設計の部分インスタンスに関する第２のデータセットを受信することであって、第２のデータセットが、部分インスタンスを製造するために部分インスタンスを規定し、部分インスタンスが、第１のサブ領域内に第１の複数の回路構成要素を含み、第１のサブ領域内の第１の複数の回路構成要素の相対位置及び第１のサブ領域内の第１の複数の回路構成要素のインターコネクトは、全体インスタンス及び部分インスタンスで変化せず、部分インスタンスが、第１のサブ領域に隣接するスタブ領域を更に含み、スタブ領域が、そうでなければ第１及び第２のサブ領域内の構成要素を相互接続するであろうワイヤの終端を含み、部分インスタンスにおける第２のサブ領域の非存在下で、第１のサブ領域内の第１の複数の回路構成要素の正確な動作を確実にする、ことと、
第１のデータセットに基づいて、集積回路の第１の複数の全体インスタンスを製造することと、
第２のデータセットに基づいて、集積回路の第２の複数の部分インスタンスを製造することと、を含む、方法。
２．スタブ領域が回路構成を除外する、実施例１に記載の方法。
３．スタブ領域が、半導体基板の表面領域の上方の１つ以上のメタライゼーション層に配線のみを含む、実施例２に記載の方法。
４．第２のサブ領域内の他の複数の回路構成要素が、第１のサブ領域内の第１の複数の回路構成要素への複数の入力である複数の出力を含み、第１の複数の回路構成要素が、入力として複数の入力のうちのそれぞれの入力を有する複数のマルチプレクサ回路を含み、スタブ領域が、複数のマルチプレクサ回路に対する複数の選択信号を更に含む、実施例１に記載の方法。
５．複数の選択信号が、複数の入力が接続される入力とは異なる、複数のマルチプレクサ回路の入力を選択するバイナリ値で、スタブ領域内で終端される、実施例４に記載の方法。
６．複数の選択信号が、全体インスタンスにおいて異なるバイナリ値で第２のサブ領域内で終端される、実施例５に記載の方法。
７．第１のデータセットが、半導体基板のそれぞれの角部に複数の除外ゾーンを含み、回路構成要素は、集積回路を製造するために使用される製造プロセスの機械的要件に従って複数の除外ゾーンから除外され、第１のデータセットが、第２のサブ領域に隣接する第１のサブ領域の角部に追加の除外ゾーンを含み、それにより、部分インスタンスが、部分インスタンスをその上に形成した半導体基板のそれぞれの角部に除外ゾーンを含む、実施例１に記載の方法。
８．第１のデータセットが、第２のサブ領域に隣接する第１のサブ領域の縁部に沿った第２の除外ゾーンを更に含み、制御崩壊チップ接続（Ｃ４）接続が、第２の除外ゾーンから除外される、実施例１に記載の方法。
９．第１のデータセットが、第１のサブ領域に１つ以上の第１のアナログ入力を更に含み、１つ以上の第１のアナログ入力が、第１のサブ領域内に留まり、第１のデータセットが、第２のサブ領域に１つ以上の第２のアナログ入力を更に含み、１つ以上の第２のアナログ入力が、第２のサブ領域内に留まる、実施例１に記載の方法。
１０．第１のデータセットが、第１のサブ領域内でクロックを分配するための１つ以上の第１のクロックツリーと、第２のサブ領域内でクロックを分配するための１つ以上の第２のクロックツリーとを更に含み、全体インスタンスにおいて、１つ以上の第１のクロックツリーが、１つ以上の第２のクロックツリーから電気的に絶縁されている、実施例１に記載の方法。
集積回路の実施例：
１１．集積回路であって、
集積回路を形成する半導体基板の表面上に物理的に配置された複数の回路構成要素であって、複数のマルチプレクサ回路を含み、複数のマルチプレクサ回路の所与のマルチプレクサ回路が、第１の入力ワイヤ、第２の入力ワイヤ、及び選択制御ワイヤを有する、複数の回路構成要素と、
表面の単一縁部に沿った領域であって、
領域が、選択制御ワイヤの電源であり、
第２の入力ワイヤが、表面の単一縁部に到達し、未接続であり、
選択制御ワイヤが、集積回路の供給ワイヤに電気的に接続され、使用中の供給ワイヤ上の電圧が、複数のマルチプレクサ回路に、複数のマルチプレクサ回路の出力として第１の入力ワイヤを選択させるデジタルロジックレベルに対応する、領域と、
を備える、集積回路。
１２．集積回路であって、
集積回路を形成する半導体基板の表面の第１の領域内に物理的に配置された第１の複数の回路構成要素と、
半導体基板のそれぞれの角部における複数の除外ゾーンであって、回路構成要素が、集積回路を製造するために使用される製造プロセスの機械的要件に従って、複数の除外ゾーンから除外される、複数の除外ゾーンと、
それぞれの角部から分離され、半導体基板の一対の名目上平行な縁部に沿った、他の複数の除外ゾーンであって、回路構成要素が他の複数の除外ゾーンから除外され、他の複数の除外ゾーンが、複数の除外ゾーンと実質的に同じ寸法である、他の複数の除外ゾーンと、
を備える、集積回路。
１３．
複数の除外ゾーン間の線に沿った第２の除外ゾーンを更に備え、制御崩壊チップ接続（Ｃ４）接続が、第２の除外ゾーンから除外される、実施例１２に記載の集積回路。
１４．
第１の領域の第１のサブ領域内の１つ以上の第１のアナログ入力であって、第１のサブ領域内に留まる、１つ以上の第１のアナログ入力と、
第１のサブ領域に隣接する第１の領域の第２のサブ領域内の１つ以上の第２のアナログ入力であって、第２のサブ領域内に留まる、１つ以上の第２のアナログ入力と、を更に備える、実施例１２に記載の集積回路。
１５．
第１の領域の第１のサブ領域内にクロックを分配するための１つ以上のクロックツリーと、
第２のサブ領域内にクロックを分配するための１つ以上の第２のクロックツリーと、を更に備え、
１つ以上の第１のクロックツリーが、１つ以上の第２のクロックツリーから電気的に絶縁されている、実施例１２に記載の集積回路。
１６．集積回路であって、
集積回路を形成する半導体基板の表面の第１の領域内に物理的に配置された第１の複数の回路構成要素と、
集積回路を形成する半導体基板の表面の第２の領域内に物理的に配置された第２の複数の回路構成要素と、
第１の領域内の１つ以上の第１のアナログ入力であって、第１の複数の回路構成要素に分離されている、１つ以上の第１のアナログ入力と、
第２の領域内の１つ以上の第２のアナログ入力であって、第２の複数の回路構成要素に分離されている、１つ以上の第２のアナログ入力と、
を備える、集積回路。
【0118】
上述の開示内容が十分に理解されれば、多くの変形形態及び変更形態が当業者にとって明らかになるであろう。以下の特許請求の範囲は、全てのそのような変形形態及び修正形態を包含すると解釈されることが意図されている。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【外国語明細書】