(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024100200
(43)【公開日】2024-07-26
(54)【発明の名称】メモリデバイス
(51)【国際特許分類】
H10B 43/27 20230101AFI20240719BHJP
H01L 21/336 20060101ALI20240719BHJP
H01L 21/02 20060101ALI20240719BHJP
H01L 21/768 20060101ALI20240719BHJP
【ＦＩ】
H10B43/27
H01L29/78 371
H01L21/02 B
H01L21/90 B
【審査請求】未請求
【請求項の数】5
【出願形態】ＯＬ
(21)【出願番号】P 2023004015
(22)【出願日】2023-01-13
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110003708
【氏名又は名称】弁理士法人鈴榮特許綜合事務所
(72)【発明者】
【氏名】名嘉地 勇稀
(72)【発明者】
【氏名】佐伯 有哉
【テーマコード（参考）】
5F033
5F083
5F101
【Ｆターム（参考）】
5F033HH08
5F033HH19
5F033HH33
5F033JJ11
5F033JJ19
5F033KK19
5F033KK33
5F033MM13
5F033PP06
5F033QQ48
5F033RR04
5F033RR22
5F033VV16
5F033XX00
5F083EP18
5F083EP23
5F083EP33
5F083EP34
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083GA09
5F083GA10
5F083GA25
5F083JA19
5F083JA36
5F083JA37
5F083JA39
5F083JA40
5F083JA56
5F083KA01
5F083KA05
5F083KA11
5F083LA12
5F083LA21
5F083MA06
5F083MA16
5F083MA19
5F083NA03
5F083PR25
5F083PR40
5F083ZA01
5F101BA45
5F101BB05
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE02
5F101BE05
5F101BE06
5F101BH11
5F101BH21
(57)【要約】
【課題】歩留りを向上させる。
【解決手段】一実施形態のメモリデバイスは第１導電体層１１６と、第１導電体層と第１方向に並ぶ第１半導体層１０１と、第１半導体層に対して第１導電体層と反対側で第１方向に互いに離れて並ぶ複数の第２導電体層１０３と、第１方向に延び、複数の第２導電体層の各々と交差する部分がメモリセルとして機能するメモリピラーＭＰと、を備える。第１半導体層は、第１方向と交差する平面内に延びかつメモリピラーの端部と接する第１部分と、第１部分の第１導電体層側の第１面上に第１部分に対して突出するように設けられる第２部分ＶＸと、を含む。第１導電体層は、第２部分と接する第３部分ＶＡＢと、第３部分に対して第１半導体層と反対側に位置する第４部分ＭＡと、を含む。
【選択図】図５
【解決手段】一実施形態のメモリデバイスは第１導電体層１１６と、第１導電体層と第１方向に並ぶ第１半導体層１０１と、第１半導体層に対して第１導電体層と反対側で第１方向に互いに離れて並ぶ複数の第２導電体層１０３と、第１方向に延び、複数の第２導電体層の各々と交差する部分がメモリセルとして機能するメモリピラーＭＰと、を備える。第１半導体層は、第１方向と交差する平面内に延びかつメモリピラーの端部と接する第１部分と、第１部分の第１導電体層側の第１面上に第１部分に対して突出するように設けられる第２部分ＶＸと、を含む。第１導電体層は、第２部分と接する第３部分ＶＡＢと、第３部分に対して第１半導体層と反対側に位置する第４部分ＭＡと、を含む。
【選択図】図５
【特許請求の範囲】
【請求項1】
第１導電体層と、
前記第１導電体層と第１方向に並ぶ第１半導体層と、
前記第１半導体層に対して前記第１導電体層と反対側で、前記第１方向に互いに離れて並ぶ複数の第２導電体層と、
前記第１方向に延び、前記複数の第２導電体層の各々と交差する部分がメモリセルとして機能するメモリピラーと、
を備え、
前記第１半導体層は、前記第１方向と交差する平面内に延びかつ前記メモリピラーの端部と接する第１部分と、前記第１部分の前記第１導電体層側の第１面上に前記第１部分に対して突出するように設けられる第２部分と、を含み、
前記第１導電体層は、前記第２部分と接する第３部分と、前記第３部分に対して前記第１半導体層と反対側に位置する第４部分と、を含む、
メモリデバイス。
前記第１導電体層と第１方向に並ぶ第１半導体層と、
前記第１半導体層に対して前記第１導電体層と反対側で、前記第１方向に互いに離れて並ぶ複数の第２導電体層と、
前記第１方向に延び、前記複数の第２導電体層の各々と交差する部分がメモリセルとして機能するメモリピラーと、
を備え、
前記第１半導体層は、前記第１方向と交差する平面内に延びかつ前記メモリピラーの端部と接する第１部分と、前記第１部分の前記第１導電体層側の第１面上に前記第１部分に対して突出するように設けられる第２部分と、を含み、
前記第１導電体層は、前記第２部分と接する第３部分と、前記第３部分に対して前記第１半導体層と反対側に位置する第４部分と、を含む、
メモリデバイス。
【請求項2】
前記第１方向に延び、前記複数の第２導電体層の延長と交差する第１導電体を更に備え、
前記第１導電体層は、前記第３部分に対して前記第４部分と前記第１方向における反対側で前記第１導電体の端部と接する第５部分を更に含む、
請求項１記載のメモリデバイス。
前記第１導電体層は、前記第３部分に対して前記第４部分と前記第１方向における反対側で前記第１導電体の端部と接する第５部分を更に含む、
請求項１記載のメモリデバイス。
【請求項3】
第１導電体層と、
第１領域内で前記第１導電体層と第１方向に並ぶ第１半導体層と、
前記第１半導体層に対して前記第１導電体層と反対側の前記第１領域内で、前記第１方向に互いに離れて並ぶ複数の第２導電体層と、
前記第１方向に延び、前記複数の第２導電体層の各々と交差する部分がメモリセルとして機能するメモリピラーと、
前記第１方向に延び、前記第１領域と異なる第２領域内で前記複数の第２導電体層の延長と交差する第１導電体と、
を備え、
前記第１半導体層は、前記第１方向と交差する平面内に延びかつ前記メモリピラーの端部と接する第１部分と、前記第１部分の前記第１導電体層側の第１面上に前記第１部分に対して突出するように設けられる第２部分と、を含み、
前記第１導電体層は、前記第１半導体層の前記第２部分と接する前記第１領域内の部分と、前記第１領域内の前記部分よりも前記第１方向における前記第１半導体層の前記第１部分側で前記第１導電体の端部と接する前記第２領域内の部分と、を含む、
メモリデバイス。
第１領域内で前記第１導電体層と第１方向に並ぶ第１半導体層と、
前記第１半導体層に対して前記第１導電体層と反対側の前記第１領域内で、前記第１方向に互いに離れて並ぶ複数の第２導電体層と、
前記第１方向に延び、前記複数の第２導電体層の各々と交差する部分がメモリセルとして機能するメモリピラーと、
前記第１方向に延び、前記第１領域と異なる第２領域内で前記複数の第２導電体層の延長と交差する第１導電体と、
を備え、
前記第１半導体層は、前記第１方向と交差する平面内に延びかつ前記メモリピラーの端部と接する第１部分と、前記第１部分の前記第１導電体層側の第１面上に前記第１部分に対して突出するように設けられる第２部分と、を含み、
前記第１導電体層は、前記第１半導体層の前記第２部分と接する前記第１領域内の部分と、前記第１領域内の前記部分よりも前記第１方向における前記第１半導体層の前記第１部分側で前記第１導電体の端部と接する前記第２領域内の部分と、を含む、
メモリデバイス。
【請求項4】
前記第２部分は、前記第１方向に見て前記メモリピラーと重なる位置に設けられる、
請求項１又は請求項３記載のメモリデバイス。
請求項１又は請求項３記載のメモリデバイス。
【請求項5】
前記第１導電体の前記端部は、前記第１面の延長よりも前記第１方向における前記複数の第２導電体層側に位置する、
請求項２又は請求項３記載のメモリデバイス。
請求項２又は請求項３記載のメモリデバイス。
【発明の詳細な説明】
【技術分野】
【0001】
実施形態は、メモリデバイスに関する。
【背景技術】
【0002】
データを不揮発に記憶することが可能なメモリデバイスとして、ＮＡＮＤフラッシュメモリが知られている。ＮＡＮＤフラッシュメモリのようなメモリデバイスにおいては、高集積化、大容量化のために３次元のメモリ構造が採用される。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０２２－４０９７５号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
メモリデバイスの歩留りを向上させる。
【課題を解決するための手段】
【0005】
実施形態のメモリデバイスは、第１導電体層と、第１半導体層と、複数の第２導電体層と、メモリピラーと、を備える。上記第１半導体層は、上記第１導電体層と第１方向に並ぶ。上記第１半導体層は、第１部分及び第２部分を含む。上記第１導電体層は、第３部分及び第４部分を含む。上記複数の第２導電体層は、上記第１半導体層に対して上記第１導電体層と反対側で、上記第１方向に互いに離れて並ぶ。上記メモリピラーは、上記第１方向に延び、上記複数の第２導電体層の各々と交差する部分がメモリセルとして機能する。上記第１部分は、上記第１方向と交差する平面内に延びかつ上記メモリピラーの端部と接する。上記第２部分は、上記第１部分の上記第１導電体層側の第１面上に上記第１部分に対して突出するように設けられる。上記第３部分は、上記第２部分と接する。上記第４部分は、上記第３部分に対して上記第１半導体層と反対側に位置する。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係るメモリデバイスを含むメモリシステムの構成の一例を示すブロック図。
【図2】第１実施形態に係るメモリデバイスが備えるメモリセルアレイの回路構成の一例を示す回路図。
【図3】第１実施形態に係るメモリデバイスの貼合構造の概要を示す斜視図。
【図4】第１実施形態に係るメモリデバイスの平面レイアウトの一例を示す平面図。
【図6】第１実施形態に係るメモリデバイスのコア領域と周辺回路領域との間の接続配線、及び壁構造の平面レイアウトの一例を示す平面図。
【図7】第１実施形態に係るメモリデバイスのブロック領域の平面レイアウトの一例を示す平面図。
【図10】第１実施形態に係るメモリデバイスの貼合パッドの断面構造の一例を示す断面図。
【図11】第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図12】第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図13】第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図14】第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図15】第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図16】第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図17】第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図18】第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図19】第１実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図20】第１実施形態の変形例に係るメモリデバイスの断面構造の一例を示す断面図。
【図21】第１実施形態の変形例に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図22】第１実施形態の変形例に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図23】第２実施形態に係るメモリデバイスの断面構造の一例を示す断面図。
【図24】第２実施形態に係るメモリデバイスのコア領域と周辺回路領域との間の接続配線、及び壁構造の平面レイアウトの一例を示す平面図。
【図25】第２実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図26】第２実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図27】第２実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図28】第２実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図29】第２実施形態の変形例に係るメモリデバイスの断面構造の一例を示す断面図。
【図30】第２実施形態の変形例に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図31】第２実施形態の変形例に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図32】第３実施形態に係るメモリデバイスの断面構造の一例を示す断面図。
【図33】第３実施形態に係るメモリデバイスのメモリセルアレイの断面構造の一例を示す断面図。
【図35】第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図36】第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図37】第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図38】第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図。
【図39】第３実施形態の変形例に係るメモリデバイスのメモリセルアレイにおける突出部の形状の第１例を示す断面図。
【図40】第３実施形態の変形例に係るメモリデバイスのメモリセルアレイにおける突出部の形状の第２例を示す断面図。
【図41】第３実施形態の変形例に係るメモリデバイスのメモリセルアレイにおける突出部の形状の第３例を示す断面図。
【図42】その他の変形例に係るメモリデバイスの断面構造の一例を示す断面図。
【発明を実施するための形態】
【0007】
以下に、実施形態について図面を参照して説明する。図面の寸法及び比率は、必ずしも現実のものと同一とは限らない。
【0008】
なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付す。同様の構成を有する要素同士を特に区別する場合、同一符号の末尾に、互いに異なる文字又は数字を付加する場合がある。
【0009】
１． 第１実施形態
１．１ 構成
１．１．１ メモリシステムの構成
図１は、第１実施形態に係るメモリデバイスを含むメモリシステムの構成の一例を示すブロック図である。メモリシステム１は、外部のホスト（図示せず）に接続されるように構成された記憶装置である。メモリシステム１は、例えば、ＳＤＴＭカードのようなメモリカード、ＵＦＳ（universal flash storage）、ＳＳＤ（solid state drive）である。メモリシステム１は、メモリコントローラ２及びメモリデバイス３を含む。
１．１ 構成
１．１．１ メモリシステムの構成
図１は、第１実施形態に係るメモリデバイスを含むメモリシステムの構成の一例を示すブロック図である。メモリシステム１は、外部のホスト（図示せず）に接続されるように構成された記憶装置である。メモリシステム１は、例えば、ＳＤＴＭカードのようなメモリカード、ＵＦＳ（universal flash storage）、ＳＳＤ（solid state drive）である。メモリシステム１は、メモリコントローラ２及びメモリデバイス３を含む。
【0010】
メモリコントローラ２は、例えば、ＳｏＣ（system-on-a-chip）のような集積回路で構成される。メモリコントローラ２は、ホストからの要求に基づいて、メモリデバイス３を制御する。具体的には、例えば、メモリコントローラ２は、ホストから書込みを要求されたデータをメモリデバイス３に書き込む。また、メモリコントローラ２は、ホストから読出しを要求されたデータをメモリデバイス３から読み出してホストに送信する。
【0011】
メモリデバイス３は、不揮発性メモリである。メモリデバイス３は、例えば、ＮＡＮＤフラッシュメモリである。メモリデバイス３は、不揮発にデータを記憶する。
【0012】
メモリコントローラ２とメモリデバイス３との通信は、例えば、ＳＤＲ（single data rate）インタフェース、トグルＤＤＲ（double data rate）インタフェース、又はＯＮＦＩ（Open NAND flash interface）に準拠する。
【0013】
１．１．２ メモリデバイスの構成
引き続き、図１に示すブロック図を参照して、第１実施形態に係るメモリデバイスの内部構成について説明する。メモリデバイス３は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、並びにセンスアンプモジュール１６を備える。
引き続き、図１に示すブロック図を参照して、第１実施形態に係るメモリデバイスの内部構成について説明する。メモリデバイス３は、例えばメモリセルアレイ１０、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、並びにセンスアンプモジュール１６を備える。
【0014】
メモリセルアレイ１０は、複数のブロックＢＬＫ０～ＢＬＫｎ（ｎは１以上の整数）を含む。メモリセルアレイ１０に含まれるブロックＢＬＫの数は、１個でもよい。ブロックＢＬＫは、複数のメモリセルの集合である。ブロックＢＬＫは、例えばデータの消去単位として使用される。また、メモリセルアレイ１０には、複数のビット線及び複数のワード線が設けられる。各メモリセルは、例えば１本のビット線と１本のワード線とに関連付けられる。メモリセルアレイ１０の詳細な構成については後述する。
【0015】
コマンドレジスタ１１は、メモリデバイス３がメモリコントローラ２から受信したコマンドＣＭＤを記憶する。コマンドＣＭＤは、例えばシーケンサ１３に読み出し動作、書き込み動作、消去動作等を実行させる命令を含む。
【0016】
アドレスレジスタ１２は、メモリデバイス３がメモリコントローラ２から受信したアドレス情報ＡＤＤを記憶する。アドレス情報ＡＤＤは、例えばブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄを含む。例えば、ブロックアドレスＢＡｄ、ページアドレスＰＡｄ、及びカラムアドレスＣＡｄは、それぞれブロックＢＬＫ、ワード線、及びビット線の選択に使用される。
【0017】
シーケンサ１３は、メモリデバイス３全体の動作を制御する。例えば、シーケンサ１３は、コマンドレジスタ１１に保持されたコマンドＣＭＤに基づいてドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６等を制御して、読出し動作、書込み動作、消去動作等を実行する。
【0018】
ドライバモジュール１４は、読出し動作、書込み動作、消去動作等で使用される電圧を生成する。そして、ドライバモジュール１４は、例えばアドレスレジスタ１２に記憶されたページアドレスＰＡｄに基づいて、選択されたワード線に対応する信号線に生成した電圧を印加する。
【0019】
ロウデコーダモジュール１５は、アドレスレジスタ１２に記憶されたブロックアドレスＢＡｄに基づいて、対応するメモリセルアレイ１０内の１つのブロックＢＬＫを選択する。そして、ロウデコーダモジュール１５は、例えば選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
【0020】
センスアンプモジュール１６は、書込み動作において、メモリコントローラ２から受信した書込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。また、センスアンプモジュール１６は、読出し動作において、ビット線の電圧に基づいてメモリセルに記憶されたデータを判定し、判定結果を読出しデータＤＡＴとしてメモリコントローラ２に転送する。
【0021】
１．１．３ メモリセルアレイの回路構成
図２は、第１実施形態に係るメモリデバイスが備えるメモリセルアレイの回路構成の一例を示す回路図である。図２では、メモリセルアレイ１０に含まれる複数のブロックＢＬＫのうちの１個のブロックＢＬＫが示される。図２に示すように、ブロックＢＬＫは、例えば４個のストリングユニットＳＵ０～ＳＵ３を含む。
図２は、第１実施形態に係るメモリデバイスが備えるメモリセルアレイの回路構成の一例を示す回路図である。図２では、メモリセルアレイ１０に含まれる複数のブロックＢＬＫのうちの１個のブロックＢＬＫが示される。図２に示すように、ブロックＢＬＫは、例えば４個のストリングユニットＳＵ０～ＳＵ３を含む。
【0022】
各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含む。ビット線ＢＬの数は、１本でもよい。各ＮＡＮＤストリングＮＳは、例えばメモリセルトランジスタＭＴ０～ＭＴ７、並びに選択トランジスタＳＴ１及びＳＴ２を含む。各メモリセルトランジスタＭＴは、制御ゲート及び電荷蓄積部を含み、データを不揮発に保持する。選択トランジスタＳＴ１及びＳＴ２のそれぞれは、各種動作時におけるストリングユニットＳＵの選択に使用される。
【0023】
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴ０～ＭＴ７は、直列接続される。選択トランジスタＳＴ１のドレインは、関連付けられたビット線ＢＬに接続される。選択トランジスタＳＴ１のソースは、直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の一端に接続される。選択トランジスタＳＴ２のドレインは、直列接続されたメモリセルトランジスタＭＴ０～ＭＴ７の他端に接続される。選択トランジスタＳＴ２のソースは、ソース線ＳＬに接続される。
【0024】
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴ０～ＭＴ７の制御ゲートは、それぞれワード線ＷＬ０～ＷＬ７に接続される。ストリングユニットＳＵ０～ＳＵ３内の選択トランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３に接続される。複数の選択トランジスタＳＴ２のゲートは、選択ゲート線ＳＧＳに接続される。
【0025】
ビット線ＢＬ０～ＢＬｍには、それぞれ異なるカラムアドレスが割り当てられる。各ビット線ＢＬは、複数のブロックＢＬＫ間で同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有される。ワード線ＷＬ０～ＷＬ７のそれぞれは、ブロックＢＬＫ毎に設けられる。ソース線ＳＬは、例えば複数のブロックＢＬＫ間で共有される。
【0026】
１個のストリングユニットＳＵ内で共通のワード線ＷＬに接続された複数のメモリセルトランジスタＭＴの集合は、例えばセルユニットＣＵと呼ばれる。例えば、それぞれが１ビットデータを記憶するメモリセルトランジスタＭＴを含むセルユニットＣＵの記憶容量が、「１ページデータ」として定義される。セルユニットＣＵは、メモリセルトランジスタＭＴが記憶するデータのビット数に応じて、２ページデータ以上の記憶容量を有し得る。
【0027】
なお、第１実施形態に係るメモリデバイス３が備えるメモリセルアレイ１０の回路構成は、以上で説明した構成に限定されない。例えば、各ブロックＢＬＫが含むストリングユニットＳＵの個数は、任意の個数に設計され得る。各ＮＡＮＤストリングＮＳが含むメモリセルトランジスタＭＴ並びに選択トランジスタＳＴ１及びＳＴ２の個数は、それぞれ任意の個数に設計され得る。
【0028】
１．１．４ メモリデバイスの貼合構造
図３は、第１実施形態に係るメモリデバイスの貼合構造の概要を示す斜視図である。
図３は、第１実施形態に係るメモリデバイスの貼合構造の概要を示す斜視図である。
【0029】
図３に示すように、メモリデバイス３は、メモリチップ１００及び回路チップ２００を備える。メモリチップ１００は、メモリセルアレイ１０に対応する構造を含む。回路チップ２００は、例えば、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６に対応する構造を含む。
【0030】
また、メモリチップ１００及び回路チップ２００の各々は、複数の貼合パッドＢＰを含む。メモリデバイス３は、メモリチップ１００と回路チップ２００とが、複数の貼合パッドＢＰを介して貼り合わされて形成される。
【0031】
以下では、メモリチップ１００及び回路チップ２００が貼り合わされる面（貼合面）をＸＹ面とする。ＸＹ面において互いに直交する方向をＸ方向及びＹ方向とする。また、ＸＹ平面に略垂直であり、メモリチップ１００から回路チップ２００に向かう方向をＺ１方向とする。ＸＹ平面に略垂直であり、回路チップ２００からメモリチップ１００に向かう方向をＺ２方向とする。Ｚ１方向及びＺ２方向のいずれかを限定しない場合は、Ｚ方向と表記する。
【0032】
１．１．５ メモリデバイスの平面レイアウト
次に、第１実施形態に係るメモリデバイスの平面レイアウトについて説明する。図４は、第１実施形態に係るメモリデバイスの平面レイアウトの一例を示す平面図である。
次に、第１実施形態に係るメモリデバイスの平面レイアウトについて説明する。図４は、第１実施形態に係るメモリデバイスの平面レイアウトの一例を示す平面図である。
【0033】
図４に示すように、メモリデバイス３は、例えば、コア領域ＣＲ、周辺回路領域ＰＲ、壁領域ＷＲ、外周領域ＯＲ、及びカーフ領域ＫＲに分けられる。
【0034】
コア領域ＣＲは、Ｚ方向に見てメモリデバイス３の中央部に位置する矩形状の領域である。メモリチップ１００のコア領域ＣＲには、メモリセルアレイ１０が配置される。回路チップ２００のコア領域ＣＲには、ロウデコーダモジュール１５及びセンスアンプモジュール１６が配置され得る。なお、コア領域ＣＲの個数及び形状は、任意に設計され得る。
【0035】
周辺回路領域ＰＲは、コア領域ＣＲの外周を囲む四角環状の領域である。例えば、周辺回路領域ＰＲには、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、及びドライバモジュール１４が配置され得る。
【0036】
壁領域ＷＲは、周辺回路領域ＰＲの外周を囲む四角環状の領域である。壁領域ＷＲには、メモリデバイス３の外周を同電位（接地電位ＶＳＳ）に固定して、電源線及びウェル等の電位を安定させるための部材が設けられる。例えば、壁領域ＷＲに設けられた部材は、静電気を基板に逃がす機能を有する。これにより、静電気による回路の破壊が抑制される。
【0037】
外周領域ＯＲは、壁領域ＷＲの外周を囲む四角環状の領域である。外周領域ＯＲは、ダイシング工程でメモリデバイス３の端部に発生したクラック等がメモリデバイス３の内側に到達することを抑制する機能を有する。ダイシング工程は、複数のメモリデバイス３が形成されたウェハをチップ単位で切り分ける工程である。
【0038】
カーフ領域ＫＲは、外周領域ＯＲの外周を囲む四角環状の領域である。カーフ領域ＫＲは、メモリデバイス３の端部を含む領域である。カーフ領域ＫＲは、複数のメモリデバイス３が形成されたウェハにおける、当該複数のメモリデバイス３の間の領域を含む。ダイシング工程において、カーフ領域ＫＲを切断することにより、ウェハ上に形成された複数のメモリデバイス３がチップ単位で切り分けられる。例えば、カーフ領域ＫＲには、メモリデバイス３の製造時に使用されるアライメントマーク等が設けられる。カーフ領域ＫＲ内の構造体は、ダイシング工程によって除去されても良い。
【0039】
１．１．６ メモリデバイスの断面構造
次に、第１実施形態に係るメモリデバイスの断面構造について説明する。図５は、第１実施形態に係るメモリデバイスの断面構造の一例を示す、図４のＶ－Ｖ線に沿った断面図である。
次に、第１実施形態に係るメモリデバイスの断面構造について説明する。図５は、第１実施形態に係るメモリデバイスの断面構造の一例を示す、図４のＶ－Ｖ線に沿った断面図である。
【0040】
図５に示すように、メモリチップ１００は、半導体層１０１、絶縁体層１０２、１１１、１１２、１１３、１１４、１１５、１１７、１１８、及び１２１、配線層１０３、１０６、１０８、及び１１６、導電体１０４、１０５、１０７、１０９、１２０、及び１３０、電極１１０、表面保護層１１９、部材ＳＬＴ、並びにメモリピラーＭＰを含む。回路チップ２００は、半導体基板２０１、Ｎ型不純物拡散領域ＮＷ、Ｐ型不純物拡散領域ＰＷ、トランジスタＴＲ、ゲート絶縁膜２０２、ゲート電極２０３、導電体２０４、２０６、２０８、及び２１０、配線層２０５、２０７、及び２０９、電極２１１、並びに絶縁体層２１２及び２１３を含む。
【0041】
１．１．６．１ メモリチップの断面構造
まず、メモリチップ１００の構造について説明する。
（コア領域）
メモリチップ１００のコア領域ＣＲについて説明する。メモリチップ１００のコア領域ＣＲには、メモリセルアレイ１０、及びメモリセルアレイ１０と回路チップ２００とを接続するための各種配線が設けられる。
まず、メモリチップ１００の構造について説明する。
（コア領域）
メモリチップ１００のコア領域ＣＲについて説明する。メモリチップ１００のコア領域ＣＲには、メモリセルアレイ１０、及びメモリセルアレイ１０と回路チップ２００とを接続するための各種配線が設けられる。
【0042】
半導体層１０１は、ＸＹ平面に延びる。コア領域ＣＲに設けられた半導体層１０１は、ソース線ＳＬとして機能する。例えば、半導体層１０１は、シリコンを含む。コア領域ＣＲでは、Ｚ１方向における半導体層１０１の上面上に、複数の絶縁体層１０２と複数の配線層１０３とが一層ずつ交互に積層されている。図５の例では、１０層の絶縁体層１０２と１０層の配線層１０３とが１層ずつ交互に積層されている。換言すれば、回路チップ２００と半導体層１０１との間に、Ｚ方向に離れて積層された複数の配線層１０３が設けられている。配線層１０３は、Ｘ方向に延びる。配線層１０３は、ワード線ＷＬ、並びに選択ゲート線ＳＧＤ及びＳＧＳとして機能する。絶縁体層１０２は、絶縁材料として、酸化シリコン（ＳｉＯ）を含む。配線層１０３は、例えば、導電材料としてタングステン（Ｗ）を含む。
【0043】
コア領域ＣＲには、複数の部材ＳＬＴが設けられる。部材ＳＬＴは、例えば、ＸＺ面に広がる板状の絶縁部材である。複数の部材ＳＬＴは、Ｙ方向に並ぶ。隣り合う部材ＳＬＴの間には、複数のメモリピラーＭＰが設けられる。メモリピラーＭＰは、例えば、Ｚ方向に延びる円柱形状を有する。部材ＳＬＴ及びメモリピラーＭＰの構造の詳細については、後述する。
【0044】
Ｚ１方向におけるメモリピラーＭＰの上面上には、導電体１０４が設けられる。導電体１０４は、例えば、Ｚ方向に延びる円柱形状を有する。Ｚ１方向における導電体１０４の上面上には、導電体１０５が設けられる。コア領域ＣＲに設けられた導電体１０５は、例えば、Ｚ方向に延びる円柱形状を有する。更に、Ｚ１方向における導電体１０５の上面上には、配線層１０６が設けられる。コア領域ＣＲには、例えば、Ｘ方向に並び、各々がＹ方向に延びる複数の配線層１０６が設けられる。複数のメモリピラーＭＰの各々は、導電体１０４及び１０５を介して、複数の配線層１０６のいずれかに電気的に接続される。メモリピラーＭＰが電気的に接続された導電体１０５は、コンタクトＣＶとして機能する。メモリピラーＭＰが電気的に接続された配線層１０６は、ビット線ＢＬとして機能する。導電体１０４は、例えば、タングステンを含む。導電体１０５及び配線層１０６は、例えば、銅（Ｃｕ）を含む。
【0045】
Ｚ１方向における配線層１０６の上面上には、導電体１０７が設けられる。コア領域ＣＲに設けられた導電体１０７は、例えば、Ｚ方向に延びる円柱形状を有する。Ｚ１方向における導電体１０７の上面上には、配線層１０８が設けられる。Ｚ１方向における配線層１０８の上面上には、導電体１０９が設けられる。コア領域ＣＲに設けられた導電体１０９は、例えば、Ｚ方向に延びる円柱形状を有する。コア領域ＣＲにおいて、Ｚ１方向における導電体１０９の上面上には、電極１１０が設けられる。電極１１０は、回路チップ２００の電極２１１と電気的に接続される。電極１１０及び２１１は、貼合パッドＢＰとして機能する。
【0046】
導電体１０７及び１０９、配線層１０８、並びに電極１１０は、例えば、導電材料として銅を含む。なお、配線層１０６と電極１１０との間に設けられる配線層の層数は、任意である。
【0047】
絶縁体層１１１は、絶縁体層１０２、配線層１０３、メモリピラーＭＰ、部材ＳＬＴ、導電体１０４、導電体１０５、配線層１０６、導電体１０７、配線層１０８、及び導電体１０９を覆うように設けられる。Ｚ１方向における絶縁体層１１１の上面上には、絶縁体層１１２が設けられる。絶縁体層１１２と同層には、複数の電極１１０が設けられる。絶縁体層１１２は、回路チップ２００の絶縁体層２１３に接する。
【0048】
半導体層１０１は、Ｚ方向に見てメモリピラーＭＰと重複する位置で、Ｚ２方向に厚い突出部ＶＸを有する。言い換えると、突出部ＶＸは、半導体層１０１のＸＹ平面に延びる部分のＺ２方向側の面上に、当該半導体層１０１のＸＹ平面に延びる部分に対して突出するように設けられる。突出部ＶＸと、半導体層１０１のＸＹ平面に延びる部分とは、連続膜として設けられる。Ｚ２方向における半導体層１０１の上面上のうち突出部ＶＸを除く部分には、絶縁体層１１３が積層される。絶縁体層１１３の膜厚は、突出部ＶＸの膜厚と略等しい。Ｚ２方向における突出部ＶＸの一部及び絶縁体層１１３の上面上に絶縁体層１１４が積層される。そして、突出部ＶＸ及び絶縁体層１１４を覆うように、絶縁体層１１５が設けられる。絶縁体層１１４の膜厚は、絶縁体層１１３及び１１５に対して無視できる程度に薄い。絶縁体層１１３及び１１５は、例えば、絶縁材料として、酸化シリコンを含む。絶縁体層１１４には、金属の酸化防止機能を有する絶縁材料が用いられる。絶縁体層１１４は、例えば、炭窒化シリコン（ＳｉＣＮ）又は窒化シリコン（ＳｉＮ）を含む。
【0049】
Ｚ２方向における絶縁体層１１５の上面上には、配線層１１６が設けられる。コア領域ＣＲに設けられた配線層１１６は、配線部ＭＡと、接続部ＶＡＢと、を有する。接続部ＶＡＢは、絶縁体層１１４及び１１５が除去された領域において、突出部ＶＸと接する。配線部ＭＡは、接続部ＶＡＢに対して半導体層１０１と反対側に位置する。すなわち、配線部ＭＡは、接続部ＶＡＢよりもＺ２方向側に配置される。配線層１１６は、絶縁体層１１３とは離れている。これにより、コア領域ＣＲに設けられた配線層１１６は、ソース線ＳＬと電気的に接続される。配線層１１６は、例えば、アルミニウム（Ａｌ）及びアルミニウム（Ａｌ）を覆うバリアメタルを含む。
【0050】
Ｚ２方向における配線層１１６の上面上には、絶縁体層１１７が設けられる。Ｚ２方向における絶縁体層１１７の上面上には、絶縁体層１１８が設けられる。そして、Ｚ２方向における絶縁体層１１８の上面上には、表面保護層１１９が設けられる。絶縁体層１１７は、例えば、絶縁材料として、酸化シリコンを含む。絶縁体層１１８は、例えば、透水性の低い絶縁材料として、窒化シリコンを含む。表面保護層１１９は、例えば、ポリイミド等の樹脂材料を含む。
（周辺回路領域ＰＲ）
続いて、メモリチップ１００の周辺回路領域ＰＲについて説明する。
（周辺回路領域ＰＲ）
続いて、メモリチップ１００の周辺回路領域ＰＲについて説明する。
【0051】
周辺回路領域ＰＲには、ソース線ＳＬと回路チップ２００との間を接続するための配線構造、及び外部電源と回路チップ２００との間を接続するための配線構造が設けられる。ソース線ＳＬと回路チップ２００との間を接続する配線構造と、外部電源と回路チップ２００との間を接続する配線構造とは、互いに電気的に絶縁される。これらの配線構造は、例えば、コンタクトＣＣを含む。コンタクトＣＣは、複数の導電体１３０を含む。以下では、ソース線ＳＬと回路チップ２００との間を接続するための配線構造について説明する。
【0052】
周辺回路領域ＰＲに設けられた配線層１１６は、配線部ＭＡ及び接続部ＶＡＣを有する。接続部ＶＡＣは、半導体層１０１及び絶縁体層１１３～１１５が除去された領域において複数の導電体１３０と接する。配線部ＭＡは、接続部ＶＡＣよりもＺ２方向側に設けられる。接続部ＶＡＣと、半導体層１０１並びに絶縁体層１１３及び１１４との間には、絶縁体層１１５が設けられる。なお、周辺回路領域ＰＲ及び周辺回路領域ＰＲより外周の領域では、半導体層１０１内に絶縁体層１２１が設けられる。絶縁体層１２１は、例えば、窒化シリコンを含む。
【0053】
導電体１３０は、Ｚ方向に延びる円柱形状を有する。導電体１３０のＺ２方向の端部は、半導体層１０１のうち突出部ＶＸを含まない部分のＺ２方向における上面よりも、Ｚ１方向側に位置する。導電体１３０のＺ２方向の端部は、配線層１１６の接続部ＶＡＣ内に位置する。導電体１３０のＺ１方向の端部は、導電体１０５、配線層１０６、導電体１０７、配線層１０８、導電体１０９、及び電極１１０を介して、回路チップ２００の電極２１１に電気的に接続される。周辺回路領域ＰＲに設けられた導電体１０５、１０７、及び１０９は、Ｚ方向に延びる円柱形状を有する。
（壁領域）
続いて、メモリチップ１００の壁領域ＷＲについて説明する。
（壁領域）
続いて、メモリチップ１００の壁領域ＷＲについて説明する。
【0054】
壁領域ＷＲには、壁構造Ｗ、及び壁構造Ｗと回路チップ２００とを接続するための各種配線が設けられる。壁構造Ｗは、例えば、配線層１１６の一部、壁構造Ｗ１、Ｗ２、及びＷ３を含む。壁構造Ｗ１～Ｗ３はそれぞれ、導電体１２０＿１～１２０＿３を含む。なお、壁領域ＷＲに設けられた配線層１１６は、コア領域ＣＲ及び周辺回路領域ＰＲに設けられた配線層１１６とは電気的に絶縁される。
【0055】
壁領域ＷＲに設けられた配線層１１６は、接続部ＶＡＤを有する。接続部ＶＡＤは、半導体層１０１及び絶縁体層１１３～１１５が除去された領域において導電体１２０＿１～１２０＿３と接する。接続部ＶＡＤと、半導体層１０１並びに絶縁体層１１３及び１１４との間には、絶縁体層１１５が設けられる。
【0056】
導電体１２０＿１は、Ｚ方向に見て、コア領域ＣＲ及び周辺回路領域ＰＲを囲む四角環状の形状を有する。導電体１２０＿２は、Ｚ方向に見て、導電体１２０＿１を囲む四角環状の形状を有する。導電体１２０＿３は、Ｚ方向に見て、導電体１２０＿２を囲む四角環状の形状を有する。
【0057】
導電体１２０＿１～１２０＿３の各々は、Ｚ方向に延びる。導電体１２０＿１～１２０＿３の各々のＺ２方向の端部は、半導体層１０１のうち突出部ＶＸを含まない部分のＺ２方向における上面よりも、Ｚ１方向側に位置する。導電体１２０＿１～１２０＿３の各々のＺ２方向の端部は、例えば、配線層１１６の接続部ＶＡＤ内に位置する。
【0058】
導電体１２０＿１のＺ１方向の端部は、導電体１０５に接続されない。導電体１２０＿２のＺ１方向の端部、及び導電体１２０＿３のＺ１方向の端部は、異なる導電体１０５、配線層１０６、導電体１０７、配線層１０８、導電体１０９、及び電極１１０を介して、回路チップ２００の電極２１１にそれぞれ電気的に接続される。
【0059】
導電体１２０＿２と電気的に接続された導電体１０５、配線層１０６、導電体１０７、配線層１０８、導電体１０９、及び電極１１０は、例えば、Ｚ方向に見て、コア領域ＣＲ及び周辺回路領域ＰＲを囲む四角環状の形状を有する。導電体１２０＿３に電気的に接続された導電体１０５、配線層１０６、導電体１０７、配線層１０８、導電体１０９、及び電極１１０はそれぞれ、例えば、Ｚ方向に見て、導電体１２０＿２に電気的に接続された導電体１０５、配線層１０６、導電体１０７、配線層１０８、導電体１０９、及び電極１１０を囲む四角環状の形状を有する。
【0060】
導電体１２０＿２と電気的に接続される配線層１０８のうち導電体１０９が接続される部分は、導電体１０７が接続される部分に対して、周辺回路領域ＰＲ側に位置する。このように、導電体１２０＿２と電気的に接続される配線層１０８の上下面に接続される導電体１０７及び導電体１０９は、Ｚ方向に見て、互いに重なり合わない。一方、導電体１２０＿３と電気的に接続される配線層１０８のうち導電体１０９が接続される部分は、導電体１０７が接続される部分に対して、外周領域ＯＲ側に位置する。このように、導電体１２０＿３と電気的に接続される配線層１０８の上下面に接続される導電体１０７及び導電体１０９は、Ｚ方向に見て、互いに重なり合わない。
（外周領域）
続いて、メモリチップ１００の外周領域ＯＲについて説明する。
（外周領域）
続いて、メモリチップ１００の外周領域ＯＲについて説明する。
【0061】
外周領域ＯＲに設けられた半導体層１０１は、コア領域ＣＲ、周辺回路領域ＰＲ、及び壁領域ＷＲに設けられた半導体層１０１とは電気的に絶縁される。以下、外周領域ＯＲに設けられた半導体層１０１を特定する場合、半導体層１０１＿１と表記する。半導体層１０１＿１の少なくとも一部は、表面保護層１１９によって覆われて（保護されて）いない。すなわち、半導体層１０１＿１の少なくとも一部は、Ｚ方向において、回路チップ２００と表面保護層１１９との間に設けられていない。
【0062】
Ｚ２方向における半導体層１０１＿１の上面上には、Ｚ２方向に延びる複数の突出部ＡＣＰが設けられる。突出部ＡＣＰは、例えば、絶縁体層１１３を貫通する。Ｚ２方向における突出部ＡＣＰの上面は、絶縁体層１１４に接する。すなわち、突出部ＡＣＰの膜厚は、突出部ＶＸの膜厚と、略等しい。半導体層１０１＿１の内部に設けられた絶縁体層１２１のうち、Ｚ方向に見て突出部ＡＣＰと重なる部分は、半導体層１０１＿１によって分断される。突出部ＡＣＰは、メモリチップ１００の製造工程において、半導体層１０１をメモリチップ１００の基板（図示せず）に接地し、例えば、ドライエッチング時における半導体層１０１のチャージアップによるアーキングの抑制に使用される。なお、突出部ＡＣＰは、設けられていなくてもよい。
【0063】
１．１．６．２ 回路チップの断面構造
次に、回路チップ２００の断面構造について説明する。
次に、回路チップ２００の断面構造について説明する。
【0064】
コア領域ＣＲ及び周辺回路領域ＰＲでは、Ｚ２方向における半導体基板２０１の上面上に複数のトランジスタＴＲが設けられる。トランジスタＴＲは、コマンドレジスタ１１、アドレスレジスタ１２、シーケンサ１３、ドライバモジュール１４、ロウデコーダモジュール１５、及びセンスアンプモジュール１６内の素子として用いられる。トランジスタＴＲは、ゲート絶縁膜２０２、ゲート電極２０３、半導体基板２０１に形成された図示せぬソース及びドレインを含む。ゲート絶縁膜２０２は、Ｚ２方向における半導体基板２０１の上面上に設けられる。ゲート電極２０３は、Ｚ２方向におけるゲート絶縁膜２０２の上面上に設けられる。
【0065】
コア領域ＣＲ及び周辺回路領域ＰＲでは、ゲート電極２０３、ソース、及びドレインのＺ２方向における上面上に、導電体２０４が設けられる。壁領域ＷＲでは、半導体基板２０１に設けられたＮ型不純物拡散領域ＮＷ、及び半導体基板２０１に設けられたＰ型不純物拡散領域ＰＷのＺ２方向における上面上に、導電体２０４が設けられる。
【0066】
Ｚ２方向における導電体２０４の上面上には、配線層２０５が設けられる。Ｚ２方向における配線層２０５の上面上には、導電体２０６が設けられる。Ｚ２方向における導電体２０６の上面上には、配線層２０７が設けられる。Ｚ２方向における配線層２０７の上面上には、導電体２０８が設けられる。Ｚ２方向における導電体２０８の上面上には、配線層２０９が設けられる。Ｚ２方向における配線層２０９の上面上には、導電体２１０が設けられる。コア領域ＣＲ及び周辺回路領域ＰＲに設けられた導電体２０４、２０６、２０８、及び２１０は、例えば、Ｚ方向に延伸する円柱形状を有する。壁領域ＷＲに設けられた導電体２０４、２０６、２０８、及び２１０、配線層２０５、２０７、及び２０９、並びに電極２１１は、例えば、Ｚ方向に見て、コア領域ＣＲ及び周辺回路領域ＰＲを囲む四角環状の形状を有する。壁領域ＷＲに設けられたＮ型不純物拡散領域ＮＷ及びＰ型不純物拡散領域ＰＷについては、これらと同様に四角環状の形状を有していてもよい。
【0067】
Ｚ２方向における半導体基板２０１の上面上には、絶縁体層２１２が設けられる。絶縁体層２１２は、トランジスタＴＲ、導電体２０４、配線層２０５、導電体２０６、配線層２０７、導電体２０８、配線層２０９、及び導電体２１０を覆うように設けられる。Ｚ２方向における絶縁体層２１２の上面上には絶縁体層２１３が設けられる。
【0068】
導電体２１０のＺ２方向における上面上には、絶縁体層２１３の同層に電極２１１が設けられる。複数の電極２１１は、対応する電極１１０と接続されることにより、メモリチップ１００内の各種配線に対して電気的に接続される。
【0069】
ゲート電極２０３、導電体２０４、２０６、２０８、及び２１０、配線層２０５、２０７、及び２０９は、導電材料により構成され、金属材料、ｐ型半導体、またはｎ型半導体等を含み得る。電極２１１は、例えば、銅を含む。ゲート絶縁膜２０２、絶縁体層２１２、及び絶縁体層２１３は、例えば、絶縁材料として、酸化シリコンを含む。
【0070】
１．１．７ コア領域と周辺回路領域との間の接続
図６は、第１実施形態に係るメモリデバイスのコア領域と周辺回路領域との間の接続配線、及び壁構造の平面レイアウトの一例を示す平面図である。図６では、複数の部材ＳＬＴ、複数の突出部ＶＸ、複数の接続部ＶＡＢ及びＶＡＣ、並びに壁構造Ｗ１～Ｗ３がハッチングで示される。また、図６では、複数の接続部ＶＡＢと１個の接続部ＶＡＣとの間を接続する配線部ＭＡ、並びに２個の接続部ＶＡＣの間を接続する配線部ＭＡが一点鎖線で示される。
図６は、第１実施形態に係るメモリデバイスのコア領域と周辺回路領域との間の接続配線、及び壁構造の平面レイアウトの一例を示す平面図である。図６では、複数の部材ＳＬＴ、複数の突出部ＶＸ、複数の接続部ＶＡＢ及びＶＡＣ、並びに壁構造Ｗ１～Ｗ３がハッチングで示される。また、図６では、複数の接続部ＶＡＢと１個の接続部ＶＡＣとの間を接続する配線部ＭＡ、並びに２個の接続部ＶＡＣの間を接続する配線部ＭＡが一点鎖線で示される。
【0071】
コア領域ＣＲのうち隣り合う部材ＳＬＴ間の領域が、１個のブロックＢＬＫに対応するブロック領域である。複数の突出部ＶＸは、同じブロック領域内でＸ方向に並ぶように配置される。また、異なるブロック領域に配置された複数の突出部ＶＸは、Ｙ方向に並ぶ。図６の例では、突出部ＶＸが設けられるブロック領域と、突出部ＶＸが設けられないブロック領域とが交互に並ぶ場合が示される。
【0072】
複数の配線部ＭＡは、各々がＹ方向に延び、Ｘ方向に並ぶ。図６の例では、接続部ＶＡＢ及びＶＡＣ間を接続する配線部ＭＡと、２個の接続部ＶＡＣ間を接続する配線部ＭＡとが、Ｘ方向に交互に並ぶ場合が示される。接続部ＶＡＢ及びＶＡＣ間を接続する配線部ＭＡは、ソース線ＳＬと回路チップ２００との間を接続するための配線構造に含まれる配線層１１６に相当する。接続部ＶＡＢは、Ｚ方向に見て、対応する突出部ＶＸと重複する位置に配置される。Ｚ方向に見た接続部ＶＡＢの領域は、突出部ＶＸの領域に内包される。
【0073】
また、２個の接続部ＶＡＣ間を接続する配線部ＭＡは、外部電源と回路チップ２００との間を接続するための配線構造に含まれる配線層１１６に相当する。外部電源と回路チップ２００との間を接続する配線構造は、接続部ＶＡＣとは異なる領域において、表面保護層１１９等によって配線部ＭＡが覆われることなく配線部ＭＡの上面の一部が露出した外部接続パッド部ＰＡＤが形成されている。
【0074】
１．１．８ ブロック領域の平面レイアウト
図７は、第１実施形態に係るメモリデバイスのブロック領域の平面レイアウトの一例を示す平面図である。図７では、ブロック領域と、当該ブロック領域を挟む２個の部材ＳＬＴが示される。図７に示すように、ブロック領域においてメモリセルアレイ１０は、３個の部材ＳＨＥ、複数のメモリピラーＭＰ、複数のコンタクトＣＶ、及び複数のビット線ＢＬを含む。
図７は、第１実施形態に係るメモリデバイスのブロック領域の平面レイアウトの一例を示す平面図である。図７では、ブロック領域と、当該ブロック領域を挟む２個の部材ＳＬＴが示される。図７に示すように、ブロック領域においてメモリセルアレイ１０は、３個の部材ＳＨＥ、複数のメモリピラーＭＰ、複数のコンタクトＣＶ、及び複数のビット線ＢＬを含む。
【0075】
メモリピラーＭＰの各々は、例えば１個のＮＡＮＤストリングＮＳとして機能する。複数のメモリピラーＭＰは、隣り合う２個の部材ＳＬＴの間の領域において、例えば１９列の千鳥状に配置される。そして、例えば、紙面の上側から数えて、５列目のメモリピラーＭＰと、１０列目のメモリピラーＭＰと、１５列目のメモリピラーＭＰとのそれぞれに、１個の部材ＳＨＥが重なっている。
【0076】
部材ＳＨＥは、例えば、ＸＺ面に広がる板状の絶縁部材である。隣り合う部材ＳＬＴの間において、３個の部材ＳＨＥがＹ方向に並ぶ。部材ＳＨＥは、選択ゲート線ＳＧＤに対応する配線層１０３をＹ方向に分断する。隣り合う部材ＳＨＥ間、又は部材ＳＬＴと部材ＳＨＥ間が、１個のストリングユニットＳＵに対応する。
【0077】
複数のビット線ＢＬは、それぞれがＹ方向に延び、Ｘ方向に並ぶ。各ビット線ＢＬは、ストリングユニットＳＵ毎に、少なくとも１個のメモリピラーＭＰと重なるように配置される。図７の例では、２本のビット線ＢＬが、１個のメモリピラーＭＰと重なるように配置される場合が示される。メモリピラーＭＰと重なる複数のビット線ＢＬのうち１本のビット線ＢＬと、対応する１個のメモリピラーＭＰとの間は、コンタクトＣＶを介して電気的に接続される。
【0078】
例えば、部材ＳＨＥと接触しているメモリピラーＭＰと、ビット線ＢＬとの間のコンタクトＣＶは、省略される。言い換えると、異なる２本の選択ゲート線ＳＧＤに接したメモリピラーＭＰとビット線ＢＬとの間のコンタクトＣＶは、省略される。隣り合う部材ＳＬＴ間におけるメモリピラーＭＰや部材ＳＨＥ等の個数及び配置は、図７を用いて説明された構成に限定されず、適宜変更され得る。各メモリピラーＭＰと重なるビット線ＢＬの数は、任意の数に設計され得る。
【0079】
【0080】
図８に示すように、半導体層１０１は、例えば、３層の半導体層１０１ａ、１０１ｂ、１０１ｃを含む。Ｚ１方向における半導体層１０１ａの上面上に、半導体層１０１ｂが設けられる。Ｚ１方向における半導体層１０１ｂの上面上に、半導体層１０１ｃが設けられる。半導体層１０１ｂは、例えば、半導体層１０１ａと半導体層１０１ｃとの間に設けられた絶縁体層１２１を置き換えることにより形成される。半導体層１０１ａ～１０１ｃは、例えば、シリコンを含む。また、半導体層１０１ａ～１０１ｃは、例えば、半導体の不純物としてリン（Ｐ）を含む。
【0081】
Ｚ１方向における半導体層１０１の上面上には、１０層の絶縁体層１０２と１０層の配線層１０３とが１層ずつ交互に積層されている。図１０の例では、１０層の配線層１０３は、半導体層１０１に近い側から順に、選択ゲート線ＳＧＳ、ワード線ＷＬ０～ＷＬ７、及び選択ゲート線ＳＧＤとして機能する。なお、選択ゲート線ＳＧＳ及びＳＧＤとして機能する配線層１０３は、複数設けられてもよい。例えば、配線層１０３の導電材料として、窒化チタン（ＴｉＮ）／タングステン（Ｗ）の積層構造が用いられ得る。この場合、窒化チタンは、タングステンを覆うように形成される。窒化チタンは、例えばＣＶＤ（chemical vapor deposition）によりタングステンを成膜する際、タングステンの酸化を抑制するためのバリア層、あるいはタングステンの密着性を向上させるための密着層としての機能を有する。また、配線層１０３は、酸化アルミニウム（ＡｌＯ）等の高誘電率材料を含み得る。この場合、高誘電率材料は、導電材料を覆うように形成される。例えば、配線層１０３の各々において、配線層１０３の上下に設けられた絶縁体層１０２及びメモリピラーＭＰの側面と接するように高誘電率材料が設けられる。そして、高誘電率材料と接するように窒化チタンが設けられる。そして、窒化チタンと接し、配線層１０３の内部を埋め込むようにタングステンが設けられる。Ｚ１方向における選択ゲート線ＳＧＤとして機能する配線層１０３の上面上には、絶縁体層１１１が設けられる。
【0082】
部材ＳＬＴは、複数の絶縁体層１０２及び複数の配線層１０３をＹ方向に分断する。部材ＳＬＴのＺ２方向の端部（底面）は、半導体層１０１aに達する。部材ＳＨＥは、選択ゲート線ＳＧＤとして機能する配線層１０３をＹ方向に分断する。部材ＳＨＥのＺ２方向の端部（底面）は、選択ゲート線ＳＧＤとして機能する配線層１０３と、ワード線ＷＬ７として機能する配線層１０３との間の絶縁体層１０２に達する。
【0083】
メモリピラーＭＰは、Ｚ方向に延びる略円柱形状を有する。メモリピラーＭＰは、１０層の配線層１０３を貫通する。メモリピラーＭＰの底面は、半導体層１０１ａに達する。なお、メモリピラーＭＰは、Ｚ方向に複数のピラーが連結された構造であってもよい。
【0084】
次に、メモリピラーＭＰの内部構成について説明する。メモリピラーＭＰは、コア膜１４０、半導体膜１４１、及び積層膜１４２を含む。コア膜１４０は、Ｚ方向に延びる。例えば、コア膜１４０のＺ１方向の端部は、絶縁体層１１１に達し、コア膜１４０のＺ２方向の端部は、半導体層１０１ａに達する。半導体膜１４１は、コア膜１４０の周囲を覆う。メモリピラーＭＰのＺ２方向の端部において、半導体膜１４１の一部が、半導体層１０１ｂに接する。メモリピラーＭＰのＺ１方向の端部において、半導体膜１４１の一部が、導電体１０４に接する。積層膜１４２は、半導体膜１４１と半導体層１０１ｂとが接触した部分を除いて、半導体膜１４１の側面及びＺ２方向の端部を覆う。コア膜１４０は、例えば酸化シリコン等の絶縁体を含む。半導体膜１４１は、例えばシリコンを含む。
【0085】
図９は、第１実施形態に係るメモリデバイスのメモリピラーの断面構造の一例を示す、図８のＩＸ－ＩＸ線に沿った断面図である。より具体的には、図９は、ＸＹ平面に平行かつ配線層１０３を含む層におけるメモリピラーＭＰの断面構造を示す。図９に示すように、積層膜１４２は、例えばトンネル絶縁膜１４３、電荷蓄積膜１４４、及びブロック絶縁膜１４５を含む。
【0086】
配線層１０３を含む断面において、コア膜１４０は、例えばメモリピラーＭＰの中央部に設けられる。半導体膜１４１は、コア膜１４０の側面を囲む。トンネル絶縁膜１４３は、半導体膜１４１の側面を囲む。電荷蓄積膜１４４は、トンネル絶縁膜１４３の側面を囲む。ブロック絶縁膜１４５は、電荷蓄積膜１４４の側面を囲む。配線層１０３は、ブロック絶縁膜１４５の側面を囲む。トンネル絶縁膜１４３及びブロック絶縁膜１４５のそれぞれは、例えば酸化シリコンを含む。電荷蓄積膜１４４は、電荷を蓄積する機能を有し、例えば窒化シリコンを含む。
【0087】
メモリピラーＭＰと、ワード線ＷＬ０～ＷＬ７として機能する配線層１０３が組み合わされることにより、メモリセルトランジスタＭＴ０～ＭＴ７が構成される。同様に、メモリピラーＭＰと、選択ゲート線ＳＧＤとして機能する配線層１０３とが組み合わされることにより、選択トランジスタＳＴ１が構成される。メモリピラーＭＰと、選択ゲート線ＳＧＳとして機能する配線層１０３とが組み合わされることにより、選択トランジスタＳＴ２が構成される。これにより、各メモリピラーＭＰは、１個のＮＡＮＤストリングＮＳとして機能し得る。
【0088】
１．１．１０ 貼合パッドの断面構造
次に、貼合パッドＢＰの断面構造について説明する。
次に、貼合パッドＢＰの断面構造について説明する。
【0089】
【0090】
図１０に示すように、メモリチップ１００と回路チップ２００との貼合工程において、電極１１０は、電極２１１に接続される。図１０の例では、貼合面における電極１１０の面積と電極２１１の面積とは、略等しい。このような場合、電極１１０と電極２１１とに銅を用いると、電極１１０の銅と電極２１１の銅とが一体化して、互いの銅の境界の確認が困難となり得る。但し、貼り合わせの位置ずれによる電極１１０と電極２１１とを貼り合わせた形状の歪み、銅のバリアメタルの位置ずれ（側面における不連続箇所の発生）により貼り合わせが確認できる。
【0091】
また、電極１１０及び２１１をダマシン法により形成する場合、それぞれの側面はテーパ形状を有する。このため、電極１１０と電極２１１とを貼り合わせた部分におけるＺ方向に沿った断面の形状は、側壁が直線状とはならず、非矩形状となる。
【0092】
また、電極１１０と電極２１１とを貼り合わせた場合、これらを形成する銅の底面、側面、及び上面をバリアメタルが覆う構造となる。これに対し、銅を用いた一般的な配線層では、銅の上面に銅の酸化防止機能を有する絶縁体層（窒化シリコンまたは炭窒化シリコン等）が設けられ、バリアメタルは設けられていない。このため、貼り合わせの位置ずれが発生していなくても、一般的な配線層との区別は可能である。
【0093】
【0094】
まず、図１１に示されるように、半導体基板１５０のＺ１方向における上面上に絶縁体層１１３が形成される。続いて、絶縁体層１１３を加工することにより、外周領域ＯＲにおいて突出部ＡＣＰに対応する溝が形成されると共に、コア領域ＣＲにおいて突出部ＶＸに対応する孔が形成される。突出部ＶＸに対応する孔の径は、突出部ＡＣＰに対応する溝の幅よりも広い。
【0095】
次に、図１２に示されるように、例えば、ＣＶＤによって半導体層１０１ａが形成される。このとき、突出部ＶＸに対応する孔、及び突出部ＡＣＰに対応する溝も埋め込まれる。これにより、突出部ＶＸ及びＡＣＰが形成される。突出部ＶＸ及びＡＣＰは、半導体基板１５０に接する。突出部ＶＸに対応する孔の径は、半導体層１０１ａの膜厚に対して十分大きい。このため、半導体層１０１ａのＺ１方向における上面は、突出部ＶＸが設けられる領域で平坦性が損なわれ得る。
【0096】
そこで、図１３に示されるように、半導体層１０１ａは、Ｚ１方向における上面が平坦となるように加工される。例えば、ＣＭＰ（Chemical Mechanical Polishing）によって絶縁体層１１３が露出するまで半導体層１０１ａを研磨した後、半導体層１０１ａが更に成膜される。また、例えば、ブラインドＣＭＰによって絶縁体層１１３が露出しない程度に半導体層１０１ａを研磨してもよい。いずれの場合でも、半導体層１０１ａの突出部ＶＸを含む部分の膜厚は、所定の膜厚Ｈ１となるように制御される。膜厚Ｈ１は、例えば、４００ナノメートル程度であることが望ましい。
【0097】
次に、図１４に示されるように、半導体層１０１ａのＺ１方向における上面上に、メモリチップ１００の残りの部分が形成される。また、図示は省略されるが、メモリチップ１００の形成と並行して、回路チップ２００が形成される。
【0098】
次に、図１５に示されるように、電極１１０と電極２１１とが接するように、メモリチップ１００と回路チップ２００とが貼合される。
【0099】
次に、図１６に示されるように、半導体基板１５０がメモリチップ１００から除去された後、絶縁体層１１３、並びに突出部ＶＸ及びＡＣＰを覆うように絶縁体層１１４が形成される。続いて、絶縁体層１１３及び１１４の加工、並びに絶縁体層１２１を含む半導体層１０１の加工が順次実行されることにより、周辺回路領域ＰＲにおける孔、及び壁領域ＷＲにおける溝が一括形成される。また、外周領域ＯＲ及びカーフ領域ＫＲにおいて突出部ＡＣＰより外周側の部分が除去される。周辺回路領域ＰＲに形成された孔は、接続部ＶＡＣが形成される領域に対応する。壁領域ＷＲに形成された溝は、接続部ＶＡＤが形成される領域に対応する。これにより、周辺回路領域ＰＲに形成された孔で複数の導電体１３０が露出すると共に、壁領域ＷＲに形成された溝で導電体１２０＿１～１２０＿３が露出する。
【0100】
次に、図１７に示されるように、Ｚ２方向における上面上に、絶縁体層１１５が形成される。
【0101】
次に、図１８に示されるように、絶縁体層１１４及び１１５が加工されることにより、コア領域ＣＲ及び周辺回路領域ＰＲにおける孔、及び壁領域ＷＲにおける溝が一括形成される。コア領域ＣＲに形成された孔は、接続部ＶＡＢが形成される領域に対応する。周辺回路領域ＰＲに形成された孔は、接続部ＶＡＣが形成される領域に対応する。壁領域ＷＲに形成された溝は、接続部ＶＡＤが形成される領域に対応する。これにより、コア領域ＣＲに形成された孔で突出部ＶＸが、周辺回路領域ＰＲに形成された孔で複数の導電体１３０が、壁領域ＷＲに形成された溝で導電体１２０＿１～１２０＿３が、それぞれ露出する。
【0102】
次に、図１９に示されるように、Ｚ２方向における上面上に配線層１１６が形成される。コア領域ＣＲ及び周辺回路領域ＰＲに形成された孔、並びに壁領域ＷＲに形成された溝は、配線層１１６によって埋め込まれる。これにより、接続部ＶＡＢ、ＶＡＣ、及びＶＡＤが形成される。続いて、配線層１１６が加工されることにより、コア領域ＣＲ及び周辺回路領域ＰＲに形成された配線層１１６と、壁領域ＷＲに形成された配線層１１６とが分断される。また、コア領域ＣＲ及び周辺回路領域ＰＲに形成された配線層１１６が、複数の部分に分断される。また、カーフ領域ＫＲ及び外周領域ＯＲの一部に形成された配線層１１６が除去される。
【0103】
その後、配線層１１６よりＺ２方向側の構造が形成される。以上により、メモリデバイス３が形成される。
【0104】
１．３ 第１実施形態に係る効果
第１実施形態によれば、メモリデバイス３の歩留りを向上させることができる。本効果について以下に説明する。
第１実施形態によれば、メモリデバイス３の歩留りを向上させることができる。本効果について以下に説明する。
【0105】
半導体層１０１は、配線層１１６側の面に、周囲から突出する突出部ＶＸを有する。突出部ＶＸの膜厚は、絶縁体層１１３と略等しい。これにより、配線層１１６の接続部ＶＡＢに対応する孔を形成する際に、絶縁体層１１３の加工が不要となる。すなわち、配線層１１６の接続部ＶＡＢに対応する孔を形成する際の加工量を、接続部ＶＡＣに対応する孔、及び接続部ＶＡＤに対応する溝を形成する際の加工量と同程度に低減できる。このため、接続部ＶＡＢに対応する孔、接続部ＶＡＣに対応する孔、及び接続部ＶＡＤに対応する溝を一括で形成しても、導電体１３０が過剰に露出することを抑制できる。
【0106】
また、半導体層１０１ａの突出部ＶＸを含む部分の膜厚は、４００ナノメートル程度に厚膜化される。これにより、接続部ＶＡＢに対応する孔を加工する際に、メモリピラーＭＰの端部が露出し、半導体層１０１の露出面との間で凹凸部分が形成されることを抑制できる。このため、配線層１１６の成膜時に、当該凹凸部分にバリアメタルの成膜が不十分な箇所が発生することによる、メモリピラーＭＰ内へのアルミニウム（Ａｌ）の拡散を抑制できる。
【0107】
また、半導体層１０１ａの突出部ＶＸを含まない部分の膜厚は、４００ナノメートルよりも有意に薄くなる。これにより、接続部ＶＡＣに対応する孔、及び接続部ＶＡＤに対応する溝を形成する領域から半導体層１０１を除去する際の加工量を、膜厚が一様に４００ナノメートル程度の半導体層を加工する場合よりも低減できる。これにより、接続部ＶＡＣに対応する孔、及び接続部ＶＡＤに対応する溝を形成する領域の半導体層１０１を除去する際の加工時間を短縮することができる。
【0108】
なお、このような突出部ＶＸは、突出部ＡＣＰと同時に形成される。これにより、工程を追加することなく、メモリデバイス３の歩留まりを向上させることができる。
【0109】
１．４ 第１実施形態の変形例
上述の第１実施形態では、半導体層１０１が突出部ＶＸを含む連続膜として形成される場合について説明したが、これに限られない。例えば、突出部ＶＸは、半導体層１０１の他の部分と異なる膜質となるように形成されてもよい。以下では、第１実施形態と異なる構成及び製造方法について主に説明する。第１実施形態と同等の構成及び製造方法については、適宜説明を省略する。
上述の第１実施形態では、半導体層１０１が突出部ＶＸを含む連続膜として形成される場合について説明したが、これに限られない。例えば、突出部ＶＸは、半導体層１０１の他の部分と異なる膜質となるように形成されてもよい。以下では、第１実施形態と異なる構成及び製造方法について主に説明する。第１実施形態と同等の構成及び製造方法については、適宜説明を省略する。
【0110】
【0111】
図２０に示されるように、半導体層１０１は、突出部ＶＸを有さない。半導体層１０１のＺ２方向における上面上に、絶縁体層１１３と略等しい膜厚で、突出部ＶＸとして機能する半導体層１０１Ａが設けられる。半導体層１０１Ａは、シリコンを含む。半導体層１０１Ａに含まれるシリコンの結晶サイズは、半導体層１０１に含まれるシリコンの結晶サイズと異なる。このため、半導体層１０１と半導体層１０１Ａとの境界は、視認できる。すなわち、半導体層１０１及び１０１Ａは、非連続膜である。
【0112】
同様に、半導体層１０１＿１は、突出部ＡＣＰを有さない。半導体層１０１＿１のＺ２方向における上面上に、絶縁体層１１３と略等しい膜厚で、突出部ＡＣＰとして機能する半導体層１０１Ａ＿１が設けられる。半導体層１０１Ａ＿１は、シリコンを含む。半導体層１０１Ａ＿１に含まれるシリコンの結晶サイズは、半導体層１０１＿１に含まれるシリコンの結晶サイズと異なる。このため、半導体層１０１＿１と半導体層１０１Ａ＿１との境界は、視認できる。すなわち、半導体層１０１＿１及び１０１Ａ＿１は、非連続膜である。
【0113】
１．４．２ 製造方法
図２１及び図２２は、第１実施形態の変形例に係るメモリデバイスの製造途中の断面構造の一例を示す断面図である。図２１及び図２２はそれぞれ、第１実施形態における図１２及び図１３に対応する。
図２１及び図２２は、第１実施形態の変形例に係るメモリデバイスの製造途中の断面構造の一例を示す断面図である。図２１及び図２２はそれぞれ、第１実施形態における図１２及び図１３に対応する。
【0114】
まず、第１実施形態と同様に、半導体基板１５０のＺ１方向における上面上に絶縁体層１１３が形成される。続いて、絶縁体層１１３を加工することにより、外周領域ＯＲにおいて突出部ＡＣＰに対応する溝が形成されると共に、コア領域ＣＲにおいて突出部ＶＸに対応する孔が形成される。
【0115】
次に、図２１に示されるように、例えば、半導体基板１５０からシリコンをエピタキシャル成長させることにより、コア領域ＣＲに形成された孔、及び外周領域ＯＲに形成された溝が半導体層１０１Ａによって埋め込まれる。これにより、突出部ＶＸ及びＡＣＰが形成される。
【0116】
次に、図２２に示されるように、絶縁体層１１３及び半導体層１０１ＡのＺ１方向における上面上に、半導体層１０１ａが形成される。上述の通り、半導体層１０１Ａの膜厚は、絶縁体層１１３の膜厚と略等しい。このため、半導体層１０１ａのＺ１方向における上面は、突出部ＶＸが設けられる領域でも平坦性が損なわれない。半導体層１０１ａ及び半導体層１０１Ａの合計の膜厚は、所定の膜厚Ｈ１となるように制御される。
【0117】
以降の製造方法は、第１実施形態と同等であるため、説明を省略する。
【0118】
１．４．３ 第１実施形態の変形例に係る効果
第１実施形態の変形例によれば、半導体層１０１及び１０１Ａは、非連続膜である。このような半導体層１０１Ａは、半導体基板１５０からシリコンをエピタキシャル成長させることにより形成される。これにより、半導体層１０１ａを成膜させる面の凹凸を抑制できる。このため、半導体層１０１ａを成膜する際に、ＣＭＰを省略することができる。
第１実施形態の変形例によれば、半導体層１０１及び１０１Ａは、非連続膜である。このような半導体層１０１Ａは、半導体基板１５０からシリコンをエピタキシャル成長させることにより形成される。これにより、半導体層１０１ａを成膜させる面の凹凸を抑制できる。このため、半導体層１０１ａを成膜する際に、ＣＭＰを省略することができる。
【0119】
２． 第２実施形態
次に、第２実施形態に係るメモリデバイスについて説明する。第２実施形態では、周辺回路領域ＰＲ及び壁領域ＷＲにも突出部が形成される点において、第１実施形態と異なる。以下の説明では、第１実施形態と異なる構成及び製造方法について主に説明する。第１実施形態と同等の構成及び製造方法については、適宜説明を省略する。
次に、第２実施形態に係るメモリデバイスについて説明する。第２実施形態では、周辺回路領域ＰＲ及び壁領域ＷＲにも突出部が形成される点において、第１実施形態と異なる。以下の説明では、第１実施形態と異なる構成及び製造方法について主に説明する。第１実施形態と同等の構成及び製造方法については、適宜説明を省略する。
【0120】
【0121】
図２３に示されるように、第２実施形態に係るメモリデバイス３は、半導体層１０１に代えて半導体層１０１Ｂを含む。半導体層１０１Ｂは、Ｘ方向及びＹ方向に延びる。コア領域ＣＲに設けられた半導体層１０１Ｂは、ソース線ＳＬとして機能する。例えば、半導体層１０１Ｂは、シリコンを含む。コア領域ＣＲでは、Ｚ１方向における半導体層１０１Ｂの上面上に、複数の絶縁体層１０２と複数の配線層１０３とが一層ずつ交互に積層されている。
【0122】
コア領域ＣＲに設けられた半導体層１０１Ｂは、Ｚ方向に見てメモリピラーＭＰと重複する位置で、Ｚ２方向に厚い突出部ＶＸを有する。周辺回路領域ＰＲに設けられた半導体層１０１Ｂは、突出部ＶＸ２を有する。壁領域ＷＲに設けられた半導体層１０１Ｂは、突出部ＶＸ３を有する。Ｚ２方向における半導体層１０１Ｂの上面上のうち突出部ＶＸ、ＶＸ２、及びＶＸ３を除く部分には、絶縁体層１１３が積層される。突出部ＶＸ２及びＶＸ３の膜厚は、突出部ＶＸ及び絶縁体層１１３の膜厚と略等しい。
【0123】
図２４は、第２実施形態に係るメモリデバイスのコア領域と周辺回路領域との間の接続配線、及び壁構造の平面レイアウトの一例を示す平面図である。図２４は、第１実施形態における図６に対応する。図２４では、複数の部材ＳＬＴ、複数の突出部ＶＸ、ＶＸ２、及びＶＸ３、複数の接続部ＶＡＢ及びＶＡＣ、並びに壁構造Ｗ１～Ｗ３がハッチングで示される。
【0124】
図２４に示されるように、Ｚ方向に見て、突出部ＶＸ２は、接続部ＶＡＣを囲む。Ｚ方向に見て、突出部ＶＸ３は、壁構造Ｗ１～Ｗ３及び図示しない接続部ＶＡＤを囲む。なお、突出部ＶＸ３のうち壁構造Ｗ１～Ｗ３の外側に位置する部分は、内側に位置する部分と分離されている。突出部ＶＸ３のうち壁構造Ｗ１～Ｗ３の外側に位置する部分は、半導体層１０１Ｂ＿１に対応する。
【0125】
【0126】
まず、図２５に示されるように、半導体基板１５０のＺ１方向における上面上に絶縁体層１１３が形成される。続いて、絶縁体層１１３を加工することにより、コア領域ＣＲにおける突出部ＶＸに対応する孔、周辺回路領域ＰＲにおける突出部ＶＸ２に対応する孔、壁領域ＷＲにおける突出部ＶＸ３に対応する溝、及び外周領域ＯＲにおける突出部ＡＣＰに対応する溝が一括形成される。突出部ＶＸ及びＶＸ２に対応する孔の径、並びに突出部ＶＸ３に対応する溝の幅は、突出部ＡＣＰに対応する溝の幅よりも広い。
【0127】
次に、図２６に示されるように、例えば、ＣＶＤによって半導体層１０１Ｂａが形成される。このとき、突出部ＶＸ及びＶＸ２に対応する孔、並びに突出部ＶＸ３及びＡＣＰに対応する溝も埋め込まれる。これにより、突出部ＶＸ、ＶＸ２、ＶＸ３、及びＡＣＰが形成される。突出部ＶＸ、ＶＸ２、ＶＸ３、及びＡＣＰは、半導体基板１５０に接する。上述の通り、突出部ＶＸ及びＶＸ２に対応する孔の径、並びに突出部ＶＸ３に対応する溝の幅は、半導体層１０１Ｂａの膜厚に対して十分大きい。このため、半導体層１０１ＢａのＺ１方向における上面は、突出部ＶＸ、ＶＸ２、及びＶＸ３が設けられる領域で平坦性が損なわれ得る。
【0128】
そこで、図２７に示されるように、半導体層１０１Ｂａは、Ｚ１方向における上面が平坦となるように加工される。例えば、ＣＭＰによって絶縁体層１１３が露出するまで半導体層１０１Ｂａを研磨した後、半導体層１０１Ｂａが更に成膜される。また、例えば、ブラインドＣＭＰによって絶縁体層１１３が露出しない程度に半導体層１０１Ｂａを研磨してもよい。いずれの場合でも、半導体層１０１Ｂａの突出部ＶＸを含む部分の膜厚は、所定の膜厚Ｈ１となるように制御される。
【0129】
【0130】
次に、図２８に示されるように、半導体基板１５０がメモリチップ１００から除去された後、絶縁体層１１３、並びに突出部ＶＸ、ＶＸ２、ＶＸ３、及びＡＣＰを覆うように絶縁体層１１４が形成される。続いて、絶縁体層１１４、並びに絶縁体層１２１を含む半導体層１０１Ｂを加工することにより、周辺回路領域ＰＲにおける孔、及び壁領域ＷＲにおける溝が一括形成される。また、外周領域ＯＲ及びカーフ領域ＫＲにおいて突出部ＡＣＰより外周側の部分が除去される。周辺回路領域ＰＲに形成された孔は、接続部ＶＡＣが形成される領域に対応する。壁領域ＷＲに形成された溝は、接続部ＶＡＤが形成される領域に対応する。これにより、周辺回路領域ＰＲに形成された孔で複数の導電体１３０が露出すると共に、壁領域ＷＲに形成された溝で導電体１２０＿１～１２０＿３が露出する。
【0131】
以降の製造方法は、第１実施形態と同等であるため、説明を省略する。
【0132】
２．３ 第２実施形態に係る効果
第２実施形態によれば、半導体層１０１Ｂ及び１０１Ｂ＿１には、接続部ＶＡＣ及びＶＡＤに対応する領域に突出部ＶＸ２及びＶＸ３が設けられる。突出部ＶＸ２及びＶＸ３の膜厚は、絶縁体層１１３と略等しい。これにより、接続部ＶＡＣに対応する孔、及び接続部ＶＡＤに対応する溝を形成する領域における絶縁体層１１３を、シリコンに置き換えることができる。このため、絶縁体層１１３を加工することなく、接続部ＶＡＣに対応する孔、及び接続部ＶＡＤに対応する溝を形成する領域から半導体層１０１Ｂを除去することができる。したがって、加工処理に要する時間を短縮できる。
第２実施形態によれば、半導体層１０１Ｂ及び１０１Ｂ＿１には、接続部ＶＡＣ及びＶＡＤに対応する領域に突出部ＶＸ２及びＶＸ３が設けられる。突出部ＶＸ２及びＶＸ３の膜厚は、絶縁体層１１３と略等しい。これにより、接続部ＶＡＣに対応する孔、及び接続部ＶＡＤに対応する溝を形成する領域における絶縁体層１１３を、シリコンに置き換えることができる。このため、絶縁体層１１３を加工することなく、接続部ＶＡＣに対応する孔、及び接続部ＶＡＤに対応する溝を形成する領域から半導体層１０１Ｂを除去することができる。したがって、加工処理に要する時間を短縮できる。
【0133】
２．４ 第２実施形態の変形例
上述の第２実施形態では、半導体層１０１Ｂが突出部ＶＸを含む連続膜として形成される場合について説明したが、これに限られない。例えば、突出部ＶＸは、半導体層１０１Ｂの他の部分と異なる膜質となるように形成されてもよい。以下では、第２実施形態と異なる構成及び製造方法について主に説明する。第２実施形態と同等の構成及び製造方法については、適宜説明を省略する。
上述の第２実施形態では、半導体層１０１Ｂが突出部ＶＸを含む連続膜として形成される場合について説明したが、これに限られない。例えば、突出部ＶＸは、半導体層１０１Ｂの他の部分と異なる膜質となるように形成されてもよい。以下では、第２実施形態と異なる構成及び製造方法について主に説明する。第２実施形態と同等の構成及び製造方法については、適宜説明を省略する。
【0134】
【0135】
図２９に示されるように、半導体層１０１Ｂは、突出部ＶＸ、ＶＸ２、及びＶＸ３を有さない。半導体層１０１ＢのＺ２方向における上面上に、絶縁体層１１３と略等しい膜厚で、突出部ＶＸ、ＶＸ２、及びＶＸ３として機能する半導体層１０１Ｃが設けられる。半導体層１０１Ｃは、シリコンを含む。半導体層１０１Ｃに含まれるシリコンの結晶サイズは、半導体層１０１Ｂに含まれるシリコンの結晶サイズと異なる。このため、半導体層１０１Ｂと半導体層１０１Ｃとの境界は、視認できる。すなわち、半導体層１０１Ｂ及び１０１Ｃは、非連続膜である。
【0136】
同様に、半導体層１０１Ｂ＿１は、突出部ＡＣＰを有さない。半導体層１０１Ｂ＿１のＺ２方向における上面上に、絶縁体層１１３と略等しい膜厚で、突出部ＡＣＰとして機能する半導体層１０１Ｃ＿１が設けられる。半導体層１０１Ｃ＿１は、シリコンを含む。半導体層１０１Ｃ＿１に含まれるシリコンの結晶サイズは、半導体層１０１Ｂ＿１に含まれるシリコンの結晶サイズと異なる。このため、半導体層１０１Ｂ＿１と半導体層１０１Ｃ＿１との境界は、視認できる。すなわち、半導体層１０１Ｂ＿１及び１０１Ｃ＿１は、非連続膜である。
【0137】
２．４．２ 製造方法
図３０及び図３１は、第２実施形態の変形例に係るメモリデバイスの製造途中の断面構造の一例を示す断面図である。図３０及び図３１はそれぞれ、第２実施形態における図２６及び図２７に対応する。
図３０及び図３１は、第２実施形態の変形例に係るメモリデバイスの製造途中の断面構造の一例を示す断面図である。図３０及び図３１はそれぞれ、第２実施形態における図２６及び図２７に対応する。
【0138】
まず、第２実施形態と同様に、半導体基板１５０のＺ１方向における上面上に絶縁体層１１３が形成される。続いて、絶縁体層１１３を加工することにより、コア領域ＣＲにおける突出部ＶＸに対応する孔、周辺回路領域ＰＲにおける突出部ＶＸ２に対応する孔、壁領域ＷＲにおける突出部ＶＸ３に対応する溝、及び外周領域ＯＲにおける突出部ＡＣＰに対応する溝が一括形成される。
【0139】
次に、図３０に示されるように、例えば、半導体基板１５０からシリコンをエピタキシャル成長させることにより、コア領域ＣＲ及び周辺回路領域ＰＲに形成された孔、並びに壁領域ＷＲ及び外周領域ＯＲに形成された溝が半導体層１０１Ｃによって埋め込まれる。半導体層１０１Ｃの膜厚は、絶縁体層１１３の膜厚と略等しい。これにより、突出部ＶＸ、ＶＸ２、ＶＸ３、及びＡＣＰが形成される。
【0140】
次に、図３１に示されるように、絶縁体層１１３及び半導体層１０１ＣのＺ１方向における上面上に、半導体層１０１Ｂａが形成される。上述の通り、半導体層１０１Ｃの膜厚は、絶縁体層１１３の膜厚と略等しい。このため、半導体層１０１ＢａのＺ１方向における上面は、突出部ＶＸ、ＶＸ２、及びＶＸ３が設けられる領域でも平坦性が損なわれない。半導体層１０１Ｂａ及び半導体層１０１Ｃの合計の膜厚は、所定の膜厚Ｈ１となるように制御される。
【0141】
以降の製造方法は、第２実施形態と同等であるため、説明を省略する。
【0142】
２．４．３ 第２実施形態の変形例に係る効果
第２実施形態の変形例によれば、半導体層１０１Ｂ及び１０１Ｃは、非連続膜である。このような半導体層１０１Ｃは、半導体基板１５０からシリコンをエピタキシャル成長させることにより形成される。これにより、半導体層１０１Ｂａを成膜させる面の凹凸を抑制できる。このため、半導体層１０１Ｂａを成膜する際に、ＣＭＰを省略することができる。
第２実施形態の変形例によれば、半導体層１０１Ｂ及び１０１Ｃは、非連続膜である。このような半導体層１０１Ｃは、半導体基板１５０からシリコンをエピタキシャル成長させることにより形成される。これにより、半導体層１０１Ｂａを成膜させる面の凹凸を抑制できる。このため、半導体層１０１Ｂａを成膜する際に、ＣＭＰを省略することができる。
【0143】
３． 第３実施形態
次に、第３実施形態に係るメモリデバイスについて説明する。第３実施形態では、コア領域ＣＲに形成される突出部が微細なパターンで形成される点において、第１実施形態と異なる。以下の説明では、第１実施形態と異なる構成及び製造方法について主に説明する。第１実施形態と同等の構成及び製造方法については、適宜説明を省略する。
次に、第３実施形態に係るメモリデバイスについて説明する。第３実施形態では、コア領域ＣＲに形成される突出部が微細なパターンで形成される点において、第１実施形態と異なる。以下の説明では、第１実施形態と異なる構成及び製造方法について主に説明する。第１実施形態と同等の構成及び製造方法については、適宜説明を省略する。
【0144】
３．１ メモリデバイスの断面構造
図３２は、第３実施形態に係るメモリデバイスの断面構造の一例を示す断面図である。図３３は、第３実施形態に係るメモリデバイスのメモリセルアレイの断面構造の一例を示す断面図である。図３４は、第３実施形態に係るメモリデバイスのメモリセルアレイにおける突出部の形状の一例を示す、図３３のＸＸＸＩＶ－ＸＸＸＩＶ線に沿った断面図である。図３２は、第１実施形態における図５に対応する。図３３は、図３２のうち、突出部ＶＸ’を含む半導体層１０１Ｄの部分の詳細に対応する。
図３２は、第３実施形態に係るメモリデバイスの断面構造の一例を示す断面図である。図３３は、第３実施形態に係るメモリデバイスのメモリセルアレイの断面構造の一例を示す断面図である。図３４は、第３実施形態に係るメモリデバイスのメモリセルアレイにおける突出部の形状の一例を示す、図３３のＸＸＸＩＶ－ＸＸＸＩＶ線に沿った断面図である。図３２は、第１実施形態における図５に対応する。図３３は、図３２のうち、突出部ＶＸ’を含む半導体層１０１Ｄの部分の詳細に対応する。
【0145】
図３２に示されるように、第３実施形態に係るメモリデバイス３は、半導体層１０１に代えて半導体層１０１Ｄを含む。半導体層１０１Ｄは、Ｘ方向及びＹ方向に延びる。コア領域ＣＲに設けられた半導体層１０１Ｄは、ソース線ＳＬとして機能する。例えば、半導体層１０１Ｄは、シリコンを含む。コア領域ＣＲでは、Ｚ１方向における半導体層１０１Ｄの上面上に、複数の絶縁体層１０２と複数の配線層１０３とが一層ずつ交互に積層されている。
【0146】
図３３に示されるように、コア領域ＣＲに設けられた半導体層１０１Ｄは、３層の半導体層１０１Ｄａ、１０１ｂ、１０１ｃを含む。Ｚ１方向における半導体層１０１Ｄａの上面上に、半導体層１０１ｂが設けられる。Ｚ１方向における半導体層１０１ｂの上面上に、半導体層１０１ｃが設けられる。半導体層１０１ｂは、メモリピラーＭＰ内の半導体膜１４１に接する。
【0147】
半導体層１０１Ｄａは、Ｚ方向に見てメモリピラーＭＰと重複する位置で、Ｚ２方向に厚い突出部ＶＸ’を有する。Ｚ２方向における半導体層１０１Ｄａの上面上のうち突出部ＶＸ’を除く部分には、絶縁体層１１３が積層される。突出部ＶＸ’の膜厚は、絶縁体層１１３の膜厚と略等しい、又は絶縁体層１１３の膜厚より厚い。突出部ＶＸ’の側面は、Ｚ２方向に向かって幅が狭くなるテーパ形状を有する。このため、突出部ＶＸ’の膜厚が絶縁体層１１３の膜厚より厚い場合、突出部ＶＸ’のＺ２方向の上面の幅の長さは、絶縁体層１１３のＺ２方向の上面と揃う高さにおける突出部ＶＸ’の幅の長さよりも短い。
【0148】
図３４に示されるように、突出部ＶＸ’は、Ｚ方向に見て、格子状のパターンを有する。突出部ＶＸ’のパターンの幅Ｗは、半導体層１０１Ｄａの突出部ＶＸ’を除く部分の膜厚Ｈ２の２倍以下である（Ｗ≦２×Ｈ２）。膜厚Ｈ２は、例えば、３００ナノメートル程度である。突出部ＶＸ’のパターン間のピッチＰは、幅Ｗよりも長い（Ｐ＞Ｗ）。
【0149】
３．２ 製造方法
図３５～図３８は、第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図である。図３５～図３８はそれぞれ、第１実施形態における図１１、図１３、図１８、及び図１９に対応する。
図３５～図３８は、第３実施形態に係るメモリデバイスの製造途中の断面構造の一例を示す断面図である。図３５～図３８はそれぞれ、第１実施形態における図１１、図１３、図１８、及び図１９に対応する。
【0150】
まず、図３５に示されるように、半導体基板１５０のＺ１方向における上面上に絶縁体層１１３が形成される。続いて、絶縁体層１１３を加工することにより、コア領域ＣＲにおける突出部ＶＸ’に対応する複数の孔、及び外周領域ＯＲにおける突出部ＡＣＰに対応する溝が一括形成される。突出部ＶＸ’に対応する複数の孔の径は、例えば、突出部ＡＣＰに対応する溝の幅と同程度であり得る。
【0151】
次に、図３６に示されるように、例えば、ＣＶＤによって半導体層１０１Ｄａが形成される。このとき、突出部ＶＸ’に対応する複数の孔、及び突出部ＡＣＰに対応する溝も埋め込まれる。これにより、突出部ＶＸ’及びＡＣＰが形成される。半導体層１０１Ｄａは、突出部ＶＸ’を含む部分の膜厚が、所定の膜厚Ｈ１となるように形成される。また、突出部ＶＸ’に対応する複数の孔の各々の径は、例えば、半導体層１０１Ｄａの突出部ＶＸ’を除く部分の膜厚Ｈ２と同程度である。このため、半導体層１０１ＤａのＺ１方向における上面は、突出部ＶＸ’が設けられる領域で平坦性が確保される。
【0152】
その後、第１実施形態における図１４と同等の方法により、メモリチップ１００が形成される。そして、第１実施形態における図１５と同等の方法により、メモリチップ１００と回路チップ２００とが貼合される。第１実施形態における図１６と同等の方法により、周辺回路領域ＰＲ及び壁領域ＷＲにおいて、半導体層１０１Ｄａ、絶縁体層１１３及び１１４の一部が除去される。第１実施形態における図１７と同等の方法により、絶縁体層１１５が形成される。
【0153】
次に、図３７に示されるように、絶縁体層１１４及び１１５が加工されることにより、コア領域ＣＲ及び周辺回路領域ＰＲにおける孔、及び壁領域ＷＲにおける溝が一括形成される。コア領域ＣＲに形成された孔は、接続部ＶＡＢが形成される領域に対応する。周辺回路領域ＰＲに形成された孔は、接続部ＶＡＣが形成される領域に対応する。壁領域ＷＲに形成された溝は、接続部ＶＡＤが形成される領域に対応する。これにより、コア領域ＣＲに形成された孔で突出部ＶＸ’が、周辺回路領域ＰＲに形成された孔で複数の導電体１３０が、壁領域ＷＲに形成された溝で導電体１２０＿１～１２０＿３が、それぞれ露出する。
【0154】
次に、図３８に示されるように、Ｚ２方向における上面上に配線層１１６が形成される。コア領域ＣＲ及び周辺回路領域ＰＲに形成された孔、並びに壁領域ＷＲに形成された溝は、配線層１１６によって埋め込まれる。これにより、接続部ＶＡＢ、ＶＡＣ、及びＶＡＤが形成される。続いて、配線層１１６が加工されることにより、コア領域ＣＲ及び周辺回路領域ＰＲに形成された配線層１１６と、壁領域ＷＲに形成された配線層１１６とが分断される。また、コア領域ＣＲ及び周辺回路領域ＰＲに形成された配線層１１６が、複数の部分に分断される。また、カーフ領域ＫＲ及び外周領域ＯＲの一部に形成された配線層１１６が除去される。
【0155】
その後、配線層１１６よりＺ２方向側の構造が形成される。以上により、メモリデバイス３が形成される。
【0156】
３．３ 第３実施形態に係る効果
第３実施形態によれば、突出部ＶＸ’は、Ｚ方向に見て格子状のパターンを有する。突出部ＶＸ’のパターンの幅Ｗは、半導体層１０１Ｄａの突出部ＶＸ’を除く部分の膜厚Ｈ２の２倍以下となるように形成される。これにより、突出部ＶＸ’に対応する孔を半導体層１０１Ｄａで埋め込む際に、半導体層１０１ＤａのＺ１方向における上面に凹凸が生じ難くすることができる。このため、半導体層１０１Ｄａの成膜工程において、ＣＭＰを省略することができる。
第３実施形態によれば、突出部ＶＸ’は、Ｚ方向に見て格子状のパターンを有する。突出部ＶＸ’のパターンの幅Ｗは、半導体層１０１Ｄａの突出部ＶＸ’を除く部分の膜厚Ｈ２の２倍以下となるように形成される。これにより、突出部ＶＸ’に対応する孔を半導体層１０１Ｄａで埋め込む際に、半導体層１０１ＤａのＺ１方向における上面に凹凸が生じ難くすることができる。このため、半導体層１０１Ｄａの成膜工程において、ＣＭＰを省略することができる。
【0157】
また、突出部ＶＸ’のパターン間のピッチＰは、幅Ｗよりも長い。これにより、接続部ＶＡＢに対応する孔を形成する際に露出させた突出部ＶＸ’による凹凸によって、配線層１１６のバリアメタルのカバレッジが悪化することを抑制できる。このため、メモリデバイス３の歩留まりを向上させることができる。
【0158】
３．４ 第３実施形態の変形例
上述の第３実施形態では、突出部ＶＸ’が格子状のパターンである場合について説明したが、これに限られない。図３９、図４０、及び図４１はそれぞれ、第３実施形態の変形例に係るメモリデバイスのメモリセルアレイにおける突出部の形状の第１例、第２例、及び第３例を示す断面図である。
上述の第３実施形態では、突出部ＶＸ’が格子状のパターンである場合について説明したが、これに限られない。図３９、図４０、及び図４１はそれぞれ、第３実施形態の変形例に係るメモリデバイスのメモリセルアレイにおける突出部の形状の第１例、第２例、及び第３例を示す断面図である。
【0159】
例えば、突出部ＶＸ’は、図３９に示されるように、複数のドット状のパターンであってもよい。この場合、パターンの幅Ｗは、各ドットの径に対応する。また、パターン間のピッチＰは、隣り合うドット間の長さに対応する。
【0160】
また、例えば、突出部ＶＸ’は、図４０に示されるように、複数のライン状のパターンであってもよい。この場合、パターンの幅Ｗは、各ラインの幅に対応する。また、パターン間のピッチＰは、隣り合うライン間の長さに対応する。
【0161】
また、例えば、突出部ＶＸ’は、図４１に示されるように、各々が略同じ点を中心とする複数の環状のパターンであってもよい。この場合、パターンの幅Ｗは、各環状パターンの幅に対応する。また、パターン間のピッチＰは、隣り合う各環状パターン間の長さに対応する。
【0162】
いずれの場合についても、幅Ｗは、半導体層１０１Ｄａの突出部ＶＸ’を除く部分の膜厚Ｈ２の２倍以下となるように設計される。これにより、半導体基板１５０上に半導体層１０１Ｄａを形成する際に、突出部ＶＸ’に対応する領域で半導体層１０１Ｄａの平坦性が損なわれることを抑制できる。また、ピッチＰは、幅Ｗより長くなるように設計される。これにより、接続部ＶＡＢに対応する孔を形成する際に露出させた突出部ＶＸ’による凹凸によって、配線層１１６のバリアメタルのカバレッジが悪化することを抑制できる。
【0163】
４． その他
上述の第１実施形態、第２実施形態、及び第３実施形態では、接続部ＶＡＢ、ＶＡＣ、及びＶＡＤが一括形成される際、絶縁体層１１５のうちＺ方向に見て突出部ＶＸに内包される部分が開口される場合について説明したが、これに限られない。図４２は、その他の変形例に係るメモリデバイスの断面構造の一例を示す断面図である。例えば、図４２に示されるように、接続部ＶＡＢ、ＶＡＣ、及びＶＡＤが形成される際、絶縁体層１１５のうちコア領域ＣＲに設けられる部分は、全面的に開口されてもよい。この場合、コア領域ＣＲにおいて、配線層１１６は、突出部ＶＸに接する接続部ＶＡＢであるか、突出部ＶＸに接しない部分であるかに関わらず、Ｚ方向で同じ高さに設けられ得る。
上述の第１実施形態、第２実施形態、及び第３実施形態では、接続部ＶＡＢ、ＶＡＣ、及びＶＡＤが一括形成される際、絶縁体層１１５のうちＺ方向に見て突出部ＶＸに内包される部分が開口される場合について説明したが、これに限られない。図４２は、その他の変形例に係るメモリデバイスの断面構造の一例を示す断面図である。例えば、図４２に示されるように、接続部ＶＡＢ、ＶＡＣ、及びＶＡＤが形成される際、絶縁体層１１５のうちコア領域ＣＲに設けられる部分は、全面的に開口されてもよい。この場合、コア領域ＣＲにおいて、配線層１１６は、突出部ＶＸに接する接続部ＶＡＢであるか、突出部ＶＸに接しない部分であるかに関わらず、Ｚ方向で同じ高さに設けられ得る。
【0164】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0165】
１…メモリシステム
２…メモリコントローラ
３…メモリデバイス
１０…メモリセルアレイ
１１…コマンドレジスタ
１２…アドレスレジスタ
１３…シーケンサ
１４…ドライバモジュール
１５…ロウデコーダモジュール
１６…センスアンプモジュール
１００…メモリチップ
１０１，１０１Ａ，１０１Ｂ，１０１Ｃ，１０１Ｄ…半導体層
１０２，１１１，１１２，１１３，１１４，１１５，１１７，１１８，１２１，２１２，２１３…絶縁体層
１０３，１０６，１０８，１１６，２０５，２０７，２０９…配線層
１０４，１０５，１０７，１０９，１２０，１３０，２０４，２０６，２０８，２１０…導電体
１１０，２１１…電極
１１９…表面保護層
１４０…コア膜
１４１…半導体膜
１４２…積層膜
１４３…トンネル絶縁膜
１４４…電荷蓄積膜
１４５…ブロック絶縁膜
１５０，２０１…半導体基板
２００…回路チップ
２０２…ゲート絶縁膜
２０３…ゲート電極
２…メモリコントローラ
３…メモリデバイス
１０…メモリセルアレイ
１１…コマンドレジスタ
１２…アドレスレジスタ
１３…シーケンサ
１４…ドライバモジュール
１５…ロウデコーダモジュール
１６…センスアンプモジュール
１００…メモリチップ
１０１，１０１Ａ，１０１Ｂ，１０１Ｃ，１０１Ｄ…半導体層
１０２，１１１，１１２，１１３，１１４，１１５，１１７，１１８，１２１，２１２，２１３…絶縁体層
１０３，１０６，１０８，１１６，２０５，２０７，２０９…配線層
１０４，１０５，１０７，１０９，１２０，１３０，２０４，２０６，２０８，２１０…導電体
１１０，２１１…電極
１１９…表面保護層
１４０…コア膜
１４１…半導体膜
１４２…積層膜
１４３…トンネル絶縁膜
１４４…電荷蓄積膜
１４５…ブロック絶縁膜
１５０，２０１…半導体基板
２００…回路チップ
２０２…ゲート絶縁膜
２０３…ゲート電極
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】
【図24】
【図25】
【図26】
【図27】
【図28】
【図29】
【図30】
【図31】
【図32】
【図33】
【図34】
【図35】
【図36】
【図37】
【図38】
【図39】
【図40】
【図41】
【図42】
