(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024115101
(43)【公開日】2024-08-26
(54)【発明の名称】半導体装置、半導体装置の製造方法及び電子装置
(51)【国際特許分類】
H01L 21/338 20060101AFI20240819BHJP
【ＦＩ】
H01L29/80 H
【審査請求】未請求
【請求項の数】8
【出願形態】ＯＬ
(21)【出願番号】P 2023020582
(22)【出願日】2023-02-14
(71)【出願人】
【識別番号】000005223
【氏名又は名称】富士通株式会社
(74)【代理人】
【識別番号】110002918
【氏名又は名称】弁理士法人扶桑国際特許事務所
(72)【発明者】
【氏名】山田 敦史
【テーマコード（参考）】
5F102
【Ｆターム（参考）】
5F102GB01
5F102GC01
5F102GD01
5F102GD10
5F102GJ02
5F102GJ03
5F102GJ04
5F102GJ10
5F102GK04
5F102GK08
5F102GL04
5F102GM04
5F102GM08
5F102GQ02
5F102GQ04
5F102GR01
5F102GR04
5F102GR12
5F102GS04
5F102GV05
5F102GV08
5F102HC01
5F102HC10
5F102HC11
5F102HC15
5F102HC19
(57)【要約】
【課題】２ＤＥＧの消失による高抵抗化が抑えられる高性能の半導体装置を実現する。
【解決手段】Ｎ極性面を利用するＨＥＭＴを備える半導体装置は、下地層１０、バリア層２０及びチャネル層３０を含む半導体積層構造１を有する。下地層１０は、（０００－１）面である面１０ａを有し、ＡｌＮを含む。バリア層２０は、下地層１０の面１０ａ側に設けられ、ＡｌＧａＮを含み、下地層１０に対して格子緩和する。チャネル層３０は、バリア層２０の面２０ａ側に設けられ、ＧａＮを含む。下地層１０上に、格子整合せず格子緩和したバリア層２０が設けられ、そのバリア層２０上に、格子整合してチャネル層３０が設けられる。そのため、バリア層２０には格子欠陥２が発生する一方、チャネル層３０には格子欠陥が発生することが抑えられる。これにより、チャネル層３０の２ＤＥＧ１ａの格子欠陥による消失を抑え、高抵抗化を抑える。
【選択図】図４
【解決手段】Ｎ極性面を利用するＨＥＭＴを備える半導体装置は、下地層１０、バリア層２０及びチャネル層３０を含む半導体積層構造１を有する。下地層１０は、（０００－１）面である面１０ａを有し、ＡｌＮを含む。バリア層２０は、下地層１０の面１０ａ側に設けられ、ＡｌＧａＮを含み、下地層１０に対して格子緩和する。チャネル層３０は、バリア層２０の面２０ａ側に設けられ、ＧａＮを含む。下地層１０上に、格子整合せず格子緩和したバリア層２０が設けられ、そのバリア層２０上に、格子整合してチャネル層３０が設けられる。そのため、バリア層２０には格子欠陥２が発生する一方、チャネル層３０には格子欠陥が発生することが抑えられる。これにより、チャネル層３０の２ＤＥＧ１ａの格子欠陥による消失を抑え、高抵抗化を抑える。
【選択図】図４
【特許請求の範囲】
【請求項1】
（０００－１）面の第１面を有し、ＡｌＮを含む下地層と、
前記下地層の前記第１面側に設けられ、ＡｌＧａＮを含み、前記下地層に対して格子緩和した第１バリア層と、
前記第１バリア層の、前記下地層側とは反対の第２面側に設けられ、ＧａＮを含むチャネル層と、
を有する、半導体装置。
前記下地層の前記第１面側に設けられ、ＡｌＧａＮを含み、前記下地層に対して格子緩和した第１バリア層と、
前記第１バリア層の、前記下地層側とは反対の第２面側に設けられ、ＧａＮを含むチャネル層と、
を有する、半導体装置。
【請求項2】
前記第１バリア層は、前記ＡｌＧａＮのＡｌ組成が０．３未満である、請求項１に記載の半導体装置。
【請求項3】
前記第１バリア層は、前記下地層に格子不整合し、前記チャネル層は、前記第１バリア層に格子整合する、請求項１に記載の半導体装置。
【請求項4】
前記チャネル層の、前記第１バリア層側とは反対の第３面側に設けられ、窒化物半導体を含む第２バリア層を有する、請求項１に記載の半導体装置。
【請求項5】
前記第１バリア層と前記チャネル層との間に設けられ、窒化物半導体を含むスペーサ層を有する、請求項１に記載の半導体装置。
【請求項6】
前記チャネル層の転位密度は、前記下地層の転位密度よりも大きい、請求項１に記載の半導体装置。
【請求項7】
（０００－１）面の第１面を有し、ＡｌＮを含む下地層の、前記第１面側に、ＡｌＧａＮを含み、前記下地層に対して格子緩和した第１バリア層を形成する工程と、
前記第１バリア層の、前記下地層側とは反対の第２面側に、ＧａＮを含むチャネル層を形成する工程と、
を有する、半導体装置の製造方法。
前記第１バリア層の、前記下地層側とは反対の第２面側に、ＧａＮを含むチャネル層を形成する工程と、
を有する、半導体装置の製造方法。
【請求項8】
（０００－１）面の第１面を有し、ＡｌＮを含む下地層と、
前記下地層の前記第１面側に設けられ、ＡｌＧａＮを含み、前記下地層に対して格子緩和した第１バリア層と、
前記第１バリア層の、前記下地層側とは反対の第２面側に設けられ、ＧａＮを含むチャネル層と、
を有する半導体装置を備える、電子装置。
前記下地層の前記第１面側に設けられ、ＡｌＧａＮを含み、前記下地層に対して格子緩和した第１バリア層と、
前記第１バリア層の、前記下地層側とは反対の第２面側に設けられ、ＧａＮを含むチャネル層と、
を有する半導体装置を備える、電子装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置、半導体装置の製造方法及び電子装置に関する。
【背景技術】
【0002】
窒化物半導体を用いた半導体装置が知られている。例えば、ＧａＮ（窒化ガリウム）をチャネル層（「電子走行層」とも称される）に用い、ＡｌＧａＮ（窒化アルミニウムガリウム）をバリア層（「電子供給層」とも称される）に用いた高電子移動度トランジスタ（High Electron Mobility Transistor；ＨＥＭＴ）が知られている。
【0003】
一例として、ＧａＮ等の基板面に対する厚さ方向が［０００－１］のＡｌＧａＮの電子供給層と、電子供給層上に形成されたＧａＮの電子走行層と、電子走行層上に形成されたゲート電極、ソース電極及びドレイン電極とを備えた反転型ＨＥＭＴが知られている（特許文献１）。また、基板上に配置されたＡｌＮ（窒化アルミニウム）等のバッファ層と、バッファ層上に配置されたＡｌＧａＮ等のバリア層と、バリア層上に堆積されたＧａＮチャネル層とを有するＮ極性面ＧａＮ半導体デバイスが知られている（特許文献２）。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開２００６－２６９５３４号公報
【特許文献2】国際公開第２０１３／０１９５１６号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【0005】
ＧａＮとのバンドオフセットが大きいＡｌＮを下地層とし、その（０００－１）面であるＮ極性面側にチャネル層のＧａＮを設けるＨＥＭＴを備えた半導体装置が知られている。この半導体装置では、下地層のＡｌＮの比較的強い自発分極を利用して、チャネル層のＧａＮに二次元電子ガス（Two Dimensional Electron Gas；２ＤＥＧ）を生成させる。
【0006】
このような半導体装置では、ＧａＮとの格子定数差が大きいＡｌＮが下地層に用いられる。そのため、下地層のＡｌＮのＮ極性面側に直接又はＡｌＧａＮ等のバリア層を介してチャネル層のＧａＮを設ける場合に、チャネル層のＧａＮとその下層（下地層又はバリア層）との間の格子定数差が大きいと、チャネル層のＧａＮが格子緩和する。格子緩和するチャネル層のＧａＮとその下層との接合界面又はその近傍には、格子欠陥が発生する。この格子欠陥は、チャネル層のＧａＮの２ＤＥＧを消失させる。チャネル層のＧａＮの２ＤＥＧの消失は、半導体装置の高抵抗化を招く恐れがある。
【0007】
１つの側面では、本発明は、２ＤＥＧの消失による高抵抗化が抑えられる高性能の半導体装置を実現することを目的とする。
【課題を解決するための手段】
【0008】
１つの態様では、（０００－１）面の第１面を有し、ＡｌＮを含む下地層と、前記下地層の前記第１面側に設けられ、ＡｌＧａＮを含み、前記下地層に対して格子緩和した第１バリア層と、前記第１バリア層の、前記下地層側とは反対の第２面側に設けられ、ＧａＮを含むチャネル層と、を有する、半導体装置が提供される。
【0009】
また、別の態様では、上記のような半導体装置の製造方法、上記のような半導体装置を備える電子装置が提供される。
【発明の効果】
【0010】
１つの側面では、２ＤＥＧの消失による高抵抗化が抑えられる高性能の半導体装置を実現することが可能になる。
【図面の簡単な説明】
【0011】
【図1】半導体装置の第１例について説明する図である。
【図2】半導体装置の第２例について説明する図である。
【図3】半導体装置の第２例において生じ得る現象について説明する図である。
【図4】第１実施形態に係る半導体装置の半導体積層構造の一例について説明する図である。
【図5】第１実施形態に係る半導体装置の半導体積層構造の特性について説明する図である。
【図6】第１実施形態に係る半導体装置の例について説明する図である。
【図7】第２実施形態に係る半導体装置の一例について説明する図である。
【図8】第２実施形態に係る半導体装置の製造方法の一例について説明する図（その１）である。
【図9】第２実施形態に係る半導体装置の製造方法の一例について説明する図（その２）である。
【図10】第３実施形態に係る半導体装置の一例について説明する図である。
【図11】第３実施形態に係る半導体装置の製造方法の一例について説明する図（その１）である。
【図12】第３実施形態に係る半導体装置の製造方法の一例について説明する図（その２）である。
【図13】第４実施形態に係る半導体装置の一例について説明する図である。
【図14】第５実施形態に係る半導体パッケージの一例について説明する図である。
【図15】第６実施形態に係る力率改善回路の一例について説明する図である。
【図16】第７実施形態に係る電源装置の一例について説明する図である。
【図17】第８実施形態に係る増幅器の一例について説明する図である。
【発明を実施するための形態】
【0012】
窒化物半導体を用いた半導体装置は、高い飽和電子速度やワイドバンドギャップ等の特徴を利用し、高耐圧、高出力デバイスとしての開発が行われている。窒化物半導体を用いた半導体装置としては、電界効果トランジスタ（Field Effect Transistor；ＦＥＴ）、例えば、ＨＥＭＴについての報告が数多くなされている。ＨＥＭＴの１つとして、ＡｌＧａＮをバリア層、ＧａＮをチャネル層として用いたＨＥＭＴが知られている。このようなＨＥＭＴでは、ＡｌＧａＮの自発分極、及びＧａＮとの格子定数差に起因したひずみによってＡｌＧａＮに発生するピエゾ分極により、ＧａＮに二次元電子ガス（Two Dimensional Electron Gas；２ＤＥＧ）が生成され、高出力デバイスが実現される。
【0013】
窒化物半導体を用いた半導体装置の高性能化のため、ＡｌＮとＧａＮとの大きなバンドオフセットによってキャリアとなる電子の閉じ込めを強め、電子移動度の向上を目指した、ＡｌＮ／ＧａＮ／ＡｌＮ量子閉じ込め構造を有する半導体装置が提案されている。
【0014】
図１は半導体装置の第１例について説明する図である。図１（Ａ）には、半導体装置の一例の要部断面図を模式的に示している。図１（Ｂ）には、半導体装置の一例のエネルギーバンド構造を模式的に示している。尚、図１（Ｂ）において、Ｅｃは伝導帯、Ｅｖは価電子帯、Ｅｆはフェルミ準位を表している。
【0015】
図１（Ａ）に示す半導体装置１００Ａは、ＡｌＮ／ＧａＮ／ＡｌＮ量子閉じ込め構造を有するＨＥＭＴの一例である。半導体装置１００Ａは、バリア層１１０Ａ、チャネル層１２０Ａ、バリア層１３０Ａ、ゲート電極１４０、ソース電極１５０及びドレイン電極１６０を有する。バリア層１１０Ａ及びバリア層１３０Ａには、ＡｌＮが用いられる。チャネル層１２０Ａは、バリア層１１０Ａとバリア層１３０Ａとの間に設けられる。チャネル層１２０Ａには、ＧａＮが用いられる。ゲート電極１４０、ソース電極１５０及びドレイン電極１６０は、例えば、バリア層１３０Ａ上に設けられる。ゲート電極１４０、ソース電極１５０及びドレイン電極１６０には、それぞれ所定の金属が用いられる。ゲート電極１４０は、ショットキー電極として機能するように設けられる。ソース電極１５０及びドレイン電極１６０は、オーミック電極として機能するように設けられる。
【0016】
半導体装置１００Ａにおいて、バリア層１１０Ａ、チャネル層１２０Ａ及びバリア層１３０Ａは、例えば、有機金属気相成長（Metal Organic Chemical Vapor Deposition；ＭＯＣＶＤ、若しくは、Metal Organic Vapor Phase Epitaxy；ＭＯＶＰＥ）法、又は、分子線エピタキシー（Molecular Beam Epitaxy；ＭＢＥ）法を用いて、成長、積層される。尚、バリア層１１０Ａには、その上に積層されるチャネル層１２０Ａ（及びその上に積層されるバリア層１３０Ａ）の成長下地となる基板が用いられてもよい。
【0017】
バリア層１１０Ａは、その厚さ方向が［０００１］方向となるＡｌＮを含む層であり、チャネル層１２０Ａが積層される側の面１１０Ａａが（０００１）面、即ち、III族（Ａｌ）極性面となる層である。チャネル層１２０Ａは、その厚さ方向が［０００１］方向となるようにバリア層１１０Ａの面１１０Ａａ（（０００１）面）上に成長されたＧａＮを含む層であり、バリア層１３０Ａが積層される側の面１２０Ａａが（０００１）面、即ち、III族（Ｇａ）極性面となる層である。バリア層１３０Ａは、その厚さ方向が［０００１］方向となるようにチャネル層１２０Ａの面１２０Ａａ（（０００１）面）上に成長されたＡｌＮを含む層であり、チャネル層１２０Ａ側とは反対側の面１３０Ａａが（０００１）面、即ち、III族（Ａｌ）極性面となる層である。
【0018】
例示の半導体装置１００Ａは、III族（Ａｌ又はＧａ）極性面を利用したＡｌＮ／ＧａＮ／ＡｌＮ量子閉じ込め構造を有する。半導体装置１００Ａでは、チャネル層１２０ＡのＧａＮ上に、それよりも格子定数の小さいバリア層１３０ＡのＡｌＮが設けられることで、バリア層１３０Ａにピエゾ分極が発生する。バリア層１３０ＡのＡｌＮの自発分極、及び、チャネル層１２０ＡのＧａＮとの格子定数差に起因してバリア層１３０ＡのＡｌＮに発生するピエゾ分極により、バリア層１３０Ａとの接合界面近傍のチャネル層１２０Ａに２ＤＥＧ１０１が生成される。フェルミ準位Ｅｆがチャネル層１２０ＡのＧａＮとバリア層１３０ＡのＡｌＮとの接合界面の伝導帯Ｅｃよりも上になれば、バリア層１３０Ａとの接合界面近傍のチャネル層１２０Ａに２ＤＥＧ１０１が生成される。半導体装置１００Ａの動作時には、ソース電極１５０とドレイン電極１６０との間に所定の電圧が印加されると共に、ゲート電極１４０に所定の電圧が印加される。ゲート電極１４０に印加される電圧による電界効果により、ソース電極１５０とドレイン電極１６０との間の、ゲート電極１４０直下のチャネル層１２０Ａを通過する電荷量が制御され、半導体装置１００Ａの出力が制御される。
【0019】
III族（Ａｌ又はＧａ）極性面を利用したＡｌＮ／ＧａＮ／ＡｌＮ量子閉じ込め構造を有する半導体装置１００Ａでは、チャネル層１２０ＡのＧａＮが、バリア層１１０Ａ及びバリア層１３０ＡのＡｌＮで挟まれることで、電子の閉じ込めが強められる。そのため、半導体装置１００Ａでは、チャネル層１２０Ａ内の電子の拡散が抑えられ、リーク電流の発生、それによる電子輸送効率の低下等が抑えられることが期待される。
【0020】
ところが、このようなIII族極性面を利用したＡｌＮ／ＧａＮ／ＡｌＮ量子閉じ込め構造を有する半導体装置１００Ａでは、チャネル層１２０Ａの下地のバリア層１１０Ａに比較的強い自発分極が発生する。このバリア層１１０Ａに発生する比較的強い自発分極により、図１（Ａ）及び図１（Ｂ）に示すように、チャネル層１２０ＡのＧａＮの、バリア層１１０ＡのＡｌＮとの接合界面近傍には、二次元正孔ガス（Two Dimensional Hole Gas；２ＤＨＧ）１０２が生成される。半導体装置１００Ａでは、バリア層１１０Ａに発生する比較的強い自発分極により、図１（Ｂ）に示すように、チャネル層１２０Ａの伝導帯Ｅｃ及び価電子帯Ｅｖが持ち上げられ、チャネル層１２０ＡのＧａＮの、バリア層１１０ＡのＡｌＮとの接合界面近傍に、２ＤＨＧ１０２が生成される。半導体装置１００Ａでは、この２ＤＨＧ１０２により、チャネル層１２０ＡのＧａＮの、その面１２０Ａａ側のバリア層１３０ＡのＡｌＮとの接合界面近傍に生成される２ＤＥＧ１０１が消失してしまうことが起こり得る。このような２ＤＥＧ１０１の消失は、チャネル層１２０ＡのＧａＮが薄膜化されるほど生じ易くなる。２ＤＥＧ１０１の消失は、チャネル層１２０ＡのＧａＮの電子濃度の低下、それによる高抵抗化を招き得る。
【0021】
図２は半導体装置の第２例について説明する図である。図２（Ａ）には、半導体装置の一例の要部断面図を模式的に示している。図２（Ｂ）には、半導体装置の一例のエネルギーバンド構造を模式的に示している。尚、図２（Ｂ）において、Ｅｃは伝導帯、Ｅｖは価電子帯、Ｅｆはフェルミ準位を表している。
【0022】
図２（Ａ）に示す半導体装置１００Ｂは、ＡｌＮ／ＧａＮ／ＡｌＮ量子閉じ込め構造を有するＨＥＭＴの一例である。半導体装置１００Ｂは、バリア層１１０Ｂ、チャネル層１２０Ｂ、バリア層１３０Ｂ、ゲート電極１４０、ソース電極１５０及びドレイン電極１６０を有する。バリア層１１０Ｂ及びバリア層１３０Ｂには、ＡｌＮが用いられる。チャネル層１２０Ｂは、バリア層１１０Ｂとバリア層１３０Ｂとの間に設けられる。チャネル層１２０Ｂには、ＧａＮが用いられる。ゲート電極１４０、ソース電極１５０及びドレイン電極１６０は、例えば、バリア層１３０Ｂ上に設けられる。ゲート電極１４０、ソース電極１５０及びドレイン電極１６０には、それぞれ所定の金属が用いられる。ゲート電極１４０は、ショットキー電極として機能するように設けられる。ソース電極１５０及びドレイン電極１６０は、オーミック電極として機能するように設けられる。
【0023】
半導体装置１００Ｂにおいて、バリア層１１０Ｂ、チャネル層１２０Ｂ及びバリア層１３０Ｂは、ＭＯＶＰＥ法等を用いて、成長、積層される。尚、バリア層１１０Ｂには、その上に積層されるチャネル層１２０Ｂ（及びその上に積層されるバリア層１３０Ｂ）の成長下地となる基板が用いられてもよい。
【0024】
バリア層１１０Ｂは、その厚さ方向が［０００－１］方向となるＡｌＮを含む層であり、チャネル層１２０Ｂが積層される側の面１１０Ｂａが（０００－１）面、即ち、Ｎ極性面となる層である。チャネル層１２０Ｂは、その厚さ方向が［０００－１］方向となるようにバリア層１１０Ｂの面１１０Ｂａ（（０００－１）面）上に成長されたＧａＮを含む層であり、バリア層１３０Ｂが積層される側の面１２０Ｂａが（０００－１）面、即ち、Ｎ極性面となる層である。バリア層１３０Ｂは、その厚さ方向が［０００－１］方向となるようにチャネル層１２０Ｂの面１２０Ｂａ（（０００－１）面）上に成長されたＡｌＮを含む層であり、チャネル層１２０Ｂ側とは反対側の面１３０Ｂａが（０００－１）面、即ち、Ｎ極性面となる層である。
【0025】
例示の半導体装置１００Ｂは、Ｎ極性面を利用したＡｌＮ／ＧａＮ／ＡｌＮ量子閉じ込め構造を有する。半導体装置１００Ｂでは、チャネル層１２０ＢのＧａＮの、下地のバリア層１１０ＢのＡｌＮとの接合界面近傍に、２ＤＥＧ１０１が生成される。フェルミ準位Ｅｆがチャネル層１２０ＢのＧａＮとその下地のバリア層１１０ＢのＡｌＮとの接合界面の伝導帯Ｅｃよりも上になることで、バリア層１１０Ｂとの接合界面近傍のチャネル層１２０Ｂに２ＤＥＧ１０１が生成される。半導体装置１００Ｂの動作時には、ソース電極１５０とドレイン電極１６０との間に所定の電圧が印加されると共に、ゲート電極１４０に所定の電圧が印加される。ゲート電極１４０に印加される電圧による電界効果により、ソース電極１５０とドレイン電極１６０との間の、ゲート電極１４０直下のチャネル層１２０Ｂを通過する電荷量が制御され、半導体装置１００Ｂの出力が制御される。
【0026】
Ｎ極性面を利用したＡｌＮ／ＧａＮ／ＡｌＮ量子閉じ込め構造を有する半導体装置１００Ｂでは、図２（Ａ）及び図２（Ｂ）に示すように、チャネル層１２０ＢのＧａＮの、下地のバリア層１１０ＢのＡｌＮ側に２ＤＥＧ１０１が生成されることが期待される。図２（Ｂ）に示すように、チャネル層１２０ＢのＧａＮの、上層のバリア層１３０ＢのＡｌＮ側に２ＤＨＧ１０２（図１（Ａ）及び図１（Ｂ））が生成されることは抑えられることが期待される。チャネル層１２０ＢのＧａＮの、下地のバリア層１１０ＢのＡｌＮ側に２ＤＥＧ１０１が生成される半導体装置１００Ｂでは、チャネル層１２０Ｂの薄膜化が可能になることが期待される。
【0027】
ところが、このようなＮ極性面を利用したＡｌＮ／ＧａＮ／ＡｌＮ量子閉じ込め構造を有する半導体装置１００Ｂでは、チャネル層１２０Ｂと下地のバリア層１１０Ｂとの格子定数差に起因して、２ＤＥＧ１０１の消失、それによる高抵抗化が生じ得る。この点について、次の図３を参照して説明する。
【0028】
図３は半導体装置の第２例において生じ得る現象について説明する図である。図３には、半導体装置の一例の要部断面図を模式的に示している。
Ｎ極性面を利用したＡｌＮ／ＧａＮ／ＡｌＮ量子閉じ込め構造を有する半導体装置１００Ｂでは、下地のバリア層１１０Ｂの、Ｎ極性面（（０００－１）面）である面１１０Ｂａ上に、チャネル層１２０Ｂが成長される。バリア層１１０ＢにＡｌＮが用いられ、チャネル層１２０ＢにＧａＮが用いられる。この場合、ＡｌＮとＧａＮとは、比較的格子定数差が大きい。そのため、チャネル層１２０ＢのＧａＮは、バリア層１１０ＢのＡｌＮ上に、転位が導入されながら成長され、格子緩和する。
Ｎ極性面を利用したＡｌＮ／ＧａＮ／ＡｌＮ量子閉じ込め構造を有する半導体装置１００Ｂでは、下地のバリア層１１０Ｂの、Ｎ極性面（（０００－１）面）である面１１０Ｂａ上に、チャネル層１２０Ｂが成長される。バリア層１１０ＢにＡｌＮが用いられ、チャネル層１２０ＢにＧａＮが用いられる。この場合、ＡｌＮとＧａＮとは、比較的格子定数差が大きい。そのため、チャネル層１２０ＢのＧａＮは、バリア層１１０ＢのＡｌＮ上に、転位が導入されながら成長され、格子緩和する。
【0029】
図３に示すように、ＡｌＮのバリア層１１０Ｂと、格子緩和するＧａＮのチャネル層１２０Ｂとの接合界面、或いは、当該接合界面近傍のチャネル層１２０Ｂの成長初期層内には、比較的多数又は高密度の格子欠陥１０３が発生するようになる。このような格子欠陥１０３が発生すると、ＧａＮのチャネル層１２０Ｂの、ＡｌＮのバリア層１１０Ｂとの接合界面近傍に生成される２ＤＥＧ１０１（図２（Ａ）及び図２（Ｂ））が、消失してしまう。半導体装置１００Ｂでは、格子欠陥１０３により２ＤＥＧ１０１が消失してしまうことで、チャネル層１２０Ｂの高抵抗化、チャネル層１２０Ｂを備える半導体装置１００Ｂの高抵抗化が生じる恐れがある。
【0030】
ここでは、Ｎ極性面を利用したＡｌＮ／ＧａＮ／ＡｌＮ量子閉じ込め構造を有する半導体装置１００Ｂを例にした。上記のようなバリア層１１０Ｂとチャネル層１２０Ｂとの間の格子欠陥１０３の発生、格子欠陥１０３による２ＤＥＧ１０１の消失、それによるチャネル層１２０Ｂの高抵抗化は、上層のバリア層１３０Ｂを有しない半導体装置でも同様に起こり得る。即ち、少なくとも下層のバリア層１１０Ｂとチャネル層１２０Ｂとを有する、Ｎ極性面を利用した半導体装置では、上記のような格子欠陥１０３の発生、格子欠陥１０３による２ＤＥＧ１０１の消失、それによるチャネル層１２０Ｂの高抵抗化が同様に起こり得る。
【0031】
以上のような点に鑑み、ここでは以下に実施の形態として示すような構成を採用し、２ＤＥＧの消失による高抵抗化が抑えられる高性能の半導体装置を実現する。
［第１実施形態］
図４は第１実施形態に係る半導体装置の半導体積層構造の一例について説明する図である。図４（Ａ）から図４（Ｃ）にはそれぞれ、半導体積層構造の一例の要部断面図を模式的に示している。
［第１実施形態］
図４は第１実施形態に係る半導体装置の半導体積層構造の一例について説明する図である。図４（Ａ）から図４（Ｃ）にはそれぞれ、半導体積層構造の一例の要部断面図を模式的に示している。
【0032】
図４（Ａ）及び図４（Ｂ）には、ＨＥＭＴを備える半導体装置に用いられる半導体積層構造１の形成工程（図４（Ａ）及び図４（Ｂ））及びそれによって形成される半導体積層構造１の構成例（図４（Ｂ））を模式的に示している。図４（Ａ）に示すように、下地層１０の面１０ａにバリア層２０が成長され、次いで、図４（Ｂ）に示すように、バリア層２０の面２０ａにチャネル層３０が成長され、半導体積層構造１が形成される。下地層１０には、ＡｌＮが用いられる。バリア層２０には、ＡｌＧａＮが用いられる。チャネル層３０には、ＧａＮが用いられる。下地層１０及びバリア層２０には、チャネル層３０に用いられる窒化物半導体よりもバンドギャップの大きい窒化物半導体が用いられる。バリア層２０及びチャネル層３０の成長には、ＭＯＶＰＥ法等が用いられる。下地層１０は、それ自体が自立基板等の基板であってもよいし、図示しない他の基板上にＭＯＶＰＥ法等を用いて成長された層であってもよい。例えば、下地層１０は、ＡｌＮ自立基板であってもよいし、ＡｌＮ、ＧａＮ、Ｓｉ（シリコン）、ＳｉＣ（シリコンカーバイド）、サファイア、ダイヤモンド等の各種基板上に成長されたＡｌＮ層であってもよい。
【0033】
下地層１０は、その厚さ方向が［０００－１］方向となるＡｌＮを含む層であり、バリア層２０が積層される側の面１０ａが（０００－１）面、即ち、Ｎ極性面となる層である。バリア層２０は、その厚さ方向が［０００－１］方向となるように下地層１０の面１０ａ（（０００－１）面）上に成長されたＡｌＧａＮを含む層であり、チャネル層３０が積層される側の面２０ａが（０００－１）面、即ち、Ｎ極性面となる層である。チャネル層３０は、その厚さ方向が［０００－１］方向となるようにバリア層２０の面２０ａ（（０００－１）面）上に成長されたＧａＮを含む層であり、バリア層２０側とは反対側の面３０ａが（０００－１）面、即ち、Ｎ極性面となる層である。
【0034】
尚、下地層１０の面１０ａを、「第１面」とも言う。下地層１０の面１０ａ側に設けられるバリア層２０を、「第１バリア層」とも言う。バリア層２０の、下地層１０側とは反対側の面２０ａを、「第２面」とも言う。チャネル層３０の、バリア層２０側とは反対側の面３０ａを、「第３面」とも言う。
【0035】
半導体積層構造１の形成では、まず、図４（Ａ）に示すように、ＡｌＮの下地層１０のＮ極性面である面１０ａ上に、ＡｌＧａＮのバリア層２０が成長される。バリア層２０として、下地層１０のＡｌＮとの格子定数差が比較的大きいＡｌＧａＮが成長される。例えば、バリア層２０として、Ａｌ（アルミニウム）組成が０．３未満といった比較的低い値を示すＡｌＧａＮ、即ち、一般式ＡｌｘＧａ１－ｘＮで表した時、Ａｌ組成ｘ＜０．３となるようなものが成長される。ＡｌＮの下地層１０の面１０ａ上に、バリア層２０として、ＡｌＮとの格子定数差が比較的大きいＡｌＧａＮが成長される場合、バリア層２０のＡｌＧａＮは、下地層１０のＡｌＮと格子整合せず（格子不整合）、転位が導入されながら成長され、格子緩和する。そのため、図４（Ａ）に示すように、ＡｌＮの下地層１０と、格子緩和するＡｌＧａＮのバリア層２０との接合界面、或いは、当該接合界面近傍のバリア層２０の成長初期層内には、比較的多数又は高密度の格子欠陥２が発生する。
【0036】
バリア層２０の成長後、図４（Ｂ）に示すように、ＡｌＧａＮのバリア層２０のＮ極性面である面２０ａ上に、ＧａＮのチャネル層３０が成長される。チャネル層３０のＧａＮは、下地層１０のＡｌＮ上に格子緩和して成長された、比較的Ａｌ組成の低い（比較的ＧａＮに組成が近い）バリア層２０のＡｌＧａＮとの格子定数差が比較的小さい。そのため、チャネル層３０のＧａＮは、バリア層２０のＡｌＧａＮと格子整合し、その面２０ａ上に、新たな転位の導入が抑えられながら成長される。これにより、ＡｌＧａＮのバリア層２０と、それと格子整合するＧａＮのチャネル層３０との接合界面、或いは、当該接合界面近傍のチャネル層３０の成長初期層内には、格子欠陥が発生することが抑えられる。格子欠陥の発生が抑えられたチャネル層３０には、バリア層２０との接合界面近傍に、下地層１０及びバリア層２０の分極（自発分極、ピエゾ分極）によって高濃度の２ＤＥＧ１ａが生成される。
【0037】
ここで、例えば、ＧａＮのチャネル層３０を直接ＡｌＮの下地層１０上に成長した場合には、上記図３に示したような、ＧａＮのチャネル層１２０Ｂを直接ＡｌＮのバリア層１１０Ｂ上に成長した場合と同様の現象が起こり得る。即ち、チャネル層３０のＧａＮと下地層１０のＡｌＮとの間の比較的大きな格子定数差に起因して、チャネル層３０に転位が導入され、下地層１０との接合界面又はその近傍に格子欠陥が発生し、チャネル層３０の２ＤＥＧの消失、高抵抗化が生じ得る。
【0038】
これに対し、半導体積層構造１では、ＡｌＮの下地層１０とＧａＮのチャネル層３０との間に、ＡｌＮの下地層１０に対して格子緩和するようなＡｌＧａＮのバリア層２０が設けられる。このようにＡｌＮの下地層１０に対して格子緩和するＡｌＧａＮのバリア層２０は、ＡｌＧａＮとは比較的格子定数差の大きいＡｌＮの下地層１０に格子整合せず、バリア層２０の、下地層１０との接合界面又はその近傍に、格子欠陥２が発生する。ＧａＮのチャネル層３０は、格子緩和したＡｌＧａＮのバリア層２０上に、バリア層２０に格子整合して成長され、バリア層２０との接合界面又はその近傍に、格子欠陥が発生することが抑えられる。格子欠陥の発生が抑えられたチャネル層３０には、バリア層２０との接合界面近傍に、下地層１０及びバリア層２０の分極によって高濃度の２ＤＥＧ１ａが生成される。半導体積層構造１では、チャネル層３０に格子欠陥が発生することが抑えられるため、チャネル層３０の２ＤＥＧ１ａが格子欠陥によって消失することが抑えられ、２ＤＥＧ１ａの消失によるチャネル層３０の高抵抗化が効果的に抑えられる。
【0039】
尚、半導体積層構造１において、下地層１０のＡｌＮの、［０００－１］方向の厚さは、チャネル層３０に十分な２ＤＥＧ１ａを生成させるための自発分極及びピエゾ分極を発生させる観点から、２００ｎｍ以上とされることが好ましい。
【0040】
また、図４（Ｃ）は、下地層１０、バリア層２０及びチャネル層３０における転位密度の関係を説明する図である。下地層１０には、バリア層２０の成長前から一定密度の転位３が含まれ得る。下地層１０上に成長されるバリア層２０には、下地層１０の転位３を反映した転位４、及び、下地層１０との格子不整合により導入された転位４が含まれる。バリア層２０は、転位４が導入されて格子緩和し、バリア層２０の下地層１０との接合界面又はその付近には、図４（Ａ）及び図４（Ｂ）に示したように格子欠陥２が発生する。バリア層２０の転位４の密度（転位密度）は、下地層１０の転位３の密度（転位密度）よりも大きくなる。このようなバリア層２０上に成長されるチャネル層３０には、バリア層２０の転位４を反映した転位５が含まれる。チャネル層３０は、バリア層２０と格子整合するため、新たな転位の導入は抑えられ、格子欠陥の発生は抑えられる。チャネル層３０の転位５の密度（転位密度）は、バリア層２０の転位４の密度と同等となり、下地層１０の転位３の密度よりも大きくなる。
【0041】
続いて、上記のような半導体積層構造１の特性について説明する。
図５は第１実施形態に係る半導体装置の半導体積層構造の特性について説明する図である。図５には、半導体積層構造のバリア層Ａｌ組成とシート抵抗［Ω／□］との関係の一例を示している。
図５は第１実施形態に係る半導体装置の半導体積層構造の特性について説明する図である。図５には、半導体積層構造のバリア層Ａｌ組成とシート抵抗［Ω／□］との関係の一例を示している。
【0042】
半導体積層構造１のバリア層２０には、一般式ＡｌｘＧａ１－ｘＮで表されるＡｌＧａＮが用いられる。図５には、バリア層２０のＡｌｘＧａ１－ｘＮのＡｌ組成ｘを変化させた時の半導体積層構造１のシート抵抗を示している。図５より、バリア層２０のＡｌＧａＮのＡｌ組成が０．３未満であるとシート抵抗が低減される傾向が認められる。これは、次ように考えられる。
【0043】
バリア層２０のＡｌＧａＮのＡｌ組成が比較的低くなると、ＡｌＮとＡｌＧａＮとの格子定数差が比較的大きくなる。そのため、ＡｌＮの下地層１０と、その上に成長されるＡｌＧａＮのバリア層２０とは、格子整合せず、ＡｌＧａＮのバリア層２０は、格子緩和する。よって、ＡｌＧａＮのバリア層２０の、ＡｌＮの下地層１０との接合界面又はその付近には、格子欠陥２が発生する。一方、Ａｌ組成が比較的低く格子緩和したＡｌＧａＮと、ＧａＮとは、それらの格子定数差が比較的小さくなる。そのため、ＡｌＧａＮのバリア層２０と、その上に成長されるＧａＮのチャネル層３０とは、格子整合する。よって、ＧａＮのチャネル層３０の、ＡｌＧａＮのバリア層２０との接合界面又はその付近には、格子欠陥が発生することが抑えられる。これにより、チャネル層３０に高濃度の２ＤＥＧ１ａが効果的に生成され、シート抵抗が低減される。
【0044】
一方、バリア層２０のＡｌＧａＮのＡｌ組成が比較的高くなると、ＡｌＮとＡｌＧａＮとの格子定数差が比較的小さくなる。そのため、ＡｌＮの下地層１０上に成長されるＡｌＧａＮのバリア層２０の格子緩和が抑えられ、ＡｌＧａＮのバリア層２０の、ＡｌＮの下地層１０との接合界面又はその付近に格子欠陥が発生することが抑えられる。一方、Ａｌ組成が比較的高く格子緩和が抑えられたＡｌＧａＮと、ＧａＮとは、それらの格子定数差が比較的大きくなる。そのため、ＡｌＧａＮのバリア層２０と、その上に成長されるＧａＮのチャネル層３０とは、格子整合せず、ＧａＮのチャネル層３０の、ＡｌＧａＮのバリア層２０との接合界面又はその付近に格子欠陥が発生する。その結果、チャネル層３０の２ＤＥＧ１ａが格子欠陥によって消失し、シート抵抗が増大する。
【0045】
従って、バリア層２０のＡｌＧａＮのＡｌ組成を比較的低くすることで、チャネル層３０に高濃度の２ＤＥＧ１ａを生成させ、シート抵抗を低減することが可能になる。図５のような知見より、バリア層２０のＡｌＧａＮのＡｌ組成を０．３未満とすること、即ち、一般式ＡｌｘＧａ１－ｘＮで表した時のＡｌ組成ｘを０＜ｘ＜０．３の範囲とする。これにより、チャネル層３０に高濃度の２ＤＥＧ１ａを効果的に生成させ、シート抵抗を低減させることが可能になる。
【0046】
続いて、上記のような半導体積層構造１を採用した半導体装置の例について説明する。
図６は第１実施形態に係る半導体装置の例について説明する図である。図６（Ａ）及び図６（Ｂ）にはそれぞれ、半導体装置の一例の要部断面図を模式的に示している。
図６は第１実施形態に係る半導体装置の例について説明する図である。図６（Ａ）及び図６（Ｂ）にはそれぞれ、半導体装置の一例の要部断面図を模式的に示している。
【0047】
図６（Ａ）に示す半導体装置１Ａは、Ｎ極性面を利用した上記半導体積層構造１を用いたＨＥＭＴの一例である。半導体装置１Ａは、ＡｌＮの下地層１０上に格子緩和したＡｌＧａＮのバリア層２０を介して設けられたＧａＮのチャネル層３０を有する。バリア層２０のＡｌＧａＮのＡｌ組成は、例えば、０．３未満に設定される。バリア層２０は、下地層１０のＮ極性面である面１０ａ上に設けられ、チャネル層３０は、バリア層２０のＮ極性面である面２０ａ上に設けられる。チャネル層３０の、バリア層２０との接合界面近傍に、２ＤＥＧ１ａが生成される。
【0048】
半導体装置１Ａは、そのチャネル層３０の面３０ａ上に設けられたゲート電極４０、ソース電極５０及びドレイン電極６０を有する。ソース電極５０及びドレイン電極６０は、ゲート電極４０の両側に設けられる。ソース電極５０及びドレイン電極６０は、チャネル層３０上に、互いに分離されて設けられる。ゲート電極４０は、ソース電極５０とドレイン電極６０との間に、それらから分離されて設けられる。ゲート電極４０、ソース電極５０及びドレイン電極６０には、それぞれ所定の金属が用いられる。ゲート電極４０には、例えば、Ｎｉ（ニッケル）、Ａｕ（金）等の金属が用いられる。ソース電極５０及びドレイン電極６０には、例えば、Ｔａ（タンタル）、Ａｌ等の金属が用いられる。ゲート電極４０は、ショットキー電極として機能するように設けられる。ソース電極５０及びドレイン電極６０は、オーミック電極として機能するように設けられる。
【0049】
半導体装置１Ａの動作時には、ソース電極５０とドレイン電極６０との間に所定の電圧が印加されると共に、ゲート電極４０に所定の電圧が印加される。ゲート電極４０に印加される電圧による電界効果により、ソース電極５０とドレイン電極６０との間の、ゲート電極４０直下のチャネル層３０を通過する電荷量が制御され、半導体装置１Ａの出力が制御される。
【0050】
半導体装置１Ａにおいて、Ａｌ組成が０．３未満のＡｌＧａＮのバリア層２０は、ＡｌＮの下地層１０に格子整合しない。よって、ＡｌＧａＮのバリア層２０は、ＡｌＮの下地層１０上に格子緩和して成長され、ＡｌＧａＮのバリア層２０の、ＡｌＮの下地層１０との接合界面又はその付近には、格子欠陥２が発生する。一方、ＧａＮのチャネル層３０は、格子緩和したＡｌＧａＮのバリア層２０に格子整合する。よって、ＡｌＧａＮのバリア層２０上に成長されるＧａＮのチャネル層３０の、ＡｌＧａＮのバリア層２０との接合界面又はその付近には、格子欠陥が発生することが抑えられる。そのため、半導体装置１Ａでは、チャネル層３０の２ＤＥＧ１ａが格子欠陥によって消失することが抑えられる。これにより、２ＤＥＧ１ａの消失による高抵抗化が抑えられる高性能の半導体装置１Ａが実現される。
【0051】
また、図６（Ｂ）に示す半導体装置１Ｂは、チャネル層３０のＮ極性面である面３０ａ上に更にバリア層７０が設けられ、その面７０ａ上にゲート電極４０、ソース電極５０及びドレイン電極６０が設けられた構成を有する。半導体装置１Ｂは、このような構成を有する点で、上記図６（Ａ）に示した半導体装置１Ａと相違する。
【0052】
バリア層７０には、チャネル層３０に用いられる窒化物半導体よりもバンドギャップの大きい窒化物半導体が用いられる。バリア層７０には、例えば、ＩｎＡｌＧａＮ、ＡｌＧａＮ、ＩｎＡｌＮ又はＡｌＮが用いられる。即ち、バリア層７０には、例えば、一般式ＩｎｙＡｌｚＧａ１－ｙ－ｚＮ（０≦ｙ≦０．２、０＜ｚ≦１）で表される窒化物半導体が用いられる。
【0053】
半導体装置１Ｂにおいても、上記半導体装置１Ａと同様に、Ａｌ組成が０．３未満のＡｌＧａＮのバリア層２０は、ＡｌＮの下地層１０に格子整合せず、ＧａＮのチャネル層３０は、ＡｌＧａＮのバリア層２０に格子整合する。ＡｌＮの下地層１０上に、それに格子整合せず格子緩和したＡｌＧａＮのバリア層２０が設けられ、格子緩和したＡｌＧａＮのバリア層２０上に、それに格子整合してＧａＮのチャネル層３０が設けられる。よって、チャネル層３０の、バリア層２０との接合界面又はその付近の格子欠陥の発生が抑えられる。そのため、チャネル層３０の２ＤＥＧ１ａが格子欠陥によって消失することが抑えられる。これにより、２ＤＥＧ１ａの消失による高抵抗化が抑えられる高性能の半導体装置１Ｂが実現される。
【0054】
更に、半導体装置１Ｂでは、バリア層７０が設けられることで、下層側の下地層１０及びバリア層２０と、上層側のバリア層７０との間に、２ＤＥＧ１ａが生成されるチャネル層３０が挟まれる、量子閉じ込め構造が実現される。半導体装置１Ｂでは、キャリアとなる電子の閉じ込めが強められ、チャネル層３０内の電子の拡散、リーク電流の発生、電子輸送効率の低下等が抑えられる。これにより、優れた電子移動度を示す半導体装置１Ｂが実現される。
【0055】
尚、半導体装置１Ａにおいて、バリア層２０を、「第１バリア層」とも言う。半導体装置１Ｂにおいて、バリア層２０を、「第１バリア層」とも言い、バリア層７０を、「第２バリア層」とも言う。
【0056】
半導体装置１Ａ及び半導体装置１Ｂにおいて、ゲート電極４０は、半導体装置１Ａのチャネル層３０上、半導体装置１Ｂのバリア層７０上に、ゲート絶縁膜（図示せず）を介して設けられ、ＭＩＳ（Metal Insulator Semiconductor）型ゲート構造とされてもよい。また、半導体装置１Ａ及び半導体装置１Ｂにおいて、ゲート電極４０は、高耐圧化のため、ドレイン電極６０よりもソース電極５０の方に近付けた、いわゆる非対称配置とされてもよい。
【0057】
また、ここではＨＥＭＴを備える半導体装置１Ａ及び半導体装置１Ｂを例示したが、Ｎ極性面を利用した上記半導体積層構造１（図４（Ｂ）等）を用い、ショットキーバリアダイオード（Schottky Barrier Diode；ＳＢＤ）等、他の半導体装置を実現することもできる。例えば、チャネル層３０上又はその上に設けられたバリア層７０上に、オーミック電極として機能するカソード電極及びショットキー電極として機能するアノード電極が設けられ、ＳＢＤが実現される。
【0058】
【0059】
図７に示す半導体装置１Ｃは、Ｎ極性面を利用した半導体積層構造を用いたＨＥＭＴの一例である。半導体装置１Ｃは、下地層１０、バリア層２０、チャネル層３０、ゲート電極４０、ソース電極５０、ドレイン電極６０及びパッシベーション膜９０を有する。
【0060】
半導体装置１Ｃの下地層１０、バリア層２０及びチャネル層３０には、上記第１実施形態において半導体積層構造１について述べたのと同様のものが用いられる。半導体装置１Ｃは、ＡｌＮの下地層１０上に格子緩和したＡｌＧａＮのバリア層２０を介して設けられたＧａＮのチャネル層３０を有する。バリア層２０のＡｌＧａＮのＡｌ組成は、例えば、０．３未満に設定される。バリア層２０は、下地層１０のＮ極性面である面１０ａ上に設けられ、チャネル層３０は、バリア層２０のＮ極性面である面２０ａ上に設けられる。チャネル層３０の、バリア層２０との接合界面近傍に、２ＤＥＧ１ａが生成される。
【0061】
ゲート電極４０は、チャネル層３０の面３０ａ上に設けられる。ソース電極５０及びドレイン電極６０は、チャネル層３０に形成されたリセス３１に設けられる。ソース電極５０及びドレイン電極６０は、ゲート電極４０の両側に、互いに分離されて設けられる。ゲート電極４０には、例えば、Ｎｉ、Ａｕ等の金属が用いられる。ソース電極５０及びドレイン電極６０には、例えば、Ｔａ、Ａｌ等の金属が用いられる。ゲート電極４０は、ショットキー電極として機能するように設けられる。ソース電極５０及びドレイン電極６０は、オーミック電極として機能するように設けられる。
【0062】
パッシベーション膜９０は、チャネル層３０並びにソース電極５０及びドレイン電極６０を覆うように設けられる。パッシベーション膜９０には、各種絶縁材料、例えば、ＳｉＮ（窒化シリコン）等が用いられる。パッシベーション膜９０には、チャネル層３０に通じる開口部９０ａが設けられる。ゲート電極４０は、パッシベーション膜９０の開口部９０ａに設けられる。
【0063】
尚、下地層１０の面１０ａを、「第１面」とも言う。下地層１０の面１０ａ側に設けられるバリア層２０を、「第１バリア層」とも言う。バリア層２０の、下地層１０側とは反対側の面２０ａを、「第２面」とも言う。チャネル層３０の、バリア層２０側とは反対側の面３０ａを、「第３面」とも言う。
【0064】
半導体装置１Ｃでは、上記第１実施形態において半導体積層構造１について述べたのと同様の効果が得られる。即ち、半導体装置１Ｃでは、ＡｌＮの下地層１０上に、それに格子整合せず格子緩和したＡｌＧａＮのバリア層２０が設けられ、格子緩和したＡｌＧａＮのバリア層２０上に、それに格子整合してＧａＮのチャネル層３０が設けられる。ＡｌＮの下地層１０上に格子緩和して成長されるＡｌＧａＮのバリア層２０の、下地層１０との接合界面又はその付近には、格子欠陥２が発生する。一方、その格子緩和したＡｌＧａＮのバリア層２０上に成長されるＧａＮのチャネル層３０の、バリア層２０との接合界面又はその付近には、格子欠陥が発生することが抑えられる。そのため、チャネル層３０の２ＤＥＧ１ａが格子欠陥によって消失することが抑えられ、チャネル層３０の２ＤＥＧ１ａの消失による高抵抗化が抑えられる。これにより、高性能の半導体装置１Ｃが実現される。
【0065】
また、半導体装置１Ｃでは、ソース電極５０及びドレイン電極６０が、チャネル層３０のリセス３１に設けられる。そのため、ソース電極５０及びドレイン電極６０が、チャネル層３０に生成される２ＤＥＧ１ａに近付けられ、それらの間の接続抵抗が低減される。これにより、低オン抵抗の半導体装置１Ｃが実現される。
【0066】
続いて、上記のような構成を有する半導体装置１Ｃの製造方法について、次の図８及び図９、並びに、上記図７を参照して、説明する。
図８及び図９は第２実施形態に係る半導体装置の製造方法の一例について説明する図である。図８（Ａ）、図８（Ｂ）、図９（Ａ）及び図９（Ｂ）にはそれぞれ、半導体装置の製造における各工程の一例の要部断面図を模式的に示している。
図８及び図９は第２実施形態に係る半導体装置の製造方法の一例について説明する図である。図８（Ａ）、図８（Ｂ）、図９（Ａ）及び図９（Ｂ）にはそれぞれ、半導体装置の製造における各工程の一例の要部断面図を模式的に示している。
【0067】
はじめに、図８（Ａ）に示すように、Ｎ極性面（（０００－１）面）である面１０ａを有する下地層１０上（［０００－１］方向）に、例えば、ＭＯＶＰＥ法を用いて、バリア層２０及びチャネル層３０が順次成長される。下地層１０として、例えば、ＡｌＮ自立基板が用いられる。下地層１０は、ＡｌＮ、ＧａＮ、Ｓｉ、ＳｉＣ、サファイア、ダイヤモンド等の各種基板上に成長されたＡｌＮ層であってもよい。バリア層２０として、例えば、Ａｌ組成が０．３未満のＡｌＧａＮが用いられる。チャネル層３０として、例えば、ＧａＮが用いられる。
【0068】
ＭＯＶＰＥ法を用いた成長では、まず、下地層１０のＮ極性面である面１０ａ上に、所定のＡｌ組成を有するＡｌＧａＮのバリア層２０が成長される。Ｎ極性面の面１０ａ上に成長されるバリア層２０は、Ｎ極性面の面２０ａを有するように成長される。バリア層２０の厚さは、例えば、５０ｎｍに設定される。下地層１０のＡｌＮと、Ａｌ組成が０．３未満のバリア層２０のＡｌＧａＮとは、比較的格子定数差が大きい。そのため、バリア層２０のＡｌＧａＮは、下地層１０のＡｌＮと格子整合せず、転位が導入されながら成長され、格子緩和する。格子緩和するＡｌＧａＮのバリア層２０の、ＡｌＮの下地層１０との接合界面又はその付近には、格子欠陥２が発生する。
【0069】
成長されたバリア層２０のＮ極性面である面２０ａ上に、ＧａＮのチャネル層３０が成長される。Ｎ極性面の面２０ａ上に成長されるチャネル層３０は、Ｎ極性面の面３０ａを有するように成長される。チャネル層３０の厚さは、例えば、５０ｎｍに設定される。チャネル層３０のＧａＮは、下地層１０のＡｌＮ上に格子緩和して成長されるバリア層２０のＡｌＧａＮとの格子定数差が比較的小さい。そのため、チャネル層３０のＧａＮは、バリア層２０のＡｌＧａＮと格子整合し、その面２０ａ上に、転位の導入が抑えられながら成長される。これにより、ＧａＮのチャネル層３０の、ＡｌＧａＮのバリア層２０との接合界面又はその付近には、格子欠陥が発生することが抑えられる。
【0070】
チャネル層３０には、バリア層２０との接合界面近傍に、下地層１０及びバリア層２０の分極によって２ＤＥＧ１ａが生成される。チャネル層３０のバリア層２０との接合界面又はその付近に格子欠陥が発生することが抑えられるため、チャネル層３０の２ＤＥＧ１ａの消失が効果的に抑えられる。尚、下地層１０のＡｌＮの、［０００－１］方向の厚さは、チャネル層３０に十分な２ＤＥＧ１ａを生成させるための自発分極及びピエゾ分極を発生させる観点から、２００ｎｍ以上とされることが好ましい。
【0071】
ＭＯＶＰＥ法を用いた各層の成長において、Ａｌ源にはトリメチルアルミニウム（Tri-Methyl-Aluminum；ＴＭＡｌ）が用いられ、Ｇａ源にはトリメチルガリウム（Tri-Methyl-Gallium；ＴＭＧａ）が用いられ、Ｎ源にはＮＨ３（アンモニア）が用いられる。成長する窒化物半導体に応じて、ＴＭＧａ、ＴＭＡｌの供給と停止（切り替え）、供給時の流量（他原料との混合比）が適宜設定される。キャリアガスには、Ｈ２（水素）又はＮ２（窒素）が用いられる。成長時の圧力条件は、１ｋＰａ程度から１００ｋＰａ程度の範囲とされる。成長時の温度条件は、６００℃程度から１５００℃程度の範囲とされる。
【0072】
下地層１０、バリア層２０及びチャネル層３０の半導体積層構造の形成後、素子間分離領域（図示せず）が形成される。例えば、まず、フォトリソグラフィ技術を用いて、素子間分離領域を形成する領域に開口部を有するマスク（図示せず）が形成される。そして、そのマスクの開口部の半導体積層構造に対し、塩素系ガスを用いたドライエッチング、又は、Ａｒ（アルゴン）等のイオン注入が行われ、素子間分離領域が形成される。素子分離領域の形成後、マスクは除去される。
【0073】
上記のような半導体積層構造及び素子間分離領域の形成後、図８（Ｂ）に示すように、チャネル層３０の面３０ａ上に、リセス３１を形成する領域に開口部９１ａを有する表面保護膜９１が形成される。表面保護膜９１には、例えば、Ｓｉ、Ａｌ、Ｈｆ（ハフニウム）、Ｚｒ（ジルコニウム）、Ｔｉ（チタン）、Ｔａ及びＷ（タングステン）の少なくとも１種を含む酸化物、窒化物、酸窒化物といった各種絶縁材料が用いられる。例えば、表面保護膜９１には、ＳｉＯ２（酸化シリコン）、ＳｉＮ等が用いられる。表面保護膜９１の形成には、例えば、プラズマＣＶＤ（Chemical Vapor Deposition）法が用いられる。このほか、表面保護膜９１の形成には、原子層堆積（Atomic Layer Deposition；ＡＬＤ）法、スパッタ法等が用いられてもよい。開口部９１ａを有する表面保護膜９１は、例えば、プラズマＣＶＤ法等を用いて全面に表面保護膜９１の材料を形成した後、フォトリソグラフィ技術、及び、塩素系又はフッ素系ガスを用いたドライエッチングにより、所定の領域に開口部９１ａを形成することで、得られる。
【0074】
開口部９１ａを有する表面保護膜９１の形成後、その開口部９１ａのチャネル層３０に対し、塩素系ガスを用いたドライエッチングが行われる。これにより、図８（Ｂ）に示すように、表面保護膜９１の開口部９１ａにおけるチャネル層３０の一部が除去され、チャネル層３０にリセス３１が形成される。リセス３１の形成後、表面保護膜９１は除去される。
【0075】
リセス３１の形成後、図９（Ａ）に示すように、チャネル層３０に形成されたリセス３１に、ソース電極５０及びドレイン電極６０が形成される。その際は、まず、フォトリソグラフィ技術、蒸着技術及びリフトオフ技術を用いて、リセス３１に電極用金属が形成される。例えば、電極用金属として、厚さ２０ｎｍのＴａと厚さ２００ｎｍのＡｌとの積層体が形成される。そして、電極用金属の形成後、窒素雰囲気中、４００℃から１０００℃の範囲の温度条件、例えば、５５０℃の温度で熱処理が行われ、電極用金属のオーミックコンタクトが確立される。これにより、チャネル層３０のリセス３１にソース電極５０及びドレイン電極６０が形成される。
【0076】
ソース電極５０及びドレイン電極６０の形成後、図９（Ｂ）に示すように、チャネル層３０、ソース電極５０及びドレイン電極６０を覆うように、パッシベーション膜９０が形成される。パッシベーション膜９０には、例えば、Ｓｉ、Ａｌ、Ｈｆ、Ｚｒ、Ｔｉ、Ｔａ及びＷの少なくとも１種を含む酸化物、窒化物、酸窒化物といった各種絶縁材料が用いられる。例えば、パッシベーション膜９０には、ＳｉＮ等が用いられる。例えば、プラズマＣＶＤ法を用いて、厚さが２ｎｍから５００ｎｍの範囲、例えば、厚さが１００ｎｍのＳｉＮ等のパッシベーション膜９０が形成される。パッシベーション膜９０の形成には、ＡＬＤ法、スパッタ法等が用いられてもよい。
【0077】
パッシベーション膜９０の形成後、図９（Ｂ）に示すように、ゲート電極４０を形成する領域のパッシベーション膜９０が部分的に除去され、チャネル層３０に通じる開口部９０ａが形成される。その際は、まず、フォトリソグラフィ技術を用いて、ゲート電極４０を形成する領域に開口部を有するマスク（図示せず）が形成され、ドライエッチングが行われる。このエッチングにより、マスクの開口部から露出するパッシベーション膜９０が除去され、パッシベーション膜９０の開口部９０ａが形成される。パッシベーション膜９０のエッチングは、例えば、フッ素系又は塩素系ガスを用いたドライエッチングによって行われる。このほか、パッシベーション膜９０のエッチングは、フッ酸やバッファードフッ酸等を用いたウェットエッチングによって行われてもよい。パッシベーション膜９０のエッチングによる開口部９０ａの形成後、マスクは除去される。
【0078】
パッシベーション膜９０の開口部９０ａの形成後、その開口部９０ａの位置に、上記図７に示したように、ゲート電極４０が形成される。その際は、フォトリソグラフィ技術、蒸着技術及びリフトオフ技術を用いて、パッシベーション膜９０の開口部９０ａの位置に、電極用金属が形成される。例えば、電極用金属として、厚さ３０ｎｍのＮｉと厚さ４００ｎｍのＡｕとの積層体が形成される。電極用金属は、パッシベーション膜９０の上面のほか、開口部９０ａ内に入り込むように形成される。これにより、ショットキー電極として機能するゲート電極４０が形成される。
【0079】
以上のような工程により、上記図７に示したような半導体装置１Ｃが製造される。
尚、半導体装置１Ｃにおいて、ゲート電極４０、ソース電極５０及びドレイン電極６０に用いる金属の種類及び層構造は上記の例に限定されるものではなく、それらの形成方法も上記の例に限定されるものではない。ゲート電極４０、ソース電極５０及びドレイン電極６０にはそれぞれ、単層構造が用いられてもよいし、積層構造が用いられてもよい。ソース電極５０及びドレイン電極６０の形成時には、それらの電極用金属の形成によってオーミックコンタクトが実現されるようであれば、必ずしも上記のような熱処理が行われることを要しない。ゲート電極４０の形成時には、その電極用金属の形成後、更に熱処理が行われてもよい。
尚、半導体装置１Ｃにおいて、ゲート電極４０、ソース電極５０及びドレイン電極６０に用いる金属の種類及び層構造は上記の例に限定されるものではなく、それらの形成方法も上記の例に限定されるものではない。ゲート電極４０、ソース電極５０及びドレイン電極６０にはそれぞれ、単層構造が用いられてもよいし、積層構造が用いられてもよい。ソース電極５０及びドレイン電極６０の形成時には、それらの電極用金属の形成によってオーミックコンタクトが実現されるようであれば、必ずしも上記のような熱処理が行われることを要しない。ゲート電極４０の形成時には、その電極用金属の形成後、更に熱処理が行われてもよい。
【0080】
ここでは、半導体装置１Ｃにショットキー電極として機能するゲート電極４０を設ける例を示すが、ゲート電極４０とチャネル層３０との間に、酸化物、窒化物、酸窒化物等が用いられたゲート絶縁膜を設け、ＭＩＳ型ゲート構造としてもよい。また、高耐圧化のため、ゲート電極４０は、ドレイン電極６０よりもソース電極５０の方に近付けた非対称配置とされてもよい。
【0081】
【0082】
図１０に示す半導体装置１Ｄは、Ｎ極性面を利用した半導体積層構造を用いたＨＥＭＴの一例である。半導体装置１Ｄは、チャネル層３０のＮ極性面である面３０ａ上に設けられたバリア層７０を有する。バリア層７０には、チャネル層３０のＧａＮよりもバンドギャップの大きいＩｎＡｌＧａＮ、ＡｌＧａＮ、ＩｎＡｌＮ、ＡｌＮ等の窒化物半導体が用いられる。半導体装置１Ｄでは、バリア層７０の面７０ａ上にゲート電極４０が設けられ、バリア層７０を貫通してチャネル層３０に達するリセス３２にソース電極５０及びドレイン電極６０が設けられる。半導体装置１Ｄは、このような構成を有する点で、上記第２実施形態で述べた半導体装置１Ｃ（図７）と相違する。
【0083】
尚、下地層１０の面１０ａを、「第１面」とも言う。下地層１０の面１０ａ側に設けられるバリア層２０を、「第１バリア層」とも言う。バリア層２０の、下地層１０側とは反対側の面２０ａを、「第２面」とも言う。チャネル層３０の、バリア層２０側とは反対側の面３０ａを、「第３面」とも言う。チャネル層３０の面３０ａ側に設けられるバリア層７０を、「第２バリア層」とも言う。
【0084】
半導体装置１Ｄにおいても、上記半導体装置１Ｃと同様の効果が得られる。即ち、ＡｌＮの下地層１０上に、それに格子整合せず格子緩和したＡｌＧａＮのバリア層２０が設けられ、格子緩和したＡｌＧａＮのバリア層２０上に、それに格子整合してＧａＮのチャネル層３０が設けられる。ＧａＮのチャネル層３０の、ＡｌＧａＮのバリア層２０との接合界面又はその付近には、格子欠陥が発生することが抑えられる。そのため、チャネル層３０の２ＤＥＧ１ａが格子欠陥によって消失することが抑えられ、チャネル層３０の２ＤＥＧ１ａの消失による高抵抗化が抑えられる。これにより、高性能の半導体装置１Ｄが実現される。
【0085】
また、ソース電極５０及びドレイン電極６０が、バリア層７０及びチャネル層３０のリセス３２に設けられることで、ソース電極５０及びドレイン電極６０とチャネル層３０の２ＤＥＧ１ａとの間の接続抵抗が低減される。これにより、低オン抵抗の半導体装置１Ｄが実現される。
【0086】
更に、半導体装置１Ｄでは、下層側の下地層１０及びバリア層２０と、上層側のバリア層７０との間に、２ＤＥＧ１ａが生成されるチャネル層３０が挟まれる、量子閉じ込め構造が実現される。そのため、キャリアとなる電子の閉じ込めが強められ、チャネル層３０内の電子の拡散、リーク電流の発生、電子輸送効率の低下等が抑えられる。これにより、優れた電子移動度を示す半導体装置１Ｄが実現される。
【0087】
続いて、上記のような構成を有する半導体装置１Ｄの製造方法について、次の図１１及び図１２、並びに、上記図１０を参照して、説明する。
図１１及び図１２は第３実施形態に係る半導体装置の製造方法の一例について説明する図である。図１１（Ａ）、図１１（Ｂ）、図１２（Ａ）及び図１２（Ｂ）にはそれぞれ、半導体装置の製造における各工程の一例の要部断面図を模式的に示している。
図１１及び図１２は第３実施形態に係る半導体装置の製造方法の一例について説明する図である。図１１（Ａ）、図１１（Ｂ）、図１２（Ａ）及び図１２（Ｂ）にはそれぞれ、半導体装置の製造における各工程の一例の要部断面図を模式的に示している。
【0088】
半導体装置１Ｄの製造では、上記半導体装置１Ｃの製造について述べた図８（Ａ）の工程の例に従い、例えば、ＭＯＶＰＥ法を用いて、下地層１０上にバリア層２０及びチャネル層３０が順次成長された後、図１１（Ａ）に示すように、更にバリア層７０が成長される。バリア層７０には、チャネル層３０のＧａＮよりもバンドギャップの大きいＩｎＡｌＧａＮ、ＡｌＧａＮ、ＩｎＡｌＮ、ＡｌＮ等の窒化物半導体、即ち、一般式ＩｎｙＡｌｚＧａ１－ｙ－ｚＮ（０≦ｙ≦０．２、０＜ｚ≦１）で表される窒化物半導体が用いられる。このような窒化物半導体が用いられるバリア層７０が、チャネル層３０のＮ極性面である面３０ａ上に成長される。バリア層２０の厚さは、例えば、１０ｎｍに設定される。
【0089】
ＭＯＶＰＥ法を用いた各層の成長において、Ａｌ源にはＴＭＡｌが用いられ、Ｇａ源にはＴＭＧａが用いられ、Ｉｎ源にはトリメチルインジウム（Tri-Methyl-Indium；ＴＭＩｎ）が用いられ、Ｎ源にはＮＨ３が用いられる。成長する窒化物半導体に応じて、ＴＭＧａ、ＴＭＡｌ、ＴＭＩｎの供給と停止（切り替え）、供給時の流量（他原料との混合比）が適宜設定される。キャリアガスには、Ｈ２又はＮ２が用いられる。成長時の圧力条件は、１ｋＰａ程度から１００ｋＰａ程度の範囲とされる。成長時の温度条件は、６００℃程度から１５００℃程度の範囲とされる。
【0090】
下地層１０、バリア層２０、チャネル層３０及びバリア層７０の半導体積層構造の形成後、上記第２実施形態で述べた例に従い、素子間分離領域（図示せず）が形成される。半導体積層構造及び素子間分離領域の形成後、上記第２実施形態で述べた図８（Ｂ）の例に従い、図１１（Ｂ）に示すように、バリア層７０の面７０ａ上に、リセス３２を形成する領域に開口部９２ａを有する表面保護膜９２が形成される。そして、塩素系ガスを用いたドライエッチングにより、表面保護膜９２の開口部９２ａにおけるバリア層７０及びチャネル層３０の一部が除去され、リセス３２が形成される。リセス３２の形成後、表面保護膜９２は除去される。
【0091】
リセス３２の形成後、上記図９（Ａ）の例に従い、図１２（Ａ）に示すように、リセス３２にソース電極５０及びドレイン電極６０が形成される。その後、上記図９（Ｂ）の例に従い、図１２（Ｂ）に示すように、バリア層７０、ソース電極５０及びドレイン電極６０を覆うようにパッシベーション膜９０が形成され、そのゲート電極４０を形成する領域に、バリア層７０に通じる開口部９０ａが形成される。そして、上記第２実施形態で述べた例に従い、パッシベーション膜９０の開口部９０ａの位置に、上記図１０に示したように、ゲート電極４０が形成される。
【0092】
以上のような工程により、上記図１０に示したような半導体装置１Ｄが製造される。
尚、半導体装置１Ｄにおいて、ゲート電極４０、ソース電極５０及びドレイン電極６０に用いる金属の種類及び層構造は上記の例に限定されるものではなく、それらの形成方法も上記の例に限定されるものではない。ソース電極５０及びドレイン電極６０の形成時には、それらの電極用金属の形成によってオーミックコンタクトが実現されるようであれば、必ずしも上記のような熱処理が行われることを要しない。ゲート電極４０の形成時には、その電極用金属の形成後、更に熱処理が行われてもよい。
尚、半導体装置１Ｄにおいて、ゲート電極４０、ソース電極５０及びドレイン電極６０に用いる金属の種類及び層構造は上記の例に限定されるものではなく、それらの形成方法も上記の例に限定されるものではない。ソース電極５０及びドレイン電極６０の形成時には、それらの電極用金属の形成によってオーミックコンタクトが実現されるようであれば、必ずしも上記のような熱処理が行われることを要しない。ゲート電極４０の形成時には、その電極用金属の形成後、更に熱処理が行われてもよい。
【0093】
ここでは、半導体装置１Ｄにショットキー電極として機能するゲート電極４０を設ける例を示すが、ゲート電極４０はＭＩＳ型ゲート構造としてもよい。また、ゲート電極４０は、ドレイン電極６０よりもソース電極５０の方に近付けた非対称配置とされてもよい。
【0094】
【0095】
図１３に示す半導体装置１Ｅは、Ｎ極性面を利用した半導体積層構造を用いたＨＥＭＴの一例である。半導体装置１Ｅは、バリア層２０とチャネル層３０との間に設けられたスペーサ層８０を有する。半導体装置１Ｅは、このような構成を有する点で、上記第２実施形態で述べた半導体装置１Ｃ（図７）と相違する。
【0096】
スペーサ層８０には、チャネル層３０のＧａＮよりもバンドギャップの大きいＡｌＧａＮ、ＡｌＮ等の窒化物半導体が用いられる。スペーサ層８０の厚さは、例えば、２ｎｍに設定される。スペーサ層８０には、バリア層２０及びチャネル層３０に格子整合するような窒化物半導体、例えば、バリア層２０及びチャネル層３０に格子整合するようなＡｌ組成を有する窒化物半導体が用いられることが好ましい。
【0097】
半導体装置１Ｅの製造では、下地層１０上にバリア層２０が成長された後、スペーサ層８０が成長され、その上にチャネル層３０が成長される。スペーサ層８０の成長には、他の層と同様に、ＭＯＶＰＥ法が用いられる。半導体装置１Ｅの製造におけるその他の工程は、上記第２実施形態で述べた半導体装置１Ｃの製造と同様に行うことができる。
【0098】
半導体装置１Ｅにおいても、上記半導体装置１Ｃと同様の効果が得られる。即ち、ＡｌＮの下地層１０上に格子緩和したＡｌＧａＮのバリア層２０及びその上に設けられたスペーサ層８０を介してＧａＮのチャネル層３０が設けられることで、ＧａＮのチャネル層３０に格子欠陥が発生することが抑えられる。これにより、チャネル層３０の２ＤＥＧ１ａの消失が抑えられ、２ＤＥＧ１ａの消失による高抵抗化が抑えられる高性能の半導体装置１Ｅが実現される。
【0099】
また、ソース電極５０及びドレイン電極６０が、チャネル層３０のリセス３１に設けられることで、ソース電極５０及びドレイン電極６０とチャネル層３０の２ＤＥＧ１ａとの間の接続抵抗が低減され、低オン抵抗の半導体装置１Ｅが実現される。
【0100】
更に、半導体装置１Ｅでは、バリア層２０とチャネル層３０との間にスペーサ層８０が設けられることで、バリア層２０からの合金散乱の影響が抑えられ、チャネル層３０の低抵抗化、半導体装置１Ｅの低オン抵抗化が実現される。
【0101】
尚、半導体装置１Ｅにおいて、上記第３実施形態で述べた半導体装置１Ｄ（図１０）の例に従い、チャネル層３０上にバリア層７０が設けられてもよい。このようにして、下層側の下地層１０、バリア層２０及びスペーサ層８０と、上層側のバリア層７０との間に、２ＤＥＧ１ａが生成されるチャネル層３０が挟まれる、量子閉じ込め構造が実現されてもよい。
【0102】
以上、第１から第４実施形態について説明した。
以上述べた半導体装置１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ（「１Ａ－１Ｅ」とも記す）等は、各種電子装置に適用することができる。例として、上記のような構成を有する半導体装置を、半導体パッケージ、力率改善回路、電源装置及び増幅器に適用する場合について、以下に説明する。
以上述べた半導体装置１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ（「１Ａ－１Ｅ」とも記す）等は、各種電子装置に適用することができる。例として、上記のような構成を有する半導体装置を、半導体パッケージ、力率改善回路、電源装置及び増幅器に適用する場合について、以下に説明する。
【0103】
［第５実施形態］
ここでは、上記のような構成を有する半導体装置の、半導体パッケージへの適用例を、第５実施形態として説明する。
ここでは、上記のような構成を有する半導体装置の、半導体パッケージへの適用例を、第５実施形態として説明する。
【0104】
図１４は第５実施形態に係る半導体パッケージの一例について説明する図である。図１４には、半導体パッケージの一例の要部平面図を模式的に示している。
図１４に示す半導体パッケージ２００は、ディスクリートパッケージの一例である。半導体パッケージ２００は、例えば、上記第２実施形態で述べたような半導体装置１Ｃ（図７等）、半導体装置１Ｃが搭載されたリードフレーム２１０、及び、それらを封止する樹脂２２０を含む。
図１４に示す半導体パッケージ２００は、ディスクリートパッケージの一例である。半導体パッケージ２００は、例えば、上記第２実施形態で述べたような半導体装置１Ｃ（図７等）、半導体装置１Ｃが搭載されたリードフレーム２１０、及び、それらを封止する樹脂２２０を含む。
【0105】
半導体装置１Ａは、例えば、リードフレーム２１０のダイパッド２１０ａ上にダイアタッチ材等（図示せず）を用いて搭載される。半導体装置１Ｃには、上記ゲート電極４０と接続されたパッド４０ａ、ソース電極５０と接続されたパッド５０ａ、及び、ドレイン電極６０と接続されたパッド６０ａが設けられる。パッド４０ａ、パッド５０ａ及びパッド６０ａはそれぞれ、Ａｕ、Ａｌ等のワイヤ２３０を用いてリードフレーム２１０のゲートリード２１１、ソースリード２１２及びドレインリード２１３に接続される。ゲートリード２１１、ソースリード２１２及びドレインリード２１３の各一部が露出するように、リードフレーム２１０とそれに搭載された半導体装置１Ｃ及びそれらを接続するワイヤ２３０が、樹脂２２０で封止される。
【0106】
半導体装置１Ｃの、ゲート電極４０と接続されたパッド４０ａ及びドレイン電極６０と接続されたパッド６０ａが設けられる面とは反対側の面に、ソース電極５０と接続された外部接続用電極が設けられてもよい。当該外部接続用電極を、ソースリード２１２に繋がるダイパッド２１０ａに、半田等の導電性接合材を用いて接続してもよい。
【0107】
例えば、上記第２実施形態で述べたような半導体装置１Ｃが用いられ、このような構成を有する半導体パッケージ２００が得られる。
上記のように、半導体装置１Ｃは、Ｎ極性面を利用したＨＥＭＴの一例である。半導体装置１Ｃでは、ＡｌＮの下地層１０上に格子緩和したＡｌＧａＮのバリア層２０を介してＧａＮのチャネル層３０が設けられる。ＡｌＮの下地層１０上に格子緩和して成長されるＡｌＧａＮのバリア層２０の、下地層１０との接合界面又はその付近には、格子欠陥２が発生する。一方、格子緩和したＡｌＧａＮのバリア層２０上に成長されるＧａＮのチャネル層３０の、バリア層２０との接合界面又はその付近には、格子欠陥が発生することが抑えられる。これにより、チャネル層３０の２ＤＥＧ１ａの消失が抑えられる。従って、２ＤＥＧ１ａの消失による高抵抗化が抑えられる高性能の半導体装置１Ｃが実現される。このような半導体装置１Ｃが用いられ、高性能の半導体パッケージ２００が実現される。
上記のように、半導体装置１Ｃは、Ｎ極性面を利用したＨＥＭＴの一例である。半導体装置１Ｃでは、ＡｌＮの下地層１０上に格子緩和したＡｌＧａＮのバリア層２０を介してＧａＮのチャネル層３０が設けられる。ＡｌＮの下地層１０上に格子緩和して成長されるＡｌＧａＮのバリア層２０の、下地層１０との接合界面又はその付近には、格子欠陥２が発生する。一方、格子緩和したＡｌＧａＮのバリア層２０上に成長されるＧａＮのチャネル層３０の、バリア層２０との接合界面又はその付近には、格子欠陥が発生することが抑えられる。これにより、チャネル層３０の２ＤＥＧ１ａの消失が抑えられる。従って、２ＤＥＧ１ａの消失による高抵抗化が抑えられる高性能の半導体装置１Ｃが実現される。このような半導体装置１Ｃが用いられ、高性能の半導体パッケージ２００が実現される。
【0108】
ここでは、半導体装置１Ｃを例にしたが、他の半導体装置１Ａ、１Ｂ、１Ｄ、１Ｅ等を用いて同様に半導体パッケージを得ることが可能である。
［第６実施形態］
ここでは、上記のような構成を有する半導体装置の、力率改善回路への適用例を、第６実施形態として説明する。
［第６実施形態］
ここでは、上記のような構成を有する半導体装置の、力率改善回路への適用例を、第６実施形態として説明する。
【0109】
図１５は第６実施形態に係る力率改善回路の一例について説明する図である。図１５には、力率改善回路の一例の等価回路図を示している。
図１５に示す力率改善（Power Factor Correction；ＰＦＣ）回路３００は、スイッチ素子３１０、ダイオード３２０、チョークコイル３３０、コンデンサ３４０、コンデンサ３５０、ダイオードブリッジ３６０及び交流電源３７０（ＡＣ）を含む。
図１５に示す力率改善（Power Factor Correction；ＰＦＣ）回路３００は、スイッチ素子３１０、ダイオード３２０、チョークコイル３３０、コンデンサ３４０、コンデンサ３５０、ダイオードブリッジ３６０及び交流電源３７０（ＡＣ）を含む。
【0110】
ＰＦＣ回路３００において、スイッチ素子３１０のドレイン電極と、ダイオード３２０のアノード端子及びチョークコイル３３０の一端子とが接続される。スイッチ素子３１０のソース電極と、コンデンサ３４０の一端子及びコンデンサ３５０の一端子とが接続される。コンデンサ３４０の他端子とチョークコイル３３０の他端子とが接続される。コンデンサ３５０の他端子とダイオード３２０のカソード端子とが接続される。また、スイッチ素子３１０のゲート電極には、ゲートドライバが接続される。コンデンサ３４０の両端子間には、ダイオードブリッジ３６０を介して交流電源３７０が接続され、コンデンサ３５０の両端子間から直流電源（ＤＣ）が取り出される。
【0111】
例えば、このような構成を有するＰＦＣ回路３００のスイッチ素子３１０に、上記半導体装置１Ａ－１Ｅ等が用いられる。
上記のように、半導体装置１Ａ－１Ｅ等は、Ｎ極性面を利用したＨＥＭＴの例である。半導体装置１Ａ－１Ｅ等では、ＡｌＮの下地層１０上に格子緩和したＡｌＧａＮのバリア層２０を介してＧａＮのチャネル層３０が設けられる。ＡｌＮの下地層１０上に格子緩和して成長されるＡｌＧａＮのバリア層２０の、下地層１０との接合界面又はその付近には、格子欠陥２が発生する。一方、格子緩和したＡｌＧａＮのバリア層２０上に成長されるＧａＮのチャネル層３０の、バリア層２０との接合界面又はその付近には、格子欠陥が発生することが抑えられる。これにより、チャネル層３０の２ＤＥＧ１ａの消失が抑えられる。従って、２ＤＥＧ１ａの消失による高抵抗化が抑えられる高性能の半導体装置１Ａ－１Ｅ等が実現される。このような半導体装置１Ａ－１Ｅ等が用いられ、高性能のＰＦＣ回路３００が実現される。
上記のように、半導体装置１Ａ－１Ｅ等は、Ｎ極性面を利用したＨＥＭＴの例である。半導体装置１Ａ－１Ｅ等では、ＡｌＮの下地層１０上に格子緩和したＡｌＧａＮのバリア層２０を介してＧａＮのチャネル層３０が設けられる。ＡｌＮの下地層１０上に格子緩和して成長されるＡｌＧａＮのバリア層２０の、下地層１０との接合界面又はその付近には、格子欠陥２が発生する。一方、格子緩和したＡｌＧａＮのバリア層２０上に成長されるＧａＮのチャネル層３０の、バリア層２０との接合界面又はその付近には、格子欠陥が発生することが抑えられる。これにより、チャネル層３０の２ＤＥＧ１ａの消失が抑えられる。従って、２ＤＥＧ１ａの消失による高抵抗化が抑えられる高性能の半導体装置１Ａ－１Ｅ等が実現される。このような半導体装置１Ａ－１Ｅ等が用いられ、高性能のＰＦＣ回路３００が実現される。
【0112】
［第７実施形態］
ここでは、上記のような構成を有する半導体装置の、電源装置への適用例を、第７実施形態として説明する。
ここでは、上記のような構成を有する半導体装置の、電源装置への適用例を、第７実施形態として説明する。
【0113】
図１６は第７実施形態に係る電源装置の一例について説明する図である。図１６には、電源装置の一例の等価回路図を示している。
図１６に示す電源装置４００は、一次側回路４１０及び二次側回路４２０、並びに一次側回路４１０と二次側回路４２０との間に設けられるトランス４３０を含む。
図１６に示す電源装置４００は、一次側回路４１０及び二次側回路４２０、並びに一次側回路４１０と二次側回路４２０との間に設けられるトランス４３０を含む。
【0114】
一次側回路４１０には、上記第５実施形態で述べたようなＰＦＣ回路３００、及びＰＦＣ回路３００のコンデンサ３５０の両端子間に接続されたインバータ回路、例えば、フルブリッジインバータ回路４４０が含まれる。フルブリッジインバータ回路４４０には、複数、ここでは一例として４つのスイッチ素子４４１、スイッチ素子４４２、スイッチ素子４４３及びスイッチ素子４４４が含まれる。
【0115】
二次側回路４２０には、複数、ここでは一例として３つのスイッチ素子４２１、スイッチ素子４２２及びスイッチ素子４２３が含まれる。
例えば、このような構成を有する電源装置４００の、一次側回路４１０に含まれるＰＦＣ回路３００のスイッチ素子３１０、及びフルブリッジインバータ回路４４０のスイッチ素子４４１－４４４に、上記半導体装置１Ａ－１Ｅ等が用いられる。例えば、電源装置４００の、二次側回路４２０のスイッチ素子４２１、４２２、４２３には、Ｓｉを用いた通常のＭＩＳ型電界効果トランジスタが用いられる。
例えば、このような構成を有する電源装置４００の、一次側回路４１０に含まれるＰＦＣ回路３００のスイッチ素子３１０、及びフルブリッジインバータ回路４４０のスイッチ素子４４１－４４４に、上記半導体装置１Ａ－１Ｅ等が用いられる。例えば、電源装置４００の、二次側回路４２０のスイッチ素子４２１、４２２、４２３には、Ｓｉを用いた通常のＭＩＳ型電界効果トランジスタが用いられる。
【0116】
上記のように、半導体装置１Ａ－１Ｅ等は、Ｎ極性面を利用したＨＥＭＴの例である。半導体装置１Ａ－１Ｅ等では、ＡｌＮの下地層１０上に格子緩和したＡｌＧａＮのバリア層２０を介してＧａＮのチャネル層３０が設けられる。ＡｌＮの下地層１０上に格子緩和して成長されるＡｌＧａＮのバリア層２０の、下地層１０との接合界面又はその付近には、格子欠陥２が発生する。一方、格子緩和したＡｌＧａＮのバリア層２０上に成長されるＧａＮのチャネル層３０の、バリア層２０との接合界面又はその付近には、格子欠陥が発生することが抑えられる。これにより、チャネル層３０の２ＤＥＧ１ａの消失が抑えられる。従って、２ＤＥＧ１ａの消失による高抵抗化が抑えられる高性能の半導体装置１Ａ－１Ｅ等が実現される。このような半導体装置１Ａ－１Ｅ等が用いられ、高性能の電源装置４００が実現される。
【0117】
［第８実施形態］
ここでは、上記のような構成を有する半導体装置の、増幅器への適用例を、第８実施形態として説明する。
ここでは、上記のような構成を有する半導体装置の、増幅器への適用例を、第８実施形態として説明する。
【0118】
図１７は第８実施形態に係る増幅器の一例について説明する図である。図１７には、増幅器の一例の等価回路図を示している。
図１７に示す増幅器５００は、デジタルプレディストーション回路５１０、ミキサー５２０、ミキサー５３０及びパワーアンプ５４０を含む。
図１７に示す増幅器５００は、デジタルプレディストーション回路５１０、ミキサー５２０、ミキサー５３０及びパワーアンプ５４０を含む。
【0119】
デジタルプレディストーション回路５１０は、入力信号の非線形歪みを補償する。ミキサー５２０は、非線形歪みが補償された入力信号ＳＩと交流信号とをミキシングする。パワーアンプ５４０は、入力信号ＳＩが交流信号とミキシングされた信号を増幅する。増幅器５００では、例えば、スイッチの切り替えにより、出力信号ＳＯをミキサー５３０で交流信号とミキシングしてデジタルプレディストーション回路５１０に送出することができる。増幅器５００は、高周波増幅器、高出力増幅器として使用することができる。
【0120】
このような構成を有する増幅器５００のパワーアンプ５４０に、上記半導体装置１Ａ－１Ｅ等が用いられる。
上記のように、半導体装置１Ａ－１Ｅ等は、Ｎ極性面を利用したＨＥＭＴの例である。半導体装置１Ａ－１Ｅ等では、ＡｌＮの下地層１０上に格子緩和したＡｌＧａＮのバリア層２０を介してＧａＮのチャネル層３０が設けられる。ＡｌＮの下地層１０上に格子緩和して成長されるＡｌＧａＮのバリア層２０の、下地層１０との接合界面又はその付近には、格子欠陥２が発生する。一方、格子緩和したＡｌＧａＮのバリア層２０上に成長されるＧａＮのチャネル層３０の、バリア層２０との接合界面又はその付近には、格子欠陥が発生することが抑えられる。これにより、チャネル層３０の２ＤＥＧ１ａの消失が抑えられる。従って、２ＤＥＧ１ａの消失による高抵抗化が抑えられる高性能の半導体装置１Ａ－１Ｅ等が実現される。このような半導体装置１Ａ－１Ｅ等が用いられ、高性能の増幅器５００が実現される。
上記のように、半導体装置１Ａ－１Ｅ等は、Ｎ極性面を利用したＨＥＭＴの例である。半導体装置１Ａ－１Ｅ等では、ＡｌＮの下地層１０上に格子緩和したＡｌＧａＮのバリア層２０を介してＧａＮのチャネル層３０が設けられる。ＡｌＮの下地層１０上に格子緩和して成長されるＡｌＧａＮのバリア層２０の、下地層１０との接合界面又はその付近には、格子欠陥２が発生する。一方、格子緩和したＡｌＧａＮのバリア層２０上に成長されるＧａＮのチャネル層３０の、バリア層２０との接合界面又はその付近には、格子欠陥が発生することが抑えられる。これにより、チャネル層３０の２ＤＥＧ１ａの消失が抑えられる。従って、２ＤＥＧ１ａの消失による高抵抗化が抑えられる高性能の半導体装置１Ａ－１Ｅ等が実現される。このような半導体装置１Ａ－１Ｅ等が用いられ、高性能の増幅器５００が実現される。
【0121】
上記半導体装置１Ａ－１Ｅ等を適用した各種電子装置（上記第５から第８実施形態で述べた半導体パッケージ２００、ＰＦＣ回路３００、電源装置４００及び増幅器５００等）は、各種電子機器又は電子装置に搭載することができる。例えば、コンピュータ（パーソナルコンピュータ、スーパーコンピュータ、サーバ等）、スマートフォン、携帯電話、タブレット端末、センサ、カメラ、オーディオ機器、測定装置、検査装置、製造装置、送信器、受信器、レーダー装置といった、各種電子機器又は電子装置に搭載することが可能である。
【0122】
以上説明した実施の形態に関し、更に以下の付記を開示する。
（付記１） （０００－１）面の第１面を有し、ＡｌＮを含む下地層と、
前記下地層の前記第１面側に設けられ、ＡｌＧａＮを含み、前記下地層に対して格子緩和した第１バリア層と、
前記第１バリア層の、前記下地層側とは反対の第２面側に設けられ、ＧａＮを含むチャネル層と、
を有する、半導体装置。
（付記１） （０００－１）面の第１面を有し、ＡｌＮを含む下地層と、
前記下地層の前記第１面側に設けられ、ＡｌＧａＮを含み、前記下地層に対して格子緩和した第１バリア層と、
前記第１バリア層の、前記下地層側とは反対の第２面側に設けられ、ＧａＮを含むチャネル層と、
を有する、半導体装置。
【0123】
（付記２） 前記第１バリア層は、前記ＡｌＧａＮのＡｌ組成が０．３未満である、付記１に記載の半導体装置。
（付記３） 前記第１バリア層は、前記下地層に格子不整合し、前記チャネル層は、前記第１バリア層に格子整合する、付記１に記載の半導体装置。
（付記３） 前記第１バリア層は、前記下地層に格子不整合し、前記チャネル層は、前記第１バリア層に格子整合する、付記１に記載の半導体装置。
【0124】
（付記４） 前記チャネル層の、前記第１バリア層側とは反対の第３面側に設けられ、窒化物半導体を含む第２バリア層を有する、付記１に記載の半導体装置。
（付記５） 前記第１バリア層と前記チャネル層との間に設けられ、窒化物半導体を含むスペーサ層を有する、付記１に記載の半導体装置。
（付記５） 前記第１バリア層と前記チャネル層との間に設けられ、窒化物半導体を含むスペーサ層を有する、付記１に記載の半導体装置。
【0125】
（付記６） 前記チャネル層の転位密度は、前記下地層の転位密度よりも大きい、付記１に記載の半導体装置。
（付記７） 前記下地層は、［０００－１］方向の厚さが２００ｎｍ以上である、付記１に記載の半導体装置。
（付記７） 前記下地層は、［０００－１］方向の厚さが２００ｎｍ以上である、付記１に記載の半導体装置。
【0126】
（付記８） 前記チャネル層の、前記第１バリア層側とは反対の第３面側に設けられるゲート電極と、
前記チャネル層の前記第３面側であって、前記ゲート電極の両側に設けられるソース電極及びドレイン電極と、
を有する、付記１に記載の半導体装置。
前記チャネル層の前記第３面側であって、前記ゲート電極の両側に設けられるソース電極及びドレイン電極と、
を有する、付記１に記載の半導体装置。
【0127】
（付記９） 前記下地層は、ＡｌＮの自立基板である、付記１に記載の半導体装置。
（付記１０） （０００－１）面の第１面を有し、ＡｌＮを含む下地層の、前記第１面側に、ＡｌＧａＮを含み、前記下地層に対して格子緩和した第１バリア層を形成する工程と、
前記第１バリア層の、前記下地層側とは反対の第２面側に、ＧａＮを含むチャネル層を形成する工程と、
を有する、半導体装置の製造方法。
（付記１０） （０００－１）面の第１面を有し、ＡｌＮを含む下地層の、前記第１面側に、ＡｌＧａＮを含み、前記下地層に対して格子緩和した第１バリア層を形成する工程と、
前記第１バリア層の、前記下地層側とは反対の第２面側に、ＧａＮを含むチャネル層を形成する工程と、
を有する、半導体装置の製造方法。
【0128】
（付記１１） （０００－１）面の第１面を有し、ＡｌＮを含む下地層と、
前記下地層の前記第１面側に設けられ、ＡｌＧａＮを含み、前記下地層に対して格子緩和した第１バリア層と、
前記第１バリア層の、前記下地層側とは反対の第２面側に設けられ、ＧａＮを含むチャネル層と、
を有する半導体装置を備える、電子装置。
前記下地層の前記第１面側に設けられ、ＡｌＧａＮを含み、前記下地層に対して格子緩和した第１バリア層と、
前記第１バリア層の、前記下地層側とは反対の第２面側に設けられ、ＧａＮを含むチャネル層と、
を有する半導体装置を備える、電子装置。
【符号の説明】
【0129】
１ 半導体積層構造
１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ、１００Ａ、１００Ｂ 半導体装置
１ａ、１０１ ２ＤＥＧ
２、１０３ 格子欠陥
３、４、５ 転位
１０ 下地層
１０ａ、２０ａ、３０ａ、７０ａ、１１０Ａａ、１１０Ｂａ、１２０Ａａ、１２０Ｂａ、１３０Ａａ、１３０Ｂａ 面
２０、７０、１１０Ａ、１１０Ｂ、１３０Ａ、１３０Ｂ バリア層
３０、１２０Ａ、１２０Ｂ チャネル層
３１、３２ リセス
４０、１４０ ゲート電極
４０ａ、５０ａ、６０ａ パッド
５０、１５０ ソース電極
６０、１６０ ドレイン電極
８０ スペーサ層
９０ パッシベーション膜
９０ａ、９１ａ、９２ａ 開口部
９１、９２ 表面保護膜
１０２ ２ＤＨＧ
２００ 半導体パッケージ
２１０ リードフレーム
２１０ａ ダイパッド
２１１ ゲートリード
２１２ ソースリード
２１３ ドレインリード
２２０ 樹脂
２３０ ワイヤ
３００ ＰＦＣ回路
３１０、４２１、４２２、４２３、４４１、４４２、４４３、４４４ スイッチ素子
３２０ ダイオード
３３０ チョークコイル
３４０、３５０ コンデンサ
３６０ ダイオードブリッジ
３７０ 交流電源
４００ 電源装置
４１０ 一次側回路
４２０ 二次側回路
４３０ トランス
４４０ フルブリッジインバータ回路
５００ 増幅器
５１０ デジタルプレディストーション回路
５２０、５３０ ミキサー
５４０ パワーアンプ
１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ、１００Ａ、１００Ｂ 半導体装置
１ａ、１０１ ２ＤＥＧ
２、１０３ 格子欠陥
３、４、５ 転位
１０ 下地層
１０ａ、２０ａ、３０ａ、７０ａ、１１０Ａａ、１１０Ｂａ、１２０Ａａ、１２０Ｂａ、１３０Ａａ、１３０Ｂａ 面
２０、７０、１１０Ａ、１１０Ｂ、１３０Ａ、１３０Ｂ バリア層
３０、１２０Ａ、１２０Ｂ チャネル層
３１、３２ リセス
４０、１４０ ゲート電極
４０ａ、５０ａ、６０ａ パッド
５０、１５０ ソース電極
６０、１６０ ドレイン電極
８０ スペーサ層
９０ パッシベーション膜
９０ａ、９１ａ、９２ａ 開口部
９１、９２ 表面保護膜
１０２ ２ＤＨＧ
２００ 半導体パッケージ
２１０ リードフレーム
２１０ａ ダイパッド
２１１ ゲートリード
２１２ ソースリード
２１３ ドレインリード
２２０ 樹脂
２３０ ワイヤ
３００ ＰＦＣ回路
３１０、４２１、４２２、４２３、４４１、４４２、４４３、４４４ スイッチ素子
３２０ ダイオード
３３０ チョークコイル
３４０、３５０ コンデンサ
３６０ ダイオードブリッジ
３７０ 交流電源
４００ 電源装置
４１０ 一次側回路
４２０ 二次側回路
４３０ トランス
４４０ フルブリッジインバータ回路
５００ 増幅器
５１０ デジタルプレディストーション回路
５２０、５３０ ミキサー
５４０ パワーアンプ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】