特開 2024-118439 半導体素子

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024118439

(43)【公開日】2024-08-30

(54)【発明の名称】半導体素子

(51)【国際特許分類】

   H01L 21/336 20060101AFI20240823BHJP

   H01L 29/417 20060101ALI20240823BHJP

   H01L 29/41 20060101ALI20240823BHJP

【ＦＩ】

H01L29/78 301X

H01L29/50 M

H01L29/44 S

H01L29/44 L

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2024017457

(22)【出願日】2024-02-07

(31)【優先権主張番号】10-2023-0021999

(32)【優先日】2023-02-20

(33)【優先権主張国・地域又は機関】KR

(71)【出願人】

【識別番号】390019839

【氏名又は名称】三星電子株式会社

【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．

【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ

(74)【代理人】

【識別番号】110000051

【氏名又は名称】弁理士法人共生国際特許事務所

(72)【発明者】

【氏名】金 ギョム

(72)【発明者】

【氏名】金 眞 範

(72)【発明者】

【氏名】李 商 文

【テーマコード（参考）】

4M104

5F140

【Ｆターム（参考）】

4M104AA01

4M104AA02

4M104AA03

4M104BB01

4M104BB02

4M104BB03

4M104BB16

4M104BB18

4M104BB26

4M104BB28

4M104BB30

4M104BB32

4M104BB33

4M104CC01

4M104CC05

4M104DD03

4M104DD04

4M104EE03

4M104EE12

4M104EE16

4M104FF02

4M104FF06

4M104FF26

4M104GG09

4M104HH15

4M104HH20

5F140AA00

5F140BA01

5F140BA03

5F140BA05

5F140BB05

5F140BB06

5F140BC15

5F140BD01

5F140BD11

5F140BD12

5F140BD13

5F140BF03

5F140BF05

5F140BF07

5F140BF10

5F140BF11

5F140BF42

5F140BH27

5F140BJ08

5F140BJ11

5F140BJ15

5F140BJ17

5F140BJ20

5F140BJ27

5F140BJ28

5F140BK18

5F140CA01

5F140CA03

5F140CB04

(57)【要約】

【課題】信頼性を向上させた半導体素子を提供する。
【解決手段】本発明の半導体素子は、基板絶縁層と、基板絶縁層上で、一方向に延長されるゲート構造物と、ゲート構造物の外側に配置されるソース／ドレイン領域と、ソース／ドレイン領域の下で、ソース／ドレイン領域の第１中心軸から水平方向にシフトされた第２中心軸を有するように配置されてソース／ドレイン領域に連結されるバックサイドコンタクトプラグと、を備え、ソース／ドレイン領域は、第１濃度の第１非シリコン元素を含む第１エピタキシャル層、及び第１エピタキシャル層上に配置されて第１濃度よりも大きい第２濃度の第２非シリコン元素を含む第２エピタキシャル層を含み、バックサイドコンタクトプラグの上面は、少なくとも一部が第２エピタキシャル層に接触する。
【選択図】図２

【特許請求の範囲】

【請求項1】

基板絶縁層と、
前記基板絶縁層上で、一方向に延長されるゲート構造物と、
前記ゲート構造物の外側に配置されるソース／ドレイン領域と、
前記ソース／ドレイン領域の下で、前記ソース／ドレイン領域の第１中心軸から水平方向にシフトされた第２中心軸を有するように配置されて前記ソース／ドレイン領域に連結されるバックサイドコンタクトプラグと、を備え、
前記ソース／ドレイン領域は、第１濃度の第１非シリコン元素を含む第１エピタキシャル層、及び前記第１エピタキシャル層上に配置されて前記第１濃度よりも大きい第２濃度の第２非シリコン元素を含む第２エピタキシャル層を含み、
前記バックサイドコンタクトプラグの上面は、少なくとも一部が前記第２エピタキシャル層に接触することを特徴とする半導体素子。

【請求項2】

前記バックサイドコンタクトプラグは、前記ソース／ドレイン領域の下部で、前記第１エピタキシャル層を貫通して前記第１エピタキシャル層に接触することを特徴とする請求項１に記載の半導体素子。

【請求項3】

前記バックサイドコンタクトプラグは、垂直に延長されて第１幅を有する垂直領域、及び前記垂直領域上に配置されて前記第１幅よりも大きい第２幅を有する接触領域を含むことを特徴とする請求項１に記載の半導体素子。

【請求項4】

前記第１中心軸と前記第２中心軸との間の水平距離は、０．５ｎｍ～２０ｎｍの範囲であることを特徴とする請求項１に記載の半導体素子。

【請求項5】

前記第１非シリコン元素及び第２非シリコン元素のそれぞれは、ゲルマニウム（Ｇｅ）及びドーピング元素のうちの少なくとも一つであることを特徴とする請求項１に記載の半導体素子。

【請求項6】

一方向に延長されるゲート構造物と、
前記ゲート構造物の外側に配置されるソース／ドレイン領域と、
前記ソース／ドレイン領域の下で、前記ソース／ドレイン領域の第１中心軸から水平方向にシフトされた第２中心軸を有するように配置されて前記ソース／ドレイン領域に連結されるバックサイドコンタクトプラグと、を備え、
前記バックサイドコンタクトプラグは、垂直に延長されて第１幅を有する垂直領域、及び前記垂直領域上に配置されて前記第１幅よりも大きい第２幅を有する接触領域を含むことを特徴とする半導体素子。

【請求項7】

前記垂直領域は、前記ソース／ドレイン領域に向かって幅が狭くなるように傾斜した側面を有し、
前記接触領域は、前記垂直領域から拡張された形状を有することを特徴とする請求項６に記載の半導体素子。

【請求項8】

前記バックサイドコンタクトプラグの上端のレベルは、前記ソース／ドレイン領域の下端のレベルよりも高いことを特徴とする請求項６に記載の半導体素子。

【請求項9】

前記接触領域の下端のレベルは、前記ソース／ドレイン領域の下端のレベルよりも高いことを特徴とする請求項６に記載の半導体素子。

【請求項10】

一方向に延長されるゲート構造物と、
前記ゲート構造物の外側に配置されるソース／ドレイン領域と、
前記ソース／ドレイン領域の下で、前記ソース／ドレイン領域に連結されるバックサイドコンタクトプラグと、を備え、
前記バックサイドコンタクトプラグは、垂直に延長されて第１幅を有する垂直領域、及び前記垂直領域上に配置されて前記第１幅よりも大きい第２幅を有する接触領域を含み、
前記垂直領域の中心軸は、前記接触領域の中心軸から水平方向にシフトされることを特徴とする半導体素子。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体素子に関する。

【背景技術】

【0002】

半導体素子に対する高性能、高速化、多機能化等に対する要求が増加するにつれて、半導体素子の集積度が増加している。半導体素子の高集積化の傾向に伴い、パワーレールをウエハの裏面上に配置するバックサイドパワー伝達ネットワーク（ＢａｃｋＳｉｄｅ Ｐｏｗｅｒ Ｄｅｌｉｖｅｒｙ Ｎｅｔｗｏｒｋ：ＢＳＰＤＮ）構造を有する半導体素子が開発されている。また、平面型（ｐｌａｎａｒ）ＭＯＳＦＥＴ（ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ）のサイズ縮小による動作特性の限界を克服するために、三次元構造のチャネルを備えるＦｉｎＦＥＴを含む半導体素子を開発するための努力が行われている。

【発明の概要】

【発明が解決しようとする課題】

【0003】

本発明は、上記従来技術に鑑みてなされたものであって、本発明の目的は、信頼性を向上させた半導体素子を提供することにある。

【課題を解決するための手段】

【0004】

上記目的を達成するためになされ屋本発明の一態様による半導体素子は、基板絶縁層と、前記基板絶縁層上で、一方向に延長されるゲート構造物と、前記ゲート構造物の外側に配置されるソース／ドレイン領域と、前記ソース／ドレイン領域の下で、前記ソース／ドレイン領域の第１中心軸から水平方向にシフトされた第２中心軸を有するように配置されて前記ソース／ドレイン領域に連結されるバックサイドコンタクトプラグと、を備え、前記ソース／ドレイン領域は、第１濃度の第１非シリコン元素を含む第１エピタキシャル層、及び前記第１エピタキシャル層上に配置されて前記第１濃度よりも大きい第２濃度の第２非シリコン元素を含む第２エピタキシャル層を含み、前記バックサイドコンタクトプラグの上面は、少なくとも一部が前記第２エピタキシャル層に接触する。

【0005】

上記目的を達成するためになされ屋本発明の他の態様による半導体素子は、一方向に延長されるゲート構造物と、前記ゲート構造物の外側に配置されるソース／ドレイン領域と、前記ソース／ドレイン領域の下で、前記ソース／ドレイン領域の第１中心軸から水平方向にシフトされた第２中心軸を有するように配置されて前記ソース／ドレイン領域に連結されるバックサイドコンタクトプラグと、を備え、前記バックサイドコンタクトプラグは、垂直に延長されて第１幅を有する垂直領域、及び前記垂直領域上に配置されて前記第１幅よりも大きい第２幅を有する接触領域を含む。

【0006】

上記目的を達成するためになされ屋本発明の更に他の態様による半導体素子は、一方向に延長されるゲート構造物と、前記ゲート構造物の外側に配置されるソース／ドレイン領域と、前記ソース／ドレイン領域の下で、前記ソース／ドレイン領域に連結されるバックサイドコンタクトプラグと、を備え、前記バックサイドコンタクトプラグは、垂直に延長されて第１幅を有する垂直領域、及び前記垂直領域上に配置されて前記第１幅よりも大きい第２幅を有する接触領域を含み、前記垂直領域の中心軸は、前記接触領域の中心軸から水平方向にシフトされる。

【発明の効果】

【0007】

本発明によれば、犠牲エピタキシャル層を用いてバックサイドコンタクトプラグをソース／ドレイン領域に整列（ａｌｉｇｎ）することにより、接触抵抗が最小化され、信頼性が向上した半導体素子を提供することができる。

【0008】

本発明の多様且つ有益な利点及び効果は、上述した内容に限定されず、本発明の具体的な実施形態を説明する過程でより容易に理解することができる。

【図面の簡単な説明】

【0009】

【図1】一実施形態による半導体素子を示す概略的な平面図である。

【図2】一実施形態による半導体素子の第１例を示す概略的な断面図である。

【図3】一実施形態による半導体素子の第１例を示す概略的な部分拡大図である。

【図4a】一実施形態による半導体素子の第２例を示す概略的な断面図である。

【図4b】一実施形態による半導体素子の第２例を示す概略的な部分拡大図である。

【図5a】一実施形態による半導体素子の第３例を示す概略的な断面図である。

【図5b】一実施形態による半導体素子の第４例を示す概略的な断面図である。

【図6a】一実施形態による半導体素子の第５例を示す概略的な断面図である。

【図6b】一実施形態による半導体素子の第６例を示す概略的な断面図である。

【図7】一実施形態による半導体素子の第７例を示す概略的な断面図である。

【図8】一実施形態による半導体素子の第８例を示す概略的な断面図である。

【図9a】一実施形態による半導体素子の製造方法の一例を説明するために工程手順に従って示した図である。

【図9b】一実施形態による半導体素子の製造方法の一例を説明するために工程手順に従って示した図である。

【図9c】一実施形態による半導体素子の製造方法の一例を説明するために工程手順に従って示した図である。

【図9d】一実施形態による半導体素子の製造方法の一例を説明するために工程手順に従って示した図である。

【図9e】一実施形態による半導体素子の製造方法の一例を説明するために工程手順に従って示した図である。

【図9f】一実施形態による半導体素子の製造方法の一例を説明するために工程手順に従って示した図である。

【図9g】一実施形態による半導体素子の製造方法の一例を説明するために工程手順に従って示した図である。

【図9h】一実施形態による半導体素子の製造方法の一例を説明するために工程手順に従って示した図である。

【図9i】一実施形態による半導体素子の製造方法の一例を説明するために工程手順に従って示した図である。

【図9j】一実施形態による半導体素子の製造方法の一例を説明するために工程手順に従って示した図である。

【図9k】一実施形態による半導体素子の製造方法の一例を説明するために工程手順に従って示した図である。

【図9l】一実施形態による半導体素子の製造方法の一例を説明するために工程手順に従って示した図である。

【図10a】一実施形態による半導体素子の製造方法の他の例を説明するために工程手順に従って示した図である。

【図10b】一実施形態による半導体素子の製造方法の他の例を説明するために工程手順に従って示した図である。

【図10c】一実施形態による半導体素子の製造方法の他の例を説明するために工程手順に従って示した図である。

【発明を実施するための形態】

【0010】

以下、本発明を実施するための形態の具体例を、図面を参照しながら詳細に説明する。以下において、「上」、「上部」、「上面」、「下」、「下部」、「下面」、「側面」等の用語は、図面符号で表記して別途言及する場合を除き、図面に基づいて称するものと理解することができる。

【0011】

図１は、一実施形態による半導体素子を示す概略的な平面図である。

【0012】

図２は、一実施形態による半導体素子を示す概略的な断面図である。図２は、図１の半導体素子を切断線Ｉ－Ｉ’及びＩＩ－ＩＩ’に沿って切断した断面を示す。説明の便宜上、図１では、半導体素子の一部の構成要素のみを示している。

【0013】

図３は、一実施形態による半導体素子を示す概略的な部分拡大図である。図３は、図２の「Ａ」領域を拡大して示す。

【0014】

図１～図３を参照すると、半導体素子１００は、基板絶縁層１９４、基板絶縁層１９４上で、一方向に延長されてゲート電極１６５をそれぞれ含むゲート構造物１６０、基板絶縁層１９４上に互いに垂直に離隔して配置される第１～第４チャネル層（１４１、１４２、１４３、１４４）を含むチャネル構造物１４０、チャネル構造物１４０に接触するソース／ドレイン領域１５０、基板絶縁層１９４を貫通してソース／ドレイン領域１５０に連結されるバックサイドコンタクトプラグ１８０、及びバックサイドコンタクトプラグ１８０に連結されるバックサイド電力構造物１９５を含む。半導体素子１００は、第１及び第２層間絶縁層（１９２、１９６）を更に含む。

【0015】

基板絶縁層１９４は、Ｘ方向及びＹ方向に延長される上面を有する。基板絶縁層１９４は、製造工程中に半導体物質からなる基板１０１（図９ａ参照）を除去及び／又は酸化して形成された層である。基板絶縁層１９４は絶縁物質からなり、例えば、酸化物、窒化物、又はそれらの組み合わせを含む。実施形態によって、基板絶縁層１９４は複数の絶縁層を含む。

【0016】

ゲート構造物１６０は、基板絶縁層１９４上で、一方向、例えばＹ方向に延長されるように配置される。ゲート構造物１６０のゲート電極１６５に交差するチャネル構造物１４０には、トランジスタのチャネル領域が形成される。ゲート構造物１６０は、Ｘ方向に沿って互いに離隔して配置される。ゲート構造物１６０のそれぞれは、ゲート誘電層１６２、ゲートスペーサ層１６４、及びゲート電極１６５を含む。一実施形態において、ゲート構造物１６０のそれぞれは、ゲート電極１６５の上面上にキャッピング層を更に含む。

【0017】

ゲート誘電層１６２は、基板絶縁層１９４とゲート電極１６５との間、及びチャネル構造物１４０とゲート電極１６５との間に配置され、ゲート電極１６５の面のうちの少なくとも一部を覆うように配置される。例えば、ゲート誘電層１６２は、ゲート電極１６５の最上面を除く全ての面を囲むように配置される。ゲート誘電層１６２は、ゲート電極１６５とゲートスペーサ層１６４との間に延長されるが、これに限定されるものではない。ゲート誘電層１６２は、酸化物、窒化物、又は高誘電率（ｈｉｇｈ－ｋ）物質を含む。高誘電率物質は、シリコン酸化膜（ＳｉＯ_２）よりも高い誘電定数（ｄｉｅｌｅｃｔｒｉｃ ｃｏｎｓｔａｎｔ）を有する誘電物質を意味する。高誘電率物質は、例えばアルミニウム酸化物（Ａｌ_２Ｏ_３）、タンタル酸化物（Ｔａ_２Ｏ_３）、チタン酸化物（ＴｉＯ_２）、イットリウム酸化物（Ｙ_２Ｏ_３）、ジルコニウム酸化物（ＺｒＯ_２）、ジルコニウムシリコン酸化物（ＺｒＳｉ_ｘＯ_ｙ）、ハフニウム酸化物（ＨｆＯ_２）、ハフニウムシリコン酸化物（ＨｆＳｉ_ｘＯ_ｙ）、ランタン酸化物（Ｌａ_２Ｏ_３）、ランタンアルミニウム酸化物（ＬａＡｌ_ｘＯ_ｙ）、ランタンハフニウム酸化物（ＬａＨｆ_ｘＯ_ｙ）、ハフニウムアルミニウム酸化物（ＨｆＡｌ_ｘＯ_ｙ）、及びプラセオジム酸化物（Ｐｒ_２Ｏ_３）のうちのいずれか一つである。実施形態によって、ゲート誘電層１６２は多層構造からなる。

【0018】

ゲート電極１６５は、導電性物質を含み、例えばチタン窒化膜（ＴｉＮ）、タンタル窒化膜（ＴａＮ）、又はタングステン窒化膜（ＷＮ）のような金属窒化物、及び／又はアルミニウム（Ａｌ）、タングステン（Ｗ）、又はモリブデン（Ｍｏ）などの金属物質、又はドープされた（ｄｏｐｅｄ）ポリシリコンのような半導体物質を含む。実施形態によって、ゲート電極１６５は多層構造からなる。図示していない領域で、ゲート電極１６５は上に配置された上部コンタクトプラグに連結される。

【0019】

ゲートスペーサ層１６４は、チャネル構造物１４０上で、ゲート電極１６５の両側面上に配置される。ゲートスペーサ層１６４は、ソース／ドレイン領域１５０とゲート電極１６５とを絶縁させる。実施形態によって、ゲートスペーサ層１６４の上端の形状は様々に変更され、ゲートスペーサ層１６４は多層構造からなる。ゲートスペーサ層１６４は、酸化物、窒化物、及び酸窒化物のうちの少なくとも一つを含み、例えば、低誘電率膜からなる。

【0020】

チャネル構造物１４０は、ゲート構造物１６０に交差するように基板絶縁層１９４上に配置される。チャネル構造物１４０のそれぞれは、Ｚ方向に互いに離隔して配置される２つ以上の複数のチャネル層である第１～第４チャネル層（１４１、１４２、１４３、１４４）を含む。チャネル構造物１４０はソース／ドレイン領域１５０に連結される。チャネル構造物１４０は、Ｘ方向においてゲート構造物１６０と同一又は類似の幅を有する。Ｙ方向に沿った断面において、第１～第４チャネル層（１４１、１４２、１４３、１４４）のうちの下部に配置されたチャネル層は、上部に配置されたチャネル層と同じか又はそれよりも大きい幅を有する。一部の実施形態において、チャネル構造物１４０は、Ｘ方向においてゲート構造物１６０の下に側面が位置するように、ゲート構造物１６０に比べて減少した幅を有する。

【0021】

チャネル構造物１４０は半導体物質からなり、例えばシリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、及びゲルマニウム（Ｇｅ）のうちの少なくとも一つを含む。一つのチャネル構造物１４０をなすチャネル層の個数及び形状は、実施形態によって様々に変更される。

【0022】

半導体素子１００では、ゲート電極１６５がチャネル構造物１４０の第１～第４チャネル層（１４１、１４２、１４３、１４４）の間及びチャネル構造物１４０上に配置される。これにより、半導体素子１００は、ゲートオールアラウンド（Ｇａｔｅ－Ａｌｌ－Ａｒｏｕｎｄ）型の電界効果トランジスタであるＭＢＣＦＥＴ^ＴＭ（Ｍｕｌｔｉ Ｂｒｉｄｇｅ Ｃｈａｎｎｅｌ ＦＥＴ）構造のトランジスタを含む。

【0023】

ソース／ドレイン領域１５０は、ゲート構造物１６０の両側で、チャネル構造物１４０に接触するようにそれぞれ配置される。ソース／ドレイン領域１５０は、チャネル構造物１４０の第１～第４チャネル層（１４１、１４２、１４３、１４４）のそれぞれのＸ方向に沿った側面を覆うように配置される。ソース／ドレイン領域１５０は、下面又は下端を介してバックサイドコンタクトプラグ１８０に連結される。ソース／ドレイン領域１５０の下部領域は、バックサイドコンタクトプラグ１８０によってリセスされた形状を有する。ソース／ドレイン領域１５０は、バックサイドコンタクトプラグ１８０を介してバックサイド電力構造物１９５に電気的に連結され、電力の印加を受ける。ソース／ドレイン領域１５０の上面はチャネル構造物１４０上のゲート電極１６５の下面と同一又は類似の高さに位置し、高さは実施形態によって様々に変更される。

【0024】

ソース／ドレイン領域１５０は、下から順次配置された第１～第３エピタキシャル層（１５２、１５４、１５６）を含む。第１エピタキシャル層１５２は、第１～第４チャネル層（１４１、１４２、１４３、１４４）のそれぞれのＸ方向に沿った側面を覆い、チャネル構造物１４０の下のゲート構造物１６０のＸ方向に沿った側面を覆う。第１エピタキシャル層１５２は、ソース／ドレイン領域１５０が配置されるリセス領域の内側面を覆い、一つのソース／ドレイン領域１５０内でバックサイドコンタクトプラグ１８０によってＸ方向に沿って離隔して配置される。第１エピタキシャル層１５２は、チャネル構造物１４０の下でゲート構造物１６０に向かって凸状に突出した外側面を有し、これによって、外側面に屈曲を有する。第１エピタキシャル層１５２の下部領域で、表面の一部はバックサイドコンタクトプラグ１８０に接触し、バックサイドコンタクトプラグ１８０の形状に沿った曲面形状を有する。

【0025】

第２エピタキシャル層１５４は第１エピタキシャル層１５２を覆い、リセス領域を充填する。第２エピタキシャル層１５６の下面は、バックサイドコンタクトプラグ１８０に接触し、バックサイドコンタクトプラグ１８０の形状に沿った曲面を有する。第１エピタキシャル層１５２の間における第２エピタキシャル層１５４のＸ方向に沿った幅は、第１エピタキシャル層１５２のチャネル構造物１４０の一側面における厚さよりも大きい。第３エピタキシャル層１５６は、第２エピタキシャル層１５４の上面上に配置される。第３エピタキシャル層１５６は、第１エピタキシャル層１５２よりも薄い厚さを有する。

【0026】

ソース／ドレイン領域１５０は、半導体物質、例えばシリコン（Ｓｉ）及びゲルマニウム（Ｇｅ）のうちの少なくとも一つを含み、不純物を更に含む。第１～第３エピタキシャル層（１５２、１５４、１５６）はそれぞれ異なる組成を有する。第２エピタキシャル層１５４の非シリコン元素の濃度は、第１エピタキシャル層１５２の非シリコン元素の濃度よりも高い。非シリコン元素は、例えばゲルマニウム（Ｇｅ）及び／又はドーピング元素である。

【0027】

第２エピタキシャル層１５４は、ドーピング元素、即ち不純物のドーピング濃度が第１エピタキシャル層１５２よりも高い。これにより、第２エピタキシャル層１５４の比抵抗は、第１エピタキシャル層１５２の比抵抗よりも小さい。半導体素子１００がｐＦＥＴの場合、不純物は、ホウ素（Ｂ）、ガリウム（Ｇａ）、及びインジウム（Ｉｎ）のうちの少なくとも一つであり、ｎＦＥＴの場合、不純物は、リン（Ｐ）、ヒ素（Ａｓ）、及びアンチモン（Ｓｂ）のうちの少なくとも一つである。例えば、第１エピタキシャル層１５２のホウ素（Ｂ）濃度は約１×１０^１６／ｃｍ^３～約１×１０^２１／ｃｍ^３の範囲であり、第２エピタキシャル層１５６のホウ素（Ｂ）濃度は約１×１０^１９／ｃｍ^３～約１×１０^２２／ｃｍ^３の範囲である。

【0028】

半導体素子１００がｐＦＥＴの場合、ソース／ドレイン領域１５０はシリコンゲルマニウム（ＳｉＧｅ）を含み、第２エピタキシャル層１５４のゲルマニウム（Ｇｅ）濃度は第１エピタキシャル層１５２のゲルマニウム（Ｇｅ）濃度よりも大きい。第３エピタキシャル層１５６のゲルマニウム（Ｇｅ）濃度は、第２エピタキシャル層１５４のゲルマニウム（Ｇｅ）濃度よりも小さいが、これに限定されるものではない。例えば、第１エピタキシャル層１５２のゲルマニウム（Ｇｅ）濃度は約１ａｔ％～約２０ａｔ％の範囲であり、第２エピタキシャル層１５４のゲルマニウム（Ｇｅ）濃度は約３０ａｔ％～約７０ａｔ％の範囲であり、第３エピタキシャル層１５６のゲルマニウム（Ｇｅ）濃度は、約０ａｔ％～約４０ａｔ％の範囲である。

【0029】

バックサイドコンタクトプラグ１８０はソース／ドレイン領域１５０の下に配置される。バックサイドコンタクトプラグ１８０は、基板絶縁層１９４を貫通してソース／ドレイン領域１５０に連結される。バックサイドコンタクトプラグ１８０は、ソース／ドレイン領域１５０の下部領域を一部リセスして、ソース／ドレイン領域１５０のリセスされた下面に接触するように配置される。バックサイドコンタクトプラグ１８０の上面は、ソース／ドレイン領域１５０の第１及び第２エピタキシャル層（１５２、１５４）の両方に接触する。バックサイドコンタクトプラグ１８０の上端のレベルは、ソース／ドレイン領域１５０の下端のレベルよりも高い。

【0030】

図３に示すように、バックサイドコンタクトプラグ１８０は、垂直に延長される垂直領域ＶＲ、及び垂直領域ＶＲ上に配置されて拡張された形状を有する接触領域ＣＲを含む。垂直領域ＶＲは、基板絶縁層１９４を貫通して垂直に延長され、ソース／ドレイン領域１５０に向かって幅が狭くなるように傾斜した側面を有する。垂直領域ＶＲはソース／ドレイン領域１５０の下に位置する。接触領域ＣＲは、第１エピタキシャル層１５２を貫通し、ソース／ドレイン領域１５０に接触する領域を含む。接触領域ＣＲの表面の一部は第１エピタキシャル層１５２に接触し、一部は第２エピタキシャル層１５４に接触する。接触領域ＣＲの下端のレベルは、ソース／ドレイン領域１５０の下端のレベルよりも低い。垂直領域ＶＲは第１幅Ｗ１を有し、接触領域ＣＲは第１幅Ｗ１よりも大きい第２幅Ｗ２を有する。垂直領域ＶＲは上部に向かって幅が減少し、第１幅Ｗ１は接触領域ＣＲに隣接する領域又は垂直領域ＶＲの上端における幅である。

【0031】

図３に示すように、ソース／ドレイン領域１５０の第１中心軸Ｃ１とバックサイドコンタクトプラグ１８０の第２中心軸Ｃ２とは互いに一致せず、例えばＸ方向に沿って水平にシフトされて位置する。第１中心軸Ｃ１と第２中心軸Ｃ２との間の水平距離は、例えば約０．５ｎｍ～約２０ｎｍの範囲である。第２中心軸Ｃ２は垂直領域ＶＲの中心軸である。垂直領域ＶＲの中心軸は、接触領域ＣＲの中心軸からＸ方向に沿って水平にシフトされて位置する。接触領域ＣＲの中心軸は、第１中心軸Ｃ１と同じか又は異なり、垂直領域ＶＲの中心軸よりも第１中心軸Ｃ１に近接する。

【0032】

バックサイドコンタクトプラグ１８０は、ライナー層１８２、金属－半導体化合物層１８４、及び導電層１８６を含む。ライナー層１８２は、垂直領域ＶＲの外側面をなし、接触領域ＣＲの表面の一部をなす。ライナー層１８２は、基板絶縁層１９４との界面に位置する。但し、ライナー層１８２の延長範囲は実施形態によって様々に変更され、一部の実施形態において、ライナー層１８２は接触領域ＣＲに延長されない。ライナー層１８２は、例えばチタン窒化膜（ＴｉＮ）、タンタル窒化膜（ＴａＮ）、又はタングステン窒化膜（ＷＮ）のような金属窒化物を含む。

【0033】

金属－半導体化合物層１８４は、バックサイドコンタクトプラグ１８０の上端に位置し、バックサイドコンタクトプラグ１８０の上面の少なくとも一部をなす。金属－半導体化合物層１８４は、接触領域ＣＲでソース／ドレイン領域１５０に接触する表面に位置する。金属－半導体化合物層１８４は、少なくともバックサイドコンタクトプラグ１８０が第２エピタキシャル層１５４に接触する領域に配置する。但し、実施形態によって、金属－半導体化合物層１８４の範囲は、図示したものに限定されない。金属－半導体化合物層１８４は、例えば金属シリサイド層である。導電層１８６は、ライナー層１８２及び金属－半導体化合物層１８４で囲まれたコンタクトホールを充填するように配置される。導電層１８６は、例えばアルミニウム（Ａｌ）、タングステン（Ｗ）、又はモリブデン（Ｍｏ）などの金属物質を含む。一実施形態において、バックサイドコンタクトプラグ１８０を構成する導電層の個数及び配置形態は様々に変更される。一部の実施形態において、ライナー層１８２及び／又は金属－半導体化合物層１８４は省略される。

【0034】

本実施形態において、垂直領域ＶＲがソース／ドレイン領域１５０に誤って配置された（ｍｉｓａｌｉｇｎ）場合、即ちシフトされて配置された場合にも、接触領域ＣＲは、垂直領域ＶＲよりも大きい幅を有し、第１中心軸Ｃ１と同じであるか又は第１中心軸Ｃ１に隣接する中心軸を有するように配置されることにより、ソース／ドレイン領域１５０に安定的に連結される。また、金属－半導体化合物層１８４とソース／ドレイン領域１５０の第２エピタキシャル層１５４との間の接触面積が確保され、接触抵抗を最小化することができる。

【0035】

バックサイド電力構造物１９５は、バックサイドコンタクトプラグ１８０の下端又は下面に連結される。バックサイド電力構造物１９５は、バックサイドコンタクトプラグ１８０と共に、パワー又はグランド電圧を印加するＢＳＰＤＮをなし、裏面パワーレール又は埋め込みパワーレールと称される。例えば、バックサイド電力構造物１９５は、バックサイドコンタクトプラグ１８０の下で、一方向、例えばＹ方向に延長される埋め込み配線ラインであるが、バックサイド電力構造物１９５の形態はこれに限定されるものではない。例えば、一部の実施形態において、バックサイド電力構造物１９５はビア領域及び／又はライン領域を含む。バックサイド電力構造物１９５の幅は、下部に向かって連続的に増加するが、これに限定されるものではない。

【0036】

バックサイド電力構造物１９５の中心軸は、バックサイドコンタクトプラグ１８０の垂直領域ＶＲとその中心軸である第２中心軸Ｃ２とが一致するように配置される。但し、一部の実施形態において、バックサイド電力構造物１９５の中心軸と第２中心軸Ｃ２とは一致しない。例えば、バックサイドコンタクトプラグ１８０の垂直領域ＶＲを基準に、ソース／ドレイン領域１５０及びバックサイド電力構造物１９５は同じ方向にシフトされて配置される。

【0037】

バックサイド電力構造物１９５は、導電性物質、例えばタングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、コバルト（Ｃｏ）、ルテニウム（Ｒｕ）、チタン（Ｔｉ）、及びモリブデン（Ｍｏ）のうちの少なくとも一つを含む。

【0038】

第１層間絶縁層１９２は、ソース／ドレイン領域１５０及びゲート構造物１６０の上面を覆うように配置される。第２層間絶縁層１９６は、基板絶縁層１９４の下面を覆い、バックサイド電力構造物１９５を囲むように配置される。

【0039】

第１及び第２層間絶縁層（１９２、１９６）は、酸化物、窒化物、及び酸窒化物のうちの少なくとも一つを含み、例えば低誘電率物質を含む。実施形態によって、第１及び第２層間絶縁層（１９２、１９６）のそれぞれは複数の絶縁層を含む。

【0040】

半導体素子１００は、バックサイド電力構造物１９５が上部に位置するように、図２の構造が上下反転されてパッケージングされ得るが、半導体素子１００のパッケージング形態はこれに限定されるものではない。ソース／ドレイン領域１５０は、バックサイドコンタクトプラグ１８０を介して下に配置されるバックサイド電力構造物１９５に連結されるため、集積度を向上させることができる。また、バックサイドコンタクトプラグ１８０の接触領域ＣＲにより、バックサイドコンタクトプラグ１８０とソース／ドレイン領域１５０との間の接触領域が確保され、接触抵抗を最小化することができ、信頼性を向上させることができる。

【0041】

以下の実施形態に関する説明において、図１～図３を参照して上述した説明と重複する説明は省略する。

【0042】

図４ａ及び図４ｂは、一実施形態による半導体素子の第２例を示す概略的な断面図及び部分拡大図である。図４ａは図２に対応する領域を示し、図４ｂは図４ａの「Ｂ」領域を拡大して示す。

【0043】

図４ａ及び図４ｂを参照すると、半導体素子１００ａは、バックサイドコンタクトプラグ１８０ａの形状が図２及び図３の実施形態とは異なり、これによりソース／ドレイン領域１５０の形状が異なる。

【0044】

バックサイドコンタクトプラグ１８０ａは、ソース／ドレイン領域１５０の下部領域で第１エピタキシャル層１５２を貫通するように配置される。具体的に、垂直領域ＶＲは基板絶縁層１９４及び第１エピタキシャル層１５２を貫通して垂直に延長され、接触領域ＣＲは上面を介して第２エピタキシャル層１５４に接触する。本実施形態においても、接触領域ＣＲの幅は、垂直領域ＶＲの少なくとも上部領域における幅よりも大きい。

【0045】

接触領域ＣＲにおいて、上端を含む表面の一部は第２エピタキシャル層１５４に接触し、表面の一部は第１エピタキシャル層１５２に接触する。接触領域ＣＲの下端のレベルは、ソース／ドレイン領域１５０の下端のレベルよりも高い。垂直領域ＶＲにおいて、上部領域の側面の一部は第１エピタキシャル層１５２に接触する。図４ｂに示すように、金属－半導体化合物層１８４は垂直領域ＶＲに延長されて、垂直領域ＶＲがソース／ドレイン領域１５０に接触する表面に更に位置する。

【0046】

図５ａ及び図５ｂは、一実施形態による半導体素子の第３、４例を示す概略的な断面図である。図５ａ及び図５ｂは、それぞれ図２及び図４ａの切断線Ｉ－Ｉ’に沿った断面に対応する領域を示す。

【0047】

図５ａを参照すると、半導体素子１００ｂにおいて、ソース／ドレイン領域１５０とバックサイドコンタクトプラグ１８０ｂとの配置関係は、図２及び図３の実施形態とは異なる。

【0048】

本実施形態において、バックサイドコンタクトプラグ１８０ｂの中心軸はソース／ドレイン領域１５０の中心軸に一致する。即ち、バックサイドコンタクトプラグ１８０ｂは、ソース／ドレイン領域１５０に正確に整列する。バックサイドコンタクトプラグ１８０ｂにおいて、垂直領域ＶＲの中心軸と接触領域ＣＲの中心軸とが互いに一致する。接触領域ＣＲは、垂直領域ＶＲよりも大きい幅を有するように拡張され、上面の一部を介してソース／ドレイン領域１５０に接触するため、接触抵抗を低くすることができる。

【0049】

図５ｂを参照すると、半導体素子１００ｃにおいて、ソース／ドレイン領域１５０とバックサイドコンタクトプラグ１８０ｃとの配置関係は、図４ａ及び図４ｂの実施形態とは異なる。

【0050】

本実施形態において、バックサイドコンタクトプラグ１８０ｃの中心軸はソース／ドレイン領域１５０の中心軸に一致する。即ち、バックサイドコンタクトプラグ１８０ｃは、ソース／ドレイン領域１５０に正確に整列する。バックサイドコンタクトプラグ１８０ｃにおいて、垂直領域ＶＲの中心軸と接触領域ＣＲの中心軸とが互いに一致する。接触領域ＣＲは、垂直領域ＶＲの少なくとも上端よりも大きい幅を有するように拡張され、外表面を介してソース／ドレイン領域１５０に接触するため、接触抵抗を低くすることができる。

【0051】

図６ａ及び図６ｂは、一実施形態による半導体素子の第５、６例を示す概略的な断面図である。

【0052】

図６ａを参照すると、半導体素子１００ｄは、第１及び第２領域（Ｒ１、Ｒ２）を含む。第１領域Ｒ１には、図１～図３を参照して上述した半導体素子が配置される。第２領域Ｒ２は、第１領域Ｒ１に隣接するか、又は第１領域Ｒ１から離隔する領域である。第２領域Ｒ２のソース／ドレイン領域１５０ｄは、第１領域Ｒ１のソース／ドレイン領域１５０とは異なり、犠牲エピタキシャル層１５１を更に含む。

【0053】

犠牲エピタキシャル層１５１は、ソース／ドレイン領域１５０ｄが配置されたリセス領域の底面上に配置され、基板絶縁層１９４と第１エピタキシャル層１５２との間に配置される。

【0054】

犠牲エピタキシャル層１５１は、第１～第３エピタキシャル層（１５２、１５４、１５６）とは異なる組成を有する。犠牲エピタキシャル層１５１は、少なくとも第１及び第２エピタキシャル層（１５２、１５４）よりも高い濃度の非シリコン元素を含む。例えば、半導体素子１００ｄがｐＦＥＴである場合、犠牲エピタキシャル層１５１のゲルマニウム（Ｇｅ）濃度は、第１～第３エピタキシャル層（１５２、１５４、１５６）のそれぞれのゲルマニウム（Ｇｅ）の濃度よりも高い。例えば、犠牲エピタキシャル層１５１のゲルマニウム（Ｇｅ）濃度は、約５０ａｔ％～約１００ａｔ％の範囲である。一部の実施形態において、犠牲エピタキシャル層１５１の不純物の濃度は、第１～第３エピタキシャル層（１５２、１５４、１５６）のそれぞれの不純物の濃度よりも高い。

【0055】

一部の実施形態において、第２領域Ｒ２はダミー領域であり、この場合、第２領域Ｒ２のゲート構造物１６０及びソース／ドレイン領域１５０ｄはトランジスタを構成しない。一部の実施形態において、半導体素子１００ｄは、ソース／ドレイン領域１５０ｄ上に配置され、ソース／ドレイン領域１５０ｄの上部領域に連結されるコンタクトプラグを更に含む。

【0056】

図６ｂを参照すると、半導体素子１００ｅは、図６ａの説明のように、第１及び第２領域（Ｒ１、Ｒ２）を含む。第２領域Ｒ２のソース／ドレイン領域１５０ｅは、第１領域Ｒ１のソース／ドレイン領域１５０とは異なり、犠牲エピタキシャル層１５１を更に含む。

【0057】

本実施形態において、犠牲エピタキシャル層１５１は、第１エピタキシャル層１５２の中心領域上に配置され、第１エピタキシャル層１５２と第２エピタキシャル層１５４との間に配置される。その他に、犠牲エピタキシャル層１５１の物質に対する説明及び第２領域Ｒ２に対する説明は、図６ａを参照した説明が同様に適用される。

【0058】

図７は、一実施形態による半導体素子の第７例を示す概略的な断面図である。図７は、図２の切断線Ｉ－Ｉ’に沿った断面に対応する領域を示す。

【0059】

図７を参照すると、半導体素子１００ｆは、第４チャネル層１４４の下で、ゲート構造物１６０のＸ方向に沿って両側面上に配置される内部スペーサ層１３０を更に含む。

【0060】

内部スペーサ層１３０は、Ｚ方向に沿って第１～第４チャネル層（１４１、１４２、１４３、１４４）の間でゲート電極１６５及びゲート誘電層１６２に並んで配置される。ゲート電極１６５は、内部スペーサ層１３０によってソース／ドレイン領域１５０から安定的に離隔されて、電気的に分離される。内部スペーサ層１３０は、ゲート電極１６５に対向する側面がゲート電極１６５に向かって内側に凸状に丸みを帯びた形状を有するが、これに限定されるものではない。内部スペーサ層１３０は、酸化物、窒化物、及び酸窒化物のうちの少なくとも一つを含み、例えば低誘電率膜からなる。一部の実施形態において、半導体素子１００ｆは複数の素子を含み、そのうちの一部の素子にのみ内部スペーサ層１３０が適用される。

【0061】

図８は、一実施形態による半導体素子の第８例を示す概略的な断面図である。図８は、図２に示した領域に対応する領域を示す。

【0062】

図８を参照すると、半導体素子１００ｇは、図１～図３の実施形態とは異なり、チャネル構造物１４０を含まず、これによりゲート構造物１６０の配置が上記実施形態とは異なる。半導体素子１００ｇは、別途のチャネル層を含まないＦｉｎＦＥＴを含む。

【0063】

半導体素子１００ｇは、ゲート構造物１６０に交差して、一方向、例えばＸ方向に延長される活性領域１０５を更に含む。活性領域１０５は、半導体物質からなり、不純物を更に含む。ゲート構造物１６０の両側では、活性領域１０５が一部リセスされてリセス領域が形成され、リセス領域にソース／ドレイン領域１５０が配置される。

【0064】

半導体素子１００ｇにおいて、トランジスタのチャネル領域は活性領域１０５に形成される。また、ゲート電極１６５内には別途のチャネル層が介在しない。これにより、ソース／ドレイン領域１５０において、第１エピタキシャル層１５２は、側面にゲート構造物１６０及びチャネル層に対応する屈曲を有さない。但し、ゲート電極１６５、ソース／ドレイン領域１５０、及びバックサイドコンタクトプラグ１８０に対するその他の説明は、図１～図３の実施形態における説明が同様に適用される。このような半導体素子１００ｇは、他の実施形態の半導体素子の一領域に更に配置される。

【0065】

図９ａ～図９ｌは、一実施形態による半導体素子の製造方法の一例を説明するために工程手順に従って示した図である。図９ａ～図９ｌは、図２に対応する断面を示す。

【0066】

図９ａを参照すると、基板１０１上に犠牲層１２０及び第１～第４チャネル層（１４１、１４２、１４３、１４４）を交互に積層する。

【0067】

基板１０１は、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、又はシリコンゲルマニウム（ＳｉＧｅ）を含む。基板１０１は、バルクウエハ、エピタキシャル層、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）層、又はＳｅＯＩ（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｏｎ Ｉｎｓｕｌａｔｏｒ）層を含む。

【0068】

犠牲層１２０は、図２に示すように、後続工程を通じて第４チャネル層１４４の下のゲート誘電層１６２及びゲート電極１６５で交替される層である。犠牲層１２０は、第１～第４チャネル層（１４１、１４２、１４３、１４４）に対してそれぞれエッチング選択性を有する物質からなる。第１～第４チャネル層（１４１、１４２、１４３、１４４）は犠牲層１２０とは異なる物質を含む。犠牲層１２０及び第１～第４チャネル層（１４１、１４２、１４３、１４４）は、例えばシリコン（Ｓｉ）、シリコンゲルマニウム（ＳｉＧｅ）、及びゲルマニウム（Ｇｅ）のうちの少なくとも一つを含む半導体物質を含むが、互いに異なる物質を含み、不純物を含むか又は含まない。例えば、犠牲層１２０はシリコンゲルマニウム（ＳｉＧｅ）を含み、第１～第４チャネル層（１４１、１４２、１４３、１４４）はシリコン（Ｓｉ）を含む。

【0069】

犠牲層１２０及び第１～第４チャネル層（１４１、１４２、１４３、１４４）は、上記積層構造からエピタキシャル成長工程を行うことによって形成される。犠牲層１２０と交互に積層されるチャネル層の層数は、実施形態によって様々に変更される。

【0070】

図９ｂを参照すると、犠牲層１２０、第１～第４チャネル層（１４１、１４２、１４３、１４４）、及び基板１０１を一部除去して活性領域１０５を含む活性構造物を形成し、素子分離層１１０を形成する。

【0071】

活性構造物は、活性領域１０５、犠牲層１２０、及び第１～第４チャネル層（１４１、１４２、１４３、１４４）を含む。活性構造物は、一方向、例えばＸ方向に延長されるライン形態に形成されるか、又はＹ方向で隣接する活性構造物から互いに離隔されて形成される。活性構造物のＹ方向に沿った側面は、互いに共面をなし、一直線上に位置する。

【0072】

活性領域１０５、犠牲層１２０、及び第１～第４チャネル層（１４１、１４２、１４３、１４４）のそれぞれの一部が除去された領域には、絶縁物質を埋め込んだ後、活性領域１０５が突出するように絶縁物質を一部除去することによって素子分離層１１０が形成される。素子分離層１１０の上面は、活性領域１０５の上面よりも低く形成される。

【0073】

図９ｃを参照すると、活性構造物上に犠牲ゲート構造物２００及びゲートスペーサ層１６４を形成する。

【0074】

犠牲ゲート構造物２００は、図２に示すように、後続工程を通じてチャネル構造物１４０上でゲート誘電層１６２及びゲート電極１６５が配置される領域に形成される犠牲構造物である。犠牲ゲート構造物２００は、活性構造物に交差して一方向に延長されるライン形態を有する。犠牲ゲート構造物２００は、例えば、Ｙ方向に延長され、Ｘ方向で互いに離隔して配置される。

【0075】

犠牲ゲート構造物２００は、順次積層される第１及び第２犠牲ゲート層（２０２、２０５）、及びマスクパターン層２０６を含む。第１及び第２犠牲ゲート層（２０２、２０５）は、マスクパターン層２０６を用いてパターニングされる。第１及び第２犠牲ゲート層（２０２、２０５）は、それぞれ絶縁層及び導電層であるが、これらに限定されず、第１及び第２犠牲ゲート層（２０２、２０５）が一つの層からなってもよい。例えば、第１犠牲ゲート層２０２はシリコン酸化物を含み、第２犠牲ゲート層２０５はポリシリコンを含む。マスクパターン層２０６は、シリコン酸化物及び／又はシリコン窒化物を含む。

【0076】

ゲートスペーサ層１６４は、犠牲ゲート構造物２００の両側壁上に形成される。ゲートスペーサ層１６４は低誘電率物質からなり、例えばＳｉＯ、ＳｉＮ、ＳｉＣＮ、ＳｉＯＣ、ＳｉＯＮ、及びＳｉＯＣＮのうちの少なくとも一つを含む。

【0077】

図９ｄを参照すると、犠牲ゲート構造物２００から露出した犠牲層１２０及び第１～第４チャネル層（１４１、１４２、１４３、１４４）を一部除去してリセス領域ＲＣを形成し、犠牲層１２０を一部除去する。

【0078】

犠牲ゲート構造物２００及びゲートスペーサ層１６４をマスクとして用いて、露出した犠牲層１２０の一部及び第１～第４チャネル層（１４１、１４２、１４３、１４４）の一部を除去し、リセス領域ＲＣを形成する。これにより、第１～第４チャネル層（１４１、１４２、１４３、１４４）は、Ｘ方向に沿って限定された長さを有するチャネル構造物１４０をなす。

【0079】

犠牲層１２０は、例えば湿式エッチング工程によってチャネル構造物１４０に対して選択的にエッチングされ、Ｘ方向に沿った側面から所定の深さで除去される。犠牲層１２０は、上記のような側面エッチングによって内側に凹んだ側面を有する。但し、犠牲層１２０の側面の具体的な形状は、図９ｄに示したものに限定されない。

【0080】

図９ｅを参照すると、リセス領域ＲＣに犠牲エピタキシャル層１５１を形成する。

【0081】

犠牲エピタキシャル層１５１は、リセス領域ＲＣの底面を介して露出した活性領域１０５から、例えば選択的エピタキシャル工程によって成長させて形成される。犠牲エピタキシャル層１５１は、後続して形成されるソース／ドレイン領域１５０とは異なる組成を有する。例えば、犠牲エピタキシャル層１５１は、後続して形成されるソース／ドレイン領域１５０よりも相対的に高濃度のゲルマニウム（Ｇｅ）を含む。犠牲エピタキシャル層１５１は、犠牲層１２０及び第１～第４チャネル層（１４１、１４２、１４３、１４４）から離隔される。実施形態において、犠牲エピタキシャル層１５１の相対的な厚さは、犠牲エピタキシャル層１５１が犠牲層１２０及び第１～第４チャネル層（１４１、１４２、１４３、１４４）から離隔される範囲内で様々に変更される。

【0082】

図９ｆを参照すると、リセス領域ＲＣを充填するようにソース／ドレイン領域１５０を形成する。

【0083】

ソース／ドレイン領域１５０は、活性領域１０５の上面、犠牲エピタキシャル層１５１の上面、及びチャネル構造物１４０の側面から、例えば選択的エピタキシャル工程によって成長させて形成される。ソース／ドレイン領域１５０をなす第１～第３エピタキシャル層（１５２、１５４、１５６）は順次形成される。第１～第３エピタキシャル層（１５２、１５４、１５６）は、インサイチュー（ｉｎ－ｓｉｔｕ）ドーピングによって不純物を含み、それぞれ異なる組成及び／又はドーピング濃度を有する。

【0084】

図９ｇを参照すると、第１層間絶縁層１９２を一部形成し、犠牲ゲート構造物２００及び犠牲層１２０を除去する。

【0085】

第１層間絶縁層１９２は、犠牲ゲート構造物２００及びソース／ドレイン領域１５０を覆う絶縁膜を形成して平坦化工程を行うことにより、形成される。

【0086】

犠牲ゲート構造物２００及び犠牲層１２０は、ゲートスペーサ層１６４、第１層間絶縁層１９２、及びチャネル構造物１４０に対して選択的に除去される。先ず、犠牲ゲート構造物２００を除去して上部ギャップ領域ＵＲを形成した後、上部ギャップ領域ＵＲを介して露出した犠牲層１２０を除去し、下部ギャップ領域ＬＲを形成する。

【0087】

例えば、犠牲層１２０がシリコンゲルマニウム（ＳｉＧｅ）を含み、チャネル構造物１４０がシリコン（Ｓｉ）を含む場合、犠牲層１２０は湿式エッチング工程を行ってチャネル構造物１４０に対して選択的に除去される。例えば、犠牲層１２０が相対的に高濃度である第１濃度のゲルマニウム（Ｇｅ）を含み、第１エピタキシャル層１５２が相対的に低濃度である第２濃度のゲルマニウム（Ｇｅ）を含む場合、犠牲層１２０は第１エピタキシャル層１５２に対して選択的に除去される。

【0088】

図９ｈを参照すると、ゲート誘電層１６２及びゲート電極１６５を形成してゲート構造物１６０を形成する。

【0089】

ゲート誘電層１６２及びゲート電極１６５は、上部ギャップ領域ＵＲ及び下部ギャップ領域ＬＲを充填するように形成される。ゲート誘電層１６２は、上部ギャップ領域ＵＲ及び下部ギャップ領域ＬＲの内面をコンフォーマルに覆うように形成される。ゲート電極１６５は、上部ギャップ領域ＵＲ及び下部ギャップ領域ＬＲを完全に埋め込むように形成した後、ゲート誘電層１６２及びゲートスペーサ層１６４と共に、上部ギャップ領域ＵＲで上部から所定の深さで除去される。

【0090】

その後に、ゲート構造物１６０上に第１層間絶縁層１９２を更に形成する。

【0091】

図９ｉを参照すると、図９ａ～図９ｈを参照して形成された構造物全体をキャリア基板ＳＵＢに取り付け、基板１０１を除去して基板絶縁層１９４を形成する。

【0092】

先ず、具体的には図示していないが、ゲート構造物１６０上にゲート構造物１６０に連結されるコンタクトプラグ及び配線ラインを更に形成する。キャリア基板ＳＵＢは、図９ｈにおける基板１０１の下面上に工程を行うために、第１層間絶縁層１９２上に取り付ける。以下の図では、理解を容易にするために、構造物全体が図９ｈで示した構造のミラーイメージの形で回転又は反転するものとして示している。

【0093】

基板１０１の上面から基板１０１を除去する。基板１０１は、例えばラッピング（ｌａｐｐｉｎｇ）、グラインディング（ｇｒｉｎｄｉｎｇ）、又はポリシング（ｐｏｌｉｓｈｉｎｇ）工程によって除去されて薄型化（ｔｈｉｎｎｉｎｇ）され、残存する領域もエッチング及び／又は酸化工程によって除去される。但し、基板１０１が除去される厚さは、実施形態によって様々に変更される。一部の実施形態において、基板１０１は完全に除去されず、一部が残存する。この場合、ゲート構造物１６０の最上面上に活性領域１０５が残存する。

【0094】

基板絶縁層１９４は、基板１０１が除去された領域に形成される。素子分離層１１０の一部が基板１０１と共に除去されずに残存する場合、基板絶縁層１９４は残存する素子分離層１１０を含む。

【0095】

図９ｊを参照すると、コンタクトホールＣＴＨを形成し、犠牲エピタキシャル層１５１を除去する。

【0096】

コンタクトホールＣＴＨは、図２及び図３のバックサイドコンタクトプラグ１８０の垂直領域ＶＲに沿って、基板絶縁層１９４を貫通するように形成される。コンタクトホールＣＴＨを介して犠牲エピタキシャル層１５１が露出する。露出した犠牲エピタキシャル層１５１は、エッチング工程によって選択的に除去される。これにより、コンタクトホールＣＴＨの下に拡張部ＥＳが形成される。

【0097】

本段階において、コンタクトホールＣＴＨの形成時に、コンタクトホールＣＴＨがソース／ドレイン領域１５０に正確に整列せずにシフトされて形成される。この場合にも、犠牲エピタキシャル層１５１が選択的に除去されることで、拡張部ＥＳを介して露出するソース／ドレイン領域１５０の領域がソース／ドレイン領域１５０の中心により近接し、露出するソース／ドレイン領域１５０の表面積を確保することができる。

【0098】

図９ｋを参照すると、露出した第１エピタキシャル層１５２を一部除去する。

【0099】

コンタクトホールＣＴＨの下で露出した第１エピタキシャル層１５２を一部除去して、第２エピタキシャル層１５４を露出させる。これにより、コンタクトホールＣＴＨの下の拡張部ＥＳが更に拡張され、図３の接触領域ＣＲに対応する。本段階は、図９ｊを参照して上述した犠牲エピタキシャル層１５１の除去段階と連続的に行われるが、これに限定されるものではない。

【0100】

図９ｌを参照すると、金属－半導体化合物層１８４を形成する。
金属－半導体化合物層１８４は、拡張部ＥＳを介して露出したソース／ドレイン領域１５０を用いて、例えばシリサイド（ｓｉｌｉｃｉｄａｔｉｏｎ）工程などのような金属－半導体化工程を行うことにより形成される。

【0101】

次に、図２を併せて参照すると、ライナー層１８２及び導電層１８６を形成してバックサイドコンタクトプラグ１８０を形成した後、バックサイド電力構造物１９５を形成する。

【0102】

ライナー層１８２は基板絶縁層１９４の露出した表面上に形成され、導電層１８６はコンタクトホールＣＴＨ及び拡張部ＥＳを充填するように形成される。これにより、ライナー層１８２、金属－半導体化合物層１８４、及び導電層１８６を含むバックサイドコンタクトプラグ１８０が形成される。

【0103】

次に、第２層間絶縁層１９６を形成した後、これを一部除去してバックサイド電力構造物１９５を形成し、キャリア基板ＳＵＢを除去する。

【0104】

これにより、図１～図３の半導体素子１００が製造される。半導体素子１００は、バックサイド電力構造物１９５が上部に位置する状態でパッケージングされるが、これに限定されるものではない。

【0105】

図１０ａ～図１０ｃは、一実施形態による半導体素子の製造方法の他の例を説明するために工程手順に従って示した図である。図１０ａ～図１０ｃは、図４ａに対応する断面を示す。

【0106】

図１０ａを参照すると、先ず図９ａ～図９ｄを参照して上述した工程が同様に行われた後、リセス領域ＲＣに犠牲エピタキシャル層１５１及びソース／ドレイン領域１５０を形成する。

【0107】

犠牲エピタキシャル層１５１は、第１エピタキシャル層１５２を形成した後、第１エピタキシャル層１５２の中心領域上に形成される。第２及び第３エピタキシャル層（１５４、１５６）は、犠牲エピタキシャル層１５１上に順次形成される。

【0108】

図１０ｂを参照すると、図９ｇ～図９ｉを参照して上述した工程が同様に行われた後、コンタクトホールＣＴＨを形成して、犠牲エピタキシャル層１５１を除去する。

【0109】

本実施形態のコンタクトホールＣＴＨは、図４ａ及び図４ｂのバックサイドコンタクトプラグ１８０ａの垂直領域ＶＲに沿って、基板絶縁層１９４及び第１エピタキシャル層１５２を貫通するように形成される。コンタクトホールＣＴＨを介して犠牲エピタキシャル層１５１が露出する。

【0110】

露出した犠牲エピタキシャル層１５１はエッチング工程によって除去される。これにより、コンタクトホールＣＴＨの下に拡張部ＥＳが形成され、拡張部ＥＳを介して第２エピタキシャル層１５４が露出する。拡張部ＥＳは、図４ｂの接触領域ＣＲに対応する。犠牲エピタキシャル層１５１を除去する際に、第２エピタキシャル層１５４も一部が共に除去されるが、これに限定されるものではない。

【0111】

図１０ｃを参照すると、金属－半導体化合物層１８４を形成する。金属－半導体化合物層１８４は、拡張部ＥＳを介して露出したソース／ドレイン領域１５０を用いて金属－半導体化工程を行うことによって形成される。

【0112】

次に、図４ａを共に参照すると、ライナー層１８２及び導電層１８６を形成してバックサイドコンタクトプラグ１８０ａを形成した後、バックサイド電力構造１９５を形成する。これにより、図４ａ及び図４ｂの半導体素子１００ａが製造される。

【0113】

以上、本発明の実施形態について図面を参照しながら詳細に説明したが、本発明は上述の実施形態に限定されるものではなく、本発明の技術的思想から逸脱しない範囲内で多様に変更実施することが可能である。

【符号の説明】

【0114】

１００、１００ａ、１００ｂ、１００ｃ、１００ｄ、１００ｅ、１００ｆ、１００ｇ 半導体素子 １０１ 基板
１０５ 活性領域
１１０ 素子分離層
１２０ 犠牲層
１３０ 内部スペーサ層
１４０ チャネル構造物
１４１～１４４ 第１～第４チャネル層
１５０、１５０ｄ、１５０ｅ ソース／ドレイン領域
１５１ 犠牲エピタキシャル層
１５２、１５４、１５６ 第１～第３エピタキシャル層
１６０ ゲート構造物
１６２ ゲート誘電層
１６４ ゲートスペーサ層
１６５ ゲート電極
１８０、１８０ａ、１８０ｂ、１８０ｃ バックサイドコンタクトプラグ
１８２ ライナー層
１８４ 金属－半導体化合物層
１８６ 導電層
１９２、１９６ 第１、第２層間絶縁層
１９４ 基板絶縁層
１９５ バックサイド電力構造物
２００ 犠牲ゲート構造物
２０２、２０５ 第１、第２犠牲ゲート層
２０６ マスクパターン層
ＣＲ 接触領域
ＣＴＨ コンタクトホール
ＥＳ 拡張部
ＬＲ、ＵＲ 下部、上部ギャップ領域
ＲＣ リセス領域
Ｒ１、Ｒ２ 第１、第２領域
ＳＵＢ キャリア基板
ＶＲ 垂直領域

【図1】

【図2】

【図3】

【図4a】

【図4b】

【図5a】

【図5b】

【図6a】

【図6b】

【図7】

【図8】

【図9a】

【図9b】

【図9c】

【図9d】

【図9e】

【図9f】

【図9g】

【図9h】

【図9i】

【図9j】

【図9k】

【図9l】

【図10a】

【図10b】

【図10c】