(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024124356
(43)【公開日】2024-09-12
(54)【発明の名称】半導体装置及びこれを含むデータ保存システム
(51)【国際特許分類】
H10B 43/27 20230101AFI20240905BHJP
H01L 21/336 20060101ALI20240905BHJP
【ＦＩ】
H10B43/27
H01L29/78 371
【審査請求】未請求
【請求項の数】20
【出願形態】ＯＬ
(21)【出願番号】P 2024022699
(22)【出願日】2024-02-19
(31)【優先権主張番号】10-2023-0027946
(32)【優先日】2023-03-02
(33)【優先権主張国・地域又は機関】KR
(71)【出願人】
【識別番号】390019839
【氏名又は名称】三星電子株式会社
【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．
【住所又は居所原語表記】１２９，Ｓａｍｓｕｎｇ－ｒｏ，Ｙｅｏｎｇｔｏｎｇ－ｇｕ，Ｓｕｗｏｎ－ｓｉ，Ｇｙｅｏｎｇｇｉ－ｄｏ，Ｒｅｐｕｂｌｉｃ ｏｆ Ｋｏｒｅａ
(74)【代理人】
【識別番号】100107766
【弁理士】
【氏名又は名称】伊東 忠重
(74)【代理人】
【識別番号】100229448
【弁理士】
【氏名又は名称】中槇 利明
(72)【発明者】
【氏名】金 賢中
(72)【発明者】
【氏名】朴 世準
(72)【発明者】
【氏名】李 載悳
(72)【発明者】
【氏名】鄭 義完
【テーマコード（参考）】
5F083
5F101
【Ｆターム（参考）】
5F083EP18
5F083EP24
5F083EP33
5F083EP34
5F083EP47
5F083EP48
5F083EP72
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083ER22
5F083GA10
5F083GA27
5F083JA03
5F083JA04
5F083JA05
5F083JA19
5F083JA32
5F083JA35
5F083JA36
5F083JA37
5F083JA38
5F083JA39
5F083JA40
5F083KA01
5F083KA05
5F083KA19
5F083LA12
5F083LA16
5F083LA19
5F083MA06
5F083MA16
5F083ZA23
5F083ZA29
5F101BA45
5F101BB04
5F101BC02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE07
5F101BH13
(57)【要約】
【課題】量産性が向上した半導体装置を提供し、量産性が向上した半導体装置を含むデータ保存システムを提供する。
【解決手段】
本発明の実施形態による半導体装置は、プレート層、上記プレート層上で上記プレート層の上面に垂直な第１方向に沿って互いに離隔して積層されるゲート電極、上記ゲート電極の少なくとも一部を貫通し、上記第１方向に沿って延びるチャネル構造物、及び上記ゲート電極を貫通して上記第１方向に沿って延び、上記ゲート電極と電気的に連結されるコンタクトプラグを含み、上記ゲート電極は、第１厚さを有する第１ゲート電極及び上記第１厚さよりも大きい第２厚さを有する第２ゲート電極を含み、上記ゲート電極のうち、上記第２ゲート電極を含む少なくとも２つのゲート電極が、上記コンタクトプラグのうち第１コンタクトプラグに共通に連結される。
【選択図】図２ａ
【解決手段】
本発明の実施形態による半導体装置は、プレート層、上記プレート層上で上記プレート層の上面に垂直な第１方向に沿って互いに離隔して積層されるゲート電極、上記ゲート電極の少なくとも一部を貫通し、上記第１方向に沿って延びるチャネル構造物、及び上記ゲート電極を貫通して上記第１方向に沿って延び、上記ゲート電極と電気的に連結されるコンタクトプラグを含み、上記ゲート電極は、第１厚さを有する第１ゲート電極及び上記第１厚さよりも大きい第２厚さを有する第２ゲート電極を含み、上記ゲート電極のうち、上記第２ゲート電極を含む少なくとも２つのゲート電極が、上記コンタクトプラグのうち第１コンタクトプラグに共通に連結される。
【選択図】図２ａ
【特許請求の範囲】
【請求項1】
基板、前記基板上の回路素子、及び前記回路素子上の回路配線ラインを含む第１半導体構造物と、
前記第１半導体構造物上に配置され、第１及び第２領域を有する第２半導体構造物を含み、
前記第２半導体構造物は、
プレート層と、
前記プレート層上で前記プレート層の上面に垂直な第１方向に沿って互いに離隔して積層され、順次積層される下部選択ゲート電極、メモリゲート電極、及び上部選択ゲート電極を含むゲート電極と、
前記第１領域において、前記下部選択ゲート電極及び前記メモリゲート電極を貫通し、前記第１方向に沿って延びる第１チャネル構造物と、
前記第１領域において、前記上部選択ゲート電極を貫通し、前記第１方向に沿って延び、前記第１チャネル構造物とそれぞれ連結される第２チャネル構造物と、
前記第２領域において、前記ゲート電極を貫通して前記第１方向に沿って延び、前記ゲート電極を前記回路配線ラインの一部と電気的に連結するコンタクトプラグを含み、
前記ゲート電極は、前記第１領域で第１厚さを有する第１ゲート電極及び前記第１領域で前記第１厚さよりも大きい第２厚さを有する第２ゲート電極を含み、
複数の前記第２ゲート電極が、前記コンタクトプラグのうち一つに共通に連結される、半導体装置。
前記第１半導体構造物上に配置され、第１及び第２領域を有する第２半導体構造物を含み、
前記第２半導体構造物は、
プレート層と、
前記プレート層上で前記プレート層の上面に垂直な第１方向に沿って互いに離隔して積層され、順次積層される下部選択ゲート電極、メモリゲート電極、及び上部選択ゲート電極を含むゲート電極と、
前記第１領域において、前記下部選択ゲート電極及び前記メモリゲート電極を貫通し、前記第１方向に沿って延びる第１チャネル構造物と、
前記第１領域において、前記上部選択ゲート電極を貫通し、前記第１方向に沿って延び、前記第１チャネル構造物とそれぞれ連結される第２チャネル構造物と、
前記第２領域において、前記ゲート電極を貫通して前記第１方向に沿って延び、前記ゲート電極を前記回路配線ラインの一部と電気的に連結するコンタクトプラグを含み、
前記ゲート電極は、前記第１領域で第１厚さを有する第１ゲート電極及び前記第１領域で前記第１厚さよりも大きい第２厚さを有する第２ゲート電極を含み、
複数の前記第２ゲート電極が、前記コンタクトプラグのうち一つに共通に連結される、半導体装置。
【請求項2】
前記第２ゲート電極は前記上部選択ゲート電極を含む、請求項１に記載の半導体装置。
【請求項3】
前記第１ゲート電極は、前記第１方向に垂直な第２方向に沿った端部領域で厚さが変更された形態を有し、
前記第２ゲート電極は、一定の厚さを有する、請求項１に記載の半導体装置。
前記第２ゲート電極は、一定の厚さを有する、請求項１に記載の半導体装置。
【請求項4】
前記第１ゲート電極は、前記第１方向に垂直な第２方向に沿った端部領域で前記第２厚さを有する、請求項１に記載の半導体装置。
【請求項5】
前記第１ゲート電極は、前記端部領域において前記コンタクトプラグと連結される、請求項４に記載の半導体装置。
【請求項6】
前記第２厚さは、前記第１厚さの１．０５倍～１．５０倍の範囲である、請求項１に記載の半導体装置。
【請求項7】
前記第２ゲート電極は互いに同じ長さに延びる、請求項１に記載の半導体装置。
【請求項8】
前記第１ゲート電極及び前記第２ゲート電極は同じ物質を含む、請求項１に記載の半導体装置。
【請求項9】
前記第１チャネル構造物と前記第２チャネル構造物は、水平方向において互いにシフトされる、請求項１に記載の半導体装置。
【請求項10】
前記コンタクトプラグのそれぞれは、前記第１方向に沿って延びる垂直延長部及び前記垂直延長部から水平に延びて前記ゲート電極のうち一つと接触する少なくとも１つの水平延長部を含む、請求項１に記載の半導体装置。
【請求項11】
前記複数の第２ゲート電極と連結された前記コンタクトプラグは、複数の水平延長部を含み、前記水平延長部の水平方向に沿った長さは互いに同一である、請求項１０に記載の半導体装置。
【請求項12】
前記第２領域において、前記ゲート電極は、前記第１方向に沿ってレベルが低くなる第１段差構造及び前記第１方向に沿ってレベルが高くなる第２段差構造を有し、
前記コンタクトプラグは、前記第１段差構造を貫通するように配置される、請求項１に記載の半導体装置。
前記コンタクトプラグは、前記第１段差構造を貫通するように配置される、請求項１に記載の半導体装置。
【請求項13】
プレート層と、
前記プレート層上で前記プレート層の上面に垂直な第１方向に沿って互いに離隔して積層されるゲート電極と、
前記ゲート電極の少なくとも一部を貫通し、前記第１方向に沿って延びるチャネル構造物と、
前記ゲート電極を貫通して前記第１方向に沿って延び、前記ゲート電極と電気的に連結されるコンタクトプラグを含み、
前記ゲート電極は、第１厚さを有する第１ゲート電極及び前記第１厚さよりも大きい第２厚さを有する第２ゲート電極を含み、
前記ゲート電極のうち、前記第２ゲート電極を含む少なくとも２つのゲート電極が、前記コンタクトプラグのうち第１コンタクトプラグに共通に連結される、半導体装置。
前記プレート層上で前記プレート層の上面に垂直な第１方向に沿って互いに離隔して積層されるゲート電極と、
前記ゲート電極の少なくとも一部を貫通し、前記第１方向に沿って延びるチャネル構造物と、
前記ゲート電極を貫通して前記第１方向に沿って延び、前記ゲート電極と電気的に連結されるコンタクトプラグを含み、
前記ゲート電極は、第１厚さを有する第１ゲート電極及び前記第１厚さよりも大きい第２厚さを有する第２ゲート電極を含み、
前記ゲート電極のうち、前記第２ゲート電極を含む少なくとも２つのゲート電極が、前記コンタクトプラグのうち第１コンタクトプラグに共通に連結される、半導体装置。
【請求項14】
前記第１コンタクトプラグに連結される前記ゲート電極は、前記第１方向に垂直な第２方向において互いに同じ長さに延びる、請求項１３に記載の半導体装置。
【請求項15】
前記第１ゲート電極は、前記第１厚さよりも大きい第３厚さを有する領域を含み、
前記第２ゲート電極は、全体領域において前記第２厚さを有する、請求項１３に記載の半導体装置。
前記第２ゲート電極は、全体領域において前記第２厚さを有する、請求項１３に記載の半導体装置。
【請求項16】
前記第２ゲート電極は、ストリング選択トランジスタまたは消去トランジスタを成す、請求項１３に記載の半導体装置。
【請求項17】
前記第１ゲート電極は、メモリセルを成すゲート電極を含む、請求項１３に記載の半導体装置。
【請求項18】
前記第１コンタクトプラグに連結される前記ゲート電極は、前記ゲート電極の積層構造物において最上部から順に配置されるゲート電極である、請求項１３に記載の半導体装置。
【請求項19】
回路素子を含む第１半導体構造物、前記第１半導体構造物の一面上に配置され、第１及び第２領域を有する第２半導体構造物、及び前記回路素子と電気的に連結される入出力パッドを含む半導体保存装置と、
前記入出力パッドを介して前記半導体保存装置と電気的に連結され、前記半導体保存装置を制御するコントローラを含み、
前記第２半導体構造物は、
プレート層と、
前記プレート層上で前記プレート層の上面に垂直な第１方向に沿って互いに離隔して積層されるゲート電極と、
前記第１領域において、前記ゲート電極の少なくとも一部を貫通し、前記第１方向に沿って延びるチャネル構造物と、
前記第２領域において、前記ゲート電極を貫通して前記第１方向に沿って延び、前記ゲート電極と電気的に連結されるコンタクトプラグを含み、
前記ゲート電極は、前記第１領域で第１厚さを有する第１ゲート電極及び前記第１領域で前記第１厚さよりも大きい第２厚さを有する第２ゲート電極を含み、
前記ゲート電極のうち、前記第２ゲート電極を含む少なくとも２つのゲート電極が、側面を介して前記コンタクトプラグのうち第１コンタクトプラグと接触する、データ保存システム。
前記入出力パッドを介して前記半導体保存装置と電気的に連結され、前記半導体保存装置を制御するコントローラを含み、
前記第２半導体構造物は、
プレート層と、
前記プレート層上で前記プレート層の上面に垂直な第１方向に沿って互いに離隔して積層されるゲート電極と、
前記第１領域において、前記ゲート電極の少なくとも一部を貫通し、前記第１方向に沿って延びるチャネル構造物と、
前記第２領域において、前記ゲート電極を貫通して前記第１方向に沿って延び、前記ゲート電極と電気的に連結されるコンタクトプラグを含み、
前記ゲート電極は、前記第１領域で第１厚さを有する第１ゲート電極及び前記第１領域で前記第１厚さよりも大きい第２厚さを有する第２ゲート電極を含み、
前記ゲート電極のうち、前記第２ゲート電極を含む少なくとも２つのゲート電極が、側面を介して前記コンタクトプラグのうち第１コンタクトプラグと接触する、データ保存システム。
【請求項20】
前記第１コンタクトプラグに連結される前記ゲート電極は、前記第１コンタクトプラグの側面を囲むように配置される、請求項１９に記載のデータ保存システム。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、半導体装置及びこれを含むデータ保存システムに関するものである。
【背景技術】
【0002】
データ保存を必要とするデータ保存システムにおいて、高容量のデータを保存することができる半導体装置が求められている。これにより、半導体装置のデータ保存容量を増加させることができる方案が研究されている。例えば、半導体装置のデータ保存容量を増加させるための方法の一つとして、２次元的に配列されるメモリセルの代わりに３次元的に配列されるメモリセルを含む半導体装置が提案されている。
【発明の概要】
【発明が解決しようとする課題】
【0003】
本発明が解決しようとする技術的課題の一つは、量産性が向上した半導体装置を提供することである。
【0004】
本発明が解決しようとする技術的課題の一つは、量産性が向上した半導体装置を含むデータ保存システムを提供することである。
【課題を解決するための手段】
【0005】
例示的な実施形態による半導体装置は、基板、上記基板上の回路素子、及び上記回路素子上の回路配線ラインを含む第１半導体構造物、及び上記第１半導体構造物上に配置され、第１及び第２領域を有する第２半導体構造物を含み、上記第２半導体構造物は、プレート層、上記プレート層上で上記プレート層の上面に垂直な第１方向に沿って互いに離隔して積層され、順次積層される下部選択ゲート電極、メモリゲート電極、及び上部選択ゲート電極を含むゲート電極、上記第１領域において、上記下部選択ゲート電極及び上記メモリゲート電極を貫通し、上記第１方向に沿って延びる第１チャネル構造物、上記第１領域において、上記上部選択ゲート電極を貫通し、上記第１方向に沿って延びて上記第１チャネル構造物とそれぞれ連結される第２チャネル構造物、及び上記第２領域において、上記ゲート電極を貫通して上記第１方向に沿って延び、上記ゲート電極を上記回路配線ラインの一部と電気的に連結するコンタクトプラグを含み、上記ゲート電極は、上記第１領域で第１厚さを有する第１ゲート電極、及び上記第１領域で上記第１厚さより大きい第２厚さを有する第２ゲート電極を含み、複数の上記第２ゲート電極が上記コンタクトプラグのうち１つに共通に連結されることができる。
【0006】
例示的な実施形態による半導体装置は、プレート層、上記プレート層上で上記プレート層の上面に垂直な第１方向に沿って互いに離隔して積層されるゲート電極、上記ゲート電極の少なくとも一部を貫通し、上記第１方向に沿って延びるチャネル構造物、及び上記ゲート電極を貫通して上記第１方向に沿って延び、上記ゲート電極と電気的に連結されるコンタクトプラグを含み、上記ゲート電極は、第１厚さを有する第１ゲート電極及び上記第１厚さより大きい第２厚さを有する第２ゲート電極を含み、上記ゲート電極のうち、上記第２ゲート電極を含む少なくとも２つのゲート電極が、上記コンタクトプラグのうち第１コンタクトプラグに共通に連結されることができる。
【0007】
例示的な実施形態によるデータ保存システムは、回路素子を含む第１半導体構造物、上記第１半導体構造物の一面上に配置され、第１及び第２領域を有する第２半導体構造物、及び上記回路素子と電気的に連結される入出力パッドを含む半導体保存装置、及び上記入出力パッドを介して上記半導体保存装置と電気的に連結され、上記半導体保存装置を制御するコントローラを含み、上記第２半導体構造物は、プレート層、上記プレート層上で上記プレート層の上面に垂直な第１方向に沿って互いに離隔して積層されるゲート電極、上記第１領域において、上記ゲート電極の少なくとも一部を貫通し、上記第１方向に沿って延びるチャネル構造物、及び上記第２領域において、上記ゲート電極を貫通して上記第１方向に沿って延び、上記ゲート電極と電気的に連結されるコンタクトプラグを含み、上記ゲート電極は、上記第１領域で第１厚さを有する第１ゲート電極、及び上記第１領域で上記第１厚さより大きい第２厚さを有する第２ゲート電極を含み、上記ゲート電極のうち、上記第２ゲート電極を含む少なくとも２つのゲート電極が、側面を介して上記コンタクトプラグのうち第１コンタクトプラグと接触することができる。
【発明の効果】
【0008】
ゲート電極を貫通するコンタクトプラグに複数のゲート電極が共通に連結されるようにすることで、量産性が向上した半導体装置及びこれを含むデータ保存システムが提供されることができる。
【0009】
本発明の多様でありながらも有意義な利点及び効果は、上述した内容に限定されず、本発明の具体的な実施形態を説明する過程でより容易に理解されることができる。
【図面の簡単な説明】
【0010】
【図1】例示的な実施形態による半導体装置の概略的な平面図である。
【図2a】例示的な実施形態による半導体装置の概略的な断面図である。
【図2b】例示的な実施形態による半導体装置の概略的な断面図である。
【図3a】例示的な実施形態による半導体装置の一部領域を拡大して示す概略的な部分拡大図である。
【図3b】例示的な実施形態による半導体装置の一部領域を拡大して示す概略的な部分拡大図である。
【図4a】例示的な実施形態による半導体装置の一部領域を拡大して示す概略的な部分拡大図である。
【図4b】例示的な実施形態による半導体装置の一部領域を拡大して示す概略的な部分拡大図である。
【図5】例示的な実施形態による半導体装置の概略的な断面図である。
【図6】例示的な実施形態による半導体装置の概略的な断面図である。
【図7a】例示的な実施形態による半導体装置の概略的な断面図及び部分拡大図である。
【図7b】例示的な実施形態による半導体装置の概略的な断面図及び部分拡大図である。
【図8】例示的な実施形態による半導体装置の概略的な断面図である。
【図9a】例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図9b】例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図9c】例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図9d】例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図9e】例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図9f】例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図9g】例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図9h】例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図9i】例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図10a】例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図10b】例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図10c】例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図10d】例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図10e】例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。
【図11】例示的な実施形態による半導体装置を含むデータ保存システムを概略的に示した図面である。
【図12】例示的な実施形態による半導体装置を含むデータ保存システムを概略的に示した斜視図である。
【図13】例示的な実施形態による半導体パッケージを概略的に示した断面図である。
【発明を実施するための形態】
【0011】
以下、添付図面を参照して本発明の好ましい実施形態を以下のように説明する。
【0012】
図１は、例示的な実施形態による半導体装置の概略的な平面図であり、図２ａ及び図２ｂは、例示的な実施形態による半導体装置の概略的な断面図である。図２ａ及び図２ｂは、それぞれ図１の切断線Ｉ－Ｉ’及びＩＩ－ＩＩ’に沿った断面を示す。
【0013】
図３ａ～図４ｂは、例示的な実施形態による半導体装置の一部領域を拡大して示す概略的な部分拡大図である。図３ａは、図２ａの「Ａ」領域を拡大して示しており、図３ｂは、図２ａの「Ｂ」領域を拡大して示しており、図４ａは、図２ｂの「Ｃ」領域を拡大して示し、図４ｂは、図２ｂの「Ｄ」領域を拡大して示す。
【0014】
図１～図４ｂを参照すると、半導体装置１００は、基板２０１を含む第１半導体構造物である周辺回路領域ＰＥＲＩ、及びプレート層１０１を含む第２半導体構造物であるメモリセル領域ＣＥＬＬを含むことができる。メモリセル領域ＣＥＬＬは周辺回路領域ＰＥＲＩ上に配置されることができる。例示的な実施形態において、これとは逆にメモリセル領域ＣＥＬＬが周辺回路領域ＰＥＲＩの下に配置されることもできる。
【0015】
周辺回路領域ＰＥＲＩは、基板２０１、基板２０１内の不純物領域２０５及び素子分離層２１０、基板２０１上に配置された回路素子２２０、周辺領域絶縁層２９０、回路コンタクトプラグ２７０、及び回路配線ライン２８０を含むことができる。
【0016】
基板２０１は、ｘ方向とｙ方向に延びる上面を有することができる。基板２０１には素子分離層２１０によって活性領域が定義されることができる。上記活性領域の一部には、不純物を含む不純物領域２０５が配置されることができる。基板２０１は、半導体物質、例えば、ＩＶ族半導体、ＩＩＩ－Ｖ族化合物半導体、またはＩＩ－ＶＩ族化合物半導体を含むことができる。基板２０１はバルクウエハまたはエピタキシャル層で提供されることもできる。
【0017】
回路素子２２０はプレーナ（ｐｌａｎａｒ）トランジスタを含むことができる。各回路素子２２０は、回路ゲート誘電層２２２、スペーサ層２２４、及び回路ゲート電極２２５を含むことができる。回路ゲート電極２２５の両側で基板２０１内にソース／ドレイン領域として不純物領域２０５が配置されることができる。
【0018】
周辺領域絶縁層２９０は基板２０１上で回路素子２２０上に配置されることができる。周辺領域絶縁層２９０は、互いに異なる工程段階で形成された複数の絶縁層を含むことができる。周辺領域絶縁層２９０は絶縁性物質からなることができる。
【0019】
回路コンタクトプラグ２７０及び回路配線ライン２８０は、回路素子２２０及び不純物領域２０５と電気的に連結される回路配線構造物を成すことができる。回路コンタクトプラグ２７０は円柱形状を有し、回路配線ライン２８０はライン形態を有することができる。回路コンタクトプラグ２７０及び回路配線ライン２８０によって回路素子２２０に電気信号が印加されることができる。図示されていない領域において、回路ゲート電極２２５にも回路コンタクトプラグ２７０が連結されることができる。回路配線ライン２８０は、回路コンタクトプラグ２７０と連結されることができ、ライン形態を有し、複数の層で配置されることができる。回路コンタクトプラグ２７０及び回路配線ライン２８０は導電性物質を含むことができ、例えば、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）などを含むことができ、それぞれの構成は拡散防止層（ｄｉｆｆｕｓｉｏｎ ｂａｒｒｉｅｒ）をさらに含むこともできる。例示的な実施形態において、回路コンタクトプラグ２７０及び回路配線ライン２８０の層数は多様に変更されることができる。
【0020】
メモリセル領域ＣＥＬＬは、第１及び第２領域Ｒ１、Ｒ２を有し、ソース構造物ＳＳ、ソース構造物ＳＳ上に積層されたゲート電極１３０、ゲート電極１３０と交互に積層される層間絶縁層１２０、第１領域Ｒ１においてゲート電極１３０の積層構造物を貫通するように配置される第１チャネル構造物ＣＨ及び第２チャネル構造物ＳＣＨ、ゲート電極１３０を貫通して延びる第１分離領域ＭＳ、ゲート電極１３０のうち、上部に配置された一部を貫通する第２分離領域ＵＳ、及び第２領域Ｒ２においてゲート電極１３０と連結され、垂直に延びるコンタクトプラグ１７０を含むことができる。メモリセル領域ＣＥＬＬは、第２領域Ｒ２においてゲート電極１３０の下に配置される水平絶縁層１１０、プレート層１０１を貫通するように配置される基板絶縁層１２１、第２チャネル構造物ＳＣＨ及びコンタクトプラグ１７０上のスタッド１８０、及びゲート電極１３０を覆うセル領域絶縁層１９０をさらに含むことができる。
【0021】
メモリセル領域ＣＥＬＬにおいて、第１領域Ｒ１は、ゲート電極１３０が垂直方向に積層され、第１チャネル構造物ＣＨが配置される領域にメモリセルが配置される領域であることができる。第２領域Ｒ２は、ゲート電極１３０が互いに異なる長さに延びる領域であり、上記メモリセルを周辺回路領域ＰＥＲＩと電気的に連結するための領域に該当することができる。第２領域Ｒ２は、少なくとも一方向、例えばｘ方向において第１領域Ｒ１の少なくとも一端に配置されることができる。
【0022】
ソース構造物ＳＳは、第１領域Ｒ１において順次積層されたプレート層１０１、第１水平導電層１０２、及び第２水平導電層１０４を含むことができる。但し、例示的な実施形態において、ソース構造物ＳＳを成す導電層の個数は多様に変更されることができる。
【0023】
プレート層１０１はプレートの形態を有し、半導体装置１００の共通ソースラインの少なくとも一部として機能することができる。プレート層１０１は、ｘ方向とｙ方向に延びる上面を有することができる。プレート層１０１は導電性物質を含むことができる。例えば、プレート層１０１は、半導体物質、例えば、ＩＶ族半導体、ＩＩＩ－Ｖ族化合物半導体、またはＩＩ－ＶＩ族化合物半導体を含むことができる。例えば、ＩＶ族半導体はシリコン、ゲルマニウムまたはシリコン－ゲルマニウムを含むことができる。プレート層１０１は不純物をさらに含むことができる。プレート層１０１は、多結晶シリコン層などの多結晶半導体層またはエピタキシャル層として提供されることができる。
【0024】
第１及び第２水平導電層１０２、１０４は、第１領域Ｒ１でプレート層１０１の上面上に順次積層されて配置されることができる。第１水平導電層１０２は第２領域Ｒ２に延びず、第２水平導電層１０４は第２領域Ｒ２に延びることができる。第１水平導電層１０２は、半導体装置１００の共通ソースラインの一部として機能することができ、例えば、プレート層１０１と共に共通ソースラインとして機能することができる。図４ｂに示されたように、第１水平導電層１０２は、チャネル層１４０の周りにおいてチャネル層１４０と直接連結されることができる。第２水平導電層１０４は、第１水平導電層１０２及び水平絶縁層１１０が配置されない第２領域Ｒ２の一部領域でプレート層１０１と接触することができる。
【0025】
第１及び第２水平導電層１０２、１０４は、半導体物質を含むことができ、例えば多結晶シリコンを含むことができる。この場合、少なくとも第１水平導電層１０２は、プレート層１０１と同じ導電型の不純物でドーピングされた層であることができ、第２水平導電層１０４はドーピングされた層であるか、または第１水平導電層１０２から拡散した不純物を含む層であることができる。但し、第２水平導電層１０４の物質は、半導体物質に限定されず、絶縁層に代替することも可能である。
【0026】
水平絶縁層１１０は、第２領域Ｒ２の少なくとも一部で第１水平導電層１０２と同一レベルでプレート層１０１上に配置されることができる。水平絶縁層１１０は、プレート層１０１の第２領域Ｒ２上に交互に積層された第１及び第２水平絶縁層１１１、１１２を含むことができる。水平絶縁層１１０は、半導体装置１００の製造工程で一部が第１水平導電層１０２に置換（ｒｅｐｌａｎｃｅｍｅｎｔ）された後に残存する層であることができる。
【0027】
水平絶縁層１１０は、シリコン酸化物、シリコン窒化物、シリコン炭化物、またはシリコン酸窒化物を含むことができる。第１水平絶縁層１１１と第２水平絶縁層１１２は互いに異なる絶縁物質を含むことができる。例えば、第１水平絶縁層１１１は層間絶縁層１２０と同じ物質からなり、第２水平絶縁層１１２は層間絶縁層１２０とは異なる物質からなることができる。
【0028】
基板絶縁層１２１は、第２領域Ｒ２の一部において、プレート層１０１、水平絶縁層１１０、及び第２水平導電層１０４を貫通するように配置されることができる。基板絶縁層１２１は、第１領域Ｒ１にもさらに配置されることができ、例えば、メモリセル領域ＣＥＬＬから周辺回路領域ＰＥＲＩに延びる貫通ビアが配置される領域に配置されることができる。基板絶縁層１２１の上面は、第２水平導電層１０４の上面と共面（ｃｏｐｌａｎａｒ）をなすことができる。基板絶縁層１２１は、絶縁物質、例えば、シリコン酸化物、シリコン窒化物、シリコン炭化物、またはシリコン酸窒化物を含むことができる。
【0029】
ゲート電極１３０は、プレート層１０１上に垂直方向に離隔して積層されて層間絶縁層１２０と共に積層構造物を成すことができる。上記積層構造物は垂直方向に積層された下部及び上部積層構造物を含むことができる。但し、実施形態によって、上記積層構造物は単一積層構造物からなることもできる。
【0030】
ゲート電極１３０は、ストリング選択トランジスタを成す第１上部ゲート電極（１３０Ｕ１：１３０Ｕ１＿１、１３０Ｕ１＿２、１３０Ｕ１＿３）、消去トランジスタを成す第２上部ゲート電極１３０Ｕ２、第１ダミーゲート電極１３０Ｄ１、複数のメモリセルを成すメモリゲート電極１３０Ｍ、第２ダミーゲート電極１３０Ｄ２、消去トランジスタを成す第１下部ゲート電極１３０Ｌ１、及び接地選択トランジスタを成す第２下部ゲート電極１３０Ｌ２を含むことができる。半導体装置１００の容量に応じてメモリセルを成すメモリゲート電極１３０Ｍの個数が決定されることができる。第１上部ゲート電極１３０Ｕ１及び第２下部ゲート電極１３０Ｌ２は、それぞれ上部選択ゲート電極及び下部選択ゲート電極とも呼ばれることができる。本実施形態において、第１上部ゲート電極１３０Ｕ１＿１、１３０Ｕ１＿２、１３０Ｕ１＿３は３つからなり、ｘ方向に沿って互いに同じ長さに延びることができる。実施形態によって、第２上部ゲート電極１３０Ｕ２、第１及び第２下部ゲート電極１３０Ｌ１、１３０Ｌ２、及び第１及び第２ダミーゲート電極１３０Ｄ１、１３０Ｄ２はそれぞれ１～４つまたはそれ以上であることができ、メモリゲート電極１３０Ｍと同一または異なる構造を有することができる。
【0031】
一部実施形態において、第１上部ゲート電極１３０Ｕ１と第２上部ゲート電極１３０Ｕ２の位置が互いに変わるか、第１下部ゲート電極１３０Ｌ１と第２下部ゲート電極１３０Ｌ２の位置が互いに変わることができる。一部実施形態において、第２上部ゲート電極１３０Ｕ２及び／または第１下部ゲート電極１３０Ｌ１は省略されることもできる。一部実施形態において、ダミーゲート電極はさらに配置されることができる。
【0032】
ゲート電極１３０は、第１領域Ｒ１上に垂直方向に互いに離隔して積層され、第１領域Ｒ１から第２領域Ｒ２に互いに異なる長さに延びてゲートパッド領域ＧＰで階段状の段差構造を成すことができる。図２ａに示されたように、ゲート電極１３０は、ゲートパッド領域ＧＰで上部から所定の深さまで除去された形態を有することができ、ゲートパッド領域ＧＰは互いに異なる深さを有することができる。ゲートパッド領域ＧＰは、ｘ方向に沿って第１領域Ｒ１から離れるほど深さが増加する形態を有することができる。
【0033】
ゲート電極１３０は、各ゲートパッド領域ＧＰにおいてｘ方向に沿って非対称的な形態で第１及び第２段差構造を形成することができる。上記第１段差構造は、第１領域Ｒ１に比較的隣接し、ｘ方向に沿ってレベルが低くなる階段構造であり、上記第２段差構造は、第１領域Ｒ１に比較的離れて位置し、ｘ方向に沿ってレベルが高くなる階段構造であることができる。例えば、各ゲートパッド領域ＧＰにおいて、上記第１段差構造の傾斜は、上記第２段差構造の傾斜よりも小さいことができる。但し、一部実施形態において、上記第１及び第２段差構造は互いに対称的な形態を有することもできる。上記第１段差構造でゲート電極１３０はコンタクトプラグ１７０と連結され、上記第２段差構造でゲート電極１３０はコンタクトプラグ１７０と連結されないダミー領域またはダミー構造物を成すことができる。
【0034】
図２ａに示されたように、ゲートパッド領域ＧＰの上記ダミー構造物の最上面の高さは互いに同一であることができるが、これに限定されない。一部実施形態において、上記ダミー構造物の最上面の高さは、第１領域Ｒ１からｘ方向に沿って離れながら低くなることができる。実施形態において、段差構造の具体的な形状、各段差構造を成すゲート電極１３０の個数などは、図２ａに示された形態に限定されない。ゲート電極１３０は、ｙ方向でも互いに段差構造を有するように配置されることができる。
【0035】
上記第１段差構造によって、ゲート電極１３０は、下部のゲート電極１３０が上部のゲート電極１３０より長く延びて、層間絶縁層１２０から上部に露出するコンタクト領域１３０Ｐをそれぞれ有することができる。ゲート電極１３０は、端部領域であるコンタクト領域１３０Ｐにおいてコンタクトプラグ１７０とそれぞれ連結されることができる。第１上部ゲート電極１３０Ｕ１を除いたゲート電極１３０は、コンタクト領域１３０Ｐで厚さが増加した形態を有することができる。
【0036】
ゲート電極１３０は、互いに異なる厚さを有する第１及び第２ゲート電極を含むことができる。上記第１ゲート電極は、ゲート電極１３０のうち、第１上部ゲート電極１３０Ｕ１を除いたゲート電極１３０であることができる。上記第２ゲート電極は、ゲート電極１３０の積層構造物で最上部に配置された第１上部ゲート電極１３０Ｕ１であることができる。
【0037】
図３ａ及び図３ｂに示されたように、上記第１ゲート電極は、第１領域Ｒ１を含んで、上面上に他のゲート電極１３０が配置された領域で第１厚さＴ１を有することができる。上記第１ゲート電極は、コンタクト領域１３０Ｐで厚さが変更されて、第１厚さＴ１よりも大きい第２厚さＴ２を有することができる。上記第２ゲート電極は、第１及び第２領域Ｒ１、Ｒ２を含む全体領域で一定の厚さを有することができ、第１厚さＴ１よりも大きい第３厚さＴ３を有することができる。第３厚さＴ３は、第１厚さＴ１より大きく第２厚さＴ２と実質的に同一であるか、第２厚さＴ２よりも大きいことができる。例えば、第３厚さＴ３は、第１厚さＴ１の約１．０５倍以上であることができ、例えば、約１．０５倍～約１．５０倍の範囲であることができる。
【0038】
上記第２ゲート電極である第１上部ゲート電極１３０Ｕ１は、第３厚さＴ３を有しながら同じ長さに延びることができる。上記第２ゲート電極は、側面を介して１つのコンタクトプラグ１７０に共通に連結されることができる。これについては、下記のコンタクトプラグ１７０に対する説明においてさらに詳細に説明する。
【0039】
ゲート電極１３０は、金属物質、例えばタングステン（Ｗ）を含むことができる。実施形態によって、ゲート電極１３０は多結晶シリコンまたは金属シリサイド物質を含むことができる。ゲート電極１３０は、全体が同一物質を含むことができる。例示的な実施形態において、ゲート電極１３０は拡散防止膜（ｄｉｆｆｕｓｉｏｎ ｂａｒｒｉｅｒ）をさらに含むことができ、例えば上記拡散防止膜はタングステン窒化物（ＷＮ）、タンタル窒化物（ＴａＮ）、チタン窒化物（ＴｉＮ）、またはこれらの組み合わせを含むことができる。
【0040】
層間絶縁層１２０は、ゲート電極１３０の間に配置されることができる。層間絶縁層１２０もゲート電極１３０と同様に、プレート層１０１の上面に垂直な方向で互いに離隔してｘ方向に延びるように配置されることができる。層間絶縁層１２０は、シリコン酸化物またはシリコン窒化物などの絶縁性物質を含むことができる。
【0041】
犠牲絶縁層１１８は、ゲート電極１３０の外側で層間絶縁層１２０と交互に積層されてモールド構造物を成すことができる。犠牲絶縁層１１８は、プレート層１０１及び基板絶縁層１２１上に配置されることができる。犠牲絶縁層１１８は、第１上部ゲート電極１３０Ｕ１を除いたゲート電極１３０と同一高さレベルで同一厚さで位置し、ゲート電極１３０と側面が接するように配置されることができる。犠牲絶縁層１１８は、層間絶縁層１２０と交互に積層され、例えば、貫通ビアが配置される貫通絶縁領域を成すことができる。犠牲絶縁層１１８は、下部の基板絶縁層１２１と同一または異なる幅で配置されることができる。犠牲絶縁層１１８は、層間絶縁層１２０とは異なる絶縁物質からなることができ、例えば、シリコン酸化物、シリコン窒化物、またはシリコン酸窒化物を含むことができる。
【0042】
第１チャネル構造物ＣＨは、第１上部ゲート電極１３０Ｕ１を除いたゲート電極１３０を貫通してｚ方向に延び、プレート層１０１と連結されることができる。第１チャネル構造物ＣＨは、第２チャネル構造物ＳＣＨと共にそれぞれ１つのメモリセルストリングを成し、第１領域Ｒ１でプレート層１０１上に行と列を成しながら互いに離隔して配置されることができる。第１チャネル構造物ＣＨは、ｘ－ｙ平面において、格子縞を形成するように配置されるか、一方向において千鳥状に配置されることができる。第１チャネル構造物ＣＨは柱状を有し、プレート層１０１に近いほど狭くなる傾斜した側面を有することができる。第１チャネル構造物ＣＨのうち、第１領域Ｒ１の端部に配置された第１チャネル構造物ＣＨを含む少なくとも一部はダミーチャネル構造物であることができる。
【0043】
第１チャネル構造物ＣＨは、垂直方向に積層された下部及び上部チャネル構造物ＣＨ１、ＣＨ２を含むことができる。第１チャネル構造物ＣＨは、下部チャネル構造物ＣＨ１と上部チャネル構造物ＣＨ２が連結された形態を有することができ、連結領域において幅の差異による折り曲げ部を有することができる。但し、実施形態によって、ｚ方向に沿って積層されるチャネル構造物の個数は多様に変更されることができる。
【0044】
第１チャネル構造物ＣＨのそれぞれは、下部チャネルホール内に配置されたチャネル層１４０、ゲート誘電層１４５、チャネル埋め込み絶縁層１４７、及びチャネルパッド１４９を含むことができる。図４ｂの拡大図に示されたように、チャネル層１４０は、内部のチャネル埋め込み絶縁層１４７を囲む環状（ａｎｎｕｌａｒ）で形成されることができるが、実施形態によって、チャネル埋め込み絶縁層１４７なしに円柱または角柱などの柱状を有することもできる。チャネル層１４０は、下部で第１水平導電層１０２と連結されることができる。チャネル層１４０は、多結晶シリコンまたは単結晶シリコンなどの半導体物質を含むことができる。
【0045】
ゲート誘電層１４５は、ゲート電極１３０とチャネル層１４０との間に配置されることができる。具体的に示してはいないが、ゲート誘電層１４５はチャネル層１４０から順次積層されたトンネリング層、電荷保存層、及びブロッキング層を含むことができる。上記トンネリング層は、電荷を上記電荷保存層にトンネリングさせることができ、例えば、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（Ｓｉ３Ｎ４）、シリコン酸窒化物（ＳｉＯＮ）またはこれらの組み合わせを含むことができる。上記電荷保存層は電荷トラップ層またはフローティングゲート導電層であることができる。上記ブロッキング層は、シリコン酸化物（ＳｉＯ２）、シリコン窒化物（Ｓｉ３Ｎ４）、シリコン酸窒化物（ＳｉＯＮ）、高誘電率（ｈｉｇｈ－ｋ）誘電物質、またはこれらの組み合わせを含むことができる。例示的な実施形態において、ゲート誘電層１４５の少なくとも一部は、ゲート電極１３０に沿って水平方向に延びることができる。
【0046】
チャネルパッド１４９は、上部の第２チャネル構造物ＣＨ２の上端にのみ配置されることができる。チャネルパッド１４９は、例えばドーピングされた多結晶シリコンを含むことができる。
【0047】
下部チャネル構造物ＣＨ１と上部チャネル構造物ＣＨ２との間でチャネル層１４０、ゲート誘電層１４５、及びチャネル埋め込み絶縁層１４７が互いに連結された状態であることができる。下部チャネル構造物ＣＨ１と上部チャネル構造物ＣＨ２との間には、比較的に厚さが厚い層間絶縁層１２０が配置されることができる。但し、層間絶縁層１２０のそれぞれの厚さは、実施形態において多様に変更されることができる。
【0048】
第２チャネル構造物ＳＣＨは、第１上部ゲート電極１３０Ｕ１を貫通してｚ方向に延び、第１チャネル構造物ＣＨとそれぞれ連結されることができる。第２チャネル構造物ＳＣＨは、第１チャネル構造物ＣＨ上にそれぞれ配置され、第１チャネル構造物ＣＨから水平方向に沿ってシフトして配置されることができるが、これに限定されない。
【0049】
第２チャネル構造物ＳＣＨは、それぞれは、上部チャネルホール内に配置された上部チャネル層１５０、上部ゲート誘電層１５５、上部チャネル埋め込み絶縁層１５７、及び上部チャネルパッド１５９を含むことができ、上記上部チャネルホールの下に配置された連結パッド１５１をさらに含むことができる。図４ａ内の拡大図に示されたように、上部チャネル層１５０は、内部の上部チャネル埋め込み絶縁層１５７を囲む環状（ａｎｎｕｌａｒ）に形成されることができる。上部チャネル層１５０は下部で連結パッド１５１と連結されることができ、連結パッド１５１を介して第１チャネル構造物ＣＨのチャネル層１４０と電気的に連結されることができる。
【0050】
上部チャネル層１５０、上部ゲート誘電層１５５、上部チャネル埋め込み絶縁層１５７、及び上部チャネルパッド１５９の物質に対する説明は、上述したチャネル層１４０、ゲート誘電層１４５、チャネル埋め込み絶縁層１４７、及びチャネルパッド１４９のそれぞれに対する説明が同様に適用されることができる。連結パッド１５１は導電性物質を含むことができ、例えば、多結晶シリコンを含むことができる。
【0051】
第１分離領域ＭＳは、ゲート電極１３０の少なくとも一部を貫通してｘ方向に沿って延びるように配置されることができる。図１に示されたように、第１分離領域ＭＳは互いに平行に配置されることができる。第１分離領域ＭＳは、プレート層１０１上に積層されたゲート電極１３０を貫通し、下の第１及び第２水平導電層１０２、１０４をさらに貫通して、プレート層１０１と連結されることができる。一部実施形態において、第１分離領域ＭＳは、第１上部ゲート電極１３０Ｕ１を除いたゲート電極１３０を貫通するように配置されることもできる。分離領域ＭＳの一部は、第１領域Ｒ１及び第２領域Ｒ２に沿って一方に延び、他の一部は第２領域Ｒ２の一部までのみ延びるか、第１領域Ｒ１及び第２領域Ｒ２において断続的に配置されることができる。但し、実施形態において、第１分離領域ＭＳの配置形態、個数などは、図１に示されたものに限定されない。
【0052】
第１分離領域ＭＳにはゲート分離絶縁層１０５がそれぞれ配置されることができる。ゲート分離絶縁層１０５は、高いアスペクト比によりプレート層１０１に向かって幅が減少する形状を有することができる。ゲート分離絶縁層１０５は絶縁物質を含むことができ、例えば、シリコン酸化物、シリコン窒化物、またはシリコン酸窒化物を含むことができる。
【0053】
第２分離領域ＵＳは、図１に示されたように、互いに隣接する第１分離領域ＭＳの間で、ｘ方向に延びることができる。第２分離領域ＵＳは、第２領域Ｒ２の一部と第１領域Ｒ１に配置されることができる。第２分離領域ＵＳは、ゲート電極１３０のうち最上部に配置された第１上部ゲート電極１３０Ｕ１を貫通することができる。第２分離領域ＵＳは、図２ｂに示されたように、第１上部ゲート電極１３０Ｕ１＿１、１３０Ｕ１＿２、１３０Ｕ１＿３をｙ方向で分割することができる。
【0054】
第２分離領域ＵＳは、上部分離絶縁層１０３をそれぞれ含むことができる。上部分離絶縁層１０３は絶縁物質を含むことができ、例えば、シリコン酸化物、シリコン窒化物、またはシリコン酸窒化物を含むことができる。
【0055】
コンタクトプラグ１７０は、第２領域Ｒ２で最上部に置かれるゲート電極１３０のコンタクト領域１３０Ｐと連結されることができる。コンタクトプラグ１７０は、セル領域絶縁層１９０の少なくとも一部を貫通し、上部に露出したゲート電極１３０のコンタクト領域１３０Ｐのそれぞれと連結されることができる。コンタクトプラグ１７０は、コンタクト領域１３０Ｐの下でゲート電極１３０を貫通し、第２水平導電層１０４、水平絶縁層１１０、及びプレート層１０１を貫通して、周辺回路領域ＰＥＲＩ内の回路配線ライン２８０と連結されることができる。コンタクトプラグ１７０は、コンタクト絶縁層１６０によってコンタクト領域１３０Ｐの下のゲート電極１３０と離隔することができる。コンタクトプラグ１７０は、基板絶縁層１２１によってプレート層１０１、水平絶縁層１１０、及び第２水平導電層１０４と離隔することができる。
【0056】
図３ａ及び図３ｂに示されたように、コンタクトプラグ１７０のそれぞれは、コンタクト領域１３０Ｐで水平に拡張した形態を有することができる。コンタクトプラグ１７０は、ｚ方向に沿って延びる垂直延長部１７０Ｖ及び垂直延長部１７０Ｖから水平に延びてゲート電極１３０と接触する水平延長部１７０Ｈを含むことができる。水平延長部１７０Ｈは、垂直延長部１７０Ｖの周りに沿って配置され、ゲート電極１３０によって全体側面が囲まれることができる。垂直延長部１７０Ｖの側面から水平延長部１７０Ｈの端部まで第１寸法Ｄ１に延びることができる。第１寸法Ｄ１は、垂直延長部１７０Ｖの側面からコンタクト絶縁層１６０の外側面までの第２寸法Ｄ２より小さいことができる。コンタクトプラグ１７０は、コンタクト絶縁層１６０によって、コンタクト領域１３０Ｐの下のゲート電極１３０、すなわち電気的に連結されないゲート電極１３０と離隔することができる。
【0057】
図３ａに示されたように、第１上部ゲート電極１３０Ｕ１＿１、１３０Ｕ１＿２、１３０Ｕ１＿３と連結されるコンタクトプラグ１７０は、３つの第１上部ゲート電極１３０Ｕ１＿１、１３０Ｕ１＿２、１３０Ｕ１＿３と共通に物理的及び電気的に連結されることができる。上述したように、第１上部ゲート電極１３０Ｕ１＿１、１３０Ｕ１＿２、１３０Ｕ１＿３は比較的に大きい第３厚さＴ３を有するため、半導体装置１００の製造工程中に１つのコンタクトプラグ１７０に共通に連結されることができる。これによって、第１上部ゲート電極１３０Ｕ１＿１、１３０Ｕ１＿２、１３０Ｕ１＿３と連結されるコンタクトプラグ１７０は、３つの水平延長部１７０Ｈを含むことができる。３つの水平延長部１７０Ｈは、水平方向において互いに同じ長さに延びることができる。例えば、第１上部ゲート電極１３０Ｕ１＿１、１３０Ｕ１＿２、１３０Ｕ１＿３はストリング選択トランジスタを成すことができ、１つのメモリセルストリングで共通した電気信号が印加されることができる。一部実施形態において、第１上部ゲート電極１３０Ｕ１＿１、１３０Ｕ１＿２、１３０Ｕ１＿３は消去トランジスタを成すこともできる。
【0058】
コンタクトプラグ１７０は、導電性物質、例えば、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、及びこれらの合金の少なくとも１つを含むことができる。一部実施形態において、コンタクトプラグ１７０は、側面及び底面に沿って延びるバリア層を含むか、または内部にエアギャップを有することもできる。
【0059】
コンタクト絶縁層１６０は、コンタクト領域１３０Ｐの下でコンタクトプラグ１７０の各側面を囲むように配置されることができる。コンタクト絶縁層１６０は、コンタクトプラグ１７０のそれぞれの周りにおいて、ｚ方向に沿って互いに離隔して配置されることができる。コンタクト絶縁層１６０は、ゲート電極１３０とそれぞれ実質的に同じレベルに配置されることができる。コンタクト絶縁層１６０は絶縁物質を含むことができ、例えば、シリコン酸化物、シリコン窒化物、またはシリコン酸窒化物を含むことができる。
【0060】
スタッド１８０は、メモリセル領域ＣＥＬＬ内のメモリセルと電気的に連結されるセル配線構造物を構成することができる。スタッド１８０は、第２チャネル構造物ＳＣＨ及びコンタクトプラグ１７０と連結され、第１及び第２チャネル構造物ＣＨ、ＳＣＨ及びゲート電極１３０と電気的に連結されることができる。スタッド１８０はプラグの形態で示されているが、これに限定されず、ライン形態を有することもできる。例示的な実施形態において、上記セル配線構造物を構成するプラグ及び配線ラインの個数は多様に変更されることができる。スタッド１８０は金属を含むことができ、例えば、タングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）などを含むことができる。
【0061】
セル領域絶縁層１９０は、ゲート電極１３０の積層構造物及びコンタクトプラグ１７０などを覆うように配置されることができる。セル領域絶縁層１９０は、絶縁性物質からなることができ、複数の絶縁層からなることもできる。
【0062】
【0063】
図５を参照すると、半導体装置１００ａにおいて、第１上部ゲート電極（１３０Ｕ１：１３０Ｕ１＿１、１３０Ｕ１＿２）は２つのゲート電極からなり、ｘ方向に沿って互いに同じ長さに延びることができる。第１上部ゲート電極１３０Ｕ１＿１、１３０Ｕ１＿２は、１つのコンタクトプラグ１７０に共通に連結されることができる。
【0064】
第１上部ゲート電極１３０Ｕ１＿１、１３０Ｕ１＿２は、第１及び第２領域Ｒ１、Ｒ２の全体で第３厚さＴ３を有することができる。第３厚さＴ３は、他のゲート電極１３０の第１領域Ｒ１における第１厚さＴ１よりも大きいことができる。
【0065】
一部実施形態において、第１上部ゲート電極１３０Ｕ１のうち下部の第１上部ゲート電極１３０Ｕ１＿２は、第１及び第２領域Ｒ１、Ｒ２の全体で第３厚さＴ３を有し、上部の第１上部ゲート電極１３０Ｕ１＿１は、第１領域Ｒ１では第１厚さＴ１を有し、端部領域のみで第３厚さＴ３を有することもできる。この場合、上部の第１上部ゲート電極１３０Ｕ１＿１の形状は、メモリゲート電極１３０Ｍの形状と類似することができる。
【0066】
例示的な実施形態において、１つのコンタクトプラグ１７０に共通に連結される第１上部ゲート電極１３０Ｕ１の個数は多様に変更されることができる。一部実施形態において、第１上部ゲート電極１３０Ｕ１に追加して、第２上部ゲート電極１３０Ｕ２及び／または第１ダミーゲート電極１３０Ｄ１が上記１つのコンタクトプラグ１７０にさらに連結されることもできる。
【0067】
図６を参照すると、半導体装置１００ｂにおいて、ゲート電極１３０は、１つの第１上部ゲート電極１３０Ｕ１及び３つの第２上部ゲート電極（１３０Ｕ２：１３０Ｕ２＿１、１３０Ｕ２＿２、１３０Ｕ２＿３）を含むことができ、第２チャネル構造物ＳＣＨは、１つの第１上部ゲート電極１３０Ｕ１を貫通するように配置されることができる。半導体装置１００ｂは、第１上部ゲート電極１３０Ｕ１と連結される上部コンタクトプラグ１７５をさらに含むことができる。
【0068】
第２上部ゲート電極１３０Ｕ２＿１、１３０Ｕ２＿２、１３０Ｕ２＿３は３つからなり、ｘ方向に沿って互いに同じ長さに延びることができる。第２上部ゲート電極１３０Ｕ２＿１、１３０Ｕ２＿２、１３０Ｕ２＿３は、１つのコンタクトプラグ１７０に共通に連結され、同じ電気信号が同時に印加されることができる。例示的な実施形態において、第２上部ゲート電極１３０Ｕ２を成すゲート電極の個数は多様に変更されることができる。
【0069】
第２上部ゲート電極１３０Ｕ２＿１、１３０Ｕ２＿２、１３０Ｕ２＿３のうち、下に配置される２つの第２上部ゲート電極１３０Ｕ２＿２、１３０Ｕ２＿３は、第１及び第２領域Ｒ１、Ｒ２の全体で第３厚さＴ３を有することができる。第３厚さＴ３は、他のゲート電極１３０の第１領域Ｒ１における第１厚さＴ１よりも大きいことができる。最上部の第２上部ゲート電極１３０Ｕ２＿１は、第１領域Ｒ１では第１厚さＴ１を有し、端部領域のみで第３厚さＴ３を有することができる。但し、一部実施形態において、最上部の第２上部ゲート電極１３０Ｕ２＿１も全体領域で第３厚さＴ３を有することができる。
【0070】
第１上部ゲート電極１３０Ｕ１は第４厚さＴ４を有することができ、第４厚さＴ４は第１厚さＴ１と同一またはそれよりも大きいことができるが、これに限定されない。一部実施形態において、第４厚さＴ４は第３厚さＴ３よりも大きいことができるが、これに限定されない。
【0071】
上部コンタクトプラグ１７５は、第１上部ゲート電極１３０Ｕ１と連結され、第１上部ゲート電極１３０Ｕ１の下のゲート電極１３０を貫通しないように、第１上部ゲート電極１３０Ｕ１の下面より上に配置されることができる。上部コンタクトプラグ１７５は、第１上部ゲート電極１３０Ｕ１を上面から一部リセスするように配置されることができる。一部実施形態において、上部コンタクトプラグ１７５は、第１上部ゲート電極１３０Ｕ１を貫通して第１上部ゲート電極１３０Ｕ１の下の層間絶縁層１２０内に下端が位置することもできる。
【0072】
【0073】
図７ａを参照すると、半導体装置１００ｃは、第２チャネル構造物ＳＣＨ（図２ａ参照）を含まず、第１チャネル構造物ＣＨのみを含むことができる。第１チャネル構造物ＣＨは、第１上部ゲート電極１３０Ｕ１を含んでゲート電極１３０の全体を貫通するように配置されることができる。
【0074】
第１上部ゲート電極１３０Ｕ１を含むゲート電極１３０の厚さに対する説明は、図１～図４ｂを参照して上述した説明が同様に適用されることができる。但し、一部実施形態において、第１上部ゲート電極１３０Ｕ１のうち、最上部の第１上部ゲート電極１３０Ｕ１＿１は、第１領域Ｒ１では第１厚さＴ１を有し、端部領域のみで第３厚さＴ３を有し、厚さが増加される形態を有することもできる。
【0075】
図７ｂを参照すると、半導体装置１００ｄは、図４ｂの実施形態とは異なり、プレート層１０１上の第１及び第２水平導電層１０２、１０４を含まないことができる。また、チャネル構造物ＣＨｄは、エピタキシャル層１０９をさらに含むことができる。
【0076】
エピタキシャル層１０９は、チャネル構造物ＣＨｄの下端でプレート層１０１上に配置され、プレート層１０１と共にソース構造物ＳＳを成すことができる。エピタキシャル層１０９は、少なくとも１つのゲート電極、例えば、第２下部ゲート電極１３０Ｌ２の側面に配置されることができる。エピタキシャル層１０９は、プレート層１０１がリセスされた領域に配置されることができる。エピタキシャル層１０９の下面の高さは、第２下部ゲート電極１３０Ｌ２の上面より高く、第１下部ゲート電極１３０Ｌ１の下面より低いことができるが、図示されたものに限定されない。エピタキシャル層１０９は、上面を介してチャネル層１４０と連結されることができる。エピタキシャル層１０９と隣接する下部ゲート電極１３０Ｌとの間にはゲート絶縁層１４１がさらに配置されることができる。
【0077】
このようなチャネル構造物ＣＨｄの形態は他の実施形態にも適用可能である。
【0078】
図８は、例示的な実施形態による半導体装置の概略的な断面図である。
【0079】
図８を参照すると、半導体装置１００ｅは、ウエハボンディング方式で接合された第１半導体構造物Ｓ１及び第２半導体構造物Ｓ２を含むことができる。
【0080】
第１半導体構造物Ｓ１については、図１～図２ｂを参照して上述した周辺回路領域ＰＥＲＩに対する説明が適用されることができる。但し、第１半導体構造物Ｓ１は、ボンディング構造物である、第１ボンディングビア２９５、第１ボンディング金属層２９８、第１ボンディング絶縁層２９９をさらに含むことができる。第１ボンディングビア２９５は、最上部の回路配線ライン２８０の上部に配置され、回路配線ライン２８０と連結されることができる。第１ボンディング金属層２９８は、少なくとも一部が第１ボンディングビア２９５上で第１ボンディングビア２９５と連結されることができる。第１ボンディング金属層２９８は、第２半導体構造物Ｓ２の第２ボンディング金属層１９８と連結されることができる。ボンディング金属層２９８は、第２ボンディング金属層１９８と共に第１半導体構造物Ｓ１と第２半導体構造物Ｓ２との接合による電気的連結経路を提供することができる。第１ボンディング金属層２９８の一部は、下部の回路配線ライン２８０と連結されず、ボンディングのためにのみ配置されることができる。第１ボンディングビア２９５及び第１ボンディング金属層２９８は、導電性物質、例えば、銅（Ｃｕ）を含むことができる。第１ボンディング絶縁層２９９は、第１ボンディング金属層２９８の周りに配置されることができる。第１ボンディング絶縁層２９９は、第１ボンディング金属層２９８の拡散防止層として機能することもでき、例えば、ＳｉＮ、ＳｉＯＮ、ＳｉＣＮ、ＳｉＯＣ、ＳｉＯＣＮ、及びＳｉＯの少なくとも１つを含むことができる。
【0081】
第２半導体構造物Ｓ２については、他に説明がない場合、図１～図４ｂを参照して上述したメモリセル領域ＣＥＬＬに対する説明が適用されることができる。第２半導体構造物Ｓ２は、セル配線構造物であるセル配線ライン１８５をさらに含むことができ、ボンディング構造物である第２ボンディングビア１９５、第２ボンディング金属層１９８、及び第２ボンディング絶縁層１９９をさらに含むことができる。第２半導体構造物Ｓ２は、プレート層１０１の上面を覆うパッシベーション層１０６、及びコンタクトプラグ１７０とプレート層１０１との間に配置される上部絶縁層１６１をさらに含むことができる。
【0082】
セル配線ライン１８５はスタッド１８０と連結されることができる。但し、実施形態において、セル配線構造物を成すプラグ及び配線ラインの層数及び配置形態は多様に変更されることができる。セル配線ライン１８５は導電性物質からなることができ、例えば、タングステン（Ｗ）、アルミニウム（Ａｌ）、及び銅（Ｃｕ）の少なくとも１つを含むことができる。
【0083】
第２ボンディングビア１９５及び第２ボンディング金属層１９８は、最下部のセル配線ライン１８５の下に配置されることができる。第２ボンディングビア１９５はセル配線ライン１８５と第２ボンディング金属層１９８を連結し、第２ボンディング金属層１９８は第１半導体構造物Ｓ１の第１ボンディング金属層２９８と接合されることができる。第２ボンディング絶縁層１９９は、第１半導体構造物Ｓ１の第１ボンディング絶縁層２９９とボンディングされて連結されることができる。第２ボンディングビア１９５及び第２ボンディング金属層１９８は、導電性物質、例えば銅（Ｃｕ）を含むことができる。第２ボンディング絶縁層１９９は、例えば、ＳｉＯ、ＳｉＮ、ＳｉＣＮ、ＳｉＯＣ、ＳｉＯＮ、及びＳｉＯＣＮの少なくとも一つを含むことができる。
【0084】
第１及び第２半導体構造物Ｓ１、Ｓ２は、第１ボンディング金属層２９８と第２ボンディング金属層１９８の接合及び第１ボンディング絶縁層２９９と第２ボンディング絶縁層１９９の接合によってボンディングされることができる。第１ボンディング金属層２９８と第２ボンディング金属層１９８の接合は、例えば、銅（Ｃｕ）－銅（Ｃｕ）ボンディングであることができ、第１ボンディング絶縁層２９９と第２ボンディング絶縁層１９９の接合は、例えばＳｉＣＮ－ＳｉＣＮボンディングのような誘電体－誘電体ボンディングであることができる。第１及び第２半導体構造物Ｓ１、Ｓ２は、銅（Ｃｕ）－銅（Ｃｕ）ボンディング及び誘電体－誘電体ボンディングを含むハイブリッドボンディングによって接合されることができる。
【0085】
パッシベーション層１０６は、プレート層１０１の上面上に配置されることができ、半導体装置１００ｅを保護することができる。上部絶縁層１６１は、コンタクトプラグ１７０とプレート層１０１との間に配置されることができる。上部絶縁層１６１はコンタクトプラグ１７０の上端を覆い、プレート層１０１の下面に沿って延びることができる。但し、例示的な実施形態において、上部絶縁層１６１は、コンタクトプラグ１７０をプレート層１０１と電気的に分離する範囲内で、配置形態が多様に変更されることができる。一部実施形態において、上部絶縁層１６１は、コンタクトプラグ１７０の周りにおいて図２ｂの基板絶縁層１２１のような形態で配置されることもできる。パッシベーション層１０６及び上部絶縁層１６１は、絶縁物質、例えば、シリコン酸化物、シリコン窒化物、及びシリコン炭化物の少なくとも１つを含むことができ、実施形態によって複数の絶縁層からなることもできる。
【0086】
図９ａ～図１０ｅは、例示的な実施形態による半導体装置の製造方法を説明するための概略的な断面図である。図９ａ～図９ｉは、それぞれ図２ａに対応する断面を示し、図１０ａ～図１０ｅはそれぞれ図３ａに対応する領域を示す。
【0087】
図９ａを参照すると、基板２０１上に周辺回路領域ＰＥＲＩを成す回路素子２２０、回路配線構造物、及び周辺領域絶縁層２９０を形成することができる。
【0088】
まず、基板２０１内に素子分離層２１０を形成し、基板２０１上に回路ゲート誘電層２２２及び回路ゲート電極２２５を順次形成することができる。素子分離層２１０は、例えば、シャロートレンチアイソレーション（ｓｈａｌｌｏｗ ｔｒｅｎｃｈ ｉｓｏｌａｔｉｏｎ、ＳＴＩ）工程によって形成されることができる。回路ゲート誘電層２２２と回路ゲート電極２２５は、原子層堆積（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ、ＡＬＤ）または化学気相成長（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ、ＣＶＤ）を用いて形成されることができる。回路ゲート誘電層２２２はシリコン酸化物で形成され、回路ゲート電極２２５は多結晶シリコンまたは金属シリサイド層の少なくとも１つで形成されることができるが、これに限定されない。次に、回路ゲート誘電層２２２と回路ゲート電極２２５の両側壁にスペーサ層２２４、及び不純物領域２０５を形成することができる。実施形態によって、スペーサ層２２４は複数の層からなることもできる。不純物領域２０５は、イオン注入工程を行って形成することができる。
【0089】
上記回路配線構造物のうち、回路コンタクトプラグ２７０は、周辺領域絶縁層２９０を一部形成した後、一部をエッチングして除去し、導電性物質を埋め込むことで形成することができる。回路配線ライン２８０は、例えば、導電性物質を堆積させた後、これをパターニングすることで形成することができる。
【0090】
周辺領域絶縁層２９０は、複数個の絶縁層からなることができる。周辺領域絶縁層２９０は、上記回路配線構造物を形成する各段階において一部になることができる。これにより、周辺回路領域ＰＥＲＩが形成されることができる。
【0091】
図９ｂを参照すると、周辺回路領域ＰＥＲＩ上に、メモリセル領域ＣＥＬＬが提供されるプレート層１０１、水平絶縁層１１０、第２水平導電層１０４、及び基板絶縁層１２１を形成し、犠牲絶縁層１１８及び層間絶縁層１２０を交互に積層して下部積層構造物を形成し、第１チャネル犠牲層１１６ａを形成することができる。
【0092】
プレート層１０１は、周辺領域絶縁層２９０上に形成されることができる。プレート層１０１は、例えば、多結晶シリコンからなることができ、ＣＶＤ工程によって形成することができる。プレート層１０１を成す多結晶シリコンは不純物を含むことができる。
【0093】
水平絶縁層１１０を成す第１及び第２水平絶縁層１１１、１１２は、交互にプレート層１０１上に積層されることができる。水平絶縁層１１０は、後続工程によって一部が図２ｂの第１水平導電層１０２に置換される層であることができる。第１水平絶縁層１１１は、第２水平絶縁層１１２とは異なる物質を含むことができる。例えば、第１水平絶縁層１１１は層間絶縁層１２０と同じ物質からなり、第２水平絶縁層１１２は後続の犠牲絶縁層１１８と同じ物質からなることができる。水平絶縁層１１０は、一部領域、例えば第２領域Ｒ２において、一部がパターニング工程によって除去されることができる。
【0094】
第２水平導電層１０４は、水平絶縁層１１０上に形成され、水平絶縁層１１０が除去された領域でプレート層１０１と接触されることができる。
【0095】
基板絶縁層１２１は、コンタクトプラグ１７０（図２ａ参照）が配置される領域を含む一部の領域において、プレート層１０１を貫通するように形成されることができる。基板絶縁層１２１は、プレート層１０１、水平絶縁層１１０、及び第２水平導電層１０４の一部を除去した後、絶縁物質を埋め込むことで形成することができる。上記絶縁物質の埋め込み後、化学的機械的研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ、ＣＭＰ）工程を用いて平坦化工程をさらに行うことができる。これにより、基板絶縁層１２１の上面は、第２水平導電層１０４の上面と実質的に共面を成すことができる。
【0096】
【0097】
犠牲絶縁層１１８は、後続工程によって少なくとも一部がゲート電極１３０（図２ａ参照）に置換される層であることができる。犠牲絶縁層１１８は、層間絶縁層１２０とは異なる物質からなることができ、層間絶縁層１２０に対して特定のエッチング条件でエッチング選択性を有してエッチングされ得る物質で形成されることができる。例えば、層間絶縁層１２０は、シリコン酸化物及びシリコン窒化物の少なくとも１つからなることができ、犠牲絶縁層１１８は、シリコン、シリコン酸化物、シリコン炭化物及びシリコン窒化物の中から選択される層間絶縁層１２０とは異なる物質からなることができる。実施形態において、層間絶縁層１２０の厚さはすべて同一でないことができる。層間絶縁層１２０及び犠牲絶縁層１１８の厚さ及び構成する膜の個数は、図示されたものから多様に変更されることができる。
【0098】
第１チャネル犠牲層１１６ａは、第１領域Ｒ１において下部チャネル構造物ＣＨ１に対応する位置に形成されることができる。第１チャネル犠牲層１１６ａは、上記下部積層構造物を貫通するように下部チャネルホールを形成した後、上記下部チャネルホールに第１チャネル犠牲層１１６ａを成す物質を堆積させて平坦化工程を行うことで形成されることができる。第１チャネル犠牲層１１６ａは、例えば、多結晶シリコンを含むことができる。
【0099】
図９ｃを参照すると、上記下部積層構造物上に上部積層構造物を成す犠牲絶縁層１１８及び層間絶縁層１２０を交互に積層し、ゲートパッド領域ＧＰ及び第２チャネル犠牲層１１６ｂを形成することができる。
【0100】
【0101】
ゲートパッド領域ＧＰは、犠牲絶縁層１１８及び層間絶縁層１２０に対するフォトリソグラフィ工程及びエッチング工程を繰り返して行うことで形成することができる。ゲートパッド領域ＧＰは第２領域Ｒ２に形成され、上部の犠牲絶縁層１１８が下部の犠牲絶縁層１１８よりも短く延びる領域を含むように形成されることができる。各ゲートパッド領域ＧＰにおいて、複数の犠牲絶縁層１１８の上面及び端部が上部に露出するように互いに非対称な段差構造が形成されることができる。但し、実施形態において、ゲートパッド領域ＧＰの具体的な形態は多様に変更されることができる。
【0102】
ゲートパッド領域ＧＰの上記段差構造上に犠牲絶縁層１１８をさらに形成して、各領域において最上部に位置する犠牲絶縁層１１８が比較的厚い厚さを有する予備コンタクト領域１１８Ｐを形成することができる。予備コンタクト領域１１８Ｐは、段差構造の傾斜が比較的緩やかな左側の段差構造、すなわち第１段差構造に形成され、段差構造の傾斜が比較的急激な右側の段差構造、すなわち第２段差構造には形成されないことができる。但し、一部実施形態において、予備コンタクト領域１１８Ｐは、上記第１及び第２段差構造の全てに形成されることもできる。
【0103】
第２チャネル犠牲層１１６ｂは、第１領域Ｒ１において上部チャネル構造物ＣＨ２に対応する位置に形成されることができる。第２チャネル犠牲層１１６ｂは、第１チャネル犠牲層１１６ａとそれぞれ連結されるように形成されることができる。第２チャネル犠牲層１１６ｂは、第１チャネル犠牲層１１６ａと同じ物質、例えば、多結晶シリコンを堆積させることで形成されることができる。
【0104】
図９ｄを参照すると、上記下部積層構造物及び上記上部積層構造物を貫通する第１チャネル構造物ＣＨを形成することができる。
【0105】
まず、上記下部積層構造物及び上記上部積層構造物を覆うセル領域絶縁層１９０を形成することができる。
【0106】
第１チャネル構造物ＣＨは、第１及び第２チャネル犠牲層１１６ａ、１１６ｂを除去してホール形態のチャネルホールを形成した後、上記チャネルホール内にゲート誘電層１４５の少なくとも一部、チャネル層１４０、チャネル埋め込み絶縁層１４７、及びチャネルパッド１４９を順次堆積させることで形成することができる。
【0107】
ゲート誘電層１４５は、ＡＬＤまたはＣＶＤ工程を用いて均一な厚さを有するように形成されることができる。本段階において、ゲート誘電層１４５は全部または一部が形成されることができ、第１チャネル構造物ＣＨに沿ってプレート層１０１に垂直に延びる部分が本段階で形成されることができる。チャネル層１４０は、上記チャネルホール内でゲート誘電層１４５上に形成されることができる。チャネル埋め込み絶縁層１４７は、上記チャネルホールを充填するように形成され、絶縁物質であることができる。チャネルパッド１４９は導電性物質からなることができ、例えば多結晶シリコンからなることができる。
【0108】
図９ｅを参照すると、連結パッド１５１を形成し、上部犠牲絶縁層１１８Ｕ及び層間絶縁層１２０を交互に積層し、上部犠牲絶縁層１１８Ｕを貫通して第１チャネル構造物ＣＨと連結される第２チャネル構造物ＳＣＨを形成することができる。
【0109】
まず、連結パッド１５１は、第１チャネル構造物ＣＨ上で第１チャネル構造物ＣＨのチャネルパッド１４９と連結されるようにパターニングされて形成されることができる。
【0110】
上部犠牲絶縁層１１８Ｕは、後続の工程を介して第１上部ゲート電極１３０Ｕ１＿１、１３０Ｕ１＿２、１３０Ｕ１＿３（図２ａ参照）と置換される層であることができる。上部犠牲絶縁層１１８Ｕは、犠牲絶縁層１１８より厚く形成されることができ、パターニングして下の犠牲絶縁層１１８よりも短く延びるように形成されることができる。
【0111】
次に、上部犠牲絶縁層１１８Ｕを覆うセル領域絶縁層１９０をさらに形成することができる。第２チャネル構造物ＳＣＨを形成するために、上部犠牲絶縁層１１８Ｕを貫通するホール形態の上部チャネルホールを形成した後、上記上部チャネルホール内に上部ゲート誘電層１５５、上部チャネル層１５０、上部チャネル埋め込み絶縁層１５７、及び上部チャネルパッド１５９を順次形成することができる。各層は、第１チャネル構造物ＣＨのときと同じ方式で形成されることができる。上部チャネル層１５０は、下端で連結パッド１５１と連結されることができる。これにより、連結パッド１５１、上部ゲート誘電層１５５、上部チャネル層１５０、上部チャネル埋め込み絶縁層１５７、及び上部チャネルパッド１５９を含む第２チャネル構造物ＳＣＨが形成されることができる。
【0112】
【0113】
貫通孔ＯＨは、図２ａのコンタクトプラグ１７０に対応する領域に形成されることができる。貫通孔ＯＨは、セル領域絶縁層１９０、上部犠牲絶縁層１１８Ｕ、犠牲絶縁層１１８、及び層間絶縁層１２０を貫通し、下部で基板絶縁層１２１を貫通するように形成されることができる。貫通孔ＯＨの底面を介して回路配線ライン２８０が露出することができる。
【0114】
図１０ｂを参照すると、貫通孔ＯＨを介して露出した犠牲絶縁層１１８及び上部犠牲絶縁層１１８Ｕを一部除去して第１トンネル部ＴＬ１を形成することができる。
【0115】
本段階において、比較的厚い厚さを有する上部犠牲絶縁層１１８Ｕ及び予備コンタクト領域１１８Ｐにおける犠牲絶縁層１１８は、水平方向に沿って多く除去されることができる。これによって、上部犠牲絶縁層１１８Ｕ及び予備コンタクト領域１１８Ｐにおける第１トンネル部ＴＬ１は、下部領域の第１長さＬ１よりも長い第２長さＬ２で形成されることができる。これは、比較的に厚さが厚い領域でエッチング剤の流入が効率的に行われるためである。または、一部実施形態において、上部犠牲絶縁層１１８Ｕ及び予備コンタクト領域１１８Ｐは、犠牲絶縁層１１８の他の領域よりもエッチング速度が比較的速い領域を含むことができ、これによって、第１トンネル部ＴＬ１が比較的長く形成されることもできる。
【0116】
図１０ｃを参照すると、第１トンネル部ＴＬ１を満たすトンネル犠牲絶縁層１１９を形成することができる。
【0117】
トンネル犠牲絶縁層１１９は、第１トンネル部ＴＬ１を充填することができ、貫通孔ＯＨの側壁にも一部形成されることができる。トンネル犠牲絶縁層１１９は、上部犠牲絶縁層１１８Ｕ及び犠牲絶縁層１１８とエッチング速度が異なる物質を含むことができ、例えば、特定のエッチング条件でエッチング速度が比較的遅い物質を含むことができる。例えば、トンネル犠牲絶縁層１１９は、上部犠牲絶縁層１１８Ｕ及び犠牲絶縁層１１８と組成が異なるシリコン窒化物またはシリコン酸窒化物を含むことができる。
【0118】
図１０ｄを参照すると、トンネル犠牲絶縁層１１９及び犠牲絶縁層１１８を一部除去して第２トンネル部ＴＬ２を形成することができる。
【0119】
トンネル犠牲絶縁層１１９は、エッチング速度が比較的遅いため、比較的長く形成された上部犠牲絶縁層１１８Ｕに隣接した領域で上部犠牲絶縁層１１８Ｕの側面上に残存することができる。トンネル犠牲絶縁層１１９は、比較的短く形成された犠牲絶縁層１１８に隣接した領域では全て除去され、これによって露出した犠牲絶縁層１１８も一部除去されることができる。これにより、第２トンネル部ＴＬ２の長さは第１トンネル部ＴＬ１のときとは逆転されて、上部犠牲絶縁層１１８Ｕ及び予備コンタクト領域１１８Ｐにおいて、下部領域の第３長さＬ３よりも短い第４長さＬ４で形成されることができる。
【0120】
【0121】
貫通孔ＯＨ及び第２トンネル部ＴＬ２内に絶縁物質を堆積させて、予備コンタクト絶縁層１６０Ｐを形成することができる。予備コンタクト絶縁層１６０Ｐは、第２トンネル部ＴＬ２を充填し、貫通孔ＯＨの側壁上に形成されることができる。但し、上部犠牲絶縁層１１８Ｕに隣接した領域で、予備コンタクト絶縁層１６０Ｐは第２トンネル部ＴＬ２を完全に充填しないことができる。
【0122】
垂直犠牲層１９１は、予備コンタクト絶縁層１６０Ｐ上に形成され、貫通孔ＯＨを充填し、上部犠牲絶縁層１１８Ｕに隣接した領域で第２トンネル部ＴＬ２を充填することができる。垂直犠牲層１９１は予備コンタクト絶縁層１６０Ｐとは異なる物質を含むことができ、例えば、多結晶シリコンを含むことができる。
【0123】
次に、第１分離領域ＭＳ（図１参照）の位置に犠牲絶縁層１１８、上部犠牲絶縁層１１８Ｕ、及び層間絶縁層１２０を貫通してプレート層１０１に延びる開口部を形成することができる。上記開口部内に別途の犠牲スペーサ層を形成しながらエッチバック工程を実施し、第１領域Ｒ１において、水平絶縁層１１０を選択的に除去し、露出したゲート誘電層１４５の一部もともに除去することができる。水平絶縁層１１０が除去された領域に導電性物質を堆積させて第１水平導電層１０２を形成した後、上記開口部内で上記犠牲スペーサ層を除去することができる。本工程により、第１領域Ｒ１には、第１水平導電層１０２が形成されることができる。
【0124】
次に、犠牲絶縁層１１８及び上部犠牲絶縁層１１８Ｕは、例えば、湿式エッチングを用いて、層間絶縁層１２０、第２水平導電層１０４、及び予備コンタクト絶縁層１６０Ｐに対して選択的に除去されることができる。
【0125】
図９ｈを参照すると、ゲート電極１３０を形成することができる。
【0126】
ゲート電極１３０は、犠牲絶縁層１１８及び上部犠牲絶縁層１１８Ｕが除去された領域に導電性物質を堆積させて形成することができる。上記導電性物質は、金属、多結晶シリコン、または金属シリサイド物質を含むことができる。一部実施形態において、ゲート電極１３０の形成前に、ゲート誘電層１４５の一部を最初に形成することもできる。ゲート電極１３０を形成した後、第１分離領域ＭＳの領域に形成された上記開口部内にゲート分離絶縁層１０５（図２ｂ参照）を形成することができる。
【0127】
図９ｉを参照すると、貫通孔ＯＨ内の垂直犠牲層１９１を除去し、コンタクトプラグ１７０を形成することができる。
【0128】
垂直犠牲層１９１は、層間絶縁層１２０及びゲート電極１３０に対して選択的に除去することができる。垂直犠牲層１９１が除去された後に露出した予備コンタクト絶縁層１６０Ｐも一部除去することができる。このとき、コンタクト領域１３０Ｐでは、予備コンタクト絶縁層１６０Ｐが全て除去されることができ、その下では残存してコンタクト絶縁層１６０を成すことができる。コンタクト領域１３０Ｐでは、予備コンタクト絶縁層１６０Ｐが除去された後にゲート誘電層１４５が露出する場合、ゲート誘電層１４５も除去し、ゲート電極１３０の側面を露出させることができる。
【0129】
コンタクトプラグ１７０は、貫通孔ＯＨ内に導電性物質を堆積させて形成することができる。コンタクトプラグ１７０は、コンタクト領域１３０Ｐで水平に拡張する水平延長部１７０Ｈ（図３ａ及び図３ｂ参照）を有するように形成されることができ、これによってゲート電極１３０と物理的及び電気的に連結されることができる。
【0130】
【0131】
図１１は、例示的な実施形態による半導体装置を含むデータ保存システムを概略的に示した図面である。
【0132】
図１１を参照すると、データ保存システム１０００は、半導体装置１１００、及び半導体装置１１００と電気的に連結されるコントローラ１２００を含むことができる。データ保存システム１０００は、１つまたは複数の半導体装置１１００を含むストレージ装置（ｓｔｏｒａｇｅ ｄｅｖｉｃｅ）またはストレージ装置を含む電子装置（ｅｌｅｃｔｒｏｎｉｃ ｄｅｖｉｃｅ）であることができる。例えば、データ保存システム１０００は、１つまたは複数の半導体装置１１００を含むＳＳＤ装置（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ ｄｅｖｉｃｅ）、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、コンピューティングシステム、医療装置または通信装置であることができる。
【0133】
半導体装置１１００は、不揮発性メモリ装置であることができ、例えば、図１～図８を参照して上述したＮＡＮＤフラッシュメモリ装置であることができる。半導体装置１１００は、第１構造物１１００Ｆ及び第１構造物１１００Ｆ上の第２構造物１１００Ｓを含むことができる。例示的な実施形態において、第１構造物１１００Ｆは第２構造物１１００Ｓの隣に配置されることもできる。第１構造物１１００Ｆはデコーダ回路１１１０、ページバッファ１１２０、及びロジック回路１１３０を含む周辺回路構造物であることができる。第２構造物１１００Ｓは、ビットラインＢＬ、共通ソースラインＣＳＬ、ワードラインＷＬ、第１及び第２ゲート上部ラインＵＬ１、ＵＬ２、第１及び第２ゲート下部ラインＬＬ１、ＬＬ２、及びビットラインＢＬと共通ソースラインＣＳＬとの間のメモリセルストリングＣＳＴＲを含むメモリセル構造物であることができる。
【0134】
第２構造物１１００Ｓにおいて、各メモリセルストリングＣＳＴＲは、共通ソースラインＣＳＬに隣接する下部トランジスタＬＴ１、ＬＴ２、ビットラインＢＬに隣接する上部トランジスタＵＴ１、ＵＴ２、及び下部トランジスタＬＴ１、ＬＴ２と上部トランジスタＵＴ１、ＵＴ２との間に配置される複数のメモリセルトランジスタＭＣＴを含むことができる。下部トランジスタＬＴ１、ＬＴ２の個数及び上部トランジスタＵＴ１、ＵＴ２の個数は、実施形態によって多様に変形されることができる。
【0135】
例示的な実施形態において、上部トランジスタＵＴ１、ＵＴ２はストリング選択トランジスタを含むことができ、下部トランジスタＬＴ１、ＬＴ２は接地選択トランジスタを含むことができる。ゲート下部ラインＬＬ１、ＬＬ２は、各下部トランジスタＬＴ１、ＬＴ２のゲート電極であることができる。ワードラインＷＬは、メモリセルトランジスタＭＣＴのゲート電極であることができ、ゲート上部ラインＵＬ１、ＵＬ２は各上部トランジスタＵＴ１、ＵＴ２のゲート電極であることができる。
【0136】
例示的な実施形態において、下部トランジスタＬＴ１、ＬＴ２は、直列連結された下部消去制御トランジスタＬＴ１及び接地選択トランジスタＬＴ２を含むことができる。上部トランジスタＵＴ１、ＵＴ２は、直列連結されたストリング選択トランジスタＵＴ１及び上部消去制御トランジスタＵＴ２を含むことができる。下部消去制御トランジスタＬＴ１及び上部消去制御トランジスタＵＴ２の少なくとも一つは、ＧＩＤＬ現象を利用してメモリセルトランジスタＭＣＴに保存されたデータを削除する消去動作に利用されることができる。
【0137】
共通ソースラインＣＳＬ、第１及び第２ゲート下部ラインＬＬ１、ＬＬ２、ワードラインＷＬ、及び第１及び第２ゲート上部ラインＵＬ１、ＵＬ２は、第１構造物１１００Ｆ内から第２構造物１１００Ｓまで延びる第１連結配線１１１５を介してデコーダ回路１１１０と電気的に連結されることができる。ビットラインＢＬは、第１構造物１１００Ｆ内から第２構造物１１００Ｓまで延びる第２連結配線１１２５を介してページバッファ１１２０と電気的に連結されることができる。
【0138】
第１構造物１１００Ｆにおいて、デコーダ回路１１１０及びページバッファ１１２０は、複数のメモリセルトランジスタＭＣＴの少なくとも一つの選択メモリセルトランジスタに対する制御動作を実行することができる。デコーダ回路１１１０及びページバッファ１１２０は、ロジック回路１１３０によって制御されることができる。半導体装置１１００は、ロジック回路１１３０と電気的に連結される入出力パッド１１０１を介して、コントローラ１２００と通信することができる。入出力パッド１１０１は、第１構造物１１００Ｆ内から第２構造物１１００Ｓまで延びる入出力連結配線１１３５を介してロジック回路１１３０と電気的に連結されることができる。
【0139】
コントローラ１２００は、プロセッサ１２１０、ＮＡＮＤコントローラ１２２０、及びホストインタフェース１２３０を含むことができる。実施形態によって、データ保存システム１０００は複数の半導体装置１１００を含むことができ、この場合、コントローラ１２００は複数の半導体装置１１００を制御することができる。
【0140】
プロセッサ１２１０は、コントローラ１２００を含むデータ保存システム１０００の全般的な動作を制御することができる。プロセッサ１２１０は、所定のファームウェアによって動作することができ、ＮＡＮＤコントローラ１２２０を制御して半導体装置１１００にアクセスすることができる。ＮＡＮＤコントローラ１２２０は、半導体装置１１００との通信を処理するコントローラインタフェース１２２１を含むことができる。コントローラインタフェース１２２１を介して、半導体装置１１００を制御するための制御命令、半導体装置１１００のメモリセルトランジスタＭＣＴに記録しようとするデータ、半導体装置１１００のメモリセルトランジスタＭＣＴから読み込もうとするデータなどが転送されることができる。ホストインタフェース１２３０は、データ保存システム１０００と外部ホストとの間の通信機能を提供することができる。ホストインタフェース１２３０を介して外部ホストから制御命令を受信すると、プロセッサ１２１０は制御命令に応答して半導体装置１１００を制御することができる。
【0141】
図１２は、例示的な実施形態による半導体装置を含むデータ保存システムを概略的に示した斜視図である。
【0142】
図１２を参照すると、本発明の例示的な実施形態によるデータ保存システム２０００は、メイン基板２００１と、メイン基板２００１に実装されるコントローラ２００２、１つ以上の半導体パッケージ２００３、及びＤＲＡＭ２００４を含むことができる。半導体パッケージ２００３及びＤＲＡＭ２００４は、メイン基板２００１に形成される配線パターン２００５によってコントローラ２００２と互いに連結されることができる。
【0143】
メイン基板２００１は、外部ホストと結合される複数のピンを含むコネクタ２００６を含むことができる。コネクタ２００６における上記複数のピンの個数及び配置は、データ保存システム２０００と上記外部ホストとの間の通信インタフェースに応じて変わることができる。例示的な実施形態において、データ保存システム２０００は、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）、ＰＣＩ－Ｅｘｐｒｅｓｓ（Ｐｅｒｉｐｈｅｒａｌ Ｃｏｍｐｏｎｅｎｔ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｅｘｐｒｅｓｓ）、ＳＡＴＡ（Ｓｅｒｉａｌ Ａｄｖａｎｃｅｄ Ｔｅｃｈｎｏｌｏｇｙ Ａｔｔａｃｈｍｅｎｔ）、ＵＦＳ（Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｏｒａｇｅ）用のＭ－Ｐｈｙなどのインタフェースのいずれか一つによって外部ホストと通信することができる。例示的な実施形態において、データ保存システム２０００は、コネクタ２００６を介して外部ホストから供給される電源によって動作することができる。データ保存システム２０００は、上記外部ホストから供給される電力をコントローラ２００２及び半導体パッケージ２００３に分配するＰＭＩＣ（Ｐｏｗｅｒ Ｍａｎａｇｅｍｅｎｔ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）をさらに含むこともできる。
【0144】
コントローラ２００２は、半導体パッケージ２００３にデータを記録するか、半導体パッケージ２００３からデータを読み込むことができ、データ保存システム２０００の動作速度を改善することができる。
【0145】
ＤＲＡＭ２００４は、データ保存空間である半導体パッケージ２００３と外部ホストの速度差異を緩和するためのバッファメモリであることができる。データ保存システム２０００に含まれるＤＲＡＭ２００４は、一種のキャッシュメモリとしても動作することができ、半導体パッケージ２００３に対する制御動作において一時的にデータを保存するための空間を提供することもできる。データ保存システム２０００にＤＲＡＭ２００４が含まれる場合、コントローラ２００２は、半導体パッケージ２００３を制御するためのＮＡＮＤコントローラ以外にＤＲＡＭ２００４を制御するためのＤＲＡＭコントローラをさらに含むことができる。
【0146】
半導体パッケージ２００３は、互いに離隔した第１及び第２半導体パッケージ２００３ａ、２００３ｂを含むことができる。第１及び第２半導体パッケージ２００３ａ、２００３ｂは、それぞれ複数の半導体チップ２２００を含む半導体パッケージであることができる。第１及び第２半導体パッケージ２００３ａ、２００３ｂのそれぞれは、パッケージ基板２１００、パッケージ基板２１００上の半導体チップ２２００、半導体チップ２２００のそれぞれの下面に配置される接着層２３００、半導体チップ２２００とパッケージ基板２１００を電気的に連結する連結構造物２４００、及びパッケージ基板２１００上で半導体チップ２２００及び連結構造物２４００を覆うモールディング層２５００を含むことができる。
【0147】
パッケージ基板２１００は、パッケージ上部パッド２１３０を含むプリント回路基板であることができる。各半導体チップ２２００は入出力パッド２２１０を含むことができる。入出力パッド２２１０は、図９の入出力パッド１１０１に該当することができる。半導体チップ２２００のそれぞれは、ゲート積層構造物３２１０及びチャネル構造物３２２０を含むことができる。半導体チップ２２００のそれぞれは、図１～図８を参照して上述した半導体装置を含むことができる。
【0148】
例示的な実施形態において、連結構造物２４００は、入出力パッド２２１０とパッケージ上部パッド２１３０を電気的に連結するボンディングワイヤであることができる。したがって、各第１及び第２半導体パッケージ２００３ａ、２００３ｂにおいて、半導体チップ２２００はボンディングワイヤ方式で互いに電気的に連結されることができ、パッケージ基板２１００のパッケージ上部パッド２１３０と電気的に連結されることができる。実施形態によって、各第１及び第２半導体パッケージ２００３ａ、２００３ｂにおいて、半導体チップ２２００はボンディングワイヤ方式の連結構造物２４００の代わりに、貫通電極（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａ、ＴＳＶ）を含む連結構造物によって互いに電気的に連結されることもできる。
【0149】
例示的な実施形態において、コントローラ２００２と半導体チップ２２００は１つのパッケージに含まれることもできる。例示的な実施形態において、メイン基板２００１とは別個のインターポーザ基板にコントローラ２００２と半導体チップ２２００が実装され、上記インターポーザ基板に形成される配線によってコントローラ２００２と半導体チップ２２００が互いに連結されることもできる。
【0150】
図１３は、例示的な実施形態による半導体パッケージを概略的に示した断面図である。図１３は、図１２の半導体パッケージ２００３の例示的な実施形態を説明し、図１２の半導体パッケージ２００３を切断線ＩＩＩ－ＩＩＩ’に沿って切断した領域を概念的に示した。
【0151】
図１３を参照すると、半導体パッケージ２００３において、パッケージ基板２１００はプリント回路基板であることができる。パッケージ基板２１００は、パッケージ基板の本体部２１２０、パッケージ基板の本体部２１２０の上面に配置されるパッケージ上部パッド２１３０（図１２参照）、パッケージ基板の本体部２１２０の下面に配置されるか、下面を介して露出する下部パッド２１２５、及びパッケージ基板の本体部２１２０の内部で上部パッド２１３０と下部パッド２１２５を電気的に連結する内部配線２１３５を含むことができる。下部パッド２１２５は、導電性連結部２８００を介して図１２のようにデータ保存システム２０００のメイン基板２００１の配線パターン２００５に連結されることができる。
【0152】
半導体チップ２２００のそれぞれは、半導体基板３０１０及び半導体基板３０１０上に順次積層される第１構造物３１００及び第２構造物３２００を含むことができる。第１構造物３１００は、周辺配線３１１０を含む周辺回路領域を含むことができる。第２構造物３２００は、共通ソースライン３２０５、共通ソースライン３２０５上のゲート積層構造物３２１０、ゲート積層構造物３２１０を貫通するチャネル構造物３２２０、チャネル構造物３２２０と電気的に連結されるビットライン３２４０、及びゲート積層構造物３２１０のワードラインＷＬ（図１１参照）と電気的に連結されるコンタクトプラグ３２３５を含むことができる。図１～図８を参照して上述したように、半導体チップ２２００のそれぞれにおいて、ゲート電極１３０のうち、複数個は１つのコンタクトプラグ１７０と共通に連結されることができる。
【0153】
半導体チップ２２００のそれぞれは、第１構造物３１００の周辺配線３１１０と電気的に連結され、第２構造物３２００内に延びる貫通配線３２４５を含むことができる。貫通配線３２４５は、ゲート積層構造物３２１０の外側に配置されることができ、ゲート積層構造物３２１０を貫通するようにさらに配置されることができる。半導体チップ２２００のそれぞれは、第１構造物３１００の周辺配線３１１０と電気的に連結される入出力パッド２２１０（図１２参照）をさらに含むことができる。
【0154】
本発明は、上述した実施形態及び添付された図面によって限定されるものではなく、添付された特許請求の範囲によって限定しようとする。したがって、特許請求の範囲に記載された本発明の技術的思想から逸脱しない範囲内で当技術分野の通常の知識を有する者によって多様な形態の置換、変形及び変更と実施例の組み合わせが可能であり、これもまた本発明の範囲に属するといえる。
【符号の説明】
【0155】
１０１ プレート層 １０２、１０４ 水平導電層
１０３ 上部分離絶縁層 １０５ ゲート分離絶縁層
１０６ パッシベーション層 １０９ エピタキシャル層
１１０ 水平絶縁層 １１８ 犠牲絶縁層
１１９ トンネル犠牲絶縁層 １２０ 層間絶縁層
１２１ 基板絶縁層 １３０ ゲート電極
１４０ チャネル層 １４５ ゲート誘電層
１４７ チャネル埋め込み絶縁層 １４９ チャネルパッド
１５０ 上部チャネル層 １５１ 連結パッド
１５５ 上部ゲート誘電層 １５７ 上部チャネル埋め込み絶縁層
１５９ 上部チャネルパッド １６０ コンタクト絶縁層
１７０ コンタクトプラグ １７５ 上部コンタクトプラグ
１８０ スタッド １８５ セル配線ライン
１９０ セル領域絶縁層 １９１ 垂直犠牲層
１０３ 上部分離絶縁層 １０５ ゲート分離絶縁層
１０６ パッシベーション層 １０９ エピタキシャル層
１１０ 水平絶縁層 １１８ 犠牲絶縁層
１１９ トンネル犠牲絶縁層 １２０ 層間絶縁層
１２１ 基板絶縁層 １３０ ゲート電極
１４０ チャネル層 １４５ ゲート誘電層
１４７ チャネル埋め込み絶縁層 １４９ チャネルパッド
１５０ 上部チャネル層 １５１ 連結パッド
１５５ 上部ゲート誘電層 １５７ 上部チャネル埋め込み絶縁層
１５９ 上部チャネルパッド １６０ コンタクト絶縁層
１７０ コンタクトプラグ １７５ 上部コンタクトプラグ
１８０ スタッド １８５ セル配線ライン
１９０ セル領域絶縁層 １９１ 垂直犠牲層
【図1】
【図2a】
【図2b】
【図3a】
【図3b】
【図4a】
【図4b】
【図5】
【図6】
【図7a】
【図7b】
【図8】
【図9a】
【図9b】
【図9c】
【図9d】
【図9e】
【図9f】
【図9g】
【図9h】
【図9i】
【図10a】
【図10b】
【図10c】
【図10d】
【図10e】
【図11】
【図12】
【図13】