特開 2024-126252 メモリシステム、ファームウェア更新方法、及びプログラム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024126252

(43)【公開日】2024-09-20

(54)【発明の名称】メモリシステム、ファームウェア更新方法、及びプログラム

(51)【国際特許分類】

   G06F 12/02 20060101AFI20240912BHJP

   G06F 12/00 20060101ALI20240912BHJP

   G06F 8/654 20180101ALI20240912BHJP

【ＦＩ】

G06F12/02 510A

G06F12/00 597U

G06F8/654

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2023034522

(22)【出願日】2023-03-07

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100083806

【弁理士】

【氏名又は名称】三好 秀和

(74)【代理人】

【識別番号】100111235

【弁理士】

【氏名又は名称】原 裕子

(74)【代理人】

【識別番号】100170575

【弁理士】

【氏名又は名称】森 太士

(72)【発明者】

【氏名】松本 真梨子

【テーマコード（参考）】

5B160

5B376

【Ｆターム（参考）】

5B160AC03

5B376CA81

5B376CA88

(57)【要約】

【課題】ファームウェア更新時にメモリブロックを効率的に使用することができ、書き込みブロック数を削減して、書き込み時間を短縮する。
【解決手段】実施形態に係るメモリシステムは、半導体メモリと、半導体メモリに電気的に接続されたメモリコントローラと、を備える。半導体メモリは、データ消去動作の単位であるブロックを少なくとも１つ含み、少なくとも１つのブロックのうちの第１ブロックは、複数のファームウェアがそれぞれ格納された複数のスロットを含み、複数のスロットのうちアクティブなスロットを示すアクティブスロット情報を格納する。メモリコントローラは、複数のファームウェアのうちの少なくとも１つの更新を指示するコマンドをホスト装置から受信したことに応じ、第１ブロックの複数のスロットのうちのいずれか１つに格納されたファームウェアと、第１ブロックに格納されたアクティブスロット情報と、のうちの少なくとも一方を変更する。
【選択図】図５

【特許請求の範囲】

【請求項1】

データ消去動作の単位であるブロックを少なくとも１つ含み、少なくとも１つの前記ブロックのうちの第１ブロックは、複数のファームウェアがそれぞれ格納された複数のスロットを含み、前記複数のスロットのうちアクティブなスロットを示すアクティブスロット情報を格納する、半導体メモリと、
前記半導体メモリに電気的に接続され、前記複数のファームウェアのうちの少なくとも１つの更新を指示するコマンドをホスト装置から受信したことに応じ、前記第１ブロックの前記複数のスロットのうちのいずれか１つに格納された前記ファームウェアと、前記第１ブロックに格納された前記アクティブスロット情報と、のうちの少なくとも一方を変更するように構成されたメモリコントローラと、を備える、
メモリシステム。

【請求項2】

前記複数のファームウェアは、互いに異なるファームウェアである、
請求項１に記載のメモリシステム。

【請求項3】

異なる前記複数のファームウェアは、第１ファームウェアと、第２ファームウェアと、を少なくとも含み、
前記複数のスロットは、前記第１ファームウェアを格納する第１スロットと、前記第２ファームウェアを格納する第２スロットと、を少なくとも含み、
前記メモリコントローラは、前記コマンドを前記ホスト装置から受信したことに応じ、
前記第１ブロックの前記第１スロットに格納された前記第１ファームウェアを読み出し、
前記第１ブロックに対して前記データ消去動作を実行し、
前記読み出された第１ファームウェアを変更し、
前記変更された第１ファームウェアを前記データ消去動作が実行された第１ブロックに書き込む、ように構成された、
請求項２に記載のメモリシステム。

【請求項4】

異なる前記複数のファームウェアは、第１ファームウェアと、第２ファームウェアと、を少なくとも含み、
前記複数のスロットは、前記第１ファームウェアを格納する第１スロットと、前記第２ファームウェアを格納する第２スロットと、を少なくとも含み、
前記メモリコントローラは、前記コマンドを前記ホスト装置から受信したことに応じ、
前記第１ブロックに格納された前記アクティブスロット情報を読み出し、
前記第１ブロックに対して前記データ消去動作を実行し、
前記読み出されたアクティブスロット情報が示す前記アクティブなスロットを、前記第１スロットから前記第２スロットに変更し、
前記変更されたアクティブスロット情報を前記データ消去動作が実行された第１ブロックに書き込む、ように構成された、
請求項２に記載のメモリシステム。

【請求項5】

少なくとも１つのブロックは第２ブロックをさらに含み、前記第２ブロックは、異なる前記複数のファームウェアのそれぞれの複製がそれぞれ格納された複数のスロットを含み、前記アクティブスロット情報の複製を格納し、
前記メモリコントローラは、前記コマンドを前記ホスト装置から受信したことに応じ、前記第１ブロックと前記第２ブロックのそれぞれに対して、前記複数のスロットのうちいずれか１つに格納された前記ファームウェアと、前記アクティブスロット情報と、のうちの少なくとも一方を更新する、ように構成された、
請求項２に記載のメモリシステム。

【請求項6】

前記メモリコントローラは、前記コマンドが前記アクティブスロット情報の変更を指示していることに応じ、前記第１ブロックの前記複数のスロットにそれぞれ格納された前記複数のファームウェアのいずれも変更せず、前記第１ブロックに格納された前記アクティブスロット情報を変更する、ように構成された、
請求項１に記載のメモリシステム。

【請求項7】

前記メモリコントローラは、前記コマンドが前記ファームウェアの変更を指示していることに応じ、前記第１ブロックの前記複数のスロットにそれぞれ格納された前記複数のファームウェアのうちのいずれか１つを変更し、前記第１ブロックに格納された前記アクティブスロット情報を変更しない、ように構成された、
請求項１に記載のメモリシステム。

【請求項8】

前記アクティブスロット情報は、前記アクティブなスロットに格納された前記ファームウェアの起動に失敗した場合に別のスロットに格納されたファームウェアを起動する起動順序に関する情報を含む、
請求項１に記載のメモリシステム。

【請求項9】

データ消去動作の単位であるブロックを少なくとも１つ含む半導体メモリに格納されたファームウェアの更新方法であって、
少なくとも１つのブロックのうちの第１ブロックに設けられた複数のスロットのそれぞれに、複数のファームウェアをそれぞれ格納することと、
前記第１ブロックに、前記複数のスロットのうちアクティブなスロットを示すアクティブスロット情報を格納することと、
前記複数のファームウェアのうちの少なくとも１つの更新を指示するコマンドをホスト装置から受信することと、
前記第１ブロックの前記複数のスロットのうちのいずれか１つに格納された前記ファームウェアと、前記第１ブロックに格納された前記アクティブスロット情報と、のうちの少なくとも一方を変更することと、を備える、
ファームウェア更新方法。

【請求項10】

データ消去動作の単位であるブロックを少なくとも１つ含む半導体メモリに格納されたファームウェアを更新する、コンピュータにより実行可能なプログラムであって、
少なくとも１つのブロックのうちの第１ブロックに設けられた複数のスロットのそれぞれに、複数のファームウェアをそれぞれ格納することと、
前記第１ブロックに、前記複数のスロットのうちアクティブなスロットを示すアクティブスロット情報を格納することと、
前記複数のファームウェアのうちの少なくとも１つの更新を指示するコマンドをホスト装置から受信することと、
前記第１ブロックの前記複数のスロットのうちのいずれか１つに格納された前記ファームウェアと、前記第１ブロックに格納された前記アクティブスロット情報と、のうちの少なくとも一方を変更することと、を前記コンピュータに実行させる、
プログラム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、メモリシステム、ファームウェア更新方法、及びプログラムに関する。

【背景技術】

【0002】

ＮＡＮＤ型フラッシュメモリ（以降、ＮＡＮＤフラッシュメモリともいう）のような半導体メモリを含むメモリシステムが、様々な電子機器に用いられている。このようなメモリシステムは、例えば、ＳＳＤ（Solid State drives）である。

【0003】

例えば、メモリシステム内に備えられているメモリコントローラは、ＮＡＮＤフラッシュメモリに対する各種の処理及び動作を、指示（又は命令）できる。メモリコントローラは、メモリシステム内（例えば、ＮＡＮＤフラッシュメモリ内）に記憶されたファームウェアに基づいて、ＮＡＮＤフラッシュメモリに対する各種の処理及び動作を制御する。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】米国特許出願公開第２０１６／０２７５０１１号明細書

【特許文献2】米国特許第８，４６３，９８６号明細書

【特許文献3】米国特許第１０，８８４，９４７号明細書

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明の一実施形態は、ファームウェア更新時にＮＡＮＤ型フラッシュメモリのメモリブロックを効率的に使用することができると共に、ファームウェア更新時の書き込みブロック数を削減して、書き込み時間を短縮することができる、メモリシステム、ファームウェア更新方法、及びプログラムを提供する。

【課題を解決するための手段】

【0006】

実施形態に係るメモリシステムは、半導体メモリと、半導体メモリに電気的に接続されたメモリコントローラと、を備える。半導体メモリは、データ消去動作の単位であるブロックを少なくとも１つ含み、少なくとも１つのブロックのうちの第１ブロックは、複数のファームウェアがそれぞれ格納された複数のスロットを含み、複数のスロットのうちアクティブなスロットを示すアクティブスロット情報を格納する。メモリコントローラは、複数のファームウェアのうちの少なくとも１つの更新を指示するコマンドをホスト装置から受信したことに応じ、第１ブロックの複数のスロットのうちのいずれか１つに格納されたファームウェアと、第１ブロックに格納されたアクティブスロット情報と、のうちの少なくとも一方を変更する。

【図面の簡単な説明】

【0007】

【図1】比較例のＮＡＮＤ型フラッシュメモリにおける、メモリブロックの概略構成例を模式的に示す図。

【図2A】比較例のＮＡＮＤ型フラッシュメモリにおける、アクティブスロットが設けられたメモリブロックの例を模式的に示す図。

【図2B】比較例のＮＡＮＤ型フラッシュメモリにおける、アクティブスロットの変更例を模式的に示す図。

【図3】実施形態に係るメモリシステムとホスト装置の概略構成例を模式的に示すブロック図。

【図4】実施形態に係るメモリコントローラの内部構成例を模式的に示すブロック図。

【図5】実施形態に係るＮＡＮＤ型フラッシュメモリにおける、メモリブロックの概略構成例を模式的に示す図。

【図6】実施形態に係るメモリブロックのうち、ファームウェアを格納するスロットが設けられたメモリブロックの内部構成例を模式的に示す図。

【図7】実施形態に係るメモリブロックにおいて、スロットに格納されたファームウェアを変更する例を模式的に示す図。

【図8】実施形態に係るメモリブロックにおいて、アクティブスロットを変更する例を模式的に示す図。

【図9】実施形態に係るファームウェア更新処理の手順の概略例を示すフローチャート。

【図10】実施形態に係るファームウェアの変更処理の手順の概略例を示すフローチャート。

【図11】実施形態に係るアクティブスロットの変更処理の手順の概略例を示すフローチャート。

【図12A】比較例におけるメモリブロック群の概略構成例を模式的に示す図。

【図12B】実施形態におけるメモリブロック群の概略構成例を模式的に示す図。

【図13A】比較例におけるメモリブロックの使用状況の例を模式的に示す図。

【図13B】実施形態におけるメモリブロックの使用状況の例を模式的に示す図。

【発明を実施するための形態】

【0008】

次に、図面を参照して、実施形態について説明する。以下に説明する明細書又は図面の記載において、同様の構成要素には同一の符号を付して説明を省略する。図面は模式的なものである。また、以下に示す実施形態は、技術的思想を具体化するための装置や方法を例示するものである。実施形態は、特許請求の範囲において、種々の変更を加えることができる。

【0009】

（実施形態）
ＮＡＮＤ型フラッシュメモリ（以降、ＮＡＮＤフラッシュメモリともいう）のような半導体メモリを含むメモリシステムは、ホスト装置からのコマンドに応じた各種の処理を実行する。メモリシステム内に備えられているメモリコントローラは、メモリシステム内（例えば、ＮＡＮＤ型フラッシュメモリ内）に記憶されたファームウェアに基づいて、ＮＡＮＤ型フラッシュメモリに対する各種の処理及び動作を制御する。ファームウェアは、例えば、ＮＡＮＤ型フラッシュメモリの特定のメモリブロック（以降、単に、ブロックともいう）内に設けられたファームウェアスロット（以降、単に、スロットともいう）内に記憶される。ＮＡＮＤ型フラッシュメモリにおいて、ブロックは、データ消去動作の単位である。

【0010】

メモリコントローラは、概して、実行する各種の動作に応じて、複数種類のファームウェアを使い分ける。

【0011】

また、ロバスト性の向上などのために、同一のファームウェアがメモリシステム内の複数箇所に格納される。以下では、このように、同一のファームウェアを複数箇所に格納することを「ファームウェアを多重化する」という。例えば、同一のファームウェアを４箇所に格納することを「ファームウェアの多重度を４にする」ともいう。

【0012】

ファームウェアの更新は、例えば、ホスト装置から受信した更新リクエストに応じて、メモリコントローラが実行する。ファームウェアが更新されると、ファームウェアに従ってメモリコントローラが制御する動作内容が変更される。尚、ファームウェアの更新は、本明細書では、スロット内のファームウェアを変更する狭義のファームウェアの更新と、スロット内のファームウェアの内容はそのままで、アクティブなスロット（以降、アクティブスロットともいう）を変更する広義のファームウェアの更新と、の２つの様態を含む。ここで、アクティブなスロットとは、現在実行されているファームウェアが格納されているスロットである。

【0013】

図１は、比較例におけるＮＡＮＤフラッシュメモリ２０Ｃのメモリブロックの概略構成の一例を模式的に示している。図１に示す例では、３種類のファームウェアそれぞれの多重度を４にするために１２個のスロットが設けられている。すなわち、３スロット分のファームウェアそれぞれの多重度を４にするために、１ブロックあたりに１スロットが設けられ、計１２ブロックがファームウェアの格納用として確保されている。つまり、多重度×スロットの数に等しい数のブロックが最低限確保される必要がある。

【0014】

より具体的には、３種類のうちの１種類目のファームウェアを格納するためのスロット１が、４個のブロック１＿１～１＿４にそれぞれ１個ずつ設けられている。同様に、３種類のうちの２種類目のファームウェアを格納するためのスロット２が、４個のブロック２＿１～２＿４にそれぞれ１個ずつ設けられ、３種類目のファームウェアを格納するためのスロット３が、４個のブロック３＿１～３＿４にそれぞれ１個ずつ設けられている。４つのスロット１に格納された４つのファームウェアは、すべて同一のファームウェアである。４つのスロット２に格納された４つのファームウェアは、すべて同一のファームウェアである。４つのスロット３に格納された４つのファームウェアは、すべて同一のファームウェアである。また、スロット１に格納されたファームウェアは、スロット２に格納されたファームウェアともスロット３に格納されたファームウェアとも異なるファームウェアであってもよく、同一のファームウェアであってもよい。スロット２に格納されたファームウェアは、スロット３に格納されたファームウェアとは異なるファームウェアであってもよく、同一のファームウェアであってもよい。

【0015】

尚、ブロック１＿５～１＿ｎ、ブロック２＿５～２＿ｎ、ブロック３＿５～３＿ｎ（ここで、ｎは７以上の自然数）は、ユーザデータ用のブロックである。ここで、ユーザデータ用のブロックとは、例えば、ホスト装置が読み書きするデータ用のブロックである。

【0016】

図２Ａは、図１に示したＮＡＮＤフラッシュメモリ２０Ｃにおける、アクティブスロットであるスロット１が設けられているブロック１＿１～１＿４の例を模式的に示している。図２Ｂは、図２Ａに示したＮＡＮＤフラッシュメモリ２０Ｃにおける、アクティブスロットの変更例を模式的に示している。

【0017】

図２Ａ及び図２Ｂに示す例では、特定のブロック１＿１～１＿４にアクティブスロットが設けられることが予め（例えば設計時点で）決められている。すなわち、図２Ａの例では、ブロック１＿１～１＿４に設けられたスロットがアクティブスロットとして固定的に認識される。このように、特定のブロック１＿１～１＿４にアクティブスロットを設けるのは、どのブロックにアクティブスロットが設けられているのかを示す情報の保存先を決定することが難しいからである。仮に、１２個のブロック１＿１～１＿４、２＿１～２＿４、３＿１～３＿４にアクティブスロットを示す情報をそれぞれ格納した場合、例えばアクティブスロットを変更するだけであっても、１２個のブロックのすべてに書き込み処理を行う必要が生じてしまう。また、アクティブスロットを示す情報を格納する専用のブロックを１ブロック確保した場合、その専用のブロックに対して書き込み処理を行う必要が生じ、書き込み処理の回数の増加につながる。

【0018】

図２Ｂに示す比較例において、アクティブスロットをスロット１からスロット２に変更するためには、ブロック１＿１～１＿４それぞれに格納されているデータと、ブロック２＿１～２＿４それぞれに格納されているデータと、をスワップする必要がある。そのためには、計８ブロック１＿１～１＿４、２＿１～２＿４について更新処理（書き込み処理）を行う必要がある。このような更新処理をＮＡＮＤフラッシュメモリに対して行う場合、各ブロックに格納されているデータを別なブロックにバックアップし、元のブロックに対してデータ消去動作を実行したあと、バックアップしておいたデータを元のブロックに書き戻す処理を行う必要がある。

【0019】

また、ファームウェアのサイズは、例えば、ＮＡＮＤフラッシュメモリのブロックサイズの３分の１以下である。よって、１ブロックあたりに１スロットを設けるような使い方ではブロックのメモリ領域を有効に活用できない。ブロックサイズは増えていく傾向にあるため、ブロックの効果的な使い方が求められている。

【0020】

（実施形態に係るメモリシステム）
図３は、実施形態に係るメモリシステム１とホスト装置５の概略構成例を模式的に示している。また、図４は、図３に示したメモリシステム１に備えられたメモリコントローラ１０の内部構成例を模式的に示している。

【0021】

実施形態に係るメモリシステム１は、ホスト装置５からのリクエストに応じて、メモリシステム１内におけるデータの書き込み、データの読み出し、及びデータの消去などを行う。

【0022】

ホスト装置５は、プロセッサ５０と、記憶装置５１と、ＲＡＭ（Random Access Memory）５２と、インタフェース回路（Ｉ／Ｆ）５３を備える。ホスト装置５は、 例えば、サーバ、パーソナルコンピュータ、スマートフォン、フューチャーフォン、携帯端末（例えば、タブレット端末）、ゲーム機器、情報家電、車載機器、ルータ、基地局などである。

【0023】

プロセッサ５０は、ホスト装置５の各種の処理及び動作を、制御する。プロセッサ５０は、メモリシステム１に対する各種の処理及び動作をリクエスト（例えば、命令、指示）するためのコマンドＣＭＤを発行する。

【0024】

記憶装置５１は、ＨＤＤ（Hard Disc Drive）のようなストレージデバイスである。ＲＡＭ５２は、プロセッサ５０による各種のデータ処理のための作業領域として機能する。

【0025】

インタフェース回路５３は、所定のインタフェース規格及び（又は）通信プロトコルに基づいて、メモリシステム１との通信を行う。尚、ホスト装置５からメモリシステム１に対するコマンドＣＭＤは、インタフェース回路５３が準拠するインタフェース規格に基づく。例えば、インタフェース回路５３が準拠するインタフェース規格（又は通信プロトコル）は、ＳＡＳ（Serial Attached SCSI）規格、ＳＡＴＡ（Serial ATA）規格、ＰＣＩｅｘｐｒｅｓｓ（登録商標）規格、ＮＶＭ Ｅｘｐｒｅｓｓ（登録商標）規格、Ｕｎｉｖｅｒｓａｌ Ｆｌａｓｈ Ｓｔｒａｇｅ規格などである。尚、インタフェース回路５３は、ここで例示されたインタフェース規格以外の他のインタフェース規格に準拠してもよい。

【0026】

実施形態に係るメモリシステム１は、メモリコントローラ１０と、ＮＡＮＤフラッシュメモリ２０とを備えている。

【0027】

メモリコントローラ１０は、ホスト装置５からのコマンドＣＭＤに呼応して、ＮＡＮＤフラッシュメモリ２０に対するデータの書き込み、データの読み出し及びデータの消去などの各種の処理及び動作を、ＮＡＮＤフラッシュメモリ２０に指示する。メモリコントローラ１０は、システムＬＳＩ（Ｌａｒｇｅ－Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）又はＳｏＣ（Ｓｙｓｔｅｍ－ｏｎ－ａ－Ｃｈｉｐ）で構成され得る。メモリコントローラ１０の各部の機能は、専用ハードウェア、プログラムを実行するプロセッサ、又は、これらの組み合わせにより実現され得る。

【0028】

メモリコントローラ１０は、プロセッサ１００と、ＲＡＭ１１０と、バッファ部１２０と、インタフェース回路（Ｉ／Ｆ）１３０及び１４０とを備えている。

【0029】

プロセッサ１００は、ＮＡＮＤフラッシュメモリ２０に対する各種の処理及び動作を、指示、命令する。例えば、プロセッサ１００は、ＮＡＮＤフラッシュメモリ２０に対する指示を示すコマンドを生成する。プロセッサ１００は、例えば、メモリシステム１内（例えば、ＮＡＮＤフラッシュメモリ２０のメモリ領域内）に格納されたファームウェアに従って、ＮＡＮＤフラッシュメモリ２０に対する各種の処理及び動作を制御する。

【0030】

図４に示すように、プロセッサ１００は、ＣＰＵ１０１と、解析部１０２と、実行部１０３と、メモリ１０４を備えている。プロセッサ１００は、これらの構成要素によって、ホスト装置５からのコマンドＣＭＤの実行のための機能、ファームウェアの更新のための機能などを実現する。

【0031】

ＣＰＵ１０１は、プロセッサ１００内で実行される各種の処理及びプロセッサ１００内の各種の動作を制御する。解析部１０２は、ホスト装置５からのコマンドＣＭＤを解析する。実行部１０３は、コマンドＣＭＤの解析結果に基づいた動作を実行する。解析部１０２及び実行部１０３の機能は、専用ハードウェア（回路）によって実現されてもよいし、ＣＰＵ１０１がソフトウェア（プログラム）を実行することによって実現されてもよい。

【0032】

ＲＡＭ１１０は、メモリコントローラ１０内における、プロセッサ１００による各種の処理及び動作のための作業領域として機能する。ＲＡＭ１１０は、プロセッサ１００による各種の処理に用いられるファームウェアＦＷ、プログラムＵＤＰ及びデータ等を一時的に記憶する。例えば、ＲＡＭ１１０は、ＣＰＵ１０１や実行部１０３によりアクセスされる。尚、ＲＡＭ１１０と同様の機能・構成を有するメモリ１０４がプロセッサ１００内に設けられてもよい。プログラムＵＤＰは、本実施形態に係るファームウェア更新用のプログラムである。プログラムＵＤＰは、ＮＡＮＤフラッシュメモリ２０内に保存されており、メモリコントローラ１０がファームウェアＦＷの更新を実行する際には、プログラムＵＤＰはＮＡＮＤフラッシュメモリ２０からＲＡＭ１１０又はメモリ１０４にロードされる。メモリコントローラ１０は、ＲＡＭ１１０又はメモリ１０４にロードされたプログラムＵＤＰを実行して、ファームウェアＦＷの更新を行う。なお、プログラムＵＤＰは、ファームウェアＦＷの一部であってもよい。

【0033】

バッファ部１２０は、メモリコントローラ１０とホスト装置５との間で転送されるデータ、及び、メモリコントローラ１０とフラッシュメモリ２０との間で転送されるデータを、一時的に記憶する。例えば、バッファ部１２０は、コマンドバッファ１２１とデータバッファ１２２とを含む。

【0034】

コマンドバッファ１２１は、ホスト装置５からのコマンドＣＭＤを一時的に記憶する。データバッファ１２２は、メモリコントローラ１０とホスト装置５との間で転送されるデータＤＡＴ、及び、メモリコントローラ１０とフラッシュメモリ２０との間で転送されるデータＤＡＴを一時的に記憶する。

【0035】

インタフェース（Ｉ／Ｆ）回路１３０は、所定のインタフェース規格に基づいて、ホスト装置５とメモリコントローラ１０との間のデータ転送を行う。インタフェース回路１３０が準拠するインタフェース規格（及び通信プロトコル）は、ホスト装置５のインタフェース回路５３が準拠するインタフェース規格と同じ規格である。

【0036】

インタフェース（Ｉ／Ｆ）回路１４０は、ＮＡＮＤインタフェース規格に基づいて、メモリコントローラ１０とＮＡＮＤフラッシュメモリ２０との間の通信（例えばデータ転送）を行う。

【0037】

メモリコントローラ１０がＮＡＮＤフラッシュメモリ２０に或る動作を命令する場合、メモリコントローラ１０は、コマンド及びアドレス情報を含むデータＤＡＴを、ＮＡＮＤフラッシュメモリ２０に送る。尚、メモリコントローラ１０がデータの書き込みをＮＡＮＤフラッシュメモリ２０に命令する場合、データＤＡＴは、書き込みデータをさらに含む。尚、メモリコントローラ１０は、上記の構成に加えて、ＥＣＣ回路（図示せず）のような他の構成を含んでもよい。

【0038】

ＮＡＮＤフラッシュメモリ２０は、不揮発性の半導体メモリデバイスである。ＮＡＮＤフラッシュメモリ２０は、データやファームウェアを実質的に不揮発に記憶することができる。

【0039】

（ＮＡＮＤ型フラッシュメモリのブロック構成）
図５は、実施形態に係るＮＡＮＤフラッシュメモリ２０におけるメモリブロックの概略構成の一例を模式的に示している。実施形態におけるＮＡＮＤ型フラッシュメモリ２０では、複数種類のファームウェアを格納するための複数のスロットと、アクティブスロットに関する情報（以降、アクティブスロット情報ともいう）格納する領域と、が１ブロック内に設けられている。

【0040】

図５に示す例では、３種類のファームウェアを格納するための３個のスロット１～３と、アクティブスロット情報を格納する領域とが、１ブロック内に設けられている。そして、３スロット分のファームウェアそれぞれの多重度を４にするために、４個のブロック１＿１～１＿４がファームウェア格納用として確保される。つまり、本実施形態においては、多重度の数に等しい数のブロック（この場合４個のブロック）が確保される。

【0041】

より具体的には、多重度４のうちの１つ目のブロック１＿１に３種類のファームウェアを格納するためのスロット１～３が設けられ、更に、アクティブスロット情報１＿１が格納される。同様に、多重度４のうちの２つ目のブロック１＿２に３種類のファームウェアを格納するためのスロット１～３が設けられ、更に、アクティブスロット情報１＿２が格納される。多重度４のうちの３つ目のブロック１＿３に３種類のファームウェアを格納するためのスロット１～３が設けられ、更に、アクティブスロット情報１＿３とが格納される。多重度４のうちの４つ目のブロック１＿４に３種類のファームウェアを格納するためのスロット１～３が設けられ、更に、アクティブスロット情報１＿４が格納される。ブロック１＿１～１＿４の４つのスロット１に格納された４つのファームウェアは、すべて同一のファームウェアである。同様に、４つのスロット２に格納された４つのファームウェアは、すべて同一のファームウェアである。４つのスロット３に格納された４つのファームウェアは、すべて同一のファームウェアである。また、スロット１に格納されたファームウェアは、スロット２に格納されたファームウェアともスロット３に格納されたファームウェアとも異なるファームウェアであってもよく、同一のファームウェアであってもよい。スロット２に格納されたファームウェアは、スロット３に格納されたファームウェアとは異なるファームウェアであってもよく、同一のファームウェアであってもよい。

【0042】

尚、ブロック１＿５～１＿ｎ、ブロック２＿１～２＿ｎ、ブロック３＿１～３＿ｎ（ここで、ｎは７以上の自然数）は、ユーザデータ用のブロックである。ここで、ユーザデータ用のブロックとは、例えば、ホスト装置５が読み書きするデータ用のブロックである。

【0043】

図６は、図５に示したメモリブロックのうち、ファームウェアを格納するスロットが設けられたブロック１＿１の内部構成の一例を模式的に示している。ブロック１＿１には、アクティブスロット情報１＿１が格納され、更に、スロット１～３が設けられている。

【0044】

アクティブスロット情報１＿１は、多重度数、スロット数、アクティブスロット番号、起動失敗時の起動順情報、ファームウェアバージョン情報などを含む。例えば、現在のアクティブスロットがスロット１である場合、アクティブスロット情報１＿１の多重度数には「４」、スロット数には「３」、アクティブスロット番号には「１」、起動失敗時の起動順情報には「２→３」が設定される。ここで、「起動失敗時の起動順」とは、現在アクティブなスロット１のファームウェアの起動が失敗した場合に、次に起動されるファームウェアのスロットの番号を示す。現在アクティブなスロットがスロット１である場合、次に起動されるファームウェアのスロットはスロット２であり、スロット２のファームウェアの起動も失敗した場合に、その次に起動されるファームウェアのスロットはスロット３である。尚、アクティブスロット情報のうち、アクティブスロット番号以外の情報は、オプショナルな情報である。

【0045】

（ファームウェアの更新）
図７は、図５に示したメモリブロック１＿１～１＿４において、スロット１に格納されたファームウェアを変更する例を模式的に示している。

【0046】

図７に示すように、スロット１に格納されたファームウェアを変更する場合（すなわち、狭義のファームウェア更新の場合）、各ブロック１＿１～１＿４内のスロット１に格納されたファームウェアとアクティブスロット情報とが変更される。すなわち、書き替える必要があるブロックは、ブロック１＿１～１＿４の４つのブロックのみである。４つのブロック１＿１～１＿４を書き換える際には、メモリコントローラ１０は、各ブロックに格納されているデータを別なブロックにバックアップし、ブロック１＿１～１＿４に対してデータ消去動作を実行したあと、バックアップしておいたデータをブロック１＿１～１＿４に書き戻す。

【0047】

尚、図７において、アクティブスロット情報の丸括弧「（）」内の数字は、アクティブなスロットの番号と、起動失敗時の起動順とを示している。図７において「（スロット１（→２→３））」は、アクティブスロットがスロット１で、起動失敗時の起動順がスロット２、スロット３の順序であることを示している。

【0048】

このように、実施形態に係るメモリシステム１では、ファームウェアを変更する場合も、多重度の数と等しい数のブロックを書き換えるだけで良い。

【0049】

図８は、図５に示したメモリブロック１＿１～１＿４において、アクティブスロットをスロット１からにスロット２に変更する例を模式的に示している。図８の例では、アクティブスロットがスロット１からにスロット２に変更される（すなわち、広義のファームウェア更新）だけで、ファームウェア自体は変更されない。

【0050】

図８に示すように、アクティブスロットをスロット１からにスロット２に変更する場合、メモリコントローラ１０は、各ブロック１＿１～１＿４内のアクティブスロット情報１＿１～１＿４のアクティブスロット番号をそれぞれ「１」から「２」に変更して、ブロック１＿１～１＿４の４つのブロックを書き換えれば良い。この際、メモリコントローラ１０は、図７を参照して説明した狭義のファームウェア更新の場合と同様に、各ブロック１＿１～１＿４の書き替え処理を行う。

【0051】

このように、実施形態に係るメモリシステム１では、アクティブスロットを変更する場合も、多重度の数と等しい数のブロックを書き換えるだけで良い。

【0052】

尚、実施形態に係るメモリシステム１では、狭義のファームウェア更新と広義のファームウェア更新とを同時に行う場合でも、多重度の数と等しい数のブロックを書き換えるだけで良い。

【0053】

以上説明したように、実施形態に係るメモリシステム１は、半導体メモリ（ＮＡＮＤ型フラッシュメモリ）２０と、半導体メモリ２０に電気的に接続されたメモリコントローラ１０と、を備える。半導体メモリ２０は、データ消去動作の単位であるブロックを少なくとも１つ含み、少なくとも１つのブロックのうちの第１ブロック（例えば図５のブロック１＿１）は、複数のファームウェアがそれぞれ格納された複数のスロット（例えば図５のスロット１～３）を含み、複数のスロットのうちアクティブなスロットを示すアクティブスロット情報（例えば図５のアクティブスロット情報１＿１）を格納する。メモリコントローラ１０は、複数のファームウェアのうちの少なくとも１つの更新を指示するコマンドＣＭＤをホスト装置５から受信したことに応じ、第１ブロックの複数のスロットのうちのいずれか１つに格納されたファームウェアと、第１ブロックに格納されたアクティブスロット情報と、のうちの少なくとも一方を変更するように構成される。

【0054】

複数のファームウェアは、互いに異なるファームウェアであってもよい。

【0055】

また、複数の異なるファームウェアは、第１ファームウェア（例えば図５のスロット１に格納されたファームウェア）と、第２ファームウェア（例えば図５のスロット２に格納されたファームウェア）と、を少なくとも含む。複数のスロットは、第１ファームウェアを格納する第１スロット（例えば図５のスロット１）と、第２ファームウェアを格納する第２スロット（例えば図５のスロット２）と、を少なくとも含む。メモリコントローラ１０は、コマンドＣＭＤをホスト装置５から受信したことに応じ、第１ブロックの第１スロットに格納された第１ファームウェアを読み出し、第１ブロックに対してデータ消去動作を実行し、読み出された第１ファームウェアを変更し、変更された第１ファームウェアをデータ消去動作が実行された第１ブロックに書き込む、ように構成される。

【0056】

また、複数の異なるファームウェアは、第１ファームウェアと（例えば図５のスロット１に格納されたファームウェア）、第２ファームウェア（例えば図５のスロット２に格納されたファームウェア）と、を少なくとも含む。複数のスロットは、第１ファームウェアを格納する第１スロット（例えば図５のスロット１）と、第２ファームウェアを格納する第２スロット（例えば図５のスロット２）と、を少なくとも含む。メモリコントローラ１０は、コマンドＣＭＤをホスト装置５から受信したことに応じ、第１ブロックに格納されたアクティブスロット情報を読み出し、第１ブロックに対してデータ消去動作を実行し、読み出されたアクティブスロット情報が示すアクティブなスロットを、第１スロットから第２スロットに変更し、変更されたアクティブスロット情報をデータ消去動作が実行された第１ブロックに書き込む、ように構成される。

【0057】

また、少なくとも１つのブロックは第２ブロック（例えば図５のブロック１＿２）をさらに含み、第２ブロックは、複数の異なるファームウェアのそれぞれの複製がそれぞれ格納された複数のスロットを含み、アクティブスロット情報の複製を格納する。メモリコントローラ１０は、コマンドＣＭＤをホスト装置５から受信したことに応じ、第１ブロックと第２ブロックのそれぞれに対して、複数のスロットのうちいずれか１つに格納されたファームウェアと、アクティブスロット情報と、のうちの少なくとも一方を更新する、ように構成される。

【0058】

また、メモリコントローラ１０は、コマンドＣＭＤがアクティブスロット情報の変更を指示していることに応じ、第１ブロックの複数のスロットにそれぞれ格納された複数のファームウェアのいずれも変更せず、第１ブロックに格納されたアクティブスロット情報を変更する、ように構成される。

【0059】

また、メモリコントローラは、コマンドＣＭＤがファームウェアの変更を指示していることに応じ、第１ブロックの複数のスロットにそれぞれ格納された複数のファームウェアのうちのいずれか１つを変更し、第１ブロックに格納されたアクティブスロット情報を変更しない、ように構成される。

【0060】

また、アクティブスロット情報は、アクティブなスロットに格納されたファームウェアの起動に失敗した場合に別のスロットに格納されたファームウェアを起動する起動順序に関する情報を含む。

【0061】

（ファームウェアの更新処理）
次に、本実施形態に係るメモリシステム１におけるファームウェアの更新処理の手順について説明する。以下に説明するファームウェアの更新処理では、ホスト装置５とメモリシステム１とのインタフェース規格に、上述したインタフェース規格のうち、ＮＶＭＥｘｐｒｅｓｓ（登録商標）規格（NVM Express TM Revision 1.4，［online］，2019年6月10日，［令和5年1月10日検索］，インターネット <https://nvmexpress.org/wp-content/uploads/NVM-Express-1_4-2019.06.10-Ratified.pdf＞）を用いた場合を例として説明する。

【0062】

また、以下に説明するファームウェア更新処理の一部若しくは全部を、コンピュータに実行させる命令として、コンピュータプログラムに記述することもできる。コンピュータプログラムは、例えば、非一時的なコンピュータ可読媒体に格納され、実施形態に係るメモリシステム１のコントローラ１０に用いられる。このコンピュータプログラムは、例えば、ＮＡＮＤフラッシュメモリ２０に格納される。また、このコンピュータプログラムは、各スロットに格納されるファームウェアに含まれていてもよい。

【0063】

図９は本実施形態に係るファームウェア更新処理の手順の一例を概略的に示している。また、図１０は、図９に示したファームウェア更新処理の手順うち、ファームウェアの変更処理（すなわち、狭義のファームウェア更新処理）の手順の概略例を示している。図１１は、図９に示したファームウェア更新処理の手順うち、アクティブスロットの変更処理（すなわち、広義のファームウェア更新処理）の手順の概略例を示している。

【0064】

図９のステップＳ１００において、ホスト装置５からメモリシステム１へのアクション（例えばコミットアクション（Commit Action））に応じて、処理が開始される。

【0065】

ステップＳ１１０において、メモリコントローラ１０は、ホスト装置５からメモリシステム１に対して送信されたファームウェアコミット（Firmware Commit）コマンドＣＭＤを受信する。ファームウェアコミットコマンドＣＭＤは、例えばバッファ部１２０のコマンドバッファ１２１に一時的に格納される。また、ファームウェアコミットコマンドがファームウェア自体の変更を指示する場合には、ホスト装置５からメモリシステム１に対して更新ファームウェアと更新ファームウェアを識別するための情報が送信される。更新ファームウェアと更新ファームウェアを識別するための情報は、例えばバッファ部１２０のデータバッファ１２２に一時的に格納される。

【0066】

ステップＳ１１５において、解析部１０２は、コマンドバッファ１２１に格納されているファームウェアコミットコマンドＣＭＤの内容を解析する。

【0067】

ステップＳ１１５における解析部１０２による解析の結果、ファームウェアコミットコマンドＣＭＤが「０００ｂ」、「００１ｂ」、「０１１ｂ」（ファームウェア変更指示）のいずれかであれば、メモリコントローラ１０による処理はステップＳ１２０に進み、プロセッサ１００の実行部１０３は、ファームウェアの変更処理を実行する。

【0068】

ステップＳ１１５における解析の結果、ファームウェアコミットコマンドＣＭＤが「０１０ｂ」（アクティブスロットの変更指示）であれば、処理はステップＳ１４０に進み、実行部１０３は、アクティブスロットの変更処理を実行する。

【0069】

ステップＳ１２０のファームウェアの変更処理又はステップＳ１４０アクティブスロットの変更処理が完了すると、ステップＳ１６０において、一連の処理は終了する。

【0070】

（ファームウェア変更）
次に、図１０を参照して、ステップＳ１２０のファームウェアの変更処理の具体的な手順を説明する。

【0071】

ステップＳ１２１０において、例えばプロセッサ１００内の実行部１０３は、ホスト装置５から送信されてきた更新ファームウェアに添付されている署名を検証する。この署名は、ホスト装置５から送信されてきた更新ファームウェアが安全で且つ正しいものであるか否かを検証するためのものである。署名の検証処理が正常に行われれば、処理はステップＳ１２２０に進む。署名の検証処理が正常に行われなければ、メモリコントローラ１０は、以降の各ステップＳ１２２０～Ｓ１２７０をスキップして処理を終了する（ステップＳ１２８０）。

【0072】

ステップＳ１２２０において、実行部１０３は、ファームウェアを変更するために、ブロック１＿１～１＿４に対するリード処理を行う。ブロック１＿１～１＿４からリードされたデータは、ＮＡＮＤフラッシュメモリ２０の空きブロック、或いはメモリコントローラ１０内のデータバッファ１２２若しくはＲＡＭ１１０などに退避される。なお、ブロック１＿１～１＿４のそれぞれには同一のデータが格納されているので、実行部１０３は、ブロック１＿１～１＿４に対して並列してリード処理を行い、これら４つのブロックから読み出されたデータを用いて１ブロック分のデータを再構築し、再構築された１ブロック分のデータを退避させてもよい。あるいは、実行部１０３は、ブロック１＿１～１＿４のうちの何れか一つに対してのみリード処理を行ってもよい。

【0073】

ステップＳ１２３０において、実行部１０３は、ブロック１＿１～１＿４に対してイレース処理を実行する。

【0074】

ステップＳ１２４０において、ステップＳ１１５における解析結果に基づき、ファームウェアコミットコマンドＣＭＤが「００１ｂ」、「０１１ｂ」のいずれかであれば、処理はステップＳ１２５０に進む。ファームウェアコミットコマンドＣＭＤが「０００ｂ」であれば、処理はステップＳ１２７０に進む。

【0075】

ステップＳ１２５０において、解析部１０２は、今回のファームウェアの変更が、アクティブスロットの変更を伴うか否かを判定する。ステップＳ１２５０における判定の結果、アクティブスロットの変更を伴う場合には、処理はステップＳ１２６０に進む。ステップＳ１２５０における判定の結果、アクティブスロットの変更を伴わない場合には、処理はステップＳ１２７０に進む。

【0076】

ステップＳ１２６０において、実行部１０３は、アクティブスロットの変更処理を、退避させておいたデータを用いて、ブロック１＿１～１＿４に対して実行する。アクティブスロットの変更処理は、例えば図８を参照して説明した処理である。

【0077】

ステップＳ１２７０において、実行部１０３は、ファームウェアの変更処理を、退避させておいたデータを用いて、ブロック１＿１～１＿４に対して実行する。ファームウェアの変更処理は、例えば図７を参照して説明した処理である。

【0078】

そして、ステップＳ１２８０において、一連の処理が終了する。

【0079】

なお、実行部１０３は、ステップＳ１２３０～ステップＳ１２７０の処理を、１ブロックずつ行ってもよい。すなわち、実行部１０３は、ブロック１＿１に対してステップＳ１２３０～ステップＳ１２７０の処理を行い、次にブロック１＿２に対してステップＳ１２３０～ステップＳ１２７０の処理を行い、次にブロック１＿３に対してステップＳ１２３０～ステップＳ１２７０の処理を行い、次にブロック１＿４に対してステップＳ１２３０～ステップＳ１２７０の処理を行ってもよい。

【0080】

（アクティブスロット変更）
次に、図１１を参照して、ステップＳ１４０のアクティブスロットの変更処理の具体的な手順を説明する。

【0081】

ステップＳ１４１０において、実行部１０３は、アクティブスロットを変更するために、図１０を参照して説明したステップＳ１２２０の処理と同様に、ブロック１＿１～１＿４に対するリード処理を行う。ブロック１＿１～１＿４からリードされたデータは、ＮＡＮＤフラッシュメモリ２０の空きブロック、或いはメモリコントローラ１０内のデータバッファ１２２若しくはＲＡＭ１１０などに退避される。

【0082】

ステップＳ１４２０において、実行部１０３は、ブロック１＿１～１＿４に対してイレース処理を実行する。

【0083】

ステップＳ１４３０において、実行部１０３は、アクティブスロットの変更処理を、退避させておいたデータを用いて、ブロック１＿１～１＿４に対して実行する。アクティブスロットの変更処理は、図８を参照して説明した処理である。

【0084】

そして、ステップＳ１４４０において、一連の処理が終了する。

【0085】

なお、実行部１０３は、ステップＳ１４２０～ステップＳ１４３０の処理を、１ブロックずつ行ってもよい。

【0086】

（作用効果）
本実施形態によれば、以下のような作用効果を有する。
（１）本実施形態に係るメモリシステム１では、複数個のスロット分のファームウェアが１ブロック内に格納されるため、ファームウェア格納用として確保する必要のあるブロック数を低減することができる。

【0087】

図１２Ａは、図１～図２を参照して説明した比較例におけるメモリブロック群の概略構成例を模式的に示している。図１２Ｂは、本実施形態におけるメモリブロック群の概略構成例を模式的に示している。

【0088】

図１２Ａに示すように、比較例においては、ブロック１＿１～１＿４、２＿１～２＿４、３＿１～３＿４の１２個のブロックを、ファームウェア格納用として確保する必要があった。

【0089】

それに対して、本実施形態に係るメモリシステム１では、図１２Ｂに示すように、ブロック１＿１～１＿４の４個のブロックを、ファームウェア格納用として確保すれば良い。従って、本実施形態に係るメモリシステム１では、比較例に比べて、ファームウェア格納用として確保すべきメモリ領域を６７％程度低減することができる。
（２）本実施形態に係るメモリシステム１では、複数個のスロット分のファームウェアが１ブロック内に格納されるため、ファームウェア格納用として確保されたブロック内の使用効率を向上することができる。

【0090】

図１３Ａは、比較例におけるメモリブロックの使用状況の例を模式的に示している。図１３Ｂは、実施形態におけるメモリブロックの使用状況の例を模式的に示している。

【0091】

図示したように、１ブロックの記憶容量を１０ＭｉＢ、スロット１つ分のサイズを３ＭｉＢ、アクティブスロット情報のサイズを数Ｂ、と仮定する。図１３Ａに示すように、比較例においては、メモリブロックは約７ＭｉＢ程度の未使用領域を含む。それに対して、本実施形態に係るメモリシステム１では、図１３Ｂに示すように、未使用領域を約１ＭｉＢ程度まで低減することができる。
（３）本実施形態に係るメモリシステム１では、ファームウェア自体を変更する場合も、アクティブスロットを変更する場合も、ファームウェア自体の変更とアクティブスロットの変更との双方を行う場合も、多重度の数と等しい数のブロックを書き換えるだけで良い。

【0092】

そのため、例えば、ファームウェア自体を変更する際には、比較例では１２ブロックの書き込みが必要であったのに対して、本実施形態に係るメモリシステム１では、４ブロックの書き込みで済む。すなわち、本実施形態に係るメモリシステム１は書き込みブロックの数を削減することができる。その結果として、本実施形態に係るメモリシステム１では、約６７％程度の書き込み時間の短縮が見込める。

【0093】

また、本実施形態に係るメモリシステム１では、ファームウェア更新時に、書き込みや消去が必要となるブロック数が削減されるため、ブロックの劣化を抑制し、メモリシステムの寿命を延ばすことができる。

【0094】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【0095】

例えば、１ブロックに設けられるスロットの数は、３に限定されず、必要に応じて適宜変更することができる。また、多重度の数も４に限定されず、必要に応じて適宜変更することができる。

【符号の説明】

【0096】

１…メモリシステム
５…ホスト装置
１０…メモリコントローラ
２０…ＮＡＮＤ型フラッシュメモリ（半導体メモリ）
２０Ｃ…ＮＡＮＤ型フラッシュメモリ
５０…プロセッサ
５１…記憶装置
５２…ＲＡＭ
５３…インタフェース回路
１００…プロセッサ
１０１…ＣＰＵ
１０２…解析部
１０３…実行部
１０４…メモリ
１１０…ＲＡＭ
１２０…バッファ部
１２１…コマンドバッファ
１２２…データバッファ
１３０…インタフェース回路
１４０…インタフェース回路

【図1】

【図2A】

【図2B】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12A】

【図12B】

【図13A】

【図13B】