特開2024-126345半導体装置の製造方法、基板分離方法および基板処理装置
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024126345
(43)【公開日】2024-09-20
(54)【発明の名称】半導体装置の製造方法、基板分離方法および基板処理装置
(51)【国際特許分類】
H01L 21/304 20060101AFI20240912BHJP
H01L 21/683 20060101ALI20240912BHJP
B23K 26/57 20140101ALI20240912BHJP
【ＦＩ】
H01L21/304 611Z
H01L21/68 N
B23K26/57
【審査請求】未請求
【請求項の数】7
【出願形態】ＯＬ
(21)【出願番号】P 2023034659
(22)【出願日】2023-03-07
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110000408
【氏名又は名称】弁理士法人高橋・林アンドパートナーズ
(72)【発明者】
【氏名】住谷 まり子
(72)【発明者】
【氏名】松尾 美恵
【テーマコード（参考）】
4E168
5F057
5F131
【Ｆターム（参考）】
4E168AD18
4E168AE05
4E168CB03
4E168CB07
4E168DA02
4E168DA23
4E168DA43
4E168HA01
4E168JA12
5F057AA43
5F057BA19
5F057BB03
5F057BC01
5F057BC02
5F057CA40
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5F057DA31
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5F057FA13
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5F131AA02
5F131BA60
5F131CA63
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5F131EC43
5F131EC53
5F131EC54
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5F131EC63
5F131EC73
5F131KA54
5F131KB05
5F131KB53
(57)【要約】
【課題】半導体記憶装置の製造効率を向上し、且つ基板の再利用効率を向上する。
【解決手段】 一実施形態にかかる半導体装置の製造方法は、第１の基板の上に多孔質層を介して第１の半導体素子層を含む第１のチップと、第２の基板の上に第２の半導体素子層を含む第２のチップと、を貼合して有効素子領域を含む貼合基板を形成し、貼合基板の有効素子領域を囲う非有効素子領域において第１の基板側から多孔質層にレーザー光を照射し、非有効素子領域の多孔質層を起点に貼合基板から第１の基板を分離する、ことを含む。
【選択図】 図１２
【解決手段】 一実施形態にかかる半導体装置の製造方法は、第１の基板の上に多孔質層を介して第１の半導体素子層を含む第１のチップと、第２の基板の上に第２の半導体素子層を含む第２のチップと、を貼合して有効素子領域を含む貼合基板を形成し、貼合基板の有効素子領域を囲う非有効素子領域において第１の基板側から多孔質層にレーザー光を照射し、非有効素子領域の多孔質層を起点に貼合基板から第１の基板を分離する、ことを含む。
【選択図】 図１２
【特許請求の範囲】
【請求項1】
第１の基板の上に多孔質層を介して第１の半導体素子層を含む第１のチップと、第２の基板の上に第２の半導体素子層を含む第２のチップと、を貼合して有効素子領域を含む貼合基板を形成し、
前記貼合基板の前記有効素子領域を囲う非有効素子領域において前記第１の基板側から前記多孔質層にレーザー光を照射し、
前記非有効素子領域の前記多孔質層を起点に前記貼合基板から前記第１の基板を分離する、ことを含む半導体装置の製造方法。
前記貼合基板の前記有効素子領域を囲う非有効素子領域において前記第１の基板側から前記多孔質層にレーザー光を照射し、
前記非有効素子領域の前記多孔質層を起点に前記貼合基板から前記第１の基板を分離する、ことを含む半導体装置の製造方法。
【請求項2】
前記レーザー光の波長は、前記第１の基板を透過する波長である、請求項１に記載の半導体装置の製造方法。
【請求項3】
前記レーザー光の波長における前記多孔質層の吸収係数が前記第１の基板の吸収係数よりも大きい、請求項１に記載の半導体装置の製造方法。
【請求項4】
前記多孔質層は、前記第１の基板よりも抵抗の低いシリコン層を含む、請求項１に記載の半導体装置の製造方法。
【請求項5】
前記第１の半導体素子層はメモリセルアレイを含み、前記第２の半導体素子層はＣＭＯＳ回路を含む、請求項１に記載の半導体装置の製造方法。
【請求項6】
多孔質層を含む第１の基板と第２の基板とを貼合した有効素子領域を含む貼合基板の前記有効素子領域を囲う非有効素子領域において前記第１の基板側から前記多孔質層にレーザー光を照射し、
前記多孔質層の前記非有効素子領域を起点に前記貼合基板から前記第１の基板を分離する、ことを含む基板分離方法。
前記多孔質層の前記非有効素子領域を起点に前記貼合基板から前記第１の基板を分離する、ことを含む基板分離方法。
【請求項7】
多孔質層を含む第１の基板と第２の基板とを貼合した有効素子領域を含む貼合基板を保持し、回転するステージと、
前記貼合基板の位置を検出する位置検出機構と、
前記貼合基板の前記有効素子領域を囲う非有効素子領域において前記第１の基板側から前記多孔質層にレーザー光を照射するレーザー照射機構と、
前記多孔質層の前記非有効素子領域から内側に向かって応力を印加する応力印加機構と、を備える基板処理装置。
前記貼合基板の位置を検出する位置検出機構と、
前記貼合基板の前記有効素子領域を囲う非有効素子領域において前記第１の基板側から前記多孔質層にレーザー光を照射するレーザー照射機構と、
前記多孔質層の前記非有効素子領域から内側に向かって応力を印加する応力印加機構と、を備える基板処理装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の実施形態は半導体装置の製造方法、基板分離方法および基板処理装置に関する。
【背景技術】
【0002】
半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。このＮＡＮＤ型フラッシュメモリはメモリセルアレイとその制御回路を備えている。半導体記憶装置の製造方法として、メモリセルアレイチップと、制御回路チップとを、それぞれ別体の基板上に形成し、後から貼り合わせる方法が知られている。この場合、メモリセルアレイチップを形成した基板は、分離をすることで再利用することができる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２００２－０７５９１５号公報
【特許文献2】特開２００４－１７９６４９号公報
【特許文献3】特開２００７－２２０７４９号公報
【特許文献4】特許第５４４２２２４号公報
【特許文献5】特許第３６６７０７９号公報
【特許文献6】特開２００４－１３４６７２号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
本開示に係る実施形態は、半導体記憶装置の製造効率を向上し、且つ基板の再利用効率を向上した半導体装置の製造方法、基板分離方法および基板処理装置を提供する。
【課題を解決するための手段】
【0005】
本実施形態にかかる半導体装置の製造方法は、第１の基板の上に多孔質層を介して第１の半導体素子層を含む第１のチップと、第２の基板の上に第２の半導体素子層を含む第２のチップと、を貼合して有効素子領域を含む貼合基板を形成し、貼合基板の有効素子領域を囲う非有効素子領域において第１の基板側から多孔質層にレーザー光を照射し、非有効素子領域の多孔質層を起点に貼合基板から第１の基板を分離する、ことを含む。
【図面の簡単な説明】
【0006】
【図1】本実施形態に係る半導体記憶装置（貼合基板）の全体構成を示す図である。
【図2】本実施形態に係る半導体記憶装置（貼合基板）の構成を示す上面図である。
【図3】本実施形態に係る半導体記憶装置（貼合基板）の構成を示す断面図である。
【図4】本実施形態に係る半導体記憶装置の全体構成を示す図である。
【図5A】本実施形態に係るシリコン層の構成及び形成方法を示す図である。
【図5B】本実施形態に係る多孔質層の構成及び形成方法を示す図である。
【図6】本実施形態に係る基板処理装置の基本的な構成を示す上面図である。
【図7】本実施形態に係る処理装置の基本的な構成を示す側面図である。
【図8A】本実施形態に係る処理装置の基本的な構成を示す側面図である。
【図8B】本実施形態に係る処理装置の基本的な構成を示す上面図である。
【図8C】変形例に係る処理装置の基本的な構成を示す上面図である。
【図9A】本実施形態に係るウエハハンドの基本的な構成を示す側面図である。
【図9B】本実施形態に係る第１のアームの構成を示す上面図である。
【図9C】本実施形態に係る第２のアームの構成を示す上面図である。
【図9D】本実施形態に係る第３のアームの構成を示す上面図である。
【図10】本実施形態に係る基板分離方法を説明するフロー図である。
【図11A】本実施形態に係る基板分離方法を説明する処理装置の側面図である。
【図11B】本実施形態に係る基板分離方法を説明する処理装置の側面図である。
【図11C】本実施形態に係る基板分離方法を説明する処理装置の側面図である。
【図12】本実施形態に係る半導体記憶装置（貼合基板）のレーザーの照射領域を示す断面図である。
【図13A】本実施形態に係る基板分離方法を説明する処理装置の側面図である。
【図13B】本実施形態に係る基板分離方法を説明する処理装置の側面図である。
【図14A】本実施形態に係る基板分離方法を説明するウエハハンドの上面図である。
【図14B】本実施形態に係る基板分離方法を説明するウエハハンドの側面図である。
【図15A】本実施形態に係る基板分離方法を説明する処理装置の側面図である。
【図15B】本実施形態に係る基板分離方法を説明する処理装置の上面図である。
【図16A】本実施形態に係る基板分離方法を説明する処理装置の側面図である。
【図16B】本実施形態に係る基板分離方法を説明する処理装置の上面図である。
【図17A】本実施形態に係る基板分離方法を説明する処理装置の側面図である。
【図17B】本実施形態に係る基板分離方法を説明する処理装置の上面図である。
【図18】本実施形態に係る半導体記憶装置の構成を示す断面図である。
【図19】本実施形態に係る半導体記憶装置の構成を示す断面図である。
【図20A】本実施形態に係る基板分離方法を説明する処理装置の側面図である。
【図20B】本実施形態に係る基板分離方法を説明する処理装置の側面図である。
【図21A】本実施形態に係る基板分離方法を説明するウエハハンドの上面図である。
【図21B】本実施形態に係る基板分離方法を説明するウエハハンドの側面図である。
【図22A】本実施形態に係る基板分離方法を説明するウエハハンドの上面図である。
【図22B】本実施形態に係る基板分離方法を説明するウエハハンドの側面図である。
【図23A】本実施形態に係る基板分離方法を説明するウエハハンドの上面図である。
【図23B】本実施形態に係る基板分離方法を説明するウエハハンドの側面図である。
【発明を実施するための形態】
【0007】
以下、本実施形態に係る半導体装置の製造方法、基板分離方法および基板処理装置について図面を参照して具体的に説明する。以下の説明において、略同一の機能及び構成を有する要素について、同一符号又は同一符号の後にアルファベットが追加された符号が付されており、必要な場合にのみ重複して説明する。以下に示す各実施形態は、この実施形態の技術的思想を具体化するための装置や方法を例示する。一実施形態は、発明の要旨を逸脱しない範囲において種々の変更を加えることができる。これら実施形態やその変形例は、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【0008】
図面は、説明をより明確にするため、実際の態様に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。本明細書と各図面において、既出の図面に関して説明したものと同様の機能を備えた要素には、同一の符号を付して、重複する説明を省略することがある。
【0009】
各実施形態において、それぞれの基板からメモリセルまたは制御回路に向かう方向を上方という。逆に、メモリセルまたは制御回路からそれぞれの基板に向かう方向を下方という。このように、説明の便宜上、上方又は下方という語句を用いて説明するが、例えば、基板とメモリセルとの上下関係が図示と逆になるように配置されてもよい。また、以下の説明で、例えば基板上のメモリセルという表現は、上記のように基板とメモリセルとの上下関係を説明しているに過ぎず、基板とメモリセルとの間に他の部材が配置されていてもよい。
【0010】
本明細書において「αはＡ、Ｂ又はＣ」を含む、といった表現は、特に明示が無い限り、αがＡ～Ｃの複数の組み合わせを含む場合を排除しない。さらに、これらの表現は、αが他の要素を含む場合も排除しない。
【0011】
以下の各実施形態は、技術的な矛盾を生じない限り、互いに組み合わせることができる。
【0012】
＜第１実施形態＞
［半導体記憶装置（貼合基板）］
本実施形態にかかる半導体記憶装置（貼合基板）１の構成について、図１から図４を用いて説明する。図１は、半導体記憶装置１の全体構成を示す図である。図２は、半導体記憶装置１の構成を示す上面図である。図３は、半導体記憶装置１の基本的な構成を示す断面図である。図４は、半導体記憶装置２の全体構成を示す図である。
［半導体記憶装置（貼合基板）］
本実施形態にかかる半導体記憶装置（貼合基板）１の構成について、図１から図４を用いて説明する。図１は、半導体記憶装置１の全体構成を示す図である。図２は、半導体記憶装置１の構成を示す上面図である。図３は、半導体記憶装置１の基本的な構成を示す断面図である。図４は、半導体記憶装置２の全体構成を示す図である。
【0013】
図１に示すように、半導体記憶装置１は、第１の回路層としてのメモリセルアレイチップ１００と、第２の回路層としての制御回路（ＣＭＯＳ回路）チップ２００とを備える。メモリセルアレイチップ１００と、制御回路チップ２００とは、接続面Ｃ１にて接続される。なお、第1の回路層および第２の回路層は特に限定されない。故に、実施形態の半導体記憶装置を「半導体装置」と称することがある。
【0014】
図２に示すように、半導体記憶装置１は、複数の半導体チップ３を製造するための有効素子領域Ｒ１を含む。半導体記憶装置１は、有効素子領域Ｒ１の周りに、半導体チップ３のサイズに満たない切れ端となる非有効素子領域Ｒ２を含む。有効素子領域Ｒ１は、半導体記憶装置１の中心側に位置し、平面視で円に近い形状を有する。非有効素子領域Ｒ２は、半導体記憶装置１の端部側に位置し、平面視で円環に近い形状を有している。非有効素子領域Ｒ２は、平面視で有効素子領域Ｒ１を環状に包囲している。有効素子領域Ｒ１は、メモリセルアレイや制御回路を含む。一方、非有効素子領域Ｒ２は、メモリセルアレイやＣＭＯＳ回路を含まなくてもよい。非有効素子領域Ｒ２には、配線等があったとしても、電気的に接続されておらず、チップとして成立しない。
【0015】
図２はさらに、後述するレーザーの照射領域Ｒ３の位置を示す。レーザーの照射領域Ｒ３は、非有効素子領域Ｒ２に配置される。レーザーの照射領域Ｒ３は、有効素子領域Ｒ１には重畳しない。レーザーの照射領域Ｒ３は、半導体記憶装置１の端部側に位置し、平面視で円環形状を有している。レーザーの照射領域Ｒ３は、平面視で有効素子領域Ｒ１を環状に包囲している。レーザーの照射領域Ｒ３は、非有効素子領域Ｒ２の一部に配置されるが、非有効素子領域Ｒ２の全部に配置されてもよい。
【0016】
［制御回路チップの構造］
図３に示すように、制御回路チップ２００は、基板２０と、制御回路を構成する複数のトランジスタ２６と、回路側配線層２７と、を有する。複数のトランジスタ２６は基板２０に形成され、基板２０とは反対側において回路側配線層２７に電気的に接続される。回路側配線層２７の基板２０とは反対側の接続面Ｃ１にはメモリセルアレイチップ１００と接続するための接続端子が配置される。基板２０はシリコン基板などの半導体ウエハであってもよい。
図３に示すように、制御回路チップ２００は、基板２０と、制御回路を構成する複数のトランジスタ２６と、回路側配線層２７と、を有する。複数のトランジスタ２６は基板２０に形成され、基板２０とは反対側において回路側配線層２７に電気的に接続される。回路側配線層２７の基板２０とは反対側の接続面Ｃ１にはメモリセルアレイチップ１００と接続するための接続端子が配置される。基板２０はシリコン基板などの半導体ウエハであってもよい。
【0017】
［メモリセルアレイチップの構造］
図３に示すように、メモリセルアレイチップ１００は、基板１０と、多孔質層１４と、複数の電極層１６と、複数の半導体ピラー１５と、メモリ側配線層１７と、を有する。複数の電極層１６は、多孔質層１４を介して基板１０上に、複数の絶縁層と交互に積層される。それぞれの半導体ピラー１５は、基板１０と垂直方向に、積層された複数の電極層１６を貫通して配置される。それぞれの半導体ピラー１５は、絶縁層を介して複数の電極層１６と組み合わされることで、メモリセルを含む複数のトランジスタとして機能する。すなわち、メモリセルアレイ領域１１（図３の右上部分）においては、メモリセルを含む複数のトランジスタが３次元配置される。半導体ピラー１５は、一方の端（基板１０側）においてソース線に電気的に接続され、他方の端（基板１０とは反対側）においてメモリ側配線層１７に電気的に接続される。メモリ側配線層１７の基板１０とは反対側の接続面Ｃ１には、制御回路チップ２００と接続するための接続端子が配置される。
図３に示すように、メモリセルアレイチップ１００は、基板１０と、多孔質層１４と、複数の電極層１６と、複数の半導体ピラー１５と、メモリ側配線層１７と、を有する。複数の電極層１６は、多孔質層１４を介して基板１０上に、複数の絶縁層と交互に積層される。それぞれの半導体ピラー１５は、基板１０と垂直方向に、積層された複数の電極層１６を貫通して配置される。それぞれの半導体ピラー１５は、絶縁層を介して複数の電極層１６と組み合わされることで、メモリセルを含む複数のトランジスタとして機能する。すなわち、メモリセルアレイ領域１１（図３の右上部分）においては、メモリセルを含む複数のトランジスタが３次元配置される。半導体ピラー１５は、一方の端（基板１０側）においてソース線に電気的に接続され、他方の端（基板１０とは反対側）においてメモリ側配線層１７に電気的に接続される。メモリ側配線層１７の基板１０とは反対側の接続面Ｃ１には、制御回路チップ２００と接続するための接続端子が配置される。
【0018】
基板１０上には、メモリセルアレイ領域１１と並んでコンタクト領域１２（図３の左上部分）が配置される。コンタクト領域１２において、複数の電極層１６は、それぞれ階段状に端子部分が引き出されている。そして、それぞれの端子部分は絶縁膜に開口されたコンタクトホールを介して垂直方向に配置される配線と接続されている。これら垂直方向の配線はメモリ側配線層１７と電気的に接続され、接続端子を介して制御回路チップ２００と接続される。
【0019】
基板１０は、シリコン基板などの半導体ウエハであってもよい。多孔質層１４は、例えば、エピタキシャル成長させたシリコン層や低抵抗であるホウ素を含むポリシリコン層を多孔質化したものであることが好ましい。多孔質層１４は、基板１０と複数の電極層１６との間に配置される。図４に示すように、本実施形態に係る半導体記憶装置１の基板１０は、半導体記憶装置の製造工程で最終的に多孔質層１４を介して分離し、半導体記憶装置２が製造される。半導体記憶装置２は、基板１０と多孔質層１４とを除去した後に表面を洗浄し、必要に応じて平坦化、外部端子を形成してもよい。半導体記憶装置２は、個片化して半導体チップ３としてもよい。分離した基板１０は残存した多孔質層１４等を除去し、再利用してもよい。
【0020】
［多孔質層の構成］
シリコン層１３および多孔質層１４の構成及び形成方法について、図５Ａおよび図５Ｂに説明する。図５Ａは、シリコン層１３の構成及び形成方法を示す図である。図５Ｂは、多孔質層１４の構成及び形成方法を示す図である。まず、図５Ａに示すように、基板１０のメモリセルが配置される面の略全面に基板１０よりも低抵抗なシリコン層１３を形成する。シリコン層１３は、例えば、エピタキシャル成長させたシリコン層や、ホウ素（Ｂ）を含有したポリシリコン層である。
シリコン層１３および多孔質層１４の構成及び形成方法について、図５Ａおよび図５Ｂに説明する。図５Ａは、シリコン層１３の構成及び形成方法を示す図である。図５Ｂは、多孔質層１４の構成及び形成方法を示す図である。まず、図５Ａに示すように、基板１０のメモリセルが配置される面の略全面に基板１０よりも低抵抗なシリコン層１３を形成する。シリコン層１３は、例えば、エピタキシャル成長させたシリコン層や、ホウ素（Ｂ）を含有したポリシリコン層である。
【0021】
シリコン層１３は、例えば、ＬＰ－ＣＶＤ法によって形成してもよい。低抵抗なシリコン層１３は、ＬＰ－ＣＶＤ法によって８００℃前後の成膜温度で約１００ｎｍ～２００００ｎｍのシリコン層１３を基板１０上に形成してもよい。シリコン層１３をＬＰ－ＣＶＤ法で形成する場合、基板１０の裏面側にもシリコン層が形成されることがある。この場合、裏面側のシリコン層はウエットエッチング法などで除去しておいてもよい。
【0022】
また、シリコン層１３は、例えば、ＰＥ－ＣＶＤ法によって形成してもよい。低抵抗なシリコン層１３は、ＰＥ－ＣＶＤ法によって５００℃前後の成膜温度で約１００ｎｍ～２００００ｎｍのアモルファス状シリコン層を形成し、その後、８５０℃でアニールをすることにより結晶化と活性化を行うことで形成してもよい。
【0023】
また、基板１０に不純物をイオン注入し、その後、アニールをすることにより活性化を行うことで基板１０の表面に低抵抗なシリコン層１３を形成してもよい。低抵抗なシリコン層１３は、例えば、イオン注入法によってホウ素（Ｂ）をドーピングすることにより約１００ｎｍ～２００００ｎｍのシリコン層１３を基板１０上に形成してもよい。
【0024】
次に、図５Ｂに示すように、例えば、陽極化成法等により、低抵抗なシリコン層１３を多孔質化し、低抵抗な多孔質層１４を形成する。本実施形態においてはシリコン層１３の略全面を多孔質化し、多孔質層１４を形成する。しかしながらこれに限定されず、低抵抗な多孔質層１４は、後述する半導体チップ３を製造するための有効素子領域Ｒ１よりも外側まで形成すればよい。
【0025】
また、基板１０の表面を、陽極化成法等により低抵抗化および多孔質化し、低抵抗な多孔質層１４を形成してもよい。基板１０は、例えば、比抵抗０．０１Ω・ｃｍのＰ型単結晶Ｓｉ基板であってもよく、ＨＦ溶液中において陽極化成を行うことで低抵抗な多孔質層１４を形成してもよい。陽極化成条件は、例えば、電流密度：５（ｍＡ・ｃｍ－２）、陽極化成溶液：ＨＦ：Ｈ２Ｏ：Ｃ２Ｈ５ＯＨ＝１：１：１、時間：１２（分）多孔質Ｓｉの厚み：１０（μｍ）、Ｐｏｒｏｓｉｔｙ：１５（％）であってもよい。
【0026】
シリコン基板の場合、不純物の濃度が基板の抵抗と関連が有り、不純物濃度が高ければ抵抗は下がる。本実施形態において、例えば、基板１０の不純物の濃度は、１×１０１４ｃｍ-3以上１×１０１６ｃｍ-3以下であることが好ましく、多孔質層１４の不純物の濃度は、例えば、１×１０１７ｃｍ-3以上１×１０１９ｃｍ-3以下であることが好ましい。本実施形態において、基板１０の抵抗は１０Ωｃｍ以上２０Ωｃｍ以下であることが好ましく、多孔質層１４の抵抗は０．０１５Ωｃｍ以上約０．１５Ωｃｍ以下であることが好ましい。多孔質層１４の抵抗は基板１０の抵抗より１００倍以上小さいことが好ましい。
【0027】
本実施形態において、基板１０と多孔質層１４それぞれの、光の吸収率の波長依存性は異なる。基板１０が１μｍ以上の波長に対して吸収率が低いのに対し、多孔質層１４は低抵抗のシリコン層で形成されていることから１μｍ以上の波長においては長波長になるほど吸収率が高くなる。すなわち、１μｍ以上の波長において、多孔質層１４の吸収係数は基板１０の吸収係数より大きい。したがって、波長１μｍ以上の赤外光エネルギーは、基板１０を透過するけれども、多孔質層１４で吸収される。
【0028】
［基板処理装置］
本実施形態にかかる基板処理装置３００について、図６を用いて説明する。
本実施形態にかかる基板処理装置３００について、図６を用いて説明する。
【0029】
【0030】
カセット載置台３１０は、半導体記憶装置１または半導体記憶装置２を収納する複数のカセット３１２を含む。バッファステーション３３０は、基板処理前後の半導体記憶装置１および半導体記憶装置２の交換を行う。ウエハ搬送装置３２０は、カセット３１２に収納される基板処理前の半導体記憶装置１をバッファステーション３３０に搬送し、基板処理後の半導体記憶装置２および基板１０をバッファステーション３３０からカセット載置台３１０に搬送する。バッファステーション３３０は、基板処理前の半導体記憶装置１のアライメントを行うウエハアライメント装置３３２を含む。ウエハアライメント装置３３２は、半導体記憶装置１のノッチの位置合わせを行う。
【0031】
処理ステーション３４０は、輸送装置３５０、第１の処理装置３６０、第２の処理装置３７０を含む。輸送装置３５０は、半導体記憶装置１をバッファステーション３３０から第１の処理装置３６０および第２の処理装置３７０の順に搬送し、基板処理後の半導体記憶装置２と基板１０をバッファステーション３３０に搬送する。
【0032】
図７は、第１の処理装置３６０の基本的な構成を示す側面図である。第１の処理装置３６０は、ステージ３６１と、レーザー照射装置３６４と、位置検出装置３６６と、を備える。ステージ３６１は円形であり、ウエハ状（円盤状）の半導体記憶装置１を保持する。ステージ３６１は、真空チャックにより半導体記憶装置１を全面吸着してもよい。半導体記憶装置１は、基板２０を下側（ステージ３６１側）、基板１０を上側（ステージ３６１とは反対側）の向きで配置される。また、ステージ３６１は、半導体記憶装置１をステージ３６１に対して鉛直方向（Ｚ方向）に昇降させる昇降機構を備える。昇降機構の昇降動作によって、基板処理前の半導体記憶装置１を第１の処理装置３６０に搬入することができるとともに、基板処理後の半導体記憶装置１を第１の処理装置３６０から搬出することができる。
【0033】
ステージ３６１は、回転機構３６２と制御部３６３とを含む。ステージ３６１は、回転機構３６２によって中心Ｃ１を含む鉛直軸を中心に回転する。ステージ３６１が回転することで、ステージ３６１が保持する半導体記憶装置１は中心Ｃ１を軸に回転する。回転機構３６２によって駆動されるステージ３６１の回転動作や回転速度は、制御部３６３によって制御される。しかしながらこれに限定されず、回転機構３６２によって駆動されるステージ３６１の回転動作や回転速度は、基板処理装置３００の制御部３８０によって制御されてもよい。
【0034】
ステージ３６１の上方には、レーザー照射装置３６４と位置検出装置３６６が配置される。位置検出装置３６６は、半導体記憶装置１の外周位置と厚みを検出する。位置検出装置３６６が半導体記憶装置１の外周位置と厚みを検出することで、レーザーの照射領域Ｒ３の位置をより正確に制御することができる。位置検出装置３６６は、レーザー照射装置３６４と一体である形態を示した。しかしながらこれに限定されず、位置検出装置３６６はレーザー照射装置３６４と別体であってもよい。
【0035】
レーザー照射装置３６４は、半導体記憶装置１のレーザーの照射領域Ｒ３にレーザーを照射する。レーザーは半導体記憶装置１の多孔質層１４に集光して照射する。レーザー照射装置３６４は、レーザー発振機構（図示せず）から発振された高周波のパルス状のレーザーを照射する。レーザーは、例えば、波長１μｍ以上の赤外パルスレーザーであることが好ましく、炭酸ガスレーザー（ＣＯ2レーザー）であることが好ましい。レーザーの照射によって抵抗が低い多孔質層１４はアブレーションを起こす。
【0036】
レーザー照射装置３６４は、移動機構３６７と制御部３６８とを含む。レーザー照射装置３６４は、移動機構３６７によってステージ３６１の上方を半径方向に移動する。レーザー照射装置３６４は、少なくとも半導体記憶装置１の端から中心方向に半導体記憶装置１の照射領域Ｒ３の幅を移動することができる。ステージ３６１が回転しながらレーザー照射装置３６４が移動することで、レーザー照射装置３６４はステージ３６１に対して渦巻き状の軌道に沿ってレーザーを照射することができる。移動機構３６７によって駆動されるレーザー照射装置３６４の移動動作や移動速度、およびレーザー照射装置３６４のレーザー出力は、制御部３６８によって制御される。しかしながらこれに限定されず、移動機構３６７によって駆動されるレーザー照射装置３６４の移動動作や移動速度、およびレーザー照射装置３６４のレーザー出力は、基板処理装置３００の制御部３８０によって制御されてもよい。
【0037】
図８Ａは、第２の処理装置３７０の基本的な構成を示す側面図である。図８Ｂは、第２の処理装置３７０の基本的な構成を示す上面図である。第２の処理装置３７０は、ステージ３７１と、複数のパッド３７３と、を備える。ステージ３７１は円形であり、ウェハ状（円盤状）の半導体記憶装置１を保持する。ステージ３７１は、真空チャックにより半導体記憶装置１を全面吸着してもよい。半導体記憶装置１の中心は、ステージ３７１の中心Ｃ２に配置されることが好ましい。半導体記憶装置１は、基板２０を下側（ステージ３７１側）、基板１０を上側（ステージ３７１とは反対側）の向きで配置される。また、ステージ３７１は、半導体記憶装置１をステージ３７１に対して鉛直方向（Ｚ方向）に昇降させる昇降機構を備える。昇降機構の昇降動作によって、基板処理前の半導体記憶装置１を第２の処理装置３７０に搬入することができるとともに、基板処理後の半導体記憶装置２および基板１０を第２の処理装置３７０から搬出することができる。
【0038】
ステージ３７１の上方には、複数のパッド３７３が配置される。複数のパッド３７３は円環形状で、平面視で円形のステージ３７１に対して中心Ｃ２を中心に同心円状に配置される。複数のパッド３７３のそれぞれは、ステージ３７１に対して鉛直方向（Ｚ方向）に昇降させる昇降機構（図示せず）と、吸引・加圧機構（図示せず）を備える。複数のパッド３７３は、昇降動作によって半導体記憶装置１の基板１０に接するように配置されてもよい。複数のパッド３７３の基板１０との接触面は、吸引または加圧動作によって半導体記憶装置１の基板１０に吸引または加圧してもよい。例えば、複数のパッド３７３のうち半導体記憶装置１の基板１０を吸引するパッド３７３は、昇降機構による上昇動作によって基板１０をステージ３７１に対して鉛直方向（Ｚ方向）に引き上げてもよい。複数のパッド３７３のうち半導体記憶装置１の基板１０を加圧するパッド３７３は、昇降機構による下降動作によって基板１０をステージ３７１に対して鉛直方向（Ｚ方向）に押し付けてもよい。複数のパッド３７３のそれぞれの、昇降機構による昇降動作と吸引・加圧機構による吸引または加圧動作は独立して制御される。すなわち、吸引および上昇動作するパッド３７３と、加圧および下降動作するパッド３７３は混在していてもよい。半導体記憶装置１の外周側に配置されるパッド３７３は吸引および上昇動作してもよく、半導体記憶装置１の中心Ｃ２側に配置されるパッド３７３は加圧および下降動作してもよい。半導体記憶装置１の外周側に配置されるパッド３７３から中心Ｃ２側に配置されるパッド３７３にかけて、加圧および下降動作から吸引および上昇動作に経時的に切り替えて制御してもよい。パッド３７３の基板１０との接触部は、柔軟性の有るゴムなどであることが好ましい。
【0039】
図８Ｃは、変形例の係る第２の処理装置３７０の基本的な構成を示す上面図である。図８Ｂにおいて、本実施形態に係る複数のパッド３７３は円環形状である形態を示した。しかしながらこれに限定されず、図８Ｃに示すように、パッド３７３は同心円上に点状に配置されてもよい。この場合、１つの円周上に配置される複数のパッド３７３は昇降動作と吸引または加圧動作は一括して制御されてもよい。
【0040】
輸送装置３５０は、半導体記憶装置１、半導体記憶装置２および基板１０を第１の処理装置３６０および第２の処理装置３７０に搬入・搬出するためのウエハハンド３５２を含む。図９Ａは、ウエハハンド３５２の基本的な構成を示す側面図である。
【0041】
ウエハハンド３５２は、例えば、第１のアーム３５２ａ、第２のアーム３５２ｂ、および第３のアーム３５２ｃを有する。図９Ａにおいては、第１のアーム３５２ａが伸長している図を示す。しかしながらこれに限定されず、ウエハハンド３５２の第１のアーム３５２ａ、第２のアーム３５２ｂ、および第３のアーム３５２ｃは、それぞれ伸縮可能である。
【0042】
図９Ｂは、第１のアーム３５２ａの構成を示す上面図である。第１のアーム３５２ａは、ステージの昇降機構によって上昇した半導体記憶装置１または半導体記憶装置２の下に差し込むことによって、半導体記憶装置１または半導体記憶装置２を保持することができ、第１の処理装置３６０または第２の処理装置３７０に搬入・搬出することができる。第１のアーム３５２ａは、上面に吸引孔を有し、吸引により半導体記憶装置１または半導体記憶装置２の基板２０を吸着保持してもよい。図９Ｂにおいて、第１のアーム３５２ａは板状である形態で示した。しかしながらこれに限定されず、第１のアーム３５２ａは、半導体記憶装置１または半導体記憶装置２を安定して保持できればよい。
【0043】
図９Ｃは、第２のアーム３５２ｂの構成を示す上面図である。第２のアーム３５２ｂは、複数のパッド３７３の吸引・加圧機構によって吸引および昇降機構によって上昇した基板処理後の基板１０の下に差し込むことによって、基板１０を保持することができ、第２の処理装置３７０から搬出することができる。図９Ｃにおいて、第２のアーム３５２ｂは円環形状である形態を示した。しかしながらこれに限定されず、第２のアーム３５２ｂは、基板１０に残存する多孔質層１４と干渉せずに基板１０を安定して保持できればよい。
【0044】
図９Ｄは、第３のアーム３５２ｃの構成を示す上面図である。第３のアーム３５２ｃは、第２のアーム３５２ｂによって第２の処理装置３７０から搬出した基板処理後の基板１０を上から保持することができる。第３のアーム３５２ｃは、下面に吸引孔を有し、吸引により基板処理後の基板１０を吸着保持してもよい。図９Ｄにおいて、第３のアーム３５２ｃは板状である形態で示した。しかしながらこれに限定されず、第３のアーム３５２ｃは、基板１０を安定して保持できればよい。第３のアーム３５２ｃによって基板１０を上から保持した状態で、第２のアーム３５２ｂを引き抜き、第３のアーム３５２ｃを回転することで基板１０を反転することができる。
【0045】
［基板分離方法］
本実施形態にかかる基板処理装置３００を用いて、半導体記憶装置１から基板１０と多孔質層１４を除去する基板分離方法について説明する。実施形態の半導体記憶装置（半導体装置）は以降に説明する基板分離方法を用いて製造される。図１０は、本実施形態に係る基板分離方法を説明するフロー図である。
本実施形態にかかる基板処理装置３００を用いて、半導体記憶装置１から基板１０と多孔質層１４を除去する基板分離方法について説明する。実施形態の半導体記憶装置（半導体装置）は以降に説明する基板分離方法を用いて製造される。図１０は、本実施形態に係る基板分離方法を説明するフロー図である。
【0046】
まず、カセット載置台３１０のカセット３１２に半導体記憶装置１を載置すると、ウエハ搬送装置３２０は半導体記憶装置１をバッファステーション３３０に搬送する。バッファステーション３３０のウエハアライメント装置３３２は半導体記憶装置１のノッチの位置合わせ（アライメント）を行う。輸送装置３５０は、ウエハハンド３５２の第１のアーム３５２ａを用いて半導体記憶装置１をバッファステーション３３０から第１の処理装置３６０に搬入する（図１０のＳ０１）。
【0047】
図１１Ａから図１１Ｃは、本実施形態に係る基板分離方法を説明する処理装置の側面図である。図１１Ａに示すように、半導体記憶装置１は、多孔質層１４が配置される基板１０を上側（ステージ３６１とは反対側）の向きに第１の処理装置３６０のステージ３６１に載置し、真空チャックの吸引によりステージ３６１に全面吸着する。半導体記憶装置１の中心は、ステージ３６１の中心Ｃ１に配置されることが好ましい。
【0048】
図１１Ｂに示すように、位置検出装置３６６によって、半導体記憶装置１の外周位置と厚みを検出する。位置検出装置３６６が検出した半導体記憶装置１の外周位置と厚みから、レーザーの照射領域Ｒ３の位置を設定する。
【0049】
図１１Ｃに示すように、回転機構３６２によってステージ３６１を回転させながら、レーザー照射装置３６４によって半導体記憶装置１のレーザーの照射領域Ｒ３にレーザーを照射する（図１０のＳ０２）。レーザーは、例えば、波長１μｍ以上の赤外パルスレーザーであることが好ましく、炭酸ガスレーザー（ＣＯ2レーザー）であることが好ましい。波長１μｍ以上のレーザーは基板１０に対して透過性を有する。このため、半導体記憶装置１の基板１０側からレーザーを照射することで、基板１０の下に位置する多孔質層１４に集光して照射することができる。
【0050】
移動機構３６７によってレーザー照射装置３６４をステージ３６１の上方を半径方向に移動（矢印）させることで、レーザー照射装置３６４はステージ３６１に対して渦巻き状の軌道に沿ってレーザーを照射する。レーザー照射装置３６４は、少なくとも半導体記憶装置１の端から中心方向に半導体記憶装置１の照射領域Ｒ３の幅を移動させる。レーザー照射装置３６４は、ステージ３６１に配置される半導体記憶装置１に対して渦巻き状の軌道に沿って円環形状の照射領域Ｒ３にレーザーを照射する。
【0051】
図１２は、本実施形態に係る半導体記憶装置１のレーザーの照射領域Ｒ３を示す断面図である。不純物が少ない高抵抗の基板１０は、赤外光をほとんど吸収せず、光と反応しない。一方、レーザーの照射によって抵抗が低い多孔質層１４は赤外光を吸収して発熱し、急激な熱膨張により横方向（ＸＹ方向）に局所的なせん断応力が発生する。更に、多孔質層１４は空隙を内部に有している為、断熱性が高く、ヤング率が低い。このため、低いエネルギーで多孔質層１４の内部、あるいは上下層との界面で容易に亀裂を生じさせることができる。照射領域Ｒ３の多孔質層１４は、亀裂が入ることによって接合力が低下する。レーザー照射による多孔質層１４の改質（接合力の低下）を促進させるために、基板１０と多孔質層１４の抵抗の差および光の吸収係数の差は大きい方が好ましい。また、レーザーの波長は、より長波長の方が、高抵抗である基板１０中を吸収されずに透過し、低抵抗である多孔質層１４で吸収されることが出来る。
【0052】
なお、本実施形態においては、第１の処理装置３６０のステージ３６１の回転速度、レーザー照射装置３６４の移動速度、およびレーザー照射装置３６４のレーザー出力（パルスレーザーの振動数、レーザースポットの直径）を２つの制御部３６８、３６３がそれぞれ制御する構成を示した。しかしながらこれに限定されず、第１の処理装置３６０のステージ３６１の回転速度、レーザー照射装置３６４の移動速度、およびレーザー照射装置３６４のレーザー出力（パルスレーザーの振動数、レーザースポットの直径）は、基板処理装置３００の制御部３８０によって統合して制御されてもよい。
【0053】
図１３Ａおよび図１３Ｂは、本実施形態に係る基板分離方法を説明する処理装置の側面図である。図１３Ａに示すように、ステージ３６１の真空チャックの吸引を解除して、昇降機構によって半導体記憶装置１をステージ３６１から上昇させる。
【0054】
図１３Ｂに示すように、ステージ３６１から昇降機構によって上昇した半導体記憶装置１の下にウエハハンド３５２の第１のアーム３５２ａを差し込み、半導体記憶装置１を保持する。図１４Ａおよび図１４Ｂは、本実施形態に係る基板分離方法を説明するウエハハンドの上面図および側面図である。図１４Ａに示すように、第１のアーム３５２ａは上面に吸引孔を有し、吸引により半導体記憶装置１の基板２０を吸着保持する。図１４Ｂに示すように、第１のアーム３５２ａを伸縮および移動することで、第１の処理装置３６０から半導体記憶装置１を搬出し、第２の処理装置３７０に半導体記憶装置１を搬入する（図１０のＳ０３）。
【0055】
図１５Ａおよび図１５Ｂは、本実施形態に係る基板分離方法を説明する処理装置の側面図および上面図である。図１５Ａおよび図１５Ｂに示すように、半導体記憶装置１は、多孔質層１４が配置される基板１０を上側（ステージ３７１とは反対側）の向きに第２の処理装置３７０のステージ３７１に載置し、真空チャックの吸引によりステージ３７１に全面吸着する。複数のパッド３７３は、平面視で半導体記憶装置１に対して同心円状に、半導体記憶装置１の基板１０に接して配置される。ここで、半導体記憶装置１の最外周に配置されるパッド３７３ａは吸引および上昇動作し、半導体記憶装置１の中心Ｃ２側に配置される残りのパッド３７３は加圧および下降動作する。照射領域Ｒ３の多孔質層１４はレーザー照射によって改質（接合力の低下）していることから、最外周に配置されるパッド３７３ａの吸引および上昇動作と中心Ｃ２側に配置される残りのパッド３７３の加圧および下降動作によって、外周部に沿って均一に引き剥がす力が働き、改質した多孔質層１４を起点に基板１０の分離が開始する。
【0056】
図１６Ａおよび図１６Ｂに示すように、基板１０の分離が開始したら、最外周に配置されるパッド３７３ａと隣接するパッド３７３ｂは吸引および上昇動作し、半導体記憶装置１の中心Ｃ２側に配置される残りのパッド３７３は加圧および下降動作する。図１７Ａおよび図１７Ｂに示すように、半導体記憶装置１の外周側のパッド３７３ａから中心側のパッド３７３ｄに向かって段階的に加圧および下降動作から吸引および上昇動作切り替えて制御することで、基板１０を多孔質層１４で分離する（図１０のＳ０４）。
【0057】
図１８は、本実施形態に係る半導体記憶装置１からの基板１０の分離を説明する断面図である。基板１０は、改質した照射領域Ｒ３の多孔質層１４を起点に、半導体記憶装置１の外周側から中心側に多孔質層１４内または多孔質層１４の界面で剥離される。
【0058】
図１９は、本実施形態に係る半導体記憶装置２の構成を示す断面図である。半導体記憶装置２は、基板１０と多孔質層１４とを除去した後に表面を洗浄し、必要に応じて平坦化、外部端子を形成してもよい。基板１０は表面に残る多孔質層１４を除去および洗浄して再利用してもよい。
【0059】
図２０Ａおよび図２０Ｂは、本実施形態に係る基板分離方法を説明する処理装置の側面図である。図２０Ａに示すように、複数のパッド３７３の吸引および上昇動作により、分離した基板１０をステージ３７１上の半導体記憶装置２から引き離す。複数のパッド３７３によって上昇した基板１０の下にウエハハンド３５２の第２のアーム３５２ｂを差し込み、基板１０を保持する。
【0060】
図２１Ａおよび図２１Ｂは、本実施形態に係る基板分離方法を説明するウエハハンドの上面図および側面図である。図２１Ａに示すように、基板１０の下面（半導体記憶装置２側の面）は多孔質層１４が一部残存することから、第２のアーム３５２ｂは円環形状であることが好ましい。図２１Ｂに示すように、第２のアーム３５２ｂを伸縮および移動することで、第２の処理装置３７０から半導体記憶装置２を搬出する。
【0061】
図２２Ａおよび図２２Ｂは、本実施形態に係る基板分離方法を説明するウエハハンドの上面図および側面図である。図２２Ａおよび図２２Ｂに示すように、第２のアーム３５２ｂによって保持される基板１０は、第３のアーム３５２ｃによって持ちかえる。第３のアーム３５２ｃは、下面に吸引孔を有し、吸引により基板処理後の基板１０を上から吸着保持する。
【0062】
図２３Ａおよび図２３Ｂは、本実施形態に係る基板分離方法を説明するウエハハンドの上面図および側面図である。図２３Ａおよび図２３Ｂに示すように、第３のアーム３５２ｃによって保持される基板１０は、第２のアーム３５２ｂを引き抜き、第３のアーム３５２ｃを回転することで反転する。輸送装置３５０は、ウエハハンド３５２の第３のアーム３５２ｃを用いて基板１０を第２の処理装置３７０からバッファステーション３３０に搬送する。
【0063】
図２０Ｂに示すように、ステージ３７１の真空チャックの吸引を解除して、昇降機構によって半導体記憶装置２をステージ３７１から上昇させる。ステージ３７１から昇降機構によって上昇した半導体記憶装置２の下にウエハハンド３５２の第１のアーム３５２ａを差し込み、半導体記憶装置２を保持する。輸送装置３５０は、ウエハハンド３５２の第１のアーム３５２ａを用いて半導体記憶装置２を第２の処理装置３７０からバッファステーション３３０に搬送する。
【0064】
ウエハ搬送装置３２０は半導体記憶装置２と基板１０とをバッファステーション３３０からカセット載置台３１０のカセット３１２に搬送する（図１０のＳ０５）。
【0065】
本実施形態に係る基板分離方法において、照射領域Ｒ３の多孔質層１４にレーザーを照射することによって、照射領域Ｒ３の多孔質層１４には亀裂が入り接合力が低下する。改質（接合力の低下）した多孔質層１４を起点に半導体記憶装置１から基板１０を分離することによって、有効素子領域Ｒ１のメモリセルアレイやＣＭＯＳ回路を損傷することなく、基板１０を分離することができる。機械的に脆弱な多孔質層１４を基板１０に形成しておくことで、基板１０を分離するときのダメージを多孔質層１４にとどめておくことができる。これにより、弱いエネルギーのレーザー照射でも基板１０の分離が可能で、レーザー照射によるメモリセルアレイチップ１００および制御回路チップ２００の応力ダメージ、塑性変形痕を抑制することができる。したがって、本実施形態に係る基板分離方法は、半導体記憶装置２の製造効率を向上し、かつ基板１０の再利用効率を向上することができる。
【符号の説明】
【0066】
１ 半導体記憶装置（貼合基板）、２ 半導体記憶装置、３ 半導体チップ、１０ 基板、１１ メモリセルアレイ領域、１２ コンタクト領域、１４ 多孔質層、１５ 半導体ピラー、１６ 電極層、１７ メモリ側配線層、２０ 基板、２６ トランジスタ、２７ 回路側配線層、１００ メモリセルアレイチップ、２００ 制御回路（ＣＭＯＳ回路）チップ、３００ 基板処理装置、３１０ カセット載置台、３１２ カセット、３２０ ウエハ搬送装置、３３０ バッファステーション、３３２ ウエハアライメント装置、３４０ 処理ステーション、３５０ 輸送装置、３５２ ウエハハンド、３６０ 第１の処理装置、３６１ ステージ、３６２ 回転機構、３６３ 制御部、３６４ レーザー照射装置、３６６ 位置検出装置、３６７ 移動機構、３６８ 制御部、３７０ 第２の処理装置、３７１ ステージ、３７３ パッド、３８０ 制御部
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図6】
【図7】
【図8A】
【図8B】
【図8C】
【図9A】
【図9B】
【図9C】
【図9D】
【図10】
【図11A】
【図11B】
【図11C】
【図12】
【図13A】
【図13B】
【図14A】
【図14B】
【図15A】
【図15B】
【図16A】
【図16B】
【図17A】
【図17B】
【図18】
【図19】
【図20A】
【図20B】
【図21A】
【図21B】
【図22A】
【図22B】
【図23A】
【図23B】