(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024128463
(43)【公開日】2024-09-24
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
G11C 16/08 20060101AFI20240913BHJP
G11C 16/04 20060101ALI20240913BHJP
H10B 12/00 20230101ALI20240913BHJP
H10B 41/27 20230101ALI20240913BHJP
H10B 43/27 20230101ALI20240913BHJP
H10B 43/40 20230101ALI20240913BHJP
H10B 41/40 20230101ALI20240913BHJP
H01L 21/336 20060101ALI20240913BHJP
【ＦＩ】
G11C16/08 130
G11C16/04 170
H10B12/00 681A
H10B41/27
H10B43/27
H10B43/40
H10B41/40
H01L29/78 371
【審査請求】未請求
【請求項の数】11
【出願形態】ＯＬ
(21)【出願番号】P 2023037449
(22)【出願日】2023-03-10
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110000408
【氏名又は名称】弁理士法人高橋・林アンドパートナーズ
(72)【発明者】
【氏名】犬塚 雄貴
(72)【発明者】
【氏名】滋賀 秀裕
【テーマコード（参考）】
5B225
5F083
5F101
【Ｆターム（参考）】
5B225BA02
5B225BA08
5B225CA04
5B225DB02
5B225DB08
5B225EA05
5B225FA02
5F083EP02
5F083EP18
5F083EP22
5F083EP33
5F083EP34
5F083EP47
5F083EP48
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083ER22
5F083GA05
5F083GA10
5F083JA02
5F083JA04
5F083JA19
5F083JA32
5F083JA39
5F083JA40
5F083KA03
5F083KA05
5F083KA11
5F083LA12
5F083LA16
5F083LA20
5F083MA06
5F083MA16
5F101BA01
5F101BA45
5F101BB04
5F101BC02
5F101BD16
5F101BD22
5F101BD30
5F101BD34
5F101BE07
5F101BH04
(57)【要約】
【課題】メモリセルの電力消費性と信頼性を向上すること。
【解決手段】半導体記憶装置は、直列に接続された複数の第１メモリセルを含む第１ストリング、第１メモリセルの第１チャネルと一部を共有する第２チャネルが直列に接続された複数の第２メモリセルを含む第２ストリング、直列に接続された複数の第３メモリセルを含む第３ストリング、第３メモリセルの第３チャネルと一部を共有する第４チャネルが直列に接続された複数の第４メモリセルを含む第４ストリング、複数の第１ワード線、および複数の第２ワード線、第２メモリセルおよび第４メモリセルへデータを書き込む場合、書き込み動作の第１動作において、第１メモリセルおよび第３メモリセルに接続された第１ワード線に基準電圧より大きい第１電圧を供給し、第２メモリセルおよび第４メモリセルに接続された第２ワード線に基準電圧より大きい第２電圧を供給するドライバと、を有する。
【選択図】図１３
【解決手段】半導体記憶装置は、直列に接続された複数の第１メモリセルを含む第１ストリング、第１メモリセルの第１チャネルと一部を共有する第２チャネルが直列に接続された複数の第２メモリセルを含む第２ストリング、直列に接続された複数の第３メモリセルを含む第３ストリング、第３メモリセルの第３チャネルと一部を共有する第４チャネルが直列に接続された複数の第４メモリセルを含む第４ストリング、複数の第１ワード線、および複数の第２ワード線、第２メモリセルおよび第４メモリセルへデータを書き込む場合、書き込み動作の第１動作において、第１メモリセルおよび第３メモリセルに接続された第１ワード線に基準電圧より大きい第１電圧を供給し、第２メモリセルおよび第４メモリセルに接続された第２ワード線に基準電圧より大きい第２電圧を供給するドライバと、を有する。
【選択図】図１３
【特許請求の範囲】
【請求項1】
第１半導体ピラーと、
断面視において、前記第１半導体ピラーに隣接する第２半導体ピラーと、
前記第１半導体ピラーの第１側に設けられ、直列に電気的に接続された複数の第１メモリセルを含む第１ストリングと、
前記第１半導体ピラーに対して前記第１半導体ピラーの第１側とは反対側の第２側に設けられ、前記第１メモリセルで形成される第１チャネルと前記第１半導体ピラーの一部を共有する第２チャネルを形成し、直列に電気的に接続された複数の第２メモリセルを含む第２ストリングと、
前記第２半導体ピラーの第１側に設けられ、直列に電気的に接続された複数の第３メモリセルを含む第３ストリングと、
前記第２半導体ピラーに対して前記第２半導体ピラーの第１側とは反対側の第２側に設けられ、かつ、前記第２ストリングに対向して設けられ、前記第３メモリセルで形成される第３チャネルと前記第２半導体ピラーの一部を共有する第４チャネルを形成し、直列に電気的に接続された複数の第４メモリセルを含む第４ストリングと、
複数の前記第１メモリセルの各々および複数の前記第３メモリセルの各々に共通に設けられる複数の第１ワード線と、
複数の前記第２メモリセルの各々および複数の前記第４メモリセルの各々に共通に設けられる複数の第２ワード線と、
複数の前記第２メモリセルのうちｋ番目の第２メモリセルおよび複数の前記第４メモリセルのうちｋ番目の第４メモリセルへデータを書き込む場合、書き込み動作の第１動作において、前記ｋ番目の第１メモリセルおよび前記ｋ番目の第３メモリセルに電気的に接続されたｋ番目の前記第１ワード線に基準電圧より大きい第１電圧を供給し、前記ｋ番目の第２メモリセルおよび前記ｋ番目の第４メモリセルに電気的に接続されたｋ番目の前記第２ワード線に基準電圧より大きい第２電圧を供給するドライバと、
を有する、半導体記憶装置。
断面視において、前記第１半導体ピラーに隣接する第２半導体ピラーと、
前記第１半導体ピラーの第１側に設けられ、直列に電気的に接続された複数の第１メモリセルを含む第１ストリングと、
前記第１半導体ピラーに対して前記第１半導体ピラーの第１側とは反対側の第２側に設けられ、前記第１メモリセルで形成される第１チャネルと前記第１半導体ピラーの一部を共有する第２チャネルを形成し、直列に電気的に接続された複数の第２メモリセルを含む第２ストリングと、
前記第２半導体ピラーの第１側に設けられ、直列に電気的に接続された複数の第３メモリセルを含む第３ストリングと、
前記第２半導体ピラーに対して前記第２半導体ピラーの第１側とは反対側の第２側に設けられ、かつ、前記第２ストリングに対向して設けられ、前記第３メモリセルで形成される第３チャネルと前記第２半導体ピラーの一部を共有する第４チャネルを形成し、直列に電気的に接続された複数の第４メモリセルを含む第４ストリングと、
複数の前記第１メモリセルの各々および複数の前記第３メモリセルの各々に共通に設けられる複数の第１ワード線と、
複数の前記第２メモリセルの各々および複数の前記第４メモリセルの各々に共通に設けられる複数の第２ワード線と、
複数の前記第２メモリセルのうちｋ番目の第２メモリセルおよび複数の前記第４メモリセルのうちｋ番目の第４メモリセルへデータを書き込む場合、書き込み動作の第１動作において、前記ｋ番目の第１メモリセルおよび前記ｋ番目の第３メモリセルに電気的に接続されたｋ番目の前記第１ワード線に基準電圧より大きい第１電圧を供給し、前記ｋ番目の第２メモリセルおよび前記ｋ番目の第４メモリセルに電気的に接続されたｋ番目の前記第２ワード線に基準電圧より大きい第２電圧を供給するドライバと、
を有する、半導体記憶装置。
【請求項2】
前記第１半導体ピラーと前記第２半導体ピラーは、同一のソース線に電気的に接続され、
前記第１動作において、前記ドライバは、前記ソース線に前記第１電圧と同一または略同一の第３電圧を供給する、
請求項１に記載の半導体記憶装置。
前記第１動作において、前記ドライバは、前記ソース線に前記第１電圧と同一または略同一の第３電圧を供給する、
請求項１に記載の半導体記憶装置。
【請求項3】
前記第１動作において、前記ドライバは、前記複数の第１ワード線に前記第１電圧を供給し、前記複数の第２ワード線に前記第２電圧を供給する、
請求項２に記載の半導体記憶装置。
請求項２に記載の半導体記憶装置。
【請求項4】
断面視において、前記第２半導体ピラーに隣接する第３半導体ピラーと、
断面視において、前記第３半導体ピラーに隣接する第４半導体ピラーと、
前記第３半導体ピラーの第１側に設けられ、直列に電気的に接続された複数の第５メモリセルを含む第５ストリングと、
前記第３半導体ピラーに対して前記第３半導体ピラーの第１側とは反対側の第２側に設けられ、前記第５メモリセルで形成される第５チャネルと前記第３半導体ピラーの一部を共有する第６チャネルを形成し、直列に電気的に接続された複数の第６メモリセルを含む第６ストリングと、
前記第４半導体ピラーの第１側に設けられ、直列に電気的に接続された複数の第７メモリセルを含む第７ストリングと、
前記第４半導体ピラーに対して前記第４半導体ピラーの第１側とは反対側の第２側に設けられ、かつ、前記第６ストリングに対向して設けられ、前記第７メモリセルで形成される第７チャネルと前記第４半導体ピラーの一部を共有する第８チャネルを形成し、直列に電気的に接続された複数の第８メモリセルを含む第８ストリングと、
複数の前記第５メモリセルの各々および複数の前記第７メモリセルの各々に共通に設けられる複数の第３ワード線と、
複数の前記第６メモリセルの各々および複数の前記第８メモリセルの各々に共通に設けられる複数の第４ワード線と、
をさらに有し、
前記第１動作において、前記ドライバは、前記ｋ番目の第６メモリセルおよび前記ｋ番目の第８メモリセルに電気的に接続されたｋ番目の前記第４ワード線に前記第１電圧を供給する、
請求項３に記載の半導体記憶装置。
断面視において、前記第３半導体ピラーに隣接する第４半導体ピラーと、
前記第３半導体ピラーの第１側に設けられ、直列に電気的に接続された複数の第５メモリセルを含む第５ストリングと、
前記第３半導体ピラーに対して前記第３半導体ピラーの第１側とは反対側の第２側に設けられ、前記第５メモリセルで形成される第５チャネルと前記第３半導体ピラーの一部を共有する第６チャネルを形成し、直列に電気的に接続された複数の第６メモリセルを含む第６ストリングと、
前記第４半導体ピラーの第１側に設けられ、直列に電気的に接続された複数の第７メモリセルを含む第７ストリングと、
前記第４半導体ピラーに対して前記第４半導体ピラーの第１側とは反対側の第２側に設けられ、かつ、前記第６ストリングに対向して設けられ、前記第７メモリセルで形成される第７チャネルと前記第４半導体ピラーの一部を共有する第８チャネルを形成し、直列に電気的に接続された複数の第８メモリセルを含む第８ストリングと、
複数の前記第５メモリセルの各々および複数の前記第７メモリセルの各々に共通に設けられる複数の第３ワード線と、
複数の前記第６メモリセルの各々および複数の前記第８メモリセルの各々に共通に設けられる複数の第４ワード線と、
をさらに有し、
前記第１動作において、前記ドライバは、前記ｋ番目の第６メモリセルおよび前記ｋ番目の第８メモリセルに電気的に接続されたｋ番目の前記第４ワード線に前記第１電圧を供給する、
請求項３に記載の半導体記憶装置。
【請求項5】
前記第１動作において、前記ドライバは、前記複数の第４ワード線に前記第１電圧を供給する、
請求項４に記載の半導体記憶装置。
請求項４に記載の半導体記憶装置。
【請求項6】
前記第１動作において、前記複数の第３ワード線の電圧は前記第１電圧に上昇する、
請求項５に記載の半導体記憶装置。
請求項５に記載の半導体記憶装置。
【請求項7】
前記第１動作に続く第２動作において、
前記ドライバはｋ番目以上の前記第１ワード線およびｋ番目以上の前記第２ワード線に前記第２電圧より大きい第４電圧を供給する、
請求項６に記載の半導体記憶装置。
前記ドライバはｋ番目以上の前記第１ワード線およびｋ番目以上の前記第２ワード線に前記第２電圧より大きい第４電圧を供給する、
請求項６に記載の半導体記憶装置。
【請求項8】
前記第２動作において、
前記ドライバはｋ番目の前記第２ワード線に前記第４電圧より大きい第５電圧を供給し、
前記ｋ番目の第２メモリセルおよび前記ｋ番目の第３メモリセルに所望の電圧を書き込む、
請求項７に記載の半導体記憶装置。
前記ドライバはｋ番目の前記第２ワード線に前記第４電圧より大きい第５電圧を供給し、
前記ｋ番目の第２メモリセルおよび前記ｋ番目の第３メモリセルに所望の電圧を書き込む、
請求項７に記載の半導体記憶装置。
【請求項9】
第１半導体ピラーと、
断面視において、前記第１半導体ピラーに隣接する第２半導体ピラーと、
前記第１半導体ピラーの第１側に設けられ、直列に電気的に接続された複数の第１メモリセルを含む第１ストリングと、
前記第１半導体ピラーに対して前記第１半導体ピラーの第１側とは反対側の第２側に設けられ、前記第１メモリセルで形成される第１チャネルと前記第１半導体ピラーの一部を共有する第２チャネルを形成し、直列に電気的に接続された複数の第２メモリセルを含む第２ストリングと、
前記第２半導体ピラーの第１側に設けられ、直列に電気的に接続された複数の第３メモリセルを含む第３ストリングと、
前記第２半導体ピラーに対して前記第２半導体ピラーの第１側とは反対側の第２側に設けられ、かつ、前記第２ストリングに対向して設けられ、前記第３メモリセルで形成される第３チャネルと前記第２半導体ピラーの一部を共有する第４チャネルを形成し、直列に電気的に接続された複数の第４メモリセルを含む第４ストリングと、
複数の前記第１メモリセルの各々および複数の前記第３メモリセルの各々に共通に設けられる複数の第１ワード線と、
複数の前記第２メモリセルの各々および複数の前記第４メモリセルの各々に共通に設けられる複数の第２ワード線と、
複数の前記第２メモリセルおよび複数の前記第４メモリセルのデータを消去する場合、消去動作において、複数の前記第１メモリセルおよび複数の前記第３メモリセルに電気的に接続された複数の前記第１ワード線に基準電圧より大きい第１電圧を供給し、複数の前記第２メモリセルおよび複数の前記第４メモリセルに電気的に接続された複数の前記第２ワード線に基準電圧を供給するドライバと、
を有する、半導体記憶装置。
断面視において、前記第１半導体ピラーに隣接する第２半導体ピラーと、
前記第１半導体ピラーの第１側に設けられ、直列に電気的に接続された複数の第１メモリセルを含む第１ストリングと、
前記第１半導体ピラーに対して前記第１半導体ピラーの第１側とは反対側の第２側に設けられ、前記第１メモリセルで形成される第１チャネルと前記第１半導体ピラーの一部を共有する第２チャネルを形成し、直列に電気的に接続された複数の第２メモリセルを含む第２ストリングと、
前記第２半導体ピラーの第１側に設けられ、直列に電気的に接続された複数の第３メモリセルを含む第３ストリングと、
前記第２半導体ピラーに対して前記第２半導体ピラーの第１側とは反対側の第２側に設けられ、かつ、前記第２ストリングに対向して設けられ、前記第３メモリセルで形成される第３チャネルと前記第２半導体ピラーの一部を共有する第４チャネルを形成し、直列に電気的に接続された複数の第４メモリセルを含む第４ストリングと、
複数の前記第１メモリセルの各々および複数の前記第３メモリセルの各々に共通に設けられる複数の第１ワード線と、
複数の前記第２メモリセルの各々および複数の前記第４メモリセルの各々に共通に設けられる複数の第２ワード線と、
複数の前記第２メモリセルおよび複数の前記第４メモリセルのデータを消去する場合、消去動作において、複数の前記第１メモリセルおよび複数の前記第３メモリセルに電気的に接続された複数の前記第１ワード線に基準電圧より大きい第１電圧を供給し、複数の前記第２メモリセルおよび複数の前記第４メモリセルに電気的に接続された複数の前記第２ワード線に基準電圧を供給するドライバと、
を有する、半導体記憶装置。
【請求項10】
断面視において、前記第２半導体ピラーに隣接する第３半導体ピラーと、
断面視において、前記第３半導体ピラーに隣接する第４半導体ピラーと、
前記第３半導体ピラーの第１側に設けられ、直列に電気的に接続された複数の第５メモリセルを含む第５ストリングと、
前記第３半導体ピラーに対して前記第３半導体ピラーの第１側とは反対側の第２側に設けられ、前記第５メモリセルで形成される第５チャネルと前記第３半導体ピラーの一部を共有する第６チャネルを形成し、直列に電気的に接続された複数の第６メモリセルを含む第６ストリングと、
前記第４半導体ピラーの第１側に設けられ、直列に電気的に接続された複数の第７メモリセルを含む第７ストリングと、
前記第４半導体ピラーに対して前記第４半導体ピラーの第１側とは反対側の第２側に設けられ、かつ、前記第６ストリングに対向して設けられ、前記第７メモリセルで形成される第７チャネルと前記第４半導体ピラーの一部を共有する第８チャネルを形成し、直列に電気的に接続された複数の第８メモリセルを含む第８ストリングと、
複数の前記第５メモリセルの各々および複数の前記第７メモリセルの各々に共通に設けられる複数の第３ワード線と、
複数の前記第６メモリセルの各々および複数の前記第８メモリセルの各々に共通に設けられる複数の第４ワード線と、
をさらに有し、
前記消去動作において、前記ドライバは、複数の前記第６メモリセルおよび複数の前記第８メモリセルに電気的に接続された複数の前記第４ワード線に前記第１電圧を供給する、
請求項９に記載の半導体記憶装置。
断面視において、前記第３半導体ピラーに隣接する第４半導体ピラーと、
前記第３半導体ピラーの第１側に設けられ、直列に電気的に接続された複数の第５メモリセルを含む第５ストリングと、
前記第３半導体ピラーに対して前記第３半導体ピラーの第１側とは反対側の第２側に設けられ、前記第５メモリセルで形成される第５チャネルと前記第３半導体ピラーの一部を共有する第６チャネルを形成し、直列に電気的に接続された複数の第６メモリセルを含む第６ストリングと、
前記第４半導体ピラーの第１側に設けられ、直列に電気的に接続された複数の第７メモリセルを含む第７ストリングと、
前記第４半導体ピラーに対して前記第４半導体ピラーの第１側とは反対側の第２側に設けられ、かつ、前記第６ストリングに対向して設けられ、前記第７メモリセルで形成される第７チャネルと前記第４半導体ピラーの一部を共有する第８チャネルを形成し、直列に電気的に接続された複数の第８メモリセルを含む第８ストリングと、
複数の前記第５メモリセルの各々および複数の前記第７メモリセルの各々に共通に設けられる複数の第３ワード線と、
複数の前記第６メモリセルの各々および複数の前記第８メモリセルの各々に共通に設けられる複数の第４ワード線と、
をさらに有し、
前記消去動作において、前記ドライバは、複数の前記第６メモリセルおよび複数の前記第８メモリセルに電気的に接続された複数の前記第４ワード線に前記第１電圧を供給する、
請求項９に記載の半導体記憶装置。
【請求項11】
前記消去動作において、前記複数の第３ワード線の電圧は前記第１電圧に上昇する、
請求項１０に記載の半導体記憶装置。
請求項１０に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示の実施形態は半導体記憶装置に関する。
【背景技術】
【0002】
不揮発性半導体記憶装置としてＮＡＮＤ型フラッシュメモリが知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１８－１６４０７０号公報
【特許文献2】特開２０１７－１６８１６３号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
メモリセルの電力消費性と信頼性が向上した半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
一実施形態に係る半導体記憶装置は、第１半導体ピラーと、断面視において、第１半導体ピラーに隣接する第２半導体ピラーと、第１半導体ピラーの第１側に設けられ、直列に電気的に接続された複数の第１メモリセルを含む第１ストリングと、第１半導体ピラーに対して第１半導体ピラーの第１側とは反対側の第２側に設けられ、第１メモリセルで形成される第１チャネルと第１半導体ピラーの一部を共有する第２チャネルを形成し、直列に電気的に接続された複数の第２メモリセルを含む第２ストリングと、第２半導体ピラーの第１側に設けられ、直列に電気的に接続された複数の第３メモリセルを含む第３ストリングと、第２半導体ピラーに対して第２半導体ピラーの第１側とは反対側の第２側に設けられ、かつ、第２ストリングに対向して設けられ、第３メモリセルで形成される第３チャネルと第２半導体ピラーの一部を共有する第４チャネルを形成し、直列に電気的に接続された複数の第４メモリセルを含む第４ストリングと、複数の第１メモリセルの各々および複数の第３メモリセルの各々に共通に設けられる複数の第１ワード線と、複数の第２メモリセルの各々および複数の第４メモリセルの各々に共通に設けられる複数の第２ワード線と、ドライバと、を有する。ドライバは、複数の第２メモリセルのうちｋ番目の第２メモリセルおよび複数の第４メモリセルのうちｋ番目の第４メモリセルへデータを書き込む場合、書き込み動作の第１動作において、ｋ番目の第１メモリセルおよびｋ番目の第３メモリセルに電気的に接続されたｋ番目の第１ワード線に基準電圧より大きい第１電圧（ＶＣＥＬＳＲＣ）を供給し、ｋ番目の第２メモリセルおよびｋ番目の第４メモリセルに電気的に接続されたｋ番目の第２ワード線に基準電圧より大きい第２電圧（ＶＣＨＰＣＨ）を供給する。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係る半導体記憶装置を含むメモリシステムの構成を示すブロック図である。
【図2】第１実施形態に係る半導体記憶装置中のメモリセルアレイの回路構成を示す図である。
【図3】第１実施形態に係るドレイン側セレクトゲート線、ビット線、およびメモリピラーの平面レイアウトを示す図である。
【図4】第１実施形態に係るワード線およびメモリピラーの平面レイアウトを示す図である。
【図7】第１実施形態に係る電圧生成回路、ドライバセット、セレクトゲート線またはワード線の電気的接続を説明するための図である。
【図12】第１実施形態に係る半導体記憶装置において、隣接するメモリストリングの等価回路を示す図である。
【図13】第１実施形態に係る半導体記憶装置におけるデータ書き込み動作時における、各種信号のタイミングチャートを示す図である。
【図14】第１実施形態に係る半導体記憶装置における書き込み動作を説明する半導体記憶装置の切断部端面図である。
【図16】第１実施形態に係る半導体記憶装置のベリファイ動作時における各種信号のタイミングチャートを示す図である。
【図17】第１実施形態に係る半導体記憶装置の消去動作時における各種信号のタイミングチャートを示す図である。
【図19】変形例１の時刻Ｔ０における各種信号線に供給される電圧を説明するための図である。
【図20】変形例２の時刻Ｔ０における各種信号線に供給される電圧を説明するための図である。
【図21】変形例３の時刻Ｔ０における各種信号線に供給される電圧を説明するための図である。
【発明を実施するための形態】
【0007】
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一、または類似する機能および構成を有する構成要素については、共通する参照符号を付す。共通する参照符号を有する複数の構成要素を区別する場合、当該共通する参照符号に添え字（例えば、アルファベットの大文字、アルファベットの小文字、ハイフンとアルファベットの小文字と数字など）を付して区別する。
【0008】
＜第１実施形態＞
以下に、第１実施形態に係る半導体記憶装置１について説明する。
以下に、第１実施形態に係る半導体記憶装置１について説明する。
【0009】
＜１．構成例＞
＜１－１．メモリシステム＞
図１は、第１実施形態に係る半導体記憶装置１を含むメモリシステム３の構成の一例を示すブロック図である。第１実施形態に係る半導体記憶装置１を含むメモリシステム３の構成は図１に示す構成に限定されない。
＜１－１．メモリシステム＞
図１は、第１実施形態に係る半導体記憶装置１を含むメモリシステム３の構成の一例を示すブロック図である。第１実施形態に係る半導体記憶装置１を含むメモリシステム３の構成は図１に示す構成に限定されない。
【0010】
図１に示すように、メモリシステム３は、半導体記憶装置１およびメモリコントローラ２を含む。メモリシステム３は、例えば、ＳＳＤ（ｓｏｌｉｄ ｓｔａｔｅ ｄｒｉｖｅ）、ＳＤＴＭカードのようなメモリカード等である。メモリシステム３は、ホストデバイス（図示は省略）を含んでもよい。
【0011】
半導体記憶装置１は、例えば、メモリコントローラ２に接続し、メモリコントローラ２を用いて制御される。メモリコントローラ２は、例えば、ホストデバイスから半導体記憶装置１の動作に必要な命令を受信し、当該命令を半導体記憶装置１に送信する。メモリコントローラ２は、当該命令を半導体記憶装置１に送信し、半導体記憶装置１からのデータの読み出し動作、半導体記憶装置１へのデータの書込み動作、および半導体記憶装置１のデータの消去動作を制御する。第１実施形態において、半導体記憶装置１は、例えば、ＮＡＮＤ型フラッシュメモリである。詳細は後述されるが、書き込み動作は、例えば、プログラムループを含み、プログラムループは、プログラム動作およびベリファイ動作を含む。
【0012】
＜１－２．半導体記憶装置の構成＞
図１に示すように、半導体記憶装置１は、メモリセルアレイ（ｍｅｍｏｒｙ ｃｅｌｌ ａｒｒａｙ）２１、入出力回路（ｉｎｐｕｔ／ｏｕｔｐｕｔ）２２、ロジック制御回路（ｌｏｇｉｃ ｃｏｎｔｒｏｌ）２３、シーケンサ（ｓｅｑｕｅｎｃｅｒ）２４、レジスタ（ｒｅｇｉｓｔｅｒ）２５、レディ／ビジー制御回路（ｒｅａｄｙ／ｂｕｓｙ ｃｉｒｃｕｉｔ）２６、電圧生成回路（ｖｏｌｔａｇｅ ｇｅｎｅｒａｔｉｏｎ）２７、ドライバセット（ｄｒｉｖｅｒ ｓｅｔ）２８、ロウデコーダ（ｒｏｗ ｄｅｃｏｄｅｒ）２９、センスアンプモジュール（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）７０、入出力用パッド群７１、およびロジック制御用パッド群７２を含む。半導体記憶装置１では、書き込みデータＤＡＴをメモリセルアレイ２１に記憶させる書き込み動作、読み出しデータＤＡＴをメモリセルアレイ２１から読み出す読み出し動作等の、各種動作が実行される。第１実施形態に係る半導体記憶装置１の構成は図１に示す構成に限定されない。
図１に示すように、半導体記憶装置１は、メモリセルアレイ（ｍｅｍｏｒｙ ｃｅｌｌ ａｒｒａｙ）２１、入出力回路（ｉｎｐｕｔ／ｏｕｔｐｕｔ）２２、ロジック制御回路（ｌｏｇｉｃ ｃｏｎｔｒｏｌ）２３、シーケンサ（ｓｅｑｕｅｎｃｅｒ）２４、レジスタ（ｒｅｇｉｓｔｅｒ）２５、レディ／ビジー制御回路（ｒｅａｄｙ／ｂｕｓｙ ｃｉｒｃｕｉｔ）２６、電圧生成回路（ｖｏｌｔａｇｅ ｇｅｎｅｒａｔｉｏｎ）２７、ドライバセット（ｄｒｉｖｅｒ ｓｅｔ）２８、ロウデコーダ（ｒｏｗ ｄｅｃｏｄｅｒ）２９、センスアンプモジュール（ｓｅｎｓｅ ａｍｐｌｉｆｉｅｒ）７０、入出力用パッド群７１、およびロジック制御用パッド群７２を含む。半導体記憶装置１では、書き込みデータＤＡＴをメモリセルアレイ２１に記憶させる書き込み動作、読み出しデータＤＡＴをメモリセルアレイ２１から読み出す読み出し動作等の、各種動作が実行される。第１実施形態に係る半導体記憶装置１の構成は図１に示す構成に限定されない。
【0013】
メモリセルアレイ２１は、例えば、センスアンプモジュール７０、ロウデコーダ２９、およびドライバセット２８と接続される。メモリセルアレイ２１は、ブロックＢＬＫＯ、ＢＬＫ１、・・・、ＢＬＫｎ（ｎは１以上の整数）を含む。詳細は後述するが、ブロックＢＬＫの各々は、複数のメモリグループＭＧ（ＭＧ０、ＭＧ１、ＭＧ２、・・・）を含む。メモリグループＭＧの各々は、ビット線およびワード線に関連付けられた複数の不揮発性メモリセルを含む。なお、半導体記憶装置１では、メモリセルトランジスタＭＴは、単にメモリセルといわれる場合がある
【0014】
半導体記憶装置１では、例えば、ＴＬＣ（Ｔｒｉｐｌｅ－Ｌｅｖｅｌ Ｃｅｌｌ）方式またはＱＬＣ（Ｑｕａｄｒｕｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）方式を適用可能である。ＴＬＣ方式では、各メモリセルに３ビットのデータが保持され、ＱＬＣ方式では、各メモリセルに４ビットのデータが保持される。なお、各メモリセルに２ビット以下のデータが保持されてもよく、５ビット以上のデータが保持されてもよい。
【0015】
入出力回路２２は、例えば、レジスタ２５、ロジック制御回路２３、およびセンスアンプモジュール７０に接続される。入出力回路２２は、メモリコントローラ２と半導体記憶装置１との間で、データ信号ＤＱ＜７：０＞の送受信を制御する。
【0016】
データ信号ＤＱ＜７：０＞は、８ビットの信号である。データ信号ＤＱ＜７：０＞は、半導体記憶装置１とメモリコントローラ２との間で送受信されるデータの実体であり、コマンドＣＭＤ、データＤＡＴ、アドレス情報ＡＤＤ、およびステータス情報ＳＴＳ等を含む。コマンドＣＭＤは、例えば、ホストデバイスから、メモリコントローラ２を介して、半導体記憶装置１に送信される命令を実行するための命令を含む。データＤＡＴは、半導体記憶装置１への書き込みデータＤＡＴまたは半導体記憶装置１からの読み出しデータＤＡＴを含む。アドレス情報ＡＤＤは、例えば、ビット線およびワード線に関連付けられた複数の不揮発性メモリセルを選択するためのカラムアドレスおよびロウアドレスを含む。ステータス情報ＳＴＳは、例えば、書き込み動作および読み出し動作に関する半導体記憶装置１のステータスに関する情報を含む。
【0017】
より具体的には、入出力回路２２は、入力回路および出力回路を備え、入力回路および出力回路が次に述べる処理を行う。入力回路は、メモリコントローラ２から、書き込みデータＤＡＴ、アドレス情報ＡＤＤ、およびコマンドＣＭＤを受信する。入力回路は、受信した書き込みデータＤＡＴをセンスアンプモジュール７０に送信し、受信したアドレス情報ＡＤＤおよびコマンドＣＭＤをレジスタ２５に送信する。一方、出力回路は、レジスタ２５からステータス情報ＳＴＳを受け取り、センスアンプモジュール７０から読み出しデータＤＡＴを受け取る。出力回路は、受け取ったステータス情報ＳＴＳおよび読み出しデータＤＡＴを、メモリコントローラ２に送信する。
【0018】
ロジック制御回路２３は、例えば、メモリコントローラ２およびシーケンサ２４に接続される。ロジック制御回路２３は、メモリコントローラ２から、例えば、チップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、リードイネーブル信号ＲＥｎ、およびライトプロテクト信号ＷＰｎを受信する。ロジック制御回路２３は、受信される信号に基づいて、入出力回路２２およびシーケンサ２４を制御する。
【0019】
チップイネーブル信号ＣＥｎは、半導体記憶装置１をイネーブル（有効）にするための信号である。コマンドラッチイネーブル信号ＣＬＥは、半導体記憶装置１に入力される信号ＤＱがコマンドＣＭＤであることを入出力回路２２に通知するための信号である。アドレスラッチイネーブル信号ＡＬＥは、半導体記憶装置１に入力される信号ＤＱがアドレス情報ＡＤＤであることを入出力回路２２に通知するための信号である。ライトイネーブル信号ＷＥｎおよびリードイネーブル信号ＲＥｎはそれぞれ、例えばデータ信号ＤＱの入力および出力を入出力回路２２に対して命令するための信号である。ライトプロテクト信号ＷＰｎは、データの書き込みおよび消去の禁止を半導体記憶装置１に指示するための信号である。
【0020】
シーケンサ２４は、例えば、レディ／ビジー制御回路２６、センスアンプモジュール７０、およびドライバセット２８に接続される。シーケンサ２４は、コマンドレジスタに保持されるコマンドＣＭＤに基づいて、半導体記憶装置１全体の動作を制御する。例えば、シーケンサ２４は、センスアンプモジュール７０、ロウデコーダ２９、電圧生成回路２７、およびドライバセット２８等を制御して、書き込み動作および読み出し動作等の各種動作を実行する。
【0021】
レジスタ２５は、例えば、ステータスレジスタ（図示は省略）、アドレスレジスタ（図示は省略）、コマンドレジスタ（図示は省略）などを含む。ステータスレジスタは、シーケンサ２４からステータス情報ＳＴＳを受信し、保持し、当該ステータス情報ＳＴＳを、シーケンサ２４の指示に基づいて入出力回路２２に送信する。アドレスレジスタは、入出力回路２２からアドレス情報ＡＤＤを受信し、保持する。アドレスレジスタは、アドレス情報ＡＤＤ中のカラムアドレスをセンスアンプモジュール７０に送信し、アドレス情報ＡＤＤ中のロウアドレスをロウデコーダ２９に送信する。コマンドレジスタは、入出力回路２２からコマンドＣＭＤを受信し、保持し、コマンドＣＭＤをシーケンサ２４に送信する。
【0022】
レディ／ビジー制御回路２６は、シーケンサ２４による制御に従ってレディ／ビジー信号Ｒ／Ｂｎを生成し、生成したレディ／ビジー信号Ｒ／Ｂｎをメモリコントローラ２に送信する。レディ／ビジー信号Ｒ／Ｂｎは、半導体記憶装置１がメモリコントローラ２からの命令を受け付けるレディ状態にあるか、または命令を受け付けないビジー状態にあるかを通知するための信号である。
【0023】
電圧生成回路２７は、例えば、ドライバセット２８等に接続される。電圧生成回路２７は、シーケンサ２４による制御に基づいて、書き込み動作および読み出し動作等に使用される電圧を生成し、生成した電圧をドライバセット２８に供給する。
【0024】
ドライバセット２８は、例えば、偶数ワード線ドライバ（Ｅｖｅｎ ｗｏｒｄ ｌｉｎｅ ｄｒｉｖｅｒ）２８Ａ（図７）、および奇数ワード線ドライバ（Ｏｄｄ ｗｏｒｄ ｌｉｎｅ ｄｒｉｖｅｒ）２８Ｂ（図７）を含む。ドライバセット２８は、メモリセルアレイ２１、センスアンプモジュール７０、およびロウデコーダ２９に接続される。ドライバセット２８は、電圧生成回路２７から供給される電圧、またはシーケンサ２４から供給される制御信号に基づいて、例えば、読み出し動作および書き込み動作等の各種動作でセレクトゲート線ＳＧＤ（図２）、ワード線ＷＬ（図２）、ソース線ＳＬ（図２）およびビット線ＢＬ（図２）等に供給する各種電圧または各種制御信号を生成する。ドライバセット２８は、生成した電圧または制御信号を、センスアンプモジュール７０、ロウデコーダ２９、ソース線ＳＬなどに供給する。
【0025】
ロウデコーダ２９は、アドレスレジスタからロウアドレスを受け取り、受け取ったロウアドレスをデコードする。ロウデコーダ２９は、当該デコードの結果に基づいて、読み出し動作および書き込み動作等の各種動作を実行する対象のブロックＢＬＫを選択する。ロウデコーダ２９は、当該選択したブロックＢＬＫに、ドライバセット２８から供給される電圧を供給可能である。ロウデコーダ２９は、例えばロウデコーダ２９Ａ（図７）、およびロウデコーダ２９Ｂ（図７）を含む。
【0026】
センスアンプモジュール７０は、例えば、アドレスレジスタからカラムアドレスを受信し、受信したカラムアドレスをデコードする。また、センスアンプモジュール７０は、当該デコードの結果に基づいて、メモリコントローラ２とメモリセルアレイ２１との間でのデータＤＡＴの送受信動作を実行する。センスアンプモジュール７０は、例えば、ビット線ＢＬ（ＢＬ０～ＢＬ（Ｌ－１）、但し（Ｌ－１）は２以上の自然数）毎に設けられたセンスアンプモジュールユニット（図示は省略）を含む。センスアンプユニットはビット線ＢＬに電圧を供給可能に電気的に接続される。例えば、センスアンプモジュール７０は、センスアンプモジュールユニットを用いて、ビット線ＢＬに電圧を供給することができる。また、センスアンプモジュール７０は、読み出し動作に係る命令に基づき、メモリセルアレイ２１から読み出されたデータをセンスし、読み出しデータＤＡＴを生成し、生成した読み出しデータＤＡＴを、入出力回路２２を介してメモリコントローラ２に送信する。また、センスアンプモジュール７０は、書き込み動作に係る命令に基づき、メモリコントローラ２から入出力回路２２を介して書き込みデータＤＡＴを受信し、受信した書き込みデータＤＡＴを、メモリセルアレイ２１に送信する。
【0027】
入出力用パッド群７１は、メモリコントローラ２から受信するデータ信号ＤＱ＜７：０＞を入出力回路２２に送信する。入出力用パッド群７１は、入出力回路２２から受信するデータ信号ＤＱ＜７：０＞をメモリコントローラ２に送信する。
【0028】
ロジック制御用パッド群７２は、メモリコントローラ２から受信するチップイネーブル信号ＣＥｎ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号ＷＥｎ、およびリードイネーブル信号ＲＥｎをロジック制御回路２３に転送する。ロジック制御用パッド群７２は、レディ／ビジー制御回路２６から受信するレディ／ビジー信号Ｒ／Ｂｎをメモリコントローラ２に転送する。
【0029】
＜１－３．メモリセルアレイ＞
図２は、図１に示したメモリセルアレイ２１の回路構成の一例である。図２は、メモリセルアレイ２１に含まれる複数のブロックＢＬＫのうち１つのブロックＢＬＫの回路構成を示す図である。例えば、メモリセルアレイ２１に含まれる複数のブロックＢＬＫの各々は、図２に示す回路構成を有する。第１実施形態に係るメモリセルアレイ２１の構成は図２に示す構成に限定されない。図２の説明において、図１と同一、または類似する構成の説明は省略されることがある。
図２は、図１に示したメモリセルアレイ２１の回路構成の一例である。図２は、メモリセルアレイ２１に含まれる複数のブロックＢＬＫのうち１つのブロックＢＬＫの回路構成を示す図である。例えば、メモリセルアレイ２１に含まれる複数のブロックＢＬＫの各々は、図２に示す回路構成を有する。第１実施形態に係るメモリセルアレイ２１の構成は図２に示す構成に限定されない。図２の説明において、図１と同一、または類似する構成の説明は省略されることがある。
【0030】
図２に示すように、ブロックＢＬＫは、複数のメモリグループＭＧ（ＭＧ０、ＭＧ１、ＭＧ２、ＭＧ３）を含む。本実施形態において、メモリグループＭＧの各々は、複数のメモリストリング５０を含む。例えば、メモリグループＭＧ０およびＭＧ２は、複数のメモリストリング５０ｅを含み、メモリグループＭＧ１およびＭＧ３は、複数のメモリストリング５０ｏを含む。
【0031】
メモリストリング５０の各々は、例えば８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）および選択トランジスタＳＴ１、ＳＴ２を含む。メモリセルトランジスタＭＴは、ゲート（制御ゲート）と電荷蓄積層とを備え、データを不揮発に保持する。メモリセルトランジスタＭＴは、選択トランジスタＳＴ１のソースと選択トランジスタＳＴ２のドレインとの間に直列接続される。
【0032】
メモリグループＭＧの各々における選択トランジスタＳＴ１のゲートは、それぞれセレクトゲート線ＳＧＤ（ＳＧＤ０、ＳＧＤ１、…）に接続される。セレクトゲート線ＳＧＤは、ロウデコーダ２９によって独立に制御される。また、偶数番目のメモリグループＭＧｅ（ＭＧ０、ＭＧ２、…）の各々における選択トランジスタＳＴ２のゲートは、例えば、偶数セレクトゲート線ＳＧＳｅに接続され、奇数番目のメモリグループＭＧｏ（ＭＧ１、ＭＧ３、…）の各々における選択トランジスタＳＴ２のゲートは、例えば奇数セレクトゲート線ＳＧＳｏに接続される。偶数セレクトゲート線ＳＧＳｅおよび奇数セレクトゲート線ＳＧＳｏは、例えば、互いに接続され、同様に制御されて良く、それぞれ独立に設けられ、独立に制御可能であっても良い。
【0033】
同一のブロックＢＬＫ内のメモリグループＭＧｅに含まれるメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）の制御ゲートは、それぞれワード線ＷＬｅ（ＷＬｅ０～ＷＬｅ７）に共通に接続される。同一のブロックＢＬＫ内のメモリグループＭＧｏに含まれるメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）の制御ゲートは、それぞれワード線ＷＬｏ（ＷＬｏ０～ＷＬｏ７）に共通に接続される。ワード線ＷＬｅおよびワード線ＷＬｏは、ロウデコーダ２９によって独立に制御される。ブロックＢＬＫは、例えば、データの消去単位となる。ブロックＢＬＫ内のワード線ＷＬｅ（ＷＬｅ０～ＷＬｅ７）またはワード線ＷＬｏ（ＷＬｏ０～ＷＬｏ７）に共通に接続されるメモリセルトランジスタＭＴ（図２）の保持するデータは、一括して消去される。
【0034】
各メモリグループＭＧは、複数のワード線ＷＬにそれぞれ対応する複数のページを含む。例えば、メモリグループＭＧ０またはメモリグループＭＧ２においては、ワード線ＷＬｅ０～ＷＬｅ７のいずれかに制御ゲートが共通に接続された複数のメモリセルトランジスタＭＴがページに対応する。また、メモリグループＭＧ１またはメモリグループＭＧ３においては、ワード線ＷＬｏ０～ＷＬｏ７のいずれかに制御ゲートが共通に接続された複数のメモリセルトランジスタＭＴがページに対応する。書き込み動作および読み出し動作は、ページを単位として実行される。
【0035】
メモリセルアレイ２１内において同一列にあるメモリストリング５０の選択トランジスタＳＴ１のドレインは、ビット線ＢＬ（ＢＬ０～ＢＬ（Ｌ－１）、但し（Ｌ－１）は２以上の自然数）に共通に接続される。すなわち、ビット線ＢＬは、複数のメモリグループＭＧ間でメモリストリング５０を共通に接続される。複数の選択トランジスタＳＴ２のソースは、ソース線ＳＬに共通に接続される。ソース線ＳＬは、例えば、ドライバセット２８に電気的に接続され、シーケンサ２４を用いた電圧生成回路２７およびドライバセット２８の制御により、電圧生成回路２７またはドライバセット２８から電圧を供給される。また、半導体記憶装置１は、複数のソース線ＳＬを備えてもよい。例えば、複数のソース線ＳＬのそれぞれは、ドライバセット２８に電気的に接続され、複数のソース線ＳＬのそれぞれは、シーケンサ２４を用いた電圧生成回路２７およびドライバセット２８の制御により、電圧生成回路２７またはドライバセット２８から互いに異なる電圧を供給されてもよい。
【0036】
メモリグループＭＧは、異なるビット線ＢＬに接続され、かつ、同一のセレクトゲート線ＳＧＤに接続されたメモリストリング５０を複数含む。ブロックＢＬＫは、ワード線ＷＬを共通にする複数のメモリグループＭＧを複数含む。メモリセルアレイ２１は、ビット線ＢＬを共通にする複数のブロックＢＬＫを含む。メモリセルアレイ２１内において、上述したセレクトゲート線ＳＧＳ、ワード線ＷＬ、およびセレクトゲート線ＳＧＤがソース線層の上方に積層され、メモリセルトランジスタＭＴが三次元に積層される。
【0037】
＜１－４．メモリセルアレイの平面レイアウト＞
図３は、ブロックＢＬＫ０～ＢＬＫ２のソース線層に平行な面内（ＸＹ平面）における、セレクトゲート線ＳＧＤの平面レイアウトを示す図である。図３に示すように、第１実施形態に係る半導体記憶装置１では、例えば、１つのブロックＢＬＫ１内にセレクトゲート線ＳＧＤが４つ含まれる。第１実施形態に係るセレクトゲート線ＳＧＤの平面レイアウトは図３に示すレイアウトに限定されない。図３の説明において、図１および図２と同一、または類似する構成の説明は省略されることがある。また、ブロックＢＬＫ０およびＢＬＫ２のセレクトゲート線ＳＧＤの平面レイアウトは、ブロックＢＬＫ１のセレクトゲート線ＳＧＤの平面レイアウトを左右（偶数奇数）反転させたものであるため、ここでの説明は省略する。ここでブロックＢＬＫ０およびＢＬＫ２のセレクトゲート線ＳＧＤの符号は１０足したものとする。
図３は、ブロックＢＬＫ０～ＢＬＫ２のソース線層に平行な面内（ＸＹ平面）における、セレクトゲート線ＳＧＤの平面レイアウトを示す図である。図３に示すように、第１実施形態に係る半導体記憶装置１では、例えば、１つのブロックＢＬＫ１内にセレクトゲート線ＳＧＤが４つ含まれる。第１実施形態に係るセレクトゲート線ＳＧＤの平面レイアウトは図３に示すレイアウトに限定されない。図３の説明において、図１および図２と同一、または類似する構成の説明は省略されることがある。また、ブロックＢＬＫ０およびＢＬＫ２のセレクトゲート線ＳＧＤの平面レイアウトは、ブロックＢＬＫ１のセレクトゲート線ＳＧＤの平面レイアウトを左右（偶数奇数）反転させたものであるため、ここでの説明は省略する。ここでブロックＢＬＫ０およびＢＬＫ２のセレクトゲート線ＳＧＤの符号は１０足したものとする。
【0038】
図３に示すように、第１実施形態に係る半導体記憶装置１では、例えば、Ｘ方向に延びる３つの配線層１０－０ａ、１０－０ｂ、１０－０ｃは、Ｙ方向に延びる第１接続部（１ｓｔ ｃｏｎｎｅｃｔｉｎｇ ｓｅｃｔｉｏｎ）１０－０ｄを用いて接続される。配線層１０－０ａ、１０－０ｃはＹ方向の両端に位置する。配線層１０－０ａと配線層１０－０ｂとは、他の１つの配線層（配線層１０－１ａ）を挟んでＹ方向に隣接している。第１接続部１０－０ｄはＸ方向の一端に位置する。３つの配線層１０－０ａ、１０－０ｂ、１０－０ｃがセレクトゲート線ＳＧＤ０として機能する。第１実施形態では、例えば、Ｙ方向はＸ方向に直交、または略直交する方向である。
【0039】
Ｘ方向に延びる配線層１０－１ａ、１０－１ｂは、Ｙ方向に延びる第２接続部（２ｎｄ ｃｏｎｎｅｃｔｉｎｇ ｓｅｃｔｉｏｎ）１０－１ｄを用いて接続される。配線層１０－１ａは、配線層１０－０ａ、１０－０ｂの間に位置する。配線層１０－１ｂは、配線層１０－０ｂと他の１つの配線層（配線層１０－２ａ）との間に位置する。第２接続部１０－１ｄは、Ｘ方向において第１接続部１０－０ｄの反対側の他端に位置する。２つの配線層１０－１ａ、１０－１ｂがセレクトゲート線ＳＧＤ１として機能する。
【0040】
Ｘ方向に延びる配線層１０－２ａ、１０－２ｂは、Ｙ方向に延びる第１接続部１０－２ｄによって接続される。同様に、Ｘ方向に延びる配線層１０－３ａ、１０－３ｂは、Ｙ方向に延びる第２接続部１０－３ｄによって接続される。配線層１０－２ａは、配線層１０－１ｂと配線層１０－３ａとの間に位置する。配線層１０－３ａは、配線層１０－２ａと配線層１０－２ｂとの間に位置する。配線層１０－２ｂは、配線層１０－３ａと配線層１０－３ｂとの間に位置する。配線層１０－３ｂは、配線層１０－２ｂと配線層１０－０ｃとの間に位置する。第１接続部１０－２ｄは、Ｘ方向において第１接続部１０－０ｄと同じ側の一端に位置する。第２接続部１０－３ｄは、Ｘ方向において第１接続部１０－０ｄの反対側の他端に位置する。２つの配線層１０－２ａ、１０－２ｂがセレクトゲート線ＳＧＤ２として機能する。２つの配線層１０－３ａ、１０－３ｂがセレクトゲート線ＳＧＤ３として機能する。
【0041】
第１実施形態は、各々の配線層が第１接続部１０－０ｄ、１０－２ｄ、または第２接続部１０－１ｄ、１０－３ｄを用いて接続された構成を例示するが、この構成に限定されない。例えば、各々の配線層が独立しており、配線層１０－０ａ、１０－０ｂ、１０－０ｃに同じ電圧が供給され、配線層１０－１ａ、１０－１ｂに同じ電圧が供給され、配線層１０－２ａ、１０－２ｂに同じ電圧が供給され、配線層１０－３ａ、１０－３ｂに同じ電圧が供給されるように制御される。
【0042】
配線層１０－０ａ、１０－０ｂ、１０－０ｃに対応するメモリグループＭＧをＭＧ０と呼ぶ。配線層１０－１ａ、１０－１ｂに対応するメモリグループＭＧをＭＧ１と呼ぶ。配線層１０－２ａ、１０－２ｂに対応するメモリグループＭＧをＭＧ２と呼ぶ。配線層１０－３ａ、１０－３ｂに対応するメモリグループＭＧをＭＧ３と呼ぶ。
【0043】
ブロックＢＬＫ内においてＹ方向で隣り合う配線層１０は絶縁される。隣り合う配線層１０を絶縁する領域を、スリットＳＬＴ２と呼ぶ。スリットＳＬＴ２では、例えばソース線層に平行な面から、少なくとも配線層１０が設けられるレイヤまでの領域が絶縁膜（図示は省略）を用いて埋め込まれている。
【0044】
メモリセルアレイ２１内には、例えば、図３に示すようにブロックＢＬＫ０、ＢＬＫ１、ＢＬＫ２がＹ方向に複数配置される。ブロックＢＬＫ内においてＹ方向で隣り合う配線層１０と同様に、Ｙ方向で隣り合うブロックＢＬＫの間は、絶縁膜（図示は省略）を用いて埋め込まれており、Ｙ方向で隣り合うブロックＢＬＫ間も絶縁される。隣り合うブロックＢＬＫを絶縁する領域を、スリットＳＬＴ１と呼ぶ。スリットＳＬＴ２と同様に、スリットＳＬＴ１では、絶縁膜が、ソース線層に平行な面から、少なくとも配線層１０が設けられるレイヤまでの領域を、埋め込んでいる。
【0045】
Ｙ方向で隣り合う配線層１０間には、複数のメモリピラーＭＰ（ＭＰ０～ＭＰ１５）が設けられる。複数のメモリピラーＭＰはメモリセル部（ｍｅｍｏｒｙ ｃｅｌｌ）に設けられる。複数のメモリピラーＭＰの各々はＺ方向に沿って設けられる。第１実施形態では、例えば、Ｚ方向は、ＸＹ方向に直交、または略直交する方向であり、ソース線層に平行な面に対して垂直、または略垂直な方向である。なお、一実施形態において、Ｘ方向は「第１方向」と呼ばれる場合があり、Ｙ方向は「第２方向」と呼ばれる場合があり、Ｚ方向は「第３方向」と呼ばれる場合がある。
【0046】
具体的には、配線層１０－０ａ、１０－１ａの間にはメモリピラーＭＰ４、ＭＰ１２が設けられる。配線層１０－１ａ、１０－０ｂの間にはメモリピラーＭＰ０、ＭＰ８が設けられる。配線層１０－０ｂ、１０－１ｂの間にはメモリピラーＭＰ５、ＭＰ１３が設けられる。配線層１０－１ｂ、１０－２ａの間にはメモリピラーＭＰ１、ＭＰ９が設けられる。配線層１０－２ａ、１０－３ａの間にはメモリピラーＭＰ６、ＭＰ１４が設けられる。配線層１０－３ａ、１０－２ｂの間にはメモリピラーＭＰ２、ＭＰ１０が設けられる。配線層１０－２ｂ、１０－３ｂの間にはメモリピラーＭＰ７、ＭＰ１５が設けられる。配線層１０－３ｂ、１０－０ｃの間にはメモリピラーＭＰ３、ＭＰ１１が設けられる。
【0047】
メモリピラーＭＰは、選択トランジスタＳＴ１、ＳＴ２およびメモリセルトランジスタＭＴを形成する構造体である。メモリピラーＭＰの詳細な構造は後述する。
【0048】
メモリピラーＭＰ０～ＭＰ３は、Ｙ方向に沿って配置される。メモリピラーＭＰ８～ＭＰ１１は、メモリピラーＭＰ０～ＭＰ３にＸ方向で隣り合う位置において、Ｙ方向に沿って配置される。すなわち、メモリピラーＭＰ０～ＭＰ３と、メモリピラーＭＰ８～ＭＰ１１とが並行に配置される。
【0049】
メモリピラーＭＰ４～ＭＰ７およびメモリピラーＭＰ１２～ＭＰ１５は、それぞれＹ方向に沿って配置される。メモリピラーＭＰ４～ＭＰ７は、Ｘ方向において、メモリピラーＭＰ０～ＭＰ３とメモリピラーＭＰ８～ＭＰ１１との間に位置する。メモリピラーＭＰ１２～ＭＰ１５は、Ｘ方向において、メモリピラーＭＰ４～ＭＰ７と共にメモリピラーＭＰ８～ＭＰ１１を挟むように位置する。すなわち、メモリピラーＭＰ４～ＭＰ７と、メモリピラーＭＰ１２～ＭＰ１５とが並行に配置される。
【0050】
メモリピラーＭＰ０～ＭＰ３の上方には、２つのビット線ＢＬ０およびＢＬ１が設けられる。ビット線ＢＬ０はメモリピラーＭＰ１およびＭＰ３に共通に接続される。ビット線ＢＬ１はメモリピラーＭＰ０およびＭＰ２に共通に接続される。メモリピラーＭＰ４～ＭＰ７の上方には、２つのビット線ＢＬ２およびＢＬ３が設けられる。ビット線ＢＬ２はメモリピラーＭＰ５およびＭＰ７に共通に接続される。ビット線ＢＬ３はメモリピラーＭＰ４およびＭＰ６に共通に接続される。メモリピラーＭＰ８～ＭＰ１１の上方には、２つのビット線ＢＬ４およびＢＬ５が設けられる。ビット線ＢＬ４はメモリピラーＭＰ９およびＭＰ１１に共通に接続される。ビット線ＢＬ５はメモリピラーＭＰ８およびＭＰ１０に共通に接続される。メモリピラーＭＰ１２～ＭＰ１５の上方には、２つのビット線ＢＬ６およびＢＬ７が設けられる。ビット線ＢＬ６はメモリピラーＭＰ１３およびＭＰ１５に共通に接続される。ビット線ＢＬ７はメモリピラーＭＰ１２およびＭＰ１４に共通に接続される。図３に示す平面レイアウトの例では、８本のビット線（ビット線ＢＬ０～ＢＬ７）のみを示しているが、例えば、４ｋＢｙｔｅ、８ｋＢｙｔｅ、または１６ｋＢｙｔｅのデータ長に相当する本数のビット線が設けられてもよく、ビット線の本数は特に限定されない。
【0051】
上述のように、メモリピラーＭＰは、Ｙ方向において２つの配線層１０を跨ぐ位置に設けられ、複数のスリットＳＬ２のうち、いずれかのスリットＳＬＴ２の一部に埋め込まれるように設けられる。また、Ｙ方向で隣り合うメモリピラーＭＰ間には１つのスリットＳＬＴ２が設けられる。
【0052】
なお、スリットＳＬＴ１を挟んで隣り合うブロックＢＬＫ１の配線層１０－０ａとブロックＢＬＫ０の配線層１０－１０ｃとの間には、ダミーピラーＤＰが設けられる。スリットＳＬＴ１を挟んで隣り合うブロックＢＬＫ１の配線層１０－０ｃとブロックＢＬＫ２の配線層１０－１０ａとの間には、ダミーピラーＤＰが設けられる。ダミーピラーＤＰは、メモリピラーＭＰと同じ構造であるがビット線ＢＬに接続されない。しかしながら、ダミーピラーＤＰの構造は特に限定されない。
【0053】
図４は、ＸＹ平面におけるワード線ＷＬの平面レイアウトを示す図である。図４に示すレイアウトは、図３のレイアウトに対応し、図３に示す配線層１０よりも下層に設けられる配線層１１のレイアウトである。図４の説明において、図１～図３と同一、または類似する構成の説明は省略されることがある。また、ブロックＢＬＫ０およびＢＬＫ２のワード線ＷＬの平面レイアウトは、ブロックＢＬＫ１のワード線ＷＬの平面レイアウトを左右（偶数奇数）反転させたものであるため、ここでの説明は省略する。ここでブロックＢＬＫ０およびＢＬＫ２のワード線ＷＬの符号は１０足したものとする。
【0054】
図４に示すように、Ｘ方向に延びる９個の配線層１１（配線層１１－０～１１－７、但し配線層１１－０は配線層１１－０ａと配線層１１－０ｂとを含む）が、Ｙ方向に沿って配置される。各配線層１１－０～１１－７は、Ｚ方向に対して各配線層１０－０～１０－３の下層に配置される。配線層１１－０～１１－７と配線層１０－０～１０－３との間には、絶縁膜が設けられ、配線層１１－０～１１－７と配線層１０－０～１０－３とは互いに絶縁される。
【0055】
各配線層１１は、ワード線ＷＬ７として機能する。その他のワード線ＷＬ０～ＷＬ６もワード線ＷＬ７と同様の構成および機能を有する。図４に示す例では、配線層１１－０ａ、１１－２、１１－４、１１－６、および１１－０ｂがワード線ＷＬｅ７として機能する。配線層１１－０ａ、１１－２、１１－４、１１－６、および１１－０ｂは、Ｙ方向に延びる第１接続部１１－８を用いて接続される。第１接続部（１ｓｔ ｃｏｎｎｅｃｔｉｎｇ ｓｅｃｔｉｏｎ）１１－８はＸ方向の一端に設けられる。第１接続部１１－８において、配線層１１－０ａ、１１－２、１１－４、１１－６、および１１－０ｂは、ロウデコーダ２９に接続される。第１実施形態では、第１接続部１１－８および配線層１１－０ａ、１１－２、１１－４、１１－６、１１－０ｂをまとめて配線層１１ｅと呼ぶ場合がある。
【0056】
また、配線層１１－１、１１－３、１１－５、および１１－７が、ワード線ＷＬｏ７として機能する。配線層１１－１、１１－３、１１－５、および配線層１１－７は、Ｙ方向に延びる第２接続部（２ｎｄ ｃｏｎｎｅｃｔｉｎｇ ｓｅｃｔｉｏｎ）１１－９を用いて接続される。第２接続部１１－９は、Ｘ方向において第１接続部１１－８の反対側の他端に設けられる。第２接続部１１－９において、配線層１１－１、１１－３、１１－５、１１－７は、ロウデコーダ２９に接続される。第１実施形態では、第２接続部１１－９および配線層１１－１、１１－３、１１－５、１１－７をまとめて配線層１１ｏと呼ぶ場合がある。
【0057】
メモリセル部が第１接続部１１－８と第２接続部１１－９との間に設けられる。メモリセル部（ｍｅｍｏｒｙ ｃｅｌｌ）では、Ｙ方向で隣り合う配線層１１は、図３に示すスリットＳＬＴ２によって離隔される。メモリセル部は、図３と同様に、メモリピラーＭＰ０～ＭＰ１５を含む。ブロックＢＬＫ内においてＹ方向で隣り合う配線層１１は、配線層１１ｏと配線層１１ｅが交互に配置される。
【0058】
また、Ｙ方向で隣り合うブロックＢＬＫ間の配線層１１は、スリットＳＬＴ２と同様に、スリットＳＬＴ１によって離隔される。ブロックＢＬＫ間においてＹ方向で隣り合う配線層１１も、配線層１１ｏと配線層１１ｅが交互に配置される。
【0059】
セレクトゲート線ＳＧＳおよびワード線ＷＬ０～ＷＬ６は、図４に示すワード線ＷＬ７と同様の構成を有する。
【0060】
＜１－５．メモリセルアレイの切断部端面構造＞
図５は、図４に示すＡ１－Ａ２切断部端面を示す図である。第１実施形態に係るブロックＢＬＫの切断部端面は図５に示す切断部端面に限定されない。図５の説明において、図１～図４と同一、または類似する構成の説明は省略されることがある。
図５は、図４に示すＡ１－Ａ２切断部端面を示す図である。第１実施形態に係るブロックＢＬＫの切断部端面は図５に示す切断部端面に限定されない。図５の説明において、図１～図４と同一、または類似する構成の説明は省略されることがある。
【0061】
図５に示すように、配線層１２が、Ｚ方向に沿って半導体基板１３のｐ型ウェル領域（ｐ－ｗｅｌｌ）の上方に設けられる。半導体基板１３は、例えば、ソース線ＳＬとして機能する。配線層１２は、例えば、セレクトゲート線ＳＧＳとして機能する。８層の配線層１１が、Ｚ方向に沿って配線層１２の上方に積層される。８層の配線層１１は、例えば、ワード線ＷＬとして機能し、ワード線ＷＬ０～ＷＬ７に１対１で対応する。配線層１０が、８層の配線層１１のうち最上層の配線層１１の上方に設けられる。配線層１０は、例えば、セレクトゲート線ＳＧＤとして機能する。図４がワード線ＷＬとして機能する配線層１１の平面レイアウトを示す図であり、図３がセレクトゲート線ＳＧＤとして機能する配線層１０の平面レイアウトを示す図である。セレクトゲート線ＳＧＳとして機能する配線層１２の平面レイアウトは、例えば、図４に示すワード線ＷＬとして機能する配線層１１を、セレクトゲート線ＳＧＳとして機能する配線層１２に置き換えたレイアウトである。
【0062】
半導体記憶装置１では、ソース線ＳＬは、半導体基板１３の主面上に設けられる。ソース線ＳＬは、パターニングされていない導電層がメモリセルアレイ２１の領域に広がった構成であってよく、線状にパターニングされた導電層が当該領域に広がった構成であってもよい。換言すると、ソース線ＳＬは、Ｘ方向およびＹ方向に広がっている。
【0063】
配線層１２は、偶数セレクトゲート線ＳＧＳｅおよび奇数セレクトゲート線ＳＧＳｏとして機能する。偶数セレクトゲート線ＳＧＳｅおよび奇数セレクトゲート線ＳＧＳｏは、スリットＳＬＴ２を介して、Ｙ方向に交互に配置される。Ｙ方向に隣接する偶数セレクトゲート線ＳＧＳｅと奇数セレクトゲート線ＳＧＳｏとの間にはメモリピラーＭＰが設けられる。なお、偶数セレクトゲート線ＳＧＳｅおよび奇数セレクトゲート線ＳＧＳｏは、電気的に独立に駆動される必要はない。偶数セレクトゲート線ＳＧＳｅおよび奇数セレクトゲート線ＳＧＳｏは、電気的に接続されてもよい。
【0064】
配線層１１は、偶数ワード線ＷＬｅおよび奇数ワード線ＷＬｏとして機能する。偶数ワード線ＷＬｅおよび奇数ワード線ＷＬｏは、スリットＳＬＴ２を介して、Ｙ方向に交互に配置される。Ｙ方向に隣接する偶数ワード線ＷＬｅと奇数ワード線ＷＬｏとの間にはメモリピラーＭＰが設けられる。メモリピラーＭＰと偶数ワード線ＷＬｅとの間、およびメモリピラーＭＰと奇数ワード線ＷＬｏとの間には後述するメモリセルが設けられる。
【0065】
配線層１０は、セレクトゲート線ＳＧＤ（ＳＧＤ０～ＳＧＤ３）として機能する。それぞれのセレクトゲート線ＳＧは、スリットＳＬＴ２を介して、Ｙ方向に交互に配置される。スリットＳＬＴ１とメモリピラーＭＰ１の間では、セレクトゲート線ＳＧＤ０およびＳＧＤ１がＹ方向に交互に配置される。メモリピラーＭＰ１とメモリピラーＭＰ３の間では、セレクトゲート線ＳＧＤ２およびＳＧＤ３が、Ｙ方向に交互に配置される。また、メモリピラーＭＰ３とスリットＳＬＴ１の間では、セレクトゲート線ＳＧＤ０が配置される。Ｙ方向に隣接するそれぞれのセレクトゲート線ＳＧＤの間には、メモリピラーＭＰが設けられる。なお、セレクトゲート線ＳＧＤ０～ＳＧＤ３は、電気的に独立に駆動される。
【0066】
Ｙ方向で隣り合うブロックＢＬＫ間にはスリットＳＬＴ１が設けられる。上述の通り、スリットＳＬＴ１には絶縁層およびダミーピラーＤＰが設けられる。スリットＳＬＴ１のＹ方向に沿った幅は、スリットＳＬＴ２のＹ方向に沿った幅と略同じ大きさであってもよい。
【0067】
図３および図５に示すように、メモリピラーＭＰ上には、ビット線ＢＬが設けられる。メモリピラーＭＰは、コンタクトプラグ１６を介してビット線ＢＬと電気的に接続される。例えば、メモリピラーＭＰ０とビット線ＢＬ１は、コンタクトプラグ１６を介して接続される。また、メモリピラーＭＰ１とビット線ＢＬ０が、コンタクトプラグ１６を介して接続され、メモリピラーＭＰ２とビット線ＢＬ１が、コンタクトプラグ１６を介して接続され、メモリピラーＭＰ３とビット線ＢＬ０が、コンタクトプラグ１６を介して接続される。また、メモリピラーＭＰ４とビット線ＢＬ３が、コンタクトプラグ１６を介して接続され、メモリピラーＭＰ５とビット線ＢＬ２が、コンタクトプラグ１６を介して接続され、メモリピラーＭＰ６とビット線ＢＬ３が、コンタクトプラグ１６を介して接続され、メモリピラーＭＰ７とビット線ＢＬ２が、コンタクトプラグ１６を介して接続される。同様に、図５に示される断面以外の領域で、メモリピラーＭＰ８～ＭＰ１１はビット線ＢＬ４またはＢＬ５と接続され、メモリピラーＭＰ１２～ＭＰ１５はビット線ＢＬ６またはＢＬ７と接続される。
【0068】
図６は、図４に示す半導体記憶装置１のＢ１－Ｂ２切断部端面を示す図である。第１実施形態に係るブロックＢＬＫの切断部端面は図６に示す切断部端面に限定されない。図６の説明において、図１～図５と同一、または類似する構成の説明は省略されることがある。半導体基板１３、配線層１２、配線層１１、および配線層１０の積層構造、メモリセル部の構成は図５を用いて説明した通りであるため、ここでの説明は省略する。なお、図６では、Ｂ１－Ｂ２切断部端面の奥行き方向に存在する構成が点線で描かれている。
【0069】
図６に示すように、第１接続部（１ｓｔ ｃｏｎｎｅｃｔｉｎｇ ｓｅｃｔｉｏｎ）１７ｄでは、配線層１０、配線層１１、および配線層１２が、例えば、階段状に形成されている。すなわち、ＸＹ平面で見た場合、配線層１０、８層の配線層１１および配線層１２のそれぞれの端部の上面が第１接続部１７ｄにおいて露出される。第１接続部１７ｄにおいて露出された配線層１０、８層の配線層１１および配線層１２のそれぞれの端部の上面に、コンタクトプラグ１７が設けられる。コンタクトプラグ１７は金属配線層１８に接続される。例えば、金属配線層１８を用いて、セレクトゲート線ＳＧＤ０、ＳＧＤ２、ＳＧＤ４およびＳＧＤ６として機能する配線層１０、偶数ワード線ＷＬｅとして機能する配線層１１、および偶数セレクトゲート線ＳＧＳｅとして機能する配線層１２が、ロウデコーダ２９（図１）を介して、偶数ワード線ドライバ（ｅｖｅｎ ｗｏｒｄ ｌｉｎｅ ｄｒｉｖｅｒ）２８Ａに電気的に接続される。
【0070】
第１接続部１７ｄと同様に、第２接続部（２ｎｄ ｃｏｎｎｅｃｔｉｎｇ ｓｅｃｔｉｏｎ）１９ｄでは、配線層１０、配線層１１、および配線層１２が、例えば、階段状に形成されている。ＸＹ平面で見た場合、配線層１０、８層の配線層１１および配線層１２のそれぞれの端部の上面が第２接続部１９ｄにおいて露出される。第２接続部１９ｄにおいて露出された配線層１０の端部の上面、８層の配線層１１および配線層１２のそれぞれの端部上面上に、コンタクトプラグ１９が設けられ、コンタクトプラグ１９は金属配線層２０に接続される。例えば、金属配線層２０を用いて、セレクトゲート線ＳＧＤ１、ＳＧＤ３、ＳＧＤ５およびＳＧＤ７、奇数ワード線ＷＬｏとして機能する配線層１１、および奇数セレクトゲート線ＳＧＳｏとして機能する配線層１２が、ロウデコーダ２９（図１）を介して、奇数ワード線ドライバ（ｏｄｄ ｗｏｒｄ ｌｉｎｅ ｄｒｉｖｅｒ）２８Ｂに電気的に接続される。
【0071】
配線層１０は、第１接続部１７ｄの代わりに第２接続部１９ｄを介してロウデコーダ２９、または、偶数ワード線ドライバ２８Ａおよび奇数ワード線ドライバ２８Ｂに電気的に接続されても良く、第１接続部１７ｄおよび第２接続部１９ｄの両方を介してロウデコーダ２９、または、偶数ワード線ドライバ２８Ａおよび奇数ワード線ドライバ２８Ｂに電気的に接続されても良い。
【0072】
図７は、第１実施形態に係る電圧生成回路２７、ドライバセット２８、ロウデコーダ２９、ワード線ＷＬの電気的接続を説明するための図である。第１実施形態に係る電圧生成回路２７、ドライバセット２８、ロウデコーダ２９ワード線ＷＬの電気的接続は図７に示す面に限定されない。図７の説明において、図１～図６と同一、または類似する構成の説明は省略されることがある。
【0073】
図７に示すように、偶数ワード線ＷＬｅとして機能する配線層１１はロウデコーダ２９Ａを介して偶数ワード線ドライバ２８Ａに接続され、奇数ワード線ＷＬｏとして機能する配線層１１はロウデコーダ２９Ｂを介して奇数ワード線ドライバ２８Ｂに電気的に接続されてもよい。上述の通り、偶数ワード線ドライバ２８Ａ、および奇数ワード線ドライバ２８Ｂは、ドライバセット２８に含まれる。ドライバセット２８は、電圧生成回路２７に電気的に接続される。偶数ワード線ドライバ２８Ａ、および奇数ワード線ドライバ２８Ｂは、電圧生成回路２７から供給される電圧を用いて各種電圧を生成し、偶数ワード線ドライバ２８Ａは生成した電圧を偶数ワード線ＷＬｅに供給し、奇数ワード線ドライバ２８Ｂは、生成した電圧を奇数ワード線ＷＬｏに供給してもよい。
【0074】
偶数ワード線ドライバ２８Ａは、生成した電圧を、ロウデコーダ２９Ａのワード線スイッチＷＬＳＷを介して、それぞれのブロックＢＬＫの偶数ワード線ＷＬｅに供給してもよい。また、奇数ワード線ドライバ２８Ｂは、生成した電圧を、ロウデコーダ２９Ｂのワード線スイッチＷＬＳＷを介して、それぞれのブロックＢＬＫの奇数ワード線ＷＬｏに供給してもよい。ロウデコーダ２９Ａおよびロウデコーダ２９Ｂは、ロウデコーダ２９に含まれる。ワード線スイッチＷＬＳＷは、ロウデコーダ２９Ａおよびロウデコーダ２９Ｂに含まれる。ワード線スイッチＷＬＳＷは、ブロックデコーダから供給されるブロック選択信号ＢＬＫＳＥＬにより、ドライバセット２８から各ワード線ＷＬへの電圧転送をオンまたはオフするためのスイッチとして機能する。各ブロックＢＬＫ（ＢＬＫ０～ＢＬＫ２）の偶数ワード線ＷＬｅおよび奇数ワード線ＷＬｏは、ロウデコーダ２９のワード線スイッチＷＬＳＷによってそれぞれ独立に制御される。
【0075】
＜１－６．メモリピラーＭＰおよびメモリセルトランジスタＭＴの切断部端面構造＞
＜１－６－１．第１の例＞
第１実施形態に係るメモリセルトランジスタＭＴの構造では、図８および図９に示される第１の例の構造が用いられる。図８は図５のＣ１－Ｃ２線に沿った切断部端面を示す図であり、図９は図８に示すメモリセルトランジスタＭＴのＤ１－Ｄ２線に沿った切断部端面を示す図である。図８および図９は、２つのメモリセルトランジスタＭＴを含む領域を示す切断部端面図である。第１の例では、メモリセルトランジスタＭＴに含まれる電荷蓄積層が、導電膜である。第１の例では、メモリセルトランジスタＭＴがフローティングゲート型のメモリセルトランジスタＭＴである。第１の例に示されるメモリセルトランジスタＭＴの構造は、図８および図９に示す構造に限定されない。図８および図９の説明において、図１～図７と同一、または類似する構成の説明は省略されることがある。
＜１－６－１．第１の例＞
第１実施形態に係るメモリセルトランジスタＭＴの構造では、図８および図９に示される第１の例の構造が用いられる。図８は図５のＣ１－Ｃ２線に沿った切断部端面を示す図であり、図９は図８に示すメモリセルトランジスタＭＴのＤ１－Ｄ２線に沿った切断部端面を示す図である。図８および図９は、２つのメモリセルトランジスタＭＴを含む領域を示す切断部端面図である。第１の例では、メモリセルトランジスタＭＴに含まれる電荷蓄積層が、導電膜である。第１の例では、メモリセルトランジスタＭＴがフローティングゲート型のメモリセルトランジスタＭＴである。第１の例に示されるメモリセルトランジスタＭＴの構造は、図８および図９に示す構造に限定されない。図８および図９の説明において、図１～図７と同一、または類似する構成の説明は省略されることがある。
【0076】
図８および図９に示すように、メモリピラーＭＰは、Ｚ方向に沿って設けられた絶縁層４８および絶縁層４３、半導体層４０、絶縁層４１、導電層４２、および絶縁層４６ａ～４６ｃを含む。絶縁層４８は、例えばシリコン酸化膜を用いて形成される。半導体層４０は、絶縁層４８の周囲を取り囲むようにして設けられる。半導体層４０はメモリセルトランジスタＭＴのチャネルが形成される領域として機能する。半導体層４０は、例えば多結晶シリコン層を用いて形成される。半導体層４０は、同一のメモリピラーＭＰ内にあるメモリセルトランジスタＭＴ間で連続して設けられ、メモリセルトランジスタＭＴ間で分離されない。したがって、２つのメモリセルトランジスタＭＴの各々において形成されるチャネルは、メモリピラーＭＰの一部を共有する。
【0077】
半導体層４０は、対向する２つのメモリセルトランジスタＭＴ間で連続している。したがって、対向する２つのメモリセルトランジスタＭＴの各々において形成されるチャネルは、メモリピラーＭＰの一部を共有する。具体的には、図８および図９において、互いに対向する左側のメモリセルトランジスタＭＴ（第１メモリセル）および右側のメモリセルトランジスタＭＴ（第２メモリセル）において、第１メモリセルで形成されるチャネル（第１チャネル）および第２メモリセルで形成されるチャネル（第２チャネル）は、メモリピラーＭＰの一部を共有する。ここで、２つのチャネルがメモリピラーＭＰの一部を共有するとは、２つのチャネルが同一のメモリピラーＭＰに形成され、且つ、２つのチャネルが一部重なっていることを意味する。第１実施形態では、上記の構成を、２つのメモリセルトランジスタＭＴがチャネル共有する、または２つのメモリセルトランジスタＭＴが対向する、という場合がある。
【0078】
絶縁層４１は、半導体層４０の周囲に設けられ、各メモリセルトランジスタＭＴのゲート絶縁膜として機能する。絶縁層４１は、図８に示すＸＹ平面内において、２つの領域に分離されている。２つの領域に分離された絶縁層４１のそれぞれが、同一メモリピラーＭＰ内の２つのメモリセルトランジスタＭＴのゲート絶縁膜として機能する。絶縁層４１は、例えばシリコン酸化膜とシリコン窒化膜の積層構造を用いて形成される。
【0079】
導電層４２は、絶縁層４１の周囲に設けられ、かつ、絶縁層４３によって、Ｙ方向に沿って２つの領域に分離されている。２つの領域に分離された導電層４２のそれぞれは、上記２つのメモリセルトランジスタＭＴの各々の電荷蓄積層として機能する。導電層４２は、例えば多結晶シリコン層を用いて形成される。
【0080】
絶縁層４３は例えばシリコン酸化膜を用いて形成される。導電層４２の周囲には、絶縁層４６ａ、絶縁層４６ｂ、および絶縁層４６ｃが導電層４２に近い側から順次設けられる。絶縁層４６ａおよび絶縁層４６ｃは例えばシリコン酸化膜を用いて形成され、絶縁層４６ｂは例えばシリコン窒化膜を用いて形成される。絶縁層４６ａ、絶縁層４６ｂ、および絶縁層４６ｃはメモリセルトランジスタＭＴのブロック絶縁膜として機能する。絶縁層４６ａ、絶縁層４６ｂ、および絶縁層４６ｃは、Ｙ方向に沿って２つの領域に分離されている。２つの領域に分離された絶縁層４６ｃの間には絶縁層４３が設けられる。また、メモリピラーＭＰ部を除くスリットＳＬＴ２内およびダミーピラーＤＰ部を除くスリットＳＬＴ１内には絶縁層４３が埋め込まれる。絶縁層４３は、例えばシリコン酸化膜を用いて形成される。
【0081】
第１実施形態に係るメモリピラーＭＰの第１の例の周囲には、例えばＡｌＯ層４５が設けられる。ＡｌＯ層４５の周囲には、例えばバリアメタル層４７が設けられる。バリアメタル層４７は、例えばＴｉＮ膜を用いて形成される。バリアメタル層４７の周囲には、ワード線ＷＬとして機能する配線層１１が設けられる。第１実施形態に係るメモリピラーＭＰの配線層１１は、例えばタングステンを材料とした膜を用いて形成される。
【0082】
図８および図９に示すメモリセルトランジスタＭＴの構成では、１つのメモリピラーＭＰ内に、Ｙ方向に沿って２つのメモリセルトランジスタＭＴが設けられている。選択トランジスタＳＴ１およびＳＴ２はメモリセルトランジスタＭＴと同様の構成を有している。Ｚ方向に隣接するメモリセルトランジスタＭＴ間には図示されていない絶縁層が設けられ、この絶縁層と絶縁層４３、絶縁層４６によって、導電層４２は個々のメモリセルトランジスタＭＴ毎に絶縁されている。
【0083】
＜１－６－２．第２の例＞
第１実施形態に係るメモリセルトランジスタＭＴでは、図１０および図１１に示される第２の例の構造が用いられてもよい。図１０は図５のＣ１－Ｃ２線に沿った切断部端面を示す図であり、図１１は図１０に示すメモリセルトランジスタＭＴのＥ１－Ｅ２切断部端面を示す図である。図１０および図１１は、２つのメモリセルトランジスタＭＴを含む領域を示す切断部端面図である。第２の例では、メモリセルトランジスタＭＴに含まれる電荷蓄積層が、絶縁膜である。第２の例では、メモリセルトランジスタＭＴがＭＯＮＯＳ型のメモリセルトランジスタＭＴである。第２の例に示されるメモリセルトランジスタＭＴの構造は、図１０および図１１に示す構造に限定されない。図１０および図１１の説明において、図１～図７と同一、または類似する構成の説明は省略されることがある。
第１実施形態に係るメモリセルトランジスタＭＴでは、図１０および図１１に示される第２の例の構造が用いられてもよい。図１０は図５のＣ１－Ｃ２線に沿った切断部端面を示す図であり、図１１は図１０に示すメモリセルトランジスタＭＴのＥ１－Ｅ２切断部端面を示す図である。図１０および図１１は、２つのメモリセルトランジスタＭＴを含む領域を示す切断部端面図である。第２の例では、メモリセルトランジスタＭＴに含まれる電荷蓄積層が、絶縁膜である。第２の例では、メモリセルトランジスタＭＴがＭＯＮＯＳ型のメモリセルトランジスタＭＴである。第２の例に示されるメモリセルトランジスタＭＴの構造は、図１０および図１１に示す構造に限定されない。図１０および図１１の説明において、図１～図７と同一、または類似する構成の説明は省略されることがある。
【0084】
図１０および図１１に示すように、メモリピラーＭＰは、Ｚ方向に沿って設けられた絶縁層３０、半導体層３１、絶縁層３２、絶縁層３３、および絶縁層３４を含む。絶縁層３０は、例えばシリコン酸化膜を用いて形成される。半導体層３１は、絶縁層３０の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴのチャネルが形成される領域として機能する。半導体層３１は、例えば多結晶シリコン層を用いて形成される。半導体層３１は、同一のメモリピラーＭＰ内にあるメモリセルトランジスタＭＴ間で分離されず、連続して設けられる。したがって、２つのメモリセルトランジスタＭＴの各々において形成されるチャネルは、メモリピラーＭＰの一部を共有する。
【0085】
絶縁層３２は、半導体層３１の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴのゲート絶縁膜として機能する。絶縁層３２は、例えばシリコン酸化膜とシリコン窒化膜の積層構造を用いて形成される。絶縁層３３は、半導体層３１の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴの電荷蓄積層として機能する。絶縁層３３は、例えばシリコン窒化膜を用いて形成される。絶縁層３４は、絶縁層３３の周囲を取り囲むようにして設けられ、メモリセルトランジスタＭＴのブロック絶縁膜として機能する。絶縁層３４は、例えばシリコン酸化膜を用いて形成される。メモリピラーＭＰ部を除くスリットＳＬＴ２内およびダミーピラーＤＰ部を除くスリットＳＬＴ１内には、絶縁層３７が埋め込まれる。絶縁層３７は、例えばシリコン酸化膜を用いて形成される。
【0086】
第２の例に係るメモリピラーＭＰの周囲には、例えばＡｌＯ層３５が設けられる。ＡｌＯ層３５の周囲には、例えばバリアメタル層３６が設けられる。バリアメタル層３６は、例えばＴｉＮ膜を用いて形成される。バリアメタル層３６の周囲には、ワード線ＷＬとして機能する配線層１１が設けられる。配線層１１は、例えばタングステンを材料とした膜を用いて形成される。
【0087】
第１の例と同様に、第２の例に係る１つのメモリピラーＭＰは、Ｙ方向に沿って２つのメモリセルトランジスタＭＴを含む。１つのメモリピラーＭＰと同様に、選択トランジスタＳＴ１およびＳＴ２はＹ方向に沿って２つのトランジスタを含む。
【0088】
＜１－７．ストリングの等価回路＞
図１２は、第１実施形態に係る半導体記憶装置１において隣接するストリングの等価回路図である。第１実施形態に係るストリングの等価回路図は図１２に示す等価回路図に限定されない。図１２の説明において、図１～図１１と同一、または類似する構成の説明は省略されることがある。
図１２は、第１実施形態に係る半導体記憶装置１において隣接するストリングの等価回路図である。第１実施形態に係るストリングの等価回路図は図１２に示す等価回路図に限定されない。図１２の説明において、図１～図１１と同一、または類似する構成の説明は省略されることがある。
【0089】
図１２に示すように、１つのメモリピラーＭＰに、２つのメモリストリング５０ｅ、５０ｏが形成されている。メモリストリング５０ｅ、５０ｏの各々は、直列に電気的に接続された選択トランジスタＳＴ１、メモリセルトランジスタＭＴ０～ＭＴ７、および選択トランジスタＳＴ２を有する。メモリストリング５０ｅとメモリストリング５０ｏとは互いに向かい合う（対向する）ように設けられる。よって、メモリストリング５０ｅに含まれる選択トランジスタＳＴ１、メモリセルトランジスタＭＴ０～ＭＴ７、および選択トランジスタＳＴ２と、メモリストリング５０ｏに含まれる選択トランジスタＳＴ１、メモリセルトランジスタＭＴ０～ＭＴ７、および選択トランジスタＳＴ２とは、１対１で互いに向かい合う（対向する）ように設けられる。具体的には、メモリストリング５０ｅに含まれる選択トランジスタＳＴ１と、メモリストリング５０ｏに含まれる選択トランジスタＳＴ１とは対向するように設けられ、メモリストリング５０ｅに含まれるメモリセルトランジスタＭＴ０～ＭＴ７と、メモリストリング５０ｏに含まれるメモリセルトランジスタＭＴ０～ＭＴ７とは、それぞれ１対１で対向するように設けられ、メモリストリング５０ｅに含まれる選択トランジスタＳＴ２と、メモリストリング５０ｏに含まれる選択トランジスタＳＴ２とは対向するように設けられる。
【0090】
以下の説明では、主に、第１メモリピラーＭＰ（例えば、図４のＭＰ４）および第１メモリピラーＭＰに隣接する第２メモリピラーＭＰ（例えば、図４のＭＰ０）の２つのメモリピラーＭＰを含む例を説明する。第１メモリピラーＭＰは「第１半導体ピラー」と呼ばれる場合があり、第１メモリピラーＭＰに設けられるメモリストリング５０ｅは「第１ストリング」と呼ばれる場合があり、第１ストリングに含まれるメモリセルトランジスタＭＴ０～ＭＴ７は「第１メモリセル」と呼ばれる場合があり、第１ストリングが設けられた側は「第１側」と呼ばれる場合があり、第１メモリピラーＭＰに設けられるメモリストリング５０ｏは「第２ストリング」と呼ばれる場合があり、第２ストリングに含まれるメモリセルトランジスタＭＴ０～ＭＴ７は「第２メモリセル」と呼ばれる場合があり、第２ストリングが設けられた側は「第２側」と呼ばれる場合がある。第１メモリピラーＭＰと同様に、第２メモリピラーＭＰは「第２半導体ピラー」と呼ばれる場合があり、第２メモリピラーＭＰに設けられるメモリストリング５０ｅは「第３ストリング」と呼ばれる場合があり、第３ストリングに含まれるメモリセルトランジスタＭＴ０～ＭＴ７は「第３メモリセル」と呼ばれる場合があり、第３ストリングが設けられた側は「第１側」と呼ばれる場合があり、第３メモリピラーＭＰに設けられるメモリストリング５０ｏは「第４ストリング」と呼ばれる場合があり、第４ストリングに含まれるメモリセルトランジスタＭＴ０は「第４メモリセル」と呼ばれる場合があり、第４ストリングが設けられた側は「第２側」と呼ばれる場合がある。なお、第２側はメモリピラーＭＰに対して第１側の反対側である。
【0091】
第１メモリピラーＭＰおよび第２メモリピラーＭＰに設けられるメモリストリング５０ｅの選択トランジスタＳＴ１は、例えば、それぞれ共通のセレクトゲート線ＳＧＤ０に接続される。第１メモリピラーＭＰおよび第２メモリピラーＭＰに設けられるメモリストリング５０ｏの選択トランジスタＳＴ１は、例えば、それぞれ共通のセレクトゲート線ＳＧＤ１に接続される。第１メモリピラーＭＰおよび第２メモリピラーＭＰに設けられるメモリストリング５０ｅのメモリセルトランジスタＭＴ０～ＭＴ７は、それぞれ共通のワード線ＷＬｅ０～ＷＬｅ７に接続される。第１メモリピラーＭＰおよび第２メモリピラーＭＰに設けられるメモリストリング５０ｏのメモリセルトランジスタＭＴ０～ＭＴ７は、それぞれ共通のワード線ＷＬｏ０～ＷＬｏ７に接続される。第１メモリピラーＭＰおよび第２メモリピラーＭＰに設けられるメモリストリング５０ｅの選択トランジスタＳＴ２は、例えば、それぞれ共通の偶数セレクトゲート線ＳＧＳｅに接続される。第１メモリピラーＭＰおよび第２メモリピラーＭＰに設けられるメモリストリング５０ｏの選択トランジスタＳＴ２は、例えば、それぞれ共通の奇数セレクトゲート線ＳＧＳｏに接続される。
【0092】
第１メモリピラーＭＰおよび第２メモリピラーＭＰに設けられるメモリストリング５０ｅ（第１ストリングおよび第３ストリング）に含まれるメモリセルトランジスタＭＴ０～ＭＴ７（第１メモリセルおよび第３メモリセル）に接続された共通のワード線ＷＬｅ０～ＷＬｅ７は「第１ワード線」と呼ばれる場合があり、第１メモリピラーＭＰおよび第２メモリピラーＭＰに設けられるメモリストリング５０ｏ（第２ストリングおよび第４ストリング）に含まれるメモリセルトランジスタＭＴ０～ＭＴ７（第２メモリセルおよび第４メモリセル）に接続されたワード線ＷＬｏ０～ＷＬｏ７は「第２ワード線」と呼ばれる場合がある。
【0093】
メモリストリング５０ｅ、５０ｏにおいて、対向する選択トランジスタＳＴ１のソース同士およびドレイン同士は電気的に接続され、それぞれ対向するメモリセルトランジスタＭＴ０～７のソース同士およびドレイン同士は電気的に接続され、対向する選択トランジスタＳＴ２のソース同士およびドレイン同士は電気的に接続される。上述した電気的な接続は、対向するトランジスタにおいて形成されるチャネルがメモリピラーＭＰの一部を共有することに起因する。
【0094】
同一のメモリピラーＭＰ内の２つのメモリストリング５０ｅ、５０ｏｅは、同一のビット線ＢＬおよび同一のソース線ＳＬに接続される。
【0095】
＜２．動作例＞
＜２－１．書き込み動作および読み出し動作の概要＞
セレクトゲート線ＳＧＤが選択される様子について、図３および図４を用いて説明する。セレクトゲート線ＳＧＤ０～ＳＧＤ３のいずれかが選択される場合、各セレクトゲート線に対応する１つの配線層１０－０～１０－３に、選択トランジスタＳＴ１をオン状態にする電圧が供給される。例えば、配線層１０－１が選択されると、メモリピラーＭＰ０、ＭＰ１、ＭＰ４、ＭＰ５、ＭＰ８、ＭＰ９、ＭＰ１２、およびＭＰ１３に設けられた８つの選択トランジスタＳＴ１がオン状態になる。これにより、ブロックＢＬＫにおいてセレクトゲート線ＳＧＤ１に対応するメモリピラーに属するメモリセルトランジスタＭＴが選択される。各セレクトゲート線によって選択されるメモリセルトランジスタＭＴによって、メモリグループＭＧが形成される。また、メモリグループＭＧのうち選択されたワード線ＷＬに対応するメモリセルトランジスタＭＴによって、１ページが形成される。上記の配線層１０－１以外の配線層が選択された場合の動作は上記と同様であり、ここでは説明を省略する。従って、ブロックＢＬＫは、セレクトゲート線ＳＧＤの数に相当するメモリグループＭＧを含み、各メモリグループＭＧはワード線ＷＬの数に相当するページを含む。
＜２－１．書き込み動作および読み出し動作の概要＞
セレクトゲート線ＳＧＤが選択される様子について、図３および図４を用いて説明する。セレクトゲート線ＳＧＤ０～ＳＧＤ３のいずれかが選択される場合、各セレクトゲート線に対応する１つの配線層１０－０～１０－３に、選択トランジスタＳＴ１をオン状態にする電圧が供給される。例えば、配線層１０－１が選択されると、メモリピラーＭＰ０、ＭＰ１、ＭＰ４、ＭＰ５、ＭＰ８、ＭＰ９、ＭＰ１２、およびＭＰ１３に設けられた８つの選択トランジスタＳＴ１がオン状態になる。これにより、ブロックＢＬＫにおいてセレクトゲート線ＳＧＤ１に対応するメモリピラーに属するメモリセルトランジスタＭＴが選択される。各セレクトゲート線によって選択されるメモリセルトランジスタＭＴによって、メモリグループＭＧが形成される。また、メモリグループＭＧのうち選択されたワード線ＷＬに対応するメモリセルトランジスタＭＴによって、１ページが形成される。上記の配線層１０－１以外の配線層が選択された場合の動作は上記と同様であり、ここでは説明を省略する。従って、ブロックＢＬＫは、セレクトゲート線ＳＧＤの数に相当するメモリグループＭＧを含み、各メモリグループＭＧはワード線ＷＬの数に相当するページを含む。
【0096】
メモリセルトランジスタＭＴの書き込み方式として、例えば、ＴＬＣ方式を適用することができる。ＴＬＣ方式が適用された複数のメモリセルトランジスタＭＴは、８個の閾値分布（書き込みレベル）を形成する。８個の閾値分布は、例えば、閾値電圧の低い方から順に”ｅＲ”レベル、”Ａ”レベル、”Ｂ”レベル、”Ｃ”レベル、”Ｄ”レベル、”Ｅ”レベル、”Ｆ”レベル、”Ｇ”レベルと称される。”ＥＲ”レベル、”Ａ”レベル、”Ｂ”レベル、”Ｃ”レベル、”Ｄ”レベル、”Ｅ”レベル、”Ｆ”レベル、および”Ｇ”レベルには、それぞれ異なる３ビットデータが割り当てられる。
【0097】
半導体記憶装置１は、書き込み動作においてプログラムループを繰り返し実行する。プログラムループは、例えば、プログラム動作およびベリファイ動作を含む。プログラム動作は、選択されたメモリセルトランジスタＭＴにおいて電子を電荷蓄積層に注入することにより、当該選択されたメモリセルトランジスタＭＴの閾値電圧を上昇させる動作のことである。または、プログラム動作は、電荷蓄積層への電子の注入を禁止することにより、選択されたメモリセルトランジスタＭＴの閾値電圧を維持させる動作のことである。ベリファイ動作は、プログラム動作に続いて、ベリファイ電圧を用いて読み出しを行う動作により、選択されたメモリセルトランジスタＭＴの閾値電圧がターゲットレベルまで達したか否かを確認する動作である。閾値電圧がターゲットレベルまで達した選択されたメモリセルトランジスタＭＴは、その後、書き込み禁止とされる。
【0098】
半導体記憶装置１において、上述のようなプログラム動作とベリファイ動作とを含むプログラムループを繰り返し実行することにより、選択されたメモリセルトランジスタＭＴの閾値電圧がターゲットレベルまで上昇される。
【0099】
電荷蓄積層に蓄積された電子は、不安定な状態で蓄積されていることがある。このため、上述されたプログラム動作が終了した時点から、メモリセルトランジスタＭＴの電荷蓄積層に蓄積された電子は時間の経過とともに電荷蓄積層から抜けることがある。電子が電荷蓄積層から抜けると、メモリセルトランジスタＭＴの閾値電圧は下がる。このため、書き込み動作の完了後に実行される読み出し動作では、時間の経過とともに起こり得るこのようなメモリセルトランジスタの閾値電圧の低下に対処するために、ベリファイ電圧より低い読み出し電圧を用いて読み出し動作を行う。読み出し動作はベリファイ動作を含んでもよい。
【0100】
＜２－２．書き込み動作の一例＞
図１３は第１実施形態に係る半導体記憶装置１のデータ書き込み動作時における、各種信号のタイミングチャートを示す図であり、図１４は第１実施形態に係る半導体記憶装置１のデータ書き込み動作を説明するための半導体記憶装置１の切断部端面図である。第１実施形態に係る半導体記憶装置１のタイミングチャートおよびタイミングチャートに係る構成は、図１３および図１４に示すタイミングチャートおよびタイミングチャートに係る構成に限定されない。図１３および図１４の説明において、図１～図１２と同一、または類似する構成の説明は省略されることがある。
図１３は第１実施形態に係る半導体記憶装置１のデータ書き込み動作時における、各種信号のタイミングチャートを示す図であり、図１４は第１実施形態に係る半導体記憶装置１のデータ書き込み動作を説明するための半導体記憶装置１の切断部端面図である。第１実施形態に係る半導体記憶装置１のタイミングチャートおよびタイミングチャートに係る構成は、図１３および図１４に示すタイミングチャートおよびタイミングチャートに係る構成に限定されない。図１３および図１４の説明において、図１～図１２と同一、または類似する構成の説明は省略されることがある。
【0101】
なお、図１４に示す切断部端面図は、図４に示す半導体記憶装置１のＦ１－Ｆ２切断部端面の構造の概略を示す図である。また、図１４に示すメモリセルトランジスタＭＴ、および選択トランジスタＳＴの切断部端面の構造は、図１１に示すメモリセルトランジスタの切断部端面の概略を示す構造であり、図１４に示すメモリセルトランジスタＭＴ、および選択トランジスタＳＴの切断部端面の構造では、ワード線ＷＬ、半導体層３１、絶縁層３０以外の図示は省略される。
【0102】
以下の説明では、動作の対象となるメモリグループＭＧ（ページ）に属するメモリセルトランジスタＭＴが偶数ワード線ＷＬｅと対向する場合を例に挙げて説明する。この場合、偶数ワード線ＷＬｅは選択ワード線と呼ばれ、奇数ワード線ＷＬｏが非選択ワード線と呼ばれる。例えば、動作の対象となるメモリグループＭＧに対応するワード線は選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎと呼ばれ、同じブロックＢＬＫにおけるそれ以外のワード線は、選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ以外の偶数ワード線ＵＳＥＬ－ＷＬｅまたは奇数ワード線ＷＬｏと呼ばれる。例えば、動作の対象となるメモリグループＭＧ（ページ）における選択メモリセルトランジスタＭＴ（データを書き込まれるメモリセルトランジスタＭＴ）を含むメモリストリングに電気的に接続されるビット線ＢＬは、ビット線ＰｒｏｇｒａｍＢＬと呼ばれ、動作の対象となるメモリグループＭＧ（ページ）にける選択メモリセルトランジスタＭＴ以外のメモリセルトランジスタＭＴ（データを書き込まれないメモリセルトランジスタＭＴ）を含むメモリストリングに電気的に接続されるビット線ＢＬは、ビット線ＩｎｈｉｂｉｔＢＬと呼ばれる。
【0103】
また、以下の説明では、例えば、図１４に示す半導体記憶装置１の切断部端面図を有する構成を例に説明する。
【0104】
例えば、図１４に示すように、切断部端面視（断面視）において、半導体記憶装置１は、ブロックＢＬＫ０とブロックＢＬＫ１の間のスリットＳＬＴ１に配置されるダミーピラーＤＰ、ブロックＢＬＫ１のメモリピラーＭＰ４およびメモリピラーＭＰ０の２つのメモリピラーＭＰを有する。メモリピラーＭＰ４は、メモリストリング５０ｅｂ２およびメモリストリング５０ｏｂ２を有し、メモリピラーＭＰ０はメモリストリング５０ｅｂ１およびメモリストリング５０ｏｂ１を有する。ダミーピラーＤＰは、ダミーストリング５０ｅｂ３およびダミーストリング５０ｏｂ３を有する。
【0105】
メモリストリング５０ｅｂ２およびメモリストリング５０ｏｂ２は、コンタクトプラグ１６を用いて同一のビット線ＢＬ３に電気的に接続され、メモリストリング５０ｅｂ１およびメモリストリング５０ｏｂ１は、コンタクトプラグ１６を用いて同一のビット線ＢＬ１に電気的に接続される。ダミーストリング５０ｅｂ３およびダミーストリング５０ｏｂ３は、ビット線ＢＬに接続されない。メモリストリング５０ｅｂ２、メモリストリング５０ｏｂ２、メモリストリング５０ｅｂ１およびメモリストリング５０ｏｂ１は同一のソース線ＳＬに電気的に接続される。ダミーストリング５０ｅｂ３およびダミーストリング５０ｏｂ３は、メモリストリング５０ｅｂ２、メモリストリング５０ｏｂ２、メモリストリング５０ｅｂ１およびメモリストリング５０ｏｂ１と同一のソース線ＳＬに接続される。
【0106】
メモリストリング５０ｅｂ２は選択トランジスタＳＴ２ｅｂ２、メモリセルトランジスタＭＴ０ｅｂ２～ＭＴ７ｅｂ２、および選択トランジスタＳＴ１ｅｂ２を含む。メモリストリング５０ｏｂ２は選択トランジスタＳＴ２ｏｂ２、メモリセルトランジスタＭＴ０ｏｂ２～ＭＴ７ｏｂ２、および選択トランジスタＳＴ１ｏｂ２を含む。メモリストリング５０ｅｂ１は選択トランジスタＳＴ２ｅｂ１、メモリセルトランジスタＭＴ０ｅｂ１～ＭＴ７ｅｂ１、および選択トランジスタＳＴ１ｅｂ１を含む。メモリストリング５０ｏｂ１は選択トランジスタＳＴ２ｏｂ１、メモリセルトランジスタＭＴｏ０ｂ１～ＭＴ７ｏｂ１、および選択トランジスタＳＴ１ｏｂ１を含む。
【0107】
メモリストリング５０ｅｂ２の選択トランジスタＳＴ１ｅｂ２、およびメモリストリング５０ｅｂ１の選択トランジスタＳＴ１ｅｂ１は、例えば、共通のセレクトゲート線ＳＧＤ０（選択偶数セレクトゲート線ＳＥＬ－ＳＧＤｅ）に電気的に接続される。メモリストリング５０ｏｂ２の選択トランジスタＳＴ１ｏｂ２、およびメモリストリング５０ｏｂ１の選択トランジスタＳＴ１ｏｂ１は、例えば、共通のセレクトゲート線ＳＧＤ１（選択偶数セレクトゲート線ＳＥＬ－ＳＧＤｅに対向する奇数セレクトゲート線ＳＧＤｏ）に電気的に接続される。
【0108】
メモリセルトランジスタＭＴ０ｅｂ２～ＭＴ７ｅｂ２のそれぞれと、メモリセルトランジスタＭＴ０ｅｂ１～ＭＴ７ｅｂ１のそれぞれとは、それぞれ共通のワード線ＷＬｅ０～ＷＬｅ７に電気的に接続される。メモリセルトランジスタＭＴ０ｏｂ２～ＭＴ７ｏｂ２のそれぞれと、メモリセルトランジスタＭＴ０ｏｂ１～ＭＴ７ｏｂ１のそれぞれとは、それぞれ共通のワード線ＷＬｏ０～ＷＬｏ７に電気的に接続される。例えば、メモリセルトランジスタＭＴ２ｅｂ２とメモリセルトランジスタＭＴ２ｅｂ１とは共通のワード線ＷＬｅ２に電気的に接続され、メモリセルトランジスタＭＴ５ｅｂ２とメモリセルトランジスタＭＴ５ｅｂ１とは共通のワード線ＷＬｅ５に電気的に接続され、メモリセルトランジスタＭＴ３ｏｂ２とメモリセルトランジスタＭＴ３ｏｂ１とは共通のワード線ＷＬｏ３に電気的に接続され、メモリセルトランジスタＭＴ６ｏｂ２とメモリセルトランジスタＭＴ６ｏｂ１とは共通のワード線ＷＬｏ６に電気的に接続される。
【0109】
メモリストリング５０ｅｂ２の選択トランジスタＳＴ２ｅｂ２、およびメモリストリング５０ｅｂ１の選択トランジスタＳＴ２ｅｂ１は、例えば、共通のセレクトゲート線ＳＧＳ（偶数セレクトゲート線ＳＧＳeまたは選択セレクトゲート線ＳＥＬ－ＳＧＳ）に電気的に接続される。メモリストリング５０ｏｂ２の選択トランジスタＳＴ２ｏｂ２、およびメモリストリング５０ｏｂ１の選択トランジスタＳＴ２ｏｂ１は、例えば、共通のセレクトゲート線ＳＧＳ（奇数セレクトゲート線ＳＧＳｏまたは選択セレクトゲート線ＵＳＥＬ－ＳＧＳ）に電気的に接続される。
【0110】
ダミーストリング５０ｅｂ３は、例えば、メモリストリング５０ｅｂ２およびメモリストリング５０ｅｂ１と共通のセレクトゲート線ＳＧＤ０（選択偶数セレクトゲート線ＳＥＬ－ＳＧＤｅ）、共通のワード線ＷＬｅ０～ＷＬｅ７、共通のセレクトゲート線ＳＧＳ（偶数セレクトゲート線ＳＧＳeまたは選択セレクトゲート線ＳＥＬ－ＳＧＳ）に接続される。ダミーストリング５０ｏｂ３は、例えば、ブロックＢＬＫ０で共通のセレクトゲート線ＳＧＤ１０（奇数セレクトゲート線ＳＧＤｏ）、共通のワード線ＷＬｏ０～ＷＬｏ７、共通のセレクトゲート線ＳＧＳ（奇数セレクトゲート線ＳＧＳｏ）に接続される。
【0111】
また、図１４では、選択ブロックＳＥＬ－ＢＬＫはＢＬＫ１であり、選択偶数セレクトゲート線ＳＥＬ－ＳＧＤｅはセレクトゲート線ＳＧＤ０であり、選択偶数セレクトゲート線ＳＥＬ－ＳＧＤｅに対向する奇数セレクトゲートＳＧＤｏはセレクトゲート線ＳＧＤ１であり、選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎは選択ワード線ＷＬｅ３（ｎ＝３）であり、非選択偶数ワード線ＵＳＥＬ－ＷＬｅはワード線ＷＬｅ０～ＷＬｅ２およびＷＬｅ４～ＷＬｅ７であり、奇数ワード線ＷＬｏ０～ＷＬｏ７、ビット線ＩｎｈｉｂｉｔＢＬはビット線ＢＬ１であり、ビット線ＰｒｏｇｒａｍＢＬはビット線ＢＬ３であり、選択セレクトゲート線ＳＥＬ－ＳＧＳはセレクトゲート線ＳＧＳｅであり、非選択セレクトゲートＵＳＥＬ－ＳＧＳはセレクトゲート線ＳＧＳｏである。
【0112】
本実施形態に係る書き込み動作の説明では、選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ（選択ワード線ＷＬｅ３（ｎ＝３））に電気的に接続されたメモリセルトランジスタＭＴ３ｅｂ２に、所望のデータを書き込むための書き込み動作が説明される。
【0113】
第１実施形態では、上述した通り、例えば、メモリコントローラ２はライトプロテクト信号ＷＰｎを用いて、データの書き込み動作を指示する信号を、半導体記憶装置１に送信する。半導体記憶装置１がライトプロテクト信号ＷＰｎを受信すると、半導体記憶装置１に含まれるシーケンサ２４がライトプロテクト信号ＷＰｎに含まれるデータの書き込み動作を指示するコマンドに基づいて、センスアンプモジュール７０、ロウデコーダ２９、電圧生成回路２７、およびドライバセット２８等を制御して、書き込み動作を実行させる。例えば、ワード線ＷＬ、セレクトゲート線ＳＧＤ、セレクトゲート線ＳＧＳ、およびソース線ＳＬなどに対する電圧の供給は、シーケンサ２４を用いた電圧生成回路２７とドライバセット２８とロウデコーダ２９との制御により実行される。また、ビット線ＢＬに対する電圧の供給は、シーケンサ２４を用いた電圧生成回路２７とドライバセット２８とセンスアンプモジュール７０との制御により実行される。
【0114】
＜２－２－１．時刻Ｔ０までの書き込み動作の例＞
図１３を用いて、時刻Ｔ０までの書き込み動作を説明する。時刻Ｔ０までの書き込み動作は、例えば、半導体記憶装置１の状態をスタンバイ状態にする動作である。スタンバイ状態は例えばデータ書き込みを待っている状態である。図１３に示すように、時刻Ｔ０までは、選択ブロックＳＥＬ－ＢＬＫの選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ、選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ以外の非選択偶数ワード線ＵＳＥＬ－ＷＬｅ、選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎと対向する非選択奇数ワード線ＵＳＥＬ－ＷＬｏ＿ｎ、非選択奇数ワード線ＵＳＥＬ－ＷＬｏ＿ｎ以外の非選択奇数ワード線ＵＳＥＬ－ＷＬｏ、非選択ブロックＵＳＥＬ－ＢＬＫの非選択偶数ワード線ＵＳＥＬ－ＷＬｅ、非選択奇数ワード線ＵＳＥＬ－ＷＬｏ、ソース線ＳＬは、電圧ＶＳＳを供給される。第１実施形態では、電圧ＶＳＳは、例えば、電圧ＶＳＳを基準として他の電圧を定義可能な電圧であり、電圧ＶＳＳは基準電圧と呼ばれてもよく、０Ｖであってもよく、グラウンドであってもよい。
図１３を用いて、時刻Ｔ０までの書き込み動作を説明する。時刻Ｔ０までの書き込み動作は、例えば、半導体記憶装置１の状態をスタンバイ状態にする動作である。スタンバイ状態は例えばデータ書き込みを待っている状態である。図１３に示すように、時刻Ｔ０までは、選択ブロックＳＥＬ－ＢＬＫの選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ、選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ以外の非選択偶数ワード線ＵＳＥＬ－ＷＬｅ、選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎと対向する非選択奇数ワード線ＵＳＥＬ－ＷＬｏ＿ｎ、非選択奇数ワード線ＵＳＥＬ－ＷＬｏ＿ｎ以外の非選択奇数ワード線ＵＳＥＬ－ＷＬｏ、非選択ブロックＵＳＥＬ－ＢＬＫの非選択偶数ワード線ＵＳＥＬ－ＷＬｅ、非選択奇数ワード線ＵＳＥＬ－ＷＬｏ、ソース線ＳＬは、電圧ＶＳＳを供給される。第１実施形態では、電圧ＶＳＳは、例えば、電圧ＶＳＳを基準として他の電圧を定義可能な電圧であり、電圧ＶＳＳは基準電圧と呼ばれてもよく、０Ｖであってもよく、グラウンドであってもよい。
【0115】
選択ブロックＢＬＫ１の選択偶数ワード線ＷＬｅ３、非選択偶数ワード線ＷＬｅ０～ＷＬｅ２およびＷＬｅ４～ＷＬｅ７、非選択奇数ワード線ＷＬｏ０～ＷＬｏ７、選択ブロックＢＬＫ１以外の非選択ブロック（例えば、非選択ブロックＢＬＫ０および非選択ブロックＢＬＫ２）の非選択偶数ワード線ＷＬｅ０～ＷＬｅ７、非選択奇数ワード線ＷＬｏ０～ＷＬｏ７、およびソース線ＳＬは、電圧ＶＳＳを供給される。各メモリセルトランジスタＭＴはオフ状態である。
【0116】
＜２－２－２．時刻Ｔ１の書き込み動作の例＞
図１３を用いて、時刻Ｔ０～Ｔ１の書き込み動作を説明する。時刻Ｔ０～Ｔ１の書き込み動作は、例えば、非選択奇数ワード線ＵＳＥＬ－ＷＬｏに電圧ＶＣＥＬＳＲＣ（第１電圧）を供給する動作である。換言すると、時刻Ｔ０～Ｔ１の書き込み動作は、選択ブロックＳＥＬ－ＢＬＫの非選択奇数ワード線ＵＳＥＬ－ＷＬｏ＿ｎおよび非選択奇数ワード線ＵＳＥＬ－ＷＬｏ＿ｎ以外の非選択奇数ワード線ＵＳＥＬ－ＷＬｏ（非選択奇数ワード線ＷＬｏ０～ＷＬｏ７）、非選択ブロックＵＳＥＬ－ＢＬＫの非選択奇数ワード線ＵＳＥＬ－ＷＬｏ（非選択奇数ワード線ＷＬｏ０～ＷＬｏ７）に電圧ＶＣＥＬＳＲＣを供給する動作である。選択ブロックＳＥＬ－ＢＬＫの選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎおよび選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ以外の非選択偶数ワード線ＵＳＥＬ－ＷＬｅには電圧ＶＳＳが供給される。図１３に示すように、第１実施形態に係る書き込み動作の時刻Ｔ０～Ｔ１では、電圧ＶＣＥＬＳＲＣを供給した非選択奇数ワード線ＵＳＥＬ－ＷＬｏと対向する非選択ブロックＵＳＥＬ－ＢＬＫの非選択偶数ワード線ＵＳＥＬ－ＷＬｅは、非選択奇数ワード線ＵＳＥＬ－ＷＬｏとの容量結合により、電圧ＶＣＥＬＳＲＣに昇圧することができる。
図１３を用いて、時刻Ｔ０～Ｔ１の書き込み動作を説明する。時刻Ｔ０～Ｔ１の書き込み動作は、例えば、非選択奇数ワード線ＵＳＥＬ－ＷＬｏに電圧ＶＣＥＬＳＲＣ（第１電圧）を供給する動作である。換言すると、時刻Ｔ０～Ｔ１の書き込み動作は、選択ブロックＳＥＬ－ＢＬＫの非選択奇数ワード線ＵＳＥＬ－ＷＬｏ＿ｎおよび非選択奇数ワード線ＵＳＥＬ－ＷＬｏ＿ｎ以外の非選択奇数ワード線ＵＳＥＬ－ＷＬｏ（非選択奇数ワード線ＷＬｏ０～ＷＬｏ７）、非選択ブロックＵＳＥＬ－ＢＬＫの非選択奇数ワード線ＵＳＥＬ－ＷＬｏ（非選択奇数ワード線ＷＬｏ０～ＷＬｏ７）に電圧ＶＣＥＬＳＲＣを供給する動作である。選択ブロックＳＥＬ－ＢＬＫの選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎおよび選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ以外の非選択偶数ワード線ＵＳＥＬ－ＷＬｅには電圧ＶＳＳが供給される。図１３に示すように、第１実施形態に係る書き込み動作の時刻Ｔ０～Ｔ１では、電圧ＶＣＥＬＳＲＣを供給した非選択奇数ワード線ＵＳＥＬ－ＷＬｏと対向する非選択ブロックＵＳＥＬ－ＢＬＫの非選択偶数ワード線ＵＳＥＬ－ＷＬｅは、非選択奇数ワード線ＵＳＥＬ－ＷＬｏとの容量結合により、電圧ＶＣＥＬＳＲＣに昇圧することができる。
【0117】
＜２－２－３．時刻Ｔ２の書き込み動作の例＞
図１３に示すように、時刻Ｔ１～Ｔ２では、選択ブロックＳＥＬ－ＢＬＫの選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ、および選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ以外の非選択偶数ワード線ＵＳＥＬ－ＷＬｅは、電圧ＶＳＳから電圧ＶＣＨＰＣＨ（第２電圧）を供給される。非選択奇数ワード線ＵＳＥＬ－ＷＬｏは、引き続き電圧ＶＣＥＬＳＲＣを供給される。非選択奇数ワード線ＵＳＥＬ－ＷＬｏと対向する非選択ブロックＵＳＥＬ－ＢＬＫの非選択偶数ワード線ＵＳＥＬ－ＷＬｅは、フローティング（ｆｌｅａｔｉｎｇ）状態で電圧ＶＣＥＬＳＲＣを保持する。数値ｎは正の整数であり、例えば、３である。例えば、数値ｎが３の場合、選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎは偶数ワード線ＳＥＬ－ＷＬｅ３である。偶数ワード線ＳＥＬ－ＷＬｅ３は、複数の偶数ワード線ＳＥＬ－ＷＬｅのうち３番目の偶数ワード線ＳＥＬ－ＷＬｅ３である。なお、奇数ワード線ＷＬｏ＿ｎ（ＷＬｏ＿ｎ）の構成は、上述した偶数ワード線ＷＬｅ＿ｎ（ＷＬｅ＿ｎ）と同様の構成である。
図１３に示すように、時刻Ｔ１～Ｔ２では、選択ブロックＳＥＬ－ＢＬＫの選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ、および選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ以外の非選択偶数ワード線ＵＳＥＬ－ＷＬｅは、電圧ＶＳＳから電圧ＶＣＨＰＣＨ（第２電圧）を供給される。非選択奇数ワード線ＵＳＥＬ－ＷＬｏは、引き続き電圧ＶＣＥＬＳＲＣを供給される。非選択奇数ワード線ＵＳＥＬ－ＷＬｏと対向する非選択ブロックＵＳＥＬ－ＢＬＫの非選択偶数ワード線ＵＳＥＬ－ＷＬｅは、フローティング（ｆｌｅａｔｉｎｇ）状態で電圧ＶＣＥＬＳＲＣを保持する。数値ｎは正の整数であり、例えば、３である。例えば、数値ｎが３の場合、選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎは偶数ワード線ＳＥＬ－ＷＬｅ３である。偶数ワード線ＳＥＬ－ＷＬｅ３は、複数の偶数ワード線ＳＥＬ－ＷＬｅのうち３番目の偶数ワード線ＳＥＬ－ＷＬｅ３である。なお、奇数ワード線ＷＬｏ＿ｎ（ＷＬｏ＿ｎ）の構成は、上述した偶数ワード線ＷＬｅ＿ｎ（ＷＬｅ＿ｎ）と同様の構成である。
【0118】
第１実施形態では、電圧ＶＣＨＰＣＨ（第２電圧）は電圧ＶＳＳ（例えば０Ｖ、基準電圧）より大きく、電圧ＶＣＥＬＳＲＣ（第１電圧）は電圧ＶＳＳ（例えば０Ｖ、基準電圧）より大きい。また、電圧ＶＣＨＰＣＨ（第２電圧）は“Ａ”レベル以上の閾値電圧を読み出す電圧レベルよりも小さい。
【0119】
なお時刻Ｔ１の書き込み動作と、時刻Ｔ２の書き込み動作は同時に行ってもよい。図１５は、図１３に示すタイミングチャートの時刻Ｔ１および時刻Ｔ２における各種信号線に供給される電圧を説明するための図である。非選択奇数ワード線ＵＳＥＬ－ＷＬｏに電圧ＶＣＥＬＳＲＣ（第１電圧）を供給（時刻Ｔ１の書き込み動作）し、選択ブロックＳＥＬ－ＢＬＫの選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ、および選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ以外の非選択偶数ワード線ＵＳＥＬ－ＷＬｅに電圧ＶＣＨＰＣＨ（第２電圧）を供給（時刻Ｔ２の書き込み動作）する。非選択奇数ワード線ＵＳＥＬ－ＷＬｏと対向する非選択ブロックＵＳＥＬ－ＢＬＫの非選択偶数ワード線ＵＳＥＬ－ＷＬｅは、非選択奇数ワード線ＵＳＥＬ－ＷＬｏとの容量結合により、電圧ＶＣＥＬＳＲＣに昇圧することができる。すなわち、偶数ワード線ＷＬｅと奇数ワード線ＷＬｏとで異なる電圧を同時に供給することで、さらに効率的な動作をすることができ、プログラム時間を短縮することができる。
【0120】
＜２－２－３．時刻Ｔ３の書き込み動作の例＞
図１３を用いて、時刻Ｔ２～Ｔ３の書き込み動作を説明する。時刻Ｔ２～Ｔ３の書き込み動作は、ソース線ＳＬに電圧ＶＣＥＬＳＲＣを供給して、メモリセルトランジスタＭＴのチャネルをプリチャージする動作である。ソース線ＳＬに電圧ＶＣＥＬＳＲＣが供給されるタイミングは、選択ブロックＳＥＬ－ＢＬＫの選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ、および選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ以外の非選択偶数ワード線ＵＳＥＬ－ＷＬｅに電圧ＶＣＨＰＣＨが供給されるタイミングより遅い。時刻Ｔ２～Ｔ３では、選択ブロックＳＥＬ－ＢＬＫの選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎおよび選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ以外の非選択偶数ワード線ＵＳＥＬ－ＷＬｅは電圧ＶＣＨＰＣＨを供給され、奇数ワード線ＷＬｏ０～ＷＬｏ７は電圧ＶＣＥＬＳＲＣを供給され、ソース線ＳＬは電圧ＶＳＳから電圧ＶＣＥＬＳＲＣ（第３電圧）を供給される。これにより、各メモリセルトランジスタＭＴのチャネル（チャネルとして機能する半導体層３１又は４０）には、例えば、電圧ＶＣＥＬＳＲＣが供給される。
図１３を用いて、時刻Ｔ２～Ｔ３の書き込み動作を説明する。時刻Ｔ２～Ｔ３の書き込み動作は、ソース線ＳＬに電圧ＶＣＥＬＳＲＣを供給して、メモリセルトランジスタＭＴのチャネルをプリチャージする動作である。ソース線ＳＬに電圧ＶＣＥＬＳＲＣが供給されるタイミングは、選択ブロックＳＥＬ－ＢＬＫの選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ、および選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ以外の非選択偶数ワード線ＵＳＥＬ－ＷＬｅに電圧ＶＣＨＰＣＨが供給されるタイミングより遅い。時刻Ｔ２～Ｔ３では、選択ブロックＳＥＬ－ＢＬＫの選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎおよび選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ以外の非選択偶数ワード線ＵＳＥＬ－ＷＬｅは電圧ＶＣＨＰＣＨを供給され、奇数ワード線ＷＬｏ０～ＷＬｏ７は電圧ＶＣＥＬＳＲＣを供給され、ソース線ＳＬは電圧ＶＳＳから電圧ＶＣＥＬＳＲＣ（第３電圧）を供給される。これにより、各メモリセルトランジスタＭＴのチャネル（チャネルとして機能する半導体層３１又は４０）には、例えば、電圧ＶＣＥＬＳＲＣが供給される。
【0121】
なお、時刻Ｔ３～Ｔ４までは、図１３に示すように、選択ブロックＳＥＬ－ＢＬＫの選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ、選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ以外の非選択偶数ワード線ＵＳＥＬ－ＷＬｅは電圧ＶＣＨＰＣＨから電圧ＶＳＳを供給され、非選択奇数ワード線ＵＳＥＬ－ＷＬｏ＿ｎおよび非選択奇数ワード線ＵＳＥＬ－ＷＬｏ＿ｎ以外の非選択奇数ワード線ＵＳＥＬ－ＷＬｏは電圧ＶＳＥＬＳＲＣから電圧ＶＳＳを供給され、非選択ブロックＵＳＥＬ－ＢＬＫの非選択奇数ワード線ＵＳＥＬ－ＷＬｏは電圧ＶＣＥＬＳＲＣを供給され、ソース線ＳＬはＶＣＥＬＳＲＣを供給される。非選択ブロックＵＳＥＬ－ＢＬＫの非選択偶数ワード線ＵＳＥＬ－ＷＬｅはフローティング（ｆｌｅａｔｉｎｇ）状態で電圧ＶＣＥＬＳＲＣを保持している。
【0122】
＜２－２－４．時刻Ｔ４の書き込み動作の例＞
図１３を用いて、時刻Ｔ４～Ｔ５の書き込み動作を説明する。時刻Ｔ４～Ｔ５の書き込み動作は、例えば、選択ブロックＳＥＬ－ＢＬＫのワード線ＷＬに電圧ＶＰＡＳＳを供給して、非書き込み対象のメモリセルトランジスタＭＴのチャネルＣｈａｎｎｅｌをブースト（ｂｏｏｓｔ）する動作である。図１３に示すように、時刻Ｔ４～Ｔ５では、選択ブロックＳＥＬ－ＢＬＫの選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ、選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ以外の非選択偶数ワード線ＵＳＥＬ－ＷＬｅ、非選択奇数ワード線ＵＳＥＬ－ＷＬｏ＿ｎ、および非選択奇数ワード線ＵＳＥＬ－ＷＬｏ＿ｎ以外の非選択奇数ワード線ＵＳＥＬ－ＷＬｏは電圧ＶＳＳから電圧ＶＰＡＳＳ（第４電圧）を供給され、非選択ブロックＵＳＥＬ－ＢＬＫの非選択奇数ワード線ＵＳＥＬ－ＷＬｏは電圧ＶＣＥＬＳＲＣを供給され、ソース線ＳＬはＶＣＥＬＳＲＣを供給される。非選択ブロックＵＳＥＬ－ＢＬＫの非選択偶数ワード線ＵＳＥＬ－ＷＬｅはフローティング（ｆｌｅａｔｉｎｇ）状態で電圧ＶＣＥＬＳＲＣを保持している。
図１３を用いて、時刻Ｔ４～Ｔ５の書き込み動作を説明する。時刻Ｔ４～Ｔ５の書き込み動作は、例えば、選択ブロックＳＥＬ－ＢＬＫのワード線ＷＬに電圧ＶＰＡＳＳを供給して、非書き込み対象のメモリセルトランジスタＭＴのチャネルＣｈａｎｎｅｌをブースト（ｂｏｏｓｔ）する動作である。図１３に示すように、時刻Ｔ４～Ｔ５では、選択ブロックＳＥＬ－ＢＬＫの選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ、選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ以外の非選択偶数ワード線ＵＳＥＬ－ＷＬｅ、非選択奇数ワード線ＵＳＥＬ－ＷＬｏ＿ｎ、および非選択奇数ワード線ＵＳＥＬ－ＷＬｏ＿ｎ以外の非選択奇数ワード線ＵＳＥＬ－ＷＬｏは電圧ＶＳＳから電圧ＶＰＡＳＳ（第４電圧）を供給され、非選択ブロックＵＳＥＬ－ＢＬＫの非選択奇数ワード線ＵＳＥＬ－ＷＬｏは電圧ＶＣＥＬＳＲＣを供給され、ソース線ＳＬはＶＣＥＬＳＲＣを供給される。非選択ブロックＵＳＥＬ－ＢＬＫの非選択偶数ワード線ＵＳＥＬ－ＷＬｅはフローティング（ｆｌｅａｔｉｎｇ）状態で電圧ＶＣＥＬＳＲＣを保持している。
【0123】
第１実施形態では、電圧ＶＰＡＳＳ（第４電圧）は電圧ＶＣＥＬＳＲＣ（第１電圧）より大きく、電圧ＶＰＡＳＳ（第４電圧）は電圧ＶＣＨＰＣＨ（第２電圧）より大きい。
【0124】
時刻Ｔ４～Ｔ５では、ビット線ＰｒｏｇｒａｍＢＬと接続されているメモリストリング５０に含まれる選択トランジスタＳＴ１はオン状態となり、ビット線ＩｎｈｉｂｉｔＢＬと接続されているメモリストリング５０に含まれる選択トランジスタＳＴ１はオフ状態となる。この結果、ビット線ＩｎｈｉｂｉｔＢＬとチャネルＣｈａｎｎｅｌとが電気的に切断される。そして、チャネルＣｈａｎｎｅｌは、非選択偶数ワード線ＵＳＥＬ－ＷＬｅおよび奇数ワード線ＷＬｏ０～ＷＬｏ７との容量性結合により、昇圧する。すなわち、およびメモリセルトランジスタＭＴ０ｅｂ１～ＭＴ７ｅｂ１（第３メモリセル）のそれぞれのチャネル（第３チャネル）、およびメモリセルトランジスタＭＴ０ｏｂ１～ＭＴ７ｏｂ１（第４メモリセル）のそれぞれのチャネル（第４チャネル）はブースト（ｂｏｏｓｔ）される。
【0125】
＜２－２－５．時刻Ｔ５の書き込み動作の例＞
図１３を用いて、時刻Ｔ５～Ｔ６の書き込み動作を説明する。時刻Ｔ５～Ｔ６の書き込み動作は、選択されたメモリセルトランジスタＭＴに所望の電圧を書き込む動作である。図１３に示すように、時刻Ｔ５～Ｔ６では、選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ（選択ワード線ＷＬｅ３（第１ワード線））は電圧ＶＰＡＳＳ（第４電圧）から電圧ＶＰＲＧ（第５電圧）を供給され、メモリセルトランジスタＭＴ３ｅｂ２およびメモリセルトランジスタＭＴ３ｅｂ１はオン状態となる。選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ以外の非選択偶数ワード線ＵＳＥＬ－ＷＬｅ（ワード線ＷＬｅ４～ＷＬｅ７、およびワード線ＷＬｅ０～ＷＬｅ２）、非選択奇数ワード線ＵＳＥＬ－ＷＬｏ＿ｎ、および非選択奇数ワード線ＵＳＥＬ－ＷＬｏ＿ｎ以外の非選択奇数ワード線ＵＳＥＬ－ＷＬｏ（奇数ワード線ＷＬｏ０～ＷＬｏ７）は電圧ＶＰＡＳＳ（第４電圧）を供給される。非選択ブロックＵＳＥＬ－ＢＬＫの非選択奇数ワード線ＵＳＥＬ－ＷＬｏは電圧ＶＣＥＬＳＲＣを供給され、ソース線ＳＬはＶＣＥＬＳＲＣを供給される。非選択ブロックＵＳＥＬ－ＢＬＫの非選択偶数ワード線ＵＳＥＬ－ＷＬｅはフローティング（ｆｌｅａｔｉｎｇ）状態で電圧ＶＣＥＬＳＲＣを保持している。
図１３を用いて、時刻Ｔ５～Ｔ６の書き込み動作を説明する。時刻Ｔ５～Ｔ６の書き込み動作は、選択されたメモリセルトランジスタＭＴに所望の電圧を書き込む動作である。図１３に示すように、時刻Ｔ５～Ｔ６では、選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ（選択ワード線ＷＬｅ３（第１ワード線））は電圧ＶＰＡＳＳ（第４電圧）から電圧ＶＰＲＧ（第５電圧）を供給され、メモリセルトランジスタＭＴ３ｅｂ２およびメモリセルトランジスタＭＴ３ｅｂ１はオン状態となる。選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ以外の非選択偶数ワード線ＵＳＥＬ－ＷＬｅ（ワード線ＷＬｅ４～ＷＬｅ７、およびワード線ＷＬｅ０～ＷＬｅ２）、非選択奇数ワード線ＵＳＥＬ－ＷＬｏ＿ｎ、および非選択奇数ワード線ＵＳＥＬ－ＷＬｏ＿ｎ以外の非選択奇数ワード線ＵＳＥＬ－ＷＬｏ（奇数ワード線ＷＬｏ０～ＷＬｏ７）は電圧ＶＰＡＳＳ（第４電圧）を供給される。非選択ブロックＵＳＥＬ－ＢＬＫの非選択奇数ワード線ＵＳＥＬ－ＷＬｏは電圧ＶＣＥＬＳＲＣを供給され、ソース線ＳＬはＶＣＥＬＳＲＣを供給される。非選択ブロックＵＳＥＬ－ＢＬＫの非選択偶数ワード線ＵＳＥＬ－ＷＬｅはフローティング（ｆｌｅａｔｉｎｇ）状態で電圧ＶＣＥＬＳＲＣを保持している。
【0126】
第１実施形態では、電圧ＶＰＲＧ（第５電圧）は電圧ＶＰＡＳＳ（第４電圧）より大きく、電圧ＶＣＨＰＣＨ（第２電圧）より大きい。
【0127】
上述のように、選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ（選択ワード線ＷＬｅ３（第１ワード線））は電圧ＶＰＲＧ（第５電圧）を供給され、メモリセルトランジスタＭＴ３ｅｂ２およびメモリセルトランジスタＭＴ３ｅｂ１はオン状態となった状態で、例えば、ビット線ＰｒｏｇｒａｍＢＬ（ビット線ＢＬ２）は電圧ＶＳＳから所望の電圧を供給される。所望の電圧は、例えば、”ｅＲ”レベル、”Ａ”レベル、”Ｂ”レベル、”Ｃ”レベル、”Ｄ”レベル、”Ｅ”レベル、”Ｆ”レベル、”Ｇ”レベルである。電圧ＶＰＲＧ（第５電圧）は、所望の電圧よりも十分に高い電圧である。よって、メモリセルトランジスタＭＴ３ｅｂ２は所望の電圧を書き込まれる。一実施形態では、電圧ＶＰＲＧ（第５電圧）は、書き込み電圧と呼ばれる場合もある。
【0128】
一方で、非選択ブロックＵＳＥＬ－ＢＬＫの非選択奇数ワード線ＵＳＥＬ－ＷＬｏおよび非選択偶数ワード線ＵＳＥＬ－ＷＬｅが電圧ＶＣＥＬＳＲＣであることで、非選択ブロックＵＳＥＬ－ＢＬＫのワード線スイッチＷＬＳＷには、ドレイン側に電圧ＶＰＧＭ、ソース側に電圧ＶＣＥＬＳＲＣが印加される。すなわち、ワード線スイッチＷＬＳＷのソース・ドレイン間電圧ＶＤＳは、電圧ＶＰＧＭと電圧ＶＣＥＬＳＲＣの電位差（ＶＤＳ＝ＶＰＧＭ－ＶＣＥＬＳＲＣ）に緩和することができる。
【0129】
スリットＳＬＴ１内にソース線ＳＬに接続する導電体を用いた溝状導電体構造が設けられる場合、ソース線ＳＬに電圧ＶＣＥＬＳＲＣを印加することで、容量結合により非選択ブロックＵＳＥＬ－ＢＬＫの非選択偶数ワード線ＵＳＥＬ－ＷＬｅおよび非選択奇数ワード線ＵＳＥＬ－ＷＬｏの電圧を昇圧することができる。本開示の半導体記憶装置１は、スリットＳＬＴ１内に絶縁層およびダミーピラーＤＰが設けられる。溝状導電体構造がないことで、容量結合の関係が変わり、非選択ブロックのＵＳＥＬ－ＢＬＫの非選択偶数ワード線ＵＳＥＬ－ＷＬｅおよび非選択奇数ワード線ＵＳＥＬ－ＷＬｏの電圧が変化してしまう。
【0130】
本開示の半導体記憶装置１の書き込み動作においては、非選択ブロックＵＳＥＬ－ＢＬＫの非選択奇数ワード線ＵＳＥＬ－ＷＬｏに電圧ＶＣＥＬＳＲＣを供給することで、非選択奇数ワード線ＵＳＥＬ－ＷＬｏと対向する非選択偶数ワード線ＵＳＥＬ－ＷＬｅを電圧ＶＣＥＬＳＲＣに昇圧することができる。非選択ブロックＵＳＥＬ－ＢＬＫの非選択奇数ワード線ＵＳＥＬ－ＷＬｏおよび非選択偶数ワード線ＵＳＥＬ－ＷＬｅが電圧ＶＣＥＬＳＲＣであることで、ワード線スイッチＷＬＳＷのソース・ドレイン間電圧ＶＤＳを小さくすることができ、ワード線スイッチＷＬＳＷのリーク電流を抑制することができる。ワード線スイッチＷＬＳＷのリーク電流を抑制することで、電圧ＶＰＧＭの電圧降下および昇圧遅延を抑制することができ、結果的に消費電力を抑制することができる。
【0131】
第１実施形態に係る半導体記憶装置１の書き込み動作において、時刻Ｔ３までの動作は「第１の動作」と呼ばれる場合があり、時刻Ｔ４～時刻Ｔ５までの動作は「第２の動作」と呼ばれる場合がある。
【0132】
＜２－３．ベリファイ動作の一例＞
図１６を参照し、半導体記憶装置１のベリファイ動作の一例を説明する。図１６は、第１実施形態に係る半導体記憶装置１のベリファイ動作時における、各種信号のタイミングチャートを示す図である。半導体記憶装置１のベリファイ動作の説明において、図１～図１５と同一、又は類似する構成の説明は省略されることがある。
図１６を参照し、半導体記憶装置１のベリファイ動作の一例を説明する。図１６は、第１実施形態に係る半導体記憶装置１のベリファイ動作時における、各種信号のタイミングチャートを示す図である。半導体記憶装置１のベリファイ動作の説明において、図１～図１５と同一、又は類似する構成の説明は省略されることがある。
【0133】
＜２－３－１．時刻Ｔ０までのベリファイ動作の例＞
図１６を用いて、時刻Ｔ０までのベリファイ動作を説明する。図１６に示すように、時刻Ｔ０までは、選択ブロックＳＥＬ－ＢＬＫの選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ、選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ以外の非選択偶数ワード線ＵＳＥＬ－ＷＬｅ、選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎと対向する非選択奇数ワード線ＵＳＥＬ－ＷＬｏ＿ｎ、非選択奇数ワード線ＵＳＥＬ－ＷＬｏ＿ｎ以外の非選択奇数ワード線ＵＳＥＬ－ＷＬｏ、ソース線ＳＬは、電圧ＶＳＳを供給される。非選択ブロックＵＳＥＬ－ＢＬＫの非選択偶数ワード線ＵＳＥＬ－ＷＬｅ、非選択奇数ワード線ＵＳＥＬ－ＷＬｏは電圧ＶＣＥＬＳＲＣを保持している。
図１６を用いて、時刻Ｔ０までのベリファイ動作を説明する。図１６に示すように、時刻Ｔ０までは、選択ブロックＳＥＬ－ＢＬＫの選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ、選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ以外の非選択偶数ワード線ＵＳＥＬ－ＷＬｅ、選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎと対向する非選択奇数ワード線ＵＳＥＬ－ＷＬｏ＿ｎ、非選択奇数ワード線ＵＳＥＬ－ＷＬｏ＿ｎ以外の非選択奇数ワード線ＵＳＥＬ－ＷＬｏ、ソース線ＳＬは、電圧ＶＳＳを供給される。非選択ブロックＵＳＥＬ－ＢＬＫの非選択偶数ワード線ＵＳＥＬ－ＷＬｅ、非選択奇数ワード線ＵＳＥＬ－ＷＬｏは電圧ＶＣＥＬＳＲＣを保持している。
【0134】
＜２－３－２．時刻Ｔ１までのベリファイ動作の例＞
図１６を用いて、時刻Ｔ０～Ｔ１のベリファイ動作を説明する。時刻Ｔ０～Ｔ１のベリファイ動作は、例えば、選択ブロックＳＥＬ－ＢＬＫのワード線ＷＬに電圧ＶＲＥＡＤ（第６電圧）を供給する動作である。換言すると、時刻Ｔ０～Ｔ１のベリファイ動作は、選択ブロックＳＥＬ－ＢＬＫの選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ、選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ以外の非選択偶数ワード線ＵＳＥＬ－ＷＬｅ、非選択奇数ワード線ＵＳＥＬ－ＷＬｏ＿ｎ、非選択奇数ワード線ＵＳＥＬ－ＷＬｏ＿ｎ以外の非選択奇数ワード線ＵＳＥＬ－ＷＬｏに電圧ＶＲＥＡＤを供給する動作である。非選択ブロックＵＳＥＬ－ＢＬＫの非選択偶数ワード線ＵＳＥＬ－ＷＬｅおよび非選択奇数ワード線ＵＳＥＬ－ＷＬｏは電圧ＶＣＥＬＳＲＣを保持している。ソース線ＳＬには電圧ＶＳＳが供給される。
図１６を用いて、時刻Ｔ０～Ｔ１のベリファイ動作を説明する。時刻Ｔ０～Ｔ１のベリファイ動作は、例えば、選択ブロックＳＥＬ－ＢＬＫのワード線ＷＬに電圧ＶＲＥＡＤ（第６電圧）を供給する動作である。換言すると、時刻Ｔ０～Ｔ１のベリファイ動作は、選択ブロックＳＥＬ－ＢＬＫの選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ、選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ以外の非選択偶数ワード線ＵＳＥＬ－ＷＬｅ、非選択奇数ワード線ＵＳＥＬ－ＷＬｏ＿ｎ、非選択奇数ワード線ＵＳＥＬ－ＷＬｏ＿ｎ以外の非選択奇数ワード線ＵＳＥＬ－ＷＬｏに電圧ＶＲＥＡＤを供給する動作である。非選択ブロックＵＳＥＬ－ＢＬＫの非選択偶数ワード線ＵＳＥＬ－ＷＬｅおよび非選択奇数ワード線ＵＳＥＬ－ＷＬｏは電圧ＶＣＥＬＳＲＣを保持している。ソース線ＳＬには電圧ＶＳＳが供給される。
【0135】
＜２－３－３．時刻Ｔ２までのベリファイ動作の例＞
図１６を用いて、時刻Ｔ１～Ｔ２のベリファイ動作を説明する。時刻Ｔ１～Ｔ２のベリファイ動作は、例えば、選択ブロックＳＥＬ－ＢＬＫの選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎに電圧ＶＶＦＹ（第６電圧）を供給する動作である。選択ブロックＳＥＬ－ＢＬＫの選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ以外の非選択偶数ワード線ＵＳＥＬ－ＷＬｅ、非選択奇数ワード線ＵＳＥＬ－ＷＬｏ＿ｎ以外の非選択奇数ワード線ＵＳＥＬ－ＷＬｏは電圧ＶＲＥＡＤを供給される。選択ブロックＳＥＬ－ＢＬＫの非選択奇数ワード線ＵＳＥＬ－ＷＬｏ＿ｎは電圧ＶＮＥＧを供給される。非選択ブロックＵＳＥＬ－ＢＬＫの非選択偶数ワード線ＵＳＥＬ－ＷＬｅおよび非選択奇数ワード線ＵＳＥＬ－ＷＬｏは電圧ＶＣＥＬＳＲＣを保持している。ソース線ＳＬには電圧ＶＳＳが供給される。
図１６を用いて、時刻Ｔ１～Ｔ２のベリファイ動作を説明する。時刻Ｔ１～Ｔ２のベリファイ動作は、例えば、選択ブロックＳＥＬ－ＢＬＫの選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎに電圧ＶＶＦＹ（第６電圧）を供給する動作である。選択ブロックＳＥＬ－ＢＬＫの選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ以外の非選択偶数ワード線ＵＳＥＬ－ＷＬｅ、非選択奇数ワード線ＵＳＥＬ－ＷＬｏ＿ｎ以外の非選択奇数ワード線ＵＳＥＬ－ＷＬｏは電圧ＶＲＥＡＤを供給される。選択ブロックＳＥＬ－ＢＬＫの非選択奇数ワード線ＵＳＥＬ－ＷＬｏ＿ｎは電圧ＶＮＥＧを供給される。非選択ブロックＵＳＥＬ－ＢＬＫの非選択偶数ワード線ＵＳＥＬ－ＷＬｅおよび非選択奇数ワード線ＵＳＥＬ－ＷＬｏは電圧ＶＣＥＬＳＲＣを保持している。ソース線ＳＬには電圧ＶＳＳが供給される。
【0136】
時刻Ｔ１～Ｔ２のベリファイ動作において、ベリファイ対象となる選択されたメモリセルトランジスタＭＴ３ｅｂ２は、電圧ＶＶＦＹに基づき、メモリセルトランジスタＭＴ３ｅｂ２の閾値電圧に応じて、オン状態又はオフ状態となる。
【0137】
なお、時刻Ｔ１～Ｔ２では、ベリファイ対象となる選択されたメモリセルトランジスタＭＴ３ｅｂ２は、実際には、複数の異なる電圧が段階的に供給される。図１６に示される時刻Ｔ１～Ｔ２では、ベリファイ対象となる選択されたメモリセルトランジスタＭＴ３ｅｂ２に供給される電圧は、ベリファイ動作を実行する1つのレベル（例えば、”２”レベル）に応じた電圧ＶＶＦＹ（例えば、”２”レベルの場合は電圧Ｖ２）である例が示される。
【0138】
また、時刻Ｔ１～Ｔ２では、選択ブロックＳＥＬ－ＢＬＫの非選択奇数ワード線ＵＳＥＬ－ＷＬｏ＿ｎに、電圧ＶＮＥＧが供給される例が示される。電圧ＶＮＥＧは電圧ＶＳＳより低い負の電圧である。電圧ＶＮＥＧを印加することによって、選択ブロックＳＥＬ－ＢＬＫの非選択奇数ワード線ＵＳＥＬ－ＷＬｏ＿ｎを強制的にオフ状態にすることができる。
【0139】
以上、説明した通り、半導体記憶装置１はベリファイ動作を実行する。
【0140】
＜２－４．消去動作の一例＞
図１７を参照し、半導体記憶装置１の消去動作の一例を説明する。図１７は、第１実施形態に係る半導体記憶装置１の消去動作時における、各種信号のタイミングチャートを示す図である。半導体記憶装置１の消去動作の説明において、図１～図１６と同一、又は類似する構成の説明は省略されることがある。
図１７を参照し、半導体記憶装置１の消去動作の一例を説明する。図１７は、第１実施形態に係る半導体記憶装置１の消去動作時における、各種信号のタイミングチャートを示す図である。半導体記憶装置１の消去動作の説明において、図１～図１６と同一、又は類似する構成の説明は省略されることがある。
【0141】
＜２－４－１．時刻Ｔ０までの消去動作の例＞
図１７を用いて、時刻Ｔ０までの消去動作を説明する。図１７に示すように、時刻Ｔ０までは、選択ブロックＳＥＬ－ＢＬＫの選択偶数ワード線ＳＥＬ－ＷＬｅ、非選択奇数ワード線ＵＳＥＬ－ＷＬｏ、非選択ブロックＵＳＥＬ－ＢＬＫの非選択偶数ワード線ＵＳＥＬ－ＷＬｅ、非選択奇数ワード線ＵＳＥＬ－ＷＬｏ、およびソース線ＳＬは、電圧ＶＳＳを供給される。
図１７を用いて、時刻Ｔ０までの消去動作を説明する。図１７に示すように、時刻Ｔ０までは、選択ブロックＳＥＬ－ＢＬＫの選択偶数ワード線ＳＥＬ－ＷＬｅ、非選択奇数ワード線ＵＳＥＬ－ＷＬｏ、非選択ブロックＵＳＥＬ－ＢＬＫの非選択偶数ワード線ＵＳＥＬ－ＷＬｅ、非選択奇数ワード線ＵＳＥＬ－ＷＬｏ、およびソース線ＳＬは、電圧ＶＳＳを供給される。
【0142】
＜２－４－２．時刻Ｔ１までの消去動作の例＞
図１７を用いて、時刻Ｔ０～Ｔ１の消去動作を説明する。時刻Ｔ０～Ｔ１の消去動作は、例えば、非選択奇数ワード線ＵＳＥＬ－ＷＬｏに電圧ＶＥＲＡ（第７電圧）を供給する動作である。換言すると、時刻Ｔ０～Ｔ１の消去動作は、選択ブロックＳＥＬ－ＢＬＫの非選択奇数ワード線ＵＳＥＬ－ＷＬｏ、非選択ブロックＵＳＥＬ－ＢＬＫの非選択奇数ワード線ＵＳＥＬ－ＷＬｏ、およびソース線ＳＬに電圧ＶＥＲＡを供給する。選択ブロックＳＥＬ－ＢＬＫの選択偶数ワード線ＳＥＬ－ＷＬｅには電圧ＶＳＳが供給される。図１７に示すように、第１実施形態に係る消去動作の時刻Ｔ０～Ｔ１では、電圧ＶＥＲＡを供給した非選択奇数ワード線ＵＳＥＬ－ＷＬｏと対向する非選択ブロックＵＳＥＬ－ＢＬＫの非選択偶数ワード線ＵＳＥＬ－ＷＬｅは、非選択奇数ワード線ＵＳＥＬ－ＷＬｏとの容量結合により、電圧ＶＥＲＡに昇圧することができる。
図１７を用いて、時刻Ｔ０～Ｔ１の消去動作を説明する。時刻Ｔ０～Ｔ１の消去動作は、例えば、非選択奇数ワード線ＵＳＥＬ－ＷＬｏに電圧ＶＥＲＡ（第７電圧）を供給する動作である。換言すると、時刻Ｔ０～Ｔ１の消去動作は、選択ブロックＳＥＬ－ＢＬＫの非選択奇数ワード線ＵＳＥＬ－ＷＬｏ、非選択ブロックＵＳＥＬ－ＢＬＫの非選択奇数ワード線ＵＳＥＬ－ＷＬｏ、およびソース線ＳＬに電圧ＶＥＲＡを供給する。選択ブロックＳＥＬ－ＢＬＫの選択偶数ワード線ＳＥＬ－ＷＬｅには電圧ＶＳＳが供給される。図１７に示すように、第１実施形態に係る消去動作の時刻Ｔ０～Ｔ１では、電圧ＶＥＲＡを供給した非選択奇数ワード線ＵＳＥＬ－ＷＬｏと対向する非選択ブロックＵＳＥＬ－ＢＬＫの非選択偶数ワード線ＵＳＥＬ－ＷＬｅは、非選択奇数ワード線ＵＳＥＬ－ＷＬｏとの容量結合により、電圧ＶＥＲＡに昇圧することができる。
【0143】
図１８は、図１７に示すタイミングチャートの時刻Ｔ０における各種信号線に供給される電圧を説明するための図である。非選択奇数ワード線ＵＳＥＬ－ＷＬｏに電圧ＶＥＲＡ（第７電圧）を供給し、選択ブロックＳＥＬ－ＢＬＫの選択偶数ワード線ＳＥＬ－ＷＬｅに電圧ＶＳＳを供給する。非選択奇数ワード線ＵＳＥＬ－ＷＬｏと対向する非選択ブロックＵＳＥＬ－ＢＬＫの非選択偶数ワード線ＵＳＥＬ－ＷＬｅは、非選択奇数ワード線ＵＳＥＬ－ＷＬｏとの容量結合により、電圧ＶＥＲＡに昇圧することができる。すなわち、偶数ワード線ＷＬｅと奇数ワード線ＷＬｏとで異なる電圧を同時に供給することで、効率的な動作をすることができ、プログラム時間を短縮することができる。
【0144】
もしも、スリットＳＬＴ１内にソース線ＳＬに接続する導電体を用いた溝状導電体構造を設けることによって各ブロックを溝状導電体構造によって隔てる構造である場合、消去動作において、ソース線ＳＬに電圧ＶＥＲＡを印加するとともに、選択ブロックＳＥＬ－ＢＬＫに隣接する非選択ブロックＵＳＥＬ－ＢＬＫの非選択偶数ワード線ＵＳＥＬ－ＷＬｅおよび非選択奇数ワード線ＵＳＥＬ－ＷＬｏは、フローティング状態とされる。この場合、ソース線ＳＬに電圧ＶＥＲＡを印加することで、選択ブロックＳＥＬ－ＢＬＫに隣接する非選択ブロックＵＳＥＬ－ＢＬＫの非選択偶数ワード線ＵＳＥＬ－ＷＬｅおよび非選択奇数ワード線ＵＳＥＬ－ＷＬｏの電圧を、例えば、溝状導電体構造との容量結合によって昇圧することができる。一方で、本開示の半導体記憶装置１は、スリットＳＬＴ１内に絶縁層およびダミーピラーＤＰが設けられるのみで、各ブロックを隔てる溝状導電体構造がない。本開示の半導体記憶装置１における消去動作においては、もしも選択ブロックＳＥＬ－ＢＬＫに隣接する非選択ブロックＵＳＥＬ－ＢＬＫの非選択奇数ワード線ＵＳＥＬ－ＷＬｏを単純にフローティング状態とすると、非選択ブロックＵＳＥＬ－ＢＬＫの非選択奇数ワード線ＵＳＥＬ－ＷＬｏが選択ブロックＳＥＬ－ＢＬＫの選択偶数ワード線ＳＥＬ－ＷＬｅと容量結合を起こし、非選択ブロックＵＳＥＬ－ＢＬＫの非選択奇数ワード線ＵＳＥＬ－ＷＬｏの電圧が、電圧ＶＥＲＡよりも低くなってしまう。この場合、非選択ブロックＵＳＥＬ－ＢＬＫの非選択奇数ワード線ＵＳＥＬ－ＷＬｏに接続されたメモリセルにおいて、誤消去を引き起こす可能性がある。
【0145】
本開示の半導体記憶装置１の消去動作においては、非選択ブロックＵＳＥＬ－ＢＬＫの非選択奇数ワード線ＵＳＥＬ－ＷＬｏに電圧ＶＥＲＡを供給することで、選択ブロックＳＥＬ－ＢＬＫの選択偶数ワード線ＳＥＬ－ＷＬｅの電圧ＶＳＳの影響を抑制することができる。また、非選択ブロックＵＳＥＬ－ＢＬＫの非選択奇数ワード線ＵＳＥＬ－ＷＬｏと対向する非選択偶数ワード線ＵＳＥＬ－ＷＬｅを容量結合によって電圧ＶＥＲＡに昇圧することで、第１接続部（１ｓｔ ｃｏｎｎｅｃｔｉｎｇ ｓｅｃｔｉｏｎ）付近の選択ブロックＳＥＬ－ＢＬＫの選択偶数ワード線ＳＥＬ－ＷＬｅの電圧ＶＳＳの影響を抑制することができる。すなわち、非選択ブロックＵＳＥＬ－ＢＬＫの非選択奇数ワード線ＵＳＥＬ－ＷＬｏおよび非選択偶数ワード線ＵＳＥＬ－ＷＬｅを電圧ＶＥＲＡに保持することで、ソース線の電圧ＶＥＲＡとの電位差がなくなり、非選択ブロックＵＳＥＬ－ＢＬＫの誤消去を抑制することができ、結果的に信頼性を向上することができる。
【0146】
＜２－５．消去動作の第１の変形例（変形例１）＞
第１実施形態に係る半導体記憶装置１における消去動作の変形例１を説明する。第１実施形態に係る消去動作では、選択ブロックＳＥＬ－ＢＬＫの偶数ワード線ＷＬｅの消去動作の例を説明した。変形例１に係る消去動作では、選択ブロックＳＥＬ－ＢＬＫの奇数ワード線ＷＬｏの消去動作の例を説明する。消去動作の変形例１の説明では、第１実施形態に係る半導体記憶装置１の消去動作の例に対して異なる点を説明し、重複する説明は必要に応じて追加される。
第１実施形態に係る半導体記憶装置１における消去動作の変形例１を説明する。第１実施形態に係る消去動作では、選択ブロックＳＥＬ－ＢＬＫの偶数ワード線ＷＬｅの消去動作の例を説明した。変形例１に係る消去動作では、選択ブロックＳＥＬ－ＢＬＫの奇数ワード線ＷＬｏの消去動作の例を説明する。消去動作の変形例１の説明では、第１実施形態に係る半導体記憶装置１の消去動作の例に対して異なる点を説明し、重複する説明は必要に応じて追加される。
【0147】
図１９は、変形例１に係る消去動作の時刻Ｔ０における各種信号線に供給される電圧を説明するための図である。変形例１においては、非選択偶数ワード線ＵＳＥＬ－ＷＬｅに電圧ＶＥＲＡ（第７電圧）を供給し、選択ブロックＳＥＬ－ＢＬＫの選択奇数ワード線ＳＥＬ－ＷＬｏ＿ｎ、および選択奇数ワード線ＳＥＬ－ＷＬｏ＿ｎ以外の非選択奇数ワード線ＵＳＥＬ－ＷＬｏに電圧ＶＳＳを供給する。非選択偶数ワード線ＵＳＥＬ－ＷＬｅと対向する非選択ブロックＵＳＥＬ－ＢＬＫの非選択奇数ワード線ＵＳＥＬ－ＷＬｏは、非選択偶数ワード線ＵＳＥＬ－ＷＬｅとの容量結合により、電圧ＶＥＲＡに昇圧することができる。すなわち、偶数ワード線ＷＬｅと奇数ワード線ＷＬｏとで異なる電圧を同時に供給することで、効率的な動作をすることができ、プログラム時間を短縮することができる。
【0148】
変形例１の半導体記憶装置１の消去動作においては、選択ブロックＳＥＬ－ＢＬＫの非選択偶数ワード線ＵＳＥＬ－ＷＬｅに電圧ＶＥＲＡを供給することで、選択ブロックＳＥＬ－ＢＬＫの選択奇数ワード線ＳＥＬ－ＷＬｏの電圧ＶＳＳの影響を抑制することができる。また、非選択ブロックＵＳＥＬ－ＢＬＫの非選択偶数ワード線ＵＳＥＬ－ＷＬｅと対向する非選択奇数ワード線ＵＳＥＬ－ＷＬｏを容量結合によって電圧ＶＥＲＡに昇圧することで、第２接続部（２ｎｄ ｃｏｎｎｅｃｔｉｎｇ ｓｅｃｔｉｏｎ）付近の選択ブロックＳＥＬ－ＢＬＫの選択奇数ワード線ＳＥＬ－ＷＬｏの電圧ＶＳＳの影響を抑制することができる。すなわち、選択ブロックＳＥＬ－ＢＬＫの非選択偶数ワード線ＵＳＥＬ－ＷＬｅおよび非選択ブロックＵＳＥＬ－ＢＬＫの非選択奇数ワード線ＵＳＥＬ－ＷＬｏを電圧ＶＥＲＡに保持することで、ソース線の電圧ＶＥＲＡとの電位差がなくなり、非選択ブロックＵＳＥＬ－ＢＬＫの誤消去を抑制することができ、結果的に信頼性を向上することができる。
【0149】
＜２－６．消去動作の第２の変形例（変形例２）＞
第１実施形態に係る半導体記憶装置１における消去動作の変形例２を説明する。第１実施形態に係る消去動作では、すべての奇数ワード線ＷＬｏに電圧ＶＥＲＡを供給する消去動作の例を説明した。変形例２に係る消去動作では、選択ブロックＳＥＬ－ＢＬＫと選択ブロックＳＥＬ－ＢＬＫに隣接する非選択ブロックＵＳＥＬ－ＢＬＫの奇数ワード線ＷＬｏに電圧ＶＥＲＡを供給する消去動作の例を説明する。消去動作の変形例２の説明では、第１実施形態に係る半導体記憶装置１の消去動作の例に対して異なる点を説明し、重複する説明は必要に応じて追加される。
第１実施形態に係る半導体記憶装置１における消去動作の変形例２を説明する。第１実施形態に係る消去動作では、すべての奇数ワード線ＷＬｏに電圧ＶＥＲＡを供給する消去動作の例を説明した。変形例２に係る消去動作では、選択ブロックＳＥＬ－ＢＬＫと選択ブロックＳＥＬ－ＢＬＫに隣接する非選択ブロックＵＳＥＬ－ＢＬＫの奇数ワード線ＷＬｏに電圧ＶＥＲＡを供給する消去動作の例を説明する。消去動作の変形例２の説明では、第１実施形態に係る半導体記憶装置１の消去動作の例に対して異なる点を説明し、重複する説明は必要に応じて追加される。
【0150】
図２０は、変形例２に係る消去動作の時刻Ｔ０における各種信号線に供給される電圧を説明するための図である。変形例２においては、選択ブロックＳＥＬ－ＢＬＫと選択ブロックＳＥＬ－ＢＬＫに隣接する非選択ブロックＵＳＥＬ－ＢＬＫの非選択奇数ワード線ＵＳＥＬ－ＷＬｏに電圧ＶＥＲＡ（第７電圧）を供給し、選択ブロックＳＥＬ－ＢＬＫの選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ、および選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ以外の非選択偶数ワード線ＵＳＥＬ－ＷＬｅに電圧ＶＳＳを供給する。電圧ＶＥＲＡを供給した非選択奇数ワード線ＵＳＥＬ－ＷＬｏと対向する選択ブロックＳＥＬ－ＢＬＫに隣接する非選択ブロックＵＳＥＬ－ＢＬＫの非選択偶数ワード線ＵＳＥＬ－ＷＬｅは、非選択奇数ワード線ＵＳＥＬ－ＷＬｏとの容量結合により、電圧ＶＥＲＡに昇圧することができる。すなわち、偶数ワード線ＷＬｅと奇数ワード線ＷＬｏとで異なる電圧を同時に供給することで、効率的な動作をすることができ、プログラム時間を短縮することができる。
【0151】
変形例２の半導体記憶装置１の消去動作においては、選択ブロックＳＥＬ－ＢＬＫに隣接する非選択ブロックＵＳＥＬ－ＢＬＫの非選択奇数ワード線ＵＳＥＬ－ＷＬｏに電圧ＶＥＲＡを供給することで、選択ブロックＳＥＬ－ＢＬＫの選択偶数ワード線ＳＥＬ－ＷＬｅの電圧ＶＳＳの影響を抑制することができる。また、選択ブロックＳＥＬ－ＢＬＫに隣接する非選択ブロックＵＳＥＬ－ＢＬＫの非選択奇数ワード線ＵＳＥＬ－ＷＬｏと対向する非選択偶数ワード線ＵＳＥＬ－ＷＬｅを容量結合によって電圧ＶＥＲＡに昇圧することで、第１接続部（１ｓｔ ｃｏｎｎｅｃｔｉｎｇ ｓｅｃｔｉｏｎ）付近の選択ブロックＳＥＬ－ＢＬＫの選択偶数ワード線ＳＥＬ－ＷＬｅの電圧ＶＳＳの影響を抑制することができる。すなわち、選択ブロックＳＥＬ－ＢＬＫに隣接する非選択ブロックＵＳＥＬ－ＢＬＫの非選択奇数ワード線ＵＳＥＬ－ＷＬｏおよび非選択偶数ワード線ＵＳＥＬ－ＷＬｅを電圧ＶＥＲＡに保持することで、ソース線の電圧ＶＥＲＡとの電位差がなくなり、非選択ブロックＵＳＥＬ－ＢＬＫの誤消去を抑制することができ、結果的に信頼性を向上することができる。
【0152】
＜２－７．消去動作の第３の変形例（変形例３）＞
第１実施形態に係る半導体記憶装置１における消去動作の変形例３を説明する。第１実施形態に係る消去動作では、すべての奇数ワード線ＷＬｏに電圧ＶＥＲＡを供給する消去動作の例を説明した。変形例３に係る消去動作では、選択ブロックＳＥＬ－ＢＬＫに隣接する非選択ブロックＵＳＥＬ－ＢＬＫに電圧ＶＥＲＡを供給する消去動作の例を説明する。消去動作の変形例３の説明では、第１実施形態に係る半導体記憶装置１の消去動作の例に対して異なる点を説明し、重複する説明は必要に応じて追加される。
第１実施形態に係る半導体記憶装置１における消去動作の変形例３を説明する。第１実施形態に係る消去動作では、すべての奇数ワード線ＷＬｏに電圧ＶＥＲＡを供給する消去動作の例を説明した。変形例３に係る消去動作では、選択ブロックＳＥＬ－ＢＬＫに隣接する非選択ブロックＵＳＥＬ－ＢＬＫに電圧ＶＥＲＡを供給する消去動作の例を説明する。消去動作の変形例３の説明では、第１実施形態に係る半導体記憶装置１の消去動作の例に対して異なる点を説明し、重複する説明は必要に応じて追加される。
【0153】
図２１は、変形例３に係る消去動作の時刻Ｔ０における各種信号線に供給される電圧を説明するための図である。変形例３においては、選択ブロックＳＥＬ－ＢＬＫに隣接する非選択ブロックＵＳＥＬ－ＢＬＫの非選択奇数ワード線ＵＳＥＬ－ＷＬｏに電圧ＶＥＲＡ（第７電圧）を供給し、選択ブロックＳＥＬ－ＢＬＫの選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ、および選択偶数ワード線ＳＥＬ－ＷＬｅ＿ｎ以外の非選択偶数ワード線ＵＳＥＬ－ＷＬｅに電圧ＶＳＳを供給する。電圧ＶＥＲＡを供給した非選択奇数ワード線ＵＳＥＬ－ＷＬｏと対向する選択ブロックＳＥＬ－ＢＬＫに隣接する非選択ブロックＵＳＥＬ－ＢＬＫの非選択偶数ワード線ＵＳＥＬ－ＷＬｅは、非選択奇数ワード線ＵＳＥＬ－ＷＬｏとの容量結合により、電圧ＶＥＲＡに昇圧することができる。すなわち、偶数ワード線ＷＬｅと奇数ワード線ＷＬｏとで異なる電圧を同時に供給することで、効率的な動作をすることができ、プログラム時間を短縮することができる。
【0154】
変形例３の半導体記憶装置１の消去動作においては、選択ブロックＳＥＬ－ＢＬＫに隣接する非選択ブロックＵＳＥＬ－ＢＬＫの非選択奇数ワード線ＵＳＥＬ－ＷＬｏに電圧ＶＥＲＡを供給することで、選択ブロックＳＥＬ－ＢＬＫの選択偶数ワード線ＳＥＬ－ＷＬｅの電圧ＶＳＳの影響を抑制することができる。また、選択ブロックＳＥＬ－ＢＬＫに隣接する非選択ブロックＵＳＥＬ－ＢＬＫの非選択奇数ワード線ＵＳＥＬ－ＷＬｏと対向する非選択偶数ワード線ＵＳＥＬ－ＷＬｅを容量結合によって電圧ＶＥＲＡに昇圧することで、第１接続部（１ｓｔ ｃｏｎｎｅｃｔｉｎｇ ｓｅｃｔｉｏｎ）付近の選択ブロックＳＥＬ－ＢＬＫの選択偶数ワード線ＳＥＬ－ＷＬｅの電圧ＶＳＳの影響を抑制することができる。すなわち、選択ブロックＳＥＬ－ＢＬＫに隣接する非選択ブロックＵＳＥＬ－ＢＬＫの非選択奇数ワード線ＵＳＥＬ－ＷＬｏおよび非選択偶数ワード線ＵＳＥＬ－ＷＬｅを電圧ＶＥＲＡに保持することで、ソース線の電圧ＶＥＲＡとの電位差がなくなり、非選択ブロックＵＳＥＬ－ＢＬＫの誤消去を抑制することができ、結果的に信頼性を向上することができる。なお、選択ブロックＳＥＬ－ＢＬＫの非選択奇数ワード線ＵＳＥＬ－ＷＬｏは選択ブロックＳＥＬ－ＢＬＫの選択偶数ワード線ＳＥＬ－ＷＬｅの電圧ＶＳＳの影響を受けたとしても、引き続く選択ブロックＳＥＬ－ＢＬＫの非選択奇数ワード線ＵＳＥＬ－ＷＬｏの消去動作があればとくに問題にはならない。
【0155】
＜他の実施形態＞
上記第１実施形態および変形例において半導体記憶装置に含まれる構成として説明した各部は、ハードウェアまたはソフトウェアのいずれで実現してもよく、あるいは、ハードウェアとソフトウェアとの組み合わせにより実現してもよい。
上記第１実施形態および変形例において半導体記憶装置に含まれる構成として説明した各部は、ハードウェアまたはソフトウェアのいずれで実現してもよく、あるいは、ハードウェアとソフトウェアとの組み合わせにより実現してもよい。
【0156】
上記第１実施形態および変形例において、同一、略同一または一致という表記を用いている場合、同一、略同一または一致には、設計の範囲での誤差が含まれている場合を含んでいてもよい。
【0157】
以上、本開示のいくつかの実施形態および変形例を説明したが、これらの実施形態および変形例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、適宜組み合わせて実施してもよく、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0158】
１：半導体記憶装置、２：メモリコントローラ、３：メモリシステム、８：配線層、１０：配線層、１０－０：配線層、１０－０ａ：配線層、１０－０ｂ：配線層、１０－０ｃ：配線層、１０－０ｄ：第１接続部、１０－１：配線層、１０－１ａ：配線層、１０－１ｂ：配線層、１０－１ｄ：第２接続部、１０－２：配線層、１０－２ａ：配線層、１０－２ｂ：配線層、１０－２ｄ：第１接続部、１０－３：配線層、１０－３ａ：配線層、１０－３ｂ：配線層、１０－３ｄ：第２接続部、１１：配線層、１１－０：配線層、１１－０ａ：配線層、１１－０ｂ：配線層、１１－１：配線層、１１－２：配線層、１１－３：配線層、１１－４：配線層、１１－５：配線層、１１－６：配線層、１１－７：配線層、１１－８：第１接続部、１１－９：第２接続部、１１ｅ：配線層、１１ｏ：配線層、１２：配線層、１３：ソース線層、１６：コンタクトプラグ、１７：コンタクトプラグ、１７ｄ：第１接続部、１８：金属配線層、１９：コンタクトプラグ、１９ｄ：第２接続部、２０：金属配線層、２１：メモリセルアレイ、２２：入出力回路、２３：ロジック制御回路、２４：シーケンサ、２５：レジスタ、２６：ビジー制御回路、２７：電圧生成回路、２８：ドライバセット、２８Ａ：偶数ワード線ドライバ、２８Ｂ：奇数ワード線ドライバ、２９：ロウデコーダ、３０：絶縁層、３１：半導体層、３２：絶縁層、３３：絶縁層、３４：絶縁層、３５：ＡｌＯ層、３６：バリアメタル層、３７：絶縁層、４０：半導体層、４１：絶縁層、４２：導電層、４３：絶縁層、４５：ＡｌＯ層、４６：絶縁層、４６ａ：絶縁層、４６ｂ：絶縁層、４６ｃ：絶縁層、４７：バリアメタル層、４８：絶縁層、５０：メモリストリング、５０ｅ：メモリストリング、５０ｅｂ１：メモリストリング、５０ｅｂ２：メモリストリング、５０ｏ：メモリストリング、５０ｏｂ１：メモリストリング、５０ｏｂ２：メモリストリング、７０：センスアンプモジュール（ｓｅｎｓｅ：ａｍｐｌｉｆｉｅｒ）、７１：入出力用パッド群、７２：ロジック制御用パッド群
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】