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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024128756
(43)【公開日】2024-09-24
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
G11C 7/10 20060101AFI20240913BHJP
G11C 16/10 20060101ALI20240913BHJP
G11C 16/04 20060101ALI20240913BHJP
H10B 43/27 20230101ALI20240913BHJP
H01L 21/336 20060101ALI20240913BHJP
【ＦＩ】
G11C7/10 515
G11C16/10 170
G11C16/04 170
H10B43/27
H01L29/78 371
【審査請求】未請求
【請求項の数】16
【出願形態】ＯＬ
(21)【出願番号】P 2023037935
(22)【出願日】2023-03-10
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001612
【氏名又は名称】弁理士法人きさらぎ国際特許事務所
(72)【発明者】
【氏名】佐藤 淳一
(72)【発明者】
【氏名】上原 一人
(72)【発明者】
【氏名】佐野 裕太
(72)【発明者】
【氏名】佐伯 是裕
【テーマコード（参考）】
5B225
5F083
5F101
【Ｆターム（参考）】
5B225CA01
5B225DE20
5B225EA05
5B225EK07
5B225EK10
5B225FA02
5F083EP18
5F083EP22
5F083EP33
5F083EP34
5F083EP42
5F083EP47
5F083EP48
5F083EP76
5F083ER03
5F083ER09
5F083ER14
5F083ER19
5F083GA01
5F083GA10
5F083JA04
5F083JA19
5F083JA39
5F083JA40
5F083KA01
5F083KA05
5F083KA11
5F083LA12
5F083LA16
5F083LA20
5F101BA45
5F101BB04
5F101BC02
5F101BD16
5F101BD22
5F101BD34
5F101BE07
(57)【要約】
【課題】高速に動作する半導体記憶装置を提供する。
【解決手段】半導体記憶装置は、第１及び第２制御信号が入力される第１及び第２制御信号パッドと、データ信号が入出力されるデータ信号パッドと、複数のメモリセルトランジスタを含むメモリセルアレイとを備えるメモリチップを備える。半導体記憶装置は、第１制御信号を第１の状態とし、第２制御信号を第１の状態とすると、データ信号としてユーザデータを入力可能な状態となり、第１制御信号を第２の状態とし、第２制御信号を第１の状態とすると、データ信号としてコマンドデータを入力可能な状態となり、第１制御信号を第１の状態とし、第２制御信号を第２の状態とすると、データ信号としてアドレスデータを入力可能な状態となり、第１制御信号を第２の状態とし、第２制御信号を第２の状態とすると、データ信号としてステータスデータを出力するステータスアウト動作を実行する。
【選択図】図１４
【解決手段】半導体記憶装置は、第１及び第２制御信号が入力される第１及び第２制御信号パッドと、データ信号が入出力されるデータ信号パッドと、複数のメモリセルトランジスタを含むメモリセルアレイとを備えるメモリチップを備える。半導体記憶装置は、第１制御信号を第１の状態とし、第２制御信号を第１の状態とすると、データ信号としてユーザデータを入力可能な状態となり、第１制御信号を第２の状態とし、第２制御信号を第１の状態とすると、データ信号としてコマンドデータを入力可能な状態となり、第１制御信号を第１の状態とし、第２制御信号を第２の状態とすると、データ信号としてアドレスデータを入力可能な状態となり、第１制御信号を第２の状態とし、第２制御信号を第２の状態とすると、データ信号としてステータスデータを出力するステータスアウト動作を実行する。
【選択図】図１４
【特許請求の範囲】
【請求項1】
第１制御信号が入力される第１制御信号パッドと、
第２制御信号が入力される第２制御信号パッドと、
データ信号が入出力されるデータ信号パッドと、
複数のメモリセルトランジスタを含むメモリセルアレイと
を備えるメモリチップを備え、
前記第１制御信号を第１の状態とし、前記第２制御信号を前記第１の状態とすると、前記データ信号としてユーザデータを入力可能な状態となり、
前記第１制御信号を第２の状態とし、前記第２制御信号を前記第１の状態とすると、前記データ信号としてコマンドデータを入力可能な状態となり、
前記第１制御信号を前記第１の状態とし、前記第２制御信号を前記第２の状態とすると、前記データ信号としてアドレスデータを入力可能な状態となり、
前記第１制御信号を前記第２の状態とし、前記第２制御信号を前記第２の状態とすると、前記データ信号としてステータスデータを出力するステータスアウト動作を実行する
半導体記憶装置。
第２制御信号が入力される第２制御信号パッドと、
データ信号が入出力されるデータ信号パッドと、
複数のメモリセルトランジスタを含むメモリセルアレイと
を備えるメモリチップを備え、
前記第１制御信号を第１の状態とし、前記第２制御信号を前記第１の状態とすると、前記データ信号としてユーザデータを入力可能な状態となり、
前記第１制御信号を第２の状態とし、前記第２制御信号を前記第１の状態とすると、前記データ信号としてコマンドデータを入力可能な状態となり、
前記第１制御信号を前記第１の状態とし、前記第２制御信号を前記第２の状態とすると、前記データ信号としてアドレスデータを入力可能な状態となり、
前記第１制御信号を前記第２の状態とし、前記第２制御信号を前記第２の状態とすると、前記データ信号としてステータスデータを出力するステータスアウト動作を実行する
半導体記憶装置。
【請求項2】
前記ステータスデータは、
前記メモリチップが、レディ状態又はビジー状態のいずれの状態であるかを示す情報と、
前記メモリチップの内部動作が正常に完了したか否かを示す情報と
を含む請求項１記載の半導体記憶装置。
前記メモリチップが、レディ状態又はビジー状態のいずれの状態であるかを示す情報と、
前記メモリチップの内部動作が正常に完了したか否かを示す情報と
を含む請求項１記載の半導体記憶装置。
【請求項3】
前記内部動作は、前記メモリセルトランジスタに対する書込動作及び消去動作である
請求項２記載の半導体記憶装置。
請求項２記載の半導体記憶装置。
【請求項4】
前記メモリチップは、前記ステータスアウト動作において、前記データ信号パッドから前記ステータスデータを出力可能である
請求項１記載の半導体記憶装置。
請求項１記載の半導体記憶装置。
【請求項5】
複数の前記メモリチップを備え、
前記第１制御信号を前記第２の状態とし、前記第２制御信号を前記第２の状態とすると、前記複数のメモリチップのうち、前記ステータスアウト動作の実行前に最後に内部動作を実行した１つが、前記ステータスアウト動作を実行する
請求項１記載の半導体記憶装置。
前記第１制御信号を前記第２の状態とし、前記第２制御信号を前記第２の状態とすると、前記複数のメモリチップのうち、前記ステータスアウト動作の実行前に最後に内部動作を実行した１つが、前記ステータスアウト動作を実行する
請求項１記載の半導体記憶装置。
【請求項6】
前記内部動作は、前記メモリセルトランジスタに対する書込動作及び消去動作である
請求項５記載の半導体記憶装置。
請求項５記載の半導体記憶装置。
【請求項7】
複数の前記メモリチップを備え、
前記複数のメモリチップは、それぞれ、チップ選択信号が入力される一又は複数のチップ選択信号パッドを備え、
前記チップ選択信号は、前記複数のメモリチップのうちの１つを選択する信号であり、
前記第１制御信号を前記第２の状態とし、前記第２制御信号を前記第２の状態とすると、前記複数のメモリチップのうち、前記チップ選択信号に対応する１つが、前記ステータスアウト動作を実行する
請求項１記載の半導体記憶装置。
前記複数のメモリチップは、それぞれ、チップ選択信号が入力される一又は複数のチップ選択信号パッドを備え、
前記チップ選択信号は、前記複数のメモリチップのうちの１つを選択する信号であり、
前記第１制御信号を前記第２の状態とし、前記第２制御信号を前記第２の状態とすると、前記複数のメモリチップのうち、前記チップ選択信号に対応する１つが、前記ステータスアウト動作を実行する
請求項１記載の半導体記憶装置。
【請求項8】
複数の前記メモリチップを備え、
前記複数のメモリチップは、それぞれ、チップ選択データを保持可能なフィーチャレジスタを有し、
前記チップ選択データは、前記複数のメモリチップが、それぞれ選択状態であるか非選択状態であるかを示すデータであり、
前記第１制御信号を前記第２の状態とし、前記第２制御信号を前記第２の状態とすると、前記複数のメモリチップのうち、前記チップ選択データが選択状態である１つが、前記ステータスアウト動作を実行する
請求項１記載の半導体記憶装置。
前記複数のメモリチップは、それぞれ、チップ選択データを保持可能なフィーチャレジスタを有し、
前記チップ選択データは、前記複数のメモリチップが、それぞれ選択状態であるか非選択状態であるかを示すデータであり、
前記第１制御信号を前記第２の状態とし、前記第２制御信号を前記第２の状態とすると、前記複数のメモリチップのうち、前記チップ選択データが選択状態である１つが、前記ステータスアウト動作を実行する
請求項１記載の半導体記憶装置。
【請求項9】
データ信号が入出力されるデータ信号パッドと、
第１ステータス信号が出力される第１ステータス信号パッドと、
第２ステータス信号が出力される第２ステータス信号パッドと、
複数のメモリセルトランジスタを含むメモリセルアレイと、
を備えるメモリチップを備え、
前記第１ステータス信号は、前記メモリチップが、レディ状態又はビジー状態のいずれの状態であるかを示す信号であり、
前記第２ステータス信号は、前記メモリチップの内部動作が正常に完了したか否かを示す信号である
半導体記憶装置。
第１ステータス信号が出力される第１ステータス信号パッドと、
第２ステータス信号が出力される第２ステータス信号パッドと、
複数のメモリセルトランジスタを含むメモリセルアレイと、
を備えるメモリチップを備え、
前記第１ステータス信号は、前記メモリチップが、レディ状態又はビジー状態のいずれの状態であるかを示す信号であり、
前記第２ステータス信号は、前記メモリチップの内部動作が正常に完了したか否かを示す信号である
半導体記憶装置。
【請求項10】
前記内部動作は、前記メモリセルトランジスタに対する書込動作及び消去動作である
請求項９記載の半導体記憶装置。
請求項９記載の半導体記憶装置。
【請求項11】
前記メモリチップは、前記第１ステータス信号パッドから前記第１ステータス信号を出力し、且つ、前記第２ステータス信号パッドから前記第２ステータス信号を出力した状態で、前記データ信号パッドにおいてユーザデータを入出力可能である
請求項９記載の半導体記憶装置。
請求項９記載の半導体記憶装置。
【請求項12】
前記メモリチップは、
前記第１ステータス信号パッド及び前記第２ステータス信号パッドの一方に接続され、データを入力する入力回路と、
前記第１ステータス信号パッド及び前記第２ステータス信号パッドの前記一方に接続され、データを出力する出力回路と
を備える請求項９記載の半導体記憶装置。
前記第１ステータス信号パッド及び前記第２ステータス信号パッドの一方に接続され、データを入力する入力回路と、
前記第１ステータス信号パッド及び前記第２ステータス信号パッドの前記一方に接続され、データを出力する出力回路と
を備える請求項９記載の半導体記憶装置。
【請求項13】
複数の前記メモリチップを備え、
前記複数のメモリチップのうち、最後に内部動作を実行した１つから、前記第１ステータス信号及び前記第２ステータス信号が出力される
請求項９記載の半導体記憶装置。
前記複数のメモリチップのうち、最後に内部動作を実行した１つから、前記第１ステータス信号及び前記第２ステータス信号が出力される
請求項９記載の半導体記憶装置。
【請求項14】
前記内部動作は、前記メモリセルトランジスタに対する書込動作及び消去動作である
請求項１３記載の半導体記憶装置。
請求項１３記載の半導体記憶装置。
【請求項15】
複数の前記メモリチップを備え、
前記複数のメモリチップは、それぞれ、チップ選択信号が入力される一又は複数のチップ選択信号パッドを備え、
前記チップ選択信号は、前記複数のメモリチップのうちの１つを選択する信号であり、
前記複数のメモリチップのうち、前記チップ選択信号に対応する１つから、前記第１ステータス信号及び前記第２ステータス信号が出力される
請求項９記載の半導体記憶装置。
前記複数のメモリチップは、それぞれ、チップ選択信号が入力される一又は複数のチップ選択信号パッドを備え、
前記チップ選択信号は、前記複数のメモリチップのうちの１つを選択する信号であり、
前記複数のメモリチップのうち、前記チップ選択信号に対応する１つから、前記第１ステータス信号及び前記第２ステータス信号が出力される
請求項９記載の半導体記憶装置。
【請求項16】
複数の前記メモリチップを備え、
前記複数のメモリチップは、それぞれ、チップ選択データを保持可能なフィーチャレジスタを有し、
前記チップ選択データは、前記複数のメモリチップが、それぞれ選択状態であるか非選択状態であるかを示すデータであり、
前記複数のメモリチップのうち、前記チップ選択データが選択状態である１つから、前記第１ステータス信号及び前記第２ステータス信号が出力される
請求項９記載の半導体記憶装置。
前記複数のメモリチップは、それぞれ、チップ選択データを保持可能なフィーチャレジスタを有し、
前記チップ選択データは、前記複数のメモリチップが、それぞれ選択状態であるか非選択状態であるかを示すデータであり、
前記複数のメモリチップのうち、前記チップ選択データが選択状態である１つから、前記第１ステータス信号及び前記第２ステータス信号が出力される
請求項９記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
第１信号が入力される第１信号パッドと、第２信号が入力される第２信号パッドと、データ信号が入出力されるデータ信号パッドと、複数のメモリセルトランジスタを含むメモリセルアレイと、を備えるメモリチップを備えた、半導体記憶装置が知られている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開２０１５－１７６３０９号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
高速に動作する半導体記憶装置を提供する。
【課題を解決するための手段】
【0005】
一の実施形態に係る半導体記憶装置は、第１制御信号が入力される第１制御信号パッドと、第２制御信号が入力される第２制御信号パッドと、データ信号が入出力されるデータ信号パッドと、複数のメモリセルトランジスタを含むメモリセルアレイとを備えるメモリチップを備える。半導体記憶装置は、第１制御信号を第１の状態とし、第２制御信号を第１の状態とすると、データ信号としてユーザデータを入力可能な状態となり、第１制御信号を第２の状態とし、第２制御信号を第１の状態とすると、データ信号としてコマンドデータを入力可能な状態となり、第１制御信号を第１の状態とし、第２制御信号を第２の状態とすると、データ信号としてアドレスデータを入力可能な状態となり、第１制御信号を第２の状態とし、第２制御信号を第２の状態とすると、データ信号としてステータスデータを出力するステータスアウト動作を実行する。
【図面の簡単な説明】
【0006】
【図1】第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。
【図2】第１実施形態に係るメモリパッケージＰＫＧの構成例を示す模式的な斜視図である。
【図3】第１実施形態に係るコントローラＣＤの構成例を示す模式的なブロック図である。
【図4】第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。
【図5】メモリダイＭＤの一部の構成を示す模式的な回路図である。
【図6】メモリダイＭＤの一部の構成を示す模式的な斜視図である。
【図7】メモリダイＭＤの一部の構成を示す模式的なブロック図である。
【図8】メモリダイＭＤの外部制御端子の役割を説明するための真理値表である。
【図9】メモリダイＭＤの動作について説明するための模式的な波形図である。
【図10】メモリダイＭＤの動作について説明するための模式的な波形図である。
【図11】メモリダイＭＤの動作について説明するための模式的な波形図である。
【図12】ステータスリードＡについて説明するための模式的な波形図である。
【図13】メモリダイＭＤの動作について説明するための模式的な波形図である。
【図14】ステータスリードＢについて説明するための模式的な波形図である。
【図15】メモリダイＭＤの動作について説明するための模式的な波形図である。
【図16】第１実施形態の変形例１について説明するための模式的なブロック図である。
【図17】第１実施形態の変形例１について説明するための模式的な斜視図である。
【図18】第１実施形態の変形例１について説明するための模式的な波形図である。
【図19】第２実施形態について説明するための模式的なブロック図である。
【図20】第２実施形態について説明するための模式的なブロック図である。
【図21】第２実施形態について説明するための模式的な波形図である。
【図22】第２実施形態の変形例１について説明するための模式的な波形図である。
【図23】第２実施形態の他の例について説明するための模式的なブロック図である。
【発明を実施するための形態】
【0007】
次に、実施形態に係る半導体記憶装置を、図面を参照して詳細に説明する。尚、以下の実施形態はあくまでも一例であり、本発明を限定する意図で示されるものではない。
【0008】
また、本明細書において「半導体記憶装置」と言った場合には、メモリカード、ＳＳＤ等の、メモリダイ（メモリチップ）、及び、コントローラを含む構成を意味する事がある。更に、スマートホン、タブレット端末、パーソナルコンピュータ等の、ホストコンピュータを含む構成を意味する事もある。
【0009】
また、本明細書において「半導体記憶装置」と言った場合には、メモリダイ（メモリチップ）を意味する事がある。
【0010】
また、本明細書において、第１の構成が第２の構成に「電気的に接続されている」と言った場合、第１の構成は第２の構成に直接接続されていても良いし、第１の構成が第２の構成に配線、半導体部材又はトランジスタ等を介して接続されていても良い。例えば、３つのトランジスタを直列に接続した場合には、２つ目のトランジスタがＯＦＦ状態であったとしても、１つ目のトランジスタは３つ目のトランジスタに「電気的に接続」されている。
【0011】
また、本明細書において、第１の構成が第２の構成及び第３の構成の「間に接続されている」と言った場合、第１の構成、第２の構成及び第３の構成が直列に接続され、且つ、第２の構成が第１の構成を介して第３の構成に接続されていることを意味する場合がある。
【0012】
また、本明細書において、回路等が２つの配線等を「導通させる」と言った場合には、例えば、この回路等がトランジスタ等を含んでおり、このトランジスタ等が２つの配線の間の電流経路に設けられており、このトランジスタ等がＯＮ状態となることを意味する事がある。
【0013】
［第１実施形態］
［メモリシステム１０］
図１は、第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。メモリシステム１０は、ホストコンピュータ２０から送信された信号に応じて、読出動作、書込動作、消去動作等を実行する。メモリシステム１０は、例えば、メモリカード、ＳＳＤ又はその他のユーザデータを記憶可能なシステムである。メモリシステム１０は、ユーザデータを記憶する複数のメモリパッケージＰＫＧ０，ＰＫＧ１と、これら複数のメモリパッケージＰＫＧ０，ＰＫＧ１及びホストコンピュータ２０に接続されるコントローラＣＤと、を備える。尚、以下の説明においては、メモリパッケージＰＫＧ０，ＰＫＧ１を、メモリパッケージＰＫＧと呼ぶ場合がある。
［メモリシステム１０］
図１は、第１実施形態に係るメモリシステム１０の構成を示す模式的なブロック図である。メモリシステム１０は、ホストコンピュータ２０から送信された信号に応じて、読出動作、書込動作、消去動作等を実行する。メモリシステム１０は、例えば、メモリカード、ＳＳＤ又はその他のユーザデータを記憶可能なシステムである。メモリシステム１０は、ユーザデータを記憶する複数のメモリパッケージＰＫＧ０，ＰＫＧ１と、これら複数のメモリパッケージＰＫＧ０，ＰＫＧ１及びホストコンピュータ２０に接続されるコントローラＣＤと、を備える。尚、以下の説明においては、メモリパッケージＰＫＧ０，ＰＫＧ１を、メモリパッケージＰＫＧと呼ぶ場合がある。
【0014】
【0015】
図２に示す様に、本実施形態に係るメモリパッケージＰＫＧは、実装基板ＭＳＢと、実装基板ＭＳＢに積層された複数のメモリダイＭＤ０～ＭＤ７と、を備える。実装基板ＭＳＢの上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられ、その他の一部の領域は接着剤等を介してメモリダイＭＤ０の下面に接着されている。メモリダイＭＤ０～ＭＤ７の上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられ、その他の領域は接着剤等を介して他のメモリダイＭＤ１～ＭＤ７に接着されている。メモリダイＭＤ７の上面のうち、Ｙ方向の端部の領域にはパッド電極Ｐが設けられている。尚、以下の説明においては、メモリダイＭＤ０～ＭＤ７を、メモリダイＭＤと呼ぶ場合がある。
【0016】
メモリダイＭＤに設けられた複数のパッド電極Ｐのうちの一つは、外部制御端子／ＣＥとして機能する。また、メモリダイＭＤに設けられた複数のパッド電極Ｐのうちのいくつかは、チップアドレス設定端子ＣＡＤＤとして機能する。外部制御端子／ＣＥ及びチップアドレス設定端子ＣＡＤＤは、メモリパッケージＰＫＧ中の複数のメモリダイＭＤから、１のメモリダイＭＤを特定するために使用される。
【0017】
複数のメモリダイＭＤ０～ＭＤ７に設けられた複数のパッド電極Ｐのうち、外部制御端子／ＣＥとして機能するものは、ボンディングワイヤＢによって共通に接続されている。尚、図１には、メモリパッケージＰＫＧ０に対応する外部制御端子／ＣＥを外部制御端子／ＣＥ０と、メモリパッケージＰＫＧ１に対応する外部制御端子／ＣＥを外部制御端子／ＣＥ１として示している。外部制御端子／ＣＥ０及び外部制御端子／ＣＥ１には、お互いに異なる信号を入力することが可能である。
【0018】
図２に示す様に、複数のメモリダイＭＤ０～ＭＤ７に設けられた複数のパッド電極Ｐのうち、チップアドレス設定端子ＣＡＤＤとして機能するものは、お互いに異なるパターンで、ボンディングワイヤＢに接続されている。例えば、図２の例では、１つ目のボンディングワイヤＢが、メモリダイＭＤ０～ＭＤ３に接続され、メモリダイＭＤ４～ＭＤ７には接続されていない。また、２つ目のボンディングワイヤＢが、メモリダイＭＤ０，ＭＤ２，ＭＤ４，ＭＤ５に接続され、メモリダイＭＤ１，ＭＤ３，ＭＤ６，ＭＤ７には接続されていない。また、３つ目のボンディングワイヤＢが、メモリダイＭＤ０，ＭＤ３，ＭＤ５，ＭＤ６に接続され、メモリダイＭＤ１，ＭＤ２，ＭＤ４，ＭＤ７には接続されていない。尚、図１に示す様に、チップアドレス設定端子ＣＡＤＤは、全て、電源電圧が供給される電圧供給線ＶＣＣＰに接続されている。
【0019】
図２に示す様に、複数のメモリダイＭＤ０～ＭＤ７に設けられた複数のパッド電極Ｐのうち、それ以外の端子として機能するものは、それぞれ、対応する端子毎にボンディングワイヤＢによって共通に接続されている。尚、図１に示す様に、これら複数のボンディングワイヤＢは、メモリパッケージＰＫＧ０，ＰＫＧ１の間で共通に接続されている。これら複数の端子には、お互いに異なる信号を入力したり、電圧を供給したりすることが可能である。
【0020】
【0021】
コントローラＣＤは、ホストコンピュータ２０からの指示に従い、メモリパッケージＰＫＧ０，ＰＫＧ１の読出動作、書込動作等を実行する。コントローラＣＤは、ＲＡＭ（Random Access Memory）１１、プロセッサ１２、ホストインターフェイス回路１３、ＥＣＣ（Error Check and Correction）回路１４、及び、メモリインターフェイス回路１５を備える。ＲＡＭ１１、プロセッサ１２、ホストインターフェイス回路１３、ＥＣＣ回路１４、及び、メモリインターフェイス回路１５は、互いに内部バス１６で接続される。
【0022】
ホストインターフェイス回路１３は、ホストコンピュータ２０からの指示、ホストコンピュータ２０から受信したユーザデータ等を内部バス１６に出力する。また、ホストインターフェイス回路１３は、メモリパッケージＰＫＧ０，ＰＫＧ１から出力されたユーザデータ、プロセッサ１２からの応答等をホストコンピュータ２０へ送信する。
【0023】
メモリインターフェイス回路１５は、プロセッサ１２の指示に基づいて、メモリパッケージＰＫＧ０，ＰＫＧ１に対する書込動作及び読出動作の制御を実行する。
【0024】
プロセッサ１２は、コントローラＣＤを統括的に制御する。プロセッサ１２は、例えば、ＣＰＵ（Central Processing Unit）、ＭＰＵ（Micro Processing Unit）等を含む。プロセッサ１２は、ホストコンピュータ２０からホストインターフェイス回路１３を介して指示を受けた場合に、その指示に従った制御を行う。例えば、プロセッサ１２は、ホストコンピュータ２０からの指示に従って、メモリパッケージＰＫＧ０，ＰＫＧ１に対する書込動作をメモリインターフェイス回路１５へ指示する。また、プロセッサ１２は、ホストコンピュータ２０からの指示に従って、メモリパッケージＰＫＧ０，ＰＫＧ１に対する読出動作を、メモリインターフェイス回路１５へ指示する。
【0025】
ＥＣＣ回路１４は、ＲＡＭ１１に格納されたユーザデータを符号化して、符号語を生成する。また、ＥＣＣ回路１４は、メモリパッケージＰＫＧ０，ＰＫＧ１から読み出された符号語を復号する。
【0026】
ＲＡＭ１１は、ホストコンピュータ２０から受信したユーザデータをメモリパッケージＰＫＧ０，ＰＫＧ１へ記憶させるまでに一時格納したり、メモリパッケージＰＫＧ０，ＰＫＧ１から出力されたデータをホストコンピュータ２０へ送信するまでに一時格納したりする。ＲＡＭ１１は、例えば、ＳＲＡＭ（Static Random Access Memory）やＤＲＡＭ（Dynamic Random Access Memory）等の汎用メモリを含む。
【0027】
尚、図３には、コントローラＣＤが、ＥＣＣ回路１４とメモリインターフェイス回路１５をそれぞれ備える例を示した。しかしながら、ＥＣＣ回路１４は、メモリインターフェイス回路１５に内蔵されていても良い。また、ＥＣＣ回路１４は、メモリパッケージＰＫＧ０，ＰＫＧ１に内蔵されていても良い。
【0028】
［メモリダイＭＤの構成］
図４は、第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。図５は、メモリダイＭＤの一部の構成を示す模式的な回路図である。図６は、メモリダイＭＤの一部の構成を示す模式的な斜視図である。図７は、メモリダイＭＤの一部の構成を示す模式的なブロック図である。説明の都合上、図４～図７では一部の構成を省略する。
図４は、第１実施形態に係るメモリダイＭＤの構成を示す模式的なブロック図である。図５は、メモリダイＭＤの一部の構成を示す模式的な回路図である。図６は、メモリダイＭＤの一部の構成を示す模式的な斜視図である。図７は、メモリダイＭＤの一部の構成を示す模式的なブロック図である。説明の都合上、図４～図７では一部の構成を省略する。
【0029】
尚、図４、並びに、後に示す図１９及び図２３には、複数の制御端子等を図示している。これら複数の制御端子は、ハイアクティブ信号（正論理信号）に対応する制御端子として表される場合と、ローアクティブ信号（負論理信号）に対応する制御端子として表される場合と、ハイアクティブ信号及びローアクティブ信号の双方に対応する制御端子として表される場合と、がある。図４、図１９、及び、図２３において、ローアクティブ信号に対応する制御端子の符号は、オーバーライン（上線）を含んでいる。本明細書において、ローアクティブ信号に対応する制御端子の符号は、スラッシュ（“／”）を含んでいる。尚、図４、図１９、及び、図２３の記載は例示であり、具体的な態様は適宜調整可能である。例えば、一部又は全部のハイアクティブ信号をローアクティブ信号としたり、一部又は全部のローアクティブ信号をハイアクティブ信号としたりすることも可能である。
【0030】
また、図４、図１９、及び、図２３に示す複数の制御端子の横には、入出力方向を示す矢印を図示している。図４、図１９、及び、図２３において、左から右への矢印が付された制御端子は、コントローラＣＤからメモリダイＭＤへの、データ又はその他の信号の入力に使用可能である。図４、図１９、及び、図２３において、右から左への矢印が付された制御端子は、メモリダイＭＤからコントローラＣＤへの、データ又はその他の信号の出力に使用可能である。図４、図１９、及び、図２３において、左右双方向の矢印が付された制御端子は、コントローラＣＤからメモリダイＭＤへの、データ又はその他の信号の入力、及び、メモリダイＭＤからコントローラＣＤへの、データ又はその他の信号の出力の、双方に使用可能である。
【0031】
図４に示す様に、メモリダイＭＤは、ユーザデータを記憶するメモリセルアレイＭＣＡ０，ＭＣＡ１と、メモリセルアレイＭＣＡ０，ＭＣＡ１に接続された周辺回路ＰＣと、を備える。尚、以下の説明においては、メモリセルアレイＭＣＡ０，ＭＣＡ１を、メモリセルアレイＭＣＡと呼ぶ場合がある。また、メモリセルアレイＭＣＡ０，ＭＣＡ１を、プレーンＰＬＮ０，ＰＬＮ１と呼ぶ場合がある。
【0032】
［メモリセルアレイＭＣＡの構成］
メモリセルアレイＭＣＡは、図５に示す様に、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
メモリセルアレイＭＣＡは、図５に示す様に、複数のメモリブロックＢＬＫを備える。これら複数のメモリブロックＢＬＫは、それぞれ、複数のストリングユニットＳＵを備える。これら複数のストリングユニットＳＵは、それぞれ、複数のメモリストリングＭＳを備える。これら複数のメモリストリングＭＳの一端は、それぞれ、ビット線ＢＬを介して周辺回路ＰＣに接続される。また、これら複数のメモリストリングＭＳの他端は、それぞれ、共通のソース線ＳＬを介して周辺回路ＰＣに接続される。
【0033】
メモリストリングＭＳは、例えば、ビット線ＢＬ及びソース線ＳＬの間にドレイン側選択トランジスタＳＴＤ、複数のメモリセルＭＣ（メモリセルトランジスタ）、及び、ソース側選択トランジスタＳＴＳを備える。以下、ドレイン側選択トランジスタＳＴＤ、及び、ソース側選択トランジスタＳＴＳを、単に選択トランジスタ（ＳＴＤ、ＳＴＳ）と呼ぶ事がある。
【0034】
メモリセルＭＣは、半導体層、ゲート絶縁膜、及び、ゲート電極を備える電界効果型のトランジスタである。半導体層は、チャネル領域として機能する。ゲート絶縁膜は、電荷蓄積膜を含む。メモリセルＭＣのしきい値電圧は、電荷蓄積膜中の電荷量に応じて変化する。メモリセルＭＣは、１ビット又は複数ビットのユーザデータを記憶する。尚、１のメモリストリングＭＳに対応する複数のメモリセルＭＣのゲート電極には、それぞれ、ワード線ＷＬが接続される。これらワード線ＷＬは、それぞれ、１のメモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
【0035】
選択トランジスタ（ＳＴＤ、ＳＴＳ）は、半導体層、ゲート絶縁膜、及び、ゲート電極を備える電界効果型のトランジスタである。半導体層は、チャネル領域として機能する。選択トランジスタ（ＳＴＤ、ＳＴＳ）のゲート電極には、それぞれ、選択ゲート線（ＳＧＤ、ＳＧＳ）が接続される。ドレイン側選択ゲート線ＳＧＤは、ストリングユニットＳＵに対応して設けられ、１のストリングユニットＳＵ中の全てのメモリストリングＭＳに共通に接続される。ソース側選択ゲート線ＳＧＳは、メモリブロックＢＬＫ中の全てのメモリストリングＭＳに共通に接続される。
【0036】
メモリセルアレイＭＣＡは、例えば図６に示す様に、半導体基板１００の上方に設けられている。尚、図６の例では、半導体基板１００とメモリセルアレイＭＣＡとの間に、周辺回路ＰＣを構成する複数のトランジスタＴｒが設けられている。
【0037】
メモリセルアレイＭＣＡは、Ｙ方向に並ぶ複数のメモリブロックＢＬＫを備える。また、Ｙ方向において隣り合う２つのメモリブロックＢＬＫの間には、酸化シリコン（ＳｉＯ２）等のブロック間絶縁層ＳＴが設けられる。
【0038】
メモリブロックＢＬＫは、例えば図６に示す様に、Ｚ方向に並ぶ複数の導電層１１０と、Ｚ方向に延伸する複数の半導体柱１２０と、複数の導電層１１０及び複数の半導体柱１２０の間にそれぞれ設けられた複数のゲート絶縁膜１３０と、を備える。
【0039】
導電層１１０は、Ｘ方向に延伸する略板状の導電層である。導電層１１０は、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。また、導電層１１０は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。Ｚ方向に並ぶ複数の導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
【0040】
また、複数の導電層１１０のうち、最下層に位置する一又は複数の導電層１１０は、ソース側選択ゲート線ＳＧＳ（図５）、及び、これらに接続された複数のソース側選択トランジスタＳＴＳのゲート電極として機能する。これら複数の導電層１１０は、メモリブロックＢＬＫ毎に電気的に独立している。
【0041】
また、これよりも上方に位置する複数の導電層１１０は、それぞれ、ワード線ＷＬ（図５）及びこれに接続された複数のメモリセルＭＣ（図５）のゲート電極として機能する。これら複数の導電層１１０は、それぞれ、メモリブロックＢＬＫ毎に電気的に独立している。
【0042】
また、これよりも上方に位置する一又は複数の導電層１１０は、ドレイン側選択ゲート線ＳＧＤ及びこれに接続された複数のドレイン側選択トランジスタＳＴＤ（図５）のゲート電極として機能する。これら複数の導電層１１０は、それぞれ、ストリングユニットＳＵ毎に電気的に独立している。
【0043】
導電層１１０の下方には、半導体層１１２が設けられている。半導体層１１２は、例えば、リン（Ｐ）又はホウ素（Ｂ）等の不純物を含む多結晶シリコン等を含んでいても良い。また、半導体層１１２及び導電層１１０の間には、酸化シリコン（ＳｉＯ２）等の絶縁層１０１が設けられている。
【0044】
半導体層１１２は、ソース線ＳＬ（図５）として機能する。ソース線ＳＬは、例えば、メモリセルアレイＭＣＡに含まれる全てのメモリブロックＢＬＫについて共通に設けられている。
【0045】
半導体柱１２０は、例えば図６に示す様に、Ｘ方向及びＹ方向に所定のパターンで並ぶ。半導体柱１２０は、１つのメモリストリングＭＳ（図５）に含まれる複数のメモリセルＭＣ及び選択トランジスタ（ＳＴＤ、ＳＴＳ）のチャネル領域として機能する。半導体柱１２０は、例えば、多結晶シリコン（Ｓｉ）等の半導体層である。半導体柱１２０は、例えば図６に示す様に、略円筒状の形状を有し、中心部分には酸化シリコン等の絶縁層１２５が設けられている。また、半導体柱１２０の外周面は、それぞれ導電層１１０によって囲まれており、導電層１１０と対向している。
【0046】
半導体柱１２０の上端部には、リン（Ｐ）等のＮ型の不純物を含む不純物領域１２１が設けられている。不純物領域１２１は、コンタクトＣｈ及びコンタクトＣｂを介してビット線ＢＬに接続される。
【0047】
ゲート絶縁膜１３０は、半導体柱１２０の外周面を覆う略円筒状の形状を有する。ゲート絶縁膜１３０は、例えば、半導体柱１２０及び導電層１１０の間に積層されたトンネル絶縁膜、電荷蓄積膜及びブロック絶縁膜を備える。トンネル絶縁膜及びブロック絶縁膜は、例えば、酸化シリコン（ＳｉＯ２）等の絶縁膜である。電荷蓄積膜は、例えば、窒化シリコン（Ｓｉ３Ｎ４）等であり、電荷を蓄積可能な膜である。トンネル絶縁膜、電荷蓄積膜、及び、ブロック絶縁膜は略円筒状の形状を有し、半導体柱１２０と半導体層１１２との接触部を除く半導体柱１２０の外周面に沿ってＺ方向に延伸する。
【0048】
尚、ゲート絶縁膜１３０は、例えば、Ｎ型又はＰ型の不純物を含む多結晶シリコン等のフローティングゲートを備えていても良い。
【0049】
複数の導電層１１０のＸ方向における端部には、複数のコンタクトＣＣが設けられている。複数の導電層１１０は、これら複数のコンタクトＣＣを介して周辺回路ＰＣ（図４）に接続されている。図６に示す様に、これら複数のコンタクトＣＣはＺ方向に延伸し、下端において導電層１１０と接続されている。コンタクトＣＣは、例えば、窒化チタン（ＴｉＮ）等のバリア導電膜及びタングステン（Ｗ）等の金属膜の積層膜等を含んでいても良い。
【0050】
［周辺回路ＰＣの構成］
周辺回路ＰＣは、例えば図４に示す様に、メモリセルアレイＭＣＡ０，ＭＣＡ１にそれぞれ接続されたロウデコーダＲＤ０，ＲＤ１と、センスアンプＳＡ０，ＳＡ１と、を備える。また、周辺回路ＰＣは、電圧生成回路ＶＧと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、を備える。尚、以下の説明においては、ロウデコーダＲＤ０，ＲＤ１を、ロウデコーダＲＤと呼び、センスアンプＳＡ０，ＳＡ１を、センスアンプＳＡと呼ぶ場合がある。
周辺回路ＰＣは、例えば図４に示す様に、メモリセルアレイＭＣＡ０，ＭＣＡ１にそれぞれ接続されたロウデコーダＲＤ０，ＲＤ１と、センスアンプＳＡ０，ＳＡ１と、を備える。また、周辺回路ＰＣは、電圧生成回路ＶＧと、シーケンサＳＱＣと、を備える。また、周辺回路ＰＣは、入出力制御回路Ｉ／Ｏと、論理回路ＣＴＲと、アドレスレジスタＡＤＲと、コマンドレジスタＣＭＲと、ステータスレジスタＳＴＲと、を備える。尚、以下の説明においては、ロウデコーダＲＤ０，ＲＤ１を、ロウデコーダＲＤと呼び、センスアンプＳＡ０，ＳＡ１を、センスアンプＳＡと呼ぶ場合がある。
【0051】
［ロウデコーダＲＤの構成］
ロウデコーダＲＤ（図４）は、アドレスデータＡｄｄ（図４）をデコードするアドレスデコーダと、アドレスデコーダの出力信号に応じてメモリセルアレイＭＣＡに動作電圧を転送するブロック選択回路及び電圧選択回路、を備える。
ロウデコーダＲＤ（図４）は、アドレスデータＡｄｄ（図４）をデコードするアドレスデコーダと、アドレスデコーダの出力信号に応じてメモリセルアレイＭＣＡに動作電圧を転送するブロック選択回路及び電圧選択回路、を備える。
【0052】
アドレスデコーダは、例えば、シーケンサＳＱＣからの制御信号に従ってアドレスレジスタＡＤＲ（図４）のロウアドレスＲＡを順次参照し、このロウアドレスＲＡをデコードして、ロウアドレスＲＡに対応する所定のブロック選択トランジスタ及び電圧選択トランジスタをＯＮ状態とし、それ以外のブロック選択トランジスタ及び電圧選択トランジスタをＯＦＦ状態とする。
【0053】
［センスアンプＳＡの構成］
センスアンプＳＡ０，ＳＡ１（図４）は、それぞれセンスアンプモジュールＳＡＭ０，ＳＡＭ１と、キャッシュメモリＣＭ０，ＣＭ１（データレジスタ）と、を備える。キャッシュメモリＣＭ０，ＣＭ１は、それぞれラッチ回路ＸＤＬ０，ＸＤＬ１を備える。
センスアンプＳＡ０，ＳＡ１（図４）は、それぞれセンスアンプモジュールＳＡＭ０，ＳＡＭ１と、キャッシュメモリＣＭ０，ＣＭ１（データレジスタ）と、を備える。キャッシュメモリＣＭ０，ＣＭ１は、それぞれラッチ回路ＸＤＬ０，ＸＤＬ１を備える。
【0054】
尚、以下の説明においては、センスアンプモジュールＳＡＭ０，ＳＡＭ１を、センスアンプモジュールＳＡＭと呼び、キャッシュメモリＣＭ０，ＣＭ１を、キャッシュメモリＣＭと呼び、ラッチ回路ＸＤＬ０，ＸＤＬ１を、ラッチ回路ＸＤＬと呼ぶ場合がある。
【0055】
センスアンプモジュールＳＡＭは、例えば、複数のビット線ＢＬ（図５）にそれぞれ対応するセンス回路と、センス回路に接続された複数のラッチ回路等と、を備える。センス回路は、ビット線ＢＬの電圧又は電流を検出し、検出結果を示すデータを出力する。ラッチ回路は、センス回路から出力されたデータ、キャッシュメモリＣＭから入力されたユーザデータＤａｔ等を保持する。
【0056】
キャッシュメモリＣＭは、複数のラッチ回路ＸＤＬを備える。複数のラッチ回路ＸＤＬは、それぞれセンスアンプモジュールＳＡＭ内のラッチ回路に接続される。ラッチ回路ＸＤＬには、例えば、メモリセルＭＣに書き込まれるユーザデータＤａｔ又はメモリセルＭＣから読み出されたユーザデータＤａｔが保持される。
【0057】
キャッシュメモリＣＭには、カラムデコーダが接続される。カラムデコーダは、アドレスレジスタＡＤＲ（図４）に保持されたカラムアドレスＣＡ（図４）をデコードし、カラムアドレスＣＡに対応するラッチ回路ＸＤＬを選択する。
【0058】
尚、これら複数のラッチ回路ＸＤＬに保持されるユーザデータＤａｔは、書込動作の際に、センスアンプモジュールＳＡＭ内のラッチ回路に順次転送される。また、センスアンプモジュールＳＡＭ内のラッチ回路に含まれるユーザデータＤａｔは、読出動作の際に、ラッチ回路ＸＤＬに順次転送される。また、ラッチ回路ＸＤＬに含まれるユーザデータＤａｔは、図１０等を参照して後述するデータアウトの際に、入出力制御回路Ｉ／Ｏに順次転送される。
【0059】
［電圧生成回路ＶＧの構成］
電圧生成回路ＶＧ（図４）は、例えば、レギュレータ等の降圧回路及びチャージポンプ回路等の昇圧回路を含む。これら降圧回路及び昇圧回路は、それぞれ、電圧供給線を介して、電源電圧が供給される電源端子ＶＣＣ及び電源端子ＶＰＰ、並びに、接地電圧が供給される接地端子ＶＳＳ（図４）に接続されている。尚、電源端子ＶＣＣ、電源端子ＶＰＰ、及び、接地端子ＶＳＳの各々は、例えば、図１、図２を参照して説明したパッド電極Ｐによって実現される。
電圧生成回路ＶＧ（図４）は、例えば、レギュレータ等の降圧回路及びチャージポンプ回路等の昇圧回路を含む。これら降圧回路及び昇圧回路は、それぞれ、電圧供給線を介して、電源電圧が供給される電源端子ＶＣＣ及び電源端子ＶＰＰ、並びに、接地電圧が供給される接地端子ＶＳＳ（図４）に接続されている。尚、電源端子ＶＣＣ、電源端子ＶＰＰ、及び、接地端子ＶＳＳの各々は、例えば、図１、図２を参照して説明したパッド電極Ｐによって実現される。
【0060】
電圧生成回路ＶＧは、例えば、シーケンサＳＱＣからの制御信号に従って、メモリセルアレイＭＣＡに対する読出動作、書込動作及び消去動作に際してビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ及び選択ゲート線（ＳＧＤ、ＳＧＳ、）に印加される複数通りの動作電圧を生成し、複数の電圧供給線に同時に出力する。電圧供給線から出力される動作電圧は、シーケンサＳＱＣからの制御信号に従って適宜調整される。
【0061】
［シーケンサＳＱＣの構成］
シーケンサＳＱＣ（図４）は、コマンドレジスタＣＭＲに保持されたコマンドデータＣｍｄに従い、ロウデコーダＲＤ０，ＲＤ１、センスアンプモジュールＳＡＭ０，ＳＡＭ１、及び、電圧生成回路ＶＧに内部制御号を出力する。また、シーケンサＳＱＣは、メモリダイＭＤの内部動作の状態を示すステータスデータＳｔｔを、適宜ステータスレジスタＳＴＲに出力する。
シーケンサＳＱＣ（図４）は、コマンドレジスタＣＭＲに保持されたコマンドデータＣｍｄに従い、ロウデコーダＲＤ０，ＲＤ１、センスアンプモジュールＳＡＭ０，ＳＡＭ１、及び、電圧生成回路ＶＧに内部制御号を出力する。また、シーケンサＳＱＣは、メモリダイＭＤの内部動作の状態を示すステータスデータＳｔｔを、適宜ステータスレジスタＳＴＲに出力する。
【0062】
また、シーケンサＳＱＣは、レディ／ビジー信号を生成し、端子ＲＹ／／ＢＹに出力する。例えば、シーケンサＳＱＣは、レディ／ビジー信号として、トゥルーレディ／トゥルービジー信号と、リードレディ／リードビジー信号と、キャッシュレディ／キャッシュビジー信号と、を生成する。端子ＲＹ／／ＢＹに出力されるレディ／ビジー信号は、トゥルーレディ／トゥルービジー信号でも良いし、リードレディ／リードビジー信号でも良いし、キャッシュレディ／キャッシュビジー信号でも良い。端子ＲＹ／／ＢＹに出力されるレディ／ビジー信号は、フィーチャデータＦｄによって指定可能であっても良い。尚、端子ＲＹ／／ＢＹは、例えば、図１、図２を参照して説明したパッド電極Ｐによって実現される。
【0063】
以下の説明では、端子ＲＹ／／ＢＹから出力されるレディ／ビジー信号が“Ｈ”である状態と“Ｌ”である状態とを、それぞれ、レディ状態及びビジー状態と呼ぶ場合がある。また、端子ＲＹ／／ＢＹから出力されるレディ／ビジー信号が“Ｈ”である期間と“Ｌ”である期間とを、それぞれ、レディ期間及びビジー期間と呼ぶ場合がある。
【0064】
トゥルーレディ／トゥルービジー信号は、例えば、読出動作、書込動作、消去動作等、メモリセルアレイＭＣＡに対して電圧を供給する動作、及び、後述するセットフィーチャ等の実行中に“Ｌ”状態となり、それ以外の場合には“Ｈ”状態となる。尚、図１０等を参照して後述するデータアウト、後述するステータスリード等の動作を実行しても、トゥルーレディ／トゥルービジー信号は“Ｌ”状態にはならない。トゥルーレディ／トゥルービジー信号が“Ｌ”状態の期間（ビジー期間）では、メモリダイＭＤへのアクセスが基本的には禁止される。また、トゥルーレディ／トゥルービジー信号が“Ｈ”状態の期間（レディ期間）においては、メモリダイＭＤへのアクセスが許可される。
【0065】
以下の説明では、トゥルーレディ／トゥルービジー信号が“Ｈ”である状態と“Ｌ”である状態とを、それぞれ、トゥルーレディ状態及びトゥルービジー状態と呼ぶ場合がある。また、トゥルーレディ／トゥルービジー信号が“Ｈ”である期間と“Ｌ”である期間とを、それぞれ、トゥルーレディ期間及びトゥルービジー期間と呼ぶ場合がある。
【0066】
リードレディ／リードビジー信号は、例えば、読出動作を指示する旨のコマンドを受付可能な場合に“Ｈ”状態となり、受付不可能な場合に“Ｌ”状態となる。
【0067】
以下の説明では、リードレディ／リードビジー信号が“Ｈ”である状態と“Ｌ”である状態とを、それぞれ、リードレディ状態及びリードビジー状態と呼ぶ場合がある。また、リードレディ／リードビジー信号が“Ｈ”である期間と“Ｌ”である期間とを、それぞれ、リードレディ期間及びリードビジー期間と呼ぶ場合がある。
【0068】
キャッシュレディ／キャッシュビジー信号は、例えば、後述するキャッシュリードを指示する旨のコマンドを受付可能な場合に“Ｈ”状態となり、受付不可能な場合に“Ｌ”状態となる。
【0069】
以下の説明では、キャッシュレディ／キャッシュビジー信号が“Ｈ”である状態と“Ｌ”である状態とを、それぞれ、キャッシュレディ状態及びキャッシュビジー状態と呼ぶ場合がある。また、キャッシュレディ／キャッシュビジー信号が“Ｈ”である期間と“Ｌ”である期間とを、それぞれ、キャッシュレディ期間及びキャッシュビジー期間と呼ぶ場合がある。
【0070】
また、シーケンサＳＱＣは、フィーチャレジスタＦＲ（図４）を備える。フィーチャレジスタＦＲは、フィーチャデータＦｄを保持するレジスタである。フィーチャデータＦｄは、例えば、メモリダイＭＤの制御パラメータ等を含む。フィーチャデータＦｄは、例えばセットフィーチャの実行により、書き換え可能である。
【0071】
［アドレスレジスタＡＤＲの構成］
アドレスレジスタＡＤＲは、図４に示す様に、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏから入力されたアドレスデータＡｄｄを保持する。アドレスレジスタＡＤＲは、例えば、８ビットのレジスタ列を複数備える。レジスタ列は、例えば、読出動作、書込動作、又は、消去動作等の内部動作が実行される際、実行中の動作に対応するアドレスデータＡｄｄと、次に実行される動作に対応するアドレスデータＡｄｄと、を含む複数のアドレスデータＡｄｄを保持する。
アドレスレジスタＡＤＲは、図４に示す様に、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏから入力されたアドレスデータＡｄｄを保持する。アドレスレジスタＡＤＲは、例えば、８ビットのレジスタ列を複数備える。レジスタ列は、例えば、読出動作、書込動作、又は、消去動作等の内部動作が実行される際、実行中の動作に対応するアドレスデータＡｄｄと、次に実行される動作に対応するアドレスデータＡｄｄと、を含む複数のアドレスデータＡｄｄを保持する。
【0072】
アドレスデータＡｄｄは、例えば、カラムアドレスＣＡ（図４）及びロウアドレスＲＡ（図４）を含む。ロウアドレスＲＡは、例えば、メモリブロックＢＬＫ（図５）を特定するブロックアドレスと、ストリングユニットＳＵ及びワード線ＷＬを特定するページアドレスと、メモリセルアレイＭＣＡ（プレーン）を特定するプレーンアドレスと、メモリダイＭＤを特定するチップアドレスと、を含む。
【0073】
尚、チップアドレスは、例えばチップアドレス設定端子ＣＡＤＤ（図１、図２）によって規定される。以下、この様なチップアドレスを、「ハードチップアドレス」と呼ぶ場合がある。ハードチップアドレスは、メモリパッケージＰＫＧ０，ＰＫＧ１にそれぞれ含まれる８個のメモリダイＭＤに対応して、８通り付与される。例えば、図２の例では、メモリダイＭＤ０～ＭＤ７に、それぞれ、ハードチップアドレスとして、“０，０，０”、“０，１，１”、“０，０，１”、“０，１，０”、“１，０，１”、“１，０，０”、“１，１，０”、“１，１，１”が割り振られている。
【0074】
例えば、メモリパッケージＰＫＧ０，ＰＫＧ１に含まれる１６個のメモリダイＭＤを一つずつ動作させる場合には、外部制御端子／ＣＥ０，／ＣＥ１の一方に“Ｌ”を入力し、他方に“Ｈ”を入力した上で、ハードチップアドレスを指定する。例えば、メモリパッケージＰＫＧ０中のメモリダイＭＤ１（図１）を指定する場合には、外部制御端子／ＣＥ０に“Ｌ”を入力し、ハードチップアドレスとして“０，１，１”を入力する。
【0075】
［コマンドレジスタＣＭＲの構成］
コマンドレジスタＣＭＲは、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏから入力されたコマンドデータＣｍｄを保持する。コマンドレジスタＣＭＲは、例えば、８ビットのレジスタ列を、少なくとも１セット備える。コマンドレジスタＣＭＲにコマンドデータＣｍｄが保持されると、シーケンサＳＱＣに制御信号が入力される。
コマンドレジスタＣＭＲは、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏから入力されたコマンドデータＣｍｄを保持する。コマンドレジスタＣＭＲは、例えば、８ビットのレジスタ列を、少なくとも１セット備える。コマンドレジスタＣＭＲにコマンドデータＣｍｄが保持されると、シーケンサＳＱＣに制御信号が入力される。
【0076】
［ステータスレジスタＳＴＲの構成］
ステータスレジスタＳＴＲは、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏへ出力するステータスデータＳｔｔを保持する。ステータスレジスタＳＴＲは、例えば、８ビットのレジスタ列を、複数備える。
ステータスレジスタＳＴＲは、入出力制御回路Ｉ／Ｏに接続され、入出力制御回路Ｉ／Ｏへ出力するステータスデータＳｔｔを保持する。ステータスレジスタＳＴＲは、例えば、８ビットのレジスタ列を、複数備える。
【0077】
ステータスデータＳｔｔは、各メモリダイＭＤの状態を示す、例えば、レディ／ビジーに関する情報、及び、パス／フェイルに関する情報等を含む。レディ／ビジーに関する情報は、例えば、各メモリダイＭＤにおいて、読出動作、書込動作、又は、消去動作等の内部動作が実行中であるか否かを示す情報である。パス／フェイルに関する情報は、例えば、各メモリダイＭＤにおいて、前述した内部動作が正常に完了したか否かを示す情報である。
【0078】
ステータスデータＳｔｔは、例えば８ビットで構成される。各ビットは、例えば“１”／“０”によって、レディ状態／ビジー状態、フェイル／パス、をそれぞれ示す。
【0079】
ステータスデータＳｔｔを構成する８ビットのうち１ビットは、例えば、１ビットのデータを記憶するメモリセルＭＣに対応する直近の書込動作又は消去動作において最後に実行されたベリファイ動作の結果が、パス／フェイルのいずれかであるかを示す。８ビットのうち１ビットは、例えば、１ビットのデータを記憶するメモリセルＭＣに対応する１つ前の書込動作又は消去動作において最後に実行されたベリファイ動作の結果が、パス／フェイルのいずれかであるかを示す。８ビットのうち１ビットは、例えば、複数ビットのデータを記憶するメモリセルＭＣに対応する直近の書込動作又は消去動作において最後に実行されたベリファイ動作の結果が、パス／フェイルのいずれかであるかを示す。８ビットのうち１ビットは、例えば、複数ビットのデータを記憶するメモリセルＭＣに対応する１つ前の書込動作又は消去動作において最後に実行されたベリファイ動作の結果が、パス／フェイルのいずれかであるかを示す。
【0080】
また、ステータスデータＳｔｔを構成する８ビットのうち１ビットは、例えば、トゥルーレディ状態／トゥルービジー状態のいずれかであるかを示す。８ビットのうち１ビットは、例えば、リードレディ状態／リードビジー状態のいずれかであるかを示す。８ビットのうち１ビットは、例えば、キャッシュレディ状態／キャッシュビジー状態のいずれかであるかを示す。８ビットのうち１ビットは、ライトプロテクトが有効／無効のいずれかであるかを示す。尚、ステータスデータＳｔｔの各ビットに対するこの様な割り当てはあくまでも例示であり、具体的な割り当ては適宜調整可能である。
【0081】
［入出力制御回路Ｉ／Ｏの構成］
入出力制御回路Ｉ／Ｏ（図４）は、データ信号入出力端子ＤＱ０～ＤＱ７と、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳと、シフトレジスタと、バッファ回路と、を備える。入出力制御回路Ｉ／Ｏ（図４）中の各回路は、それぞれ、電源電圧が供給される電源端子ＶＣＣＱ及び接地端子ＶＳＳに接続される。尚、電源端子ＶＣＣＱは、例えば、図１、図２を参照して説明したパッド電極Ｐによって実現される。
入出力制御回路Ｉ／Ｏ（図４）は、データ信号入出力端子ＤＱ０～ＤＱ７と、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳと、シフトレジスタと、バッファ回路と、を備える。入出力制御回路Ｉ／Ｏ（図４）中の各回路は、それぞれ、電源電圧が供給される電源端子ＶＣＣＱ及び接地端子ＶＳＳに接続される。尚、電源端子ＶＣＣＱは、例えば、図１、図２を参照して説明したパッド電極Ｐによって実現される。
【0082】
データ信号入出力端子ＤＱ０～ＤＱ７、及び、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳの各々は、例えば、図１、図２を参照して説明したパッド電極Ｐによって実現される。データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータは、論理回路ＣＴＲからの内部制御信号に応じて、バッファ回路から、キャッシュメモリＣＭ、アドレスレジスタＡＤＲ、コマンドレジスタＣＭＲ又はフィーチャレジスタＦＲに入力される。また、データ信号入出力端子ＤＱ０～ＤＱ７を介して出力されるデータは、論理回路ＣＴＲからの内部制御信号に応じて、キャッシュメモリＣＭ、ステータスレジスタＳＴＲ又はフィーチャレジスタＦＲからバッファ回路に入力される。データストローブ信号入出力端子ＤＱＳ，／ＤＱＳの機能等については、後述する。
【0083】
入出力制御回路Ｉ／Ｏ（図４）は、例えば図７に示す様に、データ信号入出力端子ＤＱ０～ＤＱ７、及び、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳの各々に接続された入力回路２０１及び出力回路２０２を備える。入力回路２０１は、例えば、コンパレータ等のレシーバである。出力回路２０２は、例えば、ＯＣＤ（Off Chip Driver）回路等のドライバである。
【0084】
［論理回路ＣＴＲの構成］
論理回路ＣＴＲ（図４及び図７）は、複数の外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥ，／ＷＰと、これら複数の外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥ，／ＷＰに接続された論理回路と、を備える。論理回路ＣＴＲには、外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥ，／ＷＰを介してコントローラＣＤから外部制御信号が入力され、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。
論理回路ＣＴＲ（図４及び図７）は、複数の外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥ，／ＷＰと、これら複数の外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥ，／ＷＰに接続された論理回路と、を備える。論理回路ＣＴＲには、外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥ，／ＷＰを介してコントローラＣＤから外部制御信号が入力され、これに応じて入出力制御回路Ｉ／Ｏに内部制御信号を出力する。
【0085】
外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥ，／ＷＰの機能等については、後述する。外部制御端子／ＷＰを介して入力された信号（例えば、ライトプロテクト信号）は、コントローラＣＤからメモリダイＭＤへのユーザデータＤａｔの入力の制限等に用いられる。
【0086】
論理回路ＣＴＲは、例えば図７に示す様に、外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥ，／ＷＰの各々に接続された入力回路２０１を備える。尚、外部制御端子／ＣＥ，ＣＬＥ，ＡＬＥ，／ＷＥ，／ＲＥ，ＲＥ，／ＷＰの各々は、例えば、図１、図２を参照して説明したパッド電極Ｐによって実現される。
【0087】
［動作］
次に、メモリダイＭＤの動作について説明する。
次に、メモリダイＭＤの動作について説明する。
【0088】
メモリダイＭＤは、読出動作を実行可能に構成されている。読出動作は、センスアンプモジュールＳＡＭ（図４）によってメモリセルアレイＭＣＡからユーザデータＤａｔを読み出し、読み出したユーザデータＤａｔをセンスアンプモジュールＳＡＭ内のラッチ回路に保持し、このユーザデータＤａｔをラッチ回路ＸＤＬ（図４）に転送する動作である。読出動作において、メモリセルアレイＭＣＡから読み出されたユーザデータＤａｔは、ビット線ＢＬ、センスアンプモジュールＳＡＭを介してラッチ回路ＸＤＬに転送される。
【0089】
また、メモリダイＭＤは、図１０等を参照して説明する様に、データアウトを実行可能に構成されている。データアウトは、ラッチ回路ＸＤＬ（図４）に含まれるユーザデータＤａｔをコントローラＣＤ（図１）に出力する動作である。データアウトにおいて、ラッチ回路ＸＤＬに含まれるユーザデータＤａｔはバス配線ＤＢ及び入出力制御回路Ｉ／Ｏを介して、コントローラＣＤに出力される。
【0090】
また、メモリダイＭＤは、キャッシュリードを実行可能に構成されている。キャッシュリードは、基本的には、読出動作と同様に実行される。ただし、キャッシュリードでは、メモリセルアレイＭＣＡから読み出したユーザデータＤａｔを、別途指示があるまでセンスアンプモジュールＳＡＭ内のラッチ回路に保持し、ラッチ回路ＸＤＬ（図４）に転送しない。従って、キャッシュリードは、読出動作の実行後、データアウトの実行前においても、実行可能である。
【0091】
また、メモリダイＭＤは、書込動作を実行可能に構成されている。書込動作は、コントローラＣＤから入力されたユーザデータＤａｔをセンスアンプモジュールＳＡＭ内のラッチ回路に保持し、このユーザデータＤａｔをメモリセルアレイＭＣＡ内のメモリセルＭＣに書き込む動作である。書込動作においては、メモリセルＭＣの電荷蓄積膜に電子を蓄積するプログラム動作と、メモリセルＭＣのしきい値電圧が目標値まで増大したか否かを判定するベリファイ動作とが、１回又は複数回実行される。
【0092】
書込動作の最後に実行されるベリファイ動作においてメモリセルＭＣのしきい値電圧が目標値まで増大したと判定された場合、ステータスデータＳｔｔを構成する１ビットとしてパスを示す情報が記録される。一方、書込動作の最後に実行されるベリファイ動作においてメモリセルＭＣのしきい値電圧が目標値まで増大していないと判定された場合、ステータスデータＳｔｔを構成する１ビットとしてフェイルを示す情報が記録される。この様な場合、コントローラＣＤは、例えば、書込動作が実行されたメモリセルＭＣを含むメモリブロックＢＬＫを不良ブロックと判定する。不良ブロックと判定されたメモリブロックＢＬＫには、書込動作、消去動作等が実行されない。
【0093】
また、メモリダイＭＤは、消去動作を実行可能に構成されている。消去動作は、メモリセルアレイＭＣＡ内のメモリセルＭＣに書き込まれたデータを消去する動作である。消去動作においては、メモリセルＭＣの電荷蓄積膜から電子を引き抜く消去電圧供給動作と、メモリセルＭＣのしきい値電圧が目標値まで低下したか否かを判定するベリファイ動作とが、１回又は複数回実行される。
【0094】
消去動作の最後に実行されるベリファイ動作においてメモリセルＭＣのしきい値電圧が目標値まで低下したと判定された場合、ステータスデータＳｔｔを構成する１ビットとしてパスを示す情報が記録される。一方、消去動作の最後に実行されるベリファイ動作においてメモリセルＭＣのしきい値電圧が目標値まで低下していないと判定された場合、ステータスデータＳｔｔを構成する１ビットとしてフェイルを示す情報が記録される。この様な場合、コントローラＣＤは、例えば、消去動作が実行されたメモリセルＭＣを含むメモリブロックＢＬＫを不良ブロックと判定する。不良ブロックと判定されたメモリブロックＢＬＫには、書込動作、消去動作等が実行されない。
【0095】
また、メモリダイＭＤは、ステータスリード（ステータス情報出力動作）を実行可能に構成されている。ステータスリードは、ステータスレジスタＳＴＲ（図４）に含まれるステータスデータＳｔｔを、入出力制御回路Ｉ／Ｏを介して、コントローラＣＤ（図１）に出力する動作である。
【0096】
また、メモリダイＭＤは、セットフィーチャを実行可能に構成されている。セットフィーチャは、フィーチャレジスタＦＲ（図４）にフィーチャデータＦｄを入力する動作である。セットフィーチャにおいては、入出力制御回路Ｉ／Ｏ又は論理回路ＣＴＲを介して、コントローラＣＤからフィーチャレジスタＦＲに、フィーチャデータＦｄが入力される。
【0097】
［外部制御端子の役割］
図８は、メモリダイＭＤの外部制御端子の役割を説明するための真理値表である。尚、図８において、“Ｚ”は、“Ｈ”及び“Ｌ”いずれが入力されても良い場合を示す。“Ｘ”は、入力される信号が“Ｈ”又は“Ｌ”に固定される場合を示す。“Ｉｎｐｕｔ”は、データの入力を行う場合を示す。“Ｏｕｔｐｕｔ”は、データの出力を行う場合を示す。
図８は、メモリダイＭＤの外部制御端子の役割を説明するための真理値表である。尚、図８において、“Ｚ”は、“Ｈ”及び“Ｌ”いずれが入力されても良い場合を示す。“Ｘ”は、入力される信号が“Ｈ”又は“Ｌ”に固定される場合を示す。“Ｉｎｐｕｔ”は、データの入力を行う場合を示す。“Ｏｕｔｐｕｔ”は、データの出力を行う場合を示す。
【0098】
メモリダイＭＤに対して信号の入出力を行う場合、外部制御端子／ＣＥに“Ｌ”を入力する。
【0099】
コマンドデータＣｍｄを入力する場合、コントローラＣＤは、例えば、データ信号入出力端子ＤＱ０～ＤＱ７の電圧を、８ビットのコマンドデータＣｍｄの各ビットに応じて“Ｈ”又は“Ｌ”に設定し、外部制御端子ＣＬＥに“Ｈ”を入力し、外部制御端子ＡＬＥに“Ｌ”を入力した状態で、外部制御端子／ＷＥの電圧を“Ｌ”から“Ｈ”に立ち上げる。
【0100】
外部制御端子ＣＬＥ，ＡＬＥに“Ｈ，Ｌ”が入力されている場合、データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータは、コマンドデータＣｍｄとして入出力制御回路Ｉ／Ｏ内のバッファメモリに保持され、コマンドレジスタＣＭＲ（図４）に転送される。
【0101】
また、アドレスデータＡｄｄを入力する場合、コントローラＣＤは、例えば、データ信号入出力端子ＤＱ０～ＤＱ７の電圧を、アドレスデータＡｄｄを構成する８ビットのデータの各ビットに応じて“Ｈ”又は“Ｌ”に設定し、外部制御端子ＣＬＥに“Ｌ”を入力し、外部制御端子ＡＬＥに“Ｈ”を入力した状態で、外部制御端子／ＷＥの電圧を“Ｌ”から“Ｈ”に立ち上げる。
【0102】
外部制御端子ＣＬＥ，ＡＬＥに“Ｌ，Ｈ”が入力されている場合、データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータは、アドレスデータＡｄｄとして入出力制御回路Ｉ／Ｏ内のバッファメモリに保持され、アドレスレジスタＡＤＲ（図４）に転送される。
【0103】
また、ユーザデータＤａｔを入力するデータインの場合、コントローラＣＤは、例えば、データ信号入出力端子ＤＱ０～ＤＱ７の電圧を、ユーザデータＤａｔを構成する８ビットのデータの各ビットに応じて“Ｈ”又は“Ｌ”に設定し、外部制御端子ＣＬＥに“Ｌ”を入力し、外部制御端子ＡＬＥに“Ｌ”を入力した状態で、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳの入力信号を切り替える（トグルする）。
【0104】
外部制御端子ＣＬＥ，ＡＬＥの双方に“Ｌ”が入力されている場合、データ信号入出力端子ＤＱ０～ＤＱ７を介して入力されたデータは、ユーザデータＤａｔとして入出力制御回路Ｉ／Ｏ内のバッファメモリに保持され、バスＤＢを介してキャッシュメモリＣＭ（図４）に転送される。
【0105】
また、ユーザデータＤａｔを出力するデータアウトの場合、コントローラＣＤは、例えば、外部制御端子／ＲＥ，ＲＥの入力信号を切り替える（トグルする）。これに伴い、データ信号入出力端子ＤＱ０～ＤＱ７に、出力されるユーザデータＤａｔのうちの８ビットが出力される。また、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳの出力信号が切り替わる。
【0106】
尚、ここで言うデータアウトは、外部制御端子／ＲＥ，ＲＥの入力信号を１回切り替えることによって、８ビットのデータを出力することを意味する。一方、上述したデータアウト、及び、図１０を参照して後述するデータアウトは、キャッシュメモリＣＭ（ラッチ回路ＸＤＬ）に保持されたユーザデータＤａｔを入出力制御回路Ｉ／Ｏに転送し、更に、外部制御端子／ＲＥ，ＲＥの入力信号を複数回切り替えることによって、コントローラＣＤに出力する動作を意味する。
【0107】
また、後述するステータスリードＢの場合は、コントローラＣＤは、例えば、外部制御端子ＣＬＥに“Ｈ”を入力し、外部制御端子ＡＬＥに“Ｈ”を入力する。これに伴い、データ信号入出力端子ＤＱ０～ＤＱ７に、ステータスデータＳｔｔを構成する８ビットが出力される。また、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳの出力信号が切り替わる。尚、ステータスリードＢにおいてステータスデータＳｔｔの８ビットを出力する際、コントローラＣＤは、例えば、外部制御端子／ＲＥ，ＲＥの入力信号を切り替えて（トグルして）も良いし、切り替えなくて（トグルしなくて）も良い。
【0108】
また、メモリダイＭＤをスタンバイ状態とする場合、コントローラＣＤは、例えば、外部制御端子／ＣＥに“Ｈ”を入力する。
【0109】
また、メモリダイＭＤをバスアイドル状態とする場合、コントローラＣＤは、例えば、外部制御端子／ＷＥに“Ｈ”を入力する。
【0110】
［読出動作］
次に、読出動作の実行時における外部制御端子の役割について、より具体的に例示する。図９は、メモリダイＭＤの読出動作について説明するための模式的な波形図である。
次に、読出動作の実行時における外部制御端子の役割について、より具体的に例示する。図９は、メモリダイＭＤの読出動作について説明するための模式的な波形図である。
【0111】
タイミングｔ１０１～タイミングｔ１０７においては、コントローラＣＤはメモリダイＭＤに、コマンドデータＣ１０１、アドレスデータＡｄｄ（図４）を構成するデータＡ１０１～Ａ１０５、及び、コマンドデータＣ１０２を、データ信号入出力端子ＤＱ０～ＤＱ７を介して順次入力する。コマンドデータＣ１０１は、読出動作を指示するコマンドセットの始めに入力するコマンドデータＣｍｄである。コマンドデータＣ１０２は、読出動作を指示するコマンドセットの終わりに入力するコマンドデータＣｍｄである。尚、図９の例では、読出動作を指示するコマンドセットが、アドレスデータＡｄｄを構成する８ビット×５サイクルのデータＡ１０１～Ａ１０５を含んでいるが、サイクル数は５より少なくても多くても良い。
【0112】
タイミングｔ１０７においては、外部制御端子／ＷＥに入力される信号の立ち上がりエッジに対応してコマンドデータＣ１０２が受け付けられる。これにより、タイミングｔ１０８において、読出動作が開始され、端子ＲＹ／／ＢＹの電圧が“Ｈ”から“Ｌ”に立ち下がっている。
【0113】
タイミングｔ１０８～タイミングｔ１０９においては、読出動作が実行され、メモリセルアレイＭＣＡ（図４）から読み出されたユーザデータＤａｔがラッチ回路ＸＤＬに転送される。
【0114】
タイミングｔ１０９においては、読出動作が終了したタイミングで、端子ＲＹ／／ＢＹの電圧が“Ｌ”から“Ｈ”に立ち上がっている。
【0115】
［データアウト］
次に、データアウトの実行時における外部制御端子の役割について、より具体的に例示する。図１０は、メモリダイＭＤのデータアウトについて説明するための模式的な波形図である。
次に、データアウトの実行時における外部制御端子の役割について、より具体的に例示する。図１０は、メモリダイＭＤのデータアウトについて説明するための模式的な波形図である。
【0116】
タイミングｔ１４１～タイミングｔ１４７においては、コントローラＣＤはメモリダイＭＤに、コマンドデータＣ１０３、アドレスデータＡｄｄ（図４）を構成するデータＡ１０１～Ａ１０５、及び、コマンドデータＣ１０４を、データ信号入出力端子ＤＱ０～ＤＱ７を介して順次入力する。コマンドデータＣ１０３は、データアウトを指示するコマンドセットの始めに入力するコマンドデータＣｍｄである。コマンドデータＣ１０４は、データアウトを指示するコマンドセットの終わりに入力するコマンドデータＣｍｄである。尚、図１０の例では、データアウトを指示するコマンドセットが、アドレスデータＡｄｄを構成する８ビット×５サイクルのデータＡ１０１～Ａ１０５を含んでいるが、サイクル数は５より少なくても多くても良い。
【0117】
タイミングｔ１４７においては、外部制御端子／ＷＥに入力される信号の立ち上がりエッジに対応してコマンドデータＣ１０４が受け付けられる。これにより、タイミングｔ１４８において、データアウトが開始され、端子ＲＹ／／ＢＹの電圧が“Ｈ”から“Ｌ”に立ち下がっている。
【0118】
タイミングｔ１４８～タイミングｔ１４９においては、データアウトが実行され、ラッチ回路ＸＤＬに保持されたユーザデータＤａｔが入出力回路Ｉ／Ｏに転送される。
【0119】
タイミングｔ１４９においては、ラッチ回路ＸＤＬに保持されたユーザデータＤａｔが入出力回路Ｉ／Ｏに転送されたタイミングで、端子ＲＹ／／ＢＹの電圧が“Ｌ”から“Ｈ”に立ち上がっている。
【0120】
タイミングｔ１５０（図１０）において、コントローラＣＤが外部制御端子／ＲＥ，ＲＥの入力信号を切り替える（トグルする）。これにより、タイミングｔ１５１（図１０）からデータアウトが開始され、ユーザデータＤａｔがデータ信号入出力端子ＤＱを介して出力される。
【0121】
［書込動作］
次に、書込動作の実行時における外部制御端子の役割について、より具体的に例示する。図１１は、メモリダイＭＤの書込動作について説明するための模式的な波形図である。
次に、書込動作の実行時における外部制御端子の役割について、より具体的に例示する。図１１は、メモリダイＭＤの書込動作について説明するための模式的な波形図である。
【0122】
タイミングｔ２０１～タイミングｔ２１０においては、コントローラＣＤはメモリダイＭＤに、コマンドデータＣ２０１、アドレスデータＡｄｄ（図４）を構成するデータＡ２０１～Ａ２０５、ユーザデータＤａｔを構成するデータＤ２０１～Ｄ２ＸＸ、及び、コマンドデータＣ２０２を、データ信号入出力端子ＤＱ０～ＤＱ７を介して順次入力する。コマンドデータＣ２０１は、書込動作を指示するコマンドセットの始めに入力するコマンドデータＣｍｄである。コマンドデータＣ２０２は、書込動作を指示するコマンドセットの終わりに入力するコマンドデータＣｍｄである。尚、図１１の例では、書込動作を指示するコマンドセットが、アドレスデータＡｄｄを構成する８ビット×５サイクルのデータＡ２０１～Ａ２０５を含んでいるが、サイクル数は５より少なくても多くても良い。
【0123】
タイミングｔ２１０においては、外部制御端子／ＷＥに入力される信号の立ち上がりエッジに対応してコマンドデータＣ２０２が受け付けられる。これにより、タイミングｔ２１１において、書込動作が開始され、端子ＲＹ／／ＢＹの電圧が“Ｈ”から“Ｌ”に立ち下がっている。
【0124】
タイミングｔ２１１～タイミングｔ２１２においては、書込動作が実行され、ラッチ回路ＸＤＬに保持されたユーザデータＤａｔがメモリセルアレイＭＣＡに書き込まれる。
【0125】
タイミングｔ２１２においては、書込動作が終了したタイミングで、端子ＲＹ／／ＢＹの電圧が“Ｌ”から“Ｈ”に立ち上がっている。
【0126】
タイミングｔ２１３においては、コントローラＣＤはメモリダイＭＤに、コマンドデータＣ２０３を、データ信号入出力端子ＤＱ０～ＤＱ７を介して入力する。コマンドデータＣ２０３は、ステータスリードを指示するコマンドセットである。
【0127】
タイミングｔ２１４においては、コントローラＣＤが外部制御端子／ＲＥ，ＲＥの入力信号を切り替える（トグルする）。これにより、データＤ２１１がデータ信号入出力端子ＤＱを介して出力される。データＤ２１１は、ステータスデータＳｔｔである。
【0128】
［ステータスリードＡ］
次に、ステータスリードの実行時における外部制御端子の役割について、より具体的に例示する。図１２は、ステータスリードについて説明するための模式的な波形図である。
次に、ステータスリードの実行時における外部制御端子の役割について、より具体的に例示する。図１２は、ステータスリードについて説明するための模式的な波形図である。
【0129】
タイミングｔ３０１（図１２）においては、コントローラＣＤはメモリダイＭＤに、コマンドデータＣ２０３を入力する。
【0130】
コントローラＣＤは、コマンドデータＣ２０３が入力されてから所定の待機時間後、タイミングｔ３０２（図１２）から、外部制御端子／ＲＥ，ＲＥの入力信号を切り替える（トグルする）。
【0131】
タイミングｔ３０３（図１２）において、メモリダイＭＤは、データ信号入出力端子ＤＱ０～ＤＱ７に、ステータスデータＳｔｔを構成する８ビットを出力させる。また、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳの出力信号が切り替わる。尚、このステータスデータＳｔｔは、直前のコマンドにおいて指定したチップアドレスのメモリダイＭＤに対応する。
【0132】
図１３は、メモリダイＭＤの動作について説明するための模式的な波形図である。
【0133】
書込動作の実行中においては、ステータスリードを繰り返し実行して、ステータスデータＳｔｔを監視する場合がある。ここで、図１３に示す様に、コマンドデータＣ２０３はデータ信号入出力端子ＤＱ０～ＤＱ７を介して入力され、データＤ２１１はデータ信号入出力端子ＤＱ０～ＤＱ７を介して出力されるため、ステータスリードを頻繁に実行すると、これによってデータ信号入出力端子ＤＱ０～ＤＱ７を占有してしまう場合がある。この様なデータ信号入出力端子ＤＱ０～ＤＱ７の占有を緩和することにより、動作の高速化を実現可能な場合がある。
【0134】
そこで、第１実施形態に係るメモリシステム１０は、コマンドデータＣ２０３を入力することなく、ステータスデータＳｔｔを出力する動作を実行可能に構成されている。尚、本明細書では、区別のために、図１２等を参照して説明したステータスリードを、「ステータスリードＡ」と呼ぶ場合がある。また、コマンドデータＣ２０３を入力することなくステータスデータＳｔｔを出力する動作を、「ステータスリードＢ」と呼ぶ場合がある。
【0135】
［ステータスリードＢ］
次に、ステータスリードＢの実行時における外部制御端子の役割について、より具体的に例示する。図１４は、ステータスリードＢについて説明するための模式的な波形図である。
次に、ステータスリードＢの実行時における外部制御端子の役割について、より具体的に例示する。図１４は、ステータスリードＢについて説明するための模式的な波形図である。
【0136】
タイミングｔ５０１においては、コントローラＣＤは、外部制御端子ＣＬＥ及び外部制御端子ＡＬＥに“Ｈ”を入力し、これら外部制御端子ＣＬＥ及び外部制御端子ＡＬＥの立ち上がりエッジ（入力信号の切り換え）のタイミングで、ステータスリードＢが指示される。
【0137】
外部制御端子ＣＬＥ及び外部制御端子ＡＬＥに“Ｈ”が入力されると、データ信号入出力端子ＤＱ０～ＤＱ７を介して、ステータスデータＳｔｔを構成する８ビットが出力される。また、データストローブ信号入出力端子ＤＱＳ，／ＤＱＳの出力信号が切り替わる。尚、このステータスデータＳｔｔは、直前のコマンドにおいて指定したチップアドレスのメモリダイＭＤに対応する。
【0138】
図１５は、メモリダイＭＤの動作について説明するための模式的な波形図である。
【0139】
図１５に示す様に、ステータスリードＢでは、コマンドデータＣ２０３を入力する必要はなく、外部制御端子ＣＬＥ及び外部制御端子ＡＬＥに“Ｈ”を入力することによってステータスデータＳｔｔを出力できる。よって、頻繁にステータスデータＳｔｔを出力する場合においても、データ信号入出力端子ＤＱ０～ＤＱ７の占有率を緩和して、動作の高速化を実現することが可能となる。
【0140】
［第１実施形態の変形例１］
第１実施形態に係るメモリシステム１０（図１）においては、ステータスリードＢによってステータスデータＳｔｔを出力する際、直前のコマンドにおいて指定したチップアドレスのメモリダイＭＤについてのステータスデータＳｔｔを出力する。
第１実施形態に係るメモリシステム１０（図１）においては、ステータスリードＢによってステータスデータＳｔｔを出力する際、直前のコマンドにおいて指定したチップアドレスのメモリダイＭＤについてのステータスデータＳｔｔを出力する。
【0141】
しかしながら、この様な方法はあくまでも例示に過ぎず、ステータスリードＢの対象となるメモリダイＭＤを指定する方法は、適宜調整可能である。以下、第１実施形態の変形例１として、チップアドレス設定端子ＣＡＤＤを用いて、ステータスリードＢの対象となるメモリダイＭＤを指定する方法について説明する。
【0142】
【0143】
本変形例に係るメモリシステム１０ｂ（図１６）は、基本的には第１実施形態に係るメモリシステム１０（図１）と同様に構成されている。しかしながら、メモリシステム１０ｂ（図１６）においては、複数のメモリダイＭＤ０～ＭＤ７に設けられた複数のパッド電極Ｐのうち、チップアドレス設定端子ＣＡＤＤとして機能するものは、以下の様に、ボンディングワイヤＢ１～Ｂ３に接続される。
【0144】
例えば、図１７の例では、１つ目のボンディングワイヤＢ１が、メモリダイＭＤ０～ＭＤ７のＸ方向正側から１番目のチップアドレス設定端子ＣＡＤＤ（パッド電極Ｐ）に共通に接続される。また、２つ目のボンディングワイヤＢ２が、メモリダイＭＤ０～ＭＤ７のＸ方向正側から２番目のチップアドレス設定端子ＣＡＤＤ（パッド電極Ｐ）に共通に接続される。また、３つ目のボンディングワイヤＢ３が、メモリダイＭＤ０～ＭＤ７のＸ方向正側から３番目のチップアドレス設定端子ＣＡＤＤ（パッド電極Ｐ）に共通に接続される。
【0145】
図１６に示す様に、ボンディングワイヤＢ１、ボンディングワイヤＢ２、及び、ボンディングワイヤＢ３は、電圧供給線ＶＣＣａ、電圧供給線ＶＣＣｂ、及び、電圧供給線ＶＣＣｃにそれぞれ接続される。電圧供給線ＶＣＣａ、電圧供給線ＶＣＣｂ、及び、電圧供給線ＶＣＣｃは、コントローラＣＤに接続される。
【0146】
電圧供給線ＶＣＣａ、電圧供給線ＶＣＣｂ、及び、電圧供給線ＶＣＣｃには、それぞれチップを指定するための電圧ＶＨまたは電圧ＶＬが供給される。例えば、図１７の例では、メモリダイＭＤ０～ＭＤ７がそれぞれ備える３つのチップアドレス設定端子ＣＡＤＤに、ボンディングワイヤＢ１～Ｂ３を介して、それぞれ、“ＶＬ，ＶＬ，ＶＬ”、“ＶＬ，ＶＨ，ＶＨ”、“ＶＬ，ＶＬ，ＶＨ”、“ＶＬ，ＶＨ，ＶＬ”、“ＶＨ，ＶＬ，ＶＨ”、“ＶＨ，ＶＬ，ＶＬ”、“ＶＨ，ＶＨ，ＶＬ”、“ＶＨ，ＶＨ，ＶＨ”という８通りの電圧を供給する。電圧ＶＨは、電圧ＶＬよりも大きい。また、電圧ＶＬは接地電圧であっても良い。上記８通りの電圧により、８つのメモリダイＭＤ０～ＭＤ７のうち、対応する１つのメモリダイＭＤを指定できる。
【0147】
図１８は、メモリダイＭＤの動作について説明するための模式的な波形図である。尚、以下、図１８を用いた説明では、メモリダイＭＤ０を対象にした動作を例示するが、対象となる複数のメモリダイＭＤは、それぞれメモリダイＭＤ０～ＭＤ７のいずれであっても良い。
【0148】
図１８の例では、書込動作の実行中及び実行後に、コントローラＣＤが、チップアドレス設定端子ＣＡＤＤにメモリダイＭＤ０を指定する電圧を供給し、外部制御端子ＣＬＥ及び外部制御端子ＡＬＥに“Ｈ”を入力して、ステータスリードＢを指示している。これに伴い、ステータスデータＳｔｔであるデータＤ２１１が、外部制御端子ＣＬＥ及び外部制御端子ＡＬＥの立ち上がりエッジ（入力信号の切り換え）のタイミングと略同時に、データ信号入出力端子ＤＱ０～ＤＱ７を介して出力される。このステータスデータＳｔｔは、チップアドレス設定端子ＣＡＤＤにより指定した、メモリダイＭＤ０のステータス情報を含む。
【0149】
図１８に示す例では、このステータスデータＳｔｔにより、例えばメモリダイＭＤ０の書込動作が終了しているか否か、及び、書込動作が正常に終了したか否か、等を確認することができる。
【0150】
［第１実施形態の変形例２］
第１実施形態の変形例２では、ステータスリードＢの対象となるメモリダイＭＤを指定する、他の方法について説明する。
第１実施形態の変形例２では、ステータスリードＢの対象となるメモリダイＭＤを指定する、他の方法について説明する。
【0151】
本変形例では、まず、コントローラＣＤは、各メモリダイＭＤのフィーチャレジスタＦＲ（図４）に、各メモリダイＭＤがステータスリードＢの出力対象であるか否かを示す情報を格納する。
【0152】
この様な状態で、コントローラＣＤが、外部制御端子ＣＬＥ及び外部制御端子ＡＬＥに“Ｈ”を入力し、ステータスリードＢを指示した場合、フィーチャレジスタＦＲ（図４）内に、ステータスリードＢの出力対象であるという情報が格納されている１つ又は複数のメモリダイＭＤから、ステータスデータＳｔｔを出力することができる。
【0153】
［第２実施形態］
第１実施形態では、ステータスリードＢを用いることで、ステータスリードＡと比較して、データ信号入出力端子ＤＱ０～ＤＱ７の占有を緩和し、より高速にステータスデータＳｔｔを出力できる例を示した。
第１実施形態では、ステータスリードＢを用いることで、ステータスリードＡと比較して、データ信号入出力端子ＤＱ０～ＤＱ７の占有を緩和し、より高速にステータスデータＳｔｔを出力できる例を示した。
【0154】
しかしながら、この様な方法はあくまでも例示に過ぎず、データ信号入出力端子ＤＱ０～ＤＱ７の占有を緩和する方法として別の方法を用いても良い。例えば、各メモリダイＭＤのステータス情報を取得するために、ステータスリードＡ，ＢによってステータスデータＳｔｔを出力するのではなく、端子ＲＹ／／ＢＹによりレディ／ビジーに関する情報を出力し、複数の外部制御端子のいずれか（例えば、外部制御端子／ＷＰ）によりパス／フェイルに関する情報を出力しても良い。ステータスリードを実行することなく、各メモリダイＭＤの内部動作情報を得ることができる。
【0155】
以下、第２実施形態として、この様な例について説明する。
【0156】
【0157】
本実施形態に係るメモリダイＭＤｂ（図１９）は、基本的には第１実施形態に係るメモリダイＭＤ（図４）と同様に構成されている。しかしながら、メモリダイＭＤｂ（図１９）においては、外部制御端子／ＷＰから、パス／フェイルに関する情報を出力可能である。尚、以下、外部制御端子／ＷＰがパス／フェイルに関する情報を出力可能である場合、外部制御端子／ＷＰを端子／ＷＰ（ＰＦ）と呼ぶことがある。
【0158】
本実施形態に係る論理回路ＣＴＲｂ（図２０）は、基本的には第１実施形態に係る論理回路ＣＴＲ（図７）と同様に構成されている。しかしながら、論理回路ＣＴＲｂ（図２０）は、端子／ＷＰ（ＰＦ）に接続された入力回路２０１及び出力回路２０２を備える。
【0159】
図２１には、本実施形態に係るメモリダイＭＤｂ０に対して書込動作を行う場合における、端子ＲＹ／／ＢＹからのレディ／ビジーに関する情報の出力と、端子／ＷＰ（ＰＦ）からのパス／フェイルに関する情報の出力と、を示している。尚、以下図２１を用いた説明では、メモリダイＭＤｂ０を対象にした動作を例示するが、対象となるメモリダイＭＤｂは、メモリダイＭＤｂ０～ＭＤｂ７のいずれであっても良い。
【0160】
図２１の例では、書込動作が終了するタイミングｔ２１２において、端子／ＷＰ（ＰＦ）から、メモリダイＭＤｂ０への書込動作が正常に完了したか否かを示すパス／フェイルに関する情報が出力される。尚、このパス／フェイルに関する情報は、直近のタイミングｔ２０１～タイミングｔ２１０で書込動作を指示したメモリダイＭＤｂ０の内部動作に関する情報である。
【0161】
尚、この様に、端子ＲＹ／／ＢＹからレディ／ビジーに関する情報、端子／ＷＰ（ＰＦ）からパス／フェイルに関する情報が出力されている間も、データ信号入出力端子ＤＱ０～ＤＱ７を介して、コマンドデータ、アドレスデータ、ユーザデータ等を入出力することが可能である。
【0162】
尚、端子／ＷＰ（ＰＦ）から出力されるパス／フェイルに関する情報としては、出力信号として、例えば、書込動作が正常に完了した場合は“Ｈ”、正常に完了しなかった場合は“Ｌ”の電圧が出力されても良いし、書込動作が正常に完了した場合は“Ｌ”、正常に完了しなかった場合は“Ｈ”の電圧が出力されても良い。
【0163】
また、上記では端子／ＷＰ（ＰＦ）から出力される情報がパス／フェイルに関する情報である例を示した。ここで、端子／ＷＰ（ＰＦ）に出力される情報は、１ビットのデータを記憶するメモリセルＭＣに対応する上記情報であっても良いし、複数ビットのデータを記憶するメモリセルＭＣに対応する上記情報であっても良い。また、端子／ＷＰ（ＰＦ）に出力される情報は、直近の書込動作又は消去動作に対応する上記情報であっても良いし、１つ前の書込動作又は消去動作に対応する上記情報であっても良い。端子／ＷＰ（ＰＦ）に出力される情報は、フィーチャデータＦｄによって指定可能であっても良い。また、端子／ＷＰ（ＰＦ）から出力される情報は、例えば、ステータスデータＳｔｔを構成する他の情報であっても良い。また、端子／ＷＰ（ＰＦ）から出力される情報は、セットフィーチャによって指定可能であっても良い。
【0164】
［第２実施形態の変形例１］
第２実施形態に係るメモリダイＭＤｂ（図１９）において、端子ＲＹ／／ＢＹ及び端子／ＷＰ（ＰＦ）から出力される情報（レディ／ビジー及びパス／フェイルに関する情報）が、直前のコマンドセットにおいて指定したチップアドレスのメモリダイＭＤｂに対応する。
第２実施形態に係るメモリダイＭＤｂ（図１９）において、端子ＲＹ／／ＢＹ及び端子／ＷＰ（ＰＦ）から出力される情報（レディ／ビジー及びパス／フェイルに関する情報）が、直前のコマンドセットにおいて指定したチップアドレスのメモリダイＭＤｂに対応する。
【0165】
しかしながら、この様な方法はあくまでも例示に過ぎず、レディ／ビジー及びパス／フェイルに関する情報を出力するメモリダイＭＤｂを指定する方法は、適宜調整可能である。以下、第２実施形態の変形例１として、チップアドレス設定端子ＣＡＤＤを用いて、レディ／ビジー及びパス／フェイルに関する情報を出力するメモリダイＭＤｂを指定する方法について説明する。
【0166】
第２実施形態の変形例１に係るメモリシステムは、第１実施形態の変形例１に係るメモリシステム１０ｂ（図１６及び図１７）と同様に構成される。従って、チップアドレス設定端子ＣＡＤＤに供給する８通りの電圧により、８つのメモリダイＭＤｂ０～ＭＤｂ７のいずれかを指定することが可能である。
【0167】
図２２は、第２実施形態の変形例１について説明するための波形図である。尚、以下、図２２を用いた説明では、メモリダイＭＤｂ０，ＭＤｂ１を対象にした動作を例示するが、対象となる複数のメモリダイＭＤｂは、それぞれメモリダイＭＤｂ０～ＭＤｂ７のいずれであっても良い。
【0168】
図２２の例では、書込動作実行中のタイミングにおいて、コントローラＣＤが、チップアドレス設定端子ＣＡＤＤへ入力する信号を、メモリダイＭＤｂ１を指定する信号から、メモリダイＭＤｂ０を指定する信号へ切り替えている。これにより、端子ＲＹ／／ＢＹから出力される情報は、メモリダイＭＤｂ１のレディ／ビジーに関する情報から、メモリダイＭＤｂ０のレディ／ビジーに関する情報へ切り替わっている。また、端子／ＷＰ（ＰＦ）から出力される情報は、メモリダイＭＤｂ１の内部動作に関する情報から、メモリダイＭＤｂ０の内部動作に関する情報へ切り替わっている。
【0169】
尚、この様に、端子ＲＹ／／ＢＹからレディ／ビジーに関する情報、端子／ＷＰ（ＰＦ）からパス／フェイルに関する情報が出力されている間も、データ信号入出力端子ＤＱ０～ＤＱ７を介して、コマンドデータ、アドレスデータ、ユーザデータ等を入出力することが可能である。
【0170】
［第２実施形態の変形例２］
第２実施形態の変形例２では、レディ／ビジー及びパス／フェイルに関する情報を出力するメモリダイＭＤを指定する、他の方法について説明する。
第２実施形態の変形例２では、レディ／ビジー及びパス／フェイルに関する情報を出力するメモリダイＭＤを指定する、他の方法について説明する。
【0171】
本変形例では、まず、コントローラＣＤが、各メモリダイＭＤｂのフィーチャレジスタＦＲ（図１９）に、各メモリダイＭＤｂが、レディ／ビジー及びパス／フェイルに関する情報の出力対象であるか否か示す情報を格納する。
【0172】
この様な状態では、フィーチャレジスタＦＲ（図１９）内に、レディ／ビジー及びパス／フェイルに関する情報の出力対象であるという情報が格納されている１つのメモリダイＭＤｂから、端子ＲＹ／／ＢＹ及び端子／ＷＰ（ＰＦ）を介して、レディ／ビジー及びパス／フェイルに関する情報が出力される。
【0173】
［その他の実施形態］
以上、第１実施形態及び第２実施形態に係る半導体記憶装置について説明した。しかしながら、以上の説明はあくまでも例示であり、具体的な構成、動作等は適宜調整可能である。
以上、第１実施形態及び第２実施形態に係る半導体記憶装置について説明した。しかしながら、以上の説明はあくまでも例示であり、具体的な構成、動作等は適宜調整可能である。
【0174】
例えば、第２実施形態に係るメモリダイＭＤｂは、パス／フェイルに関する情報を出力する端子として、端子／ＷＰ（ＰＦ）（図１９）を用いていた。しかしながら、この様な方法はあくまでも例示であり、具体的な方法は適宜調整可能である。
【0175】
図２３は、第２実施形態の他の例について説明するための模式的なブロック図である。例えば、図２３に示す様に、パス／フェイルに関する情報を出力する端子としては、電源端子ＶＰＰを用いても良い。尚、以下、電源端子ＶＰＰが入出力端子として機能する場合、電源端子ＶＰＰを端子ＶＰＰ（ＰＦ）と呼ぶことがある。端子ＶＰＰ（ＰＦ）を介しては、例えば第１実施形態と同様に、電源電圧が供給される。一方、端子ＶＰＰ（ＰＦ）を介して出力される信号は、各メモリダイＭＤｂの内部動作が正常に完了したか否かを示す、例えば、パス／フェイルに関する情報等を含む。尚、この様な場合、論理回路ＣＴＲｂ（図２３）は、端子ＶＰＰ（ＰＦ）に接続された入力回路２０１及び出力回路２０２を備える。
【0176】
また、例えば、第１実施形態及び第２実施形態では、メモリシステム１０（図１）及びメモリシステム１０ｂ（図１６）は、それぞれ複数のメモリパッケージＰＫＧを備え、メモリパッケージＰＫＧは複数のメモリダイＭＤ０～ＭＤ７を備えていた。しかしながら、この様な構成はあくまでも例示であり、具体的な構成は適宜調整可能である。例えば、メモリシステム１０（図１）及びメモリシステム１０ｂ（図１６）は、それぞれ１つのメモリパッケージＰＫＧを備え、メモリパッケージＰＫＧは１つのメモリダイＭＤを備えていても良い。
【0177】
また、例えば、第１実施形態及び第２実施形態では、外部制御端子ＣＬＥ，ＡＬＥ，／ＣＥ等に対する機能の割り当てについて例示した。しかしながら、この様な割り当てはあくまでも例示であり、具体的な割り当ては適宜調整可能である。
【0178】
［その他］
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0179】
Ｐ…パッド電極、ＭＣ…メモリセル、ＭＣＡ…メモリセルアレイ、ＭＤ…メモリダイ、Ｄａｔ…ユーザデータ、Ｃｍｄ…コマンドデータ、Ａｄｄ…アドレスデータ、Ｓｔｔ…ステータスデータ、ＣＡＤＤ…チップアドレス設定端子。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】
【図21】
【図22】
【図23】