特開 2024-130155 半導体記憶装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2024130155

(43)【公開日】2024-09-30

(54)【発明の名称】半導体記憶装置およびその製造方法

(51)【国際特許分類】

   H10B 43/20 20230101AFI20240920BHJP

   H10B 43/23 20230101ALI20240920BHJP

   H01L 21/336 20060101ALI20240920BHJP

   H10B 43/27 20230101ALI20240920BHJP

【ＦＩ】

H10B43/20

H10B43/23

H01L29/78 371

H10B43/27

【審査請求】未請求

【請求項の数】13

【出願形態】ＯＬ

(21)【出願番号】P 2023039708

(22)【出願日】2023-03-14

(71)【出願人】

【識別番号】318010018

【氏名又は名称】キオクシア株式会社

(74)【代理人】

【識別番号】100120031

【弁理士】

【氏名又は名称】宮嶋 学

(74)【代理人】

【識別番号】100107582

【弁理士】

【氏名又は名称】関根 毅

(74)【代理人】

【識別番号】100118843

【弁理士】

【氏名又は名称】赤岡 明

(72)【発明者】

【氏名】前田 秋生

(72)【発明者】

【氏名】藤塚 良太

(72)【発明者】

【氏名】石田 貴士

(72)【発明者】

【氏名】荒川 光

(72)【発明者】

【氏名】岸 寛貴

【テーマコード（参考）】

5F083

5F101

【Ｆターム（参考）】

5F083EP17

5F083EP18

5F083EP33

5F083EP34

5F083EP42

5F083EP44

5F083GA06

5F083JA03

5F083JA39

5F083KA01

5F083PR21

5F101BA42

5F101BA44

5F101BA46

5F101BB08

5F101BC01

5F101BD16

5F101BD34

5F101BF09

5F101BH02

5F101BH04

5F101BH05

(57)【要約】

【課題】メモリセルのオフリーク電流および基板の反りを抑制することができる半導体記憶装置およびその製造方法を提供する。
【解決手段】本実施形態による半導体記憶装置は、複数の電極膜と複数の第１絶縁膜とを第１方向に交互に積層して構成された積層体を備える。絶縁体柱は、積層体内を第１方向に貫通するホール内に、ホールの径方向に積層された第２絶縁膜および第３絶縁膜を含む。半導体層は、絶縁体柱の周囲に設けられている。第４絶縁膜は、半導体層の周囲に設けられている。第５絶縁膜は、第４絶縁膜の周囲に設けられている。第６絶縁膜は、第５絶縁膜の周囲に設けられている。第３絶縁膜の不純物濃度は、第２絶縁膜の不純物濃度よりも低い。
【選択図】図５

【特許請求の範囲】

【請求項1】

複数の電極膜と複数の第１絶縁膜とを第１方向に交互に積層して構成された積層体と、
前記積層体内を前記第１方向に貫通するホール内に、該ホールの径方向に積層された第２絶縁膜および第３絶縁膜を含む絶縁体柱と、
前記絶縁体柱の周囲に設けられた半導体層と、
前記半導体層の周囲に設けられた第４絶縁膜と、
前記第４絶縁膜の周囲に設けられた第５絶縁膜と、
前記第５絶縁膜の周囲に設けられた第６絶縁膜とを備え、
前記第３絶縁膜の不純物濃度は、前記第２絶縁膜の不純物濃度よりも低い、半導体記憶装置。

【請求項2】

前記第２絶縁膜は、前記第３絶縁膜よりも前記ホールの中心軸側に設けられており、
前記第３絶縁膜は、前記第２絶縁膜と前記半導体層との間に設けられている、請求項１に記載の半導体記憶装置。

【請求項3】

前記第３絶縁膜は、前記第２絶縁膜よりも前記ホールの中心軸側に設けられており、
前記第２絶縁膜は、前記第３絶縁膜と前記半導体層との間に設けられている、請求項１に記載の半導体記憶装置。

【請求項4】

前記第２および第３絶縁膜は、シリコン酸化膜であり、
前記不純物濃度は、窒素および炭素の濃度である、請求項１から請求項３のいずれか一項に記載の半導体記憶装置。

【請求項5】

前記第２絶縁膜の不純物濃度は、５×１０^１９ｃｍ^－３以上であり、
前記第３絶縁膜の不純物濃度は、５×１０^１９ｃｍ^－３未満である、請求項１に記載の半導体記憶装置。

【請求項6】

前記第２絶縁膜のフッ酸または熱リン酸によるエッチングレートは、前記第３絶縁膜のフッ酸または熱リン酸によるエッチングレートよりも高い、請求項１から請求項３のいずれか一項に記載の半導体記憶装置。

【請求項7】

前記絶縁体柱は、前記ホール内に前記第２絶縁膜、前記第３絶縁膜および第７絶縁膜を積層して構成されている、請求項１に記載の半導体記憶装置。

【請求項8】

前記第７絶縁膜は、前記第３絶縁膜よりも前記ホールの中心軸側に設けられており、
前記第３絶縁膜は、前記第２絶縁膜よりも前記ホールの中心軸側に設けられており、
前記第２絶縁膜は、前記第３絶縁膜と前記半導体層との間に設けられている、請求項７に記載の半導体記憶装置。

【請求項9】

前記絶縁体柱は、前記ホール内に前記第２絶縁膜、前記第３絶縁膜、第７絶縁膜および第８絶縁膜を積層して構成されている、請求項１に記載の半導体記憶装置。

【請求項10】

前記第７絶縁膜は、前記第３絶縁膜よりも前記ホールの中心軸側に設けられており、
前記第３絶縁膜は、前記第８絶縁膜よりも前記ホールの中心軸側に設けられており、
前記第８絶縁膜は、前記第２絶縁膜よりも前記ホールの中心軸側に設けられており、
前記第２絶縁膜は、前記第８絶縁膜と前記半導体層との間に設けられている、請求項９に記載の半導体記憶装置。

【請求項11】

前記第８絶縁膜は、シリコン窒化膜である、請求項１０に記載の半導体記憶装置。

【請求項12】

複数の電極膜と複数の第１絶縁膜とを第１方向に交互に積層して構成された積層体と、
前記積層体内を前記第１方向に貫通するホール内に第２絶縁膜および第３絶縁膜を積層した絶縁体柱と、
前記絶縁体柱の周囲に設けられた半導体層と、
前記半導体層の周囲に設けられた第４絶縁膜と、
前記第４絶縁膜の周囲に設けられた第５絶縁膜と、
前記第５絶縁膜の周囲に設けられた第６絶縁膜とを備え、
前記第２絶縁膜のフッ酸または熱リン酸によるエッチングレートは、前記第３絶縁膜のフッ酸または熱リン酸によるエッチングレートよりも高い、半導体記憶装置。

【請求項13】

複数の犠牲膜と複数の第１絶縁膜とを第１方向に交互に積層して積層体を形成し、
前記積層体内を前記第１方向に貫通するホールを形成し、
前記ホールの内壁に第４～第６絶縁膜および半導体層を、前記第６絶縁膜、前記第５絶縁膜、前記第４絶縁膜、前記半導体層の順番に積層し、
前記ホール内の前記半導体層の内側に第３絶縁膜を堆積し、
前記ホール内の前記第３絶縁膜の内側にシリコン膜またはシリコン窒化膜を形成し、
前記シリコン膜または前記シリコン窒化膜を酸化することによって前記ホール内の前記第２絶縁膜の内側に第３絶縁膜を形成することを具備する、半導体記憶装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本実施形態は、半導体記憶装置およびその製造方法に関する。

【背景技術】

【0002】

複数のメモリセルを三次元的に配列した立体型メモリセルアレイを備えるＮＡＮＤ型フラッシュメモリが開発されている。このようなメモリセルアレイには、積層された複数のワード線を貫通する柱状体が設けられている。柱状体の中心部には、絶縁材料からなるコア層が設けられている。このコア層が単一層の絶縁材料で形成されている場合、メモリセルのオフリーク電流および基板の反りが問題となっていた。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特表２０２２－５２９１６３号公報

【特許文献2】特開２０２０－０４７６４２号公報

【特許文献3】特開２０２２－１４５３１３号公報

【特許文献4】特開２００４－２５３５２０号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

メモリセルのオフリーク電流および基板の反りを抑制することができる半導体記憶装置およびその製造方法を提供する。

【課題を解決するための手段】

【0005】

本実施形態による半導体記憶装置は、複数の電極膜と複数の第１絶縁膜とを第１方向に交互に積層して構成された積層体を備える。絶縁体柱は、積層体内を第１方向に貫通するホール内に、ホールの径方向に積層された第２絶縁膜および第３絶縁膜を含む。半導体層は、絶縁体柱の周囲に設けられている。第４絶縁膜は、半導体層の周囲に設けられている。第５絶縁膜は、第４絶縁膜の周囲に設けられている。第６絶縁膜は、第５絶縁膜の周囲に設けられている。第３絶縁膜の不純物濃度は、第２絶縁膜の不純物濃度よりも低い。

【図面の簡単な説明】

【0006】

【図1】第１実施形態に係る半導体記憶装置の構成例を示す断面図。

【図2】積層体を示す模式平面図。

【図3】３次元構造のメモリセルを例示する模式断面図。

【図4】３次元構造のメモリセルを例示する模式断面図。

【図5】第1実施形態による柱状体および積層体の一部を示す断面図。

【図6】第１実施形態によるアレイチップの製造方法を示す断面図。

【図7】図６に続く、製造方法を示す断面図。

【図8】図７に続く、製造方法を示す断面図。

【図9】図８に続く、製造方法を示す断面図。

【図10】第２実施形態による柱状体および積層体の一部を示す断面図。

【図11】第２実施形態によるアレイチップの製造方法を示す断面図。

【図12】図１１に続く、製造方法を示す断面図。

【図13】第３実施形態による柱状体および積層体の一部を示す断面図。

【図14】第３実施形態によるアレイチップの製造方法を示す断面図。

【図15】図１４に続く、製造方法を示す断面図。

【図16】第４実施形態による柱状体および積層体の一部を示す断面図。

【図17】第４実施形態によるアレイチップの製造方法を示す断面図。

【図18】図１７に続く、製造方法を示す断面図。

【発明を実施するための形態】

【0007】

以下、図面を参照して本発明に係る実施形態を説明する。本実施形態は、本発明を限定するものではない。図面は模式的または概念的なものである。明細書と図面において、同一の要素には同一の符号を付す。

【0008】

（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置１の構成例を示す断面図である。以下、積層体２０の積層方向をＺ方向とする。Ｚ方向と交差、例えば、直交する１つの方向をＹ方向とする。Ｚ方向およびＹ方向のそれぞれと交差、例えば、直交する１つの方向をＸ方向とする。

【0009】

半導体装置１は、メモリセルアレイを有するアレイチップ２と、ＣＭＯＳ回路を有するＣＭＯＳチップ３とを備えている。アレイチップ２とＣＭＯＳチップ３とは、貼合面Ｂ１において貼合されており、貼合面において接合された配線を介して互いに電気的に接続されている。図１では、ＣＭＯＳチップ３上にアレイチップ２が搭載された状態を示している。なお、本実施形態の半導体装置１は、アレイチップ２とＣＭＯＳチップ３とを貼合して構成されている。しかし、アレイチップ２とＣＭＯＳチップ３は同一基板上に連続して形成してもよい。

【0010】

ＣＭＯＳチップ３は、基板３０と、トランジスタ３１と、ビア３２と、配線３３および３４と、層間絶縁膜３５とを備える。

【0011】

基板３０は、例えば、シリコン基板等の半導体基板である。トランジスタ３１は、基板３０の上に設けられたＮＭＯＳ又はＰＭＯＳのトランジスタである。トランジスタ３１は、例えば、アレイチップ２のメモリセルアレイを制御するＣＭＯＳ回路を構成する。トランジスタ３１は、複数の論理回路の例である。基板３０上には、トランジスタ３１以外の抵抗素子、容量素子等の半導体素子が形成されていてもよい。

【0012】

ビア３２は、トランジスタ３１と配線３３との間、あるいは、配線３３と配線３４との間を電気的に接続する。配線３３および３４は、層間絶縁膜３５内において多層配線構造を構成する。配線３４は、層間絶縁膜３５内に埋め込まれ、層間絶縁膜３５の表面にほぼ面一に露出されている。配線３３および３４は、トランジスタ３１等に電気的に接続される。ビア３２、配線３３および３４には、例えば、銅、タングステン等の低抵抗金属が用いられる。層間絶縁膜３５は、トランジスタ３１、ビア３２、配線３３および３４を被覆し保護する。層間絶縁膜３５には、例えば、シリコン酸化膜等の絶縁膜が用いられる。

【0013】

アレイチップ２は、積層体２０と、柱状体ＣＬと、スリットＳＴ（ＬＩ）と、半導体ソース層ＢＳＬと、金属層４０と、コンタクト２９と、ボンディングパッド５０とを備えている。

【0014】

積層体２０は、トランジスタ３１の上方に設けられており、基板３０に対してＺ方向に位置する。積層体２０は、Ｚ方向に沿って複数の電極膜２１および複数の絶縁膜２２を交互に積層して構成されている。積層体２０は、メモリセルアレイを構成する。電極膜２１には、例えば、タングステン等の導電性金属が用いられる。絶縁膜２２には、例えば、シリコン酸化膜等の絶縁膜が用いられる。絶縁膜２２は、電極膜２１同士を絶縁する。すなわち、複数の電極膜２１は、相互に絶縁状態で積層されている。電極膜２１および絶縁膜２２のそれぞれの積層数は、任意である。絶縁膜２２は、例えば、ポーラス絶縁膜またはエアギャップであってもよい。

【0015】

積層体２０のＺ方向の上端および下端の１つまたは複数の電極膜２１は、それぞれソース側選択ゲートＳＧＳおよびドレイン側選択ゲートＳＧＤとして機能する。ソース側選択ゲートＳＧＳとドレイン側選択ゲートＳＧＤとの間の電極膜２１は、ワード線ＷＬとして機能する。ワード線ＷＬは、メモリセルＭＣのゲート電極である。ドレイン側選択ゲートＳＧＤは、ドレイン側選択トランジスタのゲート電極である。ソース側選択ゲートＳＧＳは、積層体２０の上部領域に設けられる。ドレイン側選択ゲートＳＧＤは、積層体２０の下部領域に設けられる。上部領域は、積層体２０の、ＣＭＯＳチップ３に近い側の領域を指し、下部領域は、積層体２０の、ＣＭＯＳチップ３から遠い側（金属層４０に近い側）の領域を指す。

【0016】

半導体記憶装置１は、ソース側選択トランジスタとドレイン側選択トランジスタとの間に直列に接続された複数のメモリセルＭＣを有する。ソース側選択トランジスタ、メモリセルＭＣ、および、ドレイン側選択トランジスタが直列に接続された構造は“メモリストリング”または“ＮＡＮＤストリング”と呼ばれる。メモリストリングは、例えば、ビア２８を介してビット線ＢＬに接続される。ビット線ＢＬは、積層体２０の下方に設けられ、Ｘ方向（図１の紙面方向）に延在している配線２３である。

【0017】

積層体２０内には、複数の柱状体ＣＬが設けられている。柱状体ＣＬは、積層体２０内において積層体の積層方向（Ｚ方向）に該積層体２０を貫通するように延在し、ビット線ＢＬに接続されたビア２８から半導体ソース層ＢＳＬまで設けられている。柱状体ＣＬの内部構造は後述する。なお、本実施形態においては、柱状体ＣＬは高アスペクト比であるため、Ｚ方向に２段に分けて形成している。しかし、柱状体ＣＬは１段であっても問題無い。

【0018】

また、積層体２０内には、複数のスリットＳＴ（ＬＩ）が設けられている。スリットＳＴ（ＬＩ）は、Ｘ方向に延在し、かつ、積層体２０の積層方向（Ｚ方向）に該積層体２０を貫通している。スリットＳＴ（ＬＩ）内には、シリコン酸化膜等の絶縁膜が充填されており、絶縁膜は板状に構成される。スリットＳＴ（ＬＩ）は、積層体２０の電極膜２１を電気的に分離している。代替的に、スリットＳＴ（ＬＩ）の内壁にシリコン酸化膜等の絶縁膜を被覆し、さらに絶縁膜の内側に導電材料を埋め込んでもよい。この場合、導電材料は、半導体ソース層ＢＳＬに達するソース配線ＬＩとしても機能する。即ち、スリットＳＴは、メモリセルアレイを構成する積層体２０の電極膜２１から電気的に分離され、かつ、半導体ソース層ＢＳＬに電気的に接続されたソース配線ＬＩであってもよい。スリットは、ＳＴ（ＬＩ）とも呼ぶ。

【0019】

積層体２０の上には、半導体ソース層ＢＳＬが設けられている。半導体ソース層ＢＳＬは、第１半導体層の例である。半導体ソース層ＢＳＬは、積層体２０に対応して設けられる。半導体ソース層ＢＳＬは、第１面Ｆ１と、第１面Ｆ１と反対側の第２面Ｆ２とを有する。半導体ソース層ＢＳＬの第１面Ｆ１側には、積層体２０（メモリセルアレイ）が設けられており、第２面Ｆ２側には金属層４０が設けられている。金属層４０は、ソース線４１と電源線４２とを含む。これらソース線４１と電源線４２とは、後に詳述する。半導体ソース層ＢＳＬは、複数の柱状体ＣＬの一端に共通に接続されており、同一のメモリセルアレイ２ｍにある複数の柱状体ＣＬに共通のソース電位を与える。すなわち、半導体ソース層ＢＳＬは、メモリセルアレイ２ｍの共通ソース電極として機能する。半導体ソース層ＢＳＬには、例えば、ドープドポリシリコン等の導電性材料が用いられる。金属層４０には、例えば、銅、アルミニウム、または、タングステン等の、半導体ソース層ＢＳＬよりも低抵抗の金属材料が用いられる。なお、２ｓは、各電極膜２１にコンタクトを接続するために設けられた電極膜２１の階段部分である。階段部分２ｓについては、図２を参照して後述する。

【0020】

一方、積層体２０の上であって、半導体ソース層ＢＳＬが設けられていない領域には、ボンディングパッド５０が設けられている。ボンディングパッド５０は、第１電極の例である。ボンディングパッド５０は、金属ワイヤなど（図示せず）に接続され、半導体記憶装置１の外部から電源供給を受ける。ボンディングパッド５０は、コンタクト２９、配線２４および配線３４を介して、ＣＭＯＳチップ３のトランジスタ３１に接続される。このため、ボンディングパッド５０から供給された外部電源が、トランジスタ３１に供給される。コンタクト２９は、例えば、銅、タングステン等の低抵抗金属が用いられる。

【0021】

本実施形態では、アレイチップ２とＣＭＯＳチップ３とは、個別に形成され、貼合面Ｂ１で貼合されている。したがって、アレイチップ２内にはトランジスタ３１は設けられていない。また、ＣＭＯＳチップ３内には、積層体２０（メモリセルアレイ）は設けられていない。トランジスタ３１および積層体２０は、ともに半導体ソース層ＢＳＬの第１面Ｆ１側にある。トランジスタ３１は、金属層４０がある第２面Ｆ２とは反対側にある。

【0022】

積層体２０の下方には、ビア２８、配線２３、および、配線２４が設けられている。配線２３および２４は、層間絶縁膜２５内に埋め込まれ、層間絶縁膜２５の表面にほぼ面一に露出されている。配線２３および２４は、柱状体ＣＬの半導体ボディ２１０等に電気的に接続される。ビア２８、配線２３および配線２４には、例えば、銅、タングステン等の低抵抗金属が用いられる。層間絶縁膜２５は、積層体２０、ビア２８、配線２３および配線２４を被覆し保護する。層間絶縁膜２５には、例えば、シリコン酸化膜等の絶縁膜が用いられる。

【0023】

層間絶縁膜２５と層間絶縁膜３５は貼合面Ｂ１において貼合しており、配線２４と配線３４も貼合面Ｂ１において略面一で接合している。これにより、アレイチップ２とＣＭＯＳチップ３は、配線２４および配線３４を介して電気的に接続される。

【0024】

図２は、積層体２０を示す模式平面図である。積層体２０は、階段部分２ｓと、メモリセルアレイ２ｍとを含む。階段部分２ｓは、積層体２０の縁部に設けられている。メモリセルアレイ２ｍは、階段部分２ｓによって挟まれ、あるいは、囲まれている。スリットＳＴ（ＬＩ）は、積層体２０の一端の階段部分２ｓから、メモリセルアレイ２ｍを経て、積層体２０の他縁の階段部分２ｓまで設けられている。スリットＳＨＥは、少なくともメモリセルアレイ２ｍに設けられている。スリットＳＨＥは、スリットＳＴ（ＬＩ）よりも浅く、スリットＳＴ（ＬＩ）と略平行に延伸している。スリットＳＨＥは、ドレイン側選択ゲートＳＧＤごとに電極膜２１を電気的に分離するために設けられている。

【0025】

図２に示す２つのスリットＳＴ（ＬＩ）によって挟まれた積層体２０の部分は、ブロック（ＢＬＯＣＫ）と呼ばれる。ブロックは、例えば、データ消去の最小単位を構成する。スリットＳＨＥは、ブロック内に設けられている。スリットＳＴ（ＬＩ）とスリットＳＨＥとの間の積層体２０は、フィンガと呼ばれる。ドレイン側選択ゲートＳＧＤは、フィンガごとに区切られている。このため、データの書込みおよび読み出し時に、ドレイン側選択ゲートＳＧＤにより、ブロック内の１つのフィンガを選択状態とすることができる。

【0026】

図３および図４のそれぞれは、３次元構造のメモリセルを例示する模式断面図である。複数の柱状体ＣＬのそれぞれは、積層体２０内に設けられたメモリホールＭＨ内に設けられている。メモリホールＭＨは、Ｚ方向に沿って積層体２０の上端から積層体２０を貫通している。これに伴い、各柱状体ＣＬは、Ｚ方向に沿って積層体２０の上端から積層体２０を貫通し、積層体２０内および半導体ソース層ＢＳＬ内にかけて設けられている。複数の柱状体ＣＬは、それぞれ、半導体ボディ２１０、メモリ膜２２０、および、コア層２３０を含む。柱状体ＣＬは、その中心部に設けられたコア層２３０、該コア層２３０の周囲に設けられた半導体ボディ（半導体部材）２１０、および、該半導体ボディ２１０の周囲に設けられたメモリ膜（電荷蓄積部材）２２０を含む。半導体ボディ２１０は、積層体２０内において、積層方向（Ｚ方向）に延在している。半導体ボディ２１０は、半導体ソース層ＢＳＬと電気的に接続されている。メモリ膜２２０は、半導体ボディ２１０と電極膜２１との間に設けられ、電荷捕獲部を有する。各フィンガからそれぞれ１つずつ選択された複数の柱状体ＣＬは、図１のビア２８を介して１本のビット線ＢＬに共通に接続される。柱状体ＣＬのそれぞれは、例えば、メモリセルアレイ２ｍの領域に設けられている。

【0027】

図４に示すように、Ｘ－Ｙ平面におけるメモリホールＭＨの形状は、例えば、円または楕円である。電極膜２１と絶縁膜２２との間には、メモリ膜２２０の一部を構成するブロック絶縁膜２１ａが設けられてもよい。ブロック絶縁膜２１ａは、例えば、シリコン酸化物膜または金属酸化物膜である。金属酸化物の１つの例は、アルミニウム酸化物である。電極膜２１と絶縁膜２２との間、および、電極膜２１とメモリ膜２２０との間には、バリア膜２１ｂが設けられていてもよい。バリア膜２１ｂは、例えば、電極膜２１がタングステンである場合、例えば、窒化チタンとチタンとの積層構造膜が選ばれる。ブロック絶縁膜２１ａは、電極膜２１からメモリ膜２２０側への電荷のバックトンネリングを抑制する。バリア膜２１ｂは、電極膜２１とブロック絶縁膜２１ａとの密着性を向上させる。

【0028】

半導体部材としての半導体ボディ２１０の形状は、例えば、底を有した筒状である。半導体ボディ２１０は、コア層２３０の周囲を囲むように筒状に設けられている。半導体ボディ２１０には、例えば、ポリシリコンが用いられる。半導体ボディ２１０は、例えば、アンドープシリコンである。また、半導体ボディ２１０は、ｐ型シリコンであってもよい。半導体ボディ２１０は、ドレイン側選択トランジスタＳＴＤ、メモリセルＭＣ、および、ソース側選択トランジスタＳＴＳのそれぞれのチャネルとなる。同一メモリセルアレイ２ｍ内の複数の半導体ボディ２１０の一端は、半導体ソース層ＢＳＬに電気的に共通に接続される。

【0029】

メモリ膜２２０は、ブロック絶縁膜２１ａ以外の部分が、メモリホールＭＨの内壁と半導体ボディ２１０との間に設けられている。メモリ膜２２０の形状は、例えば、筒状である。複数のメモリセルＭＣは、半導体ボディ２１０と、ワード線ＷＬとなる電極膜２１との間に記憶領域を有し、Ｚ方向に積層されている。メモリ膜２２０は、例えば、カバー絶縁膜２２１、電荷捕獲膜２２２、および、トンネル絶縁膜２２３を含む。半導体ボディ２１０、カバー絶縁膜２２１、電荷捕獲膜２２２、および、トンネル絶縁膜２２３のそれぞれはＺ方向に延伸している。

【0030】

カバー絶縁膜２２１は、絶縁膜２２またはブロック絶縁膜２１ａと電荷捕獲膜２２２との間に設けられている。カバー絶縁膜２２１は、電荷捕獲膜２２２の周囲に設けられている。カバー絶縁膜２２１は、例えば、シリコン酸化物を含む。カバー絶縁膜２２１は、犠牲膜（図示せず）を電極膜２１にリプレースするとき（リプレース工程）、電荷捕獲膜２２２がエッチングされないように保護する。カバー絶縁膜２２１は、リプレース工程において、電極膜２１とメモリ膜２２０との間から除去されてもよい。この場合、図３および図４に示すように、電極膜２１と電荷捕獲膜２２２との間には、例えば、ブロック絶縁膜２１ａが設けられなくなる。また、電極膜２１の形成に、リプレース工程を利用しない場合には、カバー絶縁膜２２１は、なくてもよい。

【0031】

電荷捕獲膜２２２は、カバー絶縁膜２２１とトンネル絶縁膜２２３との間に設けられている。電荷捕獲膜２２２は、トンネル絶縁膜２２３の周囲を囲むように筒状に設けられている。電荷捕獲膜２２２は、例えば、シリコン窒化物を含み、膜中に電荷をトラップするトラップサイトを有する。電荷捕獲膜２２２のうち、ワード線ＷＬとなる電極膜２１と半導体ボディ２１０との間に挟まれた部分は、電荷捕獲部としてメモリセルＭＣの記憶領域を構成する。メモリセルＭＣの閾値電圧は、電荷捕獲部中の電荷の有無、または、電荷捕獲部中に捕獲された電荷の量によって変化する。これにより、メモリセルＭＣは、情報を保持する。

【0032】

トンネル絶縁膜２２３は、半導体ボディ２１０と電荷捕獲膜２２２との間に設けられている。トンネル絶縁膜２２３は、半導体ボディ２１０の周囲を囲むように筒状に設けられている。トンネル絶縁膜２２３は、例えば、シリコン酸化物、または、シリコン酸化物とシリコン窒化物とを含む。トンネル絶縁膜２２３は、半導体ボディ２１０と電荷捕獲膜２２２との間の電位障壁である。例えば、半導体ボディ２１０から電荷捕獲部へ電子を注入するとき（書き込み動作）、および、半導体ボディ２１０から電荷捕獲部へ正孔を注入するとき（消去動作）、電子および正孔が、それぞれトンネル絶縁膜２２３の電位障壁を通過（トンネリング）する。

【0033】

コア層２３０は、筒状の半導体ボディ２１０の内部スペースを埋め込む。コア層２３０の形状は、例えば、柱状である。コア層２３０は、例えば、シリコン酸化物を含み、絶縁性である。コア層２３０は、図４に示すように、複数の絶縁膜２３１、２３２によって構成されている。

【0034】

図５は、第1実施形態による柱状体および積層体の一部を示す断面図である。柱状体ＣＬは、コア層２３０とメモリ膜２２０とを含む。図５は、図３の破線枠Ｂの部分を模式的に示している。尚、図５の“－”は、メモリセルＭＣのチャネルを流れる電荷（電子）を示す。“＋”は、固定電荷を示す。

【0035】

コア層２３０は、メモリホールＭＨ内において、絶縁膜２３１と絶縁膜２３２とをメモリホールＭＨの径方向に積層することによって構成されている。

【0036】

本実施形態では、図４および図５に示すように、絶縁膜２３１は、絶縁膜２３２よりもメモリホールＭＨの中心軸側に設けられている。よって、絶縁膜２３２は、絶縁膜２３１と半導体ボディ２１０との間に設けられている。絶縁膜２３１の膜厚は、例えば、約１ｎｍ～５ｎｍである。絶縁膜２３２の膜厚は、例えば、約２～１０ｎｍである。このとき、図４に示すＸ－Ｙ断面において、コア層２３０の半径は、約２０ｎｍである。

【0037】

絶縁膜２３１、２３２には、シリコン酸化膜等の絶縁材料が用いられている。しかし、絶縁膜２３２に含まれる不純物濃度は、絶縁膜２３１に含まれる不純物濃度よりも低い。例えば、不純物としては、窒素（Ｎ）、炭素（Ｃ）がある。絶縁膜２３２に含まれる窒素および炭素の濃度は、絶縁膜２３１に含まれるそれらの濃度よりも低い。より詳細には、絶縁膜２３１の窒素および炭素の濃度は、５×１０^１９ｃｍ^－３以上である。絶縁膜２３２の窒素および炭素の濃度は、５×１０^１９ｃｍ^－３未満である。

【0038】

また、絶縁膜２３１に含まれる不純物濃度が絶縁膜２３２に含まれる不純物濃度よりも高いので、絶縁膜２３１のエッチングレートは、絶縁膜２３２のエッチングレートよりも高い。例えば、絶縁膜２３１、２３２がシリコン酸化膜であり、不純物が窒素および炭素の場合、絶縁膜２３１のフッ酸または熱リン酸によるエッチングレートは、絶縁膜２３２のフッ酸または熱リン酸によるエッチングレートよりも高くなる。

【0039】

絶縁膜２３１、２３２は、それらの成膜工程が異なるため、このように不純物濃度が異なる。例えば、絶縁膜２３１は、ＡＬＤ（Atomic Layer Deposition）法またはＣＶＤ（Chemical Vapor Deposition）法を用いて成膜されている。この場合、成膜工程におけるプロセスガスに窒素および炭素が含まれているため、絶縁膜２３１は、多くの窒素および炭素を含む。一方、絶縁膜２３２は、アモルファスシリコン膜を成膜した後、このアモルファスシリコン膜をポリシリコン膜に結晶化させてから酸化することによって形成される。この場合、アモルファスシリコン膜の成膜工程では、プロセスガスに窒素および炭素があまり含まれていない。このため、絶縁膜２３２は、窒素および炭素の含有量の少ないシリコン酸化膜となる。本実施形態において、絶縁膜２３２に用いられるポリシリコン膜は、半導体ボディ２１０に用いられる材料である。従って、絶縁膜２３２は、半導体ボディ２１０の表面を酸化することによって形成され得る。このように、絶縁膜２３１、２３２は、同じ絶縁材料で構成されているものの、成膜方法によって不純物濃度において相違させることができる。

【0040】

もし、ＡＬＤ法またはＣＶＤ法を用いたシリコン酸化膜のみでコア層２３０を構成した場合、コア層２３０の全体の不純物濃度が高くなる。この場合、コア層２３０と半導体ボディ２１０との間の界面において界面準位密度が高くなり、不純物によって発生する固定電荷が多くなる。メモリセルＭＣのチャネル部の近くに多くの固定電荷が存在すると、メモリセルＭＣの駆動電流が小さくなり、メモリセルＭＣのカットオフ特性も悪化する。また、アモルファスシリコン膜は、メモリホールＭＨ内に均一に成膜することが困難である。従って、アモルファスシリコン膜のみを用いてコア層２３０のシリコン酸化膜を形成した場合、コア層２３０の膜厚の均一性が悪化する。即ち、コア層２３０を半導体ボディ２１０の表面にコンフォーマルに形成することができない。

【0041】

これに対し、本実施形態によるコア層２３０では、半導体ボディ２１０を酸化して形成された絶縁膜２３２がＡＬＤ法またはＣＶＤ法を用いて形成された絶縁膜２３１と半導体ボディ２１０との間に設けられている。これにより、半導体ボディ２１０に近いコア層２３０には、界面準位密度および固定電荷が少なくなる。一方、メモリホールＭＨ内の絶縁膜２３２の内側には、絶縁膜２３１が成膜されている。絶縁膜２３１は、絶縁膜２３２によって半導体ボディ２１０（メモリセルＭＣのチャネル部）から絶縁膜２３２の膜厚の分だけ離間している。よって、半導体ボディ２１０に対する絶縁膜２３１の電荷による影響は緩和される。その結果、メモリセルＭＣの駆動電流の低下を抑制し、メモリセルＭＣのカットオフ特性の悪化を抑制することができる。カットオフ特性は、メモリセルＭＣが非導通状態のときにオフリーク電流を阻止する特性である。また、メモリホールＭＨ内の絶縁膜２３２の内側に絶縁膜２３１を成膜することによって、コア層２３０は、全体としてメモリホールＭＨ内にほぼ均一に埋め込まれる。このように、コア層２３０を絶縁膜２３１、２３２の積層膜にすることによって、メモリセルＭＣの駆動電流の低下を抑制し、カットオフ特性の悪化を抑制する。また、コア層２３０をメモリホールＭＨ内にコンフォーマルに形成することができる。

【0042】

また、ＡＬＤ法またはＣＶＤ法を用いたシリコン酸化膜のみでコア層２３０を構成した場合、コア層２３０の収縮力によって、アレイチップ２が椀状に反ってしまう場合がある。

【0043】

これに対し、本実施形態によるコア層２３０は、半導体ボディ２１０を酸化して形成された絶縁膜２３１２およびＡＬＤ法またはＣＶＤ法で形成された絶縁膜２３２の積層体で構成されている。この場合、絶縁膜２３２は収縮し、絶縁膜２３１は膨張するので、絶縁膜２３１、２３２がアレイチップ２に印加する応力は或る程度キャンセルされる。これにより、アレイチップ２の反りを緩和することができる。

【0044】

次に、本実施形態による半導体記憶装置の製造方法について説明する。

【0045】

図６～図９は、第１実施形態によるアレイチップ２の製造方法を示す断面図である。図６～図９に示す断面は、図５に示す断面に対応する。

【0046】

まず、図示しない基板の上方に、複数の犠牲膜１２１と複数の絶縁膜２２とをＺ方向に交互に積層して積層体２０を形成する。積層体２０内をＺ方向に貫通するメモリホールＭＨを形成する。これにより、図６に示す構造が得られる。絶縁膜２２には、例えば、シリコン酸化膜等の絶縁材料が用いられる。犠牲膜１２１には、例えば、シリコン窒化膜等の絶縁材料が用いられる。

【0047】

次に、メモリホールＭＨの内壁にカバー絶縁膜２２１、電荷捕獲膜２２２およびトンネル絶縁膜２２３を、この順番に積層する。これにより、図７に示すメモリ膜２２０の構造が得られる。カバー絶縁膜２２１には、例えば、シリコン酸化膜等の絶縁材料が用いられる。電荷捕獲膜２２２には、例えば、シリコン窒化膜等の絶縁材料が用いられる。トンネル絶縁膜２２３には、例えば、シリコン酸化膜等の絶縁材料が用いられる。

【0048】

次に、メモリホールＭＨ内のトンネル絶縁膜２２３の内壁に半導体ボディ２１０を形成する。半導体ボディ２１０には、例えば、ポリシリコン等の半導体材料が用いられる。半導体ボディ２１０のポリシリコンは、メモリホールＭＨ内において、トンネル絶縁膜２２３の内壁にアモルファスシリコン膜を堆積し、そのアモルファスシリコン膜をアニールで結晶することによって形成される。

【0049】

次に、メモリホールＭＨ内において露出された半導体ボディ２１０の表面を酸化する。このとき、半導体ボディ２１０の表面は、例えば、ドライ酸化法で熱酸化してもよく、あるいは、ラジカル酸化法で酸化してもよい。これにより、図８に示すように、メモリホールＭＨ内において、半導体ボディ２１０の内壁に絶縁膜２３２を形成する。半導体ボディ２１０がポリシリコンである場合、絶縁膜２３２は、シリコン酸化膜となる。

【0050】

絶縁膜２３２は、半導体ボディ２１０の表面部分を酸化して形成されるので、絶縁膜２３２と半導体ボディ２１０との間の界面における界面準位密度が少なく、不純物も少ない。したがって、半導体ボディ２１０と絶縁膜２３２との間の界面には電荷がトラップされ難く、固定電荷も少ない。

【0051】

次に、ＡＬＤ法またはＣＶＤ法を用いて、メモリホールＭＨ内において絶縁膜２３２の内側に、絶縁膜２３１を堆積する。これにより、図９に示すコア層２３０の構造が得られる。絶縁膜２３１には、例えば、シリコン酸化膜等の絶縁材料が用いられる。ＡＬＤ法またはＣＶＤ法を用いて堆積された絶縁膜２３１は、絶縁膜２３２に比べて不純物（例えば、窒素、炭素）の濃度が高い。よって、絶縁膜２３１は、絶縁膜２３２よりも多くの固定電荷を含む。しかし、絶縁膜２３１は、半導体ボディ２１０（メモリセルＭＣのチャネル部）から絶縁膜２３２の膜厚の分だけ離間している。よって、絶縁膜２３１の固定電荷の影響は、絶縁膜２３２によって緩和されている。その結果、上述の通り、メモリセルＭＣの駆動電流の低下を抑制し、カットオフ特性の悪化を抑制する。また、コア層２３０をメモリホールＭＨ内にコンフォーマルに形成することができる。なお、不純物は、例えば、窒素、炭素等の水素を除く第３周期までの非金属元素である。不純物濃度は、水素を除く第３周期までの非金属元素の濃度の和である。

【0052】

次に、積層体２０を貫通するスリットＳＴ（図１参照）を形成し、スリットＳＴを埋め込む前に、スリットＳＴを介して、犠牲膜１２１およびカバー絶縁膜２２１を除去する。犠牲膜１２１が除去された後の空間の内壁に、バリア膜２１ｂおよびブロック絶縁膜２１ａを薄く成膜し、さらに、この空間内に電極膜２１の材料（例えば、タングステン）を埋め込む。これにより、積層体２０の犠牲膜１２１が電極膜２１に置換（リプレース）され、図５の積層体２０および柱状体ＣＬが形成される。

【0053】

スリットＳＴの内壁にシリコン酸化膜等の絶縁膜を形成し、スリットＳＴ内の絶縁膜の内側にタングステン等の導電材料を埋め込む。これにより、図１のソース配線ＬＩが形成される。ソース配線ＬＩは、半導体ソース層ＢＳＬに電気的に接続される。

【0054】

次に、柱状体ＣＬ上に図示しない多層配線層等を形成する。これにより、アレイチップ２が完成する。

【0055】

次に、図１に示すように、別工程で形成されたＣＭＯＳチップ３をアレイチップ２に貼合する。

【0056】

次に、ＣＭＰ法を用いて、半導体ソース層ＢＳＬを露出させる。半導体ソース層ＢＳＬ上に金属層４０およびボンディングパッド５０を形成する。これにより、本実施形態による半導体記憶装置１が完成する。

【0057】

本実施形態によれば、絶縁膜２３２は、半導体ボディ２１０の表面部分を酸化することによって形成されている。よって、絶縁膜２３２と半導体ボディ２１０との間の界面準位密度が少なく、固定電荷も少ない。これにより、メモリセルＭＣの駆動電流の低下を抑制し、メモリセルＭＣのカットオフ特性の悪化を抑制することができる。

【0058】

メモリホールＭＨ内の絶縁膜２３２の内側には、ＡＬＤ法またはＣＶＤ法を用いて形成された絶縁膜２３１が成膜されている。絶縁膜２３１は、半導体ボディ２１０（メモリセルＭＣのチャネル部）から絶縁膜２３２の膜厚の分だけ離間している。よって、半導体ボディ２１０に対する絶縁膜２３１の固定電荷による影響は緩和される。また、ＡＬＤ法またはＣＶＤ法を用いて形成された絶縁膜２３１は、メモリホールＭＨ内にコンフォーマルに形成することができる。よって、コア層２３０は、メモリセルＭＣの駆動電流の低下およびカットオフ特性の悪化を抑制しつつ、メモリホールＭＨ内に略均一に埋め込まれ得る。

【0059】

（第２実施形態）
図１０は、第２実施形態による柱状体および積層体の一部を示す断面図である。図１０は、図３の破線枠Ｂの部分を模式的に示している。

【0060】

第２実施形態では、絶縁膜２３２が、絶縁膜２３１よりもメモリホールＭＨの中心軸側に設けられている。絶縁膜２３１は、絶縁膜２３２と半導体ボディ２１０との間に設けられている。

【0061】

絶縁膜２３１は、半導体ボディ２１０の形成後、ＡＬＤ法またはＣＶＤ法を用いて半導体ボディ２１０の表面に堆積される。絶縁膜２３１と半導体ボディ２１０との間の界面において界面準位密度が比較的高くなる。しかし、絶縁膜２３１の不純物濃度は高いものの、絶縁膜２３１は、例えば、１ｎｍ～５ｎｍと薄く形成されており、不純物含有量自体は少ない。また、メモリホールＭＨ内の絶縁膜２３１の内側には、絶縁膜２３２が埋め込まれている。絶縁膜２３２は、アモルファスシリコン膜を酸化して形成されている。よって、絶縁膜２３２は、不純物濃度が低い。よって、絶縁膜２３１と半導体ボディ２１０との間の界面には、界面準位密度が高いものの、トラップされる固定電荷は少ない。従って、メモリセルＭＣの駆動電流の低下を抑制し、メモリセルＭＣのカットオフ特性の悪化を抑制することができる。第２実施形態のその他の構成は、第１実施形態の構成と同様でよい。よって、第２実施形態は、第１実施形態と同様の効果を得ることができる。

【0062】

次に、第２実施形態による半導体記憶装置の製造方法について説明する。

【0063】

図１１および図１２は、第２実施形態によるアレイチップ２の製造方法を示す断面図である。図６および図７を参照して説明した工程を経た後、図１１に示すように、ＡＬＤ法またはＣＶＤ法を用いて、メモリホールＭＨ内において半導体ボディ２１０の内壁に、絶縁膜２３１を堆積する。絶縁膜２３１の膜厚は、例えば、１ｎｍ～５ｎｍと薄い。ＡＬＤ法またはＣＶＤ法を用いて堆積された絶縁膜２３１は、絶縁膜２３２に比べて不純物の濃度が高い。しかし、絶縁膜２３１は、例えば、１ｎｍ～５ｎｍと薄いので、不純物含有量は少ない。よって、絶縁膜２３１と半導体ボディ２１０との間の界面において固定電荷は比較的少ない。また、ＡＬＤ法またはＣＶＤ法を用いて堆積された絶縁膜２３１は、メモリホールＭＨ内の半導体ボディ２１０の内壁にコンフォーマルに形成され得る。

【0064】

次に、メモリホールＭＨ内において絶縁膜２３１の内側に、アモルファスシリコン膜を堆積する。次に、このアモルファスシリコン膜を酸化する。これにより、図１２に示す絶縁膜２３２が形成される。絶縁膜２３２は、メモリホールＭＨ内の絶縁膜２３１の内側を埋め込む。このアモルファスシリコン膜の酸化処理は、ドライ酸化、ウェット酸化のような熱酸化処理であってもよく、ラジカル酸化のような酸化処理であってもよい。また、酸化処理前にアモルファスシリコンを結晶化し、ポリシリコンを酸化することで絶縁膜２３２を形成しても良い。このように、コア層２３０が形成される。

【0065】

その後、第１実施形態同様に、犠牲膜１２１を電極膜２１に置換（リプレース）する工程等を経て第２実施形態による半導体記憶装置１が完成する。

【0066】

第２実施形態によれば、絶縁膜２３２が、絶縁膜２３１よりもメモリホールＭＨの中心軸側に設けられ、絶縁膜２３１が、絶縁膜２３２と半導体ボディ２１０との間に設けられている。アモルファスシリコン膜を酸化して形成された絶縁膜２３２は、絶縁膜２３１に比べて不純物濃度が低い。よって、絶縁膜２３２と半導体ボディ２１０との間に絶縁膜２３１が介在するものの、コア層２３０に含まれる不純物量が少ないので、結果として、絶縁膜２３２と半導体ボディ２１０との間の界面において固定電荷量は少なくなる。よって、第２実施形態は、第１実施形態と同様の効果を得ることができる。

【0067】

（第３実施形態）
図１３は、第３実施形態による柱状体および積層体の一部を示す断面図である。図１０は、図３の破線枠Ｂの部分を模式的に示している。

【0068】

第３実施形態では、コア層２３０がメモリホールＭＨ内において、半導体ボディ２１０の側壁に形成された三層（絶縁膜２３１～２３３）の積層体となっている。絶縁膜２３１は、第２実施形態の絶縁膜２３１と同じ構成であり、絶縁膜２３２と半導体ボディ２１０との間に設けられている。絶縁膜２３２は、絶縁膜２３１よりもメモリホールＭＨの中心軸側に設けられている。絶縁膜２３３は、絶縁膜２３２よりもメモリホールＭＨの中心軸側に設けられている。絶縁膜２３３は、メモリホールＭＨ内の絶縁膜２３２の内側を埋め込んでいる。絶縁膜２３３の不純物濃度は、絶縁膜２３１のそれと同様でよく、５×１０^１９ｃｍ^－３以上である。よって、絶縁膜２３３のフッ酸または熱リン酸によるエッチングレートは、絶縁膜２３２のそれよりも高い。

【0069】

絶縁膜２３１は、半導体ボディ２１０の形成後、ＡＬＤ法またはＣＶＤ法を用いて半導体ボディ２１０の表面に堆積される。絶縁膜２３１の不純物濃度は高いものの、絶縁膜２３１は、例えば、１ｎｍ～５ｎｍと薄く形成されており、不純物含有量自体は少ない。また、メモリホールＭＨ内の絶縁膜２３１の内側には、絶縁膜２３２が埋め込まれている。絶縁膜２３２は、アモルファスシリコン膜を酸化して形成されている。よって、絶縁膜２３２は、不純物濃度が低い。よって、絶縁膜２３１と半導体ボディ２１０との間の界面には、界面準位密度が高いものの、トラップされる固定電荷は少ない。従って、メモリセルＭＣの駆動電流の低下を抑制し、メモリセルＭＣのカットオフ特性の悪化を抑制することができる。

【0070】

絶縁膜２３３は、ＡＬＤ法またはＣＶＤ法を用いて絶縁膜２３２の表面に堆積される。従って、絶縁膜２３３の不純物濃度は高いものの、絶縁膜２３３と半導体ボディ２１０との間には、絶縁膜２３１、２３２が介在する。従って、絶縁膜２３３は、絶縁膜２３１、２３２によって半導体ボディ２１０（メモリセルＭＣのチャネル部）から絶縁膜２３１、２３２の膜厚の分だけ離間している。よって、半導体ボディ２１０に対する絶縁膜２３３の電荷による影響は緩和される。その結果、メモリセルＭＣの駆動電流の低下を抑制し、メモリセルＭＣのカットオフ特性の悪化を抑制することができる。

【0071】

また、メモリホールＭＨ内の絶縁膜２３２の内側に絶縁膜２３３を成膜することによって、絶縁膜２３３は、絶縁膜２３２内にほぼ均一に埋め込まれる。このように、コア層２３０を絶縁膜２３１～２３３の三層積層膜にすることによって、コア層２３０をメモリホールＭＨ内にコンフォーマルに形成することができる。

【0072】

第３実施形態のその他の構成は、第２実施形態の構成と同様でよい。よって、第３実施形態は、第２実施形態と同様の効果を得ることができる。

【0073】

次に、第３実施形態による半導体記憶装置の製造方法について説明する。

【0074】

図１４および図１５は、第３実施形態によるアレイチップ２の製造方法を示す断面図である。図６、図７および図１１を参照して説明した工程を経た後、図１４に示すように、メモリホールＭＨ内において絶縁膜２３１の内側に、アモルファスシリコン膜を堆積する。次に、このアモルファスシリコン膜を酸化する。このアモルファスシリコン膜の酸化処理は、ドライ酸化、ウェット酸化のような熱酸化処理であってもよく、ラジカル酸化のような酸化処理であってもよい。これにより、図１４に示す絶縁膜２３２が形成される。

【0075】

次に、ＡＬＤ法またはＣＶＤ法を用いて、メモリホールＭＨ内において絶縁膜２３２の内側に、絶縁膜２３３を堆積する。ＡＬＤ法またはＣＶＤ法を用いて堆積された絶縁膜２３３は、メモリホールＭＨ内の絶縁膜２３２の内壁にコンフォーマルに形成され得る。絶縁膜２３２は、絶縁膜２３２の内側を埋め込む。これにより、図１５に示す三層構造のコア層２３０が形成される。

【0076】

その後、第１実施形態同様に、犠牲膜１２１を電極膜２１に置換（リプレース）する工程等を経て第３実施形態による半導体記憶装置１が完成する。

【0077】

第３実施形態によれば、絶縁膜２３２が、絶縁膜２３１よりもメモリホールＭＨの中心軸側に設けられ、絶縁膜２３３が、絶縁膜２３２よりもメモリホールＭＨの中心軸側に設けられている。絶縁膜２３１が、絶縁膜２３２と半導体ボディ２１０との間に設けられている。従って、第３実施形態は第２実施形態と同様の効果を得ることができる。

【0078】

さらに、ＡＬＤ法またはＣＶＤ法を用いて堆積された絶縁膜２３３は、メモリホールＭＨ内の絶縁膜２３２の内側をコンフォーマルに埋め込むことができる。

【0079】

（第４実施形態）
図１６は、第４実施形態による柱状体および積層体の一部を示す断面図である。図１６は、図３の破線枠Ｂの部分を模式的に示している。

【0080】

第４実施形態では、コア層２３０がメモリホールＭＨ内において、半導体ボディ２１０の側壁に形成された四層（絶縁膜２３１～２３４）の積層体となっている。絶縁膜２３１、２３３は、第３実施形態の絶縁膜２３１、２３３と同じ構成である。

【0081】

絶縁膜２３３は、メモリホールＭＨ内の絶縁膜２３２の内側を埋め込んでいる。絶縁膜２３２は、絶縁膜２３４よりもメモリホールＭＨの中心軸側に設けられている。絶縁膜２３４は、絶縁膜２３１よりもメモリホールＭＨの中心軸側に設けられている。絶縁膜２３１は、絶縁膜２３４と半導体ボディ２１０との間に設けられている。

【0082】

絶縁膜２３４は、シリコン窒化膜であり、絶縁膜２３１と絶縁膜２３２との間に設けられている。絶縁膜２３２は、シリコン窒化膜をラジカル酸化することによって形成されたシリコン酸化膜である。このとき、窒素が絶縁膜２３１側に寄り、シリコン窒化膜である絶縁膜２３４が形成される。絶縁膜２３２は、シリコン窒化膜を酸化して形成されたシリコン酸化膜であるが、窒素濃度は、ＡＬＤ法またはＣＶＤ法を用いて形成された絶縁膜２３１、２３３のシリコン酸化膜の窒素濃度に比べて低い。第４実施形態のその他の構成は、第３実施形態の構成と同様でよい。よって、第４実施形態は、第３実施形態と同様の効果を得ることができる。

【0083】

次に、第４実施形態による半導体記憶装置の製造方法について説明する。

【0084】

図１７および図１８は、第４実施形態によるアレイチップ２の製造方法を示す断面図である。図６、図７および図１１を参照して説明した工程を経た後、図１７に示すように、メモリホールＭＨ内において絶縁膜２３１の内側に、絶縁膜２３２としてシリコン窒化膜を堆積する。次に、このシリコン窒化膜をラジカル酸化する。これにより、シリコン窒化膜は酸化され、シリコン酸化膜に変質するとともに、絶縁膜２３１側にシリコン窒化膜が形成される。第４実施形態において、このシリコン酸化膜が絶縁膜２３２となり、シリコン窒化膜が絶縁膜２３４となる。これにより、図１８に示す構造が得られる。

【0085】

次に、図１５を参照して説明した工程を経て、絶縁膜２３３が、メモリホールＭＨ内の絶縁膜２３２の内側に埋め込まれる。これにより、図１６に示す四層構造のコア層２３０が形成される。

【0086】

その後、第１実施形態同様に、犠牲膜１２１を電極膜２１に置換（リプレース）する工程等を経て第４実施形態による半導体記憶装置１が完成する。

【0087】

第４実施形態によれば、絶縁膜２３２、２３４は、シリコン窒化膜を酸化することによって形成されている。この場合、シリコン窒化膜の絶縁膜２３４が絶縁膜２３１と絶縁膜２３２との間に残るが、その他の構成は、第３実施形態の構成と同様となる。従って、第４実施形態は、第３実施形態と同様の効果を得ることができる。

【0088】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

【符号の説明】

【0089】

２ アレイチップ
２０ 積層体
ＣＬ 柱状体
ＳＴ（ＬＩ） スリット
ＢＳＬ 半導体ソース層
ＭＨ メモリホール
２１０ 半導体ボディ
２２０ メモリ膜
２３０ コア層
２１ 電極膜
２２ 絶縁膜
２１ａ ブロック絶縁膜
２１ｂ バリア膜
２２１ カバー絶縁膜
２２２ 電荷捕獲膜
２２３ トンネル絶縁膜
２３１～２３４ 絶縁膜

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】