(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】P2024098436
(43)【公開日】2024-07-23
(54)【発明の名称】半導体記憶装置
(51)【国際特許分類】
G11C 16/30 20060101AFI20240716BHJP
G11C 5/14 20060101ALI20240716BHJP
G11C 16/04 20060101ALI20240716BHJP
G05F 1/56 20060101ALI20240716BHJP
H02M 3/18 20060101ALI20240716BHJP
【ＦＩ】
G11C16/30 120
G11C5/14 400
G11C16/04 170
G11C16/30 100
G05F1/56 310C
H02M3/18
【審査請求】未請求
【請求項の数】15
【出願形態】ＯＬ
(21)【出願番号】P 2023001968
(22)【出願日】2023-01-10
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】110001634
【氏名又は名称】弁理士法人志賀国際特許事務所
(72)【発明者】
【氏名】鈴木 良尚
(72)【発明者】
【氏名】設樂 一人
(72)【発明者】
【氏名】柴崎 健太
(72)【発明者】
【氏名】熊崎 規泰
【テーマコード（参考）】
5B225
5H430
5H730
【Ｆターム（参考）】
5B225BA01
5B225CA04
5B225EA05
5B225EG02
5B225EG05
5B225EG06
5B225EG07
5B225EG08
5B225FA02
5H430BB01
5H430BB05
5H430BB11
5H430EE05
5H430FF02
5H430FF13
5H430FF17
5H430HH03
5H430LA01
5H730AA14
5H730AS04
5H730BB02
5H730DD04
5H730EE57
5H730FD11
5H730FD61
(57)【要約】
【課題】昇圧回路のパワー効率を向上させることができる半導体記憶装置を提供する。
【解決手段】実施形態の半導体記憶装置は、レギュレータ回路と、チャージポンプ回路と、制御回路と、を有する。レギュレータ回路は、入力された電圧をレギュレートして出力する。チャージポンプ回路は、レギュレータ回路でレギュレートされた電圧が入力電圧として入力され、入力電圧を昇圧する。制御回路は、外部から入力される電圧の電圧値情報に基づき、レギュレータ回路からチャージポンプ回路に入力される入力電圧、及び、チャージポンプ回路のステージ数を変更する。
【選択図】図４
【解決手段】実施形態の半導体記憶装置は、レギュレータ回路と、チャージポンプ回路と、制御回路と、を有する。レギュレータ回路は、入力された電圧をレギュレートして出力する。チャージポンプ回路は、レギュレータ回路でレギュレートされた電圧が入力電圧として入力され、入力電圧を昇圧する。制御回路は、外部から入力される電圧の電圧値情報に基づき、レギュレータ回路からチャージポンプ回路に入力される入力電圧、及び、チャージポンプ回路のステージ数を変更する。
【選択図】図４
【特許請求の範囲】
【請求項1】
外部から入力された電圧をレギュレートして出力するレギュレータ回路と、
前記レギュレータ回路でレギュレートされた電圧が入力電圧として入力され、前記入力電圧を昇圧するチャージポンプ回路と、
外部から入力される電圧の電圧値情報に基づき、前記レギュレータ回路から前記チャージポンプ回路に入力される前記入力電圧を変更する制御回路と、
を有する半導体記憶装置。
前記レギュレータ回路でレギュレートされた電圧が入力電圧として入力され、前記入力電圧を昇圧するチャージポンプ回路と、
外部から入力される電圧の電圧値情報に基づき、前記レギュレータ回路から前記チャージポンプ回路に入力される前記入力電圧を変更する制御回路と、
を有する半導体記憶装置。
【請求項2】
前記チャージポンプ回路は、複数のチャージポンプユニットを有し、
前記制御回路は、前記電圧値情報に基づき、前記チャージポンプユニットのステージ数を変更する請求項１に記載の半導体記憶装置。
前記制御回路は、前記電圧値情報に基づき、前記チャージポンプユニットのステージ数を変更する請求項１に記載の半導体記憶装置。
【請求項3】
前記制御回路は、前記電圧値情報に基づき、前記チャージポンプ回路で生成される電圧のランプレートを変更する請求項１又は２に記載の半導体記憶装置。
【請求項4】
前記外部から入力される電圧の電圧値を測定し、前記電圧値情報として前記制御回路に出力する電圧モニタ回路を有する請求項１又は２に記載の半導体記憶装置。
【請求項5】
前記電圧値情報は、外部の電源制御回路により設定される請求項１又は２に記載の半導体記憶装置。
【請求項6】
前記電圧値情報は、Ｓｅｔ Ｆｅａｔｕｒｅコマンドにより設定される請求項１又は２に記載の半導体記憶装置。
【請求項7】
前記外部から入力された電圧が第１の電圧値であるときに、動作を実行するとともに前記電源電圧端子に流れる第１の動作電流は、前記外部から入力された電圧が前記第１の電圧値より小さい第２の電圧値であるときに、前記動作を実行するとともに前記電源電圧端子に流れる第２の動作電流に比べ、小さい、
請求項１に記載の半導体記憶装置。
請求項１に記載の半導体記憶装置。
【請求項8】
前記チャージポンプ回路で昇圧された電圧が供給される配線を更に有し、
前記外部から入力された電圧が第１の電圧値であるときに、前記配線が所定電圧まで立ち上がる時間は、前記外部から入力された電圧が前記第１の電圧値より小さい第２の電圧値であるときに、前記配線が前記所定電圧まで立ち上がる時間に比べ、短い、
請求項１に記載の半導体記憶装置。
前記外部から入力された電圧が第１の電圧値であるときに、前記配線が所定電圧まで立ち上がる時間は、前記外部から入力された電圧が前記第１の電圧値より小さい第２の電圧値であるときに、前記配線が前記所定電圧まで立ち上がる時間に比べ、短い、
請求項１に記載の半導体記憶装置。
【請求項9】
電源電圧端子と、
前記電源電圧端子を介して外部から入力された電圧をレギュレートして出力するレギュレータ回路と、
前記レギュレータ回路でレギュレートされた電圧が入力電圧として入力され、前記入力電圧を昇圧するチャージポンプ回路と、を有し、
前記外部から入力された電圧が第１の電圧値であるときに、動作を実行するとともに前記電源電圧端子に流れる第１の動作電流は、前記外部から入力された電圧が前記第１の電圧値より小さい第２の電圧値であるときに、前記動作を実行するとともに前記電源電圧端子に流れる第２の動作電流に比べ、小さい、
半導体記憶装置。
前記電源電圧端子を介して外部から入力された電圧をレギュレートして出力するレギュレータ回路と、
前記レギュレータ回路でレギュレートされた電圧が入力電圧として入力され、前記入力電圧を昇圧するチャージポンプ回路と、を有し、
前記外部から入力された電圧が第１の電圧値であるときに、動作を実行するとともに前記電源電圧端子に流れる第１の動作電流は、前記外部から入力された電圧が前記第１の電圧値より小さい第２の電圧値であるときに、前記動作を実行するとともに前記電源電圧端子に流れる第２の動作電流に比べ、小さい、
半導体記憶装置。
【請求項10】
前記動作は、読み出し動作における読み出しパス電圧印加動作である、請求項９に記載の半導体記憶装置。
【請求項11】
前記動作は、書き込み動作におけるプログラム動作である、請求項９に記載の半導体記憶装置。
【請求項12】
前記動作は、書き込み動作におけるベリファイ動作である、請求項９に記載の半導体記憶装置。
【請求項13】
電源電圧端子と、
前記電源電圧端子を介して外部から入力された電圧をレギュレートして出力するレギュレータ回路と、
前記レギュレータ回路でレギュレートされた電圧が入力電圧として入力され、前記入力電圧を昇圧するチャージポンプ回路と、を有し、
前記外部から入力された電圧が第１の電圧値であるときに、受信するコマンドに対応してレディービジー信号がビジーとなる期間は、前記外部から入力された電圧が前記第１の電圧値より小さい第２の電圧値であるときに、前記コマンドに対応してレディービジー信号がビジーとなる期間に比べ、短い、
半導体記憶装置。
前記電源電圧端子を介して外部から入力された電圧をレギュレートして出力するレギュレータ回路と、
前記レギュレータ回路でレギュレートされた電圧が入力電圧として入力され、前記入力電圧を昇圧するチャージポンプ回路と、を有し、
前記外部から入力された電圧が第１の電圧値であるときに、受信するコマンドに対応してレディービジー信号がビジーとなる期間は、前記外部から入力された電圧が前記第１の電圧値より小さい第２の電圧値であるときに、前記コマンドに対応してレディービジー信号がビジーとなる期間に比べ、短い、
半導体記憶装置。
【請求項14】
前記コマンドは、書き込み動作の実行を命令する、請求項１３に記載の半導体記憶装置。
【請求項15】
前記コマンドは、読み出し動作の実行を命令する、請求項１３に記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【0001】
本実施形態は、半導体記憶装置に関する。
【背景技術】
【0002】
半導体記憶装置の一種として、昇圧回路を備えた不揮発性メモリが知られている。不揮発性メモリが駆動する際には、外部から昇圧回路に電圧Ｖｃｃが入力される。一般に、仕様書やデータシート等において、不揮発性メモリが正常に動作する電圧Ｖｃｃの電圧値の範囲が定められている。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】米国特許出願公開第２０１８／１０２１７５号明細書
【特許文献2】米国特許出願公開第２０１７／７６８００号明細書
【特許文献3】米国特許出願公開第２０１３／３３６０６７号明細書
【発明の概要】
【発明が解決しようとする課題】
【0004】
本実施形態は、昇圧回路のパワー効率を向上させることができる半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【0005】
実施形態の半導体記憶装置は、レギュレータ回路と、チャージポンプ回路と、制御回路と、を有する。レギュレータ回路は、外部から入力された電圧をレギュレートして出力する。チャージポンプ回路は、レギュレータ回路でレギュレートされた電圧が入力電圧として入力され、入力電圧を昇圧する。制御回路は、外部から入力される電圧の電圧値情報に基づき、レギュレータ回路からチャージポンプ回路に入力される入力電圧を変更する。
【図面の簡単な説明】
【0006】
【図1】第１の実施形態にかかるメモリシステムの構成例を示すブロック図である。
【図2】第１の実施形態の不揮発性メモリの構成例を示すブロック図である。
【図3】３次元構造のメモリセルアレイ２３のブロックの構成例を示す図である。
【図4】第１の実施形態のシーケンサ及び昇圧回路の構成の一例を示す図である。
【図5A】チャージポンプ回路３１において、チャージポンプユニットのステージ数が２である例を示す図である。
【図5B】チャージポンプ回路３１において、チャージポンプユニットのステージ数が４である例を示す図である。
【図6A】昇圧回路２８Ａの出力電圧と出力電流の関係を示す図である。
【図6B】昇圧回路２８Ａの出力電圧とパワー効率の関係を示す図である。
【図7】本実施形態の３ｂｉｔ／Ｃｅｌｌ（ＴＬＣ）のＭｉｄｄｌｅページの読み出し動作時の動作電流ＩＣＣの一例を示す図である。
【図8】第２の実施形態のシーケンサ及び昇圧回路の構成の一例を示す図である。
【図9】電圧のランプレートの一例を示す波形図である。
【図10】チャネルプリチャージ動作及び初回のプログラム動作における各配線の電位変化を示す図である。
【図11】書き込み動作を示すタイミングチャートである。
【図12】読み出し動作における各配線の電位変化を示す図である。
【図13】読み出し動作を示すタイミングチャートである。
【図14】消去動作における各配線の電位変化を示す図である。
【図15】消去動作を示すタイミングチャートである。
【図16】第３の実施形態のシーケンサ及び昇圧回路の構成の一例を示す図である。
【図17】第３の実施形態の変形例に係るシーケンサ及び昇圧回路の構成の一例を示す図である。
【図18】電圧値情報を設定するためのコマンドシーケンスの一例を示す図である。
【図19】第４の実施形態の不揮発性メモリの構成例を示すブロック図である。
【図20】ＮＯＲ型フラッシュメモリの構成の一例を示すブロック図である。
【発明を実施するための形態】
【0007】
以下、図面を参照して実施形態を説明する。
（第１の実施形態）
（１－１．メモリシステムの構成）
図１は、第１の実施形態にかかるメモリシステムの構成例を示すブロック図である。実施形態のメモリシステムは、メモリコントローラ１と、半導体記憶装置としての不揮発性メモリ２とを備える。メモリシステムは、ホストと接続可能である。ホストは、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。
（第１の実施形態）
（１－１．メモリシステムの構成）
図１は、第１の実施形態にかかるメモリシステムの構成例を示すブロック図である。実施形態のメモリシステムは、メモリコントローラ１と、半導体記憶装置としての不揮発性メモリ２とを備える。メモリシステムは、ホストと接続可能である。ホストは、例えば、パーソナルコンピュータ、携帯端末などの電子機器である。
【0008】
不揮発性メモリ２は、データを不揮発に記憶するメモリであり、例えば、ＮＡＮＤメモリ（ＮＡＮＤフラッシュメモリ）を備えている。不揮発性メモリ２は、例えば、メモリセルあたり３ｂｉｔを記憶可能なメモリセルを有するＮＡＮＤメモリ、すなわち３ｂｉｔ／Ｃｅｌｌ（ＴＬＣ：Ｔｒｉｐｌｅ Ｌｅｖｅｌ Ｃｅｌｌ）のＮＡＮＤメモリである。不揮発性メモリ２は、１ｂｉｔ／Ｃｅｌｌ、２ｂｉｔ／Ｃｅｌｌ、または４ｂｉｔ／Ｃｅｌｌ以上の複数ビットを記憶可能なＮＡＮＤメモリであっても構わない。また、不揮発性メモリ２は、通常、複数のメモリチップからなる。
【0009】
メモリコントローラ１は、ホストからの書き込みリクエストに従って不揮発性メモリ２へのデータの書き込みを制御する。また、メモリコントローラ１は、ホストからの読み出しリクエストに従って不揮発性メモリ２からのデータの読み出しを制御する。メモリコントローラ１と不揮発性メモリ２との間では、チップイネーブル信号／ＣＥ、レディービジー信号／ＲＢ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、ライトプロテクト信号／ＷＰ、データである信号ＤＱ＜７：０＞、データストローブ信号ＤＱＳ、／ＤＱＳ、の各信号が送受信される。なお、信号名に付記された"／"は、アクティブ・ローを示す。
【0010】
例えば、不揮発性メモリ２とメモリコントローラ１は、それぞれが、半導体チップ（以下、単に"チップ"ともいう）として形成される。
【0011】
チップイネーブル信号／ＣＥは、不揮発性メモリ２の特定のメモリチップを選択し、イネーブルにするための信号である。レディービジー信号／ＲＢは、不揮発性メモリ２がレディー状態（外部からの命令を受け付けることが可能である状態）であるか、ビジー状態（外部からの命令を受け付けることができない状態）であるかを示すための信号である。メモリコントローラ１は、レディービジー信号／ＲＢを受けることで、不揮発性メモリ２の状態を知ることができる。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱ＜７：０＞がコマンドであることを示す信号である。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱ＜７：０＞として送信されるコマンドを、不揮発性メモリ２の選択されたメモリチップにおけるコマンドレジスタにラッチすることを可能にする。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱ＜７：０＞がアドレスであることを示す信号である。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱ＜７：０＞として送信されるアドレスを、不揮発性メモリ２の選択されたメモリチップにおけるアドレスレジスタにラッチすることを可能にする。ライトイネーブル信号／ＷＥは、受信した信号ＤＱ＜７：０＞を不揮発性メモリ２に取り込むための信号であり、メモリコントローラ１によりコマンド、アドレス、及びデータを受信する都度アサートされる。ライトイネーブル信号／ＷＥが"Ｌ（Ｌｏｗ）"レベルである間に信号ＤＱ＜７：０＞を取り込むよう不揮発性メモリ２に指示する。
【0012】
リードイネーブル信号ＲＥ、／ＲＥは、メモリコントローラ１が、不揮発性メモリ２からデータを読み出すための信号である。例えば、信号ＤＱ＜７：０＞を出力する際の不揮発性メモリ２の動作タイミングを制御するために使用される。ライトプロテクト信号／ＷＰは、データ書き込み及び消去の禁止を不揮発性メモリ２に指示するための信号である。
【0013】
信号ＤＱ＜７：０＞は、不揮発性メモリ２とメモリコントローラ１との間で送受信されるデータの実体であり、コマンド、アドレス、及びデータを含む。データストローブ信号ＤＱＳ、／ＤＱＳは、信号ＤＱ＜７：０＞の入出力のタイミングを制御するための信号である。
【0014】
メモリコントローラ１は、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ（Ｅｒｒｏｒ Ｃｈｅｃｋ ａｎｄ Ｃｏｒｒｅｃｔ）回路１４およびメモリインターフェイス１５を備える。ＲＡＭ１１、プロセッサ１２、ホストインターフェイス１３、ＥＣＣ回路１４およびメモリインターフェイス１５は、互いに内部バス１６で接続される。
【0015】
ホストインターフェイス１３は、ホストから受信したリクエスト、ユーザデータ（書き込みデータ）などを内部バス１６に出力する。また、ホストインターフェイス１３は、不揮発性メモリ２から読み出されたユーザデータ、プロセッサ１２からの応答などをホストへ送信する。
【0016】
メモリインターフェイス１５は、プロセッサ１２の指示に基づいて、ユーザデータ等を不揮発性メモリ２へ書き込む処理および不揮発性メモリ２から読み出す処理を制御する。
【0017】
プロセッサ１２は、メモリコントローラ１を統括的に制御する。プロセッサ１２は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、ＭＰＵ（Ｍｉｃｒｏ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）等である。プロセッサ１２は、ホストからホストインターフェイス１３経由でリクエストを受けた場合に、そのリクエストに従った制御を行う。例えば、プロセッサ１２は、ホストからのリクエストに従って、不揮発性メモリ２へのユーザデータおよびパリティの書き込みをメモリインターフェイス１５へ指示する。また、プロセッサ１２は、ホストからのリクエストに従って、不揮発性メモリ２からのユーザデータおよびパリティの読み出しを、メモリインターフェイス１５へ指示する。
【0018】
プロセッサ１２は、ＲＡＭ１１に蓄積されるユーザデータに対して、不揮発性メモリ２上の格納領域（メモリ領域）を決定する。ユーザデータは、内部バス１６経由でＲＡＭ１１に格納される。プロセッサ１２は、メモリ領域の決定を、書き込み単位であるページ単位のデータ（ページデータ）に対して実施する。本明細書では、不揮発性メモリ２の１ページに格納されるユーザデータをユニットデータと定義する。ユニットデータは、一般的にはＥＣＣ回路１４によって符号化されて符号語として不揮発性メモリ２に格納される。本実施形態では、符号化は必須ではない。メモリコントローラ１は、符号化せずにユニットデータを不揮発性メモリ２に格納してもよいが、図１では、一構成例として符号化を行う構成を示している。メモリコントローラ１が符号化を行わない場合には、ページデータはユニットデータと一致する。また、１つのユニットデータに基づいて１つの符号語が生成されてもよいし、ユニットデータが分割された分割データに基づいて１つの符号語が生成されてもよい。また、複数のユニットデータを用いて１つの符号語が生成されてもよい。
【0019】
プロセッサ１２は、ユニットデータごとに書き込み先の不揮発性メモリ２のメモリ領域を決定する。不揮発性メモリ２のメモリ領域には物理アドレスが割当てられている。プロセッサ１２は、ユニットデータの書き込み先のメモリ領域を、物理アドレスを用いて管理する。プロセッサ１２は、決定したメモリ領域（物理アドレス）を指定してユーザデータを不揮発性メモリ２へ書き込むようメモリインターフェイス１５へ指示する。プロセッサ１２は、ユーザデータの論理アドレス（ホストが管理する論理アドレス）と物理アドレスとの対応を管理する。プロセッサ１２は、ホストからの論理アドレスを含む読み出しリクエストを受信した場合は、論理アドレスに対応する物理アドレスを特定し、物理アドレスを指定してユーザデータの読み出しをメモリインターフェイス１５へ指示する。
【0020】
ＥＣＣ回路１４は、ＲＡＭ１１に格納されたユーザデータを符号化して、符号語を生成する。また、ＥＣＣ回路１４は、不揮発性メモリ２から読み出された符号語を復号する。
【0021】
ＲＡＭ１１は、ホストから受信したユーザデータを不揮発性メモリ２へ記憶するまでに一時格納したり、不揮発性メモリ２から読み出したデータをホストへ送信するまでに一時格納したりする。ＲＡＭ１１は、例えば、ＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）などの汎用メモリである。
【0022】
図１では、メモリコントローラ１が、ＥＣＣ回路１４とメモリインターフェイス１５をそれぞれ備える構成例を示した。しかしながら、ＥＣＣ回路１４がメモリインターフェイス１５に内蔵されていてもよい。また、ＥＣＣ回路１４が、不揮発性メモリ２に内蔵されていてもよい。
【0023】
ホストから書き込みリクエストを受信した場合、メモリシステムは次のように動作する。プロセッサ１２は、書き込み対象となるデータをＲＡＭ１１に一時記憶させる。プロセッサ１２は、ＲＡＭ１１に格納されたデータを読み出し、ＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力されたデータを符号化し、符号語をメモリインターフェイス１５に入力する。メモリインターフェイス１５は、入力された符号語を不揮発性メモリ２に書き込む。
【0024】
ホストから読み出しリクエストを受信した場合、メモリシステムは次のように動作する。メモリインターフェイス１５は、不揮発性メモリ２から読み出した符号語をＥＣＣ回路１４に入力する。ＥＣＣ回路１４は、入力された符号語を復号し、復号されたデータをＲＡＭ１１に格納する。プロセッサ１２は、ＲＡＭ１１に格納されたデータを、ホストインターフェイス１３を介してホストに送信する。
【0025】
（１－２．不揮発性メモリの構成）
図２は、第１の実施形態の不揮発性メモリの構成例を示すブロック図である。不揮発性メモリ２は、ロジック制御回路２１、入出力回路２２、メモリセルアレイ２３、センスアンプ２４、ロウデコーダ２５、レジスタ２６、シーケンサ２７、電圧生成回路２８、電圧モニタ回路２９、入出力用パッド群３２、ロジック制御用パッド群３４、及び、電源入力用端子群３５を備えている。
図２は、第１の実施形態の不揮発性メモリの構成例を示すブロック図である。不揮発性メモリ２は、ロジック制御回路２１、入出力回路２２、メモリセルアレイ２３、センスアンプ２４、ロウデコーダ２５、レジスタ２６、シーケンサ２７、電圧生成回路２８、電圧モニタ回路２９、入出力用パッド群３２、ロジック制御用パッド群３４、及び、電源入力用端子群３５を備えている。
【0026】
メモリセルアレイ２３は、複数のブロックを備える。複数のブロックＢＬＫの各々は、複数のメモリセルトランジスタ（メモリセル）を備える。メモリセルアレイ２３には、メモリセルトランジスタに印加する電圧を制御するために、複数のビット線、複数のワード線、及びソース線などが配設される。ブロックＢＬＫの具体的な構成については後述する。
【0027】
入出力用パッド群３２は、メモリコントローラ１との間でデータを含む各信号の送受信を行うため、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳに対応する複数の端子（パッド）を備えている。
【0028】
ロジック制御用パッド群３４は、メモリコントローラ１との間で各信号の送受信を行うため、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ、／ＲＥ、ライトプロテクト信号／ＷＰ、及びレディービジー信号／ＲＢに対応する複数の端子（パッド）を備えている。
【0029】
チップイネーブル信号／ＣＥは、不揮発性メモリ２の選択を可能にする。コマンドラッチイネーブル信号ＣＬＥは、信号ＤＱ＜７：０＞として送信されるコマンドをコマンドレジスタにラッチすることを可能にする。アドレスラッチイネーブル信号ＡＬＥは、信号ＤＱ＜７：０＞として送信されるアドレスをアドレスレジスタにラッチすることを可能にする。ライトイネーブル信号／ＷＥは、書き込みを可能にする。リードイネーブル信号ＲＥは、読み出しを可能にする。ライトプロテクト信号／ＷＰは、書き込み及び消去を禁止する。レディービジー信号／ＲＢは、不揮発性メモリ２がレディー状態（外部からの命令を受け付けることが可能である状態）であるか、ビジー状態（外部からの命令を受け付けることができない状態）であるかを示す。メモリコントローラ１は、レディービジー信号／ＲＢを受けることで、不揮発性メモリ２の状態を知ることができる。
【0030】
電源入力用端子群３５は、外部から不揮発性メモリ２に、種々の動作電源を供給するため、電源電圧Ｖｃｃ及び接地電圧Ｖｓｓを入力する複数の端子を備えている。なお、電源入力用端子群３５は、電源電圧Ｖｃｃ及び接地電圧Ｖｓｓを入力する複数の端子の他に、電源電圧ＶｃｃＱ及びＶｐｐを入力する複数の端子を備えていていもよい。電源電圧Ｖｃｃは、動作電源として一般的に外部から与えられる回路電源電圧であり、例えば２．５Ｖや３．３Ｖ程度の電圧が入力される。一般に、仕様書やデータシート等において、不揮発性メモリが正常に動作する電圧Ｖｃｃの電圧値の範囲が定められており、例えば２．３５Ｖ～３．６Ｖの範囲である。電源電圧ＶｃｃＱは、例えば１．２Ｖや１．８Ｖの電圧が入力される。電源電圧ＶｃｃＱは、メモリコントローラ１と不揮発性メモリ２との間で信号を送受信する際に用いられる。
【0031】
電源電圧Ｖｐｐは、電源電圧Ｖｃｃよりも高圧の電源電圧であり、例えば１２Ｖの電圧が入力される。メモリセルアレイ２３へデータを書き込んだり、データを消去したりする際には、２０Ｖ程度の高い電圧が必要となる。この際に、約３．３Ｖの電源電圧Ｖｃｃを電圧生成回路２８の昇圧回路で昇圧するよりも、約１２Ｖの電源電圧Ｖｐｐを昇圧するほうが、高速かつ低消費電力で所望の電圧を生成することができる。電源電圧Ｖｃｃは、不揮発性メモリ２に標準的に供給される電源であり、電源電圧Ｖｐｐは、例えば使用環境に応じて追加的・任意的に供給される電源である。
【0032】
ロジック制御回路２１及び入出力回路２２は、ＮＡＮＤバスを介して、メモリコントローラ１に接続される。入出力回路２２は、メモリコントローラ１との間でＮＡＮＤバスを介して、信号ＤＱ（例えばＤＱ０～ＤＱ７）を送受信する。
【0033】
ロジック制御回路２１は、メモリコントローラ１からＮＡＮＤバスを介して、外部制御信号（例えば、チップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号ＲＥ，／ＲＥ、及びライトプロテクト信号／ＷＰ）を受信する。また、ロジック制御回路２１は、ＮＡＮＤバスを介して、メモリコントローラ１にレディービジー信号／ＲＢを送信する。
【0034】
入出力回路２２は、メモリコントローラ１との間で、信号ＤＱ＜７：０＞、及び、データストローブ信号ＤＱＳ、／ＤＱＳを送受信する。入出力回路２２は、信号ＤＱ＜７：０＞内のコマンド及びアドレスをレジスタ２６に転送する。また、入出力回路２２は、書き込みデータ、及び読み出しデータをセンスアンプ２４との間で送受信する。
【0035】
レジスタ２６は、コマンドレジスタ、アドレスレジスタ、及びステータスレジスタなどを備える。コマンドレジスタは、コマンドを一時的に保持する。アドレスレジスタは、アドレスを一時的に保持する。ステータスレジスタは、不揮発性メモリ２の動作に必要なデータを一時的に保持する。レジスタ２６は、例えばＳＲＡＭから構成される。
【0036】
制御回路としてのシーケンサ２７は、レジスタ２６からコマンドを受け、このコマンドに基づくシーケンスに従って不揮発性メモリ２を制御する。
【0037】
電圧生成回路２８は、昇圧回路２８Ａを備える。昇圧回路２８Ａは、不揮発性メモリ２の外部から電源電圧を受け、この電源電圧を昇圧し、書き込み動作、読み出し動作、及び消去動作等に用いられる複数の電圧を生成する。電圧生成回路２８は、昇圧回路２８Ａが生成した電圧を、メモリセルアレイ２３、センスアンプ２４、及びロウデコーダ２５などに供給する。昇圧回路２８Ａの詳細な構成については、後述する図４を用いて説明する。
【0038】
電圧モニタ回路２９は、外部から供給される電圧Ｖｃｃの電圧値を測定し、電圧Ｖｃｃの電圧値情報をシーケンサ２７に出力する。電圧値の測定頻度は、メモリシステムに依存し、任意である。電圧値の測定頻度は、例えば、書き込み動作、読み出し動作、及び消去動作等の動作毎や、電源入力するパワーオン毎である。また、例えば、１～数十もしくは数百sec、msec、μsec等の一定期間毎に電圧値を測定してもかまわない。
【0039】
ロウデコーダ２５は、レジスタ２６からロウアドレスを受け、このロウアドレスをデコードする。ロウデコーダ２５は、デコードされたロウアドレスに基づいて、ワード線の選択動作を行う。そして、ロウデコーダ２５は、選択されたブロックに、書き込み動作、読み出し動作、及び消去動作に必要な複数の電圧を転送する。
【0040】
センスアンプ２４は、レジスタ２６からカラムアドレスを受け、このカラムアドレスをデコードする。センスアンプ２４は、センスアンプユニット群２４Ａと、データレジスタ２４Ｂを有する。センスアンプユニット群２４Ａは、各ビット線に接続されており、デコードされたカラムアドレスに基づいて、いずれかのビット線を選択する。また、センスアンプユニット群２４Ａは、データの読み出し時には、メモリセルトランジスタからビット線に読み出されたデータを検知及び増幅する。また、センスアンプユニット群２４Ａは、データの書き込み時には、書き込みデータをビット線に転送する。
【0041】
データレジスタ２４Ｂは、データの読み出し時には、センスアンプユニット群２４Ａにより検出したデータを一時的に保持し、これをシリアルに入出力回路２２へ転送する。また、データレジスタ２４Ｂは、データの書き込み時には、入出力回路２２からシリアルに転送されたデータを一時的に保持し、これをセンスアンプユニット群２４Ａへ転送する。データレジスタ２４Ｂは、ＳＲＡＭなどで構成される。
【0042】
（１－３．メモリセルアレイのブロック構成）
図３は、３次元構造のメモリセルアレイ２３のブロックの構成例を示す図である。図３はメモリセルアレイ２３を構成する複数のブロックのうちの１つのブロックＢＬＫを示している。メモリセルアレイの他のブロックも図３と同様の構成を有する。なお、本実施形態は、２次元構造のメモリセルアレイにも適用可能である。
図３は、３次元構造のメモリセルアレイ２３のブロックの構成例を示す図である。図３はメモリセルアレイ２３を構成する複数のブロックのうちの１つのブロックＢＬＫを示している。メモリセルアレイの他のブロックも図３と同様の構成を有する。なお、本実施形態は、２次元構造のメモリセルアレイにも適用可能である。
【0043】
図示するように、ブロックＢＬＫは、例えば４つのストリングユニット（ＳＵ０～ＳＵ３）を含む。また各々のストリングユニットＳＵは、複数のＮＡＮＤストリングＮＳを含む。ＮＡＮＤストリングＮＳの各々は、ここでは８個のメモリセルトランジスタＭＴ（ＭＴ０～ＭＴ７）と、選択ゲートトランジスタＳＴ１、ＳＴ２とを含む。メモリセルトランジスタＭＴは、ゲートと電荷蓄積層とを備え、データを不揮発に保持する。なお、ＮＡＮＤストリングＮＳに含まれるメモリセルトランジスタＭＴの個数は、便宜上８個とするが、更に多数個であってもよい。
【0044】
選択ゲートトランジスタＳＴ１、ＳＴ２は、電気回路上は１つのトランジスタとして示しているが、構造上はメモリセルトランジスタと同じでもよい。また、例えばカットオフ特性を高めるために、選択ゲートトランジスタＳＴ１、ＳＴ２として、それぞれ複数の選択ゲートトランジスタを用いてもよい。さらに、メモリセルトランジスタＭＴと選択ゲートトランジスタＳＴ１、ＳＴ２との間には、ダミーセルトランジスタが設けられていてもよい。
【0045】
メモリセルトランジスタＭＴは、選択ゲートトランジスタＳＴ１、ＳＴ２間において、直列接続されるようにして配置されている。一端側のメモリセルトランジスタＭＴ７が、選択ゲートトランジスタＳＴ１に接続され、他端側のメモリセルトランジスタＭＴ０が、選択ゲートトランジスタＳＴ２に接続されている。
【0046】
ストリングユニットＳＵ０～ＳＵ３の各々の選択ゲートトランジスタＳＴ１のゲートは、それぞれ選択ゲート線ＳＧＤ０～ＳＧＤ３（以下、これらを区別する必要がない場合には選択ゲート線ＳＧＤという）に接続される。他方で、選択ゲートトランジスタＳＴ２のゲートは、同一のブロックＢＬＫ内にある複数のストリングユニットＳＵ間で同一の選択ゲート線ＳＧＳに共通接続される。また、同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴ０～ＭＴ７のゲートは、それぞれワード線ＷＬ０～ＷＬ７に共通接続される。すなわち、ワード線ＷＬ０～ＷＬ７及び選択ゲート線ＳＧＳは、同一ブロックＢＬＫ内の複数のストリングユニットＳＵ０～ＳＵ３間で共通に接続されているのに対し、選択ゲート線ＳＧＤは、同一ブロックＢＬＫ内であってもストリングユニットＳＵ０～ＳＵ３毎に独立している。
【0047】
ＮＡＮＤストリングＮＳを構成するメモリセルトランジスタＭＴ０～ＭＴ７のゲートには、それぞれワード線ＷＬ０～ＷＬ７が接続されている。ブロックＢＬＫ内において同一行にあるメモリセルトランジスタＭＴｉのゲートは、同一のワード線ＷＬｉに接続される。なお、以下の説明では、ＮＡＮＤストリングＮＳを単に「ストリング」という場合がある。
【0048】
各ＮＡＮＤストリングＮＳは、対応するビット線に接続されている。従って、各メモリセルトランジスタＭＴは、ＮＡＮＤストリングＮＳに含まれる選択ゲートトランジスタＳＴや他のメモリセルトランジスタＭＴを介して、ビット線に接続されている。同一のブロックＢＬＫ内にあるメモリセルトランジスタＭＴのデータは、一括して消去される。一方、データの読み出し及び書き込みは、メモリセルグループＭＧ単位（またはページ単位）で行われる。本明細書では、１つのワード線ＷＬｉに接続され、かつ１つのストリングユニットＳＵに属する複数のメモリセルトランジスタＭＴをメモリセルグループＭＧと定義する。読み出し動作及び書き込み動作時において、物理アドレスに応じて、１本のワード線ＷＬｉおよび１本の選択ゲート線ＳＧＤが選択され、メモリセルグループＭＧが選択される。
【0049】
（シーケンサ及び昇圧回路の構成）
図４は、第１の実施形態のシーケンサ及び昇圧回路の構成の一例を示す図である。
シーケンサ２７は、複数のルックアップテーブルＴＢ１、ＴＢ２、・・・、ＴＢｎを有する。複数のルックアップテーブルＴＢ１、ＴＢ２、・・・、ＴＢｎのそれぞれは、例えば、２．４Ｖから０．１Ｖステップで３．９Ｖまでの１６個の電圧値情報に対応する。あるいは、複数のルックアップテーブルＴＢ１、ＴＢ２、・・・、ＴＢｎのそれぞれは、例えば、２．４Ｖから０．０５Ｖステップで３．９Ｖまでの３２個の電圧値情報に対応してもよい。あるいは、複数のルックアップテーブルＴＢ１、ＴＢ２、・・・、ＴＢｎのそれぞれは、例えば、２．４Ｖから０．２Ｖステップで３．９Ｖまでの８個の電圧値情報に対応してもよい。また、ステップ幅は一定ではなく、例えば０．０５Ｖ～０．２Ｖステップ程度に変動してもかまわない。
図４は、第１の実施形態のシーケンサ及び昇圧回路の構成の一例を示す図である。
シーケンサ２７は、複数のルックアップテーブルＴＢ１、ＴＢ２、・・・、ＴＢｎを有する。複数のルックアップテーブルＴＢ１、ＴＢ２、・・・、ＴＢｎのそれぞれは、例えば、２．４Ｖから０．１Ｖステップで３．９Ｖまでの１６個の電圧値情報に対応する。あるいは、複数のルックアップテーブルＴＢ１、ＴＢ２、・・・、ＴＢｎのそれぞれは、例えば、２．４Ｖから０．０５Ｖステップで３．９Ｖまでの３２個の電圧値情報に対応してもよい。あるいは、複数のルックアップテーブルＴＢ１、ＴＢ２、・・・、ＴＢｎのそれぞれは、例えば、２．４Ｖから０．２Ｖステップで３．９Ｖまでの８個の電圧値情報に対応してもよい。また、ステップ幅は一定ではなく、例えば０．０５Ｖ～０．２Ｖステップ程度に変動してもかまわない。
【0050】
昇圧回路２８Ａは、レギュレータ回路３０と、チャージポンプ回路３１とを有する。
【0051】
レギュレータ回路３０は、ＮＭＯＳトランジスタＮＭと、アンプＡＭＰと、抵抗Ｒ１と可変抵抗Ｒ２とを有する。レギュレータ回路３０は、入力された電圧Ｖｃｃをレギュレートする。言い換えると、レギュレータ回路３０は、入力された電圧Ｖｃｃを平滑化し、一定に保たれた電圧・電流を出力する。レギュレータ回路３０によりレギュレートされた電圧は、チャージポンプ回路３１に入力電圧Ｖｉｎとして入力される。なお、レギュレータ回路３０は、図４に示す構成に限定されるものではなく、他の構成であってもよい。例えば、レギュレータ回路３０は、ＮＭＯＳトランジスタＮＭに代わりＰＭＯＳトランジスタを有する構成であってもよい。
【0052】
チャージポンプ回路３１は、例えばＮＭＯＳトランジスタＮＭ１～ＮＭｎ＋１と、容量Ｃ１～Ｃｎとを有する。チャージポンプ回路３１は、入力電圧Ｖｉｎを昇圧し、出力電圧Ｖｏｕｔを出力する。
【0053】
各ルックアップテーブルＴＢ１～ＴＢｎは、電圧Ｖｃｃの電圧値情報と、電圧値情報に対応する制御信号ＣＳ１及びＣＳ２の情報が対応付けられている。制御信号ＣＳ１は、可変抵抗Ｒ２の抵抗値を変更し、レギュレータ回路３０からチャージポンプ回路３１に入力される入力電圧を制御するための制御信号である。制御信号ＣＳ２は、チャージポンプ回路３１内のステージ数を制御するための制御信号である。チャージポンプ回路３１内のステージ数は、後述するチャージポンプユニットの段数に相当する。
【0054】
シーケンサ２７は、電圧モニタ回路２９から入力された電圧Ｖｃｃの電圧値情報に基づき、電圧値情報に対応するルックアップテーブルＴＢを参照し、例えば８種類（３ｂｉｔ）～３２種類（５ｂｉｔ）程度のコードＣＤのような各種のデジタル信号を生成する。シーケンサ２７は、生成した各種のデジタル信号を制御信号ＣＳ１及びＣＳ２としてレギュレータ回路３０及びチャージポンプ回路３１に出力する。
【0055】
レギュレータ回路３０のＮＭＯＳトランジスタＮＭは、電圧Ｖｃｃが入力されるドレイン端子と、制御信号が入力されるゲート端子と、出力電圧を出力するソース端子とを備える。ソース端子から出力された出力電圧は、チャージポンプ回路３１に入力電圧Ｖｉｎとして入力される。
【0056】
抵抗Ｒ１及び可変抵抗Ｒ２は、ＮＭＯＳトランジスタＮＭのソース端子とグランドとの間に直列に接続される。抵抗Ｒ１及び可変抵抗Ｒ２は、出力電圧を分圧する。抵抗Ｒ１及び可変抵抗Ｒ２の接続点から出力電圧を分圧したフィードバック電圧がアンプＡＭＰに出力される。
【0057】
アンプＡＭＰは、基準電圧Ｖｒｅｆが反転入力端子に供給され、フィードバック電圧が非反転入力端子に供給される。アンプＡＭＰは、基準電圧Ｖｒｅｆとフィードバック電圧との差に応じた制御信号をＮＭＯＳトランジスタＮＭのゲート端子に出力する。アンプＡＭＰは、フィードバック電圧が基準電圧Ｖｒｅｆと等しくなるように制御信号を制御することで、ＮＭＯＳトランジスタＮＭのソース端子から出力される出力電圧が変化する。
【0058】
可変抵抗Ｒ２は、シーケンサ２７からの制御信号ＣＳ１によって抵抗値が変化する。可変抵抗Ｒ２の抵抗値が変化することで、抵抗Ｒ１及び可変抵抗Ｒ２の接続点からアンプＡＭＰへ入力されるフィードバック電圧が常に基準電圧Ｖｒｅｆと等しくなるように制御される。この結果、レギュレータ回路３０から出力される出力電圧、言い換えると、チャージポンプ回路３１に入力される入力電圧Ｖｉｎが変化する。このように、レギュレータ回路３０は、シーケンサ２７からの制御信号ＣＳ１に応じて、チャージポンプ回路３１に供給する入力電圧Ｖｉｎを変更する。
【0059】
一般的に、チャージポンプ回路の出力電流Ｉｏｕｔは、以下の式（１）で表される。
【0060】
Ｉｏｕｔ＝Ｃ×（（Ｎ＋１）×Ｖｉｎ－Ｖｏｕｔ）／（Ｎ×Ｔｃｌｋ）・・・（１）
式（１）において、Ｃはチャージポンプ回路内の容量、Ｎはステージ数、Ｖｉｎはチャージポンプ回路への入力電圧、Ｖｏｕｔはチャージポンプ回路からの出力電圧、Ｔｃｌｋはクロック信号のサイクル数である。式（１）から明らかなように、チャージポンプ回路の出力電流Ｉｏｕｔは、入力電圧Ｖｉｎに大きく依存する。すなわち、チャージポンプ回路は、入力電圧Ｖｉｎが大きいほど、出力電流が大きくなる。従来、一定の出力電流を提供するため、チャージポンプ回路の入力電圧値は電圧Ｖｃｃに依らず一定としていた。すなわち、従来の昇圧回路内のレギュレータ回路は、外部から入力された電圧Ｖｃｃを仕様で定められている最も低い電圧程度にレギュレートしてチャージポンプ回路に供給していた。これにより、仕様で定められた範囲の電圧値を有する電圧Ｖｃｃ全てに対して、要求される昇圧動作を保証していた。しかしながら、外部から不揮発性メモリ２に入力される電圧Ｖｃｃは、仕様で定められている最も低い電圧より十分高いことが多い。このため、従来、レギュレータ回路で入力電圧を降下させ、その降下させた電圧をチャージポンプ回路で昇圧させており、昇圧回路のパワー効率は低かった。
式（１）において、Ｃはチャージポンプ回路内の容量、Ｎはステージ数、Ｖｉｎはチャージポンプ回路への入力電圧、Ｖｏｕｔはチャージポンプ回路からの出力電圧、Ｔｃｌｋはクロック信号のサイクル数である。式（１）から明らかなように、チャージポンプ回路の出力電流Ｉｏｕｔは、入力電圧Ｖｉｎに大きく依存する。すなわち、チャージポンプ回路は、入力電圧Ｖｉｎが大きいほど、出力電流が大きくなる。従来、一定の出力電流を提供するため、チャージポンプ回路の入力電圧値は電圧Ｖｃｃに依らず一定としていた。すなわち、従来の昇圧回路内のレギュレータ回路は、外部から入力された電圧Ｖｃｃを仕様で定められている最も低い電圧程度にレギュレートしてチャージポンプ回路に供給していた。これにより、仕様で定められた範囲の電圧値を有する電圧Ｖｃｃ全てに対して、要求される昇圧動作を保証していた。しかしながら、外部から不揮発性メモリ２に入力される電圧Ｖｃｃは、仕様で定められている最も低い電圧より十分高いことが多い。このため、従来、レギュレータ回路で入力電圧を降下させ、その降下させた電圧をチャージポンプ回路で昇圧させており、昇圧回路のパワー効率は低かった。
【0061】
一方、本実施形態のレギュレータ回路３０は、制御信号ＣＳ１に応じて可変抵抗Ｒ２の抵抗値を変更することで、電圧Ｖｃｃを電圧Ｖｃｃより平滑化に必要な程度あるいは意図せず生じてしまう電圧Ｖｃｃの変動量を吸収できる程度の電圧にレギュレートしてチャージポンプ回路３１に供給する。すなわち、レギュレータ回路で電圧Ｖｃｃから低下させる電圧量は、少ない。そのため、多くの場合において、レギュレータ回路３０は、外部から入力された電圧Ｖｃｃの電圧値に応じて、仕様で定められている最も低い電圧よりも高い電圧をチャージポンプ回路３１に供給する。
【0062】
チャージポンプ回路３１のＮＭＯＳトランジスタＮＭ１～ＮＭｎ＋１はそれぞれダイオード接続され、入力から出力側へ一方向にのみ電流を流す。ＮＭＯＳトランジスタＮＭ１～ＮＭｎ＋１は、入力から出力に向かって直列接続される。
【0063】
容量Ｃ１～Ｃｎの一端のそれぞれは、ＮＭＯＳトランジスタＮＭ１及びＮＭ２の間のノード～ＮＭＯＳトランジスタＮＭｎ及びＮＭｎ＋１の間のノードに電気的に接続される。また、容量Ｃ１，Ｃ３，・・・，Ｃｎの他端には、クロック信号ＣＬＫが供給され、容量Ｃ２，Ｃ４，・・・，Ｃｎ－１の他端には、クロック信号ＣＬＫが反転された反転クロック信号／ＣＬＫが入力される。
【0064】
ＮＭＯＳトランジスタＮＭ１の一端には、入力電圧Ｖｉｎが入力される。クロック信号ＣＬＫがＬ（ロー）かつ反転クロック信号／ＣＬＫがＨ（ハイ）のタイミングで、ＮＭＯＳトランジスタＮＭ１の他端から、入力電圧Ｖｉｎと同等の電圧が出力され、容量Ｃ１の一端に充電される。次に、クロック信号ＣＬＫがＨ（ハイ）かつ反転クロック信号／ＣＬＫがＬ（ロー）のタイミングとなり、容量Ｃ１の他端がＬ（ロー）からＨ（ハイ）に変化する影響で、容量Ｃ１の一端は２×Ｖｉｎの電圧に昇圧され、容量Ｃ１の一端から放電され、ＮＭＯＳトランジスタＮＭ２の一端に入力される。そして、クロック信号ＣＬＫ，／ＣＬＫによって、容量Ｃ１～Ｃｎは充放電を繰り返す。その結果、供給された入力電圧Ｖｉｎよりも大きな出力電圧Ｖｏｕｔが生成され、ＮＭＯＳトランジスタＮＭｎ＋１の他端から出力電圧Ｖｏｕｔが出力される。
【0065】
また、チャージポンプ回路３１は、１つのＮＭＯＳトランジスタＮＭと１つの容量ＣによりチャージポンプユニットＰＵが形成される。例えば、チャージポンプユニットＰＵ１は、ＮＭＯＳトランジスタＮＭ１及び容量Ｃ１を有し、チャージポンプユニットＰＵ２は、ＮＭＯＳトランジスタＮＭ２及び容量Ｃ２を有する。直列に接続されたチャージポンプユニットの数、すなわち、チャージポンプユニットＰＵの段数、言い換えると、ステージ数が大きいほど、高い電圧を出力できる。図４の例では、チャージポンプ回路３１は、チャージポンプユニットＰＵ１～ＰＵｎを備える。チャージポンプユニットＰＵ１は、入力電圧Ｖｉｎを昇圧して２×Ｖｉｎの電圧をチャージポンプユニットＰＵ２に出力する。同様に、チャージポンプユニットＰＵ２は、２×Ｖｉｎの電圧を昇圧して３×Ｖｉｎの電圧を出力する。同様に、チャージポンプユニットＰＵｎは、Ｎ×Ｖｉｎの電圧を昇圧して（Ｎ＋１）×Ｖｉｎの電圧を出力する。チャージポンプユニットのステージ数を変更することで、チャージポンプ回路３１において所望の電圧を得ることができる。チャージポンプ回路３１は、シーケンサ２７からの制御信号ＣＳ２に応じて、チャージポンプユニットＰＵの段数、言い換えると、ステージ数を変更する。
【0066】
すなわち、チャージポンプ回路３１は、制御信号ＣＳ２に基づき、昇圧する電圧の目標値に応じてステージ数を変更する。そして、チャージポンプ回路３１は、レギュレータ回路３０から入力された入力電圧Ｖｉｎをステージ数に応じて昇圧し、書き込み動作、読み出し動作、及び消去動作等に用いられる複数の電圧を生成して出力する。
【0067】
チャージポンプ回路３１は、例えば、図５Ａ及び図５Ｂに示すように、制御信号ＣＳ２に応じて、チャージポンプユニットＰＵ同士の接続を変更する。図５Ａは、チャージポンプ回路３１において、チャージポンプユニットのステージ数が２である例を示す図である。図５Ｂは、チャージポンプ回路３１において、チャージポンプユニットのステージ数が４である例を示す図である。
【0068】
図５Ａに示すように、入力電圧Ｖｉｎに対して３倍の出力電圧Ｖｏｕｔを出力させる場合、チャージポンプユニットＰＵ１及びＰＵ２を直列に接続し、チャージポンプユニットＰＵ１及びＰＵ２に対してチャージポンプユニットＰＵ３及びＰＵ４を並列に接続する。
【0069】
チャージポンプユニットＰＵ１は、入力電圧Ｖｉｎを昇圧して２×Ｖｉｎの電圧をチャージポンプユニットＰＵ２に出力する。チャージポンプユニットＰＵ２は、２×Ｖｉｎの電圧を昇圧して３×Ｖｉｎの電圧を出力する。
【0070】
チャージポンプユニットＰＵ３は、入力電圧Ｖｉｎを昇圧して２×Ｖｉｎの電圧をチャージポンプユニットＰＵ４に出力する。チャージポンプユニットＰＵ４は、２×Ｖｉｎの電圧を昇圧して３×Ｖｉｎの電圧を出力する。チャージポンプユニットＰＵ１及びＰＵ２と、チャージポンプユニットＰＵ３及びＰＵ４とは、並列に接続されているため、チャージポンプ回路３１から入力電圧Ｖｉｎを３倍した出力電圧Ｖｏｕｔが出力される。チャージポンプユニットＰＵ１及びＰＵ２と、チャージポンプユニットＰＵ３及びＰＵ４とが並列に接続される構成の場合、チャージポンプユニットＰＵ１及びＰＵ２のみが直列に接続される構成に比べて、出力電流は、２倍程度大きくなる。
【0071】
図５Ｂに示すように、入力電圧Ｖｉｎに対して５倍の電圧を出力させる場合、チャージポンプユニットＰＵ１～ＰＵ４を直列に接続する。
【0072】
チャージポンプユニットＰＵ１は、入力電圧Ｖｉｎを昇圧して２×Ｖｉｎの電圧をチャージポンプユニットＰＵ２に出力する。チャージポンプユニットＰＵ２は、２×Ｖｉｎの電圧を昇圧して３×Ｖｉｎの電圧を出力する。チャージポンプユニットＰＵ３は、３×Ｖｉｎの電圧を昇圧して４×Ｖｉｎの電圧を出力する。チャージポンプユニットＰＵ４は、４×Ｖｉｎの電圧を昇圧して５×Ｖｉｎの電圧を出力する。これにより、チャージポンプ回路３１から入力電圧Ｖｉｎを５倍した出力電圧Ｖｏｕｔが出力される。
【0073】
図５Ａに示すチャージポンプ回路は、２つ直列に接続（ステージ数Ｎ＝２）したチャージポンプユニットＰＵが２列並列に接続されている。このため、図５Ａに示すチャージポンプ回路の出力電流Ｉｏｕｔは、以下の式（１Ａ）で表される。
【0074】
Ｉｏｕｔ＝２×Ｃ×（３×Ｖｉｎ－Ｖｏｕｔ）／（２×Ｔｃｌｋ）・・・（１Ａ）
図５Ｂに示すチャージポンプ回路は、４つ直列に接続（ステージ数Ｎ＝４）したチャージポンプユニットＰＵが１列接続されている。このため、図５Ｂに示すチャージポンプ回路の出力電流Ｉｏｕｔは、以下の式（１Ｂ）で表される。
図５Ｂに示すチャージポンプ回路は、４つ直列に接続（ステージ数Ｎ＝４）したチャージポンプユニットＰＵが１列接続されている。このため、図５Ｂに示すチャージポンプ回路の出力電流Ｉｏｕｔは、以下の式（１Ｂ）で表される。
【0075】
Ｉｏｕｔ＝Ｃ×（５×Ｖｉｎ－Ｖｏｕｔ）／（４×Ｔｃｌｋ）・・・（１Ｂ）
以上から、図５Ｂに示す場合の出力電流は、５Ａに示す場合の出力電流に比して小さくなる。
以上から、図５Ｂに示す場合の出力電流は、５Ａに示す場合の出力電流に比して小さくなる。
【0076】
図５Ａ及び図５Ｂでは、チャージポンプ回路３１内のチャージポンプユニットＰＵが４つの例を示したが、これは一例である。チャージポンプユニットＰＵの数は任意であり、例えば十以上や数十以上であってもよい。また、並列に接続するチャージポンプユニットＰＵの並列数は３以上であってもよい。同様に、直列に接続するチャージポンプユニットＰＵの数（ステージ数）は５以上であってもよい。
【0077】
【0078】
図６Ａにおいて、破線は比較例の出力電圧と出力電流の関係を表し、実線は本実施形態の出力電圧と出力電流の関係を表す。図６Ｂにおいて、破線は比較例の出力電圧とパワー効率の関係を表し、実線は本実施形態の出力電圧とパワー効率の関係を表す。条件は、比較例及び本実施形態のいずれも電圧Ｖｃｃが２．５Ｖ、温度が２５℃である。
【0079】
【0080】
比較例では、外部から入力された電圧Ｖｃｃを仕様で定められている最も低い電圧程度にレギュレートしてチャージポンプ回路に供給する。チャージポンプ回路は、出力電圧Ｖｏｕｔが所望の電圧値より低くならないようにステージ数を切り替える。言い換えると、式（１）における「（Ｎ＋１）×Ｖｉｎ－Ｖｏｕｔ」は、正の数を前提としており、「（Ｎ＋１）×入力電圧Ｖｉｎ」は、出力電圧Ｖｏｕｔより大きい。高い出力電圧Ｖｏｕｔを所望する場合は、ステージ数を切り替える必要がある。そのため、比較例では、出力電圧がＶａになるとステージ数をＬからＭに切り替え、出力電圧がＶｃになると、ステージ数をＭからＮに切り替える。
【0081】
一方、本実施形態では、電圧Ｖｃｃの電圧値に応じてレギュレータ回路３０出力電圧を制御することで、比較例よりも高い入力電圧Ｖｉｎがチャージポンプ回路３１に供給される。比較例よりも高い入力電圧Ｖｉｎがチャージポンプ回路３１に供給されるため、同じステージ数で出力できるチャージポンプ回路３１の出力電圧が比較例よりも高くなる。出力電圧Ｖｏｕｔが所望の電圧値より低くならないようにステージ数を切り替える場合、比較例よりも入力電圧Ｖｉｎが高いため、ステージ数を切り替えるタイミングは比較例よりも高い出力電圧となる。具体的には、出力電圧がＶｂになるとステージ数をＬからＭに切り替え、出力電圧がＶｄになると、ステージ数をＭからＮに切り替える。
【0082】
昇圧回路２８Ａの電流効率Ｉｏｕｔ／Ｉｃｃは、以下の式（２）で表される。
【0083】
Ｉｏｕｔ／Ｉｃｃ∝１／（Ｎ＋１）・・・（２）
すなわち、昇圧回路２８Ａの電流効率Ｉｏｕｔ／Ｉｃｃは、チャージポンプユニットＰＵのステージ数Ｎ＋１に反比例する。
すなわち、昇圧回路２８Ａの電流効率Ｉｏｕｔ／Ｉｃｃは、チャージポンプユニットＰＵのステージ数Ｎ＋１に反比例する。
【0084】
また、昇圧回路２８Ａのパワー効率Ｅｆｆは、以下の式（３）で表される。
【0085】
Ｅｆｆ＝（Ｖｏｕｔ×Ｉｏｕｔ）／（Ｖｃｃ×Ｉｃｃ）・・・（３）
式（２）及び式（３）において、Ｖｏｕｔは昇圧回路２８Ａ（チャージポンプ回路３１）の出力電圧、Ｉｏｕｔは昇圧回路２８Ａ（チャージポンプ回路３１）の出力電流、Ｖｃｃは不揮発性メモリ２（昇圧回路２８Ａ）に入力される電圧、Ｉｃｃは不揮発性メモリ２（昇圧回路２８Ａ）に入力される電流である。このため、昇圧回路２８Ａのパワー効率Ｅｆｆは、チャージポンプユニットＰＵのステージ数Ｎ＋１に反比例する。すなわち、チャージポンプユニットＰＵのステージ数が大きくなると昇圧回路２８Ａのパワー効率Ｅｆｆが下がる。
式（２）及び式（３）において、Ｖｏｕｔは昇圧回路２８Ａ（チャージポンプ回路３１）の出力電圧、Ｉｏｕｔは昇圧回路２８Ａ（チャージポンプ回路３１）の出力電流、Ｖｃｃは不揮発性メモリ２（昇圧回路２８Ａ）に入力される電圧、Ｉｃｃは不揮発性メモリ２（昇圧回路２８Ａ）に入力される電流である。このため、昇圧回路２８Ａのパワー効率Ｅｆｆは、チャージポンプユニットＰＵのステージ数Ｎ＋１に反比例する。すなわち、チャージポンプユニットＰＵのステージ数が大きくなると昇圧回路２８Ａのパワー効率Ｅｆｆが下がる。
【0086】
そのため、図６Ｂに示すように、比較例のステージ数がＭ、本実施形態のステージ数がＬの期間（出力電圧がＶａからＶｂの期間）において、パワー効率Ｅｆｆが大きく向上している。同様に、比較例のステージ数がＮ、本実施形態のステージ数がＭの期間（出力電圧がＶｃからＶｄの期間）において、パワー効率Ｅｆｆが大きく向上している。
【0087】
また、比較例及び本実施形態のステージ数が供にＬであり、出力電圧がＶａに近い値の期間においても、パワー効率Ｅｆｆが向上している。これは、比較例において、出力電流に対し、チャージポンプ回路３１内のクロックドライバー等、図示しない周辺回路の消費する電流が支配的となり、電流効率が低下するためである。
【0088】
以上のように、シーケンサ２７は、不揮発性メモリ２の外部から入力される電圧Ｖｃｃの電圧値情報に基づき、レギュレータ回路３０からチャージポンプ回路３１に入力される入力電圧Ｖｉｎと、チャージポンプ回路３１のステージ数を変更する。この結果、不揮発性メモリ２は、昇圧回路２８Ａのパワー効率Ｅｆｆを向上させることができる。
【0089】
図７は、本実施形態の３ｂｉｔ／Ｃｅｌｌ（ＴＬＣ）のＭｉｄｄｌｅページの読み出し動作時の動作電流ＩＣＣの一例を示す図である。動作電流ＩＣＣは、電源電圧Ｖｃｃが供給される端子（パッド）を測定することにより得られる。
【0090】
３ｂｉｔ／Ｃｅｌｌ（ＴＬＣ）のＭｉｄｄｌｅページの読み出し動作では、読み出しパス電圧ＶＲＥＡＤに続いて、Ｍｉｄｄｌｅページの３値を読み出すための読み出し電圧ＢＲ、ＤＲ及びＦＲが選択ワード線に印加される。
【0091】
図７に示す波形は、読み出しパス電圧ＶＲＥＡＤ、読み出し電圧ＢＲ、ＤＲ及びＦＲが選択ワード線に印加された際に流れる動作電流ＩＣＣの変化を示している。
【0092】
本実施形態によれば、電源電圧Ｖｃｃが高いときは、電源電圧Ｖｃｃが低いときの電流波形に対して、読み出しパス電圧ＶＲＥＡＤが印加された際の電流を削減することができる。
【0093】
これは、読み出しパス電圧ＶＲＥＡＤを供給する際の昇圧回路２８Ａの出力電圧Ｖｏｕｔが、パワー効率Ｅｆｆが改善している範囲の出力電圧Ｖｏｕｔに含まれるためである。パワー効率Ｅｆｆが改善している範囲の出力電圧Ｖｏｕｔは、例えば図６Ｂにおいて、実施形態が比較例よりパワー効率が高い出力電圧Ｖｏｕｔの範囲である。
【0094】
なお、不揮発性メモリ２に入力される電流Ｉｃｃは、以下の式（３Ａ）で表される。
【0095】
Ｉｃｃ＝（Ｖｏｕｔ×Ｉｏｕｔ）／（Ｖｃｃ×Ｅｆｆ）・・・（３Ａ）
図７に示す例では、昇圧回路２８Ａの出力電圧Ｖｏｕｔ及び不揮発性メモリ２に入力される電圧Ｖｃｃは、電源電圧Ｖｃｃが高いとき、及び電源電圧Ｖｃｃが低いときで同じ値である。電源電圧Ｖｃｃが高い場合、本実施形態の昇圧回路２８Ａの出力電流Ｉｏｕｔは、高くすることが可能である。しかしながら、図７に示す例では、出力電圧のランプレートを一定としているため、出力電流Ｉｏｕｔは、電源電圧Ｖｃｃが高いとき、及び電源電圧Ｖｃｃが低いときで同じ値となる。従って、不揮発性メモリ２に入力される電流Ｉｃｃは、パワー効率Ｅｆｆに反比例する。従って、パワー効率Ｅｆｆが改善している出力電圧Ｖｏｕｔの範囲において、動作電流ＩＣＣが低減する。
図７に示す例では、昇圧回路２８Ａの出力電圧Ｖｏｕｔ及び不揮発性メモリ２に入力される電圧Ｖｃｃは、電源電圧Ｖｃｃが高いとき、及び電源電圧Ｖｃｃが低いときで同じ値である。電源電圧Ｖｃｃが高い場合、本実施形態の昇圧回路２８Ａの出力電流Ｉｏｕｔは、高くすることが可能である。しかしながら、図７に示す例では、出力電圧のランプレートを一定としているため、出力電流Ｉｏｕｔは、電源電圧Ｖｃｃが高いとき、及び電源電圧Ｖｃｃが低いときで同じ値となる。従って、不揮発性メモリ２に入力される電流Ｉｃｃは、パワー効率Ｅｆｆに反比例する。従って、パワー効率Ｅｆｆが改善している出力電圧Ｖｏｕｔの範囲において、動作電流ＩＣＣが低減する。
【0096】
このように、本実施形態は不揮発性メモリ２の動作電流ＩＣＣを低減できる。
【0097】
比較例は、電圧Ｖｃｃが変化しても、チャージポンプ回路への入力電圧は変化せず、所定電圧を出力する際のステージ数は変化しない。そのため、比較例であれば、電圧Ｖｃｃの電圧値が高いほど、レギュレータ回路における電圧降下量が増加し、パワー効率Ｅｆｆが低減し、動作電流ＩＣＣが増加する又は変化しない。これに対し、本実施形態によれば、電圧Ｖｃｃの電圧値が高いほど、チャージポンプ回路３１が所定電圧を出力する際のステージ数が減少し、パワー効率Ｅｆｆが向上し、動作電流ＩＣＣが低下する。すなわち、電源電圧が第１の電圧値であるときに、動作を実行するとともに電源電圧端子に流れる第１の動作電流は、電源電圧が前記第１の電圧値より小さい第２の電圧値であるときに、前記動作を実行するとともに電源電圧端子に流れる第２の動作電流に比べ、小さい。
【0098】
なお、動作電流ＩＣＣの増減は、チャージポンプ回路３１からの出力電流が支配的な動作で変化する。チャージポンプ回路３１からの出力電流が支配的な動作とは、例えば、書き込み動作であれば、プログラム動作において選択ワード線に印加されるＶＰＧＭ印加動作や非選択ワード線に印加されるＶＰＡＳＳ印加動作であり、ベリファイ動作において非選択ワード線に印加される読み出しパス電圧ＶＲＥＡＤ印加動作である。また、例えば、読み出し動作であれば、読み出しパス電圧ＶＲＥＡＤ印加動作であり、消去動作であれば、消去電圧ＶＥＲＡ印加動作である。
【0099】
（第２の実施形態）
次に、第２の実施形態について説明する。
図８は、第２の実施形態のシーケンサ及び昇圧回路の構成の一例を示す図である。なお、図８において、図４と同様の構成については同一の符号を付して説明を省略する。
次に、第２の実施形態について説明する。
図８は、第２の実施形態のシーケンサ及び昇圧回路の構成の一例を示す図である。なお、図８において、図４と同様の構成については同一の符号を付して説明を省略する。
【0100】
【0101】
シーケンサ２７Ａは、複数のルックアップテーブルＴＢ１Ａ、ＴＢ２Ａ、・・・、ＴＢｎＡを有する。
【0102】
各ルックアップテーブルＴＢ１Ａ～ＴＢｎＡは、電圧Ｖｃｃの電圧値情報と、電圧値情報に対応する制御信号ＣＳ１、ＣＳ２及びＣＳ３の情報が対応付けられている。制御信号ＣＳ３は、チャージポンプ回路３１で生成される電圧のランプレートを制御するための制御信号である。
【0103】
シーケンサ２７Ａは、電圧モニタ回路２９から入力された電圧Ｖｃｃの電圧値情報に基づき、電圧値情報に対応するルックアップテーブルＴＢを参照し、制御信号ＣＳ１をレギュレータ回路３０に出力し、制御信号ＣＳ２及びＣＳ３をチャージポンプ回路３１に出力する。
【0104】
チャージポンプ回路３１は、制御信号ＣＳ２に基づきステージ数を変更する。また、チャージポンプ回路３１は、制御信号ＣＳ３に基づき生成する電圧のランプレートを変更し、電圧の立ち上がり速度を速くする。
【0105】
図９は、チャージポンプ回路３１の出力電圧のランプレートの一例を示す波形図である。図９において、破線は比較例のランプレートを示し、実線は本実施形態のランプレートを示す。図９に示すように、比較例は動作電流を一定以下とするために緩いランプレートが設定されている。これに対し、本実施形態はパワー効率が改善したため、一定以下の動作電流を維持しつつランプレートを急峻に設定することができる。
【0106】
書き込み動作は、一般的には、読み出しパス電圧ＶＲＥＡＤ印加動作の後に、プログラム動作及びベリファイ動作が繰り返し行われる。一回のプログラム動作と一回のベリファイ動作を１ループとしたときに、ループの回数は任意である。プログラム動作においては、プログラム電圧ＶＰＧＭがワード線ＷＬに印加され、メモリセルトランジスタへデータを入力する。ベリファイ動作は、プログラム動作の後、メモリセルトランジスタのデータを読み出し、メモリセルトランジスタの閾値電圧が所望のレベルに達したか否かを判定する動作である。
【0107】
図１０は、チャネルプリチャージ動作及び初回のプログラム動作における各配線の電位変化を示す図である。なお、図１０の上段の図は、比較例における各配線の電位変化を示し、図１０の下段の図は、実施形態における各配線の電位変化を示している。また、図１０に示す各電圧は、シーケンサ２７に制御された電圧生成回路２８内の昇圧回路２８Ａによって発生される。
【0108】
プログラム動作は、ワード線及びビット線に印加するプログラム電圧及びビット線電圧に従って行われる。書き込み対象のブロックＢＬＫ（選択ＢＬＫ）の書き込み対象のストリングユニットＳＵ（選択ＳＵ）については、プログラム電圧ＶＰＧＭの印加の前に、選択ゲート線ＳＧＤ（ＳＧＤ＿ｓｅｌ）を例えば５Ｖにして、選択ゲートトランジスタＳＴ１を導通させておく。また、プログラム動作時には、選択ゲート線ＳＧＳは例えば０Ｖである。従って、選択ゲートトランジスタＳＴ２はオフ状態となる。その後、プログラム電圧ＶＰＧＭ印加時には、選択ゲート線ＳＧＤ（ＳＧＤ＿ｓｅｌ）を例えば２．５Ｖとする。これにより、選択ゲートトランジスタＳＴ１の導通、非導通の状態は、選択ゲートトランジスタＳＴ１に接続されるビット線ＢＬのビット線電圧によって決まる。
【0109】
図１０の比較例に示す図において、時刻ｔ０から時刻ｔ１２までの間は、チャネルプリチャージ動作が行われる期間（以下、チャネルプリチャージ期間という）である。また、時刻ｔ１３から時刻ｔ１５までの期間は、プログラム電圧ＶＰＧＭの印加が行われる期間（以下、プログラム期間という）である。
【0110】
一方、図１０の実施形態に示す図において、時刻ｔ０から時刻ｔ２２までの間は、チャネルプリチャージ期間である。また、時刻ｔ２３から時刻ｔ２５までの期間は、プログラム期間である。
【0111】
シーケンサ２７Ａは、外部から入力される電圧Ｖｃｃが高くなるに従いチャージポンプ回路３１に入力される入力電圧Ｖｉｎを高くする。これにより、チャージポンプ回路３１の電流供給能力が上がるため、シーケンサ２７Ａはランプレートを制御し、各配線に印加する電圧の立ち上がり速度を速くする。
【0112】
各配線に印加する電圧の立ち上がり速度を速くすることにより、本実施形態の各配線に印加する電圧の立ち上がり期間（時刻ｔ０～時刻ｔ２１）及び（時刻ｔ２３～時刻ｔ２４）を、比較例の立ち上がり期間（時刻ｔ０～時刻ｔ１１）及び（時刻ｔ１３～時刻ｔ１４）よりも短くすることができる。また、各配線に印加する電圧の立ち上がり速度を速くすることにより、本実施形態のチャネルプリチャージ期間（時刻ｔ０～時刻ｔ２２）及びプログラム期間（時刻ｔ２３～時刻ｔ２５）を、比較例のチャネルプリチャージ期間（時刻ｔ０～時刻ｔ１２）及びプログラム期間（時刻ｔ１３～時刻ｔ１５）よりも短くすることができる。
【0113】
図１０では図示していないが、例えば、ベリファイ動作において非選択ワード線に印加される読み出しパス電圧ＶＲＥＡＤの立ち上がり期間を短くすることにより、本実施形態は、ベリファイ動作についても短縮化できる。
【0114】
この結果、本実施形態の書き込み動作にかかる時間は、比較例の書き込み動作よりも短縮することができる。
【0115】
【0116】
入出力回路２２は、ロジック制御回路２１によって制御されて、メモリコントローラ１との間でバスを介して、信号ＤＱ（例えばＤＱ０～ＤＱ７）を送受信する。信号ＤＱは、コマンド（８０ｈ）、アドレス、データ、コマンド（１０ｈ）の順に受信される。信号ＤＱの受信は、レディービジー信号／ＲＢがハイレベル（レディー状態）の期間に行われる。
【0117】
レディービジー信号／ＲＢがロウレベル（ビジー状態）になると、受信データの書き込み動作が行われる。書き込み動作はページ（セルユニットＣＵ）単位であり、図１１の例では、時刻ｔ３１～ｔ３２の期間に、１ページ分のデータが、レディービジー信号／ＲＢのロウレベル期間に書き込まれる。すなわち、図１１の例では、時刻ｔ３１～ｔ３２の期間が書き込み時間ｔｐｒｏｇｒａｍとなる。本実施形態では、各配線に印加する電圧の立ち上がり速度を速くすることにより、書き込み時間ｔｐｒｏｇｒａｍを短縮することができる。
【0118】
なお、シーケンサ２７Ａは、読み出し電圧ＶＲＥＡＤ及び消去電圧ＶＥＲＡについてもランプレートを制御して立ち上がり速度を速くすることで、読み出し及び消去にかかる時間を短縮することができる。
【0119】
図１２は、読み出し動作における各配線の電位変化を示す図である。なお、図１２の上段の図は、比較例における各配線の電位変化を示し、図１２の下段の図は、実施形態における各配線の電位変化を示している。また、図１２に示す各電圧は、シーケンサ２７に制御された電圧生成回路２８内の昇圧回路２８Ａによって発生される。
【0120】
読み出し動作は、読み出しパス電圧ＶＲＥＡＤ印加期間と、実際の読み出し期間とを有する。読み出しパス電圧ＶＲＥＡＤ印加期間において、ロウデコーダ２５は、選択ブロックの選択ゲート線ＳＧＤ＿ｓｅｌ、及び、ＳＧＳに対して、選択ゲートトランジスタＳＴ１、ＳＴ２をオンにするための電圧ＶＳＧ（例えば、５Ｖ）を印加する。また、ロウデコーダ２５は、選択ブロックの選択ワード線ＷＬ＿ｓｅｌ、及び、選択ブロックの非選択ワード線ＷＬ＿ｕｓｅｌに対して、それぞれ、各メモリセルトランジスタをオンにするために必要な十分に高い電圧ＶＲＥＡＤ（例えば、８Ｖ）を印加する。なお、選択ワード線ＷＬ＿ｓｅｌに隣接するワード線（隣接ワード線）については、隣接ワード線に接続されたメモリセルトランジスタの導通を容易にするために、電圧ＶＲＥＡＤよりも若干高い電圧ＶＲＥＡＤＫを与えてもよい。
【0121】
実読み出し期間において、選択ブロックの選択ストリングユニットの選択ゲート線ＳＧＤ＿ｓｅｌ、ＳＧＳは、電圧ＶＳＧ（例えば、５Ｖ）が維持される。また、実読み出し期間において、ロウデコーダ２５は、選択ブロックの選択ワード線ＷＬ＿ｓｅｌに、読み出し電圧Ｖｒを印加し、選択ブロックの非選択ワード線ＷＬ＿ｕｓｅｌに、電圧ＶＲＥＡＤ又はＶＥＲＥＤＫを印加する。
【0122】
シーケンサ２７Ａは、外部から入力される電圧Ｖｃｃが高くなるに従いチャージポンプ回路３１に入力される入力電圧Ｖｉｎを高くする。これにより、チャージポンプ回路３１の電流供給能力が上がるため、シーケンサ２７Ａはランプレートを制御し、各配線に印加する電圧の立ち上がり速度を速くする。
【0123】
各配線に印加する電圧の立ち上がり速度を速くすることにより、本実施形態の各配線に印加する電圧の立ち上がり期間（時刻ｔ０～時刻ｔ５１）を、比較例の立ち上がり期間（時刻ｔ０～時刻ｔ４１）よりも短くすることができる。
【0124】
【0125】
信号ＤＱは、コマンド（００ｈ）、アドレス、コマンド（３０ｈ）の順に受信される。信号ＤＱの受信は、レディービジー信号／ＲＢがハイレベル（レディー状態）の期間に行われる。
【0126】
レディービジー信号／ＲＢがロウレベル（ビジー状態）になると、データの読み出し動作が行われる。図１３の例では、時刻ｔ６１～ｔ６２の期間が読み出し時間ｔｒｅａｄとなる。本実施形態では、各配線に印加する電圧の立ち上がり速度を速くすることにより、読み出し時間ｔｒｅａｄを短縮することができる。
【0127】
図１４は、消去動作における各配線の電位変化を示す図である。なお、図１４の上段の図は、比較例における各配線の電位変化を示し、図１４の下段の図は、実施形態における各配線の電位変化を示している。また、図１４に示す各電圧は、シーケンサ２７に制御された電圧生成回路２８内の昇圧回路２８Ａによって発生される。
【0128】
センスアンプ２４は、消去動作の対象であるブロックＢＬＫに含まれるビット線ＢＬに電圧ＶＥＲＡ（例えば、２０Ｖ）を印加する。また、ロウデコーダ２５は、選択ブロックの選択ゲート線ＳＧＤ、及び、ＳＧＳに対して、選択ゲートトランジスタＳＴ１、ＳＴ２をオンにするための電圧ＶＳＧ（例えば、５Ｖ）を印加する。また、ロウデコーダ２５は、選択ブロックの選択ワード線ＷＬ＿ｓｅｌに例えば０Ｖの電圧を印加する。
【0129】
シーケンサ２７Ａは、外部から入力される電圧Ｖｃｃが高くなるに従いチャージポンプ回路３１に入力される入力電圧Ｖｉｎを高くする。これにより、チャージポンプ回路３１の電流供給能力が上がるため、シーケンサ２７Ａはランプレートを制御し、各配線に印加する電圧の立ち上がり速度を速くする。
【0130】
各配線に印加する電圧の立ち上がり速度を速くすることにより、本実施形態の各配線に印加する電圧の立ち上がり期間（時刻ｔ０～時刻ｔ８１）を、比較例の立ち上がり期間（時刻ｔ０～時刻ｔ７１）よりも短くすることができる。
【0131】
【0132】
信号ＤＱは、コマンド（６０ｈ）、アドレス、コマンド（Ｄ０ｈ）の順に受信される。信号ＤＱの受信は、レディービジー信号／ＲＢがハイレベル（レディー状態）の期間に行われる。
【0133】
レディービジー信号／ＲＢがロウレベル（ビジー状態）になると、消去動作が行われる。図１５の例では、時刻ｔ９１～ｔ９２の期間が消去時間ｔｅｒａｓｅとなる。本実施形態では、各配線に印加する電圧の立ち上がり速度を速くすることにより、消去時間ｔｅｒａｓｅを短縮することができる。
【0134】
以上のように、不揮発性メモリ２Ａは、外部から入力される電圧Ｖｃｃの電圧値情報に基づきチャージポンプ回路３１のランプレートを制御する。例えば、不揮発性メモリ２Ａは、電圧Ｖｃｃが高くなるに従いチャージポンプ回路３１のランプレートを上げることで、書き込み電圧、読み出し電圧及び消去電圧の立ち上がり速度を速くする。この結果、本実施形態によれば、不揮発性メモリ２の書き込み、読み出し及び消去の何れかにかかる時間を短縮することができる。
【0135】
比較例であれば、電圧Ｖｃｃの電圧値を変化させても、書き込み、読み出し及び消去の何れかにかかる時間は一定である。これに対し、本実施形態によれば、電圧Ｖｃｃの電圧値が高いほど、書き込み、読み出し及び消去の何れかにかかる時間が短縮する。すなわち、外部から入力された電圧が第１の電圧値であるときに、不揮発性メモリ２を動作させた場合の第一の動作時間（受信するコマンドに対応してレディービジー信号／ＲＢがビジーとなる期間）は、外部から入力された電圧が第１の電圧値より小さい第２の電圧値であるときに、不揮発性メモリ２を動作させた場合の第二の動作時間に比べ、短い。
【0136】
また、本実施形態の図１０、１２、１４においては、比較例及び本実施形態を例として、配線に供給される電圧の立ち上がり時間を比較した。本実施形態によれば、電源電圧Ｖｃｃが低いとき及び電源電圧Ｖｃｃが高いときにおいても、同様の関係となる。すなわち、本実施形態によれば、電源電圧Ｖｃｃが低いときより、電源電圧Ｖｃｃが高いときの方が、電圧の立ち上がりが急峻であり、立ち上がり時間が短い。すなわち、外部から入力された電圧が第１の電圧値であるときに、配線が所定電圧まで立ち上がる時間は、外部から入力された電圧が第１の電圧値より小さい第２の電圧値であるときに、配線が所定電圧まで立ち上がる時間に比べ、短い。
【0137】
（第３の実施形態）
次に、第３の実施形態について説明する。
図１６は、第３の実施形態のシーケンサ及び昇圧回路の構成の一例を示す図である。なお、図１６において、図４と同様の構成については同一の符号を付して説明を省略する。
次に、第３の実施形態について説明する。
図１６は、第３の実施形態のシーケンサ及び昇圧回路の構成の一例を示す図である。なお、図１６において、図４と同様の構成については同一の符号を付して説明を省略する。
【0138】
図１６に示すように、不揮発性メモリ２Ｂは、図４の不揮発性メモリ２から電圧モニタ回路２９が削除されている。そして、不揮発性メモリ２の外部に電源制御回路５０が設けられている。電源制御回路５０は、メモリコントローラ１内に内蔵されていてもよく、また、メモリコントローラ１とは別のチップ内に設けられていても良い。
【0139】
電源制御回路５０は、不揮発性メモリ２Ｂに電源Ｖｃｃ等の各種電源を供給する。また、電源制御回路５０は、電圧Ｖｃｃの電圧値情報をシーケンサ２７に出力する。
【0140】
シーケンサ２７は、電源制御回路５０から入力された電圧Ｖｃｃの電圧値情報に基づき、ルックアップテーブルＴＢを参照し、制御信号ＣＳ１及びＣＳ２をレギュレータ回路３０及びチャージポンプ回路３１に出力する。
【0141】
これにより、シーケンサ２７は、不揮発性メモリ２Ｂに入力される電圧Ｖｃｃの電圧値情報に基づき、レギュレータ回路３０からチャージポンプ回路３１に入力される入力電圧Ｖｉｎ、及び、チャージポンプ回路３１のステージ数を変更する。
【0142】
以上のように、シーケンサ２７は、不揮発性メモリ２の外部の電源制御回路５０から電圧Ｖｃｃの電圧値情報を受け取り、この電圧値情報に基づき、レギュレータ回路３０からチャージポンプ回路３１に入力される入力電圧Ｖｉｎと、チャージポンプ回路３１のステージ数を変更する。この結果、不揮発性メモリ２Ｂは、第１の実施形態と同様に、昇圧回路２８Ａのパワー効率を向上させることができる。
【0143】
【0144】
不揮発性メモリ２Ｃは、図１６の電源制御回路５０に代わり、Ｓｅｔ Ｆｅａｔｕｒｅコマンドにより電圧Ｖｃｃの電圧値情報がシーケンサ２７に入力される。
【0145】
図１８は、電圧値情報を設定するためのコマンドシーケンスの一例を示す図である。
まず、ホストは、パラメータ設定コマンド「ＥＦｈ」を発行して、メモリコントローラ１に送信する。パラメータ設定コマンド「ＥＦｈ」は、半導体記憶装置に対してパラメータの変更を命令するコマンドである。パラメータ設定コマンド「ＥＦｈ」は、Ｓｅｔ Ｆｅａｔｕｒｅコマンドとも呼ばれる。
まず、ホストは、パラメータ設定コマンド「ＥＦｈ」を発行して、メモリコントローラ１に送信する。パラメータ設定コマンド「ＥＦｈ」は、半導体記憶装置に対してパラメータの変更を命令するコマンドである。パラメータ設定コマンド「ＥＦｈ」は、Ｓｅｔ Ｆｅａｔｕｒｅコマンドとも呼ばれる。
【0146】
次に、ホストは、コマンド「ＸＸｈ」を発行して、メモリコントローラ１に送信する。コマンド「ＸＸｈ」は、不揮発性メモリ２で使用する電圧Ｖｃｃを指示するコマンドである。
【0147】
次に、ホストは、４サイクルに渡って電圧値情報「Ｗ－Ｂ０」～「Ｗ－Ｂ３」を発行して、メモリコントローラ１に送信する。ユーザは、４ビットの電圧値情報「Ｗ－Ｂ０」～「Ｗ－Ｂ３」を用いて、例えば、２．４Ｖから０．１Ｖステップで３．９Ｖまでの１６個の電圧からいずれか１つの電圧Ｖｃｃを設定する。なお、電圧値情報のビット数は任意である。
【0148】
メモリコントローラ１は、ホストから送信されたＳｅｔ Ｆｅａｔｕｒｅコマンドを信号ＤＱ＜７：０＞として不揮発性メモリ２に送信する。信号ＤＱ＜７：０＞として不揮発性メモリ２に送信されたＳｅｔ Ｆｅａｔｕｒｅコマンドは、入出力回路２２を経由してシーケンサ２７に入力される。
【0149】
シーケンサ２７は、Ｓｅｔ Ｆｅａｔｕｒｅコマンドで設定された電圧Ｖｃｃの電圧値情報に基づき、ルックアップテーブルＴＢを参照し、制御信号ＣＳ１及びＣＳ２をレギュレータ回路３０及びチャージポンプ回路３１に出力する。
【0150】
以上のように、シーケンサ２７は、不揮発性メモリ２の外部からＳｅｔ Ｆｅａｔｕｒｅコマンドを受け取り、このＳｅｔ Ｆｅａｔｕｒｅコマンドにより設定された電圧値情報に基づき、レギュレータ回路３０からチャージポンプ回路３１に入力される入力電圧Ｖｉｎと、チャージポンプ回路３１のステージ数を変更する。この結果、不揮発性メモリ２Ｃは、第１の実施形態と同様に、昇圧回路２８Ａのパワー効率を向上させることができる。
【0151】
なお、第３の実施形態及びその変形例において、第２の実施形態の構成を適用してもよい。シーケンサ２７は、電源制御回路５０からの電圧値情報やＳｅｔ Ｆｅａｔｕｒｅコマンドで設定された電圧値情報に基づき、ランプレートの制御を行うための制御信号ＣＳ３をチャージポンプ回路３１に出力し、チャージポンプ回路３１で生成される電圧のランプレートを制御してもよい。
【0152】
（第４の実施形態）
次に、第４の実施形態について説明する。
上述した各実施形態の不揮発性メモリ２は、不揮発性メモリ２の外部から入力される電圧Ｖｃｃの電圧値情報に基づき、レギュレータ回路３０からチャージポンプ回路３１に入力される入力電圧Ｖｉｎと、チャージポンプ回路３１のステージ数を変更していた。
次に、第４の実施形態について説明する。
上述した各実施形態の不揮発性メモリ２は、不揮発性メモリ２の外部から入力される電圧Ｖｃｃの電圧値情報に基づき、レギュレータ回路３０からチャージポンプ回路３１に入力される入力電圧Ｖｉｎと、チャージポンプ回路３１のステージ数を変更していた。
【0153】
これに対し、第４の実施形態の不揮発性メモリ２Ｄは、不揮発性メモリ２のチップ（又はパッケージ）の温度情報に基づき、レギュレータ回路３０からチャージポンプ回路３１に入力される入力電圧Ｖｉｎと、チャージポンプ回路３１のステージ数を変更する。チャージポンプ回路３１は、ＭＯＳトランジスタで構成されるため、入力電圧値ほどではないが、温度に依存して出力電流が変化するためである。一般に、高温であるほど、チャージポンプ回路３１の出力電圧は低下する。
【0154】
【0155】
【0156】
温度センサ６０は、不揮発性メモリ２Ｄのチップ（又はパッケージ）の温度を測定する。温度センサ６０は、例えば５℃ステップ、１０℃ステップ、又は、２０度ステップで不揮発性メモリ２Ｄのチップの温度を測定する。温度センサ６０は、測定した温度の情報（以下、温度情報と呼ぶ）をシーケンサ２７に出力する。なお、温度センサ６０は、シーケンサ２７内に設けられていてもよい。
【0157】
シーケンサ２７は、入力された温度情報に基づいて、複数のルックアップテーブルＴＢを参照し、例えば８～３２種類（３～５ｂｉｔ）程度のコードＣＤのような各種のデジタル信号を生成する。シーケンサ２７は、生成した各種のデジタル信号をレギュレータ回路３０及びチャージポンプ回路３１に出力する。
【0158】
レギュレータ回路３０は、シーケンサ２７からのデジタル信号に応じて、チャージポンプ回路３１に供給する入力電圧Ｖｉｎを変更する。また、チャージポンプ回路３１は、チャージポンプ回路３１は、シーケンサ２７からのデジタル信号に応じて、ステージ数を変更する。この結果、不揮発性メモリ２Ｄは、昇圧回路２８Ａのパワー効率を向上させることができる。
【0159】
なお、デジタル信号は、温度センサ６０からレギュレータ回路３０及びチャージポンプ回路３１に直接送られてもよい。
【0160】
また、ルックアップテーブルＴＢは、電圧Ｖｃｃの電圧値情報と温度情報とを掛け合わせたものであってもよい。すなわち、シーケンサ２７は、図２の電圧モニタ回路２９からの電圧値情報、及び、図１９の温度センサ６０からの温度情報に応じて、レギュレータ回路３０からチャージポンプ回路３１に入力される入力電圧Ｖｉｎと、チャージポンプ回路３１のステージ数とを変更してもよい。
【0161】
上述した各実施形態では、電圧生成回路２８の昇圧回路２８Ａを一例に説明したが、不揮発性メモリ２内の他の昇圧回路についても上述した各実施形態の構成を適用することができる。例えば、センスアンプ２４内の昇圧回路を電圧生成回路２８の昇圧回路２８Ａと同じ構成とし、シーケンサ２７が電圧Ｖｃｃに応じた制御信号ＣＳ１及びＣＳ２をセンスアンプ２４内の昇圧回路に出力する。これにより、センスアンプ２４内のチャージポンプ回路の性能が向上され、不揮発性メモリ２全体の性能を向上させることができる。
【0162】
また、上述した各実施形態は、不揮発性メモリとしてＮＡＮＤ型フラッシュメモリを例に挙げ説明したが、ＮＡＮＤ型フラッシュメモリに限らず、その他の不揮発性メモリにおいても適用できる。
【0163】
以下に、上述した各実施形態を適用可能な不揮発性メモリの例として、ＮＯＲ型フラッシュメモリについて説明する。
【0164】
図２０は、ＮＯＲ型フラッシュメモリの構成の一例を示すブロック図である。ＮＯＲ型フラッシュメモリ１００は、複数のメモリセルＭＣを含むメモリセルアレイ１０１、ワード線ＷＬを選択するワード線選択回路１０２、ビット線ＢＬを選択するビット線選択回路１０３、アドレスレジスタ１０４、データバッファ１０５、ステータスレジスタ１０６、入出力シフトレジスタ１０７、制御回路１０８、電圧生成回路１０９、及び、電圧モニタ回路１１０を有する。
【0165】
電圧生成回路１０９は、昇圧回路１０９Ａを有する。昇圧回路１０９Ａの構成は、上述した各実施形態の昇圧回路２８Ａの構成と同じであり、昇圧回路１０９Ａは、レギュレータ回路３０及びチャージポンプ回路３１を有する。
【0166】
電圧モニタ回路１１０は、電圧Ｖｃｃの電圧をモニタし、電圧Ｖｃｃの電圧値情報を制御回路１０８に出力する。制御回路１０８は、電圧モニタ回路１１０からの電圧値情報に基づき、レギュレータ回路３０からチャージポンプ回路３１に入力される入力電圧Ｖｉｎ、及び、チャージポンプ回路３１のステージ数を変更する。これにより、制御回路１０８は、ＮＯＲ型フラッシュメモリ１００に入力される電圧Ｖｃｃに応じて、昇圧回路１０９Ａのパワー効率を向上させることができる。
【0167】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、一例として示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0168】
１…メモリコントローラ、２，２Ａ，２Ｂ，２Ｃ，２Ｄ…不揮発性メモリ、１１…ＲＡＭ、１２…プロセッサ、１３…ホストインターフェイス、１４…ＥＣＣ回路、１５…メモリインターフェイス、１６…内部バス、２１…ロジック制御回路、２２…入出力回路、２３…メモリセルアレイ、２４…センスアンプ、２４Ａ…センスアンプユニット群、２４Ｂ…データレジスタ、２５…ロウデコーダ、２６…レジスタ、２７，２７Ｂ…シーケンサ、２８…電圧生成回路、２８Ａ…昇圧回路、２９…電圧モニタ回路、３０…レギュレータ回路、３１…チャージポンプ回路、３２…入出力用パッド群、３４…ロジック制御用パッド群、３５…電源入力用端子群、５０…電源制御回路、６０…温度センサ、１００…ＮＯＲ型フラッシュメモリ、１０１…メモリセルアレイ、１０２…ワード線選択回路、１０３…ビット線選択回路、１０４…アドレスレジスタ、１０５…データバッファ、１０６…ステータスレジスタ、１０７…入出力シフトレジスタ、１０８…制御回路、１０９…電圧生成回路、１０９Ａ…昇圧回路、１１０…電圧モニタ回路。
【図1】
【図2】
【図3】
【図4】
【図5A】
【図5B】
【図6A】
【図6B】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図20】