特開 2025-11703 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】P2025011703

(43)【公開日】2025-01-24

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H10D 30/66 20250101AFI20250117BHJP

   H10D 30/01 20250101ALI20250117BHJP

   H10D 64/20 20250101ALI20250117BHJP

   H10D 64/60 20250101ALI20250117BHJP

   H10D 64/23 20250101ALI20250117BHJP

【ＦＩ】

H01L29/78 652M

H01L29/78 652D

H01L29/78 658A

H01L29/78 652T

H01L29/78 658G

H01L29/44 S

H01L21/28 301R

H01L21/28 301S

H01L29/50 M

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

(21)【出願番号】P 2023113965

(22)【出願日】2023-07-11

(71)【出願人】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(71)【出願人】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】100120031

【弁理士】

【氏名又は名称】宮嶋 学

(74)【代理人】

【識別番号】100107582

【弁理士】

【氏名又は名称】関根 毅

(74)【代理人】

【識別番号】100118843

【弁理士】

【氏名又は名称】赤岡 明

(74)【代理人】

【識別番号】100217940

【弁理士】

【氏名又は名称】三並 大悟

(72)【発明者】

【氏名】清水 康弘

【テーマコード（参考）】

4M104

【Ｆターム（参考）】

4M104BB21

4M104CC01

4M104DD37

4M104DD84

4M104FF06

4M104FF17

4M104FF27

4M104GG09

4M104GG18

4M104HH08

(57)【要約】

【課題】信頼性を向上させることが可能な半導体装置を提供する。
【解決手段】一実施形態に係る半導体装置は、第１電極と、第１電極と第１方向で対向する第２電極と、第１電極と第２電極との間に設けられた半導体部と、第２電極と半導体部との間に設けられた金属シリサイド層と、金属シリサイド層と第２電極との間に設けられた金属層と、を備える。この金属シリサイド層は、半導体部側に凹んだ凹部を有する。この金属層は、凹部の底面および側面に接する。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１電極と、
前記第１電極と第１方向で対向する第２電極と、
前記第１電極と前記第２電極との間に設けられた半導体部と、
前記第２電極と前記半導体部との間に設けられた金属シリサイド層と、
前記金属シリサイド層と前記第２電極との間に設けられた金属層と、を備え、
前記金属シリサイド層が、前記半導体部側に凹んだ凹部を有し、
前記金属層が、前記凹部の底面および側面に接する、
半導体装置。

【請求項2】

前記半導体部が、
前記金属シリサイド層に接する第１導電型の第１半導体領域を含む、請求項１に記載の半導体装置。

【請求項3】

前記半導体部が、第２導電型の第２半導体領域を含み、
前記金属シリサイド層が、前記第１半導体領域に接する第１部分と、前記第２半導体領域に接する第２部分と、を有する、請求項２に記載の半導体装置。

【請求項4】

前記第１半導体領域および前記第２半導体領域が、前記第１方向に直交する第２方向に沿って並んで配置される、請求項３に記載の半導体装置。

【請求項5】

前記第１半導体領域および前記第２半導体領域が、前記第１方向および前記第２方向に直交する第３方向に沿って交互に隣接配置される、請求項４に記載の半導体装置。

【請求項6】

前記凹部が、前記第３方向に連続的に延びる溝形状である、請求項５に記載の半導体装置。

【請求項7】

前記第１部分と前記第２部分との間で、前記半導体部の表面から前記金属シリサイド層の下端部までの深さが異なる、請求項３に記載の半導体装置。

【請求項8】

前記第１部分および前記第２部分が、前記第２方向および前記第３方向に沿って格子状に配置される、請求項５に記載の半導体装置。

【請求項9】

前記第１半導体領域および前記第２半導体領域に接する第２導電型の第３半導体領域と、
ゲート絶縁膜を介して前記第３半導体領域と対向するゲート電極と、
をさらに備える、請求項３に記載の半導体装置。

【請求項10】

前記第２電極がアルミニウムを含み、
前記金属シリサイド層がニッケルシリコン（ＮｉＳｉ）を含み、
前記金属層がチタンを含む、
請求項１に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置に関する。

【背景技術】

【0002】

ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）等のパワー半導体装置では、ソース電極の下側に、ｐ^＋型半導体領域およびｎ^＋型半導体領域の両方が設けられる構造が知られている。また、この構造では、ソース電極と上記半導体領域との間には、金属シリサイド層および金属層が設けられる場合がある。

【0003】

上記のようなパワー半導体装置では、ドレイン電極とソース電極との間で逆方向の電流が流れると、金属シリサイド層と金属層との間における熱膨張係数の差異によって、熱応力が発生する。この熱応力によって、金属シリサイド層と金属層との密着性が低下すると、メタル剥がれやメタルクラックが起こりやすくなる。その結果、信頼性が低下し得る。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特許第７２４３０９４号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明が解決しようとする課題は、信頼性を向上させることが可能な半導体装置を提供することである。

【課題を解決するための手段】

【0006】

一実施形態に係る半導体装置は、第１電極と、第１電極と第１方向で対向する第２電極と、第１電極と第２電極との間に設けられた半導体部と、第２電極と半導体部との間に設けられた金属シリサイド層と、金属シリサイド層と第２電極との間に設けられた金属層と、を備える。この金属シリサイド層は、半導体部側に凹んだ凹部を有する。この金属層は、凹部の底面および側面に接する。

【図面の簡単な説明】

【0007】

【図1】第１実施形態に係る半導体装置を垂直方向に切断した断面図である。

【図2】第１実施形態に係る半導体装置１の要部の構造を示す斜視図である。

【図3】比較例に係る半導体装置垂直方向に切断した断面図である。

【図4】比較例に係る半導体装置の要部の構造を示す斜視図である。

【図5】第２実施形態に係る半導体装置を垂直方向に切断した断面図である。

【図6】第２実施形態に係る半導体装置の要部の構造を示す斜視図である。

【図7】第３実施形態に係る半導体装置の要部の構造を示す斜視図である。

【発明を実施するための形態】

【0008】

以下、図面を参照して本発明の実施形態を説明する。本実施形態は、本発明を限定するものではない。

【0009】

（第１実施形態）
図１は、第１実施形態に係る半導体装置を垂直方向に切断した断面図である。本実施形態に係る半導体装置１は、プレーナゲート構造を有するＭＯＳＦＥＴである。以下の説明では、各図中に示すＸ軸、Ｙ軸およびＺ軸を用いて半導体装置の各部の配置および構成を説明する場合がある。Ｘ軸、Ｙ軸、Ｚ軸は、相互に直交し、それぞれＸ方向（第２方向）、Ｙ方向（第３方向）、Ｚ方向（第１方向）を表す。また、Ｚ方向を上方、その反対方向を下方として説明する場合がある。本実施形態では、Ｘ方向はおよびＹ方向は、本実施形態に係る半導体装置１に平行な面内方向を表し、Ｚ方向は、半導体装置１に直交する面外方向を表す。

【0010】

また、ｐ、ｐ^＋の表記は、ｐ型不純物濃度が、この順番で高くなることを意味する。さらに、ｎ^－、ｎ^＋の表記は、ｎ型不純物濃度が、この順番で高くなることを意味する。

【0011】

不純物濃度は、例えば、ＳＩＭＳ（Secondary Ion Mass Spectrometry）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、ＳＣＭ（Scanning Capacitance Microscopy）で求められるキャリア濃度の高低から判断することも可能である。また、半導体領域の深さ等の距離は、例えば、ＳＩＭＳで求めることが可能である。

【0012】

本実施形態に係る半導体装置１は、半導体部１０、ドレイン電極２０、ソース電極３０、ゲート電極４０、金属シリサイド層５０、および金属層６０を備える。ドレイン電極２０およびソース電極３０は、第１電極および第２電極にそれぞれ相当する。

【0013】

半導体部１０は、図１に示すように、ｎ^＋型半導体領域１１と、ｐ^＋型半導体領域１２と、p型半導体領域１３と、ｎ^－型半導体領域１４と、を含む。ｎ^＋型半導体領域１１は、第１半導体領域に相当する。ｐ^＋型半導体領域１２は、第２半導体領域に相当する。p型半導体領域１３は、第３半導体領域に相当する。

【0014】

ｎ^＋型半導体領域１１は、その上面または側面で金属シリサイド５０に接する。ｎ^＋型半導体領域１１は、金属シリサイド５０および金属層６０を介してソース電極３０と電気的に接続される。ｎ^＋型半導体領域１１は、例えば、半導体部１０の表面から高濃度のｎ型不純物をイオン注入することによって形成することができる。

【0015】

ｐ^＋型半導体領域１２は、その上面で金属シリサイド５０に接する。また、ｐ^＋型半導体領域１２は、金属シリサイド５０および金属層６０を介してソース電極３０と電気的に接続される。ｐ^＋型半導体領域１２は、例えば、半導体部１０の表面から高濃度のｐ型不純物をイオン注入することによって形成することができる。

【0016】

ここで、図２を参照して、ｎ^＋型半導体領域１１とｐ^＋型半導体領域１２のレイアウトについて説明する。

【0017】

図２は、第１実施形態に係る半導体装置１の要部の構造を示す斜視図である。図２に示すように、ｎ^＋型半導体領域１１およびｐ^＋型半導体領域１２は、Ｘ方向に沿って並んで配置される。また、ｎ^＋型半導体領域１１およびｐ^＋型半導体領域１２は、Ｙ方向に沿って交互に隣接配置される。

【0018】

ｐ型半導体領域１３は、ｎ^＋型半導体領域１１およびｐ^＋型半導体領域１２を囲むように各半導体領域に接する。ｐ型半導体領域１３は、例えば、半導体部１０の表面から低濃度のｐ型不純物をイオン注入することによって形成することができる。

【0019】

図１に戻ってｎ^－型半導体領域１４は、半導体部１０の最下層に配置されるドリフト領域である。ｎ^－型半導体領域１４は、例えばエピタキシャル成長させたＳｉＣ（炭化ケイ素）で構成される。

【0020】

ｎ^－型半導体領域１４は、半導体装置１のオフ時に、ドレイン電極２０とソース電極３０との間に印加されるドレイン電圧により空乏化される。そのため、ｎ^－型半導体領域１４の厚さは、所定の耐圧条件を満たす厚さに設計されている。

【0021】

なお、半導体部１０では、種々の半導体層がｐ型半導体領域１３とｎ^－型半導体領域１４との間に形成されていてもよい。また、図１および図２では、Ｘ方向に沿って並んで配置された２つのｐ型半導体領域１３間の領域には、何も図示されていないが、この領域は、例えばショットキーバリアダイオード領域とすることができる。

【0022】

ドレイン電極２０は、ｎ^－型半導体領域１４の裏面に設けられる。ソース電極３０は、半導体部１０を挟んでドレイン電極２０とＺ方向で対向するように配置される。ソース電極３０は、層間絶縁膜７０によって、ゲート電極４０と電気的に絶縁される。ドレイン電極２０およびソース電極３０は、例えばアルミニウム等の金属を用いて形成することができる。また、層間絶縁膜７０は、例えばシリコン酸化膜（ＳｉＯ_２）である。

【0023】

ゲート電極４０は、ゲート絶縁膜４１を介してｐ型半導体領域１３と対向する。ゲート電極４０は、例えばポリ歯根を用いて形成することができる。また、ゲート絶縁膜４１は、例えばシリコン酸化膜（ＳｉＯ_２）である。なお、本実施形態では、ゲート電極４０は、プレーナ型であるが、トレンチ型であってもよい。

【0024】

金属シリサイド層５０は、ｎ^＋型半導体領域１１上に設けられる。また、金属シリサイド層５０は、ｐ^＋型半導体領域１２上にも設けられる。金属シリサイド層５０は、ニッケルシリコン（ＮｉＳｉ）を含む。

【0025】

金属シリサイド層５０を形成する際、まずシリコン膜がｎ^＋型半導体領域１１上およびｐ^＋型半導体領域１２上に成膜される。続いて、ニッケル等から成る金属膜が、例えばスパッタリングによってシリコン膜上に成膜される。その後、アニール処理等によってシリコンと金属とを反応させて、金属シリサイド層５０が形成される。ここで、図２を参照して、金属シリサイド層５０の構造を説明する。

【0026】

図２に示すように、金属シリサイド層５０には、半導体部１０（ｎ^＋型半導体領域１１、ｐ^＋型半導体領域１２）側に凹んだ凹部５１を有する。この凹部５１は、Ｙ方向に沿って連続的に延びる溝形状に形成される。なお、ｎ^＋型半導体領域１１およびｐ^＋型半導体領域１２では、金属シリサイド層５０に接する領域が凹部５１の外周面の形状に沿って凹んでいる。

【0027】

図１に戻って、金属層６０は、上記凹部５１の内側面および底面にそれぞれ接する。すなわち、金属層６０の底面の形状は、金属シリサイド５０の凹部５１の内周面に密着するように凸状となっている。また、金属層６０の上面は、金属シリサイド５０側に凹んでいる。そのため、金属層６０と接するソース電極３０の底面は、金属層６０の凹みに沿って凸形状となっている。金属層６０は、チタン等の金属を蒸着することによって形成することができる。

【0028】

ここで、図３および図４を参照して、本実施形態と比較する比較例について説明する。

【0029】

図３は、比較例に係る半導体装置垂直方向に切断した断面図である。図４は、比較例に係る半導体装置の要部の構造を示す斜視図である。図３および図４では、上述した半導体装置１と同様の構成要素には同じ符号を付し、詳細な説明を省略する。

【0030】

本比較例に係る半導体装置１００では、図４に示すように、金属シリサイド層５０が、平板状に形成される。そのため、図４に示すように、金属シリサイド層５０の上面のみが、金属層６０との接触面となる。

【0031】

上記のように構成された半導体装置１００では、例えばソース電極３０からドレイン電極２０に向かう逆方向の電流が流れると、特にｐ^＋型半導体領域１２に大電流が集中する。そのため、ｐ^＋型半導体領域１２が発熱する。発生した熱は、ｐ^＋型半導体領域１２に接する金属シリサイド層５０、およびその金属シリサイド層５０に接する金属層６０に伝わる。

【0032】

ｐ^＋型半導体領域１２に接する金属シリサイド層５０と金属層６０との間で熱膨張係数は異なる。そのため、熱膨張係数の差異に起因する熱応力が、金属シリサイド層５０と金属層６０との界面で発生する。この熱応力によって、金属シリサイド層５０と金属層６０と界面で密着性が低下し得る。この密着性が低下すると、金属層６０が金属シリサイド層５０から剥離するメタル剥がれや、金属層６０にクラックが生じるメタルクラックが起こりやすくなる。

【0033】

そこで、本実施形態では、ｎ^＋型半導体領域１１またはｐ^＋型半導体領域１２をエッチング等によって凹部を形成し、ニッケル等から成る金属膜をスパッタすることで凹部５１を形成する。また、この凹部５１の内側面および底面に密着するように金属層６０を形成する。その結果、アンカー効果によって、金属シリサイド層５０と金属層６０との密着性が強化される。よって、金属層６０のメタル剥がれやメタルクラックが起こりにくくなるので、信頼性が向上する。

【0034】

また、本実施形態では、ソース電極３０にはアルミニウムが含まれる。アルミニウムは比較的柔軟な金属である。そのため、ソース電極３０は、凹部５１側まで入り込むことによって、金属シリサイド層５０と金属層６０との熱膨張係数の差異に起因する熱応力が緩和するクッションとして機能する。これにより、金属層６０のメタル剥がれやメタルクラックがさらに起こりにくくなるので、信頼性がより一層向上する。

【0035】

なお、本実施形態に係る半導体装置１では、ゲート電極２０とソース電極３０との間に所定の電圧が印加されると、ｐ型半導体領域１３内にチャネルが形成される。これにより、ドレイン電極２０からソース電極３０に向かう順方向の電流が流れる。このとき、電流値が大きいと、ｎ^＋型半導体領域１１に接する金属シリサイド層５０と、この金属シリサイド層５０に接する金属層６０との界面で熱応力が発生する。そのため、これら２つの層の密着性の低下が懸念される。

【0036】

しかし、本実施形態では、ｐ^＋型半導体領域１２に接する金属シリサイド層５０だけでなくｎ^＋型半導体領域１１に接する金属シリサイド層５０にも凹部５１が形成される。そのため、アンカー効果によって、ｎ^＋型半導体領域１１に接する金属シリサイド層５０と、この金属シリサイド層５０に接する金属層６０との密着性が強化される。よって、ｐ^＋型半導体領域１２側だけでなくｎ^＋型半導体領域１１側でもメタル剥がれやメタルクラックが起こりにくくなるので、さらに信頼性を向上させることが可能となる。

【0037】

（第２実施形態）
図５は、第２実施形態に係る半導体装置を垂直方向に切断した断面図である。図６は、第２実施形態に係る半導体装置の要部の構造を示す斜視図である。図５および図６では、上述した第１実施形態と同様の構成要素には同じ符号を付し、詳細な説明を省略する。

【0038】

本実施形態に係る半導体装置２は、金属シリサイド層５０の形状が第１実施形態と異なる。上述した第１実施形態に係る金属シリサイド層５０では、ｎ^＋型半導体領域１１に接する第１部分５０ａと、ｐ^＋型半導体領域１２に接する第２部分５０ｂとの間で、半導体部１０の表面から金属シリサイド層５０の下端部までの深さは同じである。

【0039】

一方、本実施形態に係る金属シリサイド層５０では、図５および図６に示すように、第１部分５０ａと第２部分５０ｂとの間で半導体部１０の表面から金属シリサイド層５０の下端部までの深さが異なる。具体的には、第２部分５０ｂの深さｄ２が、第１部分５０ａの深さｄ１よりも大きい。上記深さが大きくなるにつれて、金属シリサイド層５０と金属層６０との間におけるアンカー効果が高くなる。

【0040】

第１部分５０ａおよび第２部分５０ｂを有する金属シリサイド層５０を形成するために、本実施形態では、図６に示すように、ｎ^＋型半導体領域１１を深さｄ１に達するまでエッチングするとともに、ｐ^＋型半導体領域１２を深さｄ２に達するまでエッチングする。

【0041】

本実施形態に係る半導体装置２でも、第１実施形態と同様に、ドレイン電極２０とソース電極３０との間に逆方向の電流が流れると、電流がｐ^＋型半導体領域１２に集中する。そのため、熱応力が金属シリサイド層５０と金属層６０との界面で発生し得る。

【0042】

しかし、本実施形態に係る金属シリサイド層５０では、ｐ^＋型半導体領域１２に接する第２部分５０ｂの深さｄ２が、ｎ^＋型半導体領域１１に接する第１部分５０ａの深さｄ１よりも大きい。そのため、第２部分５０ｂのアンカー効果が第１実施形態よりも高くなる。そのため、金属シリサイド層５０と金属層６０との密着性がより強化される。したがって、信頼性をさらに向上させることが可能となる。

【0043】

なお、本実施形態では、第２部分５０ｂの深さｄ２が、第１部分５０ａの深さｄ１よりも大きいが、深さの大小関係は、電流の大きさに応じて適宜変更してもよい。例えば、大電流がドレイン電極２０とソース電極３０との間で順方向に流れる場合には、第１部分５０と金属層６０との密着性が低下しやすくなる。

【0044】

上記のような場合には、第１部分５０ａの深さｄ１を第２部分５０ｂの深さｄ２よりも大きくすればよい。これにより、第１部分５０と金属層６０との密着性が強化される。したがって、信頼性をさらに向上させることが可能となる。

【0045】

（第３実施形態）
図７は、第３実施形態に係る半導体装置の要部の構造を示す斜視図である。図７では、上述した第１実施形態と同様の構成要素には同じ符号を付し、詳細な説明を省略する。なお、本実施形態に係る半導体装置３の断面構造は、図１に示す第１実施形態と同様であるため、図示および説明を省略する。

【0046】

本実施形態に係る半導体装置３は、金属シリサイド層５０の構造が第１実施形態と異なる。具体的には、ｎ^＋型半導体領域１１に接する第１部分５０ａと、ｐ^＋型半導体領域１２に接する第２部分５０ｂとが、Ｘ方向およびＹ方向に沿って格子状に配置される。換言すると、第１部分５０ａおよび第２部分５０ｂが、Ｘ方向およびＹ方向に沿って断続的に交互に配置される。

【0047】

第１部分５０ａは、ｎ^＋型半導体領域１１側に凹んだ凹形状に形成されるとともに、第２部分５０ｂはｐ^＋型半導体領域１２側に凹んだ凹形状に形成される。また、第１部分５０ａおよび第２部分５０ｂの各々の凹形状に沿って、金属層６０が隙間なく埋め込まれる。そのため、アンカー効果によって、金属シリサイド層５０と金属層６０との密着性が強化される。これにより、ドレイン電極２０とソース電極３０との間に順方向および逆方向の電流が流れても、金属層６０の剥がれやクラックといった不具合が起こりにくくなる。

【0048】

したがって、本実施形態によれば、第１実施形態と同様に信頼性を向上させることが可能となる。

【0049】

また、本実施形態では、図７に示すように、Ｙ方向に沿って配置された第１部分５０ａと第２部分５０ｂとの間には、ｎ^＋型半導体領域１１が介在する。そのため、ｎ^＋型半導体領域１１の面積が、第１実施形態よりも拡大する。これにより、オン抵抗を低減することが可能となる。

【0050】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

【符号の説明】

【0051】

１、２、３：半導体装置
１０：半導体部
１１：ｎ^＋型半導体領域（第１半導体領域）
１２：ｐ^＋型半導体領域（第２半導体領域）
１３：p型半導体領域（第３半導体領域）
２０：ドレイン電極（第1電極）
３０：ソース電極（第２電極）
４０：ゲート電極
５０：金属シリサイド層
５０ａ：第１部分
５０ｂ：第２部分
５１：凹部
６０：金属層

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】